JPH0748317B2 - 半導体メモリ検査方式 - Google Patents
半導体メモリ検査方式Info
- Publication number
- JPH0748317B2 JPH0748317B2 JP62249455A JP24945587A JPH0748317B2 JP H0748317 B2 JPH0748317 B2 JP H0748317B2 JP 62249455 A JP62249455 A JP 62249455A JP 24945587 A JP24945587 A JP 24945587A JP H0748317 B2 JPH0748317 B2 JP H0748317B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory cell
- circuit
- cell blocks
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ検査方式に関する 〔従来の技術〕 メモリが大容量になるほど、チップのテスト時間の増加
はコスト上の大きな問題になってくる。
はコスト上の大きな問題になってくる。
一般にテストは、集積度が４倍になれば簡単なテストパ
ターンによるもので４倍の時間がかかり、複雑なビット
間の干渉パターンなどによるものでは16倍もの時間がか
かって原価に占めるテストのためのコストは飛躍的に大
きくなる。そこで最近の大容量DRAM（1M〜4Mビット）で
はチップ内を並列にテストする方式が普及し始めてい
る。
ターンによるもので４倍の時間がかかり、複雑なビット
間の干渉パターンなどによるものでは16倍もの時間がか
かって原価に占めるテストのためのコストは飛躍的に大
きくなる。そこで最近の大容量DRAM（1M〜4Mビット）で
はチップ内を並列にテストする方式が普及し始めてい
る。
このような並列テスト（例えば４ビット並列テスト）で
は、メモリの内部を４ブロックに分割し、同一のデータ
を用いて、それぞれのメモリブロックのテストを行って
いる。そして、各ブロックから読み出された４ビットの
内容が“1"でも“0"でも全て一致していれば出力を“1"
とし、逆に４ビット中１ビットでも異なった内容があれ
ば出力を“0"とする。このような方法が従来から取られ
ていて、日経エレクトロニクス1987年４月６日（no.41
8）号、149〜163頁にも紹介されている。
は、メモリの内部を４ブロックに分割し、同一のデータ
を用いて、それぞれのメモリブロックのテストを行って
いる。そして、各ブロックから読み出された４ビットの
内容が“1"でも“0"でも全て一致していれば出力を“1"
とし、逆に４ビット中１ビットでも異なった内容があれ
ば出力を“0"とする。このような方法が従来から取られ
ていて、日経エレクトロニクス1987年４月６日（no.41
8）号、149〜163頁にも紹介されている。
以上述べたような従来の半導体メモリ検査方式では、全
ビットの内容の一致不一致のみを見ているため、全ビッ
トが“1"か“0"かに固定してしまうような不良は発見で
きないという欠点をもっている。また、全ビットの内容
が同一であるので、ビット間のカップリングによる相互
干渉の影響を検査できないという欠点をもっている。
ビットの内容の一致不一致のみを見ているため、全ビッ
トが“1"か“0"かに固定してしまうような不良は発見で
きないという欠点をもっている。また、全ビットの内容
が同一であるので、ビット間のカップリングによる相互
干渉の影響を検査できないという欠点をもっている。
本発明の目的は上記欠点を解決し、複数のメモリセルブ
ロックに異なるデータを入力することにより、各ブロッ
クの出力がすべて同一値に固定するような不良やビット
間干渉による検査漏れを排除した半導体メモリ検査方式
を提供することにある。
ロックに異なるデータを入力することにより、各ブロッ
クの出力がすべて同一値に固定するような不良やビット
間干渉による検査漏れを排除した半導体メモリ検査方式
を提供することにある。
本発明の半導体メモリ検査方式は、１ビットの入力テス
トデータを取込み回路機能切換え信号に従ってテスト対
象の複数のメモリセルブロックそれぞれと対応して前記
入力テストデータを変換しこれら複数のメモリセルブロ
ックそれぞれに書込むべきテストデータとして供給する
第１のデータ変換回路と、前記複数のメモリセルブロッ
クそれぞれから読出されたデータを前記回路機能切換え
信号に従って変換し出力する第２のデータ変換回路と、
この第２のデータ変換回路の複数の出力データが同一デ
ータであるか否かを検出する信号一致検出回路とを備
え、前記第１のデータ変換回路からのテストデータを前
記複数のメモリセルブロックそれぞれに書込んで読出
し、前記信号一致検出回路による検出結果に従って前記
複数のメモリセルブロックの良否を判定するようにして
構成される。
トデータを取込み回路機能切換え信号に従ってテスト対
象の複数のメモリセルブロックそれぞれと対応して前記
入力テストデータを変換しこれら複数のメモリセルブロ
ックそれぞれに書込むべきテストデータとして供給する
第１のデータ変換回路と、前記複数のメモリセルブロッ
クそれぞれから読出されたデータを前記回路機能切換え
信号に従って変換し出力する第２のデータ変換回路と、
この第２のデータ変換回路の複数の出力データが同一デ
ータであるか否かを検出する信号一致検出回路とを備
え、前記第１のデータ変換回路からのテストデータを前
記複数のメモリセルブロックそれぞれに書込んで読出
し、前記信号一致検出回路による検出結果に従って前記
複数のメモリセルブロックの良否を判定するようにして
構成される。
以上の構成により、本発明の半導体メモリ検査方式は、
半導体メモリ全体を複数のメモリセルブロックに分割
し、それぞれを異なったデータを用いて並列テストする
ことで、各ブロックの出力がすべて同一値に固定するよ
うな不良やビット間干渉の影響を考慮したテストが可能
となる。
半導体メモリ全体を複数のメモリセルブロックに分割
し、それぞれを異なったデータを用いて並列テストする
ことで、各ブロックの出力がすべて同一値に固定するよ
うな不良やビット間干渉の影響を考慮したテストが可能
となる。
次に、本発明の実施例について図面を参照して詳細に説
明する。
明する。
第１図は本発明の一実施例の半導体メモリ検査方式のブ
ロック図である。ただし、ここではメモリセルブロック
が６つ（６分割）の場合を示している。第１図におい
て、DC1,DC2はデータ変換回路、Mi（ｉ＝１〜６）は分
割された６つのメモリセルブロック、Xi（ｉ＝１〜６）
は回路機能切換え信号ｆでその変換関数が決定されるデ
ータ変換素子、CHは信号一致検出回路をそれぞれ示す。
ロック図である。ただし、ここではメモリセルブロック
が６つ（６分割）の場合を示している。第１図におい
て、DC1,DC2はデータ変換回路、Mi（ｉ＝１〜６）は分
割された６つのメモリセルブロック、Xi（ｉ＝１〜６）
は回路機能切換え信号ｆでその変換関数が決定されるデ
ータ変換素子、CHは信号一致検出回路をそれぞれ示す。
また、第２図は第１図における信号一致検出回路の一例
のブロック図で、AND回路とOR回路と排他的NOR回路とで
構成した場合を示している。
のブロック図で、AND回路とOR回路と排他的NOR回路とで
構成した場合を示している。
以上の構成において、テストモードに入ると入力テスト
データａがデータ変換回路DC1にラッチされ、回路機能
切換え信号ｆで決定されるテストデータbi（ｉ＝１〜
６）がこのデータ変換回路DC1によりつくられる。そし
て、このテストデータbi（ｉ＝１〜６）が６つのメモリ
セルブロックMi（ｉ＝１〜６）にそれぞれ書込まれる。
その後、メモリセルの良否を調べるために、メモリセル
ブロックMi（ｉ＝１〜６）から読出されたデータci（ｉ
＝１〜６）はデータ変換回路DC2によりデータdi（ｉ＝
１〜６）に変換された後、信号一致検出回路CHでチェッ
クされ、その結果が出力信号ｅとして得られる。このと
き、データ変換回路DC2のデータ変換機能はデータ変換
回路DC1と同様に回路機能切換え信号ｆで変えられる。
データａがデータ変換回路DC1にラッチされ、回路機能
切換え信号ｆで決定されるテストデータbi（ｉ＝１〜
６）がこのデータ変換回路DC1によりつくられる。そし
て、このテストデータbi（ｉ＝１〜６）が６つのメモリ
セルブロックMi（ｉ＝１〜６）にそれぞれ書込まれる。
その後、メモリセルの良否を調べるために、メモリセル
ブロックMi（ｉ＝１〜６）から読出されたデータci（ｉ
＝１〜６）はデータ変換回路DC2によりデータdi（ｉ＝
１〜６）に変換された後、信号一致検出回路CHでチェッ
クされ、その結果が出力信号ｅとして得られる。このと
き、データ変換回路DC2のデータ変換機能はデータ変換
回路DC1と同様に回路機能切換え信号ｆで変えられる。
ここで、データ変換回路DC1,DC2を構成するデータ変換
素子Xi（ｉ＝１〜６）のうちX1,X6をインバータ、その
他は無変換とするような回路機能切換え信号ｆが入力さ
れた場合を考えると、 b1＝b6＝ bi＝ａ（ｉ＝２〜５） となり、これらのデータによってメモリセルブロックMi
（ｉ＝１〜６）がテストされることになる。そして、こ
れらのメモリセルブロックMi（ｉ＝１〜６）から読出さ
れたデータci（ｉ＝１〜６）はデータ変換回路DC2によ
り、 d1＝▲▼ d6＝▲▼ di＝ci（ｉ＝２〜５） に変換される。従って、メモリセルブロックMi（ｉ＝１
〜６）の読出しデータにエラーがなけらば、二度の変換
で元の入力テストデータａと同一データに戻るので、 ci＝bi（ｉ＝１〜６） ∴di＝ａ（ｉ＝１〜６） すなわち、信号一致検出回路CHの出力はｅ＝“1"でメモ
リセルを良と判定する。逆に、どこかのブロックにエラ
ーがあると上述したデータの関係が崩れるので、ｅ＝
“0"でメモリセルを不良と判定する。
素子Xi（ｉ＝１〜６）のうちX1,X6をインバータ、その
他は無変換とするような回路機能切換え信号ｆが入力さ
れた場合を考えると、 b1＝b6＝ bi＝ａ（ｉ＝２〜５） となり、これらのデータによってメモリセルブロックMi
（ｉ＝１〜６）がテストされることになる。そして、こ
れらのメモリセルブロックMi（ｉ＝１〜６）から読出さ
れたデータci（ｉ＝１〜６）はデータ変換回路DC2によ
り、 d1＝▲▼ d6＝▲▼ di＝ci（ｉ＝２〜５） に変換される。従って、メモリセルブロックMi（ｉ＝１
〜６）の読出しデータにエラーがなけらば、二度の変換
で元の入力テストデータａと同一データに戻るので、 ci＝bi（ｉ＝１〜６） ∴di＝ａ（ｉ＝１〜６） すなわち、信号一致検出回路CHの出力はｅ＝“1"でメモ
リセルを良と判定する。逆に、どこかのブロックにエラ
ーがあると上述したデータの関係が崩れるので、ｅ＝
“0"でメモリセルを不良と判定する。
以上のように、本実施例では半導体メモリ全体を複数の
メモリセルブロックに分割し、それらのうちの幾つかの
ブロックに異なったデータを用いて並列テストすること
で、各ブロックの出力がすべて同一値に固定するような
不良やビット間干渉の影響を考慮したテストが可能であ
る。また、回路機能を信号で切換えられるため、いろい
ろなテストビットの組み合わせが可能であり、より効率
的なテストができる。
メモリセルブロックに分割し、それらのうちの幾つかの
ブロックに異なったデータを用いて並列テストすること
で、各ブロックの出力がすべて同一値に固定するような
不良やビット間干渉の影響を考慮したテストが可能であ
る。また、回路機能を信号で切換えられるため、いろい
ろなテストビットの組み合わせが可能であり、より効率
的なテストができる。
〔発明の効果〕 以上説明したように本発明の半導体メモリ検査方式は、
各ブロックの出力がすべて同一値に固定するような不良
やビット間干渉の影響を考慮したメモリセルの並列テス
トを可能にするという効果がある。また、このためにテ
スト効率が良くなり、テストコストを低くできるという
効果もある。
各ブロックの出力がすべて同一値に固定するような不良
やビット間干渉の影響を考慮したメモリセルの並列テス
トを可能にするという効果がある。また、このためにテ
スト効率が良くなり、テストコストを低くできるという
効果もある。
【図面の簡単な説明】 第１図は本発明の一実施例を示す半導体メモリ検査方式
のブロック図、第２図は第１図の信号一致検出回路の一
例を示すブロック図である。 DC1,DC2……データ変換回路、Mi（ｉ＝１〜６）……メ
モリセルブロック、Xi（ｉ＝１〜６）……データ変換素
子、CH……信号一致検出回路、ｆ……回路機能切換え信
号。
のブロック図、第２図は第１図の信号一致検出回路の一
例を示すブロック図である。 DC1,DC2……データ変換回路、Mi（ｉ＝１〜６）……メ
モリセルブロック、Xi（ｉ＝１〜６）……データ変換素
子、CH……信号一致検出回路、ｆ……回路機能切換え信
号。
Claims (1)
- 【請求項１】１ビットの入力テストデータを取込み回路
機能切換え信号に従ってテスト対象の複数のメモリセル
ブロックそれぞれと対応して前記入力テストデータを変
換しこれら複数のメモリセルブロックそれぞれに書込む
べきテストデータとして供給する第１のデータ変換回路
と、前記複数のメモリセルブロックそれぞれから読出さ
れたデータを前記回路機能切換え信号に従って変換し出
力する第２のデータ変換回路と、この第２のデータ変換
回路の複数の出力データが同一データであるか否かを検
出する信号一致検出回路とを備え、前記第１のデータ変
換回路からのテストデータを前記複数のメモリセルブロ
ックそれぞれに書込んで読出し、前記信号一致検出回路
による検出結果に従って前記複数のメモリセルブロック
の良否を判定するようにしたことを特徴とする半導体メ
モリ検査方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62249455A JPH0748317B2 (ja) | 1987-10-01 | 1987-10-01 | 半導体メモリ検査方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62249455A JPH0748317B2 (ja) | 1987-10-01 | 1987-10-01 | 半導体メモリ検査方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0191400A JPH0191400A (ja) | 1989-04-11 |
| JPH0748317B2 true JPH0748317B2 (ja) | 1995-05-24 |
Family
ID=17193216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62249455A Expired - Lifetime JPH0748317B2 (ja) | 1987-10-01 | 1987-10-01 | 半導体メモリ検査方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748317B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0821239B2 (ja) * | 1988-11-16 | 1996-03-04 | 三菱電機株式会社 | ダイナミック型半導体記憶装置およびそのテスト方法 |
| JPH0411400A (ja) * | 1990-04-27 | 1992-01-16 | Kawasaki Steel Corp | 半導体記憶装置 |
| JPH0574193A (ja) * | 1991-09-10 | 1993-03-26 | Nec Corp | 半導体記憶装置 |
| JPH0785699A (ja) * | 1993-09-14 | 1995-03-31 | Nec Corp | 半導体メモリ回路 |
-
1987
- 1987-10-01 JP JP62249455A patent/JPH0748317B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0191400A (ja) | 1989-04-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
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