JPS58115374A - Semiconductor integrated circuit device - Google Patents

Abstract

PURPOSE:To obtain a semiconductor integrated circuit with which a high temperature test is possible during the shipment with no trouble and at a normal temperature, by destructing a programmable element when a test is over and setting the noise margin due to an internal circuit in a normal working state. CONSTITUTION:A transistor TRTC4 is turned off via a control terminal C of an internal state changing circuit CS. Thus a constant current IC2 also flows to diodes D11 and D12 of a writing amplifier WA while a TRTC3 is on. This increases the voltage reduction of resistances RW1 and RW2. As a result, the base potentials of detecting TRTS1 and TS2 are reduced less than those of a normal working state. This reduces the noise margin to obtain a pseudo high temperature state. A diode DP of a programmable element is destructed and short- circuited via the terminal C and after a test is over with a semiconductor integrated circuit such as a memory, etc. Thus the TRTC4 having its earth potential set equal to the base is turned on, and no current IC2 flows via the TRTC3 to obtain a normal margin state. In such a way, a high temperature test, etc. is possible during the shipment with no trouble and in a normal temperature state.

Description

【発明の詳細な説明】 ｔｌ＋　　％明の（ｆ何分野 本発明は、剰えはイーで＠娼状聰を峡以的に現出して高
温試験の代替を可ＩＩヒとし、試−後は魯富状態にする
ことができる半尋体呆槓―路に関する。[Detailed Description of the Invention] tl + % light (f field) The present invention makes it possible to replace high-temperature tests by making the remainder of the invention more or less possible. Concerning the path of half-height body stupefaction that can be made into a state of wealth.

（２１技術の背皺 半纏体メモリ等の集槓四路績瀘の出画べべでｔよ最惑条
件を設定するが、内部素子の特性の不ｍい等を青嵐する
とそれで必ずしも十分とはいえず、複雑な試験工数を史
に必要とする。また内部状態を初めから悪い方回に設定
しておけば不良ビット＃′ｉ確実に除去できるが、メモ
リ全体としてはノイズマージンの小さいものになる。従
って一役には高温試験にて疑以的に悪い状急にして試験
を行なっている。(21st technology's semi-integrated memory, etc., is a collection of four-way results, and the most confusing conditions are set, but it is not necessarily sufficient to assume that the characteristics of the internal elements are poor, etc.) In addition, if the internal state is set to a bad state from the beginning, the defective bit #'i can be reliably removed, but the memory as a whole will have a small noise margin. .Therefore, the high temperature test is one of the reasons why the test is being conducted in a suspiciously bad situation.

（３）　　従来技術と問題点 第１図に示すバイポーラメモリをレリに説明する。(3) Conventional technology and problems The bipolar memory shown in FIG. 1 will be briefly explained.

同図に示すメモリセルＣＥＩ、各２つのエミッタの一方
を共通−統したマルチエミッタのトランジスタＴ、、、
Ｔ、のペース、コレクタ間を交叉蝋杭。The memory cell CEI shown in the figure is a multi-emitter transistor T with one of its two emitters in common.
T, pace, cross wax piles between the collectors.

たフリラグフロップ型のもので、負衝は凪仇ＲＩ＋Ｒ宜
トタイオードＤ１．１）ｔｆ）島列回路である。Ｔ。It is a free-lag flop type, and the negative impulse is a diode D1.1)tf) island circuit. T.

Ｔ４は検出用のトランジスタで、これらのペースには絖
出し時鹸ゴ続出基準電圧ＶＲが印加されるＯＢ、、Ｂｌ
Ｆｉビット線ＩＲ璽＋　Ｉｌｌは定電流源またはその出
力′逆流、■１はワード融電位、ｖｎＦ！、ホールドー
一位である。今、トランジスタＴ１がオン、１′、がオ
フの記憶状態であるとし、ワード線電位■やを非選択（
Ｌ）から選択（Ｈ）へ移行させると、トランジスタ゛ｒ
１のベース電位Ｖａおよびコレクタ電位■ｃは第２図の
ように変化する。このに化の過性で問題となるのは、ペ
ース電位ｖｉ１の立上りが遅く、シかもコレクタ電位Ｖ
ｃが時間Ｘにおいて一時的に索早く立上る特性を示す点
である。このようにｌる坂出をｉｉ、鴫するに、負荷抵
抗Ｒ１は非選低時の保持蒐訛Ｉｎｔ−小さくするために
大きな値に選はれているが、これでは選択時の絖出し％
流が小さくてピッ）？ＩＭＢｌ、Ｂ、をチャージアンプ
する時ＩＶ」が長くなるので、ダイオードＤ、　、Ｄ、
を抵抗Ｒ７゜Ｕ、ＶＣ並設して大′Ｉ＆Ｌ訛がこれらの
タイオードを通して６ｕ：ｔＬ傅るようにしている。こ
のダイオードは梃って非埴択時にはオフであり、従って
非選択時ノ（ＶＷ−ｖｃ）は、Ｒ１×１ｕ　テ１ｉｔＷ
すｔ’、ＡＮ　３００ｍＶ程度でめる。換言すればＶ（
−Ｖｙ　　３００　ｍＶである。これに対し選択時には
ダイオードＤ、がオンになり、選択時の（゛鵡−Ｖｃ　
）を該ダイオード山の順方向電圧ＶＦはダイオードが充
分な鑞び［をυ１〔す状態では・０．７〜０．８Ｖでめ
シ、微−一淀を渡す状態ではそれより小さい。ところで
トランジスタＴ＋はオンでＵ６るが、ビットラインＢ、
に嶺枕されたそのエミッタから電匠！、が流れるように
なるにはＶＢ＞ＶＲである必要がある。詳しくはｖ２＝
ＶＢでは電流１１はｉｔ／２でめり、それよシｙｈ＞Ｖ
ＢかＶＲ＜　ＶＢかに便って瑠諷する。趣初はＶＥ＜Ｖ
Ｒであるから該邂流ｉ、は流れず、コレクタ電位ｙｃは
抵抗Ｒ１１ダイオードＤｌによりプルアンプされてワー
ド輪亀泣Ｖｗに追従する。ａｔ［Ｖｃの上昇はトランジ
スタＴ、のコレクタ、ＴＲのベース等を充電し、この光
電々ぴＬが大１従ってＲ１のイ圧降下が大であるとダイ
オードＤ、はオンになり、電位■Ｃの上昇を加速する。T4 is a detection transistor, and these paces are connected to OB, , Bl, to which a continuous reference voltage VR is applied during threading.
Fi bit line IR + Ill is a constant current source or its output' reverse current, ■1 is word melting potential, vnF! , is number one in Holdo. Assume that the transistor T1 is on and the transistor T1' is off, and the word line potential is unselected (
When transitioning from L) to selection (H), the transistor
1's base potential Va and collector potential ■c change as shown in FIG. The problem with this hypersensitivity is that the rise of the pace potential vi1 is slow, and the collector potential V
This is the point where c exhibits the characteristic of temporarily rising rapidly at time X. In this way, the load resistance R1 is selected to be a large value in order to reduce the retention rate (Int) when not selected, but with this, the load resistance R1 when selected is
Flow is small and beeps)? When IMBl,B, is charged and amplified, IV' becomes longer, so the diodes D, ,D,
A resistor R7゜U and VC are connected in parallel so that the large I&L accent passes 6u:tL through these diodes. This diode is OFF when not selected, so (VW-vc) when not selected is R1×1u te1itW
ST', AN Set at about 300mV. In other words, V(
-Vy 300 mV. On the other hand, when selected, diode D is turned on, and when selected (゛鵡-Vc
), the forward voltage VF of the diode peak is approximately 0.7 to 0.8 V when the diode is fully soldered, and is smaller when the diode is slightly damped. By the way, transistor T+ is on and U6 is on, but bit line B,
Densho from that emitter that was pinned down! , it is necessary for VB>VR to flow. For details, see v2=
At VB, the current 11 is equal to it/2, so yh>V
B or VR < VB or crab mail is a joke. The beginning is VE<V
Since it is R, the current i does not flow, and the collector potential yc is pulled-amplified by the resistor R11 and the diode Dl and follows the word wave Vw. The rise in at[Vc charges the collector of transistor T, the base of TR, etc., and if this photovoltaic voltage L is large 1, and therefore the voltage drop of R1 is large, diode D is turned on, and the potential ■C accelerate the rise of

そしてペース電位’ｌ／Ｂが基環′−位ＶＢに近ずくＶ
ＣつれでトランジスタＴ。Then, the pace potential 'l/B approaches the group ring'-position VB.
Transistor T with C.

に−流ｉ、が饋れ始めると電位ｙｃはダイオードＤ１で
シ〆まる一Ｓ択時のレベルに低下する。これが第２図に
示すようにｙｃが一旦上昇し、その後下降する坂出であ
る。ベース電位Ｖｌは、抵抗Ｒ８を通して電位Ｖｗでト
ランジスタ！、のコレクタ容量およびトランジスタＴ、
のベース容量等を充電されるのに応じて上昇し、そして
そもそもＨレベルにあったＱ）でダイオードＤ、のオン
を招く大電流ＩＩ′ｉ流れないので一位上昇は緩慢であ
る。またトランジスタ１゛！ハオフであるから、トラン
ジスタ７１ｍの如趣井直縁性は塊われない。When the current i starts to flow, the potential yc decreases to the level at the time when one S is selected, which is closed by the diode D1. This is a slope exit where yc rises once and then falls, as shown in Fig. 2. The base potential Vl is the potential Vw of the transistor through the resistor R8! , and the collector capacitance of transistor T,
As the base capacitance of D is charged, the large current II'i that turns on the diode D does not flow through Q), which was originally at H level, so the rise to the first position is slow. Another transistor 1゛! Since the transistor 71m is a high-off transistor, the directivity of the transistor 71m is not lumped.

この第２−に示されたように電位ＶＣ％換言すればオフ
側のトランジスタのベース電位がピーク特性を持ち、そ
のピーク部分において閾値ＶＲに接近することは間組で
ある。即ちダイオードの特性不備、チップ温良上昇など
の理由で一位Ｖｃが点線〜′Ｃの如く上昇し、更にはＶ
Ｃ＞Ｖ翼ともなればトラｙ　シｘ　Ｉ　Ｔ雪ト’Ｉ’ａ
で構成するカレントスイッチではトランジスタチオがオ
ンにな９、これはトランジスタＴＩをオフにしてセル内
容を破壊することＫｆｉりかねない。従ってこの（ＶＩ
Ｌ−ＶＣ）にノイズマージンＮＭと呼ばれるものである
。−ＥにｖＲ社ソノイスマージン大にする等の目的で第
３鮪に示すようＫＶＢとｙｃの中間値に設定されるが、
（ＶＲ−ｙｃ）はチップ温度の上昇に伴ない狭くなるの
で、高温状態ではＶＢとｙｃの差ノイズマージンは小に
なる。半導体メモリの出荷試験でＵ最悪条件を想定する
のでこのような為温状態従ってノイズマージンが小であ
る状態でもＶＣ＞ＶＲとなるセルはないかをチェックす
るのがこのためにはチップそのものを高温にして試験す
く工程を導入することになシ、これは測走工舷が増える
ので効まり、＜ない。In other words, the base potential of the transistor on the off side has a peak characteristic, and approaching the threshold VR at the peak portion is an intermediate condition, as shown in the second section. That is, due to defects in diode characteristics, increase in chip temperature, etc., the first position Vc increases as shown by the dotted line ~'C, and further V
If C>V wing, try six I T snow to'I'a
In a current switch consisting of 9, the transistor TI turns on, which could turn off the transistor TI and destroy the cell contents. Therefore, this (VI
L-VC) is called the noise margin NM. -E is set to an intermediate value between KVB and yc as shown in the third tuna for the purpose of increasing the vR company sonois margin, etc.
(VR-yc) becomes narrower as the chip temperature rises, so the difference noise margin between VB and yc becomes smaller at high temperatures. Since the worst-case conditions are assumed in the shipping test of semiconductor memory, it is necessary to check whether there are any cells where VC>VR even when the temperature condition and the noise margin are small. It is necessary to introduce a test process at the same time, but this is effective because it increases the surveying ship's echelon.

ノイズマージンを大にするに／／ｉ亀位ＶＲｆ電位Ｖｗ
側にシフトすることが考えられる。しかしこののように
すると一位ＶＢとの差が小になるので絖散出力を得にく
くする。っｔり閾値■ｍは選択状態でのＶＢ　、　ＶＣ
の中間値をとるのが好′ましく、いずれへずらすのも好
ましくない。そしてメモリとしてはか＼る閾＠ｙａで、
非選択、選択切換換時の電位ｙｃがいずれのセルにおい
てもＶＣ＞　ＶＢと４らならないかをチェックする必要
があＩＩ、ｔ、かもそれを高温の如き厳し一条件で行な
う必要がある。To increase the noise margin //i position VRf potential Vw
It is possible to shift to the side. However, if this is done, the difference with the first place VB becomes small, making it difficult to obtain a dispersive output. The threshold value m is VB and VC in the selected state.
It is preferable to take an intermediate value, and it is not preferable to shift it to either direction. And as a memory, there is a threshold @ya,
It is necessary to check whether the potential yc at the time of switching between non-selection and selection does not satisfy VC>VB (4) in any cell, and it is necessary to do this under strict conditions such as high temperature.

（４）　　発明の目的 本発明は、か＼る問題に対し、高温試験工程を経ること
なく、常温におかて内部状態な疑以的に高温等の状態に
した試験を可能とするものであシ、しかも通常使用状態
では舎−ルに可及的に充分なノイズマージンを与えるこ
とを可能とするものである〇 （５１−発明の構成 同−基板上に、通儒動作時に所定の基準電圧と内部信号
電圧とを所定ノイズマージンを有して比較１！作する内
部回路と、試験時に該内部（ロ）路の該：！Ｆ；牟、′
岨圧と内部信号電圧との差を小にし、該内部回路に巧常
動作時よシ小さいノイズマージンで比較動作せしめるよ
うにしり内部状態変更回路とをＪＬ備してなる早導体集
積回路装置において、該内部状ゆ変更回路がテ關グ２マ
ブル素子と該プログラマブル素子に破壊用電圧を印加す
るコントロール端子とを具備し、製造後は該ノイズマー
ジンが試験時の状態で、試験終了後該プーグツマプル素
子を破譲し咳内部回路のノイズマージンを通常動作状１
ｍするようにしてなることを特徴とする。(4) Purpose of the Invention The present invention solves the above problem by making it possible to conduct a test in which the internal state is suspiciously raised to a high temperature at room temperature without going through a high temperature test process. Moreover, it is possible to provide as sufficient a noise margin as possible to the cell under normal use conditions. and the internal signal voltage with a predetermined noise margin.
A fast conductor integrated circuit device comprising an internal state changing circuit which reduces the difference between the voltage and the internal signal voltage and allows the internal circuit to perform comparison operation with a smaller noise margin than during normal operation. , the internal state changing circuit is equipped with a two-movable device and a control terminal for applying a breakdown voltage to the programmable device, and after manufacturing, the noise margin is in the state at the time of the test, and after the test is completed, the pugtsum pull is Destroy the device and reduce the noise margin of the internal circuit to normal operating condition 1
It is characterized by being formed in such a manner that

（旬　発明の爽施例 以下発明の一実施例を図面を参照しながらこれを詳細に
説明する。(Embodiment of the invention) An embodiment of the invention will now be described in detail with reference to the drawings.

第５図社本発明の一実施例であり、ＣＥＬｔは第１図と
ＩＷ１様のバイポーラメモリセル、ＴＣＬ、　、　Ｔｃ
Ｌｔは前記Ｔ、　、　Ｔ、に相当するトランジスタ、Ｔ
’ｌ＋Ｔｈは前記Ｔａ　、　ＴＩに相当する検出トラン
ジスタ、ＴＸはワードドライバ、ＳＡはセンスアンプ、
ＷＡは書込アンプ、Ｃ８は本発明の円部状態変更回路で
ある。書込アンプＷＡＵトランジスタＴＷ、〜ＴＷ舊、
抵抗Ｒ”ｌ　ｔ　ＲＷｔ　＊ダイ万一ドｉ）、、　、　
Ｄ曹！定電流源１ｗ等からなり、ライトイネーブル（詳
しくはその反転信号）ＷＥｐ：Ｈとなる続出し＃ｆＩｃ
はトランジスタＴｗ、をオンにして、ダイオードＤＩ、
　。Figure 5 is an embodiment of the present invention, and CELt is a bipolar memory cell similar to Figure 1 and IW1, TCL, , Tc.
Lt is a transistor corresponding to the above T, , T,
'l+Th is a detection transistor corresponding to Ta and TI, TX is a word driver, SA is a sense amplifier,
WA is a write amplifier, and C8 is a circular state changing circuit of the present invention. Write amplifier WAU transistor TW, ~TW舊,
Resistance R”lt RWt *If the die i), , ,
D-sergeant! Consisting of a constant current source 1w, etc., write enable (more specifically, its inverted signal) WEp: H is continuously generated #fIc
turns on the transistor Tw, and turns on the diode DI,
.

ＤＩを通して負＃抵抗Ｒｗｌ　＊　）ＣＷＳに均等な電
圧（Ｈｗ、ｘヲＩＷ−ＲＷ、ｘ７Ｉｗ）を始生じ、エミ
ッタホロワトランジスタ’ｌ’ｗ、　、　７ｗ、によリ
トフンジスタＴ”ｌ　、Ｔ’！　’）ベース電位Ｖ１１
．　、ＶＤｌを共に前述した読出し基準電圧ＶＩＩＫ設
定する。またＷｌ　−Ｌの曹込み時にはトランジスタＴ
Ｖ−がオンとなるのでトランジスタＴＶ、　、　ＴＶ、
はデータ人力１）ＩＮＫ応じてそのいずれか一方だけが
オンとなシ、トランジスタＴ”　１　ｓ　Ｔ’　＊のペ
ース電位が書込チーＩＤＩＮの１”、′０″に志じ友異
なるものになる（ＶＤ、−＝ｖＤＩ）。この書込アンプ
ＷＡで用いられる基準電圧Ｖ、は例えは−１，３ｖでＶ
、は例えば−２１Ｖで６る。本例では、内部回路がトラ
ンジスタ’ｌ’ｃＬｌ。DI initiates an equal voltage (Hw,xwoIW-RW,x7Iw) on the negative #resistance Rwl*)CWS, and the emitter follower transistor 'l'w, , 7w, and litophunister T''l, T'! ') Base potential V11
．． , VDl are both set to the above-mentioned read reference voltage VIIK. Also, when reducing Wl -L, the transistor T
Since V- is turned on, the transistors TV, , TV,
1) If only one of them is turned on according to INK, the pace potential of the transistor T''1s T'* will be different from 1'' and '0'' of the write input IDIN. (VD, -=vDI).The reference voltage V used in this write amplifier WA is, for example, -1.3V.
, for example, is 6 at -21V. In this example, the internal circuit is a transistor 'l'cLl.

Ｔ”＋＋７４流源１１Ｌ、よりｅる電流スイッチ又はト
ランジスＩ　ＴＣＬ、’ｆｅｔ、　電ｆｉ１４１Ｂ、よ
りなるｖｔ電流イッチで、内部信号電圧がトランジスタ
’ｌ’ｃＬ、　　。T''++74 current source 11L, e current switch or transistor ITCL, 'fet, vt current switch consisting of electric current fi141B, internal signal voltage is transistor 'l'cL,.

ＴＣＴ、、のペース電圧である。is the pace voltage of TCT, .

本例の内部状態変更ａＩＩｒｃｓは第３の基準電位Ｖ、
を有するカレントスイッチで、トランジスタＴＣｓ　、
’　ＴＣい定電流源Ｉ’ｌ＋プ党グラマプル素子ＤＰ及
び抵抗Ｈｃｓとからなる。トランジスタＴｃ４のペース
はプログラマブル素子ＤＰ及び・抵抗Ｈｃｓが接続され
１コントロール趨子Ｃにょｐ制御される。トランジスタ
ＴＣ１けトランジスタ９へとコレクタを共通に接続し、
そのペースはトランジスタＴＷａのペースに印加される
基準電圧■、と同電圧ｖ１が印加される。The internal state change aIIrcs in this example is the third reference potential V,
A current switch having a transistor TCs,
'TC consists of a constant current source I'l + a grammar element DP and a resistor Hcs. The pace of the transistor Tc4 is controlled by a control trend C by connecting a programmable element DP and a resistor Hcs. Commonly connect the collector to transistor TC1 and transistor 9,
The same voltage v1 as the reference voltage (2) applied to the pace of the transistor TWa is applied to the pace.

従ってＪ！！！迄が完了した後の試験時には、例えばコ
ント賞−ル端子ＣＫＬレベル（ＷＥのレベルト同＊）を
与えることによシ、トランジスタＴＣｘｔオンにする。Therefore J! ! ! At the time of testing after the above is completed, the transistor TCxt is turned on by, for example, applying the control terminal CKL level (same as the level of WE).

トランジスタＴＣ，がオンになれば書込アンプＷＡのト
ランジスタＴｗ４の場合と同様にダイオードＤ、、　、
　ＤＩ、を通して抵抗ＲＷ、　、　ＲＷｌ　Ｋ均畔な電
流が流れる。この電流は定電流源ＩＣｔＫよるものであ
るから、Ｉｃｅ　＞ｒｗとすれば折ａｗｔ　１ＸＴＩＣ
，）はトランジス５エ ナリ、検出用トランジスタＴ８□ｅ　Ｔ’ｓ　ノヘ’を
位ＶＤ．，ＶＤ，は通常動作時のＶａよシ低くなる。When the transistor TC, turns on, the diode D, , , as in the case of the transistor Tw4 of the write amplifier WA.
A uniform current flows through the resistors RW, , RWl K through DI. Since this current is generated by the constant current source ICtK, if Ice > rw, then awt 1XTIC
, ) is the transistor 5 energy, the detection transistor T8□e T's nohe' is the position VD. , VD, are lower than Va during normal operation.

なお試験するにはＷＥはＨとすζがら、抵抗ＲＷＩＲＷ
，には′ｒｉｉｉｒｗとｌｃ，が流れ、竹にＩＣ’，　
＞ＩＷとしなくても電位ＶＤ，　、　ＶＤ，は通常動作
時よ蒐くなる。これを示したのが第４図の’％／／ｘで
あや、この基準電圧Ｖ／凰で読出しを行々えばノイズマ
ージン（Ｖ’Ｒ−ＶＣ）は第３図に示す高温状態の（Ｖ
凰−ＶＣ）に相当する。従って数えてチップそのものを
高温状態にせずとも常温で疑似的に高温時の動作チェッ
クができる。For testing, WE is set to H and resistance RWIRW is set to H.
, 'riiiirw and lc, flow, and IC' flows in bamboo,
>Even if IW is not set, the potentials VD, , VD, will be higher than during normal operation. This is shown by '%//x in Figure 4. If reading is performed with this reference voltage V/凰, the noise margin (V'R-VC) will be reduced to (V'R-VC) in the high temperature state shown in Figure 3.
Corresponds to 凰-VC). Therefore, it is possible to perform a pseudo high-temperature operation check at room temperature without having to count and bring the chip itself into a high-temperature state.

以上の様にして試験を行なった結果良品であれば、コン
トロール端子にダイオードＤＰが破壊される程度の低い
電圧を印加し、ダイオードＤｌｌ短絡させる。この結果
トランジスタＴ、のベースは強ｍ＋Ｊ的にＧＮＤレベル
になり、ＴＣ４がオンとなりダイオードＤ１．　、Ｄ、
、にはｌｃ、は供給されないようになり、通常動作状態
となる。不良品となったものはリジェクトされる。If the result of the above test is a good product, a voltage low enough to destroy the diode DP is applied to the control terminal to short-circuit the diode Dll. As a result, the base of the transistor T becomes the GND level in a strong manner m+J, turning on TC4 and causing the diode D1. ,D.
, is no longer supplied with lc, and enters a normal operating state. Defective products will be rejected.

なおコン）ｏ−ル端子Ｃは他の制御端子、例えはチップ
セレクト端子０８等と共有しても良く、その時はトラン
ジスタＴＣ，のベースの電圧Ｖｓｔｉ、不発明り以上述
べたメモリの読出基準レベルのみに適用されるのではな
くもつと広い範囲にも適用できる。それＦｉ常温以外の
温度での良、不良を上記ｙｃｓに関連づけられ゛るもの
であれば伺でもよい。またこれはバイポーンメモリに限
らずＭＯＳメモリにも適用できる。この場合Ｃ８入力に
二つの闇値を設けるにはトランジスタに二つの閾値をも
たせればよい。またｙｃｓ＋をクリティカルなパラメー
タに結びつけるように内部結線をしてもよい。Note that the control terminal C may be shared with another control terminal, such as the chip select terminal 08, and in that case, the voltage Vsti at the base of the transistor TC, the read reference level of the memory described above. It can be applied to a wide range of areas, rather than just one area. It may be determined whether the Fi is good or bad at a temperature other than room temperature as long as it can be related to the above ycs. Further, this can be applied not only to bipone memory but also to MOS memory. In this case, in order to provide two dark values to the C8 input, it is sufficient to provide the transistor with two threshold values. Further, internal wiring may be made to link ycs+ to a critical parameter.

（７）発明の効果 以上述べたように本発明によれば、簡単な回路をチップ
内に設けるだけで外部から常温以外の内部状態を疑似的
に作９出すことができるので、出荷試験等が簡単になる
利点がある。(7) Effects of the Invention As described above, according to the present invention, it is possible to create a simulated internal state other than room temperature from the outside by simply installing a simple circuit in the chip. It has the advantage of being simple.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はバイポーラメモリセールの一例を示す回路図、
第２図および第３図はその動作説明図および温＆特性区
、第４図および石５図は本発明の一実施例を示す動作説
明図および回路図でりる。 図中、Ｃ”　Ｌ＊　、ＣＥ　Ｌ冨はメ七リセル、Ｔ’ｌ
ｓＴｇ、Ｆｉ検出用トラレジスタ、ＷＡは書込アンプ、
Ｃ８は内部状態五史回路、ＤＰはプログラマブル索子、
Ｃｔｉコントロール端子である。Figure 1 is a circuit diagram showing an example of a bipolar memory sale.
2 and 3 are operation explanatory diagrams and temperature and characteristic sections, and FIGS. 4 and 5 are operation explanatory diagrams and circuit diagrams showing one embodiment of the present invention. In the figure, C" L*, CE L is mechili cell, T'l
sTg, Fi detection tiger register, WA is write amplifier,
C8 is an internal state five history circuit, DP is a programmable cable,
This is a Cti control terminal.

Claims (1)

【特許請求の範囲】[Claims] 同一、４板に、通常動作時に所定の基準電圧と内ｉｉ＋
　ｆ４号電圧とを所定のノイズマージンを有して比較動
作する内部１ｇｌ路と、試験時に該内部回路の該基＃１
電圧と（ハ）部信号電圧との差を小にし、鋏内部回路に
通常動作時より小さいノイズマージンで比収鯛作せしめ
るようにし九内部状悪変東回路とを具備してなる半導体
４ｊｋ積回路鋏直において、咳内部状悪変東１路がプル
グラマプル素子と該プ日グンマプル菓子に破謳用亀圧を
印加するコントロール端子とを具備し、１Ｉｌｌ造後は
鈑ノイズマージンが試験時の状態で、試験終了後練プロ
グ２１プル素子ｔ−破壊し鈑内部回路のノイズマージン
管通常動作状、轢にするようＫしてなることを特徴とす
る半畳捧巣憤（２）路裂櫨。Same, 4 boards with predetermined reference voltage and ii+ during normal operation.
An internal 1gl circuit that compares the f4 voltage with a predetermined noise margin and a circuit #1 of the internal circuit during testing.
The semiconductor 4JK product is made by reducing the difference between the voltage and the (C) part signal voltage and allowing the internal circuit of the scissors to produce a specific yield with a smaller noise margin than during normal operation. In the circuit scissors, the internal condition of the cough east 1st road is equipped with a pulgrama pull element and a control terminal for applying a breaking force to the pugunmapur confectionery. Then, after the test is completed, practice program 21 pull element T- destroys the noise margin tube of the internal circuit of the plate in normal operating condition, and is characterized by being run over. (2) Road splitting.