JPS58109957A - シングルチツプマイクロコンピユ−タシステム - Google Patents
シングルチツプマイクロコンピユ−タシステムInfo
- Publication number
- JPS58109957A JPS58109957A JP56208772A JP20877281A JPS58109957A JP S58109957 A JPS58109957 A JP S58109957A JP 56208772 A JP56208772 A JP 56208772A JP 20877281 A JP20877281 A JP 20877281A JP S58109957 A JPS58109957 A JP S58109957A
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- JP
- Japan
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- program
- memory
- chip
- address
- storing
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Storage Device Security (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、シングルチップマイクロコンピュータシステ
ム、特に、シングルチップ上に計算機構成要素である入
出力制御部、演算制御部、プログラムメモリおよびデー
タ メモリを集積した7ングルチツプマイクロコンピユ
一タSCMPとこの一シングルチ、1マイクロコンピュ
ータで1M接制御さnる外部メモリとを含むシングルチ
ップマイクロコンピュータシステムic関スル* 一般に、外部メモリを直接制御可能で拡張可能なりング
ルチップマイクロコンピュータ8 CMPを用いて7ン
グルチツプマイクロコンピユータシステムを構成する場
合、外部メモリは単に内部メモリの延長として扱わnて
いた。
ム、特に、シングルチップ上に計算機構成要素である入
出力制御部、演算制御部、プログラムメモリおよびデー
タ メモリを集積した7ングルチツプマイクロコンピユ
一タSCMPとこの一シングルチ、1マイクロコンピュ
ータで1M接制御さnる外部メモリとを含むシングルチ
ップマイクロコンピュータシステムic関スル* 一般に、外部メモリを直接制御可能で拡張可能なりング
ルチップマイクロコンピュータ8 CMPを用いて7ン
グルチツプマイクロコンピユータシステムを構成する場
合、外部メモリは単に内部メモリの延長として扱わnて
いた。
しかし、最近では、L81技術の進歩により内蔵さnる
メモリ容量が増加するにつnて1例えばRASICのよ
うな高級言語のインタプリタや、リアルタイムモニタ等
の小規模なオペレーティングシステム08t−チップ内
のプログラムメモリに格納し、他の応用プログ2ム1例
えば、リアルタイムモニタを利用するタスクプログラム
をチップ外のメモリに記憶させる構成が採らnるように
なってきた。
メモリ容量が増加するにつnて1例えばRASICのよ
うな高級言語のインタプリタや、リアルタイムモニタ等
の小規模なオペレーティングシステム08t−チップ内
のプログラムメモリに格納し、他の応用プログ2ム1例
えば、リアルタイムモニタを利用するタスクプログラム
をチップ外のメモリに記憶させる構成が採らnるように
なってきた。
この技術の背歌には、内部メモリにオペレーティングシ
ステムUtQようなコンピュータシステムの核となるプ
ログラムをマイクロコンピュータの内部に城り込むこと
により、マイクロコンピュータ自身の機能を高めること
ができ、こnにより、応用プロ3グラムの作成を容易に
しようとする意図がある。すなわちよp論理的に高機能
なマイクロコンピュータ1に提供することによりマイク
ロ;ンピュータ応用ソフトウェアの生産性を高め、ff
イクロコンビ、−夕自身の利用可能性を高める目的を持
っている。
ステムUtQようなコンピュータシステムの核となるプ
ログラムをマイクロコンピュータの内部に城り込むこと
により、マイクロコンピュータ自身の機能を高めること
ができ、こnにより、応用プロ3グラムの作成を容易に
しようとする意図がある。すなわちよp論理的に高機能
なマイクロコンピュータ1に提供することによりマイク
ロ;ンピュータ応用ソフトウェアの生産性を高め、ff
イクロコンビ、−夕自身の利用可能性を高める目的を持
っている。
ところで、オペレーティングシステムO8のような核と
なるべきプログラムをチップ内メモリに格納する場合以
下の様な問題が生ずる。
なるべきプログラムをチップ内メモリに格納する場合以
下の様な問題が生ずる。
オペレーティングシステムO8は一定の制御アルゴリズ
ムの下で多数の利用者タスクを監視し能率的な並行動作
環境を与えている。この次めオペレーティングシステム
08はタスクコントロールブロックT(、’B、トかク
ステムコント四−ルプロ。
ムの下で多数の利用者タスクを監視し能率的な並行動作
環境を与えている。この次めオペレーティングシステム
08はタスクコントロールブロックT(、’B、トかク
ステムコント四−ルプロ。
り8OBなどと呼ばnる制御テーブルiKAM上に持っ
ている。
ている。
こnらの制御テーブルはオペレーティングシステムO8
自身が続出し書込みを行うべきデータ構造であり、利用
者タスクはアクセスできないものである。すなわち、臀
込み社もちろんたとえ読出しであっても結果的にオペレ
ーティングシステムUS(Q制御を乱す恐れがあり禁止
されている。
自身が続出し書込みを行うべきデータ構造であり、利用
者タスクはアクセスできないものである。すなわち、臀
込み社もちろんたとえ読出しであっても結果的にオペレ
ーティングシステムUS(Q制御を乱す恐れがあり禁止
されている。
従来のシングルチップマイクロコンピュータシステム鉱
、タスクプログラムを記憶する外部メモリと;1個のチ
ップ上に構成されオペレーティングシステムを記憶する
プログラムメそりと、前記オペレーティングシステムで
使用する制御テーブルf:記憶するデータメそすと、前
記オペレーティングシステムおよび前記タスクプログラ
ムt−読み出すためのプログラムアドレスを格納するプ
ログラムカウンタと、データバスを介して供給さnる読
み出した前記オペレーティングシステムおよび前記制御
テーブルおよびタスクプログラムにもとづいて発生した
アクセスアドレスtアドレスバスを介して前記プログラ
ムカウンタおよびデータメモリおよび外部メモリに供給
するメモリアドレス発生部とからなるシングルチップマ
イクロコンピュータと;を含んで構成される。
、タスクプログラムを記憶する外部メモリと;1個のチ
ップ上に構成されオペレーティングシステムを記憶する
プログラムメそりと、前記オペレーティングシステムで
使用する制御テーブルf:記憶するデータメそすと、前
記オペレーティングシステムおよび前記タスクプログラ
ムt−読み出すためのプログラムアドレスを格納するプ
ログラムカウンタと、データバスを介して供給さnる読
み出した前記オペレーティングシステムおよび前記制御
テーブルおよびタスクプログラムにもとづいて発生した
アクセスアドレスtアドレスバスを介して前記プログラ
ムカウンタおよびデータメモリおよび外部メモリに供給
するメモリアドレス発生部とからなるシングルチップマ
イクロコンピュータと;を含んで構成される。
次に、従来のシングルチップマイクロコンピュータシス
テムについて図面を用いて説明する。
テムについて図面を用いて説明する。
第1図は従来の拡張可能なシングルチップマイクロコン
ピュータシステムの一例を示すブロック図である。
ピュータシステムの一例を示すブロック図である。
チップIKは種々の要素が含まnるもので、メモリアド
レス発生部2と1通常は続出専用メモリR(JMで構成
さnプログラムカウンタ16でアドレス指定さnるプロ
グラムメモリ3と1通常はランダムtアクセスメモリR
AM構成さnるデータメそり4と、演算制御部5と、入
出力制御部6とを含んでいる。
レス発生部2と1通常は続出専用メモリR(JMで構成
さnプログラムカウンタ16でアドレス指定さnるプロ
グラムメモリ3と1通常はランダムtアクセスメモリR
AM構成さnるデータメそり4と、演算制御部5と、入
出力制御部6とを含んでいる。
アドレスバスlOはアドレスを転送するものであり、デ
ータバス11はデータを転送するものである。このアド
レスならびにデータはバッファ7゜8に格納さnるもの
で外部メモリ9に対する外部アドレスバス12および外
部データバス13と接続さnている。制御部14は上述
の各要素を動作させるための制御部である。
ータバス11はデータを転送するものである。このアド
レスならびにデータはバッファ7゜8に格納さnるもの
で外部メモリ9に対する外部アドレスバス12および外
部データバス13と接続さnている。制御部14は上述
の各要素を動作させるための制御部である。
1覧割込制御回路15は1割込要因が発生すると制御部
140制御のもとに%現在実行中のプログラムアドレス
やその他の状態を退避し、プログラムアドレスを特定割
込処理ルーチンへ設定する。
140制御のもとに%現在実行中のプログラムアドレス
やその他の状態を退避し、プログラムアドレスを特定割
込処理ルーチンへ設定する。
第2図線第1図に示すプログラムメモリ3.データメモ
リ4.および外部メモリ9のアドレス空間を説明するた
めの説明図である。
リ4.および外部メモリ9のアドレス空間を説明するた
めの説明図である。
続出専用メモリROMであるグ四グラムメモリ3および
ランダムアクセスメモリ九ムMであるデータメモリ4は
そnぞnチップ内部にあp、小さなアドレス値でアクセ
スさnるものとする。境界アドレスa線データメモリ4
とプログラムメモリ3の境界を示すアドレスでToD、
境界アドレスbはプログラムメそす3と外部メモリ9と
の境界を示すアドレスである。
ランダムアクセスメモリ九ムMであるデータメモリ4は
そnぞnチップ内部にあp、小さなアドレス値でアクセ
スさnるものとする。境界アドレスa線データメモリ4
とプログラムメモリ3の境界を示すアドレスでToD、
境界アドレスbはプログラムメそす3と外部メモリ9と
の境界を示すアドレスである。
ここで、従来の拡張可能な、シングルチップマイクロコ
ンピュータ7ステムにお−て、チップ内にオペレーティ
ングシステムO8をチップ外に利用′者タスクを配置し
た場合を想定してみると、チップ外からチップ内のメモ
リに対するアクセスチェックがないため上述の利用者タ
スクからの制御プロ、りに対する不当アクセスを防ぐこ
とはできない。
ンピュータ7ステムにお−て、チップ内にオペレーティ
ングシステムO8をチップ外に利用′者タスクを配置し
た場合を想定してみると、チップ外からチップ内のメモ
リに対するアクセスチェックがないため上述の利用者タ
スクからの制御プロ、りに対する不当アクセスを防ぐこ
とはできない。
しかし、ここで単純に利用者タスクからの不当アクセス
を禁止するとどのような原因で、何故不当アクセスが起
きたかを調べることができない。
を禁止するとどのような原因で、何故不当アクセスが起
きたかを調べることができない。
つまり、デバッグ時たどけ不当アクセスを禁止すること
も重要であるが、その原因を調べることはさらに重要で
ある。
も重要であるが、その原因を調べることはさらに重要で
ある。
しかるに、従来のシングルチップマイクロコンピュータ
システムは、不当アクセスが発生しても検出できないと
いう欠点があった。
システムは、不当アクセスが発生しても検出できないと
いう欠点があった。
本発明の目的は不当アクセスの発生を検出できるマイク
ロコンピュータシステムを俺供することにある。
ロコンピュータシステムを俺供することにある。
すなわち1本発明の目的は上述の考案に基〈ものであり
、プログラム実行時のみならずデバッグを含め九トータ
ルな意味でのマイクロコンビ、−夕応用ソフトウエアの
生産性を高めるため考案さnたもので、拡張可能なクン
グルチップマイクロコンピュータ8CMPに対して、実
行中のプログラムが外部メモリにあるか否かを第1の指
示手段と、実行中の1四グラムによってアクセスさnる
メそりがチップ内メそりかチップ外メモリかを区別する
検出手段とを付加し前記指示手段により外部メモリ上の
10グラムが実行中であることが示されている状態で、
前記検出手段によって内部メモリに対するアクセス実行
動作が検出さnると割込を発生させ、不当アクセスをチ
ェックするとともに割込処理プログ2ムによp原因を解
析することを可能にする拡張可能なりングルチップマイ
クロコンピュータシステムを撮供することにある。
、プログラム実行時のみならずデバッグを含め九トータ
ルな意味でのマイクロコンビ、−夕応用ソフトウエアの
生産性を高めるため考案さnたもので、拡張可能なクン
グルチップマイクロコンピュータ8CMPに対して、実
行中のプログラムが外部メモリにあるか否かを第1の指
示手段と、実行中の1四グラムによってアクセスさnる
メそりがチップ内メそりかチップ外メモリかを区別する
検出手段とを付加し前記指示手段により外部メモリ上の
10グラムが実行中であることが示されている状態で、
前記検出手段によって内部メモリに対するアクセス実行
動作が検出さnると割込を発生させ、不当アクセスをチ
ェックするとともに割込処理プログ2ムによp原因を解
析することを可能にする拡張可能なりングルチップマイ
クロコンピュータシステムを撮供することにある。
本発明のシングルチップマイクロコンピュータシステム
は、タスクプログ2ムを記憶する外部メモリと;1@o
チ、プ上に構成さnオペレーティングシステムを記憶す
る70グラムメモリと、前記オペレーティングシステム
で使用する制御テーブルを記憶するデータメモリと、前
記オペレーティングシステムおよび前記タスクプログラ
ムを読み出すためのプログラムアドレスを格納するプロ
グラムカウンタと、データバスを介して供給さnる読み
出した前記オペレーティングシステムおよび前記制御テ
ーブルおよびタスクプログラムにもとづいて発生し友ア
クセスアドレスをアドレスバスを介して前記10グラム
カウンタおよびデータメモリおよび外部メ毎りに供給す
るメ七すアドレス発生部と、前記プログラムアドレスが
前記タスクプログラムのアドレスを指示し前記アクセス
アドレスが前記制御テーブルのアドレスを指示している
ときに割込制御回路を駆動するための駆動信号を出力す
る不正アクセス検出手段とからなるクングルチップマイ
クロコンピュータと;を含んで構成さnる。
は、タスクプログ2ムを記憶する外部メモリと;1@o
チ、プ上に構成さnオペレーティングシステムを記憶す
る70グラムメモリと、前記オペレーティングシステム
で使用する制御テーブルを記憶するデータメモリと、前
記オペレーティングシステムおよび前記タスクプログラ
ムを読み出すためのプログラムアドレスを格納するプロ
グラムカウンタと、データバスを介して供給さnる読み
出した前記オペレーティングシステムおよび前記制御テ
ーブルおよびタスクプログラムにもとづいて発生し友ア
クセスアドレスをアドレスバスを介して前記10グラム
カウンタおよびデータメモリおよび外部メ毎りに供給す
るメ七すアドレス発生部と、前記プログラムアドレスが
前記タスクプログラムのアドレスを指示し前記アクセス
アドレスが前記制御テーブルのアドレスを指示している
ときに割込制御回路を駆動するための駆動信号を出力す
る不正アクセス検出手段とからなるクングルチップマイ
クロコンピュータと;を含んで構成さnる。
すなわち、本発明のシングルチップマイクロコンピュー
タシステムは、計算機の構成4!I素である人出力制御
部、演算制御部、プログラムおよびデータメモリt−1
個のチップ上に集積し、かつ外部に設けられたメモリを
直接制御可能なシングルチップマイクロコンピュータを
含み。
タシステムは、計算機の構成4!I素である人出力制御
部、演算制御部、プログラムおよびデータメモリt−1
個のチップ上に集積し、かつ外部に設けられたメモリを
直接制御可能なシングルチップマイクロコンピュータを
含み。
(1) 実行中のプログ2ムがチップ内部のメモリ中
に在るかチップ外部のメモリ中に在るかを区別する第1
の検出手段と。
に在るかチップ外部のメモリ中に在るかを区別する第1
の検出手段と。
(ツ 実行中のプログラムによる内部メモリに対する読
出しあるいは書込の実行動作を検出する第2の検出手段
と。
出しあるいは書込の実行動作を検出する第2の検出手段
と。
(初 第10検出手段により実行中のプログラムがチッ
プ外部に在ることが検出されている状態で、第2の検出
手段によりチップ内部のメモリに対する読出しあるいは
書込動作が検出さnると割込を発生する割込発生手段と
を含んで構成さnる。
プ外部に在ることが検出されている状態で、第2の検出
手段によりチップ内部のメモリに対する読出しあるいは
書込動作が検出さnると割込を発生する割込発生手段と
を含んで構成さnる。
次に1本発明の実施例について1図面を参照して説明す
る。
る。
第3図は本発明のシングルチップマイクロコンピュータ
の一実施例を示すブロック図である。
の一実施例を示すブロック図である。
43図に示す/ングルチップマイクロコンピュータシス
テムは、第1図に示すシングルチップマイクロコンピュ
ータの他に、数値発生回路17+18と、比較器19t
20と、オア((JR)回路21と、アンド(ANL)
)回路22と、比較器20およびアンド回路22の出力
信号を受け1割込制御回路15を駆動する駆動回路23
とを含んでいる。
テムは、第1図に示すシングルチップマイクロコンピュ
ータの他に、数値発生回路17+18と、比較器19t
20と、オア((JR)回路21と、アンド(ANL)
)回路22と、比較器20およびアンド回路22の出力
信号を受け1割込制御回路15を駆動する駆動回路23
とを含んでいる。
数値発生回路17は境界アドレスaを発生する。
比較!19は境界アドレスaとアドレスバス10で転送
さnるアクセスアドレスC°と比較し、アクセスアドレ
スCが境界アドレスa以下のとき、すなわちチップ内の
RAM6指していることを検出するとアンド回路22へ
RAMアクセス信号dとして11#の信号を送る。オア
回路21は制御部14から出力さnるメモリリードある
いはメモリライトの動作信号IVIRおよびM’Wが入
力さnている。従ってR(JMあるいはRAMへのアク
セス(リードあるいはライト)動作が起きるとアンド回
路22ヘメモリアクセス信号eとして′″l”の信号を
送り出す。すなわちアンド回路22はアクセスアドレス
Cが境界アドレスa以下のときにkLAMアクセス表示
信表示信号力してRAMへのアクセスを検出することに
なる。
さnるアクセスアドレスC°と比較し、アクセスアドレ
スCが境界アドレスa以下のとき、すなわちチップ内の
RAM6指していることを検出するとアンド回路22へ
RAMアクセス信号dとして11#の信号を送る。オア
回路21は制御部14から出力さnるメモリリードある
いはメモリライトの動作信号IVIRおよびM’Wが入
力さnている。従ってR(JMあるいはRAMへのアク
セス(リードあるいはライト)動作が起きるとアンド回
路22ヘメモリアクセス信号eとして′″l”の信号を
送り出す。すなわちアンド回路22はアクセスアドレス
Cが境界アドレスa以下のときにkLAMアクセス表示
信表示信号力してRAMへのアクセスを検出することに
なる。
数値発生回路18tj:境界アドレスbを発生する。
比較器20はこの境界アドレスbとプログラムカウンタ
16から出力さnるプログラムアドレスgとが入力さn
ており、その比較出力は現在実行中のプログラムがチッ
プ外にあるのか、チップ内にあるのかと表示している。
16から出力さnるプログラムアドレスgとが入力さn
ており、その比較出力は現在実行中のプログラムがチッ
プ外にあるのか、チップ内にあるのかと表示している。
ここではチップ外のプログラムを実行中にチップ外プロ
グラム夷行信号りとして″l#の信号を出力する。チッ
プ内のプログラムを実行中にはこのチップ外プログラム
実行信号りは″\”の信号となる。
グラム夷行信号りとして″l#の信号を出力する。チッ
プ内のプログラムを実行中にはこのチップ外プログラム
実行信号りは″\”の信号となる。
−動画路23は、アンド回路22および比較器20の出
力信号がともに@l#、すなわち、 RAMアクセス表
示表示信号上びチップ外プログラム実行信号りがともに
供給さnていると、駆動信号m’に発生し5割込制御回
路15で割込を生じさせる。
力信号がともに@l#、すなわち、 RAMアクセス表
示表示信号上びチップ外プログラム実行信号りがともに
供給さnていると、駆動信号m’に発生し5割込制御回
路15で割込を生じさせる。
以上のように1本発明によれば少量のノー−ドウエアを
チップ上に追加することにより、チップ内メモリへの不
当アクセスによるプログラムalll理の破壊を事前に
検出し、その不当アクセスの原因をチ、ツク可能なシン
グルチップマイクロコンピュータシステムが実現できる
。
チップ上に追加することにより、チップ内メモリへの不
当アクセスによるプログラムalll理の破壊を事前に
検出し、その不当アクセスの原因をチ、ツク可能なシン
グルチップマイクロコンピュータシステムが実現できる
。
本発明によるシングルチップマイクロコンピュータシス
テムはソフトウェアをマイクロコンピュータ内すなわち
チップ上に集積するいわゆるソフトウェアのオンチップ
化の傾向に対しソフトウェアの信頼性生産性向上の有力
な手段となる。
テムはソフトウェアをマイクロコンピュータ内すなわち
チップ上に集積するいわゆるソフトウェアのオンチップ
化の傾向に対しソフトウェアの信頼性生産性向上の有力
な手段となる。
本発明のシングルチップマイクロコンピュータシステム
は、ゾ/グルチ、プ上に不正アクセス検出手段を追加し
て集積することにより%タスクプログラムの実行中に制
御テーブルの書込読出が指示さ1′L九ときに不正アク
セスとして検出して割込を発生できるため、制御テーブ
ルの破壊を防止できるという効、来がある。
は、ゾ/グルチ、プ上に不正アクセス検出手段を追加し
て集積することにより%タスクプログラムの実行中に制
御テーブルの書込読出が指示さ1′L九ときに不正アク
セスとして検出して割込を発生できるため、制御テーブ
ルの破壊を防止できるという効、来がある。
第1図は従来の一例を示すブロック図、第2図は第1図
に示す各種メモリのアドレス空間を説明する友めの説明
図、第3図は本発明の一実施例を示すブロック図である
。 1.1′・・・・・・チップ、2・・・・・・メモリア
ドレス発生部、3・・・・・・プログラムメモ1ハ 4
・・・パ・デ、−タメ干り、5・・・・・・演算制御部
、6・・・・・・入出力制御部% 798・・・・・・
バッファ、9・・・・・・外部メモリ、10・・・・・
・アドレスバス、11・・・・・・データバス% 12
・・・・・・外部アドレスバス、13・・・・・・外部
データバス、14・・・・・・制御部、15・・・・・
・割込制御回路、16・・・・・・プログラムカウンタ
、17+18・・・・・・a@発生回路。 19+20・・・・・・比較器、2(・・・・・オア回
路、22・・・・・・アンド回路、23・・団・駆動口
M。 a+b・・・・・・境界アドレス、C・・・・・・アク
セスアドレス、d・・・・・・RAMアクセス信号、e
・・・・・・メモリアクセス信号、f・・・・・・RA
Mアクセス表示信号。 g・・・・・・プログラムアドレス、h・・川・チップ
外プログラム夾行信号%m・・・・・・駆動信号。 、1/閉 A番地 閉
に示す各種メモリのアドレス空間を説明する友めの説明
図、第3図は本発明の一実施例を示すブロック図である
。 1.1′・・・・・・チップ、2・・・・・・メモリア
ドレス発生部、3・・・・・・プログラムメモ1ハ 4
・・・パ・デ、−タメ干り、5・・・・・・演算制御部
、6・・・・・・入出力制御部% 798・・・・・・
バッファ、9・・・・・・外部メモリ、10・・・・・
・アドレスバス、11・・・・・・データバス% 12
・・・・・・外部アドレスバス、13・・・・・・外部
データバス、14・・・・・・制御部、15・・・・・
・割込制御回路、16・・・・・・プログラムカウンタ
、17+18・・・・・・a@発生回路。 19+20・・・・・・比較器、2(・・・・・オア回
路、22・・・・・・アンド回路、23・・団・駆動口
M。 a+b・・・・・・境界アドレス、C・・・・・・アク
セスアドレス、d・・・・・・RAMアクセス信号、e
・・・・・・メモリアクセス信号、f・・・・・・RA
Mアクセス表示信号。 g・・・・・・プログラムアドレス、h・・川・チップ
外プログラム夾行信号%m・・・・・・駆動信号。 、1/閉 A番地 閉
Claims (1)
- 【特許請求の範囲】 タスクプログラムを記憶する外部メそりと;1個のチッ
プ上に構成されオペレーティングシステム金記憶するプ
ログラムメモリと、前記オペレーティングシステムで使
用する制御テーブルを記憶するデータメモリと、前記オ
ペレーティングシステムおよび前記タスクプログ2ムを
読み出すためのプログラムアドレスを格納するプログラ
ムカウンタと、データバスを介して供給さnる読み出し
た前記オペレーティングシステムおよび前記制御テーブ
ルおよびタスクプログラムにもとづいて発生したアクセ
スアドレスをアドレスバスを介して前記プログラムカウ
ンタおよびデータメモリおよび外部メモリに供給するメ
モリアドレス発生部と。 前記プログラムアドレスが前記タスクプログラムのアド
レスを指示し前記アクセスアドレスが前記制御テーブル
のアドレスを指示しているときに割込制御回路を駆動す
るための駆動信号を出力する不正アクセス検出手段とか
らなる7ングルチ、1マイクロコンピユータと;を含む
ことを特徴とするシングルチップマイクロコンピュータ
システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56208772A JPS58109957A (ja) | 1981-12-23 | 1981-12-23 | シングルチツプマイクロコンピユ−タシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56208772A JPS58109957A (ja) | 1981-12-23 | 1981-12-23 | シングルチツプマイクロコンピユ−タシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58109957A true JPS58109957A (ja) | 1983-06-30 |
JPS6346466B2 JPS6346466B2 (ja) | 1988-09-14 |
Family
ID=16561833
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56208772A Granted JPS58109957A (ja) | 1981-12-23 | 1981-12-23 | シングルチツプマイクロコンピユ−タシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58109957A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6068441A (ja) * | 1983-09-22 | 1985-04-19 | Fujitsu Ltd | ワンチツプ・マイクロ・コンピユ−タ |
JPS6459542A (en) * | 1987-08-31 | 1989-03-07 | Nec Corp | Single chip microcomputer |
JPH0196747A (ja) * | 1987-10-09 | 1989-04-14 | Hitachi Ltd | データ処理装置 |
JPH0314052A (ja) * | 1989-06-12 | 1991-01-22 | Toshiba Corp | 携帯可能媒体 |
JP2002014737A (ja) * | 2000-06-29 | 2002-01-18 | Fujitsu Ltd | 処理装置、集積回路、および集積回路パッケージ |
-
1981
- 1981-12-23 JP JP56208772A patent/JPS58109957A/ja active Granted
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6068441A (ja) * | 1983-09-22 | 1985-04-19 | Fujitsu Ltd | ワンチツプ・マイクロ・コンピユ−タ |
JPH0228179B2 (ja) * | 1983-09-22 | 1990-06-21 | Fujitsu Ltd | |
JPS6459542A (en) * | 1987-08-31 | 1989-03-07 | Nec Corp | Single chip microcomputer |
JPH0196747A (ja) * | 1987-10-09 | 1989-04-14 | Hitachi Ltd | データ処理装置 |
JPH0314052A (ja) * | 1989-06-12 | 1991-01-22 | Toshiba Corp | 携帯可能媒体 |
JP2002014737A (ja) * | 2000-06-29 | 2002-01-18 | Fujitsu Ltd | 処理装置、集積回路、および集積回路パッケージ |
Also Published As
Publication number | Publication date |
---|---|
JPS6346466B2 (ja) | 1988-09-14 |
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