JPS5810889B2 - Senkiyokusouchi - Google Patents
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- JPS5810889B2 JPS5810889B2 JP10455675A JP10455675A JPS5810889B2 JP S5810889 B2 JPS5810889 B2 JP S5810889B2 JP 10455675 A JP10455675 A JP 10455675A JP 10455675 A JP10455675 A JP 10455675A JP S5810889 B2 JPS5810889 B2 JP S5810889B2
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Description
【発明の詳細な説明】
本発明は、同調素子として電圧制御型の可変リアクタン
ス素子を用いたいわゆる電子同調チューナの選局装置に
関し、特に、選局スイッチの操作により選択したチャン
ネルに応じた2進コードを得、例えばこの2進コードを
パルス幅変調信号に変換して平滑することにより選択し
たチャンネルに応じて大きさの変化する直流電圧を得、
この直流電圧を電子同調チューナに供給して選択したチ
ャンネルを受信するようにしたものにおいて、特に簡単
且つ確実なAFT動作を実現すると共に、AFTの補正
量が所定値以上に達したときには、メモリーに記憶した
2進コードを正規の同調点に対応するものに書き換える
ようにして、選局動作が円滑になされるようにしたもの
である。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a tuning device for a so-called electronically tuned tuner using a voltage-controlled variable reactance element as a tuning element. For example, by converting this binary code into a pulse width modulation signal and smoothing it, a DC voltage whose magnitude changes depending on the selected channel is obtained.
This DC voltage is supplied to an electronic tuner to receive the selected channel, and in addition to realizing particularly simple and reliable AFT operation, when the AFT correction amount reaches a predetermined value or more, it is stored in the memory. The stored binary code is rewritten to one corresponding to the regular tuning point, so that the channel selection operation can be carried out smoothly.
以下、本発明の一実施例をカラーテレビ受像機の選局装
置の場合を例にとって、図について説明しよう。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings, taking the case of a channel selection device for a color television receiver as an example.
第1図は選局装置の全体の構成を示すもので、10はク
ロックパルス発生器で、例えば周波数が4MHzの従っ
て周期τが0.25μsecのクロックパルスA。FIG. 1 shows the overall configuration of the channel selection device. Reference numeral 10 denotes a clock pulse generator, which generates a clock pulse A having a frequency of, for example, 4 MHz and a period τ of 0.25 μsec.
カ得られる。20はこのクロックパルスA。You can get it. 20 is this clock pulse A.
をカウントするタイミングカウンタで、周期が0.5μ
secでパルス幅がτ=0.25μsecのパルスA1
から周期が4.096m5ecでパルス幅が2.048
m5ecのパルスA14までの順次分周されたパルスA
1〜A14によって14ビツトのコードを形成し、従っ
てそのコードの状態はT=4.096m5ecを一巡周
期として214=16384通りに変化する。A timing counter that counts
sec, pulse A1 with pulse width τ=0.25μsec
The period is 4.096 m5ec and the pulse width is 2.048.
Sequentially frequency-divided pulses A up to pulse A14 of m5ec
1 to A14 form a 14-bit code, and therefore the state of the code changes in 214=16384 ways with T=4.096 m5ec as one round period.
30はチャンネルメモリーで、例えば16個の受信チャ
ンネルに対応したアドレスを有しており、各アドレスに
は、そのチャンネルに対応した14ビツトの選局コード
と、そのチャンネルがVHF放送のローチャンネルであ
るかハイチャンネルであるかまたはUHF放送であるか
を示すバンド指示信号とがメモリーしうるようになって
いる。30 is a channel memory, which has addresses corresponding to, for example, 16 receiving channels, and each address contains a 14-bit tuning code corresponding to that channel, and the fact that that channel is a low channel of VHF broadcasting. A band indication signal indicating whether it is a high channel or UHF broadcast can be stored in memory.
このチャンネルメモリー30は、後述のプログラム操作
によりその各アドレスにチャンネルに対応した選局コー
ドとバンド指示信号がメモリーされた後は電源が遮断さ
れてもその内容が保持されるようになされている。The channel memory 30 is configured such that, after the channel selection code and band instruction signal corresponding to the channel are stored in each address by a program operation described later, the contents are retained even if the power is cut off.
40はアドレス指定回路で、アドレス指定用の即ちそれ
ぞれ所望のチャンネルに対応させられるべき例えば16
個のスイッチ80〜S16と、この各スイッチ81〜S
16に対応した表示用ネオン管N1〜N16と、4ビツ
トのコードよりなるアドレス指定信号を得るアドレスカ
ウンタ41と、このアドレスカウンタ41よりのアドレ
ス指定信号に応じて16個の出力線L1〜L16のうち
のいずれか1つに「0」なる出力を発生させるデコーダ
42とを有しており、スイッチ81〜S16の一端はデ
コーダ42の出力線L1〜L16にそれぞれ接続され、
他端は共通に結線されてスイッチングトランジスタ43
のベース側に接続され、またネオン管N1〜N16はデ
コーダ42の出力線L1〜L16にそれぞれ接続され、
トランジスタ43のコレクタ出力がインバータ44に供
給され、インバータ44の出力が上述のタイミングカウ
ンタ20よりの周期が0.128m5ecのパルスA9
とともにナンド回路45に供給され、ナンド回路45の
出力がアドレスカウンタ41に供給されてこれが「0」
どなる毎にカウンタ41が歩進する。40 is an addressing circuit for addressing, that is, for example, 16 channels to be made to correspond to each desired channel.
switches 80 to S16, and each switch 81 to S16.
16, an address counter 41 that obtains an addressing signal consisting of a 4-bit code, and an address counter 41 that outputs 16 output lines L1 to L16 according to the addressing signal from the address counter 41. One end of the switches 81 to S16 is connected to the output lines L1 to L16 of the decoder 42, respectively.
The other end is connected in common to the switching transistor 43
The neon tubes N1 to N16 are connected to the output lines L1 to L16 of the decoder 42, respectively.
The collector output of the transistor 43 is supplied to an inverter 44, and the output of the inverter 44 is a pulse A9 with a period of 0.128 m5ec from the timing counter 20 mentioned above.
The output of the NAND circuit 45 is supplied to the address counter 41, and this becomes "0".
The counter 41 increments each time there is a yell.
そしてこのアドレスカウンタ41よりのアドレス指定信
号がチャンネルメモリー30に供給される。The address designation signal from the address counter 41 is then supplied to the channel memory 30.
50はバンド指示信号形成回路で、VHFのローチャン
ネル用スイッチSL1ハイチャンネル用スイッチSH及
びUHF用スイッチSUの一端がそれぞれ接地され、他
端に得られる信号がインバータ51L、51H及び51
Uをそれぞれ通じ、ナンド回路52L、52K及び52
Uをそれぞれ通じてメモリー53に供給され、メモリー
53よりバンド指示信号がチャンネルメモリー30に供
給される。Reference numeral 50 denotes a band instruction signal forming circuit, in which one end of a VHF low channel switch SL, a high channel switch SH, and a UHF switch SU are grounded, and the signals obtained at the other end are connected to inverters 51L, 51H, and 51.
NAND circuits 52L, 52K and 52 through U respectively.
The band instruction signal is supplied from the memory 53 to the channel memory 30.
60はチャンネルメモリー制御回路で、モード切換スイ
ッチ61と、書き込み用スイッチ62が設けられており
、スイッチ61は、プログラム時即ち予めチャンネルメ
モリー30の各アドレスにチャンネルに対応した選局コ
ードとバンド指示信号をメモリーすべきときには正の電
圧が得られる接点a側に切換えられ、選局時には接地さ
れた接点す側に切換えられるもので、このスイッチ61
よりの信号PAがナンド回路63に供給され、また書き
込み用スイッチ62の一端が接地され、他端に得られる
信号がインバータ64を通じてナンド回路63に供給さ
れ、ナンド回路63の出力がナンド回路66に供給され
る。Reference numeral 60 denotes a channel memory control circuit, which is provided with a mode changeover switch 61 and a write switch 62. During programming, that is, the switch 61 stores a channel selection code and a band instruction signal corresponding to the channel in each address of the channel memory 30 in advance. This switch 61
One end of the write switch 62 is grounded, the signal obtained at the other end is supplied to the NAND circuit 63 through the inverter 64, and the output of the NAND circuit 63 is supplied to the NAND circuit 66. Supplied.
ナンド回路66からは後述のメモリー書換え回路140
より書換え指令PMが供給され、ナンド回路66の出力
がインバータ67を介して指令信号形成回路65に供給
され、回路65よりチャンネルメモリー30に書き込み
あるいは読み出しの指令信号が供給される。From the NAND circuit 66, a memory rewriting circuit 140, which will be described later, is connected.
The rewrite command PM is supplied from the NAND circuit 66, the output of the NAND circuit 66 is supplied to the command signal forming circuit 65 via the inverter 67, and the circuit 65 supplies a write or read command signal to the channel memory 30.
またスイッチ61よりの信号PAは上述のバンド指示信
号形成回路50のナンド回路52L。Further, the signal PA from the switch 61 is applied to the NAND circuit 52L of the band instruction signal forming circuit 50 described above.
52H及び52Uに供給される。52H and 52U.
70は選局コード発生用カウンタで、プログラム時には
後述の掃引パルスをカウントして14ビツトの選局コー
ドB1〜B14を発生してこれをチャンネルメモリー3
0に供給し、一方チャンネルメモリー制御回路60のモ
ード切換スイッチ61よりの信号PAがインバータ71
を通じてナンド回路72に供給され、またアドレス指定
回路40のスイッチングトランジスタ43のコレクタ出
力及び電源電圧の立上りを検出する時定数回路73のト
ランジスタ74のコレクタ出力が単安定マルチバイブレ
ータ75に供給され、単安定マルチバイブレーク75の
出力がナンド回路72に供給され、ナンド回路12の出
力がインバータ76を通じてこの選局コード発生用カウ
ンタ70に供給されて、選局時には各選局操作ごとにチ
ャンネルメモリー30より読み出された14ビツトの選
局コードC1〜C14がこの選局コード発生用カウンタ
70に供給きれてこれがそのままカウンタ70の出力コ
ードB1〜B14とされる。70 is a channel selection code generation counter, which counts sweep pulses (described later) during programming, generates 14-bit channel selection codes B1 to B14, and stores them in the channel memory 3.
On the other hand, the signal PA from the mode changeover switch 61 of the channel memory control circuit 60 is supplied to the inverter 71.
The collector output of the switching transistor 43 of the addressing circuit 40 and the collector output of the transistor 74 of the time constant circuit 73 that detects the rise of the power supply voltage are supplied to the monostable multivibrator 75. The output of the multi-by-break 75 is supplied to a NAND circuit 72, and the output of the NAND circuit 12 is supplied to this channel selection code generation counter 70 through an inverter 76. The 14-bit channel selection codes C1 to C14 thus generated are supplied to the channel selection code generation counter 70, and are used as output codes B1 to B14 of the counter 70 as they are.
また、トランジスタ43のコレクタ出力およびトランジ
スタT4のコレクタ出力がナンド回路77に供給され、
ナンド回路17の出力の立上りにより単安定マルチバイ
ブレータ78がトリガされその出力に例えば10m5e
cのパルス幅の正のパルスM1が発生し、さらにインバ
ータ79を介されることによって負の禁止パルスPGが
発生し、この負の禁止パルスPGが発生している間後述
のAFT動作が停止される。Further, the collector output of the transistor 43 and the collector output of the transistor T4 are supplied to the NAND circuit 77,
The monostable multivibrator 78 is triggered by the rise of the output of the NAND circuit 17, and its output is set to 10m5e, for example.
A positive pulse M1 having a pulse width of c is generated, and is further passed through the inverter 79 to generate a negative prohibition pulse PG, and while this negative prohibition pulse PG is generated, the AFT operation described later is stopped. .
80はプログラム時に上述の掃引パルスを発生させるた
めの掃引パルス発生回路で、この例は上昇掃引と下降掃
引のいずれかを選択しうるとともにそれぞれについて低
速掃引と高速掃引のいずれかを選びうるようにされた場
合で、低速上昇掃引スイッチ81FU、低速下降掃引ス
イッチ81FD、高速上昇掃引スイッチ81CU、及び
高速下降掃引スイッチ81CDが設けられ、それぞれの
スイッチからはこれをオンにしたときに「0」なる信号
が得られるようにされ、このスイッチ81FU。80 is a sweep pulse generation circuit for generating the above-mentioned sweep pulses during programming; in this example, either an upward sweep or a downward sweep can be selected, and for each, either a low-speed sweep or a high-speed sweep can be selected. In this case, a low speed up sweep switch 81FU, a low speed down sweep switch 81FD, a high speed up sweep switch 81CU, and a high speed down sweep switch 81CD are provided, and each switch outputs a signal that becomes "0" when turned on. is obtained, and this switch 81FU.
81FD、81CU及び81CDよりの信号がインバー
タ811,812,861,862を通じてナンド回路
821,822,871,872にそれぞれ供給され、
一方タイミングカウンタ20よりの周期がT=4.09
6m5ecのパルスA14が高速掃引パルスとしてナン
ド回路871,872に供給され、またパルスA14が
分周器86に供給されて例えば1/64に分周されてこ
の分周された周期が262.144m5ecのパルスが
低速掃引パルスとしてナンド回路821,822に供給
される。Signals from 81FD, 81CU and 81CD are supplied to NAND circuits 821, 822, 871 and 872 through inverters 811, 812, 861 and 862, respectively.
On the other hand, the period from the timing counter 20 is T=4.09
Pulse A14 of 6 m5ec is supplied as a high-speed sweep pulse to NAND circuits 871 and 872, and pulse A14 is also supplied to frequency divider 86 and divided by, for example, 1/64, so that the divided period is 262.144 m5ec. The pulses are supplied to NAND circuits 821 and 822 as slow sweep pulses.
本例では、選局コード発生用カウンター0にAFT用の
補正パルスを与える構成としており、このため分周器8
6の出力がナンド回路881゜882にも供給され、ナ
ンド回路881,882にそれぞれインバータ84,8
5を介して後述のAFT回路130にて形成された判別
出力EUEDが供給される。In this example, the configuration is such that a correction pulse for AFT is given to the channel selection code generation counter 0, and therefore the frequency divider 8
The output of 6 is also supplied to NAND circuits 881 and 882, and the NAND circuits 881 and 882 are connected to inverters 84 and 882, respectively.
A determination output EUED formed by an AFT circuit 130, which will be described later, is supplied through the AFT circuit 5.
さらに掃引スイッチ81FU。81FU、81CU、8
1CDの出力がナンド回路82に供給され、その出力が
インバータ83で反転された信号がナンド回路881,
882に供給される。Furthermore, sweep switch 81FU. 81FU, 81CU, 8
The output of 1CD is supplied to the NAND circuit 82, and the signal obtained by inverting the output by the inverter 83 is sent to the NAND circuit 881,
882.
このナンド回路88L882の出力がナンド回路821
,822の出力と共に、ナンド回路831,832に供
給され、ナンド回路831.832の出力がインバータ
891゜892を介してナンド回路871,872の出
力と共に、ナンド回路841,842に供給され、ナン
ド回路841,842の出力がナンド回路851.85
2に供給される。The output of this NAND circuit 88L882 is the NAND circuit 821
, 822 are supplied to NAND circuits 831 and 832, and the outputs of NAND circuits 831 and 832 are supplied to NAND circuits 841 and 842 together with the outputs of NAND circuits 871 and 872 via inverters 891 and 892. The outputs of 841 and 842 are NAND circuits 851.85
2.
ナンド回路851゜852には、前述のようにチャンネ
ル切換および電源投入時に発生する禁止パルスPGが供
給される。The NAND circuits 851 and 852 are supplied with the inhibit pulse PG generated when switching channels and turning on the power, as described above.
ナンド回路851,852の出力には上昇掃引パルスお
よび下降掃引パルスが得られ、これらが選局コード発生
用カウンタ70に供給されて、カウンタ70が加算方向
あるいは減算方向に歩進される。An upward sweep pulse and a downward sweep pulse are obtained from the outputs of the NAND circuits 851 and 852, and these pulses are supplied to the channel selection code generation counter 70, and the counter 70 is incremented in the addition direction or the subtraction direction.
このカウンタ70が加算方向に歩進すれば、順次受信周
波数は高くなり、減算方向に歩進すれば、順次受信周波
数は低くなる。If the counter 70 steps in the direction of addition, the receiving frequency becomes higher, and if it steps in the direction of subtraction, the receiving frequency becomes lower.
さらに、上昇掃引パルスおよび下降掃引パルスがオフ回
路87に供給され、オア回路87の出力PUDが後述の
メモリー書換え回路140のナンド回路146に供給さ
れる。Further, the upward sweep pulse and the downward sweep pulse are supplied to the OFF circuit 87, and the output PUD of the OR circuit 87 is supplied to the NAND circuit 146 of the memory rewriting circuit 140, which will be described later.
90はパルス幅変調回路で、例えば第2図に示すように
、フリップフロップ回路91と、14個のイクスクルー
シブオア回路901〜914と、オア回路92とを有し
ており、タイミングカウンタ20よりの周期がT=4.
096m5ecのパ泣A14がフリップフロップ回路9
1のセット側に供給されてパルスA14の立下りでフリ
ップフロップ回路91がセット状態になってその出力パ
ルスPwが「1」となり、一方、イクスクルーシブオア
回路901〜914にはタイミングカウンタ20よりの
循環コードA1〜A14と選局コード発生用カウンタ7
0よりの選局コードB1〜Bl4のそれぞれ同一のビッ
ト同士が供給され、これらイクスクルーシブオア回路9
01〜914の出力がオア回路92に供給され、このオ
ア回路92の出力Poがフリップフロップ回路91のリ
セッに供給されてこれが「1」から「0」に立下るとこ
ろでフリップフロップ回路91がリセット状態になって
その出力パルスPwが「0」となる。Reference numeral 90 denotes a pulse width modulation circuit, for example, as shown in FIG. The period of T=4.
096m5ec's A14 is flip-flop circuit 9
1 is supplied to the set side of pulse A14, and the flip-flop circuit 91 enters the set state at the falling edge of pulse A14, and its output pulse Pw becomes "1". Circulating codes A1 to A14 and channel selection code generation counter 7
The same bits of each of the channel selection codes B1 to Bl4 starting from 0 are supplied, and these exclusive OR circuits 9
The outputs of 01 to 914 are supplied to the OR circuit 92, and the output Po of this OR circuit 92 is supplied to the reset of the flip-flop circuit 91, and when this falls from "1" to "0", the flip-flop circuit 91 is in the reset state. Then, the output pulse Pw becomes "0".
従って、第3図から明らかなように、循環コードA1〜
A)4が(11111111111111)の状態より
(00000000000000)の状態に戻る時点で
出力パルスPwは「1」となり、循環コードA1〜A1
4が選局コードB1〜B14に一致しないところではイ
クスクルーシブオア回路901〜914のいずれかの出
力は「1」で従ってオア回路92の出力POは「1」で
あり、循環コードA1〜A14がその一巡周期T内で選
局コードB1〜B14に一致するところではイクスクル
ーシブオア回路901〜914の出力がすべて「0」に
なり従ってオア回路92の出力POが「0」となって出
力パルスPwは「0」となり、出力パルスPwは、循環
コードA1〜A14が、
(11111111111111)の状態より(000
00000000000)の状態に戻る時点から選局コ
ードB1〜B14に一致するまでの間「1」の状態とな
り、選局コードB1〜B14が変わればこの出力パルス
Pwのパルス幅が変わるようになる。Therefore, as is clear from FIG. 3, the circular codes A1 to
A) When 4 returns from the state (11111111111111) to the state (00000000000000), the output pulse Pw becomes "1" and the cyclic code A1 to A1
4 does not match the channel selection codes B1 to B14, the output of one of the exclusive OR circuits 901 to 914 is "1", and therefore the output PO of the OR circuit 92 is "1", and the circulating codes A1 to A14 matches the channel selection codes B1 to B14 within the cycle period T, the outputs of the exclusive OR circuits 901 to 914 all become "0", and therefore the output PO of the OR circuit 92 becomes "0" and is output. Pulse Pw becomes "0", and output pulse Pw becomes (000
00000000000) until it matches the tuning codes B1 to B14, and the pulse width of the output pulse Pw changes when the tuning codes B1 to B14 change.
100はこのパルス幅変調回路90の出力パルスPwを
平滑してその平均値の直流電圧を取出すローパスフィル
タである。Reference numeral 100 denotes a low-pass filter that smoothes the output pulse Pw of the pulse width modulation circuit 90 and extracts the average value of the DC voltage.
110は電子同調チューナで、VHFチューナとUHF
チューナとを有しており、それぞれの同調素子として電
圧制御型の可変リアクタンス素子例えば可変容量ダイオ
ードが用いられ、しかもVHFチューナについては同調
コイルがローチャンネル用とハイチャンネル用に切り換
えられるようになされている。110 is an electronically tuned tuner, which supports VHF tuner and UHF tuner.
A voltage-controlled variable reactance element such as a variable capacitance diode is used as each tuning element, and in the case of a VHF tuner, the tuning coil can be switched between a low channel and a high channel. There is.
そしてチャンネルメモリー30よりのバンド指示信号に
よりVHFチューナとUHFチューナの切換え及びVH
Fチューナのロールチャンネルないしハイチャンネルの
切換えがなされ、その同調素子にローパスフィルタ10
0よりの直流電圧が選局電圧として供給され、この選局
電圧により受信周波数が決まる。Then, according to the band instruction signal from the channel memory 30, switching between the VHF tuner and the UHF tuner and VH
The F tuner is switched between a roll channel and a high channel, and a low pass filter 10 is installed in its tuning element.
A DC voltage from 0 is supplied as a tuning voltage, and the reception frequency is determined by this tuning voltage.
120は映像中間周波増幅回路を示し1図示せずもその
出力には通常のカラーテレビ受像機と同様に映像検波回
路などが接続されている。Reference numeral 120 denotes a video intermediate frequency amplification circuit, and although not shown in the figure, the output thereof is connected to a video detection circuit, etc., as in a normal color television receiver.
また、130はAFT回路である。Further, 130 is an AFT circuit.
このAFT回路130は中間周波増幅回路120より取
り出した映像搬送波を周波数弁別してAFT電圧を得、
さらにAFT電圧から判別出力EUEDを形成する構成
とされたものである。This AFT circuit 130 performs frequency discrimination on the image carrier wave taken out from the intermediate frequency amplification circuit 120 to obtain an AFT voltage.
Furthermore, the configuration is such that a discrimination output EUED is formed from the AFT voltage.
第4図はAFT回路130の一部の接続図で、131は
周波数弁別回路からAFT電圧VTの供給される入力端
子を示し、132Uおよび132Dはそれぞれ判別出力
EUおよびEDの出力端子である。FIG. 4 is a connection diagram of a part of the AFT circuit 130, where 131 indicates an input terminal to which the AFT voltage VT is supplied from the frequency discrimination circuit, and 132U and 132D are output terminals of discrimination outputs EU and ED, respectively.
AFT電圧vTは、第5図Aに示すように、映像中間周
波数f0で所定電圧V0となり、これより周波数が高い
か低い場合には、V0を中心としてS形の曲線を描くよ
うに変化する電圧である。As shown in FIG. 5A, the AFT voltage vT becomes a predetermined voltage V0 at the video intermediate frequency f0, and when the frequency is higher or lower than this, the voltage changes in an S-shaped curve centered around V0. It is.
また、トランジスタ133Aおよび133Bにより差動
増幅器が構成され、トランジスタ134Aおよび134
Bにより差動増幅器が構成され、これら差動増幅器の一
方のトランジスタ133A。Further, a differential amplifier is configured by transistors 133A and 133B, and transistors 134A and 134
B constitutes a differential amplifier, and one transistor 133A of these differential amplifiers.
134Aのベースに夫々基準電圧V1およびV2(但し
、Vl>V0>V2)が与えられ、他方のトランジスタ
133B、134BのベースにAFT電圧VTが供給さ
れる。Reference voltages V1 and V2 (where Vl>V0>V2) are applied to the bases of the transistors 134A, respectively, and an AFT voltage VT is applied to the bases of the other transistors 133B and 134B.
そして、トランジスタ133Bのコレクタ出力がトラン
ジスタ1350ベースに供給され、そのコレクタ出力が
トランジスタ136のベースに供給され、そのコレクタ
出力すなわち判別出力EUがダイオードを介して出力端
子132Uに導かれる。The collector output of transistor 133B is supplied to the base of transistor 1350, the collector output is supplied to the base of transistor 136, and the collector output, that is, the discrimination output EU, is guided to output terminal 132U via a diode.
また、トランジスタ134Bのコレクタ出力がトランジ
スタ1370ベースに供給され、そのコレクタ出力すな
わち判別出力EDがダイオードを介して出力端子132
Dに導かれる。Further, the collector output of the transistor 134B is supplied to the base of the transistor 1370, and the collector output, that is, the discrimination output ED is connected to the output terminal 132 via a diode.
Guided by D.
今、第5図に示すように映像搬送波の周波数が(fo−
Δf)より低く、基準電圧V1及びV2よりAFT電圧
VTが大きい範囲では、トランジスタ133Aはオフで
トランジスタ133Bがオンし、従ってトランジスタ1
35がオフし、トランジスタ136がオンし、判別出力
EUは第5図Bに示すように「0」であり、一方トラン
ジスタ134Bがオンし、トランジスタ137がオフで
あるから、判別出力EDは第5図Cに示すように「1」
である。Now, as shown in Figure 5, the frequency of the video carrier wave is (fo-
Δf) and the AFT voltage VT is greater than the reference voltages V1 and V2, transistor 133A is off and transistor 133B is on, so that transistor 1
35 is turned off and the transistor 136 is turned on, and the discrimination output EU is "0" as shown in FIG. “1” as shown in Figure C
It is.
そして、映像搬送波の周波数が(fo−Δf)と(f0
+Δf)の間すなわち正規の同調点にあれば、トランジ
スタ133Bがオフし、トランジスタ136がオフする
から、判別出力EUが「1」となる。Then, the frequency of the video carrier wave is (fo−Δf) and (f0
+Δf), that is, at the normal tuning point, the transistor 133B is turned off and the transistor 136 is turned off, so the discrimination output EU becomes "1".
このとき、判別出力EDは「1」のままである。At this time, the discrimination output ED remains "1".
カラーテレビ電波を受信する場合、Δfが50(KHz
)程度になるように基準電圧v1及びV2が選定される
。When receiving color TV radio waves, Δf is 50 (KHz
) The reference voltages v1 and V2 are selected so that the voltages are approximately equal to .
さらに、(f0十Δf)より周波数が高くなり、AFT
電圧VTがV2より小さくなると、判別出力EUは「1
」のままであるが、トランジスタ134A、134Bの
オン・オフ状態が反転し、トランジスタ134Bがオフ
し、トランジスタ137がオンとなるから、判別出力E
Dは「0」となる。Furthermore, the frequency becomes higher than (f0 + Δf), and AFT
When the voltage VT becomes smaller than V2, the discrimination output EU becomes “1”.
'', but the on/off states of transistors 134A and 134B are reversed, transistor 134B is turned off, and transistor 137 is turned on, so that the discrimination output E
D becomes "0".
かかる判別出力EUが「0」のときは、局部発振周波数
を上昇させて正規の同調点に持ち来たし、判別出力ED
が「0」のときには、逆に局部発振局波数を下降させて
正規の同調点に持ち来たすようになす。When the discrimination output EU is "0", the local oscillation frequency is increased to the normal tuning point, and the discrimination output ED is
When is "0", on the contrary, the local oscillation local wave number is lowered to bring it to the normal tuning point.
また正規の同調点では判別出力EUEDは共に「1」と
なりこのときは何等の補正も行なわない。Further, at the normal tuning point, the discrimination outputs EUED are both "1", and no correction is performed at this time.
このために、前述の選局コード発生用カウンタ70に判
別出力EUEDにより選択された補正パルス(分局器8
6の出力)を供給するようになす。For this purpose, a correction pulse (channel splitter 8
6 output).
判別出力EUが「0」ならば、ナンド回路881,83
1,841,851およびインバータ891を介して上
昇方向の補正パルスがカウンタ10に与えられ、判別出
力EDが「0」ならば、ナンド回路882,832゜8
42.852およびインバータ892を介して下降方向
の補正パルスがカウンタ70に与えられる。If the discrimination output EU is "0", the NAND circuits 881, 83
1,841,851 and the inverter 891, and if the discrimination output ED is "0", the NAND circuits 882, 832°8
A downward correction pulse is applied to the counter 70 via 42.852 and an inverter 892.
なお、ナンド回路881,882によって掃引スイッチ
81FU、81FD、81CU。Note that sweep switches 81FU, 81FD, and 81CU are operated by NAND circuits 881 and 882.
81CDの何れかが押されているときには、判別出力E
UあるいはEDが「0」となっても補正パルスは発生し
ないようにスイッチ操作優先とされている。When any of 81CD is pressed, the discrimination output E
Priority is given to switch operation so that no correction pulse is generated even if U or ED becomes "0".
140は本発明の特徴とするところのメモリー書換え回
路である。140 is a memory rewriting circuit which is a feature of the present invention.
メモリー書換え回路140は単安定マルチバイブレータ
141,142と、カウンタ143と、デコーダ144
と、フリップフロップ回路145と、ナンド回路146
,147と、インバータ148とから構成されている。The memory rewriting circuit 140 includes monostable multivibrators 141 and 142, a counter 143, and a decoder 144.
, a flip-flop circuit 145, and a NAND circuit 146
, 147, and an inverter 148.
単安定マルチバイブレーク141は単安定マルチバイブ
レーク78の出力M1によりトリガーされ、単安定マル
チバイブレータ141の出力M2によってカウンタ14
3がリセットされると共に、単安定マルチバイブレータ
142がトリガーされる。The monostable multivibrator 141 is triggered by the output M1 of the monostable multivibrator 78, and the counter 14 is triggered by the output M2 of the monostable multivibrator 141.
3 is reset and the monostable multivibrator 142 is triggered.
カウンタ143にはナンド回路146を通じて選局コー
ド発生用カウンタ70に与えられる掃引パルスPUDが
供給され、これが計数される。The counter 143 is supplied with the sweep pulse PUD applied to the channel selection code generation counter 70 through the NAND circuit 146, and is counted.
この場合、単安定マルチバイブレータ141の出力M2
及び信号PAがインバータ148を介された信号が、ナ
ンド回路146に供給されて、選局時で且つ禁止パルス
PGが消失してから、カウンタ143に掃引パルスPU
Dが供給されるようになされている。In this case, the output M2 of the monostable multivibrator 141
A signal obtained by passing the signal PA through the inverter 148 is supplied to the NAND circuit 146, and at the time of channel selection and after the prohibition pulse PG disappears, the counter 143 receives the sweep pulse PU.
D is supplied.
そして、デコーダ144のn番目の出力線Lnに生じる
出力によってフリップフロップ回路145がセットされ
、単安定マルチバイブレータ142の出力M3によって
フリップフロップ回路145がリセットされ、フリップ
フロップ回路145の出力M4と単安定マルチバイブレ
ーク142の出力M3がナンド回路147に供給され、
その出力に書換え指令PMが得られる。Then, the flip-flop circuit 145 is set by the output generated on the n-th output line Ln of the decoder 144, the flip-flop circuit 145 is reset by the output M3 of the monostable multivibrator 142, and the output M4 of the flip-flop circuit 145 and the monostable The output M3 of the multi-by-break 142 is supplied to the NAND circuit 147,
A rewrite command PM is obtained as the output.
この書換え指令PMがチャンネルメモリー制御回路60
に供給されると、指令信号形成回路65が動作して、メ
モリー30にカウンタ70のそのときの内容が書き込ま
れるのである。This rewriting command PM is sent to the channel memory control circuit 60.
, the command signal forming circuit 65 operates and the current contents of the counter 70 are written into the memory 30.
上述の装置で、プログラムを行うには、選局コード発生
用カウンタ70をリセットした状態で、モード切換スイ
ッチ61を接点a側に切換え、関東地方のチャンネル割
当であれば、まず11チヤンネル」に対応させるべきア
ドレス指定用スイッチS1をオンさせる。To program with the above device, reset the channel selection code generation counter 70, then switch the mode selector switch 61 to the contact a side, and if the channel allocation is in the Kanto region, first correspond to channel 11. The switch S1 for specifying the address to be set is turned on.
スイッチS1をオンさせると、アドレス指定回路40に
おいてトランジスタ43がオンとなってそのコレクタ出
力が「0」、従ってインバータ44の出力が「1」とな
って、タイミングカウンタ20よりのパルスA9の1個
ごとにナンド回路45の出力が「0」となってアドレス
カウンタ41が歩進する。When the switch S1 is turned on, the transistor 43 in the addressing circuit 40 is turned on, and its collector output becomes "0". Therefore, the output of the inverter 44 becomes "1", and one pulse A9 from the timing counter 20 is output. Each time, the output of the NAND circuit 45 becomes "0" and the address counter 41 increments.
そしてこのアドレスカウンタ41よりの4ビツトのコー
ドはデコーダ42で変換され、スイッチS1に応じて定
められたコードになるときデコーダ42の出力線L1に
得られる出力が「0」になり、これによりトランジスタ
43はオフとなってナンド回路45の出力は「1」を保
持するようになりカウンタ41の歩進が停止し、これよ
りスイッチS1に応じたコードのアドレス指定信号がチ
ャンネルメモリー30に供給されてスイッチS1に対応
したアドレスが指定される。The 4-bit code from the address counter 41 is converted by the decoder 42, and when the code determined according to the switch S1 is reached, the output obtained on the output line L1 of the decoder 42 becomes "0", which causes the transistor 43 is turned off, the output of the NAND circuit 45 comes to hold "1", and the counter 41 stops advancing. From this, an addressing signal of the code corresponding to the switch S1 is supplied to the channel memory 30. An address corresponding to switch S1 is designated.
次に1チヤンネルが属するVHFのローチャンネル用ス
イッチSLをオンさせる。Next, the VHF low channel switch SL to which channel 1 belongs is turned on.
スイッチSLをオンさせると、バンド指示信号形成回路
50においてインバータ51Lの出力が「1」となり、
モード切換スイッチ61の出力PAが「1」であるから
ナンド回路52Lの出力が「0」となって、これがバン
ド指示信号としてメモリー53よりチャンネルメモリー
30を通じてチューナ110に供給され、チューナ11
0においてVHFチューナのローチャンネルにバンド切
換えがなされる。When switch SL is turned on, the output of inverter 51L becomes "1" in band instruction signal forming circuit 50,
Since the output PA of the mode changeover switch 61 is "1", the output of the NAND circuit 52L is "0", and this is supplied as a band instruction signal from the memory 53 to the tuner 110 via the channel memory 30, and the tuner 11
At 0, band switching is performed to the low channel of the VHF tuner.
次いで、掃引パルス発生回路80の例えば高速上昇掃引
スイッチ81CUを押してオンさせる。Next, for example, the high-speed up sweep switch 81CU of the sweep pulse generation circuit 80 is pressed to turn it on.
スイッチ81CUをオンさせると、インバータ861の
出力が「1」となり、周期がT=4.096m5ecの
パルスA14がナンド回路871,841,851を介
して高速上昇掃引パルスとして選局コード発生用カウン
タ70でカウントされ、カウンタ70よりの選局コード
B1〜B14が第3図に示すように
(00000000000000)の状態より出発して
タイミングカウンタ20よりの循環コードA1〜A14
の一巡周期T=4.096m5ecごとに順次上昇方向
に変化する。When the switch 81CU is turned on, the output of the inverter 861 becomes "1", and the pulse A14 with a period of T=4.096 m5ec is sent to the channel selection code generation counter 70 as a high-speed rising sweep pulse via the NAND circuits 871, 841, 851. The tuning codes B1 to B14 from the counter 70 start from the state (00000000000000) as shown in FIG.
It changes sequentially in the upward direction every cycle period T=4.096 m5ec.
従って、循環コードA1〜A14がパルスA1のパルス
幅であるτ=0.25μsecの時間毎に変化すること
から、同図に示すようにパルス幅変調回路90の出力パ
ルスPwのパルス幅が零から出発して一巡周期Tごとに
τづつ増加し、これに伴ってローパスフィルタ100か
らの選局電圧が周期Tごとに例えば約2mVづつ上昇し
、チューナ110における受信周波数が漸次上昇する。Therefore, since the circulation codes A1 to A14 change every time τ = 0.25 μsec, which is the pulse width of the pulse A1, the pulse width of the output pulse Pw of the pulse width modulation circuit 90 changes from zero as shown in the figure. Starting from the beginning, the tuning voltage increases by τ every cycle T, and accordingly, the tuning voltage from the low-pass filter 100 increases by, for example, about 2 mV every cycle T, and the reception frequency at the tuner 110 gradually increases.
そして例えば画面をみながら1チヤンネルを受信する状
態になったら高速上昇掃引スイッチ81CUより手を離
してこれをオフさせる。For example, when the user is looking at the screen and is ready to receive channel 1, he or she releases the high-speed upward sweep switch 81CU to turn it off.
スイッチ81CUがオフすると、カウンタ70への高速
上昇掃引パルスの供給が断たれてカウンタ70の歩進は
停止し、これよりの選局コードB1〜B14は、チュー
ナ110に1チヤンネルを受信するような選局電圧が供
給される状態で停止する。When the switch 81CU is turned off, the supply of high-speed upward sweep pulses to the counter 70 is cut off, and the counter 70 stops advancing.Then, the tuning codes B1 to B14 are set such that the tuner 110 receives one channel. Stops while the tuning voltage is supplied.
そしてその後に書き込み用スイッチ62をオンさせる。Then, the writing switch 62 is turned on.
スイッチ62をオンさせると、チャンネルメモリー制御
回路60においてインバータ64の出力が「1」となり
、モード切換スイッチ61が接点a側に切換えられてい
てその出力PAが「1」であるからナンド回路63の出
力が「0」となり、また、書換え指令pMは「1」であ
るから、ナンド回路66の出力が「0」から「1」とな
り、インバータ67の出力が「1」から「0」となり、
指令信号形成回路65からチャンネルメモリー30にま
ず消去パルスPEが供給されてチャンネルメモリー30
の上述のように1チヤンネルに対応するものとして指定
されたアドレスの内容が消去され、次いで書き込みパル
スPIが供給されてこのアドレスに選局コード発生用カ
ウンタ70よりの1チヤンネルに対応した状態の選局コ
ードB1〜B14及びバンド指示信号形成回路50のメ
モリー53よりのバンド指示信号が書き込まれる。When the switch 62 is turned on, the output of the inverter 64 becomes "1" in the channel memory control circuit 60, and since the mode changeover switch 61 is switched to the contact a side and its output PA is "1", the output of the NAND circuit 63 is turned on. Since the output becomes "0" and the rewrite command pM is "1", the output of the NAND circuit 66 changes from "0" to "1", the output of the inverter 67 changes from "1" to "0",
First, an erase pulse PE is supplied from the command signal forming circuit 65 to the channel memory 30.
As described above, the contents of the address designated as corresponding to channel 1 are erased, and then the write pulse PI is supplied to this address to select the state corresponding to channel 1 from channel selection code generation counter 70. The station codes B1 to B14 and the band instruction signal from the memory 53 of the band instruction signal forming circuit 50 are written.
次いで「3チヤンネル」の書き込みを行うときも同様で
、モード切換スイッチ61を接点a側に切換えた状態で
、まず3チヤンネルに対応させるべきアドレス指定用ス
イッチS2をオンさせ、次にローチャンネル用スイッチ
SLをオンさせ、次いで例えば高速上昇掃引スイッチ8
1CUをオンさせ、3チヤンネルを受信する状態になっ
たらスイッチ81CUをオフさせ、その後書き込み用ス
イッチ62をオンさせればよく、この場合、スイッチ8
1CUをオンさせたときは、選局コード発生用カウンタ
70は前の1チヤンネルに対応した選局コードを発生し
た状態から出発して次の3チヤンネルに対応した選局コ
ードを発生する状態に至るようになる。Next, when writing "3 channels", the same thing is done. With the mode changeover switch 61 switched to the contact a side, first turn on the address designation switch S2 that should correspond to 3 channels, and then turn on the low channel switch. Turn on SL and then e.g. fast up sweep switch 8
1CU is turned on, and when it is ready to receive 3 channels, the switch 81CU is turned off, and then the writing switch 62 is turned on. In this case, the switch 81CU is turned on.
When 1CU is turned on, the tuning code generation counter 70 starts from the state where it generates the tuning code corresponding to the previous one channel, and reaches the state where it generates the tuning code corresponding to the next three channels. It becomes like this.
このようにしてチャンネルメモリー30の各アドレスに
各チャンネルに対応した選局コード及びバンド指示信号
を順次書き込むことができる。In this way, the channel selection code and band instruction signal corresponding to each channel can be sequentially written into each address of the channel memory 30.
高速上昇掃引スイッチ81CUをオンさせる代わりに低
速上昇掃引スイッチ81FUをオンさせるときは、選局
コード発生用カウンタ70が高速上昇掃引パルスの64
倍の周期の低速上昇掃引パルスにて駆動され、これより
の選局コードB1〜B14は64T=262.144m
5ecごとに順次変化し、従ってパルス幅変調回路90
の出力パルスPwのパルス幅は64Tごとにτづつ増加
し、ローパスフィルタ100からの選局電圧が64Tご
とに約2mVづつ上昇し、受信周波数の変化に要する時
間は上述の場合の64倍になる。When turning on the low-speed ascending sweep switch 81FU instead of turning on the high-speed ascending sweep switch 81CU, the channel selection code generation counter 70 selects the high-speed ascending sweep pulse 64.
Driven by a slow rising sweep pulse with twice the cycle, the tuning codes B1 to B14 from this are 64T = 262.144m
The pulse width modulation circuit 90 changes sequentially every 5ec.
The pulse width of the output pulse Pw increases by τ every 64T, the tuning voltage from the low-pass filter 100 increases by about 2 mV every 64T, and the time required to change the receiving frequency is 64 times that of the above case. .
高速下降掃引スイッチ81CDあるいは低速下降掃引ス
イッチ81FDをオンさせるときは、選局コード発生用
カウンタ70よりの選局コードB1〜B14が逆に下降
方向に順次変化するもので、このようにスイッチ81F
U、81FD、81CU及び81CDを適宜操作するこ
とにより、各チャンネルを最も良好な状態で受信するよ
うな選局コードを書き込むことができる。When turning on the high-speed downward sweep switch 81CD or the low-speed downward sweep switch 81FD, the channel selection codes B1 to B14 from the channel selection code generation counter 70 sequentially change in the downward direction.
By appropriately operating the U, 81FD, 81CU, and 81CD, it is possible to write a channel selection code that will receive each channel in the best condition.
本発明の一実施例では、かかるプログラム時でもAFT
が働くようにしており、従って掃引スイッチ81FU、
81FD、81CU、81CDのいずれかをオンするこ
とによってAFTルーズの引込み範囲内まで持ち来たせ
ば、掃引スイッチをオフにしても正規の同調点に自動的
に引き込まれることになる。In one embodiment of the present invention, even during such programming, the AFT
is working, therefore the sweep switch 81FU,
If you bring it within the AFT loose pull-in range by turning on any one of 81FD, 81CU, and 81CD, it will automatically be pulled into the normal tuning point even if you turn off the sweep switch.
このプログラム時のAFTは必ずしも必要ではなく、掃
引スイッチの操作によって正規の同調点とすることは可
能である。AFT is not necessarily required at the time of programming, and it is possible to set the normal tuning point by operating the sweep switch.
また、掃引スイッチをオンさせている間は、ナンド回路
881.882を通じてAFT用の補正パルスはカウン
タ70に供給されることが禁止されている。Further, while the sweep switch is turned on, the correction pulse for AFT is prohibited from being supplied to the counter 70 through the NAND circuits 881 and 882.
このようにプログラム操作が終ったらモード切換スイッ
チ61を接点す側に切換えておく。After completing the program operation in this way, the mode changeover switch 61 is switched to the contact side.
そして選局を行うには、電源を投入した状態でスイッチ
S1〜S16のうちの選択するチャンネルに対応するも
のをオンさせればよい。To select a channel, one of the switches S1 to S16 corresponding to the channel to be selected may be turned on while the power is turned on.
電源が投入されるとモード切換スイッチ61が接点す側
に切換えられているからこれよりの信号PAは「0」で
、一方スイッチ62がオフでインバータ64の出力も「
0」であるからナンド回路63の出力は「1」となり、
書換え指令PMが「1」であるから、ナンド回路66の
出力は「0」、従ってインバータ67の出力が「1」と
なり、指令信号形成回路65からチャンネルメモリー3
0に読み出しパルスPRが供給される。When the power is turned on, the mode selector switch 61 is switched to the contact side, so the signal PA from this is "0", while the switch 62 is off and the output of the inverter 64 is also "0".
Since it is "0", the output of the NAND circuit 63 is "1",
Since the rewriting command PM is "1", the output of the NAND circuit 66 is "0", and therefore the output of the inverter 67 is "1", and the command signal forming circuit 65 outputs the signal from the channel memory 3.
0 is supplied with a read pulse PR.
電源が投入されたときは例えばアドレス指定回路40の
アドレスカウンタ41はリセットされてこれよりのコー
ドは1チヤンネルに対応したアドレスを指定する状態に
なるもので、従ってチャンネルメモリー30の1チヤン
ネルに対応したアドレスから1チヤンネルに対応した選
局コード及びVHFのローチャンネルであることを示す
バンド指示信号が読み出され、バンド指示信号がチュー
ナ110に供給されてバンド切換えがなされ、一方時定
数回路73において電源投入の瞬間にはトランジスタ7
4がオンとなってそのコレクタ出力が「0」となるがこ
れより例えば50m5ec経た時点になるとトランジス
タ74がオフとなってそのコレクタ出力が「1」に立上
り、この立上りにより単安定マルチバイブレータ75が
トリガーされてその出力が一定時間「1」となり、この
場合モード切換スイッチ61よりの信号PAが「0」で
インバータ71の出力が「1」であるからこの一定時間
ナンド回路72の出力が「0」、従ってインバータ76
の出力が「1」となり、この一定時間幅のパルスPBに
よりチャンネルメモリー30より読み出された1チヤン
ネルに対応した選局コードC1〜C14が選局コード発
生用カウンタ70に供給されてこれがそのままカウンタ
10の出力コードB1〜B14となる。When the power is turned on, for example, the address counter 41 of the address designation circuit 40 is reset, and the code from this point on specifies an address corresponding to one channel, and therefore corresponds to one channel of the channel memory 30. A channel selection code corresponding to one channel and a band instruction signal indicating that it is a low channel of VHF are read from the address, and the band instruction signal is supplied to the tuner 110 to perform band switching. At the moment of input, transistor 7
4 is turned on and its collector output becomes "0", but after, for example, 50 m5ec has elapsed, the transistor 74 is turned off and its collector output rises to "1", and this rise causes the monostable multivibrator 75 to rise. When triggered, the output becomes "1" for a certain period of time. In this case, the signal PA from the mode changeover switch 61 is "0" and the output of the inverter 71 is "1", so the output of the NAND circuit 72 is "0" for this certain period of time. ”, therefore the inverter 76
output becomes "1", and the channel selection codes C1 to C14 corresponding to one channel read out from the channel memory 30 by this constant time width pulse PB are supplied to the channel selection code generation counter 70, and these are sent to the counter as they are. There are 10 output codes B1 to B14.
そして例えば3チヤンネルを受信すべくスイッチS2を
オンさせると、プログラム時と同様の動作により、3チ
ヤンネルに対応したアドレスを指定するアドレス指定信
号がアドレスカウンタ41からチャンネルメモリー30
に供給されてメモリー30の3チヤンネルに対応したア
ドレスから3チヤンネルに対応した選局コード及びVH
Fのローチャンネルであることを示すバンド指示信号が
読み出され、バンド指示信号はチューナ110に供給さ
れてバンド切換えがなされる。For example, when the switch S2 is turned on to receive 3 channels, an address designation signal designating an address corresponding to the 3 channels is sent from the address counter 41 to the channel memory 30 by the same operation as during programming.
The channel selection code and VH corresponding to the 3 channels are supplied to the memory 30 from the addresses corresponding to the 3 channels.
A band instruction signal indicating that the F channel is the low channel is read out, and the band instruction signal is supplied to the tuner 110 to perform band switching.
そしてこのようにアドレスカウンタ41から3チヤンネ
ルに対応したアドレスを指定するアドレス指定信号が得
られるようになってトランジスタ43がオンからオフに
なりそのコレクタ出力が「0」から「1」に立上るとそ
の立上りにより単安定マルチバイブレータ75がトリガ
ーされて、上述と同様に選局コード発生用カウンタ70
にパルスPBが供給され、チャンネルメモリー30より
読み出された3チヤンネルに対応した選局コードC1〜
C14が選局コード発生用カウンタ70に供給されてこ
れがそのままカウンタ70の出力コードB1〜B14と
なる。Then, when the address designation signal designating the address corresponding to the three channels is obtained from the address counter 41 in this way, the transistor 43 turns from on to off and its collector output rises from "0" to "1". The rising edge triggers the monostable multivibrator 75, which triggers the channel selection code generation counter 70 in the same way as described above.
The pulse PB is supplied to the channel memory 30, and the channel selection codes C1 to 3 corresponding to the three channels are read out from the channel memory 30.
C14 is supplied to the channel selection code generation counter 70, and becomes the output codes B1 to B14 of the counter 70 as is.
従って、パルス幅変調回路90の出力パルスPwのパル
ス幅が3チヤンネルに対応した一定値となり、ローパス
フィルタ100からの選局電圧がこれに対応した一定の
大きさのものとなってチューナ110において3チヤン
ネルが受信される。Therefore, the pulse width of the output pulse Pw of the pulse width modulation circuit 90 becomes a constant value corresponding to the 3 channels, and the tuning voltage from the low-pass filter 100 becomes a constant value corresponding to this, and the tuner 110 outputs the 3 channels. channel is received.
他のチャンネルを受信しようとするときも全く同様であ
る。The same thing applies when trying to receive other channels.
この選局動作において、チャンネルメモリー30より読
み出された選局コードC1〜C14により対応するチャ
ンネルを受信した場合、温度変動などの原因で正規の同
調点からずれていれば、そのずれの方向によりAFT回
路130から判別出力EUあるいはEDが発生し、正規
の同調点となるまで選局コード発生用カウンタ70に移
された選局コードに補正パルスが加算あるいは減算され
る。In this tuning operation, when a channel corresponding to the tuning code C1 to C14 read out from the channel memory 30 is received, if the tuning point deviates from the normal tuning point due to temperature fluctuations, etc., the direction of the deviation A discrimination output EU or ED is generated from the AFT circuit 130, and a correction pulse is added or subtracted from the channel selection code transferred to the channel selection code generation counter 70 until a normal tuning point is reached.
そして、選局時にチャンネルを切換えるためにスイッチ
S1〜S16の何れかをオンしたときのトランジスタ4
3のコレクタ出力の立下りで、単安定マルチバイブレー
タ78がトリガーされ、例えば10m5ecの禁止パル
スPGが発生するから、スイッチ81〜S16をオンに
してから、10m5ecの間ナンド回路851および8
52の出力にパルスが現れず、この間は上述せるAFT
動作は一時的に停止される。Then, the transistor 4 when any of the switches S1 to S16 is turned on to switch channels when selecting a channel.
The monostable multivibrator 78 is triggered by the fall of the collector output of No. 3, and a prohibition pulse PG of, for example, 10 m5ec is generated. Therefore, after turning on the switches 81 to S16, the NAND circuits 851 and 8 are activated for 10 m5ec.
No pulse appears at the output of 52, and during this time the AFT described above
Operation is temporarily stopped.
このようにチャンネル切換時にAFT動作を一時的に停
止することにより、所望の正規の同調点以外に引込まれ
たりする不都合を回避することができる。By temporarily stopping the AFT operation at the time of channel switching in this manner, it is possible to avoid the inconvenience of being drawn to a point other than the desired normal tuning point.
つまり、スイッチS1〜S16の操作によって対応する
選局コードC1〜C14をチャンネルメモリー30から
カウンタ70に移し、カウンタ70の出力B1〜B14
によって所定の選局電圧を発生させるのであるが、スイ
ッチS1〜S16を操作してから操作したスイッチに対
応する所定レベルの選局電圧が発生する迄には、必らず
時間遅れが生じ、この間AFT動作を働かせていると、
目的とするチャンネルに引込まれない誤動作が生じるお
それがあるが、AFT動作を一時的に停止することによ
って、このようなおそれを除去できる。That is, by operating the switches S1 to S16, the corresponding channel selection codes C1 to C14 are transferred from the channel memory 30 to the counter 70, and the outputs B1 to B14 of the counter 70 are transferred.
A predetermined tuning voltage is generated by using the switch S1 to S16, but there is always a time delay between when the switches S1 to S16 are operated and when the tuning voltage at the predetermined level corresponding to the operated switch is generated. When AFT operation is activated,
Although there is a risk of a malfunction in which the target channel is not drawn, such a risk can be eliminated by temporarily stopping the AFT operation.
同様の理由で、電源を投入してから、本例では1チヤン
ネルに相当する選局電圧が形成されるまでの間、時定数
回路73の出力により単安定マルチバイブレータ78を
トリガーして禁止パルスPGを発生させるようにしてい
る。For the same reason, the monostable multivibrator 78 is triggered by the output of the time constant circuit 73 during the period from when the power is turned on until the channel selection voltage corresponding to one channel is formed in this example. I am trying to generate this.
第6図Aは、選局時にスイッチS1〜S16の何れかを
オンしたときのトランジスタ43のコレクタ出力が立下
り、ナンド回路77の出力の立上ることを示し、この立
上りで単安定マルチバイブレータ78がトリガーされ、
第6図Bに示すその出力M1が発生し、上述の禁止パル
スPGは第6図Cに示すものとなる。FIG. 6A shows that when any of the switches S1 to S16 is turned on during channel selection, the collector output of the transistor 43 falls and the output of the NAND circuit 77 rises, and at this rise, the monostable multivibrator 78 is triggered,
The output M1 shown in FIG. 6B is generated, and the above-mentioned inhibit pulse PG becomes that shown in FIG. 6C.
そして、スイッチの操作によってアドレスが指定されて
メモリー30から読み出された選局コードC1〜C14
により、電子同調チューナ110の受信周波数が決定さ
れるが、このときに正規の同調点とならなかったとする
と、AFT動作が行なわれ、単安定マルチバイブレータ
141の出力M2が発生している間、AFT用の補正パ
ルスPUD(第6図F)が、ナンド回路146を介して
カウンタ143に供給され、これが計数され、デコーダ
144の出力線が順次「1」となる。Then, the channel selection codes C1 to C14 are read out from the memory 30 by specifying the address by operating the switch.
The reception frequency of the electronic tuning tuner 110 is determined by the following steps. If the received frequency does not reach the regular tuning point at this time, the AFT operation is performed, and while the output M2 of the monostable multivibrator 141 is generated, the AFT operation is performed. The correction pulse PUD (FIG. 6F) is supplied to the counter 143 via the NAND circuit 146, and counted, and the output line of the decoder 144 becomes "1" one after another.
なお、プログラム時において、正規の同調点となるよう
に、選局コードC1〜C14は決定されているが、電子
同調チューナ110の温度ドリフト、経年変化などによ
り、正規の同調点からのずれが生じてしまうのである。Although the tuning codes C1 to C14 are determined at the time of programming to be the regular tuning points, deviations from the regular tuning points may occur due to temperature drift of the electronic tuning tuner 110, changes over time, etc. That's what happens.
そして、この補正パルスPUDがn個カウンタ143に
与えられると、第6図Gに示すようにデコーダ144の
出力線Lnが「1」となり、これによってフリップフロ
ップ回路145がセットされ、単安定マルチバイブレー
タ142の出力M3によって、フリップフロップ回路1
45がリセットされるから、その出力鳩が第6図Hに示
すものとなる。When n correction pulses PUD are applied to the counter 143, the output line Ln of the decoder 144 becomes "1" as shown in FIG. 142 output M3, the flip-flop circuit 1
45 is reset, its output signal will be as shown in FIG. 6H.
この信号M4と信号M3がナンド回路147に供給され
るから、その出力に第6図■に示す書換え指令PMが発
生する。Since the signal M4 and the signal M3 are supplied to the NAND circuit 147, the rewriting command PM shown in FIG. 6 is generated at its output.
この書換え指令PMがチャンネルメモリー制御回路60
のナンド回路66に供給される。This rewriting command PM is sent to the channel memory control circuit 60.
is supplied to a NAND circuit 66.
このことは、プログラム時に書き込みスイッチ62をオ
ンにしたことと実質的に同じである。This is substantially the same as turning on the write switch 62 during programming.
すなわち、書換え指令PMにもとすいて、消去パルスP
0が発生し、チャンネルメモリー30の指定されたアド
レスの内容が消去され、次いで書き込みパルスPIが発
生し、このアドレスに選局コード発生用カウンタ70か
ら選局コードB1〜B14が書き込まれる。That is, in addition to the rewrite command PM, the erase pulse P
0 is generated, the contents of the specified address in the channel memory 30 are erased, and then a write pulse PI is generated, and the channel selection codes B1 to B14 are written from the channel selection code generation counter 70 to this address.
この書き込まれる選局コードB1〜B14は予めプログ
ラムされていた選局コードとは異なったものである。The written channel selection codes B1 to B14 are different from the previously programmed channel selection codes.
つまり、当初の選局コードがAFTによって変更された
結果の選局コードである。In other words, this is the channel selection code obtained by changing the original channel selection code by AFT.
例えば、第6図Fに示すように(n+1)個のAFT用
の補正パルスが発生したとすれば、当初の選局コードが
貯えられているカウンタ70に対して(n+1)個のパ
ルスが加算或いは減算された結果の選局コードが再書き
込みなされるのである。For example, if (n+1) correction pulses for AFT are generated as shown in FIG. 6F, (n+1) pulses are added to the counter 70 where the original channel selection code is stored. Alternatively, the channel selection code resulting from the subtraction is rewritten.
勿論、AFT用の補正パルスの数がn個に達しない場合
には、フリップフロップ145がセットされることはな
く、かかるメモリー30の書換えは行なわれないのであ
る。Of course, if the number of correction pulses for AFT does not reach n, the flip-flop 145 will not be set and the memory 30 will not be rewritten.
以上述べたように、本発明に依れば、電子同調チューナ
に対して簡単且つ確実なAFT動作を実現できる。As described above, according to the present invention, a simple and reliable AFT operation can be realized for an electronically tuned tuner.
すなわち、従来の電子同調チューナでは、バラクタダイ
オードの電圧対容量変化特性が非直線のために、AFT
電圧に基づき補正される周波数の値がチャンネル毎に異
なり、従ってチャンネル毎に補正感度を切換える必要が
あり、構成も複雑であった。In other words, in conventional electronic tuning tuners, the AFT
The frequency value corrected based on the voltage differs from channel to channel, so it is necessary to switch the correction sensitivity for each channel, and the configuration is also complicated.
しかしながら、本発明においては、単に補正の方向のみ
を決定すれば良く、補正の方向さえ定まれば、自動的に
正規の同調点に持ち来たすことができ、AFTを簡単且
つ確実に行ないうるのである。However, in the present invention, it is only necessary to determine the direction of correction, and once the direction of correction is determined, it is possible to automatically bring the tuning point to the normal tuning point, and AFT can be performed easily and reliably. .
また、本発明に依れば、電子同調チューナ110の温度
ドリフト、経年変化などによってAFTの引込み範囲か
ら同調点が外れてしまい、再びプログラムをやり直さな
ければならなくなる問題点を解消することができる。Further, according to the present invention, it is possible to solve the problem that the tuning point deviates from the AFT pull-in range due to temperature drift, aging, etc. of the electronic tuning tuner 110, and the program has to be re-programmed again.
つまり、メモリー30にプログラムした選局コードによ
って対応するチャンネルを受信したときに、正規の同調
点とするためのAFTによる補正量が所定値以上に達し
たことを検出しくこのことは同調点がAFTの引込み範
囲中の片寄った点にあることを示す)この検出によって
自動的に正規の同調点に対応する選局コードをもとの選
局コードに代えてメモリー30に書き込み、次に選局し
たときに、AFTの引込み範囲から外れてしまい、選局
コードをプログラムし直すことが防止されるのである。In other words, when a channel corresponding to the channel selection code programmed in the memory 30 is received, it is detected that the amount of correction by AFT to make the tuning point a regular tuning point has reached a predetermined value or more. By this detection, the tuning code corresponding to the regular tuning point is automatically written into the memory 30 in place of the original tuning code, and the next tuning is performed. Sometimes they fall out of the AFT's pull range and are prevented from reprogramming the tuning code.
これと共に、AFTの引込み範囲中の片寄った点に同調
点があるため、選局操作後に直ちに良好な受信状態とな
らない欠点をも除去することができる。At the same time, since the tuning point is located at a lopsided point in the AFT pull-in range, it is possible to eliminate the drawback that a good reception condition cannot be obtained immediately after the channel selection operation.
なお、上述の本発明の一実施例では、選局コード発生用
カウンタ70に供給される補正パルスPUDを直接計数
して、その数がn個達したときに、書き換えを行なうよ
うにしたが、これ以外にカウンタ70と別個にバッファ
を用意し、このバッファにはチャンネルメモリー30か
ら読み出された選局コードをセットしておき、カウンタ
70の内容とバッファの内容とを比較し、両者の差が所
定値以上になったときに、メモリー30を書き換えるよ
うにすることもできる。In the embodiment of the present invention described above, the correction pulses PUD supplied to the channel selection code generation counter 70 are directly counted, and when the number reaches n, rewriting is performed. In addition to this, a buffer is prepared separately from the counter 70, and a channel selection code read from the channel memory 30 is set in this buffer.The contents of the counter 70 and the contents of the buffer are compared, and the difference between the two is determined. It is also possible to rewrite the memory 30 when the value exceeds a predetermined value.
また、上述の本発明の一実施例においては、選局コード
によりパルス幅変調されたパルス信号を得、これを平滑
してアナログ信号すなわち選局電圧を形成するようにし
たが、DA変換手段としては、これに限らず、スイッチ
ング素子と重みのつけられた抵抗器からなるDA変換器
により選局コードを選局電圧に変換してもよい。In addition, in the embodiment of the present invention described above, a pulse signal whose pulse width is modulated by a tuning code is obtained, and this is smoothed to form an analog signal, that is, a tuning voltage. However, the present invention is not limited to this, and the channel selection code may be converted into a channel selection voltage using a DA converter including a switching element and a weighted resistor.
第1図は本発明の一実施例の系統図、第2図はパルス幅
変調回路の系統図、第3図はその説明に用いるタイムチ
ャート、第4図はAFT回路の部分的接続図、第5図は
その説明に用いる波形図、第6図はメモリー書換え回路
の説明に用いるタイムチャートである。
10はクロックパルス発生器、20はタイミングカウン
タ、30はチャンネルメモリー、40はアドレス指定回
路、60はチャンネルメモリー制御回路、70は選局コ
ード発生用カウンタ、80は掃引パルス発生回路、90
はパルス幅変調回路、110は電子同調チューナ、13
0はAFT回路、140はメモリー書換え回路である。FIG. 1 is a system diagram of an embodiment of the present invention, FIG. 2 is a system diagram of a pulse width modulation circuit, FIG. 3 is a time chart used for explanation, FIG. 4 is a partial connection diagram of an AFT circuit, and FIG. FIG. 5 is a waveform diagram used in the explanation, and FIG. 6 is a time chart used in the explanation of the memory rewriting circuit. 10 is a clock pulse generator, 20 is a timing counter, 30 is a channel memory, 40 is an addressing circuit, 60 is a channel memory control circuit, 70 is a channel selection code generation counter, 80 is a sweep pulse generation circuit, 90
110 is a pulse width modulation circuit, 110 is an electronic tuning tuner, 13
0 is an AFT circuit, and 140 is a memory rewriting circuit.
Claims (1)
リーと、このメモリーのアドレスを指定するアドレス指
定手段と、メモリーから読出された上記選局コードをア
ナログ信号に変換するDA変換手段と、このアナログ信
号に応じて受信周波数の切換えられる電子同調チューナ
と、この電子同調チューナの同調状態を判別する判別回
路と、この判別回路の出力によって同調状態がずれてい
るときにのみ上記選局コードを変更する補正手段と、上
記補正パルスが所定数に達したときに、そのときの変更
された選局コードをもとの選局コードに代えて上記メモ
リーに書き込む手段とからなる選局装置。A memory in which a channel selection code corresponding to each station is stored, an addressing means for specifying an address of this memory, and a DA conversion means for converting the channel selection code read from the memory into an analog signal; An electronic tuning tuner whose receiving frequency is switched in accordance with this analog signal, a discrimination circuit which discriminates the tuning state of this electronic tuning tuner, and an output of this discrimination circuit that selects the above-mentioned tuning code only when the tuning state is out of alignment. A channel selection device comprising a correction means for changing, and a means for writing the changed channel selection code into the memory in place of the original channel selection code when the correction pulses reach a predetermined number.
Priority Applications (8)
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---|---|---|---|
JP10455675A JPS5810889B2 (en) | 1975-08-29 | 1975-08-29 | Senkiyokusouchi |
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US05/716,655 US4085371A (en) | 1975-08-28 | 1976-08-23 | Automatically tuned memory television channel selecting apparatus |
FR7626051A FR2322499A1 (en) | 1975-08-28 | 1976-08-27 | AUTOMATIC CHANNEL SELECTOR FOR TELEVISION RECEIVER |
NLAANVRAGE7609590,A NL187833C (en) | 1975-08-28 | 1976-08-27 | CHANNEL SELECTOR FOR A TELEVISION RECEIVER. |
CA260,039A CA1059666A (en) | 1975-08-28 | 1976-08-27 | Automatic tuning system with means to correct channel information in memory |
DE2638818A DE2638818C2 (en) | 1975-08-28 | 1976-08-28 | Channel selector for a television receiver |
AU17275/76A AU499612B2 (en) | 1975-08-28 | 1976-08-30 | Channel selector |
Applications Claiming Priority (1)
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Publications (2)
Publication Number | Publication Date |
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JPS5228801A JPS5228801A (en) | 1977-03-04 |
JPS5810889B2 true JPS5810889B2 (en) | 1983-02-28 |
Family
ID=14383729
Family Applications (1)
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JP10455675A Expired JPS5810889B2 (en) | 1975-08-28 | 1975-08-29 | Senkiyokusouchi |
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Country | Link |
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JP (1) | JPS5810889B2 (en) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
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DE2709751A1 (en) * | 1976-03-08 | 1977-09-22 | Gen Instrument Corp | Tuner for TV or radio receivers - has store to hold data word corresp. to tuned frequency which is output by generator connected to tuner unit and feedback circuit |
JPS52116008A (en) * | 1976-03-25 | 1977-09-29 | Matsushita Electric Ind Co Ltd | Auto-tuning receiver |
DE2811032A1 (en) * | 1977-03-17 | 1978-09-28 | Texas Instruments Inc | Tuning circuit for radio receiver - has microcomputer and two memories holding tuning words and binary addresses |
JPS5449014A (en) * | 1977-09-26 | 1979-04-18 | Sharp Corp | Automatic channel selector |
JPS5930334B2 (en) * | 1978-04-20 | 1984-07-26 | 株式会社富士通ゼネラル | automatic frequency control circuit |
JPH0434576Y2 (en) * | 1987-03-30 | 1992-08-18 |
-
1975
- 1975-08-29 JP JP10455675A patent/JPS5810889B2/en not_active Expired
Also Published As
Publication number | Publication date |
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JPS5228801A (en) | 1977-03-04 |
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