JPS58106873A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58106873A JPS58106873A JP56204886A JP20488681A JPS58106873A JP S58106873 A JPS58106873 A JP S58106873A JP 56204886 A JP56204886 A JP 56204886A JP 20488681 A JP20488681 A JP 20488681A JP S58106873 A JPS58106873 A JP S58106873A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＭＮＯ８不揮発メ毫りの製造方法に関する。
従来ＭＮＯ８素子の製造に関しては、シリコン酸化ｓＩ
を５０〜１００ム形成し、その上にシリコン窒化１１１
ｔ５００Ａ程度形成し、このシリコン酸化膜とシリコン
窒化膜の界面捕獲準位に電荷をトラップし、これにより
しきい＋１［電圧をシフトさせデンタ會記録する不揮発
メモリーとしている。ところが、実際のシリコン窒化膜
には、多くの準位が膜内に広く分布するため、シリコン
酸化膜をトンネル効果で通過した電荷（主に電子）は、
シリコン酸化膜−シリコン窒化膜界面だけでなくこのシ
リコン窒化膜内の準位に多くトラップされる。このこと
は、消去時、つまシゲート電極とシリコン基板層間に、
電圧を印加しても、ゲート電極近傍にトラップされてい
る電子は、基板へ逃げにくくなり、結果的に消去特性の
悪い不揮発メモリーとなり、問題となっている。
を５０〜１００ム形成し、その上にシリコン窒化１１１
ｔ５００Ａ程度形成し、このシリコン酸化膜とシリコン
窒化膜の界面捕獲準位に電荷をトラップし、これにより
しきい＋１［電圧をシフトさせデンタ會記録する不揮発
メモリーとしている。ところが、実際のシリコン窒化膜
には、多くの準位が膜内に広く分布するため、シリコン
酸化膜をトンネル効果で通過した電荷（主に電子）は、
シリコン酸化膜−シリコン窒化膜界面だけでなくこのシ
リコン窒化膜内の準位に多くトラップされる。このこと
は、消去時、つまシゲート電極とシリコン基板層間に、
電圧を印加しても、ゲート電極近傍にトラップされてい
る電子は、基板へ逃げにくくなり、結果的に消去特性の
悪い不揮発メモリーとなり、問題となっている。
従来これらの欠点を除く方法として、シリコン酸化膜−
シリコン窒化膜界面に、金属層とか、金属酸化物層を非
常に薄くコーティングすることが試みられているが、可
動イオン等の混入がさけられず、ゲート電極へのリーク
が生じ易くなり、信頼性に欠けるものであった。
シリコン窒化膜界面に、金属層とか、金属酸化物層を非
常に薄くコーティングすることが試みられているが、可
動イオン等の混入がさけられず、ゲート電極へのリーク
が生じ易くなり、信頼性に欠けるものであった。
そζで、本発明はトンネル効果により、侵入してきた電
荷上、効率よくシリコ／酸化膜−シリコン窒化膜界面に
、捕獲し、しかも、従来の方法にみられる。ゲー）１４
へのリークなどのないＭＮＯ＆不＃発メモリの製造方法
ｔ−提供するものである。
荷上、効率よくシリコ／酸化膜−シリコン窒化膜界面に
、捕獲し、しかも、従来の方法にみられる。ゲー）１４
へのリークなどのないＭＮＯ＆不＃発メモリの製造方法
ｔ−提供するものである。
次に、本＠明の製造方法′ｆｒＰチャネルアルミゲ−）
ＭＮＯ８素子を実施例として詳述する。第１因か、工１
！ＩＩＴ［１１１図である。ｔずＭ型基板に、ソース、
ドレイン１０２會形成し、ゲート部に、２０［１〜５０
０ムの厚さのシリコン酸化＃１ｏｓｔ形成する。
ＭＮＯ８素子を実施例として詳述する。第１因か、工１
！ＩＩＴ［１１１図である。ｔずＭ型基板に、ソース、
ドレイン１０２會形成し、ゲート部に、２０［１〜５０
０ムの厚さのシリコン酸化＃１ｏｓｔ形成する。
（第１−一）】
アルミニア、窒素雰囲気で、前記のシリコン酸化膜１０
３を、５０〜１００ム残すようにして、熱望化を行い、
シップｙ＠化＃１０４１に形成する。
３を、５０〜１００ム残すようにして、熱望化を行い、
シップｙ＠化＃１０４１に形成する。
シリコン窒化膜の展厚か不足の場合は、プラズマＣＶＤ
法などの方法をもって、もう一層シリコン窒化［１０５
會形成し、水素シンタによる熱処ｓｔ−行い欠陥を少な
くする。（第１図（ｂ））ｉＩｋ後に、ゲート電極１０
６として、アルミニウムを形成し、ＭＮＯ８素子は完成
する。
法などの方法をもって、もう一層シリコン窒化［１０５
會形成し、水素シンタによる熱処ｓｔ−行い欠陥を少な
くする。（第１図（ｂ））ｉＩｋ後に、ゲート電極１０
６として、アルミニウムを形成し、ＭＮＯ８素子は完成
する。
次に、本発明によって製造した素子の特長上挙げる。
（１１従来の方法では、ゲート酸化ａｔ−１ｓｏ〜１０
０λと非常に薄くしかもピンホール等欠陥のない膜を形
成する必要が６つ九が１本発明では、２０Ｇ−５００ム
とかなり厚いゲート酸化ａｔ形成すれはよく制御性が非
常に高くなる。
０λと非常に薄くしかもピンホール等欠陥のない膜を形
成する必要が６つ九が１本発明では、２０Ｇ−５００ム
とかなり厚いゲート酸化ａｔ形成すれはよく制御性が非
常に高くなる。
（２） 熱窒化によって作られたシリコン窒化膜は、
欠陥か少なく信頼性が高い。
欠陥か少なく信頼性が高い。
ｔｓ＞ シリコン酸化膜−シリコン窒化膜界面が、非
常に安定しすぐれている。
常に安定しすぐれている。
以上のような特長点から、従来の製造方法にみられた消
去特性の悪さ、ゲート電極へのリークなどによる信頼性
の低さか、全て一掃できる。
去特性の悪さ、ゲート電極へのリークなどによる信頼性
の低さか、全て一掃できる。
４、園内のｌ！明
ｓ１図（ＳＬＩ Ｏ）） （０１は本発明の実施例であ
る。
る。
以上
出願人 株式会社瞠紡精工會
Claims (1)
- （１１Ｍ）１０Ｂ（ＭｅｔａＡ−Ｎｉｔｒｉｄｅ −８
ｅｍｉｃｏｎｄｕａｔｏｒ）素子の製造に於いてシリコ
ン酸化１ｓｔ−形成し、該シリコン酸化膜の一部を熱窒
化してシリコン窒化膜とし、その上に、気相成長法ある
いけ、プラズマ堆積法などにより異なるシリコン窒化膜
を形成することｔ−％黴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56204886A JPS58106873A (ja) | 1981-12-18 | 1981-12-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56204886A JPS58106873A (ja) | 1981-12-18 | 1981-12-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58106873A true JPS58106873A (ja) | 1983-06-25 |
| JPS6257263B2 JPS6257263B2 (ja) | 1987-11-30 |
Family
ID=16498019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56204886A Granted JPS58106873A (ja) | 1981-12-18 | 1981-12-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58106873A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7101749B2 (en) | 1998-12-09 | 2006-09-05 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50147877A (ja) * | 1974-05-08 | 1975-11-27 | ||
| JPS511395A (ja) * | 1973-11-07 | 1976-01-08 | Ici Ltd |
-
1981
- 1981-12-18 JP JP56204886A patent/JPS58106873A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS511395A (ja) * | 1973-11-07 | 1976-01-08 | Ici Ltd | |
| JPS50147877A (ja) * | 1974-05-08 | 1975-11-27 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7101749B2 (en) | 1998-12-09 | 2006-09-05 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
| US7479430B2 (en) | 1998-12-09 | 2009-01-20 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6257263B2 (ja) | 1987-11-30 |
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