JPH08147143A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH08147143A JPH08147143A JP6286632A JP28663294A JPH08147143A JP H08147143 A JPH08147143 A JP H08147143A JP 6286632 A JP6286632 A JP 6286632A JP 28663294 A JP28663294 A JP 28663294A JP H08147143 A JPH08147143 A JP H08147143A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- logic
- input
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Landscapes
- Logic Circuits (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】
【目的】 共通する構成を重複して設けることを回避し
て、ハードウエアを小さくした半導体集積回路を得るこ
とを目的とする。 【構成】 ロジック部100は論理手段A、論理手段
B、論理手段Cを有し、パイプラインレジスタ11の出
力は信号線aを介して論理手段Aに接続され、論理手段
Aと論理手段Bは信号線bによって接続されている。ま
た、論理手段Aは信号線cを介して論理手段Cにも接続
され、論理手段Cは信号線dを介してパイプラインレジ
スタ21の入力に接続されている。 【効果】 クロック信号の前半の半周期と後半の半周期
で同じ論理動作を行う場合に、同じ論理手段を2つ設け
る必要がなくなるので、同じ論理手段を2つ設ける場合
に比べてハードウェアを小さくできる効果がある。
て、ハードウエアを小さくした半導体集積回路を得るこ
とを目的とする。 【構成】 ロジック部100は論理手段A、論理手段
B、論理手段Cを有し、パイプラインレジスタ11の出
力は信号線aを介して論理手段Aに接続され、論理手段
Aと論理手段Bは信号線bによって接続されている。ま
た、論理手段Aは信号線cを介して論理手段Cにも接続
され、論理手段Cは信号線dを介してパイプラインレジ
スタ21の入力に接続されている。 【効果】 クロック信号の前半の半周期と後半の半周期
で同じ論理動作を行う場合に、同じ論理手段を2つ設け
る必要がなくなるので、同じ論理手段を2つ設ける場合
に比べてハードウェアを小さくできる効果がある。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路のハード
ウェアの小型化に関し、特にパイプライン構成された半
導体集積回路のロジック部の小型化に関する。
ウェアの小型化に関し、特にパイプライン構成された半
導体集積回路のロジック部の小型化に関する。
【0002】
【従来の技術】図20にパイプライン処理を行うための
一般的なパイプラインの構成を示す。図20において論
理動作を行う論理回路(以後ロジック部と呼称)3の入
力側および出力側にレジスタとして、それぞれパイプラ
インレジスタ1および2が接続されている。パイプライ
ンレジスタ1および2はフリップフロップで構成され、
クロック信号CLKがそれぞれ与えられる。このように
レジスタとしてフリップフロップを使用し、フリップフ
ロップにクロック信号のエッジが与えられるタイミング
によって論理動作が制御される方式をエッジトリガクロ
ック方式と呼称する。ここで、パイプラインレジスタ2
の後段にはロジック部4が接続されており、ロジック部
1とは異なった動作をするが、以後は1つのロジック部
とそれを挟む2つのレジスタからなる構成をパイプライ
ンの1ユニットとし、その1ユニットについて説明を行
う。
一般的なパイプラインの構成を示す。図20において論
理動作を行う論理回路(以後ロジック部と呼称)3の入
力側および出力側にレジスタとして、それぞれパイプラ
インレジスタ1および2が接続されている。パイプライ
ンレジスタ1および2はフリップフロップで構成され、
クロック信号CLKがそれぞれ与えられる。このように
レジスタとしてフリップフロップを使用し、フリップフ
ロップにクロック信号のエッジが与えられるタイミング
によって論理動作が制御される方式をエッジトリガクロ
ック方式と呼称する。ここで、パイプラインレジスタ2
の後段にはロジック部4が接続されており、ロジック部
1とは異なった動作をするが、以後は1つのロジック部
とそれを挟む2つのレジスタからなる構成をパイプライ
ンの1ユニットとし、その1ユニットについて説明を行
う。
【0003】図21にロジック部3の構成をブロック図
で示す。ロジック部3はクロック信号の1周期の間に一
連の論理動作を終了するロジック部である。ロジック部
3は、それぞれ異なった論理動作を行う論理手段A、論
理手段B、論理手段Cが、それぞれ信号線b、c、dを
介してA、B、A、Cの順に配置されて構成されてい
る。ロジック部3において、パイプラインレジスタ1か
ら与えられた入力信号は、クロック信号の前半で論理手
段Aおよび論理手段Bを順に通過し、後半で論理手段A
および論理手段Cを順に通過することになる。図21に
入力信号の通過経路を矢印で示す。このように、ロジッ
ク部3は論理動作が同じである論理手段Aを2つ有して
構成され、入力信号はクロック信号の前半と後半のそれ
ぞれにおいて論理手段Aを通過し、同じ論理動作が実行
されていた。
で示す。ロジック部3はクロック信号の1周期の間に一
連の論理動作を終了するロジック部である。ロジック部
3は、それぞれ異なった論理動作を行う論理手段A、論
理手段B、論理手段Cが、それぞれ信号線b、c、dを
介してA、B、A、Cの順に配置されて構成されてい
る。ロジック部3において、パイプラインレジスタ1か
ら与えられた入力信号は、クロック信号の前半で論理手
段Aおよび論理手段Bを順に通過し、後半で論理手段A
および論理手段Cを順に通過することになる。図21に
入力信号の通過経路を矢印で示す。このように、ロジッ
ク部3は論理動作が同じである論理手段Aを2つ有して
構成され、入力信号はクロック信号の前半と後半のそれ
ぞれにおいて論理手段Aを通過し、同じ論理動作が実行
されていた。
【0004】
【発明が解決しようとする課題】以上説明したように、
従来のパイプラインのロジック部はクロック信号の前半
と後半において同じ論理動作を繰り返して行う場合に
は、その繰り返しの回数と同じ数の構成を有する必要が
あった。特に加算器や乗算器など数値演算を目的とした
ものには、同じ演算を規則的に繰り返すことが多いた
め、同じ論理動作を行う構成の演算回路を複数必要とす
る場合が頻繁にある。通常このような場合には、同じ構
成の演算回路を複数箇所にインプリメントするためハー
ドウエアが大きくなるという問題があった。
従来のパイプラインのロジック部はクロック信号の前半
と後半において同じ論理動作を繰り返して行う場合に
は、その繰り返しの回数と同じ数の構成を有する必要が
あった。特に加算器や乗算器など数値演算を目的とした
ものには、同じ演算を規則的に繰り返すことが多いた
め、同じ論理動作を行う構成の演算回路を複数必要とす
る場合が頻繁にある。通常このような場合には、同じ構
成の演算回路を複数箇所にインプリメントするためハー
ドウエアが大きくなるという問題があった。
【0005】本発明は上記のような問題点を解消するた
めになされたもので、クロック信号の前半と後半におい
て同じ論理動作を繰り返して行う場合において、共通す
る構成を重複して設けることを回避して、ハードウエア
を小さくした半導体集積回路を得ることを目的とする。
めになされたもので、クロック信号の前半と後半におい
て同じ論理動作を繰り返して行う場合において、共通す
る構成を重複して設けることを回避して、ハードウエア
を小さくした半導体集積回路を得ることを目的とする。
【0006】
【課題を解決するための手段】本発明に係る請求項1記
載の半導体集積回路は、パイプライン構成の半導体集積
回路であって、クロック信号の1周期の間に論理動作を
行うロジック部と、前記クロック信号に応答して動作
し、前記クロック部への入力信号を一時的に記憶する入
力レジスタと、前記クロック信号に応答して動作し、前
記クロック部からの出力信号を一時的に記憶する出力レ
ジスタとを備え、前記ロジック部は、入力側が前記入力
レジスタに接続され、少なくとも1つの論理手段によ
り、前記クロック信号の1周期のうちの前半の半周期で
論理動作を行う前半動作部と、出力側が前記出力レジス
タに接続され、少なくとも1つの論理手段により、前記
クロック信号の1周期のうちの後半の半周期で論理動作
を行う後半動作部とに区別され、前記前半動作部の論理
手段および前記後半動作部の論理手段は、互いに共用さ
れる共用論理手段を少なくとも1つ含み、前記ロジック
部は、入力側が前記前半動作部の出力側に接続され、出
力側が前記後半動作部の入力側に接続され、前記入力お
よび出力レジスタに対して相補的に動作して前記前半動
作部の出力を一時的に記憶する記憶手段を備えている。
載の半導体集積回路は、パイプライン構成の半導体集積
回路であって、クロック信号の1周期の間に論理動作を
行うロジック部と、前記クロック信号に応答して動作
し、前記クロック部への入力信号を一時的に記憶する入
力レジスタと、前記クロック信号に応答して動作し、前
記クロック部からの出力信号を一時的に記憶する出力レ
ジスタとを備え、前記ロジック部は、入力側が前記入力
レジスタに接続され、少なくとも1つの論理手段によ
り、前記クロック信号の1周期のうちの前半の半周期で
論理動作を行う前半動作部と、出力側が前記出力レジス
タに接続され、少なくとも1つの論理手段により、前記
クロック信号の1周期のうちの後半の半周期で論理動作
を行う後半動作部とに区別され、前記前半動作部の論理
手段および前記後半動作部の論理手段は、互いに共用さ
れる共用論理手段を少なくとも1つ含み、前記ロジック
部は、入力側が前記前半動作部の出力側に接続され、出
力側が前記後半動作部の入力側に接続され、前記入力お
よび出力レジスタに対して相補的に動作して前記前半動
作部の出力を一時的に記憶する記憶手段を備えている。
【0007】本発明に係る請求項2記載の半導体集積回
路は、前記前半動作部の論理手段が、前記後半動作部の
論理手段と共用されない前半論理手段を少なくとも1つ
さらに含んでいる。
路は、前記前半動作部の論理手段が、前記後半動作部の
論理手段と共用されない前半論理手段を少なくとも1つ
さらに含んでいる。
【0008】本発明に係る請求項3記載の半導体集積回
路は、前記後半動作部の論理手段が、前記前半動作部の
論理手段と共用されない後半論理手段を少なくとも1つ
さらに含んでいる。
路は、前記後半動作部の論理手段が、前記前半動作部の
論理手段と共用されない後半論理手段を少なくとも1つ
さらに含んでいる。
【0009】本発明に係る請求項4記載の半導体集積回
路は、前記前半動作部の論理手段が、前記後半動作部の
論理手段と共用されない前半論理手段を少なくとも1つ
さらに含み、前記後半動作部の論理手段が、前記前半動
作部の論理手段と共用されない後半論理手段を少なくと
も1つさらに含んでいる。
路は、前記前半動作部の論理手段が、前記後半動作部の
論理手段と共用されない前半論理手段を少なくとも1つ
さらに含み、前記後半動作部の論理手段が、前記前半動
作部の論理手段と共用されない後半論理手段を少なくと
も1つさらに含んでいる。
【0010】本発明に係る請求項5記載の半導体集積回
路は、前記論理手段が、その入力および出力が信号伝達
の順に信号経路によって接続され、前記ロジック部は、
同一の論理手段の入力あるいは出力で前記信号経路が2
本以上競合する場合には、前記クロック信号に応じて1
の経路のみを選択する経路選択手段をさらに備えてい
る。
路は、前記論理手段が、その入力および出力が信号伝達
の順に信号経路によって接続され、前記ロジック部は、
同一の論理手段の入力あるいは出力で前記信号経路が2
本以上競合する場合には、前記クロック信号に応じて1
の経路のみを選択する経路選択手段をさらに備えてい
る。
【0011】本発明に係る請求項6記載の半導体集積回
路は、前記入力および出力レジスタは、前記クロック信
号の前半の半周期の間は出力が開き、入力が閉じ、後半
の半周期の間はその逆となる第1開閉型のレジスタを含
み、前記記憶手段は、前記クロック信号の前半の半周期
の間は出力が閉じ、入力が開き、後半の半周期の間はそ
の逆となる第2開閉型のレジスタを含み、前記経路選択
手段は、前記入力および出力レジスタに同期して開閉す
る第1開閉型のゲート手段と、前記第1開閉型のゲート
手段に対して相補的に開閉する第2開閉型のゲート手段
とを含んでいる。
路は、前記入力および出力レジスタは、前記クロック信
号の前半の半周期の間は出力が開き、入力が閉じ、後半
の半周期の間はその逆となる第1開閉型のレジスタを含
み、前記記憶手段は、前記クロック信号の前半の半周期
の間は出力が閉じ、入力が開き、後半の半周期の間はそ
の逆となる第2開閉型のレジスタを含み、前記経路選択
手段は、前記入力および出力レジスタに同期して開閉す
る第1開閉型のゲート手段と、前記第1開閉型のゲート
手段に対して相補的に開閉する第2開閉型のゲート手段
とを含んでいる。
【0012】本発明に係る請求項7記載の半導体集積回
路は、前記第1開閉型のレジスタが、前記クロック信号
がLOWレベルにあるときは出力が開き、入力が閉じて
いるフォーリングエッジ型のフリップフロップで構成さ
れるレジスタであり、前記第2開閉型のレジスタが、前
記クロック信号がHIGHレベルにあるときは出力が閉
じ、入力が開いているライジングエッジ型のフリップフ
ロップで構成されるレジスタであり、前記第1開閉型の
ゲート手段は、前記クロック信号がLOWレベルにある
ときは出力が開くネガティブラッチで構成され、前記第
2開閉型のゲート手段は、前記クロック信号がHIGH
レベルにあるときは出力が開くポジティブラッチで構成
されている。
路は、前記第1開閉型のレジスタが、前記クロック信号
がLOWレベルにあるときは出力が開き、入力が閉じて
いるフォーリングエッジ型のフリップフロップで構成さ
れるレジスタであり、前記第2開閉型のレジスタが、前
記クロック信号がHIGHレベルにあるときは出力が閉
じ、入力が開いているライジングエッジ型のフリップフ
ロップで構成されるレジスタであり、前記第1開閉型の
ゲート手段は、前記クロック信号がLOWレベルにある
ときは出力が開くネガティブラッチで構成され、前記第
2開閉型のゲート手段は、前記クロック信号がHIGH
レベルにあるときは出力が開くポジティブラッチで構成
されている。
【0013】
【作用】本発明に係る請求項1記載の半導体集積回路に
よれば、クロック信号の前半の半周期において入力レジ
スタから前半動作部に与えられた入力信号は論理動作を
実行され、その結果は前半動作部の出力側に接続された
記憶手段に一時的に記憶される。記憶手段は、入力およ
び出力レジスタに対して相補的に動作するので、記憶さ
れた前半動作部の出力は、クロック信号の後半の半周期
において後半動作部の入力として与えられ、後半動作部
において論理動作が実行されることになる。前半動作部
および後半動作部は論理手段のうち互いに共用する共用
論理手段を少なくとも1つ有しているので、当該共用論
理手段が、クロック信号の前半の半周期と後半の半周期
で2度同じ論理動作を行うことになる。よって、ロジッ
ク部にクロック信号の前半の半周期と後半の半周期で同
じ論理動作を行う論理手段を重複して設ける必要がなく
なる。
よれば、クロック信号の前半の半周期において入力レジ
スタから前半動作部に与えられた入力信号は論理動作を
実行され、その結果は前半動作部の出力側に接続された
記憶手段に一時的に記憶される。記憶手段は、入力およ
び出力レジスタに対して相補的に動作するので、記憶さ
れた前半動作部の出力は、クロック信号の後半の半周期
において後半動作部の入力として与えられ、後半動作部
において論理動作が実行されることになる。前半動作部
および後半動作部は論理手段のうち互いに共用する共用
論理手段を少なくとも1つ有しているので、当該共用論
理手段が、クロック信号の前半の半周期と後半の半周期
で2度同じ論理動作を行うことになる。よって、ロジッ
ク部にクロック信号の前半の半周期と後半の半周期で同
じ論理動作を行う論理手段を重複して設ける必要がなく
なる。
【0014】本発明に係る請求項2記載の半導体集積回
路によれば、ロジック部の前半動作部がクロック信号の
前半の半周期のみで論理動作を行う前半論理手段を少な
くとも1つさらに含んで構成されている場合にも、ロジ
ック部にクロック信号の前半の半周期と後半の半周期で
同じ論理動作を行う論理手段を重複して設ける必要がな
くなる。
路によれば、ロジック部の前半動作部がクロック信号の
前半の半周期のみで論理動作を行う前半論理手段を少な
くとも1つさらに含んで構成されている場合にも、ロジ
ック部にクロック信号の前半の半周期と後半の半周期で
同じ論理動作を行う論理手段を重複して設ける必要がな
くなる。
【0015】本発明に係る請求項3記載の半導体集積回
路によれば、ロジック部の後半動作部がクロック信号の
後半の半周期のみで論理動作を行う後半論理手段を少な
くとも1つさらに含んで構成されている場合にも、ロジ
ック部にクロック信号の前半の半周期と後半の半周期で
同じ論理動作を行う論理手段を重複して設ける必要がな
くなる。
路によれば、ロジック部の後半動作部がクロック信号の
後半の半周期のみで論理動作を行う後半論理手段を少な
くとも1つさらに含んで構成されている場合にも、ロジ
ック部にクロック信号の前半の半周期と後半の半周期で
同じ論理動作を行う論理手段を重複して設ける必要がな
くなる。
【0016】本発明に係る請求項4記載の半導体集積回
路によれば、ロジック部の前半動作部がクロック信号の
前半の半周期のみで論理動作を行う前半論理手段を少な
くとも1つさらに含んで構成されている場合でも、ロジ
ック部の後半動作部がクロック信号の後半の半周期のみ
で論理動作を行う後半論理手段を少なくとも1つさらに
含んで構成されている場合でも、ロジック部にクロック
信号の前半の半周期と後半の半周期で同じ論理動作を行
う論理手段を重複して設ける必要がなくなる。
路によれば、ロジック部の前半動作部がクロック信号の
前半の半周期のみで論理動作を行う前半論理手段を少な
くとも1つさらに含んで構成されている場合でも、ロジ
ック部の後半動作部がクロック信号の後半の半周期のみ
で論理動作を行う後半論理手段を少なくとも1つさらに
含んで構成されている場合でも、ロジック部にクロック
信号の前半の半周期と後半の半周期で同じ論理動作を行
う論理手段を重複して設ける必要がなくなる。
【0017】本発明に係る請求項5記載の半導体集積回
路によれば、ロジック部の論理手段は、その入力および
出力が信号伝達の順に信号経路によって接続され、同一
の論理手段の入力あるいは出力で当該信号経路が2本以
上競合する場合には、クロック信号に応じて1の経路の
みを選択する経路選択手段をさらに備えているので、前
半動作部と後半動作部で論理動作の順序が異なる場合で
も、信号経路を複線化して信号経路を交差させること
で、論理動作の順序を任意に変更することができる。
路によれば、ロジック部の論理手段は、その入力および
出力が信号伝達の順に信号経路によって接続され、同一
の論理手段の入力あるいは出力で当該信号経路が2本以
上競合する場合には、クロック信号に応じて1の経路の
みを選択する経路選択手段をさらに備えているので、前
半動作部と後半動作部で論理動作の順序が異なる場合で
も、信号経路を複線化して信号経路を交差させること
で、論理動作の順序を任意に変更することができる。
【0018】本発明に係る請求項6記載の半導体集積回
路によれば、クロック信号の前半の半周期においては、
入力および出力レジスタの出力が開いているので、ロジ
ック部の前半動作部には入力信号が与えられ論理動作が
実行される。このとき、記憶手段の入力が開いているの
で、前半動作部の出力が記憶される。次に、クロック信
号の後半の半周期では入力および出力レジスタの出力が
閉じ、記憶手段の出力が開くので、記憶された前半動作
部の出力は後半動作部の入力側に与えられることにな
る。経路選択手段の第1開閉型のゲート手段は入力およ
び出力レジスタの出力が閉じている場合は第1開閉型の
ゲート手段は閉じており、第2開閉型のゲート手段は開
いているので、信号を通したくない経路には第1開閉型
のゲート手段を設け、信号を通したい経路には第2開閉
型のゲート手段を設けることで、前半動作部と後半動作
部で論理動作の順序が異なる場合でも論理動作の順序を
任意に変更することができる。
路によれば、クロック信号の前半の半周期においては、
入力および出力レジスタの出力が開いているので、ロジ
ック部の前半動作部には入力信号が与えられ論理動作が
実行される。このとき、記憶手段の入力が開いているの
で、前半動作部の出力が記憶される。次に、クロック信
号の後半の半周期では入力および出力レジスタの出力が
閉じ、記憶手段の出力が開くので、記憶された前半動作
部の出力は後半動作部の入力側に与えられることにな
る。経路選択手段の第1開閉型のゲート手段は入力およ
び出力レジスタの出力が閉じている場合は第1開閉型の
ゲート手段は閉じており、第2開閉型のゲート手段は開
いているので、信号を通したくない経路には第1開閉型
のゲート手段を設け、信号を通したい経路には第2開閉
型のゲート手段を設けることで、前半動作部と後半動作
部で論理動作の順序が異なる場合でも論理動作の順序を
任意に変更することができる。
【0019】本発明に係る請求項7記載の半導体集積回
路によれば、入力および出力レジスタをフォーリングエ
ッジ型のフリップフロップで構成し、記憶手段をライジ
ングエッジ型のフリップフロップで構成し、第1開閉型
のゲート手段をネガティブラッチで構成し、第2開閉型
のゲート手段をポジティブラッチで構成することによ
り、比較的簡単な構成で本発明を実現できる。
路によれば、入力および出力レジスタをフォーリングエ
ッジ型のフリップフロップで構成し、記憶手段をライジ
ングエッジ型のフリップフロップで構成し、第1開閉型
のゲート手段をネガティブラッチで構成し、第2開閉型
のゲート手段をポジティブラッチで構成することによ
り、比較的簡単な構成で本発明を実現できる。
【0020】
<第1の実施例> <ロジック部100の構成について>図1に本発明に係
る半導体集積回路の第1の実施例として、ロジック部1
00の構成をブロック図で示す。図1においてロジック
部100の入力側および出力側にそれぞれパイプライン
レジスタ11および21が接続されている。ロジック部
100は論理手段A、論理手段B、論理手段Cを有し、
パイプラインレジスタ11の出力は信号線aを介して論
理手段Aに接続され、論理手段Aと論理手段Bは信号線
bによって接続されている。また、論理手段Aは信号線
dを介して論理手段Cにも接続され、論理手段Cは信号
線eを介してパイプラインレジスタ21の入力に接続さ
れている。
る半導体集積回路の第1の実施例として、ロジック部1
00の構成をブロック図で示す。図1においてロジック
部100の入力側および出力側にそれぞれパイプライン
レジスタ11および21が接続されている。ロジック部
100は論理手段A、論理手段B、論理手段Cを有し、
パイプラインレジスタ11の出力は信号線aを介して論
理手段Aに接続され、論理手段Aと論理手段Bは信号線
bによって接続されている。また、論理手段Aは信号線
dを介して論理手段Cにも接続され、論理手段Cは信号
線eを介してパイプラインレジスタ21の入力に接続さ
れている。
【0021】論理手段Bは信号線cを介してレジスタ5
1の入力に接続され、レジスタ51の出力は信号線fを
介して信号線aに接続されている。パイプラインレジス
タ11および21とレジスタ51にはクロック信号CL
Kが与えられる構成になっている。
1の入力に接続され、レジスタ51の出力は信号線fを
介して信号線aに接続されている。パイプラインレジス
タ11および21とレジスタ51にはクロック信号CL
Kが与えられる構成になっている。
【0022】ここで、パイプラインレジスタ11および
21とレジスタ51の構成について図3および図4を用
いて説明する。パイプラインレジスタ11および21は
フォーリングエッジ(falling-edge)型のフリップフロ
ップを用いたレジスタであり、レジスタ51はライジン
グエッジ(rising-edge)型のフリップフロップを用い
たレジスタである。
21とレジスタ51の構成について図3および図4を用
いて説明する。パイプラインレジスタ11および21は
フォーリングエッジ(falling-edge)型のフリップフロ
ップを用いたレジスタであり、レジスタ51はライジン
グエッジ(rising-edge)型のフリップフロップを用い
たレジスタである。
【0023】<フォーリングエッジ型のフリップフロッ
プについて>図3に一般的なフォーリングエッジ型のフ
リップフロップの回路図を示す。図3において、D入力
はインバータI1の入力側に与えられ、インバータI1
の出力側はトランスミッションゲートTG1の入力に接
続されている。また、インバータI1にはループを形成
するようにインバータI2が接続されている。トランス
ミッションゲートTG1の出力にはインバータI3の入
力側が接続され、インバータI3の出力側はトランスミ
ッションゲートTG2の入力に接続され、トランスミッ
ションゲートTG2の出力はQ出力となっている。ま
た、インバータI3にはループを形成するようにインバ
ータI4が接続されている。
プについて>図3に一般的なフォーリングエッジ型のフ
リップフロップの回路図を示す。図3において、D入力
はインバータI1の入力側に与えられ、インバータI1
の出力側はトランスミッションゲートTG1の入力に接
続されている。また、インバータI1にはループを形成
するようにインバータI2が接続されている。トランス
ミッションゲートTG1の出力にはインバータI3の入
力側が接続され、インバータI3の出力側はトランスミ
ッションゲートTG2の入力に接続され、トランスミッ
ションゲートTG2の出力はQ出力となっている。ま
た、インバータI3にはループを形成するようにインバ
ータI4が接続されている。
【0024】トランスミッションゲートTG1およびT
G2はPチャネルMOSトランジスタとNチャネルMO
Sトランジスタとを組み合わせて構成されており、クロ
ック信号CLKはインバータI5を介してトランスミッ
ションゲートTG1のPチャネルMOSトランジスタの
ゲート電極、およびトランスミッションゲートTG2の
NチャネルMOSトランジスタのゲート電極に接続され
ている。また、クロック信号CLKは直接、トランスミ
ッションゲートTG1のNチャネルMOSトランジスタ
のゲート電極、およびトランスミッションゲートTG2
のPチャネルMOSトランジスタのゲート電極にも接続
されている。
G2はPチャネルMOSトランジスタとNチャネルMO
Sトランジスタとを組み合わせて構成されており、クロ
ック信号CLKはインバータI5を介してトランスミッ
ションゲートTG1のPチャネルMOSトランジスタの
ゲート電極、およびトランスミッションゲートTG2の
NチャネルMOSトランジスタのゲート電極に接続され
ている。また、クロック信号CLKは直接、トランスミ
ッションゲートTG1のNチャネルMOSトランジスタ
のゲート電極、およびトランスミッションゲートTG2
のPチャネルMOSトランジスタのゲート電極にも接続
されている。
【0025】このような構成のフォーリングエッジ型の
フリップフロップの動作について図3を参照しつつ説明
する。まず、クロック信号CLKがLOW(以後「L」
と略記)からHIGH(以後「H」と略記)になった場
合は、トランスミッションゲートTG1は導通状態にな
り、インバータI1およびI2で構成されるループ回路
に保持されていたD入力は、インバータI3およびI4
に移動する。このときトランスミッションゲートTG2
は非導通状態であるのでインバータI3およびI4で構
成されるループ回路に保持されることになる。
フリップフロップの動作について図3を参照しつつ説明
する。まず、クロック信号CLKがLOW(以後「L」
と略記)からHIGH(以後「H」と略記)になった場
合は、トランスミッションゲートTG1は導通状態にな
り、インバータI1およびI2で構成されるループ回路
に保持されていたD入力は、インバータI3およびI4
に移動する。このときトランスミッションゲートTG2
は非導通状態であるのでインバータI3およびI4で構
成されるループ回路に保持されることになる。
【0026】次にクロック信号が「H」から「L」にな
るとトランスミッションゲートTG1は非導通状態にな
り、トランスミッションゲートTG2が導通状態になっ
てインバータI3およびI4で構成されるループ回路に
保持されていたD入力はQ出力としてトランスミッショ
ンゲートTG2から出力されることになる。
るとトランスミッションゲートTG1は非導通状態にな
り、トランスミッションゲートTG2が導通状態になっ
てインバータI3およびI4で構成されるループ回路に
保持されていたD入力はQ出力としてトランスミッショ
ンゲートTG2から出力されることになる。
【0027】ここで、トランスミッションゲートTG1
が導通状態になることを「入力が開く」と呼称し、トラ
ンスミッションゲートTG2が導通状態になることを
「出力が開く」と呼称し、トランスミッションゲートT
G1が非導通状態になることを「入力が閉じる」と呼称
し、トランスミッションゲートTG2が非導通状態にな
ることを「出力が閉じる」と呼称する。従って、フォー
リングエッジ型のフリップフロップの動作をかいつまん
で説明するならば、クロック信号が「L」となっている
半周期の間は出力が開いており、クロック信号が「H」
となっている半周期の間は入力が開いているということ
になる。
が導通状態になることを「入力が開く」と呼称し、トラ
ンスミッションゲートTG2が導通状態になることを
「出力が開く」と呼称し、トランスミッションゲートT
G1が非導通状態になることを「入力が閉じる」と呼称
し、トランスミッションゲートTG2が非導通状態にな
ることを「出力が閉じる」と呼称する。従って、フォー
リングエッジ型のフリップフロップの動作をかいつまん
で説明するならば、クロック信号が「L」となっている
半周期の間は出力が開いており、クロック信号が「H」
となっている半周期の間は入力が開いているということ
になる。
【0028】<ライジングエッジ型のフリップフロップ
について>次に、図4に一般的なライジングエッジ型の
フリップフロップの回路図を示す。図4において、D入
力はインバータI1の入力側に与えられ、インバータI
1の出力側はトランスミッションゲートTG1の入力に
接続されている。また、インバータI1にはループを形
成するようにインバータI2が接続されている。トラン
スミッションゲートTG1の出力にはインバータI3の
入力側が接続され、インバータI3の出力側はトランス
ミッションゲートTG2の入力に接続され、トランスミ
ッションゲートTG2の出力はQ出力となっている。ま
た、インバータI3にはループを形成するようにインバ
ータI4が接続されている。
について>次に、図4に一般的なライジングエッジ型の
フリップフロップの回路図を示す。図4において、D入
力はインバータI1の入力側に与えられ、インバータI
1の出力側はトランスミッションゲートTG1の入力に
接続されている。また、インバータI1にはループを形
成するようにインバータI2が接続されている。トラン
スミッションゲートTG1の出力にはインバータI3の
入力側が接続され、インバータI3の出力側はトランス
ミッションゲートTG2の入力に接続され、トランスミ
ッションゲートTG2の出力はQ出力となっている。ま
た、インバータI3にはループを形成するようにインバ
ータI4が接続されている。
【0029】トランスミッションゲートTG1およびT
G2はPチャネルMOSトランジスタとNチャネルMO
Sトランジスタとを組み合わせて構成されており、クロ
ック信号CLKはインバータI5を介してトランスミッ
ションゲートTG1のNチャネルMOSトランジスタの
ゲート電極、およびトランスミッションゲートTG2の
PチャネルMOSトランジスタのゲート電極に接続され
ている。また、クロック信号CLKは直接、トランスミ
ッションゲートTG1のPチャネルMOSトランジスタ
のゲート電極、およびトランスミッションゲートTG2
のNチャネルMOSトランジスタのゲート電極にも接続
されている。
G2はPチャネルMOSトランジスタとNチャネルMO
Sトランジスタとを組み合わせて構成されており、クロ
ック信号CLKはインバータI5を介してトランスミッ
ションゲートTG1のNチャネルMOSトランジスタの
ゲート電極、およびトランスミッションゲートTG2の
PチャネルMOSトランジスタのゲート電極に接続され
ている。また、クロック信号CLKは直接、トランスミ
ッションゲートTG1のPチャネルMOSトランジスタ
のゲート電極、およびトランスミッションゲートTG2
のNチャネルMOSトランジスタのゲート電極にも接続
されている。
【0030】このような構成のライジングエッジ型のフ
リップフロップの動作ついて図4を参照しつつ説明す
る。まず、クロック信号CLKが「H」から「L」にな
った場合は、トランスミッションゲートTG1は導通状
態になり、インバータI1およびI2で構成されるルー
プ回路に保持されていたD入力は、インバータI3およ
びI4に移動する。このときトランスミッションゲート
TG2は非導通状態であるのでインバータI3およびI
4で構成されるループ回路に保持されることになる。
リップフロップの動作ついて図4を参照しつつ説明す
る。まず、クロック信号CLKが「H」から「L」にな
った場合は、トランスミッションゲートTG1は導通状
態になり、インバータI1およびI2で構成されるルー
プ回路に保持されていたD入力は、インバータI3およ
びI4に移動する。このときトランスミッションゲート
TG2は非導通状態であるのでインバータI3およびI
4で構成されるループ回路に保持されることになる。
【0031】次にクロック信号が「L」から「H」にな
るとトランスミッションゲートTG1は非導通状態にな
り、トランスミッションゲートTG2が導通状態になっ
てインバータI3およびI4で構成されるループ回路に
保持されていたD入力はQ出力としてトランスミッショ
ンゲートTG2から出力されることになる。
るとトランスミッションゲートTG1は非導通状態にな
り、トランスミッションゲートTG2が導通状態になっ
てインバータI3およびI4で構成されるループ回路に
保持されていたD入力はQ出力としてトランスミッショ
ンゲートTG2から出力されることになる。
【0032】ここで、フォーリングエッジ型のフリップ
フロップの動作をかいつまんで説明するならば、クロッ
ク信号が「H」となっている半周期の間は出力が開いて
おり、クロック信号が「L」となっている半周期の間は
入力が開いているということになる。
フロップの動作をかいつまんで説明するならば、クロッ
ク信号が「H」となっている半周期の間は出力が開いて
おり、クロック信号が「L」となっている半周期の間は
入力が開いているということになる。
【0033】<ロジック部100の動作について>次に
図1を用いてロジック部100の動作について説明す
る。まずクロック信号CLKが「H」から「L」に変化
すると、パイプラインレジスタ11の出力、すなわちフ
ォーリングエッジ型のフリップフロップの出力が開いて
パイプラインレジスタ11内に保持された前段のロジッ
ク部からの入力信号ISが信号線aに与えられる。
図1を用いてロジック部100の動作について説明す
る。まずクロック信号CLKが「H」から「L」に変化
すると、パイプラインレジスタ11の出力、すなわちフ
ォーリングエッジ型のフリップフロップの出力が開いて
パイプラインレジスタ11内に保持された前段のロジッ
ク部からの入力信号ISが信号線aに与えられる。
【0034】入力信号ISは論理手段Aを通過して信号
S1として信号線bに与えられ、続いて論理手段Bを通
過して信号S2として信号線cに与えられる。このと
き、信号S1は信号線dを介して論理手段Cにも与えら
れ、論理手段Cを通過して信号S11としてパイプライ
ンレジスタ21に与えられるが、パイプラインレジスタ
21の入力、すなわちフォーリングエッジ型のフリップ
フロップの入力は閉じているので、信号S11は保持さ
れない。
S1として信号線bに与えられ、続いて論理手段Bを通
過して信号S2として信号線cに与えられる。このと
き、信号S1は信号線dを介して論理手段Cにも与えら
れ、論理手段Cを通過して信号S11としてパイプライ
ンレジスタ21に与えられるが、パイプラインレジスタ
21の入力、すなわちフォーリングエッジ型のフリップ
フロップの入力は閉じているので、信号S11は保持さ
れない。
【0035】一方、信号S2は信号線cを介してレジス
タ51に与えられる。このときレジスタ51の入力、す
なわちライジングエッジ型のフリップフロップの入力は
開いており、信号S2はレジスタ51に保持される。し
かし、レジスタ51の出力は閉じているので、信号S2
が信号線aに与えられることはない。
タ51に与えられる。このときレジスタ51の入力、す
なわちライジングエッジ型のフリップフロップの入力は
開いており、信号S2はレジスタ51に保持される。し
かし、レジスタ51の出力は閉じているので、信号S2
が信号線aに与えられることはない。
【0036】次にクロック信号CLKが「L」から
「H」に変化すると、パイプラインレジスタ11の出力
は閉じ、レジスタ51の出力が開く。従って、レジスタ
51に保持されていた信号S2が信号線aに与えられ、
信号S2は論理手段Aを通過して信号S3として信号線
bに与えられ、続いて信号線dを介して論理手段Cに与
えられ、論理手段Cを通過して信号S4として信号線e
に与えられる。このとき、パイプラインレジスタ21の
入力は開いているので、信号S4はパイプラインレジス
タ21に保持されることになる。一方、信号S4は論理
手段Bを通過して信号S41として信号線cを介してレ
ジスタ51にも与えられるが、レジスタ51の入力は閉
じているので、信号S41は保持されない。
「H」に変化すると、パイプラインレジスタ11の出力
は閉じ、レジスタ51の出力が開く。従って、レジスタ
51に保持されていた信号S2が信号線aに与えられ、
信号S2は論理手段Aを通過して信号S3として信号線
bに与えられ、続いて信号線dを介して論理手段Cに与
えられ、論理手段Cを通過して信号S4として信号線e
に与えられる。このとき、パイプラインレジスタ21の
入力は開いているので、信号S4はパイプラインレジス
タ21に保持されることになる。一方、信号S4は論理
手段Bを通過して信号S41として信号線cを介してレ
ジスタ51にも与えられるが、レジスタ51の入力は閉
じているので、信号S41は保持されない。
【0037】次に再びクロック信号CLKが「H」から
「L」に変化すると、パイプラインレジスタ21に保持
されていた信号S4が次段のロジック部へと与えられ、
前段のロジック部からの新しい入力信号が信号線aに与
えられる。
「L」に変化すると、パイプラインレジスタ21に保持
されていた信号S4が次段のロジック部へと与えられ、
前段のロジック部からの新しい入力信号が信号線aに与
えられる。
【0038】以上の動作を図2に模式的に示す。図2に
おいて、クロック信号CLKに対応してA、B、A、C
の符号を付されたブロックが順に並んでいる。これは、
クロック信号が「L」である前半の期間において論理動
作A、Bが施され、クロック信号が「H」である後半の
期間において論理動作A、Cが施されることを表してい
る。
おいて、クロック信号CLKに対応してA、B、A、C
の符号を付されたブロックが順に並んでいる。これは、
クロック信号が「L」である前半の期間において論理動
作A、Bが施され、クロック信号が「H」である後半の
期間において論理動作A、Cが施されることを表してい
る。
【0039】以上のような動作をするロジック部100
において、信号S4は論理手段A、B、A、Cを順に通
過した信号であり、論理動作A+B+A+Cを施された
信号である。このことは、1つの論理手段Aを2回使用
することで、ロジック部内に2つの論理手段Aを設ける
ことなく論理動作A+B+A+Cを施すことができるこ
とを意味している。
において、信号S4は論理手段A、B、A、Cを順に通
過した信号であり、論理動作A+B+A+Cを施された
信号である。このことは、1つの論理手段Aを2回使用
することで、ロジック部内に2つの論理手段Aを設ける
ことなく論理動作A+B+A+Cを施すことができるこ
とを意味している。
【0040】通常は、新たに設けたレジスタ51の回路
よりも論理手段Aの回路の方が大きいので、論理手段A
を1つ省略することにより、ロジック部のハードウエア
が小さくなるという効果が得られる。
よりも論理手段Aの回路の方が大きいので、論理手段A
を1つ省略することにより、ロジック部のハードウエア
が小さくなるという効果が得られる。
【0041】<第2の実施例>次に、本発明に係る半導
体集積回路の第2の実施例として、本発明をクロック信
号の1周期の間に4ビットの加算演算を行う加算器に適
用する場合について説明する。まず図5に一般的な4ビ
ットの加算器の構成を示す。
体集積回路の第2の実施例として、本発明をクロック信
号の1周期の間に4ビットの加算演算を行う加算器に適
用する場合について説明する。まず図5に一般的な4ビ
ットの加算器の構成を示す。
【0042】図5において4ビットの加算演算を行うた
めに2ビットのリップルキャリー加算器AD1およびA
D2が設けられている。リップルキャリー加算器AD1
の入力側にはフォーリングエッジ型のフリップフロップ
F1〜F5のQ出力が接続され、リップルキャリー加算
器AD2の入力側にはフォーリングエッジ型のフリップ
フロップF6〜F9のQ出力が接続されている。
めに2ビットのリップルキャリー加算器AD1およびA
D2が設けられている。リップルキャリー加算器AD1
の入力側にはフォーリングエッジ型のフリップフロップ
F1〜F5のQ出力が接続され、リップルキャリー加算
器AD2の入力側にはフォーリングエッジ型のフリップ
フロップF6〜F9のQ出力が接続されている。
【0043】フリップフロップF1のD入力には図示し
ない前段の加算器からキャリーC0が入力され、フリッ
プフロップF2〜F9のD入力にはそれぞれ入力データ
B0、A0、B1、A1、B2、A2、B3、A3が入
力される。
ない前段の加算器からキャリーC0が入力され、フリッ
プフロップF2〜F9のD入力にはそれぞれ入力データ
B0、A0、B1、A1、B2、A2、B3、A3が入
力される。
【0044】リップルキャリー加算器AD1の出力側に
はフォーリングエッジ型のフリップフロップF10およ
びF11のD入力が接続され、フリップフロップF10
およびF11のQ出力からは加算結果SUM0およびS
UM1が出力される。また、加算演算によりリップルキ
ャリー加算器AD1から出力されるキャリーC2はリッ
プルキャリー加算器AD2に与えられる。
はフォーリングエッジ型のフリップフロップF10およ
びF11のD入力が接続され、フリップフロップF10
およびF11のQ出力からは加算結果SUM0およびS
UM1が出力される。また、加算演算によりリップルキ
ャリー加算器AD1から出力されるキャリーC2はリッ
プルキャリー加算器AD2に与えられる。
【0045】リップルキャリー加算器AD2の出力側に
はフォーリングエッジ型のフリップフロップF12〜F
13のD入力が接続され、フリップフロップF12およ
びF13のQ出力からは加算結果SUM2およびSUM
3が出力される。また、加算演算によりリップルキャリ
ー加算器AD2から出力されるキャリーC4はフリップ
フロップF14のQ出力から出力される。
はフォーリングエッジ型のフリップフロップF12〜F
13のD入力が接続され、フリップフロップF12およ
びF13のQ出力からは加算結果SUM2およびSUM
3が出力される。また、加算演算によりリップルキャリ
ー加算器AD2から出力されるキャリーC4はフリップ
フロップF14のQ出力から出力される。
【0046】<リップルキャリー加算器の構成>リップ
ルキャリー加算器AD1の構成を図6に示す。図6にお
いて入力データB0はANDゲートAG1およびXOR
(EXNOR)ゲートXG1の入力に与えられ、同様に
入力データA0はANDゲートAG1およびXORゲー
トXG1の入力に与えられる。ANDゲートAG1の出
力はマルチプレクサM1のa入力に与えられ、XORゲ
ートXG1の出力はマルチプレクサM1のb入力とXO
RゲートXG3の入力に与えられる。また、キャリーC
0はマルチプレクサM1のc入力と、XORゲートXG
3の入力に与えられる。マルチプレクサM1はANDゲ
ートAG1およびXORゲートXG1の出力とキャリー
C0を受けてキャリーC1を出力する。
ルキャリー加算器AD1の構成を図6に示す。図6にお
いて入力データB0はANDゲートAG1およびXOR
(EXNOR)ゲートXG1の入力に与えられ、同様に
入力データA0はANDゲートAG1およびXORゲー
トXG1の入力に与えられる。ANDゲートAG1の出
力はマルチプレクサM1のa入力に与えられ、XORゲ
ートXG1の出力はマルチプレクサM1のb入力とXO
RゲートXG3の入力に与えられる。また、キャリーC
0はマルチプレクサM1のc入力と、XORゲートXG
3の入力に与えられる。マルチプレクサM1はANDゲ
ートAG1およびXORゲートXG1の出力とキャリー
C0を受けてキャリーC1を出力する。
【0047】入力データB1はANDゲートAG2およ
びXORゲートXG2の入力に与えられ、同様に入力デ
ータA1はANDゲートAG2およびXORゲートXG
2の入力に与えられる。ANDゲートAG2の出力はマ
ルチプレクサM2のa入力に与えられ、XORゲートX
G2の出力はマルチプレクサM2のb入力とXORゲー
トXG4の入力に与えられる。また、キャリーC1はマ
ルチプレクサM2のc入力と、XORゲートXG4の入
力に与えられる。マルチプレクサM2はANDゲートA
G2およびXORゲートXG2の出力とキャリーC1を
受けてキャリーC2を出力する。
びXORゲートXG2の入力に与えられ、同様に入力デ
ータA1はANDゲートAG2およびXORゲートXG
2の入力に与えられる。ANDゲートAG2の出力はマ
ルチプレクサM2のa入力に与えられ、XORゲートX
G2の出力はマルチプレクサM2のb入力とXORゲー
トXG4の入力に与えられる。また、キャリーC1はマ
ルチプレクサM2のc入力と、XORゲートXG4の入
力に与えられる。マルチプレクサM2はANDゲートA
G2およびXORゲートXG2の出力とキャリーC1を
受けてキャリーC2を出力する。
【0048】ここで、XORゲートXG3およびXG4
の出力が加算結果SUM0およびSUM1として出力さ
れ、キャリーC2がリップルキャリー加算器AD2に与
えられることになる。リップルキャリー加算器AD2の
構成も全く同様であり、入力データB0、A0、B1、
A1をB2、A2、B3、A3に、加算結果SUM0お
よびSUM1をSUM2およびSUM3に、キャリーC
0、C1、C2をC2、C3、C4に置き換えることで
リップルキャリー加算器AD2の構成となるので、詳細
な説明は省略する。
の出力が加算結果SUM0およびSUM1として出力さ
れ、キャリーC2がリップルキャリー加算器AD2に与
えられることになる。リップルキャリー加算器AD2の
構成も全く同様であり、入力データB0、A0、B1、
A1をB2、A2、B3、A3に、加算結果SUM0お
よびSUM1をSUM2およびSUM3に、キャリーC
0、C1、C2をC2、C3、C4に置き換えることで
リップルキャリー加算器AD2の構成となるので、詳細
な説明は省略する。
【0049】<マルチプレクサの構成>図7にマルチプ
レクサM1およびM2の構成を示す。マルチプレクサM
1およびM2は同じ構成であり、PチャネルMOSトラ
ンジスタとNチャネルMOSトランジスタとを組み合わ
せて構成されたトランスミッションゲートTG10およ
びTG20とインバータI10とを有している。
レクサM1およびM2の構成を示す。マルチプレクサM
1およびM2は同じ構成であり、PチャネルMOSトラ
ンジスタとNチャネルMOSトランジスタとを組み合わ
せて構成されたトランスミッションゲートTG10およ
びTG20とインバータI10とを有している。
【0050】図7において、a入力はトランスミッショ
ンゲートTG10の入力に与えられ、c入力はトランス
ミッションゲートTG20の入力に与えられている。b
入力はトランスミッションゲートTG10のPチャネル
MOSトランジスタのゲート電極、およびトランスミッ
ションゲートTG20のNチャネルMOSトランジスタ
のゲート電極に与えられ、さらにインバータI10を介
してトランスミッションゲートTG10のNチャネルM
OSトランジスタのゲート電極およびトランスミッショ
ンゲートTG20のPチャネルMOSトランジスタのゲ
ート電極に与えられている。トランスミッションゲート
TG10およびTG20は、b入力に与えられる信号に
応じてどちらか一方が導通状態となる。その出力がキャ
リーである。
ンゲートTG10の入力に与えられ、c入力はトランス
ミッションゲートTG20の入力に与えられている。b
入力はトランスミッションゲートTG10のPチャネル
MOSトランジスタのゲート電極、およびトランスミッ
ションゲートTG20のNチャネルMOSトランジスタ
のゲート電極に与えられ、さらにインバータI10を介
してトランスミッションゲートTG10のNチャネルM
OSトランジスタのゲート電極およびトランスミッショ
ンゲートTG20のPチャネルMOSトランジスタのゲ
ート電極に与えられている。トランスミッションゲート
TG10およびTG20は、b入力に与えられる信号に
応じてどちらか一方が導通状態となる。その出力がキャ
リーである。
【0051】以上説明したように一般的な4ビットの加
算器は、構成が全く同一な2ビットのリップルキャリー
加算器を2つ使用していた。次に、図8を用いて本発明
に係る半導体集積回路を適用した4ビットの加算器の構
成について説明する。
算器は、構成が全く同一な2ビットのリップルキャリー
加算器を2つ使用していた。次に、図8を用いて本発明
に係る半導体集積回路を適用した4ビットの加算器の構
成について説明する。
【0052】図8において4ビットの加算演算を行うた
めに2ビットのリップルキャリー加算器ADが設けられ
ている。ここで、リップルキャリー加算器ADの構成は
図6を用いて説明したリップルキャリー加算器AD1の
構成と同様であるので、重複する説明は省略する。
めに2ビットのリップルキャリー加算器ADが設けられ
ている。ここで、リップルキャリー加算器ADの構成は
図6を用いて説明したリップルキャリー加算器AD1の
構成と同様であるので、重複する説明は省略する。
【0053】リップルキャリー加算器ADの入力側には
フォーリングエッジ型のフリップフロップF1〜F5の
Q出力が直に与えられている。また、フォーリングエッ
ジ型のフリップフロップF6〜F9のQ出力はPラッチ
(ポジティブラッチ)PL1〜PL4のD入力に与えら
れ、PラッチPL1〜PL4のQ出力としてリップルキ
ャリー加算器ADに与えられている。
フォーリングエッジ型のフリップフロップF1〜F5の
Q出力が直に与えられている。また、フォーリングエッ
ジ型のフリップフロップF6〜F9のQ出力はPラッチ
(ポジティブラッチ)PL1〜PL4のD入力に与えら
れ、PラッチPL1〜PL4のQ出力としてリップルキ
ャリー加算器ADに与えられている。
【0054】フリップフロップF1のD入力には図示し
ない前段の加算器からキャリーが入力され、フリップフ
ロップF2〜F9のD入力にはそれぞれ入力データB
0、A0、B1、A1、B2、A2、B3、A3が入力
される。
ない前段の加算器からキャリーが入力され、フリップフ
ロップF2〜F9のD入力にはそれぞれ入力データB
0、A0、B1、A1、B2、A2、B3、A3が入力
される。
【0055】リップルキャリー加算器ADの出力側には
Nラッチ(ネガティブラッチ)NL1およびNL2のD
入力が接続され、NラッチNL1およびNL2のQ出力
がフォーリングエッジ型のフリップフロップF10およ
びF11に与えられている。また、リップルキャリー加
算器ADの出力側にはフォーリングエッジ型のフリップ
フロップF12およびF13のD入力が直に接続されて
いる。
Nラッチ(ネガティブラッチ)NL1およびNL2のD
入力が接続され、NラッチNL1およびNL2のQ出力
がフォーリングエッジ型のフリップフロップF10およ
びF11に与えられている。また、リップルキャリー加
算器ADの出力側にはフォーリングエッジ型のフリップ
フロップF12およびF13のD入力が直に接続されて
いる。
【0056】リップルキャリー加算器ADから出力され
るキャリーは、直にフォーリングエッジ型のフリップフ
ロップF14を介して出力される経路を通る場合と、ラ
イジングエッジ型のフリップフロップRを介してリップ
ルキャリー加算器ADに再度入力する経路を通る場合が
ある。
るキャリーは、直にフォーリングエッジ型のフリップフ
ロップF14を介して出力される経路を通る場合と、ラ
イジングエッジ型のフリップフロップRを介してリップ
ルキャリー加算器ADに再度入力する経路を通る場合が
ある。
【0057】フリップフロップF10およびF11のQ
出力からは加算結果SUM0およびSUM1が出力さ
れ、フリップフロップF12およびF13のQ出力から
は加算結果SUM2およびSUM3が出力される。
出力からは加算結果SUM0およびSUM1が出力さ
れ、フリップフロップF12およびF13のQ出力から
は加算結果SUM2およびSUM3が出力される。
【0058】<ネガティブラッチおよびポジティブラッ
チの構成>ここで、図9および図10を用いてネガティ
ブラッチ(Nラッチ)およびポジティブラッチ(Pラッ
チ)の構成について説明する。
チの構成>ここで、図9および図10を用いてネガティ
ブラッチ(Nラッチ)およびポジティブラッチ(Pラッ
チ)の構成について説明する。
【0059】図9に一般的なネガティブラッチの回路図
を示す。図9において、D入力はインバータI11の入
力側に与えられ、インバータI11の出力側はトランス
ミッションゲートTG11の入力に接続されている。ま
た、インバータI11にはループを形成するようにイン
バータI12が接続され、トランスミッションゲートT
G1の出力がQ出力となっている。
を示す。図9において、D入力はインバータI11の入
力側に与えられ、インバータI11の出力側はトランス
ミッションゲートTG11の入力に接続されている。ま
た、インバータI11にはループを形成するようにイン
バータI12が接続され、トランスミッションゲートT
G1の出力がQ出力となっている。
【0060】トランスミッションゲートTG11はPチ
ャネルMOSトランジスタとNチャネルMOSトランジ
スタとを組み合わせて構成されており、クロック信号C
LKはインバータI13を介してトランスミッションゲ
ートTG11のNチャネルMOSトランジスタのゲート
電極に与えられている。また、クロック信号CLKは直
にトランスミッションゲートTG11のPチャネルMO
Sトランジスタのゲート電極にも与えられる。
ャネルMOSトランジスタとNチャネルMOSトランジ
スタとを組み合わせて構成されており、クロック信号C
LKはインバータI13を介してトランスミッションゲ
ートTG11のNチャネルMOSトランジスタのゲート
電極に与えられている。また、クロック信号CLKは直
にトランスミッションゲートTG11のPチャネルMO
Sトランジスタのゲート電極にも与えられる。
【0061】このような構成のNラッチの動作ついて図
9を参照しつつ説明する。まず、クロック信号CLKが
「H」から「L」になった場合は、トランスミッション
ゲートTG11は導通状態になり、インバータI11お
よびI12で構成されるループ回路に保持されていた信
号はQ出力から出力される。
9を参照しつつ説明する。まず、クロック信号CLKが
「H」から「L」になった場合は、トランスミッション
ゲートTG11は導通状態になり、インバータI11お
よびI12で構成されるループ回路に保持されていた信
号はQ出力から出力される。
【0062】次にクロック信号CLKが「L」から
「H」になるとトランスミッションゲートTG11は非
導通状態になり信号は出力されない。
「H」になるとトランスミッションゲートTG11は非
導通状態になり信号は出力されない。
【0063】ここで、トランスミッションゲートTG1
1が導通状態になることを「出力が開く」と呼称し、ト
ランスミッションゲートTG11が非導通状態になるこ
とを「出力が閉じる」と呼称する。
1が導通状態になることを「出力が開く」と呼称し、ト
ランスミッションゲートTG11が非導通状態になるこ
とを「出力が閉じる」と呼称する。
【0064】従って、Nラッチの動作をかいつまんで説
明するならば、クロック信号CLKが「L」となってい
る間は出力が開いており、クロック信号が「H」となっ
ている間は出力が閉じているということになる。なお、
出力に対する「入力」は常に開いていることになる。
明するならば、クロック信号CLKが「L」となってい
る間は出力が開いており、クロック信号が「H」となっ
ている間は出力が閉じているということになる。なお、
出力に対する「入力」は常に開いていることになる。
【0065】図10に一般的なPラッチの回路図を示
す。図10において、D入力はインバータI11の入力
側に与えられ、インバータI11の出力側はトランスミ
ッションゲートTG11の入力に接続されている。ま
た、インバータI11にはループを形成するようにイン
バータI12が接続され、トランスミッションゲートT
G1の出力がQ出力となっている。
す。図10において、D入力はインバータI11の入力
側に与えられ、インバータI11の出力側はトランスミ
ッションゲートTG11の入力に接続されている。ま
た、インバータI11にはループを形成するようにイン
バータI12が接続され、トランスミッションゲートT
G1の出力がQ出力となっている。
【0066】トランスミッションゲートTG11はPチ
ャネルMOSトランジスタとNチャネルMOSトランジ
スタとを組み合わせて構成されており、クロック信号C
LKはインバータI13を介してトランスミッションゲ
ートTG11のPチャネルMOSトランジスタのゲート
電極に与えられている。また、クロック信号CLKは直
にトランスミッションゲートTG11のNチャネルMO
Sトランジスタのゲート電極にも与えられる。
ャネルMOSトランジスタとNチャネルMOSトランジ
スタとを組み合わせて構成されており、クロック信号C
LKはインバータI13を介してトランスミッションゲ
ートTG11のPチャネルMOSトランジスタのゲート
電極に与えられている。また、クロック信号CLKは直
にトランスミッションゲートTG11のNチャネルMO
Sトランジスタのゲート電極にも与えられる。
【0067】このような構成のPラッチの動作について
図10を参照しつつ説明する。まず、クロック信号CL
Kが「L」から「H」になった場合は、トランスミッシ
ョンゲートTG11は導通状態になり、インバータI1
1およびI12で構成されるループ回路に保持されてい
た信号はQ出力から出力される。
図10を参照しつつ説明する。まず、クロック信号CL
Kが「L」から「H」になった場合は、トランスミッシ
ョンゲートTG11は導通状態になり、インバータI1
1およびI12で構成されるループ回路に保持されてい
た信号はQ出力から出力される。
【0068】次にクロック信号CLKが「H」から
「L」になるとトランスミッションゲートTG11は非
導通状態になり信号は出力されない。
「L」になるとトランスミッションゲートTG11は非
導通状態になり信号は出力されない。
【0069】Pラッチの動作をかいつまんで説明するな
らば、クロック信号CLKが「H」となっている間は出
力が開いており、クロック信号が「L」となっている間
は出力が閉じているということになる。なお、出力に対
する「入力」は常に開いていることになる。
らば、クロック信号CLKが「H」となっている間は出
力が開いており、クロック信号が「L」となっている間
は出力が閉じているということになる。なお、出力に対
する「入力」は常に開いていることになる。
【0070】次に、図8に示した4ビットの加算器の動
作を説明するためのブロック図を図11に示す。図11
において中央の破線で示された部分が論理手段Aを有す
るロジック部200である。ロジック部200の入力側
および出力側にはパイプラインレジスタ12および22
が破線で示されている。
作を説明するためのブロック図を図11に示す。図11
において中央の破線で示された部分が論理手段Aを有す
るロジック部200である。ロジック部200の入力側
および出力側にはパイプラインレジスタ12および22
が破線で示されている。
【0071】パイプラインレジスタ12は図8に示した
フォーリングエッジ型のフリップフロップF1〜F9で
構成されるレジスタであり、機能別に3つに分けて示さ
れている。パイプラインレジスタ121には図示しない
前段のロジック部からキャリーが与えられる。これは図
8に示したフリップフロップF1に対応する。パイプラ
インレジスタ122には図示しない前段のロジック部か
ら入力データB0、A0、B1、A1が与えられる。こ
れは図8に示したフリップフロップF2〜F5に対応す
る。パイプラインレジスタ123には図示しない前段の
ロジック部から入力データB2、A2、B3、A3が与
えられる。これは図8に示したフリップフロップF6〜
F9に対応する。
フォーリングエッジ型のフリップフロップF1〜F9で
構成されるレジスタであり、機能別に3つに分けて示さ
れている。パイプラインレジスタ121には図示しない
前段のロジック部からキャリーが与えられる。これは図
8に示したフリップフロップF1に対応する。パイプラ
インレジスタ122には図示しない前段のロジック部か
ら入力データB0、A0、B1、A1が与えられる。こ
れは図8に示したフリップフロップF2〜F5に対応す
る。パイプラインレジスタ123には図示しない前段の
ロジック部から入力データB2、A2、B3、A3が与
えられる。これは図8に示したフリップフロップF6〜
F9に対応する。
【0072】パイプラインレジスタ22は図8に示した
フォーリングエッジ型のフリップフロップF10〜F1
4で構成されるレジスタであり、機能別に3つに分けて
示されている。パイプラインレジスタ221は図示しな
い後段のロジック部に対して加算結果SUM0およびS
UM1を出力する。これは図8に示したフリップフロッ
プF10およびF11に対応する。パイプラインレジス
タ222は図示しない後段のロジック部に対して加算結
果SUM2およびSUM3を出力する。これは図8に示
したフリップフロップF12およびF13に対応する。
パイプラインレジスタ223は図示しない後段のロジッ
ク部に対してキャリーを出力する。これは図8に示した
フリップフロップF14に対応する。
フォーリングエッジ型のフリップフロップF10〜F1
4で構成されるレジスタであり、機能別に3つに分けて
示されている。パイプラインレジスタ221は図示しな
い後段のロジック部に対して加算結果SUM0およびS
UM1を出力する。これは図8に示したフリップフロッ
プF10およびF11に対応する。パイプラインレジス
タ222は図示しない後段のロジック部に対して加算結
果SUM2およびSUM3を出力する。これは図8に示
したフリップフロップF12およびF13に対応する。
パイプラインレジスタ223は図示しない後段のロジッ
ク部に対してキャリーを出力する。これは図8に示した
フリップフロップF14に対応する。
【0073】次にロジック部200の構成について説明
する。パイプラインレジスタ121および122は、そ
れぞれ信号線aおよびbを介して論理手段Aに接続され
ている。論理手段Aは図8に示すリップルキャリー加算
器ADに対応する。
する。パイプラインレジスタ121および122は、そ
れぞれ信号線aおよびbを介して論理手段Aに接続され
ている。論理手段Aは図8に示すリップルキャリー加算
器ADに対応する。
【0074】パイプラインレジスタ123の出力はPラ
ッチ32に接続され、Pラッチ32は信号線cを介して
信号線bに接続される。Pラッチ32は図8に示すPラ
ッチPL1〜PL4に対応する。
ッチ32に接続され、Pラッチ32は信号線cを介して
信号線bに接続される。Pラッチ32は図8に示すPラ
ッチPL1〜PL4に対応する。
【0075】論理手段Aの出力は信号線dを介してNラ
ッチ42に接続され、Nラッチ42は信号線eを介して
パイプラインレジスタ222に接続されている。また、
論理手段Aの出力は信号線dに接続される信号線fを介
してパイプラインレジスタ221に接続されている。論
理手段Aの出力はさらに、信号線gを介してパイプライ
ンレジスタ223に接続され、信号線gに接続される信
号線hを介してレジスタ52にも接続されている。レジ
スタ52は図8に示すライジングエッジ型のフリップフ
ロップRに対応し、レジスタ52は信号線iを介して信
号線aに接続されている。
ッチ42に接続され、Nラッチ42は信号線eを介して
パイプラインレジスタ222に接続されている。また、
論理手段Aの出力は信号線dに接続される信号線fを介
してパイプラインレジスタ221に接続されている。論
理手段Aの出力はさらに、信号線gを介してパイプライ
ンレジスタ223に接続され、信号線gに接続される信
号線hを介してレジスタ52にも接続されている。レジ
スタ52は図8に示すライジングエッジ型のフリップフ
ロップRに対応し、レジスタ52は信号線iを介して信
号線aに接続されている。
【0076】<ロジック部200の動作について>以
下、図11を用いてロジック部200の動作を説明す
る。まず、クロック信号CLKが「H」から「L」に変
化すると、パイプラインレジスタ121〜123の出
力、すなわちフォーリングエッジ型のフリップフロップ
F1からF9の出力が開く。パイプラインレジスタ12
1および122内に保持された前段のロジック部からの
入力信号IS1およびIS2、すなわちキャリーC0お
よび入力データB0、A0、B1、A1は信号線aおよ
びbを介して論理手段Aに与えられる。
下、図11を用いてロジック部200の動作を説明す
る。まず、クロック信号CLKが「H」から「L」に変
化すると、パイプラインレジスタ121〜123の出
力、すなわちフォーリングエッジ型のフリップフロップ
F1からF9の出力が開く。パイプラインレジスタ12
1および122内に保持された前段のロジック部からの
入力信号IS1およびIS2、すなわちキャリーC0お
よび入力データB0、A0、B1、A1は信号線aおよ
びbを介して論理手段Aに与えられる。
【0077】このときパイプラインレジスタ123内に
保持された前段のロジック部からの入力信号IS3、す
なわち入力データB2、A2、B3、A3はPラッチ3
2に与えられるが、Pラッチ32はの出力は閉じてお
り、入力信号IS3は論理手段Aには与えられない。論
理手段A、すなわちリップルキャリー加算器ADにおい
て入力信号IS1およびIS2に基づいて下位2ビット
の加算演算が実行され、信号S10および信号S20、
すなわちキャリーC2および加算結果SUM0、SUM
1がそれぞれ信号線gおよびdに出力される。
保持された前段のロジック部からの入力信号IS3、す
なわち入力データB2、A2、B3、A3はPラッチ3
2に与えられるが、Pラッチ32はの出力は閉じてお
り、入力信号IS3は論理手段Aには与えられない。論
理手段A、すなわちリップルキャリー加算器ADにおい
て入力信号IS1およびIS2に基づいて下位2ビット
の加算演算が実行され、信号S10および信号S20、
すなわちキャリーC2および加算結果SUM0、SUM
1がそれぞれ信号線gおよびdに出力される。
【0078】信号S20は信号線dを介してNラッチ4
2に与えられる。Nラッチ42の出力は開いており、信
号S20は信号線eを介してパイプラインレジスタ22
2に与えられるが、パイプラインレジスタ222はフォ
ーリングエッジ型のフリップフロップであるので入力は
閉じており、信号S20は保持されない。また、信号S
20は信号線dから信号線fを介してパイプラインレジ
スタ221に与えられるが、パイプラインレジスタ22
1はフォーリングエッジ型のフリップフロップであるの
で入力は閉じており、信号S20は保持されない。
2に与えられる。Nラッチ42の出力は開いており、信
号S20は信号線eを介してパイプラインレジスタ22
2に与えられるが、パイプラインレジスタ222はフォ
ーリングエッジ型のフリップフロップであるので入力は
閉じており、信号S20は保持されない。また、信号S
20は信号線dから信号線fを介してパイプラインレジ
スタ221に与えられるが、パイプラインレジスタ22
1はフォーリングエッジ型のフリップフロップであるの
で入力は閉じており、信号S20は保持されない。
【0079】一方、信号S10は信号線gから信号線h
を介してレジスタ52に与えられる。レジスタ52はラ
イジングエッジ型のフリップフロップであるので入力は
開いており、信号S10は保持される。また、信号S1
0は信号線gを介してパイプラインレジスタ223に与
えられるが、パイプラインレジスタ221はフォーリン
グエッジ型のフリップフロップであるので入力は閉じて
おり、信号S10は保持されない。
を介してレジスタ52に与えられる。レジスタ52はラ
イジングエッジ型のフリップフロップであるので入力は
開いており、信号S10は保持される。また、信号S1
0は信号線gを介してパイプラインレジスタ223に与
えられるが、パイプラインレジスタ221はフォーリン
グエッジ型のフリップフロップであるので入力は閉じて
おり、信号S10は保持されない。
【0080】次にクロック信号CLKが「L」から
「H」に変化すると、パイプラインレジスタ121〜1
23の出力は閉じて、前段のロジック部からの入力信号
IS1〜IS3は途絶える。このとき、Pラッチ32の
出力が開いて保持されていた入力信号IS3が出力され
る。入力信号IS3は信号線cから信号線bを介して論
理手段Aに与えられる。また、レジスタ52の出力も開
くので、保持されていた信号S10も論理手段Aに与え
られる。このとき、Nラッチ42の出力は閉じパイプラ
インレジスタ222の入力が開くので、パイプラインレ
ジスタ222に信号S10が保持される。
「H」に変化すると、パイプラインレジスタ121〜1
23の出力は閉じて、前段のロジック部からの入力信号
IS1〜IS3は途絶える。このとき、Pラッチ32の
出力が開いて保持されていた入力信号IS3が出力され
る。入力信号IS3は信号線cから信号線bを介して論
理手段Aに与えられる。また、レジスタ52の出力も開
くので、保持されていた信号S10も論理手段Aに与え
られる。このとき、Nラッチ42の出力は閉じパイプラ
インレジスタ222の入力が開くので、パイプラインレ
ジスタ222に信号S10が保持される。
【0081】論理手段Aにおいて入力信号IS10およ
びIS3に基づいて上位2ビットの加算演算が実行さ
れ、信号S100および信号S30、すなわちキャリー
C4および加算結果SUM2、SUM3がそれぞれ信号
線gおよびdに出力される。
びIS3に基づいて上位2ビットの加算演算が実行さ
れ、信号S100および信号S30、すなわちキャリー
C4および加算結果SUM2、SUM3がそれぞれ信号
線gおよびdに出力される。
【0082】信号S100は信号線gを介してパイプラ
インレジスタ223に与えられ、パイプラインレジスタ
223に保持される。また、一方でレジスタ52にも与
えられるが、入力は閉じているので信号S100は保持
されない。
インレジスタ223に与えられ、パイプラインレジスタ
223に保持される。また、一方でレジスタ52にも与
えられるが、入力は閉じているので信号S100は保持
されない。
【0083】信号S30は信号線dから信号線fを介し
てパイプラインレジスタ221に与えられ、パイプライ
ンレジスタ221に保持される。また、一方でNラッチ
42にも与えられるが、出力が閉じているので信号S3
0はパイプラインレジスタ222には与えられない。
てパイプラインレジスタ221に与えられ、パイプライ
ンレジスタ221に保持される。また、一方でNラッチ
42にも与えられるが、出力が閉じているので信号S3
0はパイプラインレジスタ222には与えられない。
【0084】従って、クロック信号CLKが次に「H」
から「L」に変化する前には信号S100、信号S2
0、信号S30がパイプラインレジスタ221〜22
3、すなわちパイプラインレジスタ22に保持されるこ
とになる。よって、クロック信号CLKが次に「H」か
ら「L」に変化すると、パイプラインレジスタ22の出
力が開いて、信号S100、信号S20、信号S30は
後段のロジック部に与えられ、パイプラインレジスタ1
2の出力が開いて新たな入力信号が前段のロジック部か
ら与えられることになる。
から「L」に変化する前には信号S100、信号S2
0、信号S30がパイプラインレジスタ221〜22
3、すなわちパイプラインレジスタ22に保持されるこ
とになる。よって、クロック信号CLKが次に「H」か
ら「L」に変化すると、パイプラインレジスタ22の出
力が開いて、信号S100、信号S20、信号S30は
後段のロジック部に与えられ、パイプラインレジスタ1
2の出力が開いて新たな入力信号が前段のロジック部か
ら与えられることになる。
【0085】以上のような動作をするロジック部200
を用いて4ビットの加算器を構成することにより、2ビ
ットのリップルキャリー加算器を2つ設ける必要がなく
なるのでロジック部のハードウエアが小さくなるという
効果が得られる。この効果をトランジスタ数で比較する
と、本発明を適用しない場合の4ビットの加算器におい
ては224個のトランジスタが必要なのに対して、ロジ
ック部200を用いて構成した4ビットの加算器におい
ては166個となり、トランジスタ数を26%削減する
ことができる。
を用いて4ビットの加算器を構成することにより、2ビ
ットのリップルキャリー加算器を2つ設ける必要がなく
なるのでロジック部のハードウエアが小さくなるという
効果が得られる。この効果をトランジスタ数で比較する
と、本発明を適用しない場合の4ビットの加算器におい
ては224個のトランジスタが必要なのに対して、ロジ
ック部200を用いて構成した4ビットの加算器におい
ては166個となり、トランジスタ数を26%削減する
ことができる。
【0086】<第3の実施例> <ロジック部300の構成について>図12に本発明に
係る半導体集積回路の第3の実施例として、ロジック部
300の構成をブロック図で示す。図12においてロジ
ック部300の入力側および出力側にそれぞれパイプラ
インレジスタ13および23が接続されている。ロジッ
ク部300は論理手段AX、論理手段AY、論理手段
B、論理手段Cを有し、パイプラインレジスタ13の出
力は信号線aを介して論理手段AXに接続され、論理手
段AXと論理手段AYは信号線bによって接続されてい
る。論理手段AYは信号線cを介して論理手段Bに接続
され、論理手段Bは信号線dを介してレジスタ53の入
力に接続されている。
係る半導体集積回路の第3の実施例として、ロジック部
300の構成をブロック図で示す。図12においてロジ
ック部300の入力側および出力側にそれぞれパイプラ
インレジスタ13および23が接続されている。ロジッ
ク部300は論理手段AX、論理手段AY、論理手段
B、論理手段Cを有し、パイプラインレジスタ13の出
力は信号線aを介して論理手段AXに接続され、論理手
段AXと論理手段AYは信号線bによって接続されてい
る。論理手段AYは信号線cを介して論理手段Bに接続
され、論理手段Bは信号線dを介してレジスタ53の入
力に接続されている。
【0087】また、論理手段AYは信号線eを介して論
理手段Cにも接続され、論理手段Cは信号線fを介して
パイプラインレジスタ23の入力に接続されている。こ
こで、レジスタ53の出力は信号線gを介して信号線a
に接続されている。パイプラインレジスタ13および2
3とレジスタ53にはクロック信号CLKが与えられる
構成になっている。
理手段Cにも接続され、論理手段Cは信号線fを介して
パイプラインレジスタ23の入力に接続されている。こ
こで、レジスタ53の出力は信号線gを介して信号線a
に接続されている。パイプラインレジスタ13および2
3とレジスタ53にはクロック信号CLKが与えられる
構成になっている。
【0088】なお、パイプラインレジスタ13および2
3はフォーリングエッジ型のフリップフロップを用いた
レジスタであり、レジスタ53はライジングエッジ型の
フリップフロップを用いたレジスタである。
3はフォーリングエッジ型のフリップフロップを用いた
レジスタであり、レジスタ53はライジングエッジ型の
フリップフロップを用いたレジスタである。
【0089】<ロジック部300の動作について>次に
図12を用いてロジック部300の動作について説明す
る。まずクロック信号CLKが「H」から「L」に変化
すると、パイプラインレジスタ13の出力、すなわちフ
ォーリングエッジ型のフリップフロップの出力が開いて
パイプラインレジスタ13内に保持された前段のロジッ
ク部からの入力信号ISが信号線aに与えられる。
図12を用いてロジック部300の動作について説明す
る。まずクロック信号CLKが「H」から「L」に変化
すると、パイプラインレジスタ13の出力、すなわちフ
ォーリングエッジ型のフリップフロップの出力が開いて
パイプラインレジスタ13内に保持された前段のロジッ
ク部からの入力信号ISが信号線aに与えられる。
【0090】入力信号ISは論理手段AXを通過して信
号S1として信号線bに与えられ、続いて論理手段AY
を通過して信号S2として信号線cを介して論理手段B
に与えられ、論理手段Bを通過して信号S3として信号
線dを介してレジスタ53に与えられる。このときレジ
スタ53の入力、すなわちライジングエッジ型のフリッ
プフロップの入力は開いており、信号S3はレジスタ5
3に保持される。しかし、レジスタ53の出力は閉じて
いるので、信号S3が信号線aに与えられることはな
い。
号S1として信号線bに与えられ、続いて論理手段AY
を通過して信号S2として信号線cを介して論理手段B
に与えられ、論理手段Bを通過して信号S3として信号
線dを介してレジスタ53に与えられる。このときレジ
スタ53の入力、すなわちライジングエッジ型のフリッ
プフロップの入力は開いており、信号S3はレジスタ5
3に保持される。しかし、レジスタ53の出力は閉じて
いるので、信号S3が信号線aに与えられることはな
い。
【0091】一方で、信号S2は信号線eを介して論理
手段Cにも与えられ、論理手段Cを通過して信号S21
として信号線fを介してパイプラインレジスタ23に与
えられるが、パイプラインレジスタ23の入力、すなわ
ちフォーリングエッジ型のフリップフロップの入力は閉
じているので、信号S21はパイプラインレジスタ23
には保持されない。
手段Cにも与えられ、論理手段Cを通過して信号S21
として信号線fを介してパイプラインレジスタ23に与
えられるが、パイプラインレジスタ23の入力、すなわ
ちフォーリングエッジ型のフリップフロップの入力は閉
じているので、信号S21はパイプラインレジスタ23
には保持されない。
【0092】次にクロック信号CLKが「L」から
「H」に変化すると、パイプラインレジスタ13の出力
は閉じ、レジスタ53の出力が開く。従って、レジスタ
53に保持されていた信号S3が信号線aに与えられ、
信号S3は論理手段AXを通過して信号S4として信号
線bに与えられ、続いて論理手段AYに与えられ、論理
手段AYを通過して信号S5として信号線cに与えられ
る。
「H」に変化すると、パイプラインレジスタ13の出力
は閉じ、レジスタ53の出力が開く。従って、レジスタ
53に保持されていた信号S3が信号線aに与えられ、
信号S3は論理手段AXを通過して信号S4として信号
線bに与えられ、続いて論理手段AYに与えられ、論理
手段AYを通過して信号S5として信号線cに与えられ
る。
【0093】信号S5は信号線eを介して論理手段Cに
与えられ、論理手段Cを通過して信号S6としてパイプ
ラインレジスタ23に与えられる。このとき、パイプラ
インレジスタ23の入力は開いているので、信号S6は
パイプラインレジスタ23に保持されることになる。
与えられ、論理手段Cを通過して信号S6としてパイプ
ラインレジスタ23に与えられる。このとき、パイプラ
インレジスタ23の入力は開いているので、信号S6は
パイプラインレジスタ23に保持されることになる。
【0094】一方、信号S5は論理手段Bを通過して信
号S51として信号線dを介してレジスタ53にも与え
られるが、レジスタ53の入力は閉じているので、信号
S51は保持されない。
号S51として信号線dを介してレジスタ53にも与え
られるが、レジスタ53の入力は閉じているので、信号
S51は保持されない。
【0095】次に再びクロック信号CLKが「H」から
「L」に変化すると、パイプラインレジスタ23に保持
されていた信号S6、すなわち論理動作AX+AY+B
+AX+AY+Cを施された信号が次段のロジック部へ
と与えられ、前段のロジック部からの新しい入力信号が
信号線aに与えられる。
「L」に変化すると、パイプラインレジスタ23に保持
されていた信号S6、すなわち論理動作AX+AY+B
+AX+AY+Cを施された信号が次段のロジック部へ
と与えられ、前段のロジック部からの新しい入力信号が
信号線aに与えられる。
【0096】以上の動作を図13に模式的に示す。図1
3において、クロック信号CLKに対応してAX、A
Y、B、AX、AY、Cの符号を付されたブロックが順
に並んでいる。これは、クロック信号が「L」である前
半の期間において論理動作AX、AY、Bが施され、ク
ロック信号が「H」である後半の期間において論理動作
AX、AY、Cが施されることを表している。
3において、クロック信号CLKに対応してAX、A
Y、B、AX、AY、Cの符号を付されたブロックが順
に並んでいる。これは、クロック信号が「L」である前
半の期間において論理動作AX、AY、Bが施され、ク
ロック信号が「H」である後半の期間において論理動作
AX、AY、Cが施されることを表している。
【0097】従って、本発明に係る半導体集積回路によ
れば、論理手段AXおよびAYのように連続した構成で
あっても、論理手段AXおよびAYを2回使用すること
で、ロジック部内に2組の連続した論理手段AXおよび
AYを設けることなく論理動作AX+AY+B+AX+
AY+Cを施すことが可能となり、ロジック部のハード
ウエアを小さくできるという効果が得られる。
れば、論理手段AXおよびAYのように連続した構成で
あっても、論理手段AXおよびAYを2回使用すること
で、ロジック部内に2組の連続した論理手段AXおよび
AYを設けることなく論理動作AX+AY+B+AX+
AY+Cを施すことが可能となり、ロジック部のハード
ウエアを小さくできるという効果が得られる。
【0098】<第4の実施例> <ロジック部400の構成について>図14に本発明に
係る半導体集積回路の第4の実施例として、ロジック部
400の構成をブロック図で示す。図14においてロジ
ック部400の入力側および出力側にそれぞれパイプラ
インレジスタ14および24が接続されている。ロジッ
ク部400は論理手段AX、論理手段AY、論理手段
B、論理手段Cを有し、パイプラインレジスタ14の出
力は信号線aを介して論理手段AXに接続され、論理手
段AXと論理手段Bは信号線bによって接続されてい
る。論理手段Bは信号線cを介してNラッチ43の入力
に接続され、Nラッチ43の出力は信号線dを介して論
理手段AYに接続されている。論理手段AYは信号線e
に接続された信号線fを介してレジスタ54の入力に接
続され、レジスタ54の出力は信号線jを介して信号線
dに接続されている。また論理手段AYは信号線eを介
して論理手段Cにも接続され、論理手段Cは信号線gを
介してパイプラインレジスタ24に接続されている。
係る半導体集積回路の第4の実施例として、ロジック部
400の構成をブロック図で示す。図14においてロジ
ック部400の入力側および出力側にそれぞれパイプラ
インレジスタ14および24が接続されている。ロジッ
ク部400は論理手段AX、論理手段AY、論理手段
B、論理手段Cを有し、パイプラインレジスタ14の出
力は信号線aを介して論理手段AXに接続され、論理手
段AXと論理手段Bは信号線bによって接続されてい
る。論理手段Bは信号線cを介してNラッチ43の入力
に接続され、Nラッチ43の出力は信号線dを介して論
理手段AYに接続されている。論理手段AYは信号線e
に接続された信号線fを介してレジスタ54の入力に接
続され、レジスタ54の出力は信号線jを介して信号線
dに接続されている。また論理手段AYは信号線eを介
して論理手段Cにも接続され、論理手段Cは信号線gを
介してパイプラインレジスタ24に接続されている。
【0099】また、論理手段AXは信号線bに接続され
た信号線hを介してPラッチ33の入力にも接続され、
Pラッチ33の出力は信号線iを介して信号線dに接続
されている。
た信号線hを介してPラッチ33の入力にも接続され、
Pラッチ33の出力は信号線iを介して信号線dに接続
されている。
【0100】ここで、パイプラインレジスタ14および
24とレジスタ54、Pラッチ33および43にはクロ
ック信号CLKが与えられる構成になっている。なお、
パイプラインレジスタ14および24はフォーリングエ
ッジ型のフリップフロップを用いたレジスタであり、レ
ジスタ54はライジングエッジ型のフリップフロップを
用いたレジスタである。
24とレジスタ54、Pラッチ33および43にはクロ
ック信号CLKが与えられる構成になっている。なお、
パイプラインレジスタ14および24はフォーリングエ
ッジ型のフリップフロップを用いたレジスタであり、レ
ジスタ54はライジングエッジ型のフリップフロップを
用いたレジスタである。
【0101】<ロジック部400の動作について>次に
図14を用いてロジック部400の動作について説明す
る。まずクロック信号CLKが「H」から「L」に変化
すると、パイプラインレジスタ14の出力、すなわちフ
ォーリングエッジ型のフリップフロップの出力が開いて
パイプラインレジスタ14内に保持された前段のロジッ
ク部からの入力信号ISが信号線aに与えられる。
図14を用いてロジック部400の動作について説明す
る。まずクロック信号CLKが「H」から「L」に変化
すると、パイプラインレジスタ14の出力、すなわちフ
ォーリングエッジ型のフリップフロップの出力が開いて
パイプラインレジスタ14内に保持された前段のロジッ
ク部からの入力信号ISが信号線aに与えられる。
【0102】入力信号ISは論理手段AXを通過して信
号S1として信号線bに与えられ、続いて論理手段Bを
通過して信号S2として信号線cを介してNラッチ43
の入力に与えられる。Nラッチ43はネガティブラッチ
であるので出力は開いており、信号S2は信号線dを介
して論理手段AYに与えられる。
号S1として信号線bに与えられ、続いて論理手段Bを
通過して信号S2として信号線cを介してNラッチ43
の入力に与えられる。Nラッチ43はネガティブラッチ
であるので出力は開いており、信号S2は信号線dを介
して論理手段AYに与えられる。
【0103】一方で、信号S1は信号線hを介してPラ
ッチ33に与えられるが、Pラッチ33はポジティブラ
ッチであるので出力は閉じており、信号S1が信号線i
に与えられることはない。
ッチ33に与えられるが、Pラッチ33はポジティブラ
ッチであるので出力は閉じており、信号S1が信号線i
に与えられることはない。
【0104】信号S2は論理手段AYを通過して信号S
3として信号線eから信号線fを介してレジスタ54に
与えられる。このときレジスタ54の入力、すなわちラ
イジングエッジ型のフリップフロップの入力は開いてお
り、信号S3はレジスタ54に保持される。しかし、レ
ジスタ54の出力は閉じているので、信号S3が信号線
aに与えられることはない。
3として信号線eから信号線fを介してレジスタ54に
与えられる。このときレジスタ54の入力、すなわちラ
イジングエッジ型のフリップフロップの入力は開いてお
り、信号S3はレジスタ54に保持される。しかし、レ
ジスタ54の出力は閉じているので、信号S3が信号線
aに与えられることはない。
【0105】一方で信号S3は信号線eを介して論理手
段Cに与えられ、論理手段Cを通過して信号S31とし
てパイプラインレジスタ24に与えられる。このときパ
イプラインレジスタ24の入力、すなわちフォーリング
エッジ型のフリップフロップの入力は閉じており、信号
S31は保持されない。
段Cに与えられ、論理手段Cを通過して信号S31とし
てパイプラインレジスタ24に与えられる。このときパ
イプラインレジスタ24の入力、すなわちフォーリング
エッジ型のフリップフロップの入力は閉じており、信号
S31は保持されない。
【0106】次にクロック信号CLKが「L」から
「H」に変化すると、パイプラインレジスタ14の出力
が閉じ、レジスタ54の出力が開いてレジスタ54に保
持された信号S3が信号線jから信号線aを介して論理
手段AXに与えられる。
「H」に変化すると、パイプラインレジスタ14の出力
が閉じ、レジスタ54の出力が開いてレジスタ54に保
持された信号S3が信号線jから信号線aを介して論理
手段AXに与えられる。
【0107】信号S3は論理手段AXを通過して信号S
4として信号線hを介してPラッチ33に与えられる。
このときPラッチ33の出力は開いているので信号S4
は信号線iから信号線dを介して論理手段AYに与えら
れる。
4として信号線hを介してPラッチ33に与えられる。
このときPラッチ33の出力は開いているので信号S4
は信号線iから信号線dを介して論理手段AYに与えら
れる。
【0108】一方で、信号S4は信号線bを介して論理
手段Bにも与えられ、論理手段Bを通過して信号S41
としてNラッチ43に与えられるが、このときNラッチ
43の出力は閉じているので信号S41は信号線dには
与えられない。
手段Bにも与えられ、論理手段Bを通過して信号S41
としてNラッチ43に与えられるが、このときNラッチ
43の出力は閉じているので信号S41は信号線dには
与えられない。
【0109】信号S4は論理手段AYを通過して信号S
5として信号線eを介して論理手段Cに与えられ、論理
手段Cを通過して信号S6としてパイプラインレジスタ
24に与えられる。パイプラインレジスタ24の入力は
開いているので、信号6はパイプラインレジスタ24に
保持されることになる。
5として信号線eを介して論理手段Cに与えられ、論理
手段Cを通過して信号S6としてパイプラインレジスタ
24に与えられる。パイプラインレジスタ24の入力は
開いているので、信号6はパイプラインレジスタ24に
保持されることになる。
【0110】一方で、信号S5は信号線eから信号線f
を介してレジスタ54にも与えられるが、このときレジ
スタ54の入力は閉じているので信号S5は保持されな
い。
を介してレジスタ54にも与えられるが、このときレジ
スタ54の入力は閉じているので信号S5は保持されな
い。
【0111】次に再びクロック信号CLKが「H」から
「L」に変化すると、パイプラインレジスタ24に保持
されていた信号S6、すなわち論理動作AX+B+AY
+AX+AY+Cを施された信号が次段のロジック部へ
と与えられ、前段のロジック部からの新しい入力信号が
信号線aに与えられる。
「L」に変化すると、パイプラインレジスタ24に保持
されていた信号S6、すなわち論理動作AX+B+AY
+AX+AY+Cを施された信号が次段のロジック部へ
と与えられ、前段のロジック部からの新しい入力信号が
信号線aに与えられる。
【0112】以上の動作を図15に模式的に示す。図1
5において、クロック信号CLKに対応してAX、B、
AY、AX、AY、Cの符号を付されたブロックが順に
並んでいる。これは、クロック信号が「L」である前半
の期間において論理動作AX、B、AYが施され、クロ
ック信号が「H」である後半の期間において論理動作A
X、AY、Cが施されることを表している。
5において、クロック信号CLKに対応してAX、B、
AY、AX、AY、Cの符号を付されたブロックが順に
並んでいる。これは、クロック信号が「L」である前半
の期間において論理動作AX、B、AYが施され、クロ
ック信号が「H」である後半の期間において論理動作A
X、AY、Cが施されることを表している。
【0113】従って、本発明に係る半導体集積回路によ
れば、論理手段AXおよびAYのように、間に論理手段
Bを挟んで離れた構成であっても、論理手段AXおよび
AYを2回使用することで、ロジック部内に論理手段A
XおよびAYを2つずつ設けることなく論理動作AX+
B+AY+AX+AY+Cを施すことが可能となり、ロ
ジック部のハードウエアを小さくできるという効果が得
られる。
れば、論理手段AXおよびAYのように、間に論理手段
Bを挟んで離れた構成であっても、論理手段AXおよび
AYを2回使用することで、ロジック部内に論理手段A
XおよびAYを2つずつ設けることなく論理動作AX+
B+AY+AX+AY+Cを施すことが可能となり、ロ
ジック部のハードウエアを小さくできるという効果が得
られる。
【0114】<第5の実施例> <ロジック部500の構成について>図16に本発明に
係る半導体集積回路の第5の実施例として、ロジック部
500の構成をブロック図で示す。図16においてロジ
ック部500の入力側および出力側にそれぞれパイプラ
インレジスタ15および25が接続されている。ロジッ
ク部500は論理手段A、論理手段B、論理手段Cを有
し、パイプラインレジスタ15の出力は信号線aを介し
て論理手段Aに接続され、論理手段Aは信号線bを介し
てNラッチ44の入力に接続され、Nラッチ44の出力
は信号線cを介して論理手段Bに接続されている。
係る半導体集積回路の第5の実施例として、ロジック部
500の構成をブロック図で示す。図16においてロジ
ック部500の入力側および出力側にそれぞれパイプラ
インレジスタ15および25が接続されている。ロジッ
ク部500は論理手段A、論理手段B、論理手段Cを有
し、パイプラインレジスタ15の出力は信号線aを介し
て論理手段Aに接続され、論理手段Aは信号線bを介し
てNラッチ44の入力に接続され、Nラッチ44の出力
は信号線cを介して論理手段Bに接続されている。
【0115】論理手段Bは信号線dを介してNラッチ4
5の入力に接続され、Nラッチ45の出力は信号線eを
介して論理手段Cに接続され、論理手段Cは信号線fを
介してパイプラインレジスタ25に接続されている。一
方で、論理手段Cは信号線fに接続された信号線gを介
してレジスタ55の入力にも接続され、レジスタ55の
出力は信号線lを介して信号線cに接続されている。
5の入力に接続され、Nラッチ45の出力は信号線eを
介して論理手段Cに接続され、論理手段Cは信号線fを
介してパイプラインレジスタ25に接続されている。一
方で、論理手段Cは信号線fに接続された信号線gを介
してレジスタ55の入力にも接続され、レジスタ55の
出力は信号線lを介して信号線cに接続されている。
【0116】論理手段Bは信号線dに接続された信号線
hを介してPラッチ34の入力にも接続され、Pラッチ
34の出力は信号線iを介して信号線aに接続されてい
る。また、論理手段Aは信号線bに接続された信号線j
を介してPラッチ35の入力にも接続され、Pラッチ3
5の出力は信号線jを介して信号線kに接続されてい
る。
hを介してPラッチ34の入力にも接続され、Pラッチ
34の出力は信号線iを介して信号線aに接続されてい
る。また、論理手段Aは信号線bに接続された信号線j
を介してPラッチ35の入力にも接続され、Pラッチ3
5の出力は信号線jを介して信号線kに接続されてい
る。
【0117】ここで、パイプラインレジスタ15および
25とレジスタ55、Pラッチ34、35、およびNラ
ッチ44、45にはクロック信号CLKが与えられる構
成になっている。なお、パイプラインレジスタ15およ
び25はフォーリングエッジ型のフリップフロップを用
いたレジスタであり、レジスタ55はライジングエッジ
型のフリップフロップを用いたレジスタである。
25とレジスタ55、Pラッチ34、35、およびNラ
ッチ44、45にはクロック信号CLKが与えられる構
成になっている。なお、パイプラインレジスタ15およ
び25はフォーリングエッジ型のフリップフロップを用
いたレジスタであり、レジスタ55はライジングエッジ
型のフリップフロップを用いたレジスタである。
【0118】<ロジック部500の動作について>次に
図16を用いてロジック部500の動作について説明す
る。まずクロック信号CLKが「H」から「L」に変化
すると、パイプラインレジスタ15の出力、すなわちフ
ォーリングエッジ型のフリップフロップの出力が開いて
パイプラインレジスタ15内に保持された前段のロジッ
ク部からの入力信号ISが信号線aに与えられる。
図16を用いてロジック部500の動作について説明す
る。まずクロック信号CLKが「H」から「L」に変化
すると、パイプラインレジスタ15の出力、すなわちフ
ォーリングエッジ型のフリップフロップの出力が開いて
パイプラインレジスタ15内に保持された前段のロジッ
ク部からの入力信号ISが信号線aに与えられる。
【0119】入力信号ISは論理手段AXを通過して信
号S1として信号線bに与えられ、信号線bを介してN
ラッチ44の入力に与えられる。Nラッチ44の出力は
開いており、信号S1は信号線cを介して論理手段Bに
与えられる。
号S1として信号線bに与えられ、信号線bを介してN
ラッチ44の入力に与えられる。Nラッチ44の出力は
開いており、信号S1は信号線cを介して論理手段Bに
与えられる。
【0120】一方で、信号S1は信号線jを介してPラ
ッチ35の出力にも与えられるが、Pラッチ35の出力
は閉じており、信号S1が信号線kに与えられることは
ない。
ッチ35の出力にも与えられるが、Pラッチ35の出力
は閉じており、信号S1が信号線kに与えられることは
ない。
【0121】信号S1は論理手段Bを通過して信号S2
として信号線dを介してNラッチ45の入力に与えられ
る。Nラッチ45の出力は開いており、信号S2は信号
線eを介して論理手段Cに与えられる。
として信号線dを介してNラッチ45の入力に与えられ
る。Nラッチ45の出力は開いており、信号S2は信号
線eを介して論理手段Cに与えられる。
【0122】一方で、信号S2は信号線hを介してPラ
ッチ34の入力にも与えられるが、Pラッチ34の出力
は閉じており、信号S2が信号線iに与えられることは
ない。
ッチ34の入力にも与えられるが、Pラッチ34の出力
は閉じており、信号S2が信号線iに与えられることは
ない。
【0123】信号S2は論理手段Cを通過して信号S3
として信号線fから信号線gを介してレジスタ55に与
えられる。このときレジスタ55の入力、すなわちライ
ジングエッジ型のフリップフロップの入力は開いてお
り、信号S3はレジスタ55に保持される。しかし、レ
ジスタ55の出力は閉じているので、信号S3が信号線
cに与えられることはない。
として信号線fから信号線gを介してレジスタ55に与
えられる。このときレジスタ55の入力、すなわちライ
ジングエッジ型のフリップフロップの入力は開いてお
り、信号S3はレジスタ55に保持される。しかし、レ
ジスタ55の出力は閉じているので、信号S3が信号線
cに与えられることはない。
【0124】一方で信号S3は信号線fを介してパイプ
ラインレジスタ25にも与えられる。このときパイプラ
インレジスタ25の入力、すなわちフォーリングエッジ
型のフリップフロップの入力は閉じており、信号S3は
保持されない。
ラインレジスタ25にも与えられる。このときパイプラ
インレジスタ25の入力、すなわちフォーリングエッジ
型のフリップフロップの入力は閉じており、信号S3は
保持されない。
【0125】次にクロック信号CLKが「L」から
「H」に変化すると、パイプラインレジスタ15の出力
が閉じ、レジスタ55の出力が開いてレジスタ55に保
持された信号S3が信号線lから信号線cを介して論理
手段Bに与えられる。
「H」に変化すると、パイプラインレジスタ15の出力
が閉じ、レジスタ55の出力が開いてレジスタ55に保
持された信号S3が信号線lから信号線cを介して論理
手段Bに与えられる。
【0126】信号S3は論理手段Bを通過して信号S4
として信号線hを介してPラッチ34に与えられる。こ
のときPラッチ34の出力は開いているので信号S4は
信号線iから信号線aを介して論理手段Aに与えられ
る。
として信号線hを介してPラッチ34に与えられる。こ
のときPラッチ34の出力は開いているので信号S4は
信号線iから信号線aを介して論理手段Aに与えられ
る。
【0127】一方で、信号S4は信号線dを介してNラ
ッチ45にも与えられるが、このときNラッチ45の出
力は閉じているので信号S4は信号線eには与えられな
い。
ッチ45にも与えられるが、このときNラッチ45の出
力は閉じているので信号S4は信号線eには与えられな
い。
【0128】信号S4は論理手段Aを通過して信号S5
として信号線jを介してPラッチ35に与えられる。こ
のときPラッチ35の出力は開いているので信号S5は
信号線kから信号線eを介して論理手段Cに与えられ
る。
として信号線jを介してPラッチ35に与えられる。こ
のときPラッチ35の出力は開いているので信号S5は
信号線kから信号線eを介して論理手段Cに与えられ
る。
【0129】一方で、信号S5は信号線bを介してNラ
ッチ44にも与えられるが、このときNラッチ44の出
力は閉じているので信号S5は信号線cには与えられな
い。
ッチ44にも与えられるが、このときNラッチ44の出
力は閉じているので信号S5は信号線cには与えられな
い。
【0130】信号S5は論理手段Cを通過して信号S6
として信号線fを介してパイプラインレジスタ25に与
えられる。このときパイプラインレジスタ25の入力は
開いているので、信号S6はパイプラインレジスタ25
に保持されることになる。
として信号線fを介してパイプラインレジスタ25に与
えられる。このときパイプラインレジスタ25の入力は
開いているので、信号S6はパイプラインレジスタ25
に保持されることになる。
【0131】一方で、信号S6は信号線fから信号線g
を介してレジスタ55にも与えられるが、このときレジ
スタ55の入力は閉じているので信号S6は保持されな
い。
を介してレジスタ55にも与えられるが、このときレジ
スタ55の入力は閉じているので信号S6は保持されな
い。
【0132】次に再びクロック信号CLKが「H」から
「L」に変化すると、パイプラインレジスタ25に保持
されていた信号S6、すなわち論理動作A+B+C+B
+A+Cを施された信号が次段のロジック部へと与えら
れ、前段のロジック部からの新しい入力信号が信号線a
に与えられる。
「L」に変化すると、パイプラインレジスタ25に保持
されていた信号S6、すなわち論理動作A+B+C+B
+A+Cを施された信号が次段のロジック部へと与えら
れ、前段のロジック部からの新しい入力信号が信号線a
に与えられる。
【0133】以上の動作を図17に模式的に示す。図1
7において、クロック信号CLKに対応してA、B、
C、B、A、Cの符号を付されたブロックが順に並んで
いる。これは、クロック信号が「L」である前半の期間
において論理動作A、B、Cが施され、クロック信号が
「H」である後半の期間において論理動作B、A、Cが
施されることを表している。
7において、クロック信号CLKに対応してA、B、
C、B、A、Cの符号を付されたブロックが順に並んで
いる。これは、クロック信号が「L」である前半の期間
において論理動作A、B、Cが施され、クロック信号が
「H」である後半の期間において論理動作B、A、Cが
施されることを表している。
【0134】従って、本発明に係る半導体集積回路によ
れば、論理手段A、B、Cのように、順に並んで配置さ
れた構成であっても、クロック信号の後半の期間におい
て順序を入れ換えて使用することで、ロジック部内に論
理手段A、B、Cを2つずつ設けることなく論理動作A
+B+C+B+A+Cを施すことが可能となり、ロジッ
ク部のハードウエアを小さくできるという効果が得られ
る。
れば、論理手段A、B、Cのように、順に並んで配置さ
れた構成であっても、クロック信号の後半の期間におい
て順序を入れ換えて使用することで、ロジック部内に論
理手段A、B、Cを2つずつ設けることなく論理動作A
+B+C+B+A+Cを施すことが可能となり、ロジッ
ク部のハードウエアを小さくできるという効果が得られ
る。
【0135】<第6の実施例> <ロジック部600の構成について>図18に本発明に
係る半導体集積回路の第6の実施例として、ロジック部
600の構成をブロック図で示す。図18においてロジ
ック部600の入力側および出力側にそれぞれパイプラ
インレジスタ16および26が接続されている。ロジッ
ク部600は論理手段A、論理手段B、論理手段C、論
理手段D、論理手段Eを有し、パイプラインレジスタ1
6の出力は信号線aを介して論理手段Aに接続され、論
理手段Aは信号線bを介してNラッチ46の入力に接続
され、Nラッチ46の出力は信号線cを介して論理手段
Bに接続されている。
係る半導体集積回路の第6の実施例として、ロジック部
600の構成をブロック図で示す。図18においてロジ
ック部600の入力側および出力側にそれぞれパイプラ
インレジスタ16および26が接続されている。ロジッ
ク部600は論理手段A、論理手段B、論理手段C、論
理手段D、論理手段Eを有し、パイプラインレジスタ1
6の出力は信号線aを介して論理手段Aに接続され、論
理手段Aは信号線bを介してNラッチ46の入力に接続
され、Nラッチ46の出力は信号線cを介して論理手段
Bに接続されている。
【0136】論理手段Bは信号線dを介してNラッチ4
7の入力に接続され、Nラッチ47の出力は信号線eを
介して論理手段Cに接続され、論理手段Cは信号線fを
介してNラッチ48の入力に接続され、Nラッチ48の
出力は信号線gを介して論理手段Dに接続されている。
7の入力に接続され、Nラッチ47の出力は信号線eを
介して論理手段Cに接続され、論理手段Cは信号線fを
介してNラッチ48の入力に接続され、Nラッチ48の
出力は信号線gを介して論理手段Dに接続されている。
【0137】論理手段Dは信号線hを介してNラッチ4
9の入力に接続され、Nラッチ49の出力は信号線iを
介して論理手段Eに接続され、論理手段Eは信号線jを
介してパイプラインレジスタ26に接続されている。
9の入力に接続され、Nラッチ49の出力は信号線iを
介して論理手段Eに接続され、論理手段Eは信号線jを
介してパイプラインレジスタ26に接続されている。
【0138】一方で、論理手段Eは信号線jに接続され
た信号線kを介してレジスタ56の入力にも接続され、
レジスタ56の出力は信号線tを介して信号線cに接続
されている。
た信号線kを介してレジスタ56の入力にも接続され、
レジスタ56の出力は信号線tを介して信号線cに接続
されている。
【0139】また、論理手段Aは信号線bに接続された
信号線lを介してPラッチ36の入力にも接続され、P
ラッチ36の出力は信号線mを介して信号線iに接続さ
れ、論理手段Bは信号線dに接続された信号線nを介し
てPラッチ37の入力にも接続され、Pラッチ37の出
力は信号線oを介して信号線gに接続され、論理手段C
は信号線fに接続された信号線pを介してPラッチ38
の入力にも接続され、Pラッチ38の出力は信号線qを
介して信号線aに接続され、論理手段Dは信号線hに接
続された信号線rを介してPラッチ39の入力にも接続
され、Pラッチ39の出力は信号線sを介して信号線e
に接続されている。
信号線lを介してPラッチ36の入力にも接続され、P
ラッチ36の出力は信号線mを介して信号線iに接続さ
れ、論理手段Bは信号線dに接続された信号線nを介し
てPラッチ37の入力にも接続され、Pラッチ37の出
力は信号線oを介して信号線gに接続され、論理手段C
は信号線fに接続された信号線pを介してPラッチ38
の入力にも接続され、Pラッチ38の出力は信号線qを
介して信号線aに接続され、論理手段Dは信号線hに接
続された信号線rを介してPラッチ39の入力にも接続
され、Pラッチ39の出力は信号線sを介して信号線e
に接続されている。
【0140】ここで、パイプラインレジスタ16および
26とレジスタ56、Pラッチ36、37、38、39
およびNラッチ46、47、48、49にはクロック信
号CLKが与えられる構成になっている。なお、パイプ
ラインレジスタ16および26はフォーリングエッジ型
のフリップフロップを用いたレジスタであり、レジスタ
56はライジングエッジ型のフリップフロップを用いた
レジスタである。
26とレジスタ56、Pラッチ36、37、38、39
およびNラッチ46、47、48、49にはクロック信
号CLKが与えられる構成になっている。なお、パイプ
ラインレジスタ16および26はフォーリングエッジ型
のフリップフロップを用いたレジスタであり、レジスタ
56はライジングエッジ型のフリップフロップを用いた
レジスタである。
【0141】<ロジック部600の動作について>次に
図18を用いてロジック部600の動作について説明す
る。まずクロック信号CLKが「H」から「L」に変化
すると、パイプラインレジスタ16の出力、すなわちフ
ォーリングエッジ型のフリップフロップの出力が開いて
パイプラインレジスタ16内に保持された前段のロジッ
ク部からの入力信号ISが信号線aに与えられる。
図18を用いてロジック部600の動作について説明す
る。まずクロック信号CLKが「H」から「L」に変化
すると、パイプラインレジスタ16の出力、すなわちフ
ォーリングエッジ型のフリップフロップの出力が開いて
パイプラインレジスタ16内に保持された前段のロジッ
ク部からの入力信号ISが信号線aに与えられる。
【0142】入力信号ISは論理手段Aを通過して信号
S1として信号線bに与えられ、信号線bを介してNラ
ッチ46の入力に与えられる。Nラッチ46はネガティ
ブラッチであるので出力は開いており、信号S1は信号
線cを介して論理手段Bに与えられる。
S1として信号線bに与えられ、信号線bを介してNラ
ッチ46の入力に与えられる。Nラッチ46はネガティ
ブラッチであるので出力は開いており、信号S1は信号
線cを介して論理手段Bに与えられる。
【0143】一方で、信号S1は信号線lを介してPラ
ッチ36の出力にも与えられるが、Pラッチ36の出力
は閉じており、信号S1が信号線mに与えられることは
ない。
ッチ36の出力にも与えられるが、Pラッチ36の出力
は閉じており、信号S1が信号線mに与えられることは
ない。
【0144】信号S1は論理手段Bを通過して信号S2
として信号線dを介してNラッチ47の入力に与えられ
る。Nラッチ47の出力は開いており、信号S2は信号
線eを介して論理手段Cに与えられる。
として信号線dを介してNラッチ47の入力に与えられ
る。Nラッチ47の出力は開いており、信号S2は信号
線eを介して論理手段Cに与えられる。
【0145】一方で、信号S2は信号線nを介してPラ
ッチ37の入力にも与えられるが、Pラッチ37の出力
は閉じており、信号S2が信号線oに与えられることは
ない。
ッチ37の入力にも与えられるが、Pラッチ37の出力
は閉じており、信号S2が信号線oに与えられることは
ない。
【0146】信号S2は論理手段Cを通過して信号S3
として信号線fを介してNラッチ48の入力に与えられ
る。Nラッチ48の出力は開いており、信号S3は信号
線gを介して論理手段Dに与えられ、論理手段Dを通過
して信号S4として信号線hを介してNラッチ49の入
力に与えられる。Nラッチ49の出力は開いており、信
号S4は信号線iを介して論理手段Eに与えられる。
として信号線fを介してNラッチ48の入力に与えられ
る。Nラッチ48の出力は開いており、信号S3は信号
線gを介して論理手段Dに与えられ、論理手段Dを通過
して信号S4として信号線hを介してNラッチ49の入
力に与えられる。Nラッチ49の出力は開いており、信
号S4は信号線iを介して論理手段Eに与えられる。
【0147】一方で、信号S4は信号線rを介してPラ
ッチ39の入力にも与えられるが、Pラッチ39の出力
は閉じており、信号S4が信号線sに与えられることは
ない。
ッチ39の入力にも与えられるが、Pラッチ39の出力
は閉じており、信号S4が信号線sに与えられることは
ない。
【0148】信号S4は論理手段Eを通過して信号S5
として信号線jから信号線kを介してレジスタ56に与
えられる。このときレジスタ56の入力、すなわちライ
ジングエッジ型のフリップフロップの入力は開いてお
り、信号S5はレジスタ56に保持される。しかし、レ
ジスタ56の出力は閉じているので、信号S5が信号線
cに与えられることはない。
として信号線jから信号線kを介してレジスタ56に与
えられる。このときレジスタ56の入力、すなわちライ
ジングエッジ型のフリップフロップの入力は開いてお
り、信号S5はレジスタ56に保持される。しかし、レ
ジスタ56の出力は閉じているので、信号S5が信号線
cに与えられることはない。
【0149】一方で信号S5は信号線jを介してパイプ
ラインレジスタ26にも与えられる。このときパイプラ
インレジスタ26の入力、すなわちフォーリングエッジ
型のフリップフロップの入力は閉じており、信号S5は
保持されない。
ラインレジスタ26にも与えられる。このときパイプラ
インレジスタ26の入力、すなわちフォーリングエッジ
型のフリップフロップの入力は閉じており、信号S5は
保持されない。
【0150】次にクロック信号CLKが「L」から
「H」に変化すると、パイプラインレジスタ16の出力
が閉じ、レジスタ56の出力が開いてレジスタ56に保
持された信号S6が信号線tから信号線cを介して論理
手段Bに与えられる。
「H」に変化すると、パイプラインレジスタ16の出力
が閉じ、レジスタ56の出力が開いてレジスタ56に保
持された信号S6が信号線tから信号線cを介して論理
手段Bに与えられる。
【0151】信号S6は論理手段Bを通過して信号S7
として信号線nを介してPラッチ37に与えられる。こ
のときPラッチ37の出力は開いているので信号S7は
信号線oから信号線gを介して論理手段Dに与えられ
る。
として信号線nを介してPラッチ37に与えられる。こ
のときPラッチ37の出力は開いているので信号S7は
信号線oから信号線gを介して論理手段Dに与えられ
る。
【0152】一方で、信号S7は信号線dを介してNラ
ッチ47にも与えられるが、このときNラッチ47の出
力は閉じているので信号S7は信号線eには与えられな
い。
ッチ47にも与えられるが、このときNラッチ47の出
力は閉じているので信号S7は信号線eには与えられな
い。
【0153】信号S7は論理手段Dを通過して信号S8
として信号線hから信号線rを介してPラッチ39に与
えられる。このときPラッチ39の出力は開いているの
で信号S8は信号線sから信号線eを介して論理手段C
に与えられる。
として信号線hから信号線rを介してPラッチ39に与
えられる。このときPラッチ39の出力は開いているの
で信号S8は信号線sから信号線eを介して論理手段C
に与えられる。
【0154】一方で、信号S8は信号線hを介してNラ
ッチ49にも与えられるが、このときNラッチ49の出
力は閉じているので信号S8は信号線iには与えられな
い。
ッチ49にも与えられるが、このときNラッチ49の出
力は閉じているので信号S8は信号線iには与えられな
い。
【0155】信号S8は論理手段Cを通過して信号S9
として信号線fから信号線pを介してPラッチ38に与
えられる。このときPラッチ38の出力は開いているの
で信号S9は信号線qから信号線aを介して論理手段A
に与えられる。
として信号線fから信号線pを介してPラッチ38に与
えられる。このときPラッチ38の出力は開いているの
で信号S9は信号線qから信号線aを介して論理手段A
に与えられる。
【0156】一方で、信号S9は信号線fを介してNラ
ッチ48にも与えられるが、このときNラッチ48の出
力は閉じているので信号S8は信号線gには与えられな
い。
ッチ48にも与えられるが、このときNラッチ48の出
力は閉じているので信号S8は信号線gには与えられな
い。
【0157】信号S9は論理手段Aを通過して信号S1
0として信号線bから信号線lを介してPラッチ36に
与えられる。このときPラッチ36の出力は開いている
ので信号S10は信号線mから信号線iを介して論理手
段Eに与えられる。
0として信号線bから信号線lを介してPラッチ36に
与えられる。このときPラッチ36の出力は開いている
ので信号S10は信号線mから信号線iを介して論理手
段Eに与えられる。
【0158】一方で、信号S10は信号線bを介してN
ラッチ46にも与えられるが、このときNラッチ46の
出力は閉じているので信号S10は信号線cには与えら
れない。
ラッチ46にも与えられるが、このときNラッチ46の
出力は閉じているので信号S10は信号線cには与えら
れない。
【0159】信号S10は論理手段Aを通過して信号S
11として信号線jを介してパイプラインレジスタ26
に与えられる。このときパイプラインレジスタ26の入
力は開いているので、信号S11はパイプラインレジス
タ26に保持されることになる。
11として信号線jを介してパイプラインレジスタ26
に与えられる。このときパイプラインレジスタ26の入
力は開いているので、信号S11はパイプラインレジス
タ26に保持されることになる。
【0160】一方で、信号S11は信号線jから信号線
kを介してレジスタ56にも与えられるが、このときレ
ジスタ56の入力は閉じているので信号S6は保持され
ない。
kを介してレジスタ56にも与えられるが、このときレ
ジスタ56の入力は閉じているので信号S6は保持され
ない。
【0161】次に再びクロック信号CLKが「H」から
「L」に変化すると、パイプラインレジスタ26に保持
されていた信号S11、すなわち論理動作A+B+C+
D+E+B+D+C+A+Eを施された信号が次段のロ
ジック部へと与えられ、前段のロジック部からの新しい
入力信号が信号線aに与えられる。
「L」に変化すると、パイプラインレジスタ26に保持
されていた信号S11、すなわち論理動作A+B+C+
D+E+B+D+C+A+Eを施された信号が次段のロ
ジック部へと与えられ、前段のロジック部からの新しい
入力信号が信号線aに与えられる。
【0162】以上の動作を図19に模式的に示す。図1
9において、クロック信号CLKに対応してA、B、
C、D、E、B、D、C、A、Eの符号を付されたブロ
ックが順に並んでいる。これは、クロック信号が「L」
である前半の期間において論理動作A、B、C、D、E
が施され、クロック信号が「H」である後半の期間にお
いて論理動作B、D、C、A、Eが施されることを表し
ている。
9において、クロック信号CLKに対応してA、B、
C、D、E、B、D、C、A、Eの符号を付されたブロ
ックが順に並んでいる。これは、クロック信号が「L」
である前半の期間において論理動作A、B、C、D、E
が施され、クロック信号が「H」である後半の期間にお
いて論理動作B、D、C、A、Eが施されることを表し
ている。
【0163】従って、本発明に係る半導体集積回路によ
れば、論理手段A、B、C、D、Eのように、順に並ん
で配置された構成であっても、クロック信号の後半の期
間において順序を入れ換えて使用することで、ロジック
部内に論理手段A、B、C、D、Eを2つずつ設けるこ
となく論理動作A+B+C+D+Eを施すことが可能と
なる。
れば、論理手段A、B、C、D、Eのように、順に並ん
で配置された構成であっても、クロック信号の後半の期
間において順序を入れ換えて使用することで、ロジック
部内に論理手段A、B、C、D、Eを2つずつ設けるこ
となく論理動作A+B+C+D+Eを施すことが可能と
なる。
【0164】このことは、構成が幾つあってもクロック
信号の前半と後半で分かれて使用する限り、重複する論
理動作については構成を重複して設ける必要はなく、ま
た、前半と後半で論理動作の順序が異なっても、クロッ
ク信号の前半と後半で信号の経路が異なるように、迂回
経路を設けPラッチとNラッチを組合わせて用いること
で解決できることを意味している。
信号の前半と後半で分かれて使用する限り、重複する論
理動作については構成を重複して設ける必要はなく、ま
た、前半と後半で論理動作の順序が異なっても、クロッ
ク信号の前半と後半で信号の経路が異なるように、迂回
経路を設けPラッチとNラッチを組合わせて用いること
で解決できることを意味している。
【0165】なお、以上説明した第2、第4、第5、第
6の実施例ではクロック信号の前半と後半で信号経路を
変更するためにPラッチおよびNラッチを用いた例を示
したが、これはクロック信号に応じてゲートとしての機
能を果たすものであればラッチ機能を有さずともよい。
6の実施例ではクロック信号の前半と後半で信号経路を
変更するためにPラッチおよびNラッチを用いた例を示
したが、これはクロック信号に応じてゲートとしての機
能を果たすものであればラッチ機能を有さずともよい。
【0166】
【発明の効果】本発明に係る請求項1記載の半導体集積
回路によれば、共用論理手段が論理動作を2度実行する
ことになり、ロジック部にクロック信号の前半の半周期
と後半の半周期で同じ論理動作を行う論理手段を重複し
て設ける必要がなくなるので、クロック信号の前半の半
周期と後半の半周期で同じ論理動作を行う論理手段を重
複して設ける場合に比べてハードウェアを小さくできる
効果がある。
回路によれば、共用論理手段が論理動作を2度実行する
ことになり、ロジック部にクロック信号の前半の半周期
と後半の半周期で同じ論理動作を行う論理手段を重複し
て設ける必要がなくなるので、クロック信号の前半の半
周期と後半の半周期で同じ論理動作を行う論理手段を重
複して設ける場合に比べてハードウェアを小さくできる
効果がある。
【0167】本発明に係る請求項2記載の半導体集積回
路によれば、ロジック部の前半動作部がクロック信号の
前半の半周期のみで論理動作を行う前半論理手段を少な
くとも1つさらに含んで構成されている場合にも、ロジ
ック部にクロック信号の前半の半周期と後半の半周期で
同じ論理動作を行う論理手段を重複して設ける必要がな
くなるので、クロック信号の前半の半周期と後半の半周
期で同じ論理動作を行う論理手段を重複して設ける場合
に比べてハードウェアを小さくできる効果がある。
路によれば、ロジック部の前半動作部がクロック信号の
前半の半周期のみで論理動作を行う前半論理手段を少な
くとも1つさらに含んで構成されている場合にも、ロジ
ック部にクロック信号の前半の半周期と後半の半周期で
同じ論理動作を行う論理手段を重複して設ける必要がな
くなるので、クロック信号の前半の半周期と後半の半周
期で同じ論理動作を行う論理手段を重複して設ける場合
に比べてハードウェアを小さくできる効果がある。
【0168】本発明に係る請求項3記載の半導体集積回
路によれば、ロジック部の後半動作部がクロック信号の
後半の半周期のみで論理動作を行う後半論理手段を少な
くとも1つさらに含んで構成されている場合にも、ロジ
ック部にクロック信号の前半の半周期と後半の半周期で
同じ論理動作を行う論理手段を重複して設ける必要がな
くなるので、クロック信号の前半の半周期と後半の半周
期で同じ論理動作を行う論理手段を重複して設ける場合
に比べてハードウェアを小さくできる効果がある。
路によれば、ロジック部の後半動作部がクロック信号の
後半の半周期のみで論理動作を行う後半論理手段を少な
くとも1つさらに含んで構成されている場合にも、ロジ
ック部にクロック信号の前半の半周期と後半の半周期で
同じ論理動作を行う論理手段を重複して設ける必要がな
くなるので、クロック信号の前半の半周期と後半の半周
期で同じ論理動作を行う論理手段を重複して設ける場合
に比べてハードウェアを小さくできる効果がある。
【0169】本発明に係る請求項4記載の半導体集積回
路によれば、ロジック部の前半動作部がクロック信号の
前半の半周期のみで論理動作を行う前半論理手段を少な
くとも1つさらに含んで構成されている場合でも、ロジ
ック部の後半動作部がクロック信号の後半の半周期のみ
で論理動作を行う後半論理手段を少なくとも1つさらに
含んで構成されている場合でも、ロジック部にクロック
信号の前半の半周期と後半の半周期で同じ論理動作を行
う論理手段を重複して設ける必要がなくなるので、クロ
ック信号の前半の半周期と後半の半周期で同じ論理動作
を行う論理手段を重複して設ける場合に比べてハードウ
ェアを小さくできる効果がある。
路によれば、ロジック部の前半動作部がクロック信号の
前半の半周期のみで論理動作を行う前半論理手段を少な
くとも1つさらに含んで構成されている場合でも、ロジ
ック部の後半動作部がクロック信号の後半の半周期のみ
で論理動作を行う後半論理手段を少なくとも1つさらに
含んで構成されている場合でも、ロジック部にクロック
信号の前半の半周期と後半の半周期で同じ論理動作を行
う論理手段を重複して設ける必要がなくなるので、クロ
ック信号の前半の半周期と後半の半周期で同じ論理動作
を行う論理手段を重複して設ける場合に比べてハードウ
ェアを小さくできる効果がある。
【0170】本発明に係る請求項5記載の半導体集積回
路によれば、前半動作部と後半動作部で論理動作の順序
が異なる場合でも、信号経路を複線化して信号経路を交
差させることで、論理動作の順序を任意に変更すること
ができるので、適用できる半導体集積回路の種類が増す
効果がある。
路によれば、前半動作部と後半動作部で論理動作の順序
が異なる場合でも、信号経路を複線化して信号経路を交
差させることで、論理動作の順序を任意に変更すること
ができるので、適用できる半導体集積回路の種類が増す
効果がある。
【0171】本発明に係る請求項6記載の半導体集積回
路によれば、共用論理手段を重複して設ける必要をなく
すための実際的な半導体集積回路の構成が得られる。
路によれば、共用論理手段を重複して設ける必要をなく
すための実際的な半導体集積回路の構成が得られる。
【0172】本発明に係る請求項7記載の半導体集積回
路によれば、入力および出力レジスタをフォーリングエ
ッジ型のフリップフロップで構成し、記憶手段をライジ
ングエッジ型のフリップフロップで構成し、第1開閉型
のゲート手段をネガティブラッチで構成し、第2開閉型
のゲート手段をポジティブラッチで構成することによ
り、比較的簡単な構成で本発明を実現でき、同じ論理手
段を2つ設ける場合に比べてハードウェアを小さくでき
る効果がある。
路によれば、入力および出力レジスタをフォーリングエ
ッジ型のフリップフロップで構成し、記憶手段をライジ
ングエッジ型のフリップフロップで構成し、第1開閉型
のゲート手段をネガティブラッチで構成し、第2開閉型
のゲート手段をポジティブラッチで構成することによ
り、比較的簡単な構成で本発明を実現でき、同じ論理手
段を2つ設ける場合に比べてハードウェアを小さくでき
る効果がある。
【図1】 本発明に係る半導体集積回路の第1の実施例
を示すブロック図である。
を示すブロック図である。
【図2】 本発明に係る半導体集積回路の第1の実施例
の動作を示す図である。
の動作を示す図である。
【図3】 フォーリングエッジ型のフリップフロップを
示す図である。
示す図である。
【図4】 ライジングエッジ型のフリップフロップを示
す図である。
す図である。
【図5】 一般的な4ビットの加算器の構成を示す図で
ある。
ある。
【図6】 一般的な2ビットのリップルキャリー加算器
の構成を示す図である。
の構成を示す図である。
【図7】 一般的なマルチプレクサの構成を示す図であ
る。
る。
【図8】 本発明に係る半導体集積回路の第2の実施例
として、本発明を適用した4ビットの加算器の構成を示
す図である。
として、本発明を適用した4ビットの加算器の構成を示
す図である。
【図9】 ネガティブラッチを示す図である。
【図10】 ポジティブラッチを示す図である。
【図11】 本発明に係る半導体集積回路の第2の実施
例の構成を示すブロック図である。
例の構成を示すブロック図である。
【図12】 本発明に係る半導体集積回路の第3の実施
例の構成を示すブロック図である。
例の構成を示すブロック図である。
【図13】 本発明に係る半導体集積回路の第3の実施
例の動作を示す図である。
例の動作を示す図である。
【図14】 本発明に係る半導体集積回路の第4の実施
例の構成を示すブロック図である。
例の構成を示すブロック図である。
【図15】 本発明に係る半導体集積回路の第4の実施
例の動作を示す図である。
例の動作を示す図である。
【図16】 本発明に係る半導体集積回路の第5の実施
例の構成を示すブロック図である。
例の構成を示すブロック図である。
【図17】 本発明に係る半導体集積回路の第5の実施
例の動作を示す図である。
例の動作を示す図である。
【図18】 本発明に係る半導体集積回路の第6の実施
例の構成を示すブロック図である。
例の構成を示すブロック図である。
【図19】 本発明に係る半導体集積回路の第6の実施
例の動作を示す図である。
例の動作を示す図である。
【図20】 エッジトリガクロック方式のパイプライン
構成の半導体集積回路を示すブロック図である。
構成の半導体集積回路を示すブロック図である。
【図21】 エッジトリガクロック方式のパイプライン
構成のロジック部の構成を示すブロック図である。
構成のロジック部の構成を示すブロック図である。
11,12,13,14,15,16,121,12
2,123 パイプラインレジスタ(入力レジスタ)、
21,22,23,24,25,26,221,22
2,223 パイプラインレジスタ(出力レジスタ)、
51,52,53,54,55,56 レジスタ(記憶
手段)、AG1,AG2 ANDゲート、XG1〜XG
4 XORゲート、M1,M2 マルチプレクサ、PL
1〜PL4,32〜30 Pラッチ、NL1,NL2,
42〜49 Nラッチ、R ライジングエッジ型のフリ
ップフロップ、A0〜A3,B0〜B3 入力データ、
C0,C2,C4 キャリー、SUM0〜SUM3 加
算結果、F1〜F14 フォーリングエッジ型のフリッ
プフロップ、I1〜I5,I10〜I13 インバー
タ、TG1,TG2,TG10,TG11,TG20
トランスミッションゲート。
2,123 パイプラインレジスタ(入力レジスタ)、
21,22,23,24,25,26,221,22
2,223 パイプラインレジスタ(出力レジスタ)、
51,52,53,54,55,56 レジスタ(記憶
手段)、AG1,AG2 ANDゲート、XG1〜XG
4 XORゲート、M1,M2 マルチプレクサ、PL
1〜PL4,32〜30 Pラッチ、NL1,NL2,
42〜49 Nラッチ、R ライジングエッジ型のフリ
ップフロップ、A0〜A3,B0〜B3 入力データ、
C0,C2,C4 キャリー、SUM0〜SUM3 加
算結果、F1〜F14 フォーリングエッジ型のフリッ
プフロップ、I1〜I5,I10〜I13 インバー
タ、TG1,TG2,TG10,TG11,TG20
トランスミッションゲート。
【手続補正書】
【提出日】平成7年8月30日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】請求項1
【補正方法】変更
【補正内容】
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0002
【補正方法】変更
【補正内容】
【0002】
【従来の技術】図20にパイプライン処理を行うための
一般的なパイプラインの構成を示す。図20において論
理動作を行う論理回路(以後ロジック部と呼称)3の入
力側および出力側にレジスタとして、それぞれパイプラ
インレジスタ1および2が接続されている。パイプライ
ンレジスタ1および2はフリップフロップで構成され、
クロック信号CLKがそれぞれ与えられる。このように
レジスタとしてフリップフロップを使用し、フリップフ
ロップにクロック信号のエッジが与えられるタイミング
によって論理動作が制御される方式をエッジトリガクロ
ック方式と呼称する。ここで、パイプラインレジスタ2
の後段にはロジック部4が接続されており、ロジック部
3とは異なった動作をするが、以後は1つのロジック部
とそれを挟む2つのレジスタからなる構成をパイプライ
ンの1ユニットとし、その1ユニットについて説明を行
う。
一般的なパイプラインの構成を示す。図20において論
理動作を行う論理回路(以後ロジック部と呼称)3の入
力側および出力側にレジスタとして、それぞれパイプラ
インレジスタ1および2が接続されている。パイプライ
ンレジスタ1および2はフリップフロップで構成され、
クロック信号CLKがそれぞれ与えられる。このように
レジスタとしてフリップフロップを使用し、フリップフ
ロップにクロック信号のエッジが与えられるタイミング
によって論理動作が制御される方式をエッジトリガクロ
ック方式と呼称する。ここで、パイプラインレジスタ2
の後段にはロジック部4が接続されており、ロジック部
3とは異なった動作をするが、以後は1つのロジック部
とそれを挟む2つのレジスタからなる構成をパイプライ
ンの1ユニットとし、その1ユニットについて説明を行
う。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0119
【補正方法】変更
【補正内容】
【0119】入力信号ISは論理手段Aを通過して信号
S1として信号線bに与えられ、信号線bを介してNラ
ッチ44の入力に与えられる。Nラッチ44の出力は開
いており、信号S1は信号線cを介して論理手段Bに与
えられる。
S1として信号線bに与えられ、信号線bを介してNラ
ッチ44の入力に与えられる。Nラッチ44の出力は開
いており、信号S1は信号線cを介して論理手段Bに与
えられる。
Claims (7)
- 【請求項1】 パイプライン構成の半導体集積回路であ
って、 クロック信号の1周期の間に論理動作を行うロジック部
と、 前記クロック信号に応答して動作し、前記クロック部へ
の入力信号を一時的に記憶する入力レジスタと、 前記クロック信号に応答して動作し、前記クロック部か
らの出力信号を一時的に記憶する出力レジスタとを備
え、 前記ロジック部は、入力側が前記入力レジスタに接続さ
れ、少なくとも1つの論理手段により、前記クロック信
号の1周期のうちの前半の半周期で論理動作を行う前半
動作部と、出力側が前記出力レジスタに接続され、少な
くとも1つの論理手段により、前記クロック信号の1周
期のうちの後半の半周期で論理動作を行う後半動作部と
に区別され、 前記前半動作部の論理手段および前記後半動作部の論理
手段は、互いに共用される共用論理手段を少なくとも1
つ含み、 前記ロジック部は、入力側が前記前半動作部の出力側に
接続され、出力側が前記後半動作部の入力側に接続さ
れ、前記入力および出力レジスタに対して相補的に動作
して前記前半動作部の出力を一時的に記憶する記憶手段
を備える半導体集積回路。 - 【請求項2】 前記前半動作部の論理手段は、前記後半
動作部の論理手段と共用されない前半論理手段を少なく
とも1つさらに含む請求項1記載の半導体集積回路。 - 【請求項3】 前記後半動作部の論理手段は、前記前半
動作部の論理手段と共用されない後半論理手段を少なく
とも1つさらに含む請求項1記載の半導体集積回路。 - 【請求項4】 前記前半動作部の論理手段は、前記後半
動作部の論理手段と共用されない前半論理手段を少なく
とも1つさらに含み、 前記後半動作部の論理手段は、前記前半動作部の論理手
段と共用されない後半論理手段を少なくとも1つさらに
含む請求項1記載の半導体集積回路。 - 【請求項5】 前記論理手段は、その入力および出力が
信号伝達の順に信号経路によって接続され、 前記ロジック部は、同一の論理手段の入力あるいは出力
で前記信号経路が2本以上競合する場合には、前記クロ
ック信号に応じて1の経路のみを選択する経路選択手段
をさらに備える請求項1記載の半導体集積回路。 - 【請求項6】 前記入力および出力レジスタは、前記ク
ロック信号の前半の半周期の間は出力が開き、入力が閉
じ、後半の半周期の間はその逆となる第1開閉型のレジ
スタを含み、 前記記憶手段は、前記クロック信号の前半の半周期の間
は出力が閉じ、入力が開き、後半の半周期の間はその逆
となる第2開閉型のレジスタを含み、 前記経路選択手段は、前記入力および出力レジスタに同
期して開閉する第1開閉型のゲート手段と、前記第1開
閉型のゲート手段に対して相補的に開閉する第2開閉型
のゲート手段とを含む請求項5記載の半導体集積回路。 - 【請求項7】 前記第1開閉型のレジスタは、前記クロ
ック信号がLOWレベルにあるときは出力が開き、入力
が閉じているフォーリングエッジ型のフリップフロップ
で構成されるレジスタであり、 前記第2開閉型のレジスタは、前記クロック信号がHI
GHレベルにあるときは出力が閉じ、入力が開いている
ライジングエッジ型のフリップフロップで構成されるレ
ジスタであり、 前記第1開閉型のゲート手段は、前記クロック信号がL
OWレベルにあるときは出力が開くネガティブラッチで
構成され、 前記第2開閉型のゲート手段は、前記クロック信号がH
IGHレベルにあるときは出力が開くポジティブラッチ
で構成されている請求項6記載の半導体集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6286632A JPH08147143A (ja) | 1994-11-21 | 1994-11-21 | 半導体集積回路 |
US08/548,167 US5646555A (en) | 1994-11-21 | 1995-10-25 | Pipeline structure using positive edge and negative edge flip-flops to decrease the size of a logic block |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6286632A JPH08147143A (ja) | 1994-11-21 | 1994-11-21 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08147143A true JPH08147143A (ja) | 1996-06-07 |
Family
ID=17706933
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6286632A Pending JPH08147143A (ja) | 1994-11-21 | 1994-11-21 | 半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5646555A (ja) |
JP (1) | JPH08147143A (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3191720B2 (ja) * | 1997-04-11 | 2001-07-23 | 日本電気株式会社 | マルチプレクサ |
US6031396A (en) * | 1998-06-12 | 2000-02-29 | National Semiconductor Corporation | Circuit for synchronizing asynchronous inputs using dual edge logic design |
US6345310B1 (en) | 1998-07-28 | 2002-02-05 | International Business Machines Corporation | Architecture for a multiple port adapter having a single media access control (MAC) with a single I/O port |
WO2001006656A1 (en) * | 1999-07-19 | 2001-01-25 | University Of Southern California | High-performance clock-powered logic |
US7005893B1 (en) | 1999-07-19 | 2006-02-28 | University Of Southern California | High-performance clock-powered logic |
US6459298B1 (en) * | 2001-08-07 | 2002-10-01 | Geneticware Co., Ltd. | Structure of controlled pipeline logic |
JP3900126B2 (ja) * | 2003-08-18 | 2007-04-04 | ソニー株式会社 | 論理処理回路、半導体デバイス及び論理処理装置 |
WO2011092548A1 (en) | 2010-01-26 | 2011-08-04 | Freescale Semiconductor, Inc. | Integrated circuit device and method of using combinatorial logic in a data processing circuit |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58106636A (ja) * | 1981-12-18 | 1983-06-25 | Hitachi Ltd | パイプライン演算装置 |
US4820939A (en) * | 1987-11-24 | 1989-04-11 | National Semiconductor Corporation | Finite metastable time synchronizer |
US5434520A (en) * | 1991-04-12 | 1995-07-18 | Hewlett-Packard Company | Clocking systems and methods for pipelined self-timed dynamic logic circuits |
DE4206082C1 (ja) * | 1992-02-27 | 1993-04-08 | Siemens Ag, 8000 Muenchen, De | |
EP0591593A1 (en) * | 1992-10-09 | 1994-04-13 | International Business Machines Corporation | Device and method of managing asynchronous events in a finite state machine |
-
1994
- 1994-11-21 JP JP6286632A patent/JPH08147143A/ja active Pending
-
1995
- 1995-10-25 US US08/548,167 patent/US5646555A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5646555A (en) | 1997-07-08 |
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