JPH08147143A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH08147143A
JPH08147143A JP6286632A JP28663294A JPH08147143A JP H08147143 A JPH08147143 A JP H08147143A JP 6286632 A JP6286632 A JP 6286632A JP 28663294 A JP28663294 A JP 28663294A JP H08147143 A JPH08147143 A JP H08147143A
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JP
Japan
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signal
output
logic
input
register
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JP6286632A
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English (en)
Inventor
Hiroyuki Morinaka
浩之 森中
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits

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  • Logic Circuits (AREA)
  • Advance Control (AREA)

Abstract

(57)【要約】 【目的】 共通する構成を重複して設けることを回避し
て、ハードウエアを小さくした半導体集積回路を得るこ
とを目的とする。 【構成】 ロジック部１００は論理手段Ａ、論理手段
Ｂ、論理手段Ｃを有し、パイプラインレジスタ１１の出
力は信号線ａを介して論理手段Ａに接続され、論理手段
Ａと論理手段Ｂは信号線ｂによって接続されている。ま
た、論理手段Ａは信号線ｃを介して論理手段Ｃにも接続
され、論理手段Ｃは信号線ｄを介してパイプラインレジ
スタ２１の入力に接続されている。 【効果】 クロック信号の前半の半周期と後半の半周期
で同じ論理動作を行う場合に、同じ論理手段を２つ設け
る必要がなくなるので、同じ論理手段を２つ設ける場合
に比べてハードウェアを小さくできる効果がある。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路のハード
ウェアの小型化に関し、特にパイプライン構成された半
導体集積回路のロジック部の小型化に関する。
【０００２】
【従来の技術】図２０にパイプライン処理を行うための
一般的なパイプラインの構成を示す。図２０において論
理動作を行う論理回路（以後ロジック部と呼称）３の入
力側および出力側にレジスタとして、それぞれパイプラ
インレジスタ１および２が接続されている。パイプライ
ンレジスタ１および２はフリップフロップで構成され、
クロック信号ＣＬＫがそれぞれ与えられる。このように
レジスタとしてフリップフロップを使用し、フリップフ
ロップにクロック信号のエッジが与えられるタイミング
によって論理動作が制御される方式をエッジトリガクロ
ック方式と呼称する。ここで、パイプラインレジスタ２
の後段にはロジック部４が接続されており、ロジック部
１とは異なった動作をするが、以後は１つのロジック部
とそれを挟む２つのレジスタからなる構成をパイプライ
ンの１ユニットとし、その１ユニットについて説明を行
う。
【０００３】図２１にロジック部３の構成をブロック図
で示す。ロジック部３はクロック信号の１周期の間に一
連の論理動作を終了するロジック部である。ロジック部
３は、それぞれ異なった論理動作を行う論理手段Ａ、論
理手段Ｂ、論理手段Ｃが、それぞれ信号線ｂ、ｃ、ｄを
介してＡ、Ｂ、Ａ、Ｃの順に配置されて構成されてい
る。ロジック部３において、パイプラインレジスタ１か
ら与えられた入力信号は、クロック信号の前半で論理手
段Ａおよび論理手段Ｂを順に通過し、後半で論理手段Ａ
および論理手段Ｃを順に通過することになる。図２１に
入力信号の通過経路を矢印で示す。このように、ロジッ
ク部３は論理動作が同じである論理手段Ａを２つ有して
構成され、入力信号はクロック信号の前半と後半のそれ
ぞれにおいて論理手段Ａを通過し、同じ論理動作が実行
されていた。
【０００４】
【発明が解決しようとする課題】以上説明したように、
従来のパイプラインのロジック部はクロック信号の前半
と後半において同じ論理動作を繰り返して行う場合に
は、その繰り返しの回数と同じ数の構成を有する必要が
あった。特に加算器や乗算器など数値演算を目的とした
ものには、同じ演算を規則的に繰り返すことが多いた
め、同じ論理動作を行う構成の演算回路を複数必要とす
る場合が頻繁にある。通常このような場合には、同じ構
成の演算回路を複数箇所にインプリメントするためハー
ドウエアが大きくなるという問題があった。
【０００５】本発明は上記のような問題点を解消するた
めになされたもので、クロック信号の前半と後半におい
て同じ論理動作を繰り返して行う場合において、共通す
る構成を重複して設けることを回避して、ハードウエア
を小さくした半導体集積回路を得ることを目的とする。
【０００６】
【課題を解決するための手段】本発明に係る請求項１記
載の半導体集積回路は、パイプライン構成の半導体集積
回路であって、クロック信号の１周期の間に論理動作を
行うロジック部と、前記クロック信号に応答して動作
し、前記クロック部への入力信号を一時的に記憶する入
力レジスタと、前記クロック信号に応答して動作し、前
記クロック部からの出力信号を一時的に記憶する出力レ
ジスタとを備え、前記ロジック部は、入力側が前記入力
レジスタに接続され、少なくとも１つの論理手段によ
り、前記クロック信号の１周期のうちの前半の半周期で
論理動作を行う前半動作部と、出力側が前記出力レジス
タに接続され、少なくとも１つの論理手段により、前記
クロック信号の１周期のうちの後半の半周期で論理動作
を行う後半動作部とに区別され、前記前半動作部の論理
手段および前記後半動作部の論理手段は、互いに共用さ
れる共用論理手段を少なくとも１つ含み、前記ロジック
部は、入力側が前記前半動作部の出力側に接続され、出
力側が前記後半動作部の入力側に接続され、前記入力お
よび出力レジスタに対して相補的に動作して前記前半動
作部の出力を一時的に記憶する記憶手段を備えている。
【０００７】本発明に係る請求項２記載の半導体集積回
路は、前記前半動作部の論理手段が、前記後半動作部の
論理手段と共用されない前半論理手段を少なくとも１つ
さらに含んでいる。
【０００８】本発明に係る請求項３記載の半導体集積回
路は、前記後半動作部の論理手段が、前記前半動作部の
論理手段と共用されない後半論理手段を少なくとも１つ
さらに含んでいる。
【０００９】本発明に係る請求項４記載の半導体集積回
路は、前記前半動作部の論理手段が、前記後半動作部の
論理手段と共用されない前半論理手段を少なくとも１つ
さらに含み、前記後半動作部の論理手段が、前記前半動
作部の論理手段と共用されない後半論理手段を少なくと
も１つさらに含んでいる。
【００１０】本発明に係る請求項５記載の半導体集積回
路は、前記論理手段が、その入力および出力が信号伝達
の順に信号経路によって接続され、前記ロジック部は、
同一の論理手段の入力あるいは出力で前記信号経路が２
本以上競合する場合には、前記クロック信号に応じて１
の経路のみを選択する経路選択手段をさらに備えてい
る。
【００１１】本発明に係る請求項６記載の半導体集積回
路は、前記入力および出力レジスタは、前記クロック信
号の前半の半周期の間は出力が開き、入力が閉じ、後半
の半周期の間はその逆となる第１開閉型のレジスタを含
み、前記記憶手段は、前記クロック信号の前半の半周期
の間は出力が閉じ、入力が開き、後半の半周期の間はそ
の逆となる第２開閉型のレジスタを含み、前記経路選択
手段は、前記入力および出力レジスタに同期して開閉す
る第１開閉型のゲート手段と、前記第１開閉型のゲート
手段に対して相補的に開閉する第２開閉型のゲート手段
とを含んでいる。
【００１２】本発明に係る請求項７記載の半導体集積回
路は、前記第１開閉型のレジスタが、前記クロック信号
がＬＯＷレベルにあるときは出力が開き、入力が閉じて
いるフォーリングエッジ型のフリップフロップで構成さ
れるレジスタであり、前記第２開閉型のレジスタが、前
記クロック信号がＨＩＧＨレベルにあるときは出力が閉
じ、入力が開いているライジングエッジ型のフリップフ
ロップで構成されるレジスタであり、前記第１開閉型の
ゲート手段は、前記クロック信号がＬＯＷレベルにある
ときは出力が開くネガティブラッチで構成され、前記第
２開閉型のゲート手段は、前記クロック信号がＨＩＧＨ
レベルにあるときは出力が開くポジティブラッチで構成
されている。
【００１３】
【作用】本発明に係る請求項１記載の半導体集積回路に
よれば、クロック信号の前半の半周期において入力レジ
スタから前半動作部に与えられた入力信号は論理動作を
実行され、その結果は前半動作部の出力側に接続された
記憶手段に一時的に記憶される。記憶手段は、入力およ
び出力レジスタに対して相補的に動作するので、記憶さ
れた前半動作部の出力は、クロック信号の後半の半周期
において後半動作部の入力として与えられ、後半動作部
において論理動作が実行されることになる。前半動作部
および後半動作部は論理手段のうち互いに共用する共用
論理手段を少なくとも１つ有しているので、当該共用論
理手段が、クロック信号の前半の半周期と後半の半周期
で２度同じ論理動作を行うことになる。よって、ロジッ
ク部にクロック信号の前半の半周期と後半の半周期で同
じ論理動作を行う論理手段を重複して設ける必要がなく
なる。
【００１４】本発明に係る請求項２記載の半導体集積回
路によれば、ロジック部の前半動作部がクロック信号の
前半の半周期のみで論理動作を行う前半論理手段を少な
くとも１つさらに含んで構成されている場合にも、ロジ
ック部にクロック信号の前半の半周期と後半の半周期で
同じ論理動作を行う論理手段を重複して設ける必要がな
くなる。
【００１５】本発明に係る請求項３記載の半導体集積回
路によれば、ロジック部の後半動作部がクロック信号の
後半の半周期のみで論理動作を行う後半論理手段を少な
くとも１つさらに含んで構成されている場合にも、ロジ
ック部にクロック信号の前半の半周期と後半の半周期で
同じ論理動作を行う論理手段を重複して設ける必要がな
くなる。
【００１６】本発明に係る請求項４記載の半導体集積回
路によれば、ロジック部の前半動作部がクロック信号の
前半の半周期のみで論理動作を行う前半論理手段を少な
くとも１つさらに含んで構成されている場合でも、ロジ
ック部の後半動作部がクロック信号の後半の半周期のみ
で論理動作を行う後半論理手段を少なくとも１つさらに
含んで構成されている場合でも、ロジック部にクロック
信号の前半の半周期と後半の半周期で同じ論理動作を行
う論理手段を重複して設ける必要がなくなる。
【００１７】本発明に係る請求項５記載の半導体集積回
路によれば、ロジック部の論理手段は、その入力および
出力が信号伝達の順に信号経路によって接続され、同一
の論理手段の入力あるいは出力で当該信号経路が２本以
上競合する場合には、クロック信号に応じて１の経路の
みを選択する経路選択手段をさらに備えているので、前
半動作部と後半動作部で論理動作の順序が異なる場合で
も、信号経路を複線化して信号経路を交差させること
で、論理動作の順序を任意に変更することができる。
【００１８】本発明に係る請求項６記載の半導体集積回
路によれば、クロック信号の前半の半周期においては、
入力および出力レジスタの出力が開いているので、ロジ
ック部の前半動作部には入力信号が与えられ論理動作が
実行される。このとき、記憶手段の入力が開いているの
で、前半動作部の出力が記憶される。次に、クロック信
号の後半の半周期では入力および出力レジスタの出力が
閉じ、記憶手段の出力が開くので、記憶された前半動作
部の出力は後半動作部の入力側に与えられることにな
る。経路選択手段の第１開閉型のゲート手段は入力およ
び出力レジスタの出力が閉じている場合は第１開閉型の
ゲート手段は閉じており、第２開閉型のゲート手段は開
いているので、信号を通したくない経路には第１開閉型
のゲート手段を設け、信号を通したい経路には第２開閉
型のゲート手段を設けることで、前半動作部と後半動作
部で論理動作の順序が異なる場合でも論理動作の順序を
任意に変更することができる。
【００１９】本発明に係る請求項７記載の半導体集積回
路によれば、入力および出力レジスタをフォーリングエ
ッジ型のフリップフロップで構成し、記憶手段をライジ
ングエッジ型のフリップフロップで構成し、第１開閉型
のゲート手段をネガティブラッチで構成し、第２開閉型
のゲート手段をポジティブラッチで構成することによ
り、比較的簡単な構成で本発明を実現できる。
【００２０】
【実施例】
＜第１の実施例＞ ＜ロジック部１００の構成について＞図１に本発明に係
る半導体集積回路の第１の実施例として、ロジック部１
００の構成をブロック図で示す。図１においてロジック
部１００の入力側および出力側にそれぞれパイプライン
レジスタ１１および２１が接続されている。ロジック部
１００は論理手段Ａ、論理手段Ｂ、論理手段Ｃを有し、
パイプラインレジスタ１１の出力は信号線ａを介して論
理手段Ａに接続され、論理手段Ａと論理手段Ｂは信号線
ｂによって接続されている。また、論理手段Ａは信号線
ｄを介して論理手段Ｃにも接続され、論理手段Ｃは信号
線ｅを介してパイプラインレジスタ２１の入力に接続さ
れている。
【００２１】論理手段Ｂは信号線ｃを介してレジスタ５
１の入力に接続され、レジスタ５１の出力は信号線ｆを
介して信号線ａに接続されている。パイプラインレジス
タ１１および２１とレジスタ５１にはクロック信号ＣＬ
Ｋが与えられる構成になっている。
【００２２】ここで、パイプラインレジスタ１１および
２１とレジスタ５１の構成について図３および図４を用
いて説明する。パイプラインレジスタ１１および２１は
フォーリングエッジ（falling-edge）型のフリップフロ
ップを用いたレジスタであり、レジスタ５１はライジン
グエッジ（rising-edge）型のフリップフロップを用い
たレジスタである。
【００２３】＜フォーリングエッジ型のフリップフロッ
プについて＞図３に一般的なフォーリングエッジ型のフ
リップフロップの回路図を示す。図３において、Ｄ入力
はインバータＩ１の入力側に与えられ、インバータＩ１
の出力側はトランスミッションゲートＴＧ１の入力に接
続されている。また、インバータＩ１にはループを形成
するようにインバータＩ２が接続されている。トランス
ミッションゲートＴＧ１の出力にはインバータＩ３の入
力側が接続され、インバータＩ３の出力側はトランスミ
ッションゲートＴＧ２の入力に接続され、トランスミッ
ションゲートＴＧ２の出力はＱ出力となっている。ま
た、インバータＩ３にはループを形成するようにインバ
ータＩ４が接続されている。
【００２４】トランスミッションゲートＴＧ１およびＴ
Ｇ２はＰチャネルＭＯＳトランジスタとＮチャネルＭＯ
Ｓトランジスタとを組み合わせて構成されており、クロ
ック信号ＣＬＫはインバータＩ５を介してトランスミッ
ションゲートＴＧ１のＰチャネルＭＯＳトランジスタの
ゲート電極、およびトランスミッションゲートＴＧ２の
ＮチャネルＭＯＳトランジスタのゲート電極に接続され
ている。また、クロック信号ＣＬＫは直接、トランスミ
ッションゲートＴＧ１のＮチャネルＭＯＳトランジスタ
のゲート電極、およびトランスミッションゲートＴＧ２
のＰチャネルＭＯＳトランジスタのゲート電極にも接続
されている。
【００２５】このような構成のフォーリングエッジ型の
フリップフロップの動作について図３を参照しつつ説明
する。まず、クロック信号ＣＬＫがＬＯＷ（以後「Ｌ」
と略記）からＨＩＧＨ（以後「Ｈ」と略記）になった場
合は、トランスミッションゲートＴＧ１は導通状態にな
り、インバータＩ１およびＩ２で構成されるループ回路
に保持されていたＤ入力は、インバータＩ３およびＩ４
に移動する。このときトランスミッションゲートＴＧ２
は非導通状態であるのでインバータＩ３およびＩ４で構
成されるループ回路に保持されることになる。
【００２６】次にクロック信号が「Ｈ」から「Ｌ」にな
るとトランスミッションゲートＴＧ１は非導通状態にな
り、トランスミッションゲートＴＧ２が導通状態になっ
てインバータＩ３およびＩ４で構成されるループ回路に
保持されていたＤ入力はＱ出力としてトランスミッショ
ンゲートＴＧ２から出力されることになる。
【００２７】ここで、トランスミッションゲートＴＧ１
が導通状態になることを「入力が開く」と呼称し、トラ
ンスミッションゲートＴＧ２が導通状態になることを
「出力が開く」と呼称し、トランスミッションゲートＴ
Ｇ１が非導通状態になることを「入力が閉じる」と呼称
し、トランスミッションゲートＴＧ２が非導通状態にな
ることを「出力が閉じる」と呼称する。従って、フォー
リングエッジ型のフリップフロップの動作をかいつまん
で説明するならば、クロック信号が「Ｌ」となっている
半周期の間は出力が開いており、クロック信号が「Ｈ」
となっている半周期の間は入力が開いているということ
になる。
【００２８】＜ライジングエッジ型のフリップフロップ
について＞次に、図４に一般的なライジングエッジ型の
フリップフロップの回路図を示す。図４において、Ｄ入
力はインバータＩ１の入力側に与えられ、インバータＩ
１の出力側はトランスミッションゲートＴＧ１の入力に
接続されている。また、インバータＩ１にはループを形
成するようにインバータＩ２が接続されている。トラン
スミッションゲートＴＧ１の出力にはインバータＩ３の
入力側が接続され、インバータＩ３の出力側はトランス
ミッションゲートＴＧ２の入力に接続され、トランスミ
ッションゲートＴＧ２の出力はＱ出力となっている。ま
た、インバータＩ３にはループを形成するようにインバ
ータＩ４が接続されている。
【００２９】トランスミッションゲートＴＧ１およびＴ
Ｇ２はＰチャネルＭＯＳトランジスタとＮチャネルＭＯ
Ｓトランジスタとを組み合わせて構成されており、クロ
ック信号ＣＬＫはインバータＩ５を介してトランスミッ
ションゲートＴＧ１のＮチャネルＭＯＳトランジスタの
ゲート電極、およびトランスミッションゲートＴＧ２の
ＰチャネルＭＯＳトランジスタのゲート電極に接続され
ている。また、クロック信号ＣＬＫは直接、トランスミ
ッションゲートＴＧ１のＰチャネルＭＯＳトランジスタ
のゲート電極、およびトランスミッションゲートＴＧ２
のＮチャネルＭＯＳトランジスタのゲート電極にも接続
されている。
【００３０】このような構成のライジングエッジ型のフ
リップフロップの動作ついて図４を参照しつつ説明す
る。まず、クロック信号ＣＬＫが「Ｈ」から「Ｌ」にな
った場合は、トランスミッションゲートＴＧ１は導通状
態になり、インバータＩ１およびＩ２で構成されるルー
プ回路に保持されていたＤ入力は、インバータＩ３およ
びＩ４に移動する。このときトランスミッションゲート
ＴＧ２は非導通状態であるのでインバータＩ３およびＩ
４で構成されるループ回路に保持されることになる。
【００３１】次にクロック信号が「Ｌ」から「Ｈ」にな
るとトランスミッションゲートＴＧ１は非導通状態にな
り、トランスミッションゲートＴＧ２が導通状態になっ
てインバータＩ３およびＩ４で構成されるループ回路に
保持されていたＤ入力はＱ出力としてトランスミッショ
ンゲートＴＧ２から出力されることになる。
【００３２】ここで、フォーリングエッジ型のフリップ
フロップの動作をかいつまんで説明するならば、クロッ
ク信号が「Ｈ」となっている半周期の間は出力が開いて
おり、クロック信号が「Ｌ」となっている半周期の間は
入力が開いているということになる。
【００３３】＜ロジック部１００の動作について＞次に
図１を用いてロジック部１００の動作について説明す
る。まずクロック信号ＣＬＫが「Ｈ」から「Ｌ」に変化
すると、パイプラインレジスタ１１の出力、すなわちフ
ォーリングエッジ型のフリップフロップの出力が開いて
パイプラインレジスタ１１内に保持された前段のロジッ
ク部からの入力信号ＩＳが信号線ａに与えられる。
【００３４】入力信号ＩＳは論理手段Ａを通過して信号
Ｓ１として信号線ｂに与えられ、続いて論理手段Ｂを通
過して信号Ｓ２として信号線ｃに与えられる。このと
き、信号Ｓ１は信号線ｄを介して論理手段Ｃにも与えら
れ、論理手段Ｃを通過して信号Ｓ１１としてパイプライ
ンレジスタ２１に与えられるが、パイプラインレジスタ
２１の入力、すなわちフォーリングエッジ型のフリップ
フロップの入力は閉じているので、信号Ｓ１１は保持さ
れない。
【００３５】一方、信号Ｓ２は信号線ｃを介してレジス
タ５１に与えられる。このときレジスタ５１の入力、す
なわちライジングエッジ型のフリップフロップの入力は
開いており、信号Ｓ２はレジスタ５１に保持される。し
かし、レジスタ５１の出力は閉じているので、信号Ｓ２
が信号線ａに与えられることはない。
【００３６】次にクロック信号ＣＬＫが「Ｌ」から
「Ｈ」に変化すると、パイプラインレジスタ１１の出力
は閉じ、レジスタ５１の出力が開く。従って、レジスタ
５１に保持されていた信号Ｓ２が信号線ａに与えられ、
信号Ｓ２は論理手段Ａを通過して信号Ｓ３として信号線
ｂに与えられ、続いて信号線ｄを介して論理手段Ｃに与
えられ、論理手段Ｃを通過して信号Ｓ４として信号線ｅ
に与えられる。このとき、パイプラインレジスタ２１の
入力は開いているので、信号Ｓ４はパイプラインレジス
タ２１に保持されることになる。一方、信号Ｓ４は論理
手段Ｂを通過して信号Ｓ４１として信号線ｃを介してレ
ジスタ５１にも与えられるが、レジスタ５１の入力は閉
じているので、信号Ｓ４１は保持されない。
【００３７】次に再びクロック信号ＣＬＫが「Ｈ」から
「Ｌ」に変化すると、パイプラインレジスタ２１に保持
されていた信号Ｓ４が次段のロジック部へと与えられ、
前段のロジック部からの新しい入力信号が信号線ａに与
えられる。
【００３８】以上の動作を図２に模式的に示す。図２に
おいて、クロック信号ＣＬＫに対応してＡ、Ｂ、Ａ、Ｃ
の符号を付されたブロックが順に並んでいる。これは、
クロック信号が「Ｌ」である前半の期間において論理動
作Ａ、Ｂが施され、クロック信号が「Ｈ」である後半の
期間において論理動作Ａ、Ｃが施されることを表してい
る。
【００３９】以上のような動作をするロジック部１００
において、信号Ｓ４は論理手段Ａ、Ｂ、Ａ、Ｃを順に通
過した信号であり、論理動作Ａ＋Ｂ＋Ａ＋Ｃを施された
信号である。このことは、１つの論理手段Ａを２回使用
することで、ロジック部内に２つの論理手段Ａを設ける
ことなく論理動作Ａ＋Ｂ＋Ａ＋Ｃを施すことができるこ
とを意味している。
【００４０】通常は、新たに設けたレジスタ５１の回路
よりも論理手段Ａの回路の方が大きいので、論理手段Ａ
を１つ省略することにより、ロジック部のハードウエア
が小さくなるという効果が得られる。
【００４１】＜第２の実施例＞次に、本発明に係る半導
体集積回路の第２の実施例として、本発明をクロック信
号の１周期の間に４ビットの加算演算を行う加算器に適
用する場合について説明する。まず図５に一般的な４ビ
ットの加算器の構成を示す。
【００４２】図５において４ビットの加算演算を行うた
めに２ビットのリップルキャリー加算器ＡＤ１およびＡ
Ｄ２が設けられている。リップルキャリー加算器ＡＤ１
の入力側にはフォーリングエッジ型のフリップフロップ
Ｆ１〜Ｆ５のＱ出力が接続され、リップルキャリー加算
器ＡＤ２の入力側にはフォーリングエッジ型のフリップ
フロップＦ６〜Ｆ９のＱ出力が接続されている。
【００４３】フリップフロップＦ１のＤ入力には図示し
ない前段の加算器からキャリーＣ０が入力され、フリッ
プフロップＦ２〜Ｆ９のＤ入力にはそれぞれ入力データ
Ｂ０、Ａ０、Ｂ１、Ａ１、Ｂ２、Ａ２、Ｂ３、Ａ３が入
力される。
【００４４】リップルキャリー加算器ＡＤ１の出力側に
はフォーリングエッジ型のフリップフロップＦ１０およ
びＦ１１のＤ入力が接続され、フリップフロップＦ１０
およびＦ１１のＱ出力からは加算結果ＳＵＭ０およびＳ
ＵＭ１が出力される。また、加算演算によりリップルキ
ャリー加算器ＡＤ１から出力されるキャリーＣ２はリッ
プルキャリー加算器ＡＤ２に与えられる。
【００４５】リップルキャリー加算器ＡＤ２の出力側に
はフォーリングエッジ型のフリップフロップＦ１２〜Ｆ
１３のＤ入力が接続され、フリップフロップＦ１２およ
びＦ１３のＱ出力からは加算結果ＳＵＭ２およびＳＵＭ
３が出力される。また、加算演算によりリップルキャリ
ー加算器ＡＤ２から出力されるキャリーＣ４はフリップ
フロップＦ１４のＱ出力から出力される。
【００４６】＜リップルキャリー加算器の構成＞リップ
ルキャリー加算器ＡＤ１の構成を図６に示す。図６にお
いて入力データＢ０はＡＮＤゲートＡＧ１およびＸＯＲ
（ＥXＮＯＲ）ゲートＸＧ１の入力に与えられ、同様に
入力データＡ０はＡＮＤゲートＡＧ１およびＸＯＲゲー
トＸＧ１の入力に与えられる。ＡＮＤゲートＡＧ１の出
力はマルチプレクサＭ１のａ入力に与えられ、ＸＯＲゲ
ートＸＧ１の出力はマルチプレクサＭ１のｂ入力とＸＯ
ＲゲートＸＧ３の入力に与えられる。また、キャリーＣ
０はマルチプレクサＭ１のｃ入力と、ＸＯＲゲートＸＧ
３の入力に与えられる。マルチプレクサＭ１はＡＮＤゲ
ートＡＧ１およびＸＯＲゲートＸＧ１の出力とキャリー
Ｃ０を受けてキャリーＣ１を出力する。
【００４７】入力データＢ１はＡＮＤゲートＡＧ２およ
びＸＯＲゲートＸＧ２の入力に与えられ、同様に入力デ
ータＡ１はＡＮＤゲートＡＧ２およびＸＯＲゲートＸＧ
２の入力に与えられる。ＡＮＤゲートＡＧ２の出力はマ
ルチプレクサＭ２のａ入力に与えられ、ＸＯＲゲートＸ
Ｇ２の出力はマルチプレクサＭ２のｂ入力とＸＯＲゲー
トＸＧ４の入力に与えられる。また、キャリーＣ１はマ
ルチプレクサＭ２のｃ入力と、ＸＯＲゲートＸＧ４の入
力に与えられる。マルチプレクサＭ２はＡＮＤゲートＡ
Ｇ２およびＸＯＲゲートＸＧ２の出力とキャリーＣ１を
受けてキャリーＣ２を出力する。
【００４８】ここで、ＸＯＲゲートＸＧ３およびＸＧ４
の出力が加算結果ＳＵＭ０およびＳＵＭ１として出力さ
れ、キャリーＣ２がリップルキャリー加算器ＡＤ２に与
えられることになる。リップルキャリー加算器ＡＤ２の
構成も全く同様であり、入力データＢ０、Ａ０、Ｂ１、
Ａ１をＢ２、Ａ２、Ｂ３、Ａ３に、加算結果ＳＵＭ０お
よびＳＵＭ１をＳＵＭ２およびＳＵＭ３に、キャリーＣ
０、Ｃ１、Ｃ２をＣ２、Ｃ３、Ｃ４に置き換えることで
リップルキャリー加算器ＡＤ２の構成となるので、詳細
な説明は省略する。
【００４９】＜マルチプレクサの構成＞図７にマルチプ
レクサＭ１およびＭ２の構成を示す。マルチプレクサＭ
１およびＭ２は同じ構成であり、ＰチャネルＭＯＳトラ
ンジスタとＮチャネルＭＯＳトランジスタとを組み合わ
せて構成されたトランスミッションゲートＴＧ１０およ
びＴＧ２０とインバータＩ１０とを有している。
【００５０】図７において、ａ入力はトランスミッショ
ンゲートＴＧ１０の入力に与えられ、ｃ入力はトランス
ミッションゲートＴＧ２０の入力に与えられている。ｂ
入力はトランスミッションゲートＴＧ１０のＰチャネル
ＭＯＳトランジスタのゲート電極、およびトランスミッ
ションゲートＴＧ２０のＮチャネルＭＯＳトランジスタ
のゲート電極に与えられ、さらにインバータＩ１０を介
してトランスミッションゲートＴＧ１０のＮチャネルＭ
ＯＳトランジスタのゲート電極およびトランスミッショ
ンゲートＴＧ２０のＰチャネルＭＯＳトランジスタのゲ
ート電極に与えられている。トランスミッションゲート
ＴＧ１０およびＴＧ２０は、ｂ入力に与えられる信号に
応じてどちらか一方が導通状態となる。その出力がキャ
リーである。
【００５１】以上説明したように一般的な４ビットの加
算器は、構成が全く同一な２ビットのリップルキャリー
加算器を２つ使用していた。次に、図８を用いて本発明
に係る半導体集積回路を適用した４ビットの加算器の構
成について説明する。
【００５２】図８において４ビットの加算演算を行うた
めに２ビットのリップルキャリー加算器ＡＤが設けられ
ている。ここで、リップルキャリー加算器ＡＤの構成は
図６を用いて説明したリップルキャリー加算器ＡＤ１の
構成と同様であるので、重複する説明は省略する。
【００５３】リップルキャリー加算器ＡＤの入力側には
フォーリングエッジ型のフリップフロップＦ１〜Ｆ５の
Ｑ出力が直に与えられている。また、フォーリングエッ
ジ型のフリップフロップＦ６〜Ｆ９のＱ出力はＰラッチ
（ポジティブラッチ）ＰＬ１〜ＰＬ４のＤ入力に与えら
れ、ＰラッチＰＬ１〜ＰＬ４のＱ出力としてリップルキ
ャリー加算器ＡＤに与えられている。
【００５４】フリップフロップＦ１のＤ入力には図示し
ない前段の加算器からキャリーが入力され、フリップフ
ロップＦ２〜Ｆ９のＤ入力にはそれぞれ入力データＢ
０、Ａ０、Ｂ１、Ａ１、Ｂ２、Ａ２、Ｂ３、Ａ３が入力
される。
【００５５】リップルキャリー加算器ＡＤの出力側には
Ｎラッチ（ネガティブラッチ）ＮＬ１およびＮＬ２のＤ
入力が接続され、ＮラッチＮＬ１およびＮＬ２のＱ出力
がフォーリングエッジ型のフリップフロップＦ１０およ
びＦ１１に与えられている。また、リップルキャリー加
算器ＡＤの出力側にはフォーリングエッジ型のフリップ
フロップＦ１２およびＦ１３のＤ入力が直に接続されて
いる。
【００５６】リップルキャリー加算器ＡＤから出力され
るキャリーは、直にフォーリングエッジ型のフリップフ
ロップＦ１４を介して出力される経路を通る場合と、ラ
イジングエッジ型のフリップフロップＲを介してリップ
ルキャリー加算器ＡＤに再度入力する経路を通る場合が
ある。
【００５７】フリップフロップＦ１０およびＦ１１のＱ
出力からは加算結果ＳＵＭ０およびＳＵＭ１が出力さ
れ、フリップフロップＦ１２およびＦ１３のＱ出力から
は加算結果ＳＵＭ２およびＳＵＭ３が出力される。
【００５８】＜ネガティブラッチおよびポジティブラッ
チの構成＞ここで、図９および図１０を用いてネガティ
ブラッチ（Ｎラッチ）およびポジティブラッチ（Ｐラッ
チ）の構成について説明する。
【００５９】図９に一般的なネガティブラッチの回路図
を示す。図９において、Ｄ入力はインバータＩ１１の入
力側に与えられ、インバータＩ１１の出力側はトランス
ミッションゲートＴＧ１１の入力に接続されている。ま
た、インバータＩ１１にはループを形成するようにイン
バータＩ１２が接続され、トランスミッションゲートＴ
Ｇ１の出力がＱ出力となっている。
【００６０】トランスミッションゲートＴＧ１１はＰチ
ャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジ
スタとを組み合わせて構成されており、クロック信号Ｃ
ＬＫはインバータＩ１３を介してトランスミッションゲ
ートＴＧ１１のＮチャネルＭＯＳトランジスタのゲート
電極に与えられている。また、クロック信号ＣＬＫは直
にトランスミッションゲートＴＧ１１のＰチャネルＭＯ
Ｓトランジスタのゲート電極にも与えられる。
【００６１】このような構成のＮラッチの動作ついて図
９を参照しつつ説明する。まず、クロック信号ＣＬＫが
「Ｈ」から「Ｌ」になった場合は、トランスミッション
ゲートＴＧ１１は導通状態になり、インバータＩ１１お
よびＩ１２で構成されるループ回路に保持されていた信
号はＱ出力から出力される。
【００６２】次にクロック信号ＣＬＫが「Ｌ」から
「Ｈ」になるとトランスミッションゲートＴＧ１１は非
導通状態になり信号は出力されない。
【００６３】ここで、トランスミッションゲートＴＧ１
１が導通状態になることを「出力が開く」と呼称し、ト
ランスミッションゲートＴＧ１１が非導通状態になるこ
とを「出力が閉じる」と呼称する。
【００６４】従って、Ｎラッチの動作をかいつまんで説
明するならば、クロック信号ＣＬＫが「Ｌ」となってい
る間は出力が開いており、クロック信号が「Ｈ」となっ
ている間は出力が閉じているということになる。なお、
出力に対する「入力」は常に開いていることになる。
【００６５】図１０に一般的なＰラッチの回路図を示
す。図１０において、Ｄ入力はインバータＩ１１の入力
側に与えられ、インバータＩ１１の出力側はトランスミ
ッションゲートＴＧ１１の入力に接続されている。ま
た、インバータＩ１１にはループを形成するようにイン
バータＩ１２が接続され、トランスミッションゲートＴ
Ｇ１の出力がＱ出力となっている。
【００６６】トランスミッションゲートＴＧ１１はＰチ
ャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジ
スタとを組み合わせて構成されており、クロック信号Ｃ
ＬＫはインバータＩ１３を介してトランスミッションゲ
ートＴＧ１１のＰチャネルＭＯＳトランジスタのゲート
電極に与えられている。また、クロック信号ＣＬＫは直
にトランスミッションゲートＴＧ１１のＮチャネルＭＯ
Ｓトランジスタのゲート電極にも与えられる。
【００６７】このような構成のＰラッチの動作について
図１０を参照しつつ説明する。まず、クロック信号ＣＬ
Ｋが「Ｌ」から「Ｈ」になった場合は、トランスミッシ
ョンゲートＴＧ１１は導通状態になり、インバータＩ１
１およびＩ１２で構成されるループ回路に保持されてい
た信号はＱ出力から出力される。
【００６８】次にクロック信号ＣＬＫが「Ｈ」から
「Ｌ」になるとトランスミッションゲートＴＧ１１は非
導通状態になり信号は出力されない。
【００６９】Ｐラッチの動作をかいつまんで説明するな
らば、クロック信号ＣＬＫが「Ｈ」となっている間は出
力が開いており、クロック信号が「Ｌ」となっている間
は出力が閉じているということになる。なお、出力に対
する「入力」は常に開いていることになる。
【００７０】次に、図８に示した４ビットの加算器の動
作を説明するためのブロック図を図１１に示す。図１１
において中央の破線で示された部分が論理手段Ａを有す
るロジック部２００である。ロジック部２００の入力側
および出力側にはパイプラインレジスタ１２および２２
が破線で示されている。
【００７１】パイプラインレジスタ１２は図８に示した
フォーリングエッジ型のフリップフロップＦ１〜Ｆ９で
構成されるレジスタであり、機能別に３つに分けて示さ
れている。パイプラインレジスタ１２１には図示しない
前段のロジック部からキャリーが与えられる。これは図
８に示したフリップフロップＦ１に対応する。パイプラ
インレジスタ１２２には図示しない前段のロジック部か
ら入力データＢ０、Ａ０、Ｂ１、Ａ１が与えられる。こ
れは図８に示したフリップフロップＦ２〜Ｆ５に対応す
る。パイプラインレジスタ１２３には図示しない前段の
ロジック部から入力データＢ２、Ａ２、Ｂ３、Ａ３が与
えられる。これは図８に示したフリップフロップＦ６〜
Ｆ９に対応する。
【００７２】パイプラインレジスタ２２は図８に示した
フォーリングエッジ型のフリップフロップＦ１０〜Ｆ１
４で構成されるレジスタであり、機能別に３つに分けて
示されている。パイプラインレジスタ２２１は図示しな
い後段のロジック部に対して加算結果ＳＵＭ０およびＳ
ＵＭ１を出力する。これは図８に示したフリップフロッ
プＦ１０およびＦ１１に対応する。パイプラインレジス
タ２２２は図示しない後段のロジック部に対して加算結
果ＳＵＭ２およびＳＵＭ３を出力する。これは図８に示
したフリップフロップＦ１２およびＦ１３に対応する。
パイプラインレジスタ２２３は図示しない後段のロジッ
ク部に対してキャリーを出力する。これは図８に示した
フリップフロップＦ１４に対応する。
【００７３】次にロジック部２００の構成について説明
する。パイプラインレジスタ１２１および１２２は、そ
れぞれ信号線ａおよびｂを介して論理手段Ａに接続され
ている。論理手段Ａは図８に示すリップルキャリー加算
器ＡＤに対応する。
【００７４】パイプラインレジスタ１２３の出力はＰラ
ッチ３２に接続され、Ｐラッチ３２は信号線ｃを介して
信号線ｂに接続される。Ｐラッチ３２は図８に示すＰラ
ッチＰＬ１〜ＰＬ４に対応する。
【００７５】論理手段Ａの出力は信号線ｄを介してＮラ
ッチ４２に接続され、Ｎラッチ４２は信号線ｅを介して
パイプラインレジスタ２２２に接続されている。また、
論理手段Ａの出力は信号線ｄに接続される信号線ｆを介
してパイプラインレジスタ２２１に接続されている。論
理手段Ａの出力はさらに、信号線ｇを介してパイプライ
ンレジスタ２２３に接続され、信号線ｇに接続される信
号線ｈを介してレジスタ５２にも接続されている。レジ
スタ５２は図８に示すライジングエッジ型のフリップフ
ロップＲに対応し、レジスタ５２は信号線ｉを介して信
号線ａに接続されている。
【００７６】＜ロジック部２００の動作について＞以
下、図１１を用いてロジック部２００の動作を説明す
る。まず、クロック信号ＣＬＫが「Ｈ」から「Ｌ」に変
化すると、パイプラインレジスタ１２１〜１２３の出
力、すなわちフォーリングエッジ型のフリップフロップ
Ｆ１からＦ９の出力が開く。パイプラインレジスタ１２
１および１２２内に保持された前段のロジック部からの
入力信号ＩＳ１およびＩＳ２、すなわちキャリーＣ０お
よび入力データＢ０、Ａ０、Ｂ１、Ａ１は信号線ａおよ
びｂを介して論理手段Ａに与えられる。
【００７７】このときパイプラインレジスタ１２３内に
保持された前段のロジック部からの入力信号ＩＳ３、す
なわち入力データＢ２、Ａ２、Ｂ３、Ａ３はＰラッチ３
２に与えられるが、Ｐラッチ３２はの出力は閉じてお
り、入力信号ＩＳ３は論理手段Ａには与えられない。論
理手段Ａ、すなわちリップルキャリー加算器ＡＤにおい
て入力信号ＩＳ１およびＩＳ２に基づいて下位２ビット
の加算演算が実行され、信号Ｓ１０および信号Ｓ２０、
すなわちキャリーＣ２および加算結果ＳＵＭ０、ＳＵＭ
１がそれぞれ信号線ｇおよびｄに出力される。
【００７８】信号Ｓ２０は信号線ｄを介してＮラッチ４
２に与えられる。Ｎラッチ４２の出力は開いており、信
号Ｓ２０は信号線ｅを介してパイプラインレジスタ２２
２に与えられるが、パイプラインレジスタ２２２はフォ
ーリングエッジ型のフリップフロップであるので入力は
閉じており、信号Ｓ２０は保持されない。また、信号Ｓ
２０は信号線ｄから信号線ｆを介してパイプラインレジ
スタ２２１に与えられるが、パイプラインレジスタ２２
１はフォーリングエッジ型のフリップフロップであるの
で入力は閉じており、信号Ｓ２０は保持されない。
【００７９】一方、信号Ｓ１０は信号線ｇから信号線ｈ
を介してレジスタ５２に与えられる。レジスタ５２はラ
イジングエッジ型のフリップフロップであるので入力は
開いており、信号Ｓ１０は保持される。また、信号Ｓ１
０は信号線ｇを介してパイプラインレジスタ２２３に与
えられるが、パイプラインレジスタ２２１はフォーリン
グエッジ型のフリップフロップであるので入力は閉じて
おり、信号Ｓ１０は保持されない。
【００８０】次にクロック信号ＣＬＫが「Ｌ」から
「Ｈ」に変化すると、パイプラインレジスタ１２１〜１
２３の出力は閉じて、前段のロジック部からの入力信号
ＩＳ１〜ＩＳ３は途絶える。このとき、Ｐラッチ３２の
出力が開いて保持されていた入力信号ＩＳ３が出力され
る。入力信号ＩＳ３は信号線ｃから信号線ｂを介して論
理手段Ａに与えられる。また、レジスタ５２の出力も開
くので、保持されていた信号Ｓ１０も論理手段Ａに与え
られる。このとき、Ｎラッチ４２の出力は閉じパイプラ
インレジスタ２２２の入力が開くので、パイプラインレ
ジスタ２２２に信号Ｓ１０が保持される。
【００８１】論理手段Ａにおいて入力信号ＩＳ１０およ
びＩＳ３に基づいて上位２ビットの加算演算が実行さ
れ、信号Ｓ１００および信号Ｓ３０、すなわちキャリー
Ｃ４および加算結果ＳＵＭ２、ＳＵＭ３がそれぞれ信号
線ｇおよびｄに出力される。
【００８２】信号Ｓ１００は信号線ｇを介してパイプラ
インレジスタ２２３に与えられ、パイプラインレジスタ
２２３に保持される。また、一方でレジスタ５２にも与
えられるが、入力は閉じているので信号Ｓ１００は保持
されない。
【００８３】信号Ｓ３０は信号線ｄから信号線ｆを介し
てパイプラインレジスタ２２１に与えられ、パイプライ
ンレジスタ２２１に保持される。また、一方でＮラッチ
４２にも与えられるが、出力が閉じているので信号Ｓ３
０はパイプラインレジスタ２２２には与えられない。
【００８４】従って、クロック信号ＣＬＫが次に「Ｈ」
から「Ｌ」に変化する前には信号Ｓ１００、信号Ｓ２
０、信号Ｓ３０がパイプラインレジスタ２２１〜２２
３、すなわちパイプラインレジスタ２２に保持されるこ
とになる。よって、クロック信号ＣＬＫが次に「Ｈ」か
ら「Ｌ」に変化すると、パイプラインレジスタ２２の出
力が開いて、信号Ｓ１００、信号Ｓ２０、信号Ｓ３０は
後段のロジック部に与えられ、パイプラインレジスタ１
２の出力が開いて新たな入力信号が前段のロジック部か
ら与えられることになる。
【００８５】以上のような動作をするロジック部２００
を用いて４ビットの加算器を構成することにより、２ビ
ットのリップルキャリー加算器を２つ設ける必要がなく
なるのでロジック部のハードウエアが小さくなるという
効果が得られる。この効果をトランジスタ数で比較する
と、本発明を適用しない場合の４ビットの加算器におい
ては２２４個のトランジスタが必要なのに対して、ロジ
ック部２００を用いて構成した４ビットの加算器におい
ては１６６個となり、トランジスタ数を２６％削減する
ことができる。
【００８６】＜第３の実施例＞ ＜ロジック部３００の構成について＞図１２に本発明に
係る半導体集積回路の第３の実施例として、ロジック部
３００の構成をブロック図で示す。図１２においてロジ
ック部３００の入力側および出力側にそれぞれパイプラ
インレジスタ１３および２３が接続されている。ロジッ
ク部３００は論理手段ＡＸ、論理手段ＡＹ、論理手段
Ｂ、論理手段Ｃを有し、パイプラインレジスタ１３の出
力は信号線ａを介して論理手段ＡＸに接続され、論理手
段ＡＸと論理手段ＡＹは信号線ｂによって接続されてい
る。論理手段ＡＹは信号線ｃを介して論理手段Ｂに接続
され、論理手段Ｂは信号線ｄを介してレジスタ５３の入
力に接続されている。
【００８７】また、論理手段ＡＹは信号線ｅを介して論
理手段Ｃにも接続され、論理手段Ｃは信号線ｆを介して
パイプラインレジスタ２３の入力に接続されている。こ
こで、レジスタ５３の出力は信号線ｇを介して信号線ａ
に接続されている。パイプラインレジスタ１３および２
３とレジスタ５３にはクロック信号ＣＬＫが与えられる
構成になっている。
【００８８】なお、パイプラインレジスタ１３および２
３はフォーリングエッジ型のフリップフロップを用いた
レジスタであり、レジスタ５３はライジングエッジ型の
フリップフロップを用いたレジスタである。
【００８９】＜ロジック部３００の動作について＞次に
図１２を用いてロジック部３００の動作について説明す
る。まずクロック信号ＣＬＫが「Ｈ」から「Ｌ」に変化
すると、パイプラインレジスタ１３の出力、すなわちフ
ォーリングエッジ型のフリップフロップの出力が開いて
パイプラインレジスタ１３内に保持された前段のロジッ
ク部からの入力信号ＩＳが信号線ａに与えられる。
【００９０】入力信号ＩＳは論理手段ＡＸを通過して信
号Ｓ１として信号線ｂに与えられ、続いて論理手段ＡＹ
を通過して信号Ｓ２として信号線ｃを介して論理手段Ｂ
に与えられ、論理手段Ｂを通過して信号Ｓ３として信号
線ｄを介してレジスタ５３に与えられる。このときレジ
スタ５３の入力、すなわちライジングエッジ型のフリッ
プフロップの入力は開いており、信号Ｓ３はレジスタ５
３に保持される。しかし、レジスタ５３の出力は閉じて
いるので、信号Ｓ３が信号線ａに与えられることはな
い。
【００９１】一方で、信号Ｓ２は信号線ｅを介して論理
手段Ｃにも与えられ、論理手段Ｃを通過して信号Ｓ２１
として信号線ｆを介してパイプラインレジスタ２３に与
えられるが、パイプラインレジスタ２３の入力、すなわ
ちフォーリングエッジ型のフリップフロップの入力は閉
じているので、信号Ｓ２１はパイプラインレジスタ２３
には保持されない。
【００９２】次にクロック信号ＣＬＫが「Ｌ」から
「Ｈ」に変化すると、パイプラインレジスタ１３の出力
は閉じ、レジスタ５３の出力が開く。従って、レジスタ
５３に保持されていた信号Ｓ３が信号線ａに与えられ、
信号Ｓ３は論理手段ＡＸを通過して信号Ｓ４として信号
線ｂに与えられ、続いて論理手段ＡＹに与えられ、論理
手段ＡＹを通過して信号Ｓ５として信号線ｃに与えられ
る。
【００９３】信号Ｓ５は信号線ｅを介して論理手段Ｃに
与えられ、論理手段Ｃを通過して信号Ｓ６としてパイプ
ラインレジスタ２３に与えられる。このとき、パイプラ
インレジスタ２３の入力は開いているので、信号Ｓ６は
パイプラインレジスタ２３に保持されることになる。
【００９４】一方、信号Ｓ５は論理手段Ｂを通過して信
号Ｓ５１として信号線ｄを介してレジスタ５３にも与え
られるが、レジスタ５３の入力は閉じているので、信号
Ｓ５１は保持されない。
【００９５】次に再びクロック信号ＣＬＫが「Ｈ」から
「Ｌ」に変化すると、パイプラインレジスタ２３に保持
されていた信号Ｓ６、すなわち論理動作ＡＸ＋ＡＹ＋Ｂ
＋ＡＸ＋ＡＹ＋Ｃを施された信号が次段のロジック部へ
と与えられ、前段のロジック部からの新しい入力信号が
信号線ａに与えられる。
【００９６】以上の動作を図１３に模式的に示す。図１
３において、クロック信号ＣＬＫに対応してＡＸ、Ａ
Ｙ、Ｂ、ＡＸ、ＡＹ、Ｃの符号を付されたブロックが順
に並んでいる。これは、クロック信号が「Ｌ」である前
半の期間において論理動作ＡＸ、ＡＹ、Ｂが施され、ク
ロック信号が「Ｈ」である後半の期間において論理動作
ＡＸ、ＡＹ、Ｃが施されることを表している。
【００９７】従って、本発明に係る半導体集積回路によ
れば、論理手段ＡＸおよびＡＹのように連続した構成で
あっても、論理手段ＡＸおよびＡＹを２回使用すること
で、ロジック部内に２組の連続した論理手段ＡＸおよび
ＡＹを設けることなく論理動作ＡＸ＋ＡＹ＋Ｂ＋ＡＸ＋
ＡＹ＋Ｃを施すことが可能となり、ロジック部のハード
ウエアを小さくできるという効果が得られる。
【００９８】＜第４の実施例＞ ＜ロジック部４００の構成について＞図１４に本発明に
係る半導体集積回路の第４の実施例として、ロジック部
４００の構成をブロック図で示す。図１４においてロジ
ック部４００の入力側および出力側にそれぞれパイプラ
インレジスタ１４および２４が接続されている。ロジッ
ク部４００は論理手段ＡＸ、論理手段ＡＹ、論理手段
Ｂ、論理手段Ｃを有し、パイプラインレジスタ１４の出
力は信号線ａを介して論理手段ＡＸに接続され、論理手
段ＡＸと論理手段Ｂは信号線ｂによって接続されてい
る。論理手段Ｂは信号線ｃを介してＮラッチ４３の入力
に接続され、Ｎラッチ４３の出力は信号線ｄを介して論
理手段ＡＹに接続されている。論理手段ＡＹは信号線ｅ
に接続された信号線ｆを介してレジスタ５４の入力に接
続され、レジスタ５４の出力は信号線ｊを介して信号線
ｄに接続されている。また論理手段ＡＹは信号線ｅを介
して論理手段Ｃにも接続され、論理手段Ｃは信号線ｇを
介してパイプラインレジスタ２４に接続されている。
【００９９】また、論理手段ＡＸは信号線ｂに接続され
た信号線ｈを介してＰラッチ３３の入力にも接続され、
Ｐラッチ３３の出力は信号線ｉを介して信号線ｄに接続
されている。
【０１００】ここで、パイプラインレジスタ１４および
２４とレジスタ５４、Ｐラッチ３３および４３にはクロ
ック信号ＣＬＫが与えられる構成になっている。なお、
パイプラインレジスタ１４および２４はフォーリングエ
ッジ型のフリップフロップを用いたレジスタであり、レ
ジスタ５４はライジングエッジ型のフリップフロップを
用いたレジスタである。
【０１０１】＜ロジック部４００の動作について＞次に
図１４を用いてロジック部４００の動作について説明す
る。まずクロック信号ＣＬＫが「Ｈ」から「Ｌ」に変化
すると、パイプラインレジスタ１４の出力、すなわちフ
ォーリングエッジ型のフリップフロップの出力が開いて
パイプラインレジスタ１４内に保持された前段のロジッ
ク部からの入力信号ＩＳが信号線ａに与えられる。
【０１０２】入力信号ＩＳは論理手段ＡＸを通過して信
号Ｓ１として信号線ｂに与えられ、続いて論理手段Ｂを
通過して信号Ｓ２として信号線ｃを介してＮラッチ４３
の入力に与えられる。Ｎラッチ４３はネガティブラッチ
であるので出力は開いており、信号Ｓ２は信号線ｄを介
して論理手段ＡＹに与えられる。
【０１０３】一方で、信号Ｓ１は信号線ｈを介してＰラ
ッチ３３に与えられるが、Ｐラッチ３３はポジティブラ
ッチであるので出力は閉じており、信号Ｓ１が信号線ｉ
に与えられることはない。
【０１０４】信号Ｓ２は論理手段ＡＹを通過して信号Ｓ
３として信号線ｅから信号線ｆを介してレジスタ５４に
与えられる。このときレジスタ５４の入力、すなわちラ
イジングエッジ型のフリップフロップの入力は開いてお
り、信号Ｓ３はレジスタ５４に保持される。しかし、レ
ジスタ５４の出力は閉じているので、信号Ｓ３が信号線
ａに与えられることはない。
【０１０５】一方で信号Ｓ３は信号線ｅを介して論理手
段Ｃに与えられ、論理手段Ｃを通過して信号Ｓ３１とし
てパイプラインレジスタ２４に与えられる。このときパ
イプラインレジスタ２４の入力、すなわちフォーリング
エッジ型のフリップフロップの入力は閉じており、信号
Ｓ３１は保持されない。
【０１０６】次にクロック信号ＣＬＫが「Ｌ」から
「Ｈ」に変化すると、パイプラインレジスタ１４の出力
が閉じ、レジスタ５４の出力が開いてレジスタ５４に保
持された信号Ｓ３が信号線ｊから信号線ａを介して論理
手段ＡＸに与えられる。
【０１０７】信号Ｓ３は論理手段ＡＸを通過して信号Ｓ
４として信号線ｈを介してＰラッチ３３に与えられる。
このときＰラッチ３３の出力は開いているので信号Ｓ４
は信号線ｉから信号線ｄを介して論理手段ＡＹに与えら
れる。
【０１０８】一方で、信号Ｓ４は信号線ｂを介して論理
手段Ｂにも与えられ、論理手段Ｂを通過して信号Ｓ４１
としてＮラッチ４３に与えられるが、このときＮラッチ
４３の出力は閉じているので信号Ｓ４１は信号線ｄには
与えられない。
【０１０９】信号Ｓ４は論理手段ＡＹを通過して信号Ｓ
５として信号線ｅを介して論理手段Ｃに与えられ、論理
手段Ｃを通過して信号Ｓ６としてパイプラインレジスタ
２４に与えられる。パイプラインレジスタ２４の入力は
開いているので、信号６はパイプラインレジスタ２４に
保持されることになる。
【０１１０】一方で、信号Ｓ５は信号線ｅから信号線ｆ
を介してレジスタ５４にも与えられるが、このときレジ
スタ５４の入力は閉じているので信号Ｓ５は保持されな
い。
【０１１１】次に再びクロック信号ＣＬＫが「Ｈ」から
「Ｌ」に変化すると、パイプラインレジスタ２４に保持
されていた信号Ｓ６、すなわち論理動作ＡＸ＋Ｂ＋ＡＹ
＋ＡＸ＋ＡＹ＋Ｃを施された信号が次段のロジック部へ
と与えられ、前段のロジック部からの新しい入力信号が
信号線ａに与えられる。
【０１１２】以上の動作を図１５に模式的に示す。図１
５において、クロック信号ＣＬＫに対応してＡＸ、Ｂ、
ＡＹ、ＡＸ、ＡＹ、Ｃの符号を付されたブロックが順に
並んでいる。これは、クロック信号が「Ｌ」である前半
の期間において論理動作ＡＸ、Ｂ、ＡＹが施され、クロ
ック信号が「Ｈ」である後半の期間において論理動作Ａ
Ｘ、ＡＹ、Ｃが施されることを表している。
【０１１３】従って、本発明に係る半導体集積回路によ
れば、論理手段ＡＸおよびＡＹのように、間に論理手段
Ｂを挟んで離れた構成であっても、論理手段ＡＸおよび
ＡＹを２回使用することで、ロジック部内に論理手段Ａ
ＸおよびＡＹを２つずつ設けることなく論理動作ＡＸ＋
Ｂ＋ＡＹ＋ＡＸ＋ＡＹ＋Ｃを施すことが可能となり、ロ
ジック部のハードウエアを小さくできるという効果が得
られる。
【０１１４】＜第５の実施例＞ ＜ロジック部５００の構成について＞図１６に本発明に
係る半導体集積回路の第５の実施例として、ロジック部
５００の構成をブロック図で示す。図１６においてロジ
ック部５００の入力側および出力側にそれぞれパイプラ
インレジスタ１５および２５が接続されている。ロジッ
ク部５００は論理手段Ａ、論理手段Ｂ、論理手段Ｃを有
し、パイプラインレジスタ１５の出力は信号線ａを介し
て論理手段Ａに接続され、論理手段Ａは信号線ｂを介し
てＮラッチ４４の入力に接続され、Ｎラッチ４４の出力
は信号線ｃを介して論理手段Ｂに接続されている。
【０１１５】論理手段Ｂは信号線ｄを介してＮラッチ４
５の入力に接続され、Ｎラッチ４５の出力は信号線ｅを
介して論理手段Ｃに接続され、論理手段Ｃは信号線ｆを
介してパイプラインレジスタ２５に接続されている。一
方で、論理手段Ｃは信号線ｆに接続された信号線ｇを介
してレジスタ５５の入力にも接続され、レジスタ５５の
出力は信号線ｌを介して信号線ｃに接続されている。
【０１１６】論理手段Ｂは信号線ｄに接続された信号線
ｈを介してＰラッチ３４の入力にも接続され、Ｐラッチ
３４の出力は信号線ｉを介して信号線ａに接続されてい
る。また、論理手段Ａは信号線ｂに接続された信号線ｊ
を介してＰラッチ３５の入力にも接続され、Ｐラッチ３
５の出力は信号線ｊを介して信号線ｋに接続されてい
る。
【０１１７】ここで、パイプラインレジスタ１５および
２５とレジスタ５５、Ｐラッチ３４、３５、およびＮラ
ッチ４４、４５にはクロック信号ＣＬＫが与えられる構
成になっている。なお、パイプラインレジスタ１５およ
び２５はフォーリングエッジ型のフリップフロップを用
いたレジスタであり、レジスタ５５はライジングエッジ
型のフリップフロップを用いたレジスタである。
【０１１８】＜ロジック部５００の動作について＞次に
図１６を用いてロジック部５００の動作について説明す
る。まずクロック信号ＣＬＫが「Ｈ」から「Ｌ」に変化
すると、パイプラインレジスタ１５の出力、すなわちフ
ォーリングエッジ型のフリップフロップの出力が開いて
パイプラインレジスタ１５内に保持された前段のロジッ
ク部からの入力信号ＩＳが信号線ａに与えられる。
【０１１９】入力信号ＩＳは論理手段ＡＸを通過して信
号Ｓ１として信号線ｂに与えられ、信号線ｂを介してＮ
ラッチ４４の入力に与えられる。Ｎラッチ４４の出力は
開いており、信号Ｓ１は信号線ｃを介して論理手段Ｂに
与えられる。
【０１２０】一方で、信号Ｓ１は信号線ｊを介してＰラ
ッチ３５の出力にも与えられるが、Ｐラッチ３５の出力
は閉じており、信号Ｓ１が信号線ｋに与えられることは
ない。
【０１２１】信号Ｓ１は論理手段Ｂを通過して信号Ｓ２
として信号線ｄを介してＮラッチ４５の入力に与えられ
る。Ｎラッチ４５の出力は開いており、信号Ｓ２は信号
線ｅを介して論理手段Ｃに与えられる。
【０１２２】一方で、信号Ｓ２は信号線ｈを介してＰラ
ッチ３４の入力にも与えられるが、Ｐラッチ３４の出力
は閉じており、信号Ｓ２が信号線ｉに与えられることは
ない。
【０１２３】信号Ｓ２は論理手段Ｃを通過して信号Ｓ３
として信号線ｆから信号線ｇを介してレジスタ５５に与
えられる。このときレジスタ５５の入力、すなわちライ
ジングエッジ型のフリップフロップの入力は開いてお
り、信号Ｓ３はレジスタ５５に保持される。しかし、レ
ジスタ５５の出力は閉じているので、信号Ｓ３が信号線
ｃに与えられることはない。
【０１２４】一方で信号Ｓ３は信号線ｆを介してパイプ
ラインレジスタ２５にも与えられる。このときパイプラ
インレジスタ２５の入力、すなわちフォーリングエッジ
型のフリップフロップの入力は閉じており、信号Ｓ３は
保持されない。
【０１２５】次にクロック信号ＣＬＫが「Ｌ」から
「Ｈ」に変化すると、パイプラインレジスタ１５の出力
が閉じ、レジスタ５５の出力が開いてレジスタ５５に保
持された信号Ｓ３が信号線ｌから信号線ｃを介して論理
手段Ｂに与えられる。
【０１２６】信号Ｓ３は論理手段Ｂを通過して信号Ｓ４
として信号線ｈを介してＰラッチ３４に与えられる。こ
のときＰラッチ３４の出力は開いているので信号Ｓ４は
信号線ｉから信号線ａを介して論理手段Ａに与えられ
る。
【０１２７】一方で、信号Ｓ４は信号線ｄを介してＮラ
ッチ４５にも与えられるが、このときＮラッチ４５の出
力は閉じているので信号Ｓ４は信号線ｅには与えられな
い。
【０１２８】信号Ｓ４は論理手段Ａを通過して信号Ｓ５
として信号線ｊを介してＰラッチ３５に与えられる。こ
のときＰラッチ３５の出力は開いているので信号Ｓ５は
信号線ｋから信号線ｅを介して論理手段Ｃに与えられ
る。
【０１２９】一方で、信号Ｓ５は信号線ｂを介してＮラ
ッチ４４にも与えられるが、このときＮラッチ４４の出
力は閉じているので信号Ｓ５は信号線ｃには与えられな
い。
【０１３０】信号Ｓ５は論理手段Ｃを通過して信号Ｓ６
として信号線ｆを介してパイプラインレジスタ２５に与
えられる。このときパイプラインレジスタ２５の入力は
開いているので、信号Ｓ６はパイプラインレジスタ２５
に保持されることになる。
【０１３１】一方で、信号Ｓ６は信号線ｆから信号線ｇ
を介してレジスタ５５にも与えられるが、このときレジ
スタ５５の入力は閉じているので信号Ｓ６は保持されな
い。
【０１３２】次に再びクロック信号ＣＬＫが「Ｈ」から
「Ｌ」に変化すると、パイプラインレジスタ２５に保持
されていた信号Ｓ６、すなわち論理動作Ａ＋Ｂ＋Ｃ＋Ｂ
＋Ａ＋Ｃを施された信号が次段のロジック部へと与えら
れ、前段のロジック部からの新しい入力信号が信号線ａ
に与えられる。
【０１３３】以上の動作を図１７に模式的に示す。図１
７において、クロック信号ＣＬＫに対応してＡ、Ｂ、
Ｃ、Ｂ、Ａ、Ｃの符号を付されたブロックが順に並んで
いる。これは、クロック信号が「Ｌ」である前半の期間
において論理動作Ａ、Ｂ、Ｃが施され、クロック信号が
「Ｈ」である後半の期間において論理動作Ｂ、Ａ、Ｃが
施されることを表している。
【０１３４】従って、本発明に係る半導体集積回路によ
れば、論理手段Ａ、Ｂ、Ｃのように、順に並んで配置さ
れた構成であっても、クロック信号の後半の期間におい
て順序を入れ換えて使用することで、ロジック部内に論
理手段Ａ、Ｂ、Ｃを２つずつ設けることなく論理動作Ａ
＋Ｂ＋Ｃ＋Ｂ＋Ａ＋Ｃを施すことが可能となり、ロジッ
ク部のハードウエアを小さくできるという効果が得られ
る。
【０１３５】＜第６の実施例＞ ＜ロジック部６００の構成について＞図１８に本発明に
係る半導体集積回路の第６の実施例として、ロジック部
６００の構成をブロック図で示す。図１８においてロジ
ック部６００の入力側および出力側にそれぞれパイプラ
インレジスタ１６および２６が接続されている。ロジッ
ク部６００は論理手段Ａ、論理手段Ｂ、論理手段Ｃ、論
理手段Ｄ、論理手段Ｅを有し、パイプラインレジスタ１
６の出力は信号線ａを介して論理手段Ａに接続され、論
理手段Ａは信号線ｂを介してＮラッチ４６の入力に接続
され、Ｎラッチ４６の出力は信号線ｃを介して論理手段
Ｂに接続されている。
【０１３６】論理手段Ｂは信号線ｄを介してＮラッチ４
７の入力に接続され、Ｎラッチ４７の出力は信号線ｅを
介して論理手段Ｃに接続され、論理手段Ｃは信号線ｆを
介してＮラッチ４８の入力に接続され、Ｎラッチ４８の
出力は信号線ｇを介して論理手段Ｄに接続されている。
【０１３７】論理手段Ｄは信号線ｈを介してＮラッチ４
９の入力に接続され、Ｎラッチ４９の出力は信号線ｉを
介して論理手段Ｅに接続され、論理手段Ｅは信号線ｊを
介してパイプラインレジスタ２６に接続されている。
【０１３８】一方で、論理手段Ｅは信号線ｊに接続され
た信号線ｋを介してレジスタ５６の入力にも接続され、
レジスタ５６の出力は信号線ｔを介して信号線ｃに接続
されている。
【０１３９】また、論理手段Ａは信号線ｂに接続された
信号線ｌを介してＰラッチ３６の入力にも接続され、Ｐ
ラッチ３６の出力は信号線ｍを介して信号線ｉに接続さ
れ、論理手段Ｂは信号線ｄに接続された信号線ｎを介し
てＰラッチ３７の入力にも接続され、Ｐラッチ３７の出
力は信号線ｏを介して信号線ｇに接続され、論理手段Ｃ
は信号線ｆに接続された信号線ｐを介してＰラッチ３８
の入力にも接続され、Ｐラッチ３８の出力は信号線ｑを
介して信号線ａに接続され、論理手段Ｄは信号線ｈに接
続された信号線ｒを介してＰラッチ３９の入力にも接続
され、Ｐラッチ３９の出力は信号線ｓを介して信号線ｅ
に接続されている。
【０１４０】ここで、パイプラインレジスタ１６および
２６とレジスタ５６、Ｐラッチ３６、３７、３８、３９
およびＮラッチ４６、４７、４８、４９にはクロック信
号ＣＬＫが与えられる構成になっている。なお、パイプ
ラインレジスタ１６および２６はフォーリングエッジ型
のフリップフロップを用いたレジスタであり、レジスタ
５６はライジングエッジ型のフリップフロップを用いた
レジスタである。
【０１４１】＜ロジック部６００の動作について＞次に
図１８を用いてロジック部６００の動作について説明す
る。まずクロック信号ＣＬＫが「Ｈ」から「Ｌ」に変化
すると、パイプラインレジスタ１６の出力、すなわちフ
ォーリングエッジ型のフリップフロップの出力が開いて
パイプラインレジスタ１６内に保持された前段のロジッ
ク部からの入力信号ＩＳが信号線ａに与えられる。
【０１４２】入力信号ＩＳは論理手段Ａを通過して信号
Ｓ１として信号線ｂに与えられ、信号線ｂを介してＮラ
ッチ４６の入力に与えられる。Ｎラッチ４６はネガティ
ブラッチであるので出力は開いており、信号Ｓ１は信号
線ｃを介して論理手段Ｂに与えられる。
【０１４３】一方で、信号Ｓ１は信号線ｌを介してＰラ
ッチ３６の出力にも与えられるが、Ｐラッチ３６の出力
は閉じており、信号Ｓ１が信号線ｍに与えられることは
ない。
【０１４４】信号Ｓ１は論理手段Ｂを通過して信号Ｓ２
として信号線ｄを介してＮラッチ４７の入力に与えられ
る。Ｎラッチ４７の出力は開いており、信号Ｓ２は信号
線ｅを介して論理手段Ｃに与えられる。
【０１４５】一方で、信号Ｓ２は信号線ｎを介してＰラ
ッチ３７の入力にも与えられるが、Ｐラッチ３７の出力
は閉じており、信号Ｓ２が信号線ｏに与えられることは
ない。
【０１４６】信号Ｓ２は論理手段Ｃを通過して信号Ｓ３
として信号線ｆを介してＮラッチ４８の入力に与えられ
る。Ｎラッチ４８の出力は開いており、信号Ｓ３は信号
線ｇを介して論理手段Ｄに与えられ、論理手段Ｄを通過
して信号Ｓ４として信号線ｈを介してＮラッチ４９の入
力に与えられる。Ｎラッチ４９の出力は開いており、信
号Ｓ４は信号線ｉを介して論理手段Ｅに与えられる。
【０１４７】一方で、信号Ｓ４は信号線ｒを介してＰラ
ッチ３９の入力にも与えられるが、Ｐラッチ３９の出力
は閉じており、信号Ｓ４が信号線ｓに与えられることは
ない。
【０１４８】信号Ｓ４は論理手段Ｅを通過して信号Ｓ５
として信号線ｊから信号線ｋを介してレジスタ５６に与
えられる。このときレジスタ５６の入力、すなわちライ
ジングエッジ型のフリップフロップの入力は開いてお
り、信号Ｓ５はレジスタ５６に保持される。しかし、レ
ジスタ５６の出力は閉じているので、信号Ｓ５が信号線
ｃに与えられることはない。
【０１４９】一方で信号Ｓ５は信号線ｊを介してパイプ
ラインレジスタ２６にも与えられる。このときパイプラ
インレジスタ２６の入力、すなわちフォーリングエッジ
型のフリップフロップの入力は閉じており、信号Ｓ５は
保持されない。
【０１５０】次にクロック信号ＣＬＫが「Ｌ」から
「Ｈ」に変化すると、パイプラインレジスタ１６の出力
が閉じ、レジスタ５６の出力が開いてレジスタ５６に保
持された信号Ｓ６が信号線ｔから信号線ｃを介して論理
手段Ｂに与えられる。
【０１５１】信号Ｓ６は論理手段Ｂを通過して信号Ｓ７
として信号線ｎを介してＰラッチ３７に与えられる。こ
のときＰラッチ３７の出力は開いているので信号Ｓ７は
信号線ｏから信号線ｇを介して論理手段Ｄに与えられ
る。
【０１５２】一方で、信号Ｓ７は信号線ｄを介してＮラ
ッチ４７にも与えられるが、このときＮラッチ４７の出
力は閉じているので信号Ｓ７は信号線ｅには与えられな
い。
【０１５３】信号Ｓ７は論理手段Ｄを通過して信号Ｓ８
として信号線ｈから信号線ｒを介してＰラッチ３９に与
えられる。このときＰラッチ３９の出力は開いているの
で信号Ｓ８は信号線ｓから信号線ｅを介して論理手段Ｃ
に与えられる。
【０１５４】一方で、信号Ｓ８は信号線ｈを介してＮラ
ッチ４９にも与えられるが、このときＮラッチ４９の出
力は閉じているので信号Ｓ８は信号線ｉには与えられな
い。
【０１５５】信号Ｓ８は論理手段Ｃを通過して信号Ｓ９
として信号線ｆから信号線ｐを介してＰラッチ３８に与
えられる。このときＰラッチ３８の出力は開いているの
で信号Ｓ９は信号線ｑから信号線ａを介して論理手段Ａ
に与えられる。
【０１５６】一方で、信号Ｓ９は信号線ｆを介してＮラ
ッチ４８にも与えられるが、このときＮラッチ４８の出
力は閉じているので信号Ｓ８は信号線ｇには与えられな
い。
【０１５７】信号Ｓ９は論理手段Ａを通過して信号Ｓ１
０として信号線ｂから信号線ｌを介してＰラッチ３６に
与えられる。このときＰラッチ３６の出力は開いている
ので信号Ｓ１０は信号線ｍから信号線ｉを介して論理手
段Ｅに与えられる。
【０１５８】一方で、信号Ｓ１０は信号線ｂを介してＮ
ラッチ４６にも与えられるが、このときＮラッチ４６の
出力は閉じているので信号Ｓ１０は信号線ｃには与えら
れない。
【０１５９】信号Ｓ１０は論理手段Ａを通過して信号Ｓ
１１として信号線ｊを介してパイプラインレジスタ２６
に与えられる。このときパイプラインレジスタ２６の入
力は開いているので、信号Ｓ１１はパイプラインレジス
タ２６に保持されることになる。
【０１６０】一方で、信号Ｓ１１は信号線ｊから信号線
ｋを介してレジスタ５６にも与えられるが、このときレ
ジスタ５６の入力は閉じているので信号Ｓ６は保持され
ない。
【０１６１】次に再びクロック信号ＣＬＫが「Ｈ」から
「Ｌ」に変化すると、パイプラインレジスタ２６に保持
されていた信号Ｓ１１、すなわち論理動作Ａ＋Ｂ＋Ｃ＋
Ｄ＋Ｅ＋Ｂ＋Ｄ＋Ｃ＋Ａ＋Ｅを施された信号が次段のロ
ジック部へと与えられ、前段のロジック部からの新しい
入力信号が信号線ａに与えられる。
【０１６２】以上の動作を図１９に模式的に示す。図１
９において、クロック信号ＣＬＫに対応してＡ、Ｂ、
Ｃ、Ｄ、Ｅ、Ｂ、Ｄ、Ｃ、Ａ、Ｅの符号を付されたブロ
ックが順に並んでいる。これは、クロック信号が「Ｌ」
である前半の期間において論理動作Ａ、Ｂ、Ｃ、Ｄ、Ｅ
が施され、クロック信号が「Ｈ」である後半の期間にお
いて論理動作Ｂ、Ｄ、Ｃ、Ａ、Ｅが施されることを表し
ている。
【０１６３】従って、本発明に係る半導体集積回路によ
れば、論理手段Ａ、Ｂ、Ｃ、Ｄ、Ｅのように、順に並ん
で配置された構成であっても、クロック信号の後半の期
間において順序を入れ換えて使用することで、ロジック
部内に論理手段Ａ、Ｂ、Ｃ、Ｄ、Ｅを２つずつ設けるこ
となく論理動作Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｅを施すことが可能と
なる。
【０１６４】このことは、構成が幾つあってもクロック
信号の前半と後半で分かれて使用する限り、重複する論
理動作については構成を重複して設ける必要はなく、ま
た、前半と後半で論理動作の順序が異なっても、クロッ
ク信号の前半と後半で信号の経路が異なるように、迂回
経路を設けＰラッチとＮラッチを組合わせて用いること
で解決できることを意味している。
【０１６５】なお、以上説明した第２、第４、第５、第
６の実施例ではクロック信号の前半と後半で信号経路を
変更するためにＰラッチおよびＮラッチを用いた例を示
したが、これはクロック信号に応じてゲートとしての機
能を果たすものであればラッチ機能を有さずともよい。
【０１６６】
【発明の効果】本発明に係る請求項１記載の半導体集積
回路によれば、共用論理手段が論理動作を２度実行する
ことになり、ロジック部にクロック信号の前半の半周期
と後半の半周期で同じ論理動作を行う論理手段を重複し
て設ける必要がなくなるので、クロック信号の前半の半
周期と後半の半周期で同じ論理動作を行う論理手段を重
複して設ける場合に比べてハードウェアを小さくできる
効果がある。
【０１６７】本発明に係る請求項２記載の半導体集積回
路によれば、ロジック部の前半動作部がクロック信号の
前半の半周期のみで論理動作を行う前半論理手段を少な
くとも１つさらに含んで構成されている場合にも、ロジ
ック部にクロック信号の前半の半周期と後半の半周期で
同じ論理動作を行う論理手段を重複して設ける必要がな
くなるので、クロック信号の前半の半周期と後半の半周
期で同じ論理動作を行う論理手段を重複して設ける場合
に比べてハードウェアを小さくできる効果がある。
【０１６８】本発明に係る請求項３記載の半導体集積回
路によれば、ロジック部の後半動作部がクロック信号の
後半の半周期のみで論理動作を行う後半論理手段を少な
くとも１つさらに含んで構成されている場合にも、ロジ
ック部にクロック信号の前半の半周期と後半の半周期で
同じ論理動作を行う論理手段を重複して設ける必要がな
くなるので、クロック信号の前半の半周期と後半の半周
期で同じ論理動作を行う論理手段を重複して設ける場合
に比べてハードウェアを小さくできる効果がある。
【０１６９】本発明に係る請求項４記載の半導体集積回
路によれば、ロジック部の前半動作部がクロック信号の
前半の半周期のみで論理動作を行う前半論理手段を少な
くとも１つさらに含んで構成されている場合でも、ロジ
ック部の後半動作部がクロック信号の後半の半周期のみ
で論理動作を行う後半論理手段を少なくとも１つさらに
含んで構成されている場合でも、ロジック部にクロック
信号の前半の半周期と後半の半周期で同じ論理動作を行
う論理手段を重複して設ける必要がなくなるので、クロ
ック信号の前半の半周期と後半の半周期で同じ論理動作
を行う論理手段を重複して設ける場合に比べてハードウ
ェアを小さくできる効果がある。
【０１７０】本発明に係る請求項５記載の半導体集積回
路によれば、前半動作部と後半動作部で論理動作の順序
が異なる場合でも、信号経路を複線化して信号経路を交
差させることで、論理動作の順序を任意に変更すること
ができるので、適用できる半導体集積回路の種類が増す
効果がある。
【０１７１】本発明に係る請求項６記載の半導体集積回
路によれば、共用論理手段を重複して設ける必要をなく
すための実際的な半導体集積回路の構成が得られる。
【０１７２】本発明に係る請求項７記載の半導体集積回
路によれば、入力および出力レジスタをフォーリングエ
ッジ型のフリップフロップで構成し、記憶手段をライジ
ングエッジ型のフリップフロップで構成し、第１開閉型
のゲート手段をネガティブラッチで構成し、第２開閉型
のゲート手段をポジティブラッチで構成することによ
り、比較的簡単な構成で本発明を実現でき、同じ論理手
段を２つ設ける場合に比べてハードウェアを小さくでき
る効果がある。
【図面の簡単な説明】
【図１】 本発明に係る半導体集積回路の第１の実施例
を示すブロック図である。
【図２】 本発明に係る半導体集積回路の第１の実施例
の動作を示す図である。
【図３】 フォーリングエッジ型のフリップフロップを
示す図である。
【図４】 ライジングエッジ型のフリップフロップを示
す図である。
【図５】 一般的な４ビットの加算器の構成を示す図で
ある。
【図６】 一般的な２ビットのリップルキャリー加算器
の構成を示す図である。
【図７】 一般的なマルチプレクサの構成を示す図であ
る。
【図８】 本発明に係る半導体集積回路の第２の実施例
として、本発明を適用した４ビットの加算器の構成を示
す図である。
【図９】 ネガティブラッチを示す図である。
【図１０】 ポジティブラッチを示す図である。
【図１１】 本発明に係る半導体集積回路の第２の実施
例の構成を示すブロック図である。
【図１２】 本発明に係る半導体集積回路の第３の実施
例の構成を示すブロック図である。
【図１３】 本発明に係る半導体集積回路の第３の実施
例の動作を示す図である。
【図１４】 本発明に係る半導体集積回路の第４の実施
例の構成を示すブロック図である。
【図１５】 本発明に係る半導体集積回路の第４の実施
例の動作を示す図である。
【図１６】 本発明に係る半導体集積回路の第５の実施
例の構成を示すブロック図である。
【図１７】 本発明に係る半導体集積回路の第５の実施
例の動作を示す図である。
【図１８】 本発明に係る半導体集積回路の第６の実施
例の構成を示すブロック図である。
【図１９】 本発明に係る半導体集積回路の第６の実施
例の動作を示す図である。
【図２０】 エッジトリガクロック方式のパイプライン
構成の半導体集積回路を示すブロック図である。
【図２１】 エッジトリガクロック方式のパイプライン
構成のロジック部の構成を示すブロック図である。
【符号の説明】
１１，１２，１３，１４，１５，１６，１２１，１２
２，１２３ パイプラインレジスタ（入力レジスタ）、
２１，２２，２３，２４，２５，２６，２２１，２２
２，２２３ パイプラインレジスタ（出力レジスタ）、
５１，５２，５３，５４，５５，５６ レジスタ（記憶
手段）、ＡＧ１，ＡＧ２ ＡＮＤゲート、ＸＧ１〜ＸＧ
４ ＸＯＲゲート、Ｍ１，Ｍ２ マルチプレクサ、ＰＬ
１〜ＰＬ４，３２〜３０ Ｐラッチ、ＮＬ１，ＮＬ２，
４２〜４９ Ｎラッチ、Ｒ ライジングエッジ型のフリ
ップフロップ、Ａ０〜Ａ３，Ｂ０〜Ｂ３ 入力データ、
Ｃ０，Ｃ２，Ｃ４ キャリー、ＳＵＭ０〜ＳＵＭ３ 加
算結果、Ｆ１〜Ｆ１４ フォーリングエッジ型のフリッ
プフロップ、Ｉ１〜Ｉ５，Ｉ１０〜Ｉ１３ インバー
タ、ＴＧ１，ＴＧ２，ＴＧ１０，ＴＧ１１，ＴＧ２０
トランスミッションゲート。
【手続補正書】
【提出日】平成７年８月３０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】図２０にパイプライン処理を行うための
一般的なパイプラインの構成を示す。図２０において論
理動作を行う論理回路（以後ロジック部と呼称）３の入
力側および出力側にレジスタとして、それぞれパイプラ
インレジスタ１および２が接続されている。パイプライ
ンレジスタ１および２はフリップフロップで構成され、
クロック信号ＣＬＫがそれぞれ与えられる。このように
レジスタとしてフリップフロップを使用し、フリップフ
ロップにクロック信号のエッジが与えられるタイミング
によって論理動作が制御される方式をエッジトリガクロ
ック方式と呼称する。ここで、パイプラインレジスタ２
の後段にはロジック部４が接続されており、ロジック部
３とは異なった動作をするが、以後は１つのロジック部
とそれを挟む２つのレジスタからなる構成をパイプライ
ンの１ユニットとし、その１ユニットについて説明を行
う。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０１１９
【補正方法】変更
【補正内容】
【０１１９】入力信号ＩＳは論理手段Ａを通過して信号
Ｓ１として信号線ｂに与えられ、信号線ｂを介してＮラ
ッチ４４の入力に与えられる。Ｎラッチ４４の出力は開
いており、信号Ｓ１は信号線ｃを介して論理手段Ｂに与
えられる。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 パイプライン構成の半導体集積回路であ
    って、 クロック信号の１周期の間に論理動作を行うロジック部
    と、 前記クロック信号に応答して動作し、前記クロック部へ
    の入力信号を一時的に記憶する入力レジスタと、 前記クロック信号に応答して動作し、前記クロック部か
    らの出力信号を一時的に記憶する出力レジスタとを備
    え、 前記ロジック部は、入力側が前記入力レジスタに接続さ
    れ、少なくとも１つの論理手段により、前記クロック信
    号の１周期のうちの前半の半周期で論理動作を行う前半
    動作部と、出力側が前記出力レジスタに接続され、少な
    くとも１つの論理手段により、前記クロック信号の１周
    期のうちの後半の半周期で論理動作を行う後半動作部と
    に区別され、 前記前半動作部の論理手段および前記後半動作部の論理
    手段は、互いに共用される共用論理手段を少なくとも１
    つ含み、 前記ロジック部は、入力側が前記前半動作部の出力側に
    接続され、出力側が前記後半動作部の入力側に接続さ
    れ、前記入力および出力レジスタに対して相補的に動作
    して前記前半動作部の出力を一時的に記憶する記憶手段
    を備える半導体集積回路。
  2. 【請求項２】 前記前半動作部の論理手段は、前記後半
    動作部の論理手段と共用されない前半論理手段を少なく
    とも１つさらに含む請求項１記載の半導体集積回路。
  3. 【請求項３】 前記後半動作部の論理手段は、前記前半
    動作部の論理手段と共用されない後半論理手段を少なく
    とも１つさらに含む請求項１記載の半導体集積回路。
  4. 【請求項４】 前記前半動作部の論理手段は、前記後半
    動作部の論理手段と共用されない前半論理手段を少なく
    とも１つさらに含み、 前記後半動作部の論理手段は、前記前半動作部の論理手
    段と共用されない後半論理手段を少なくとも１つさらに
    含む請求項１記載の半導体集積回路。
  5. 【請求項５】 前記論理手段は、その入力および出力が
    信号伝達の順に信号経路によって接続され、 前記ロジック部は、同一の論理手段の入力あるいは出力
    で前記信号経路が２本以上競合する場合には、前記クロ
    ック信号に応じて１の経路のみを選択する経路選択手段
    をさらに備える請求項１記載の半導体集積回路。
  6. 【請求項６】 前記入力および出力レジスタは、前記ク
    ロック信号の前半の半周期の間は出力が開き、入力が閉
    じ、後半の半周期の間はその逆となる第１開閉型のレジ
    スタを含み、 前記記憶手段は、前記クロック信号の前半の半周期の間
    は出力が閉じ、入力が開き、後半の半周期の間はその逆
    となる第２開閉型のレジスタを含み、 前記経路選択手段は、前記入力および出力レジスタに同
    期して開閉する第１開閉型のゲート手段と、前記第１開
    閉型のゲート手段に対して相補的に開閉する第２開閉型
    のゲート手段とを含む請求項５記載の半導体集積回路。
  7. 【請求項７】 前記第１開閉型のレジスタは、前記クロ
    ック信号がＬＯＷレベルにあるときは出力が開き、入力
    が閉じているフォーリングエッジ型のフリップフロップ
    で構成されるレジスタであり、 前記第２開閉型のレジスタは、前記クロック信号がＨＩ
    ＧＨレベルにあるときは出力が閉じ、入力が開いている
    ライジングエッジ型のフリップフロップで構成されるレ
    ジスタであり、 前記第１開閉型のゲート手段は、前記クロック信号がＬ
    ＯＷレベルにあるときは出力が開くネガティブラッチで
    構成され、 前記第２開閉型のゲート手段は、前記クロック信号がＨ
    ＩＧＨレベルにあるときは出力が開くポジティブラッチ
    で構成されている請求項６記載の半導体集積回路。
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