JPS58103142A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS58103142A
JPS58103142A JP20212681A JP20212681A JPS58103142A JP S58103142 A JPS58103142 A JP S58103142A JP 20212681 A JP20212681 A JP 20212681A JP 20212681 A JP20212681 A JP 20212681A JP S58103142 A JPS58103142 A JP S58103142A
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JP
Japan
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chip
resin
nozzle
gas
film
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Pending
Application number
JP20212681A
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English (en)
Inventor
Rikuro Sono
薗 陸郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
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Publication of JPS58103142A publication Critical patent/JPS58103142A/ja
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
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    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
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    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (υ 発明の技術分野 本発明は半導体装置の製造方法、特に半導体テッグ面上
の保躾皮膜の整形方法に関す。
(2)技術の背景 ダイナ建vり2ンダム アタ令スメモリ(dye闘ml
Crandm access memory :以下D
RAMと略称する)及び電荷納会素子(charg@c
oup1番d de−マIC・:以下CCDと略称する
)のソフトエラー(,1 が電離作用の強要放射*によって発生することが知られ
ている。
すなわち、DRAMのパッケージ材料等に微量に存在す
るクジン(し)やトリウム(Th)が放射性崩壊する際
にアルファ粒子が放出される:とのアルファ粒子が#D
RAMのチップ表面を透過する際に記憶ノード付近に多
数の電子−正孔対を形成して記憶デー−を逆転してソフ
トエ2−となるものである。
仁のソフトエラーは、DRAMが高集積化され、各メモ
リーセルの電荷蓄積量が少くなるに伴って顕在化して来
九が、その原因であるαやThは該デバイス中のパッケ
ージ材料特に成形樹脂中のフィラーに多く含まれている
(3)従来技術と問題点 前記のパッケージ材料中のu+Tbに起因するソフトエ
ラーを防止する目的の従来技術による半導体装置の構造
の一例の水平断面図を第1図(a)に、垂直断面図を第
1図(b)K示す。なお断面に現われないワイヤを付記
している。図において、IFi手導体チップ、2はチッ
プlを支持する基板、3は鉄(F・)ニッケル(N1)
合金に銀(ムg)もしくは金CAu)め21m1Vr施
し丸ものである。半導体テップlけ基板2KAu−31
共晶會金4等によりlンダイングされ、又、チップ1の
パッドと外部電子3とはワイヤ5によ少飯続される。
本従来技術例においては、半導体チy7′x上にポリイ
ンド系樹脂もしくはシリコーン樹脂等よpなる皮膜6を
アルファ1m阻止の目的で設けた後に、エポキシ偽′脂
によルパッケージ7を形成している。
前記のポリインド系樹脂もしくはシリコーン樹脂等より
なる皮jK6がアルファ線を阻止する友めには少くとも
100μ富の厚さを必豐とする。しかるに粘性の大きめ
#軒を滴下等の方法によってチップl上に付着ぜしめる
とき、チップ面上をほぼ均一の厚さに被覆する仁となく
、滴下位置において厚く、チy 7’ 1 f) Jl
1辺においては薄く被覆する九めに、この材料を固化し
たとき、彫1図(b)に皮l146として示す如く、中
央付近においては厚く、周辺においては薄い皮膜となり
1周辺付近においては目的とするアルファ!IIIU止
効果が得られない結果となる・ チップ10周辺部分における皮[16の厚さが、100
kg以上となる様に、中央部分が厚い従来の形状の11
で樹脂量を増加して全体を厚くすると11は、バラケー
ジ7の肉厚がチップ1の中央部分において過度に薄くな
るという問題を惹起する・(4)  発明の目的 本発明は、半導体チップ面を流動性を有する物質で被覆
し、核物質を固化せしめて該チップ面に■態皮膜を形成
する半導体装置の製造方法において、工業的に容易に実
施できる該皮膜の整形方法を提供することを目的とする
(5)発明の構成 本発明の前記目的は、前記チップ面の中央部において前
記流動性を有する物質に対し圧力を加えつつ核物質を固
化することによp達成される。
(6)発明の実施例 以下本発明を実施例によシ図面を参照して具体的Ka明
する。
第2図(1)乃至伽)は本発明の第一の実施例を示す模
式図である。すなわち半導体テップ】1が第2図((転
)k示す如くノズル12下に置かれ、ノズル12より流
動性を有する物質、例えばポリインド系樹脂13を滴下
する。滴下され九樹脂は第2図(b)K符号14で示す
如く中央部が厚く周辺部が薄い山形をなす。本実施例に
おいては、第2図(C) K示す如くこのチップ11を
加熱した窒素(N黛) t−噴出するノズル15の直下
に送シ、tシブ11の中央部分に加熱N、を吹きつける
。このN、により圧力が加えられる結果、樹脂は符号1
6で示す如く周辺に流動してチップ110周辺部におい
て4所要の厚さを保つこととなる。この状態を続けつつ
樹脂を固化することによって、@2図(d)において符
号17で示す如く、チップ11の所要範囲において所要
の厚さを有するポリインド系樹脂による固態皮J[を得
る。
第3図(a)乃至(d)は本発明の第二の実施例を示す
模式図である・本実施例においては、第一の実施例と同
様にポリインド系樹脂をチップ11に滴下し、第3図(
c)K示す如く押え具18によってチップ11の中央部
分において樹脂に圧力を加える0この状態において樹脂
を固化することによ〉第3図(d)kおいて符号19で
示す如く所要の固層皮膜を#る。
(7)  発明の効果 本発明は半導体チップ面を流動性を有する状態の樹脂等
の物質で被覆し、核物質を固化せしめて皺tッグIIK
固態皮膜を形成するに際して、チップ面の中央部におい
て該物質に対し圧力を加えつつ核物質を固化するととK
よシ、所要の形状特に厚さを有する固層皮膜を形成する
半導体装置の製造方法を提供するものであって、皺チッ
プに形成されたDRAM等のソフトエラーの防止等、半
導体装置の1頼性向上に効果が大きく、かつ工業的に容
重に奥施し得る利点を有する。
【図面の簡単な説明】
第Zlel(1m)は従来技術による半導体装置の一例
を示す水平断面図、第1図(b)#′iその垂直断面図
、第2図(a)乃至(d)は本発明の一実施例、第3図
体)乃至(句は本発明の他の実−例を示す。 図において、IFi半導体チップ、2は基板、3U外部
端子、4はAu−81共晶合金、5はワイヤ、6は皮膜
、7けバタケージ、IIH半導体チップ、12はノズル
、13.14及び16は樹脂の形状、15はノズル、1
7は皮膜、18は押え具、19は皮膜を示す。 (tス、ン          (b〕       
    Co            (d)′I! 
3 図

Claims (1)

    【特許請求の範囲】
  1. 半導体チップ向を流動性を有する物質で被覆し、該物質
    を固化せしめて該チップ面に動態皮膜を形成する半導体
    装置の製造方法において、鋏チVプ面の中央部において
    #流動性を有する物質に対し圧力を加えつつ皺物質を固
    化することを特徴とする半導体装置の製造方法。
JP20212681A 1981-12-15 1981-12-15 半導体装置の製造方法 Pending JPS58103142A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100778816B1 (ko) 2005-05-19 2007-11-22 세이코 엡슨 가부시키가이샤 마이크로 렌즈의 제조 방법, 마이크로 렌즈, 및 광학막,프로젝션용 스크린, 프로젝터 시스템, 전기 광학 장치,전자 기기

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100778816B1 (ko) 2005-05-19 2007-11-22 세이코 엡슨 가부시키가이샤 마이크로 렌즈의 제조 방법, 마이크로 렌즈, 및 광학막,프로젝션용 스크린, 프로젝터 시스템, 전기 광학 장치,전자 기기

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