JPH1198200A - 調歩同期式シリアルデータ送受信方法と送信装置,受信装置および送受信装置 - Google Patents
調歩同期式シリアルデータ送受信方法と送信装置,受信装置および送受信装置Info
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- JPH1198200A JPH1198200A JP9254423A JP25442397A JPH1198200A JP H1198200 A JPH1198200 A JP H1198200A JP 9254423 A JP9254423 A JP 9254423A JP 25442397 A JP25442397 A JP 25442397A JP H1198200 A JPH1198200 A JP H1198200A
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Abstract
(57)【要約】
【課題】 シリアルデータの途中での同期を可能とし、
送受信間のクロック誤差により同期が外れて生じる転送
エラーを回避し、また、従来のパリティチェックよりも
高精度な転送エラーの検出が可能な調歩同期式シリアル
データ送受信方法および装置を実現する。 【解決手段】 送信側では、変調回路32により1ビッ
トのデータを相異なる論理値からなる2ビットのデータ
に変調することにより、1バイト長のパラレル入力信号
104を2バイト長の転送データ201とし、送信バッ
ファ33,シフトレジスタ24を介してシリアルデータ
の送信を行う。受信側では、変調された2ビットのデー
タの論理値の変化点を検出しビットデータに同期した受
信クロック211を生成して受信を行うことにより、転
送エラーを回避できる。エラー検出回路38では、変調
された2ビットのデータの排他的論理和が「1」である
ことを利用することで高精度な転送エラー検出ができ
る。
送受信間のクロック誤差により同期が外れて生じる転送
エラーを回避し、また、従来のパリティチェックよりも
高精度な転送エラーの検出が可能な調歩同期式シリアル
データ送受信方法および装置を実現する。 【解決手段】 送信側では、変調回路32により1ビッ
トのデータを相異なる論理値からなる2ビットのデータ
に変調することにより、1バイト長のパラレル入力信号
104を2バイト長の転送データ201とし、送信バッ
ファ33,シフトレジスタ24を介してシリアルデータ
の送信を行う。受信側では、変調された2ビットのデー
タの論理値の変化点を検出しビットデータに同期した受
信クロック211を生成して受信を行うことにより、転
送エラーを回避できる。エラー検出回路38では、変調
された2ビットのデータの排他的論理和が「1」である
ことを利用することで高精度な転送エラー検出ができ
る。
Description
【0001】
【発明の属する技術分野】本発明は、調歩同期式シリア
ルデータ送受信方法と送信装置,受信装置および送受信
装置に関するものである。
ルデータ送受信方法と送信装置,受信装置および送受信
装置に関するものである。
【0002】
【従来の技術】図5を用いて、従来の調歩同期式シリア
ルデータ送受信方法について説明する。図5は調歩同期
式シリアルデータのタイミングチャートである。調歩同
期式とは、送信側と受信側がクロックとは無関係に同じ
タイミングでデータ信号を区切ることにより同期をとる
方式である。図5に示すように、例えば8ビットのデー
タ部d0〜d7に、データ信号を区切るためのスタート
ビット11,ストップビット12およびパリティビット
13を付加して転送する。まだ送信を開始していない状
態14では“1”を送出している。送信する場合、まず
データ送信開始信号であるスタートビット11と呼ばれ
る1ビットの“0”を送出する。続いて8ビットのデー
タ部d0〜d7を下位ビットから送出し、その後にパリ
ティビット13を送出する。そのあと、データ終了信号
であるストップビット12として1〜2ビットの“1”
を送出する。
ルデータ送受信方法について説明する。図5は調歩同期
式シリアルデータのタイミングチャートである。調歩同
期式とは、送信側と受信側がクロックとは無関係に同じ
タイミングでデータ信号を区切ることにより同期をとる
方式である。図5に示すように、例えば8ビットのデー
タ部d0〜d7に、データ信号を区切るためのスタート
ビット11,ストップビット12およびパリティビット
13を付加して転送する。まだ送信を開始していない状
態14では“1”を送出している。送信する場合、まず
データ送信開始信号であるスタートビット11と呼ばれ
る1ビットの“0”を送出する。続いて8ビットのデー
タ部d0〜d7を下位ビットから送出し、その後にパリ
ティビット13を送出する。そのあと、データ終了信号
であるストップビット12として1〜2ビットの“1”
を送出する。
【0003】受信側では、スタートビット11の“0”
を検出し、そのあとに続くデータをタイミングを取りな
がら受信する。ストップビット12の“1”を検出する
ことで次の受信準備をする。なお、図5において、各ビ
ットを指すように平行に並んだ小さい矢印は、受信クロ
ックによる受信タイミングを示す。
を検出し、そのあとに続くデータをタイミングを取りな
がら受信する。ストップビット12の“1”を検出する
ことで次の受信準備をする。なお、図5において、各ビ
ットを指すように平行に並んだ小さい矢印は、受信クロ
ックによる受信タイミングを示す。
【0004】図6は従来の調歩同期式シリアルデータ送
受信装置の構成を示すブロック図である。この従来の調
歩同期式シリアルデータ送受信装置は、送信部として、
送信制御部21と送信バッファ22と分周回路23と送
信用シフトレジスタ24とが設けられ、受信部として、
受信制御部25と受信クロック生成回路26と受信用シ
フトレジスタ27と受信バッファ28とが設けられてい
る。
受信装置の構成を示すブロック図である。この従来の調
歩同期式シリアルデータ送受信装置は、送信部として、
送信制御部21と送信バッファ22と分周回路23と送
信用シフトレジスタ24とが設けられ、受信部として、
受信制御部25と受信クロック生成回路26と受信用シ
フトレジスタ27と受信バッファ28とが設けられてい
る。
【0005】送信制御部21は、外部からの送信制御信
号101からラッチ信号102と動作スタート信号10
3を生成する。送信バッファ22は、送信のために外部
から入力されるパラレル入力信号104を、送信制御部
21からのラッチ信号102により送信用シフトレジス
タ24に転送する。分周回路23は、動作クロック10
5から送信クロック106を生成し、送信用シフトレジ
スタ24に転送する。送信用シフトレジスタ24は送信
バッファ22から転送されるパラレル入力信号104
を、送信クロック106と送信制御部21からの動作ス
タート信号103とにより、スタートビット11,パリ
ティビット13およびストップビット12を付加してシ
リアル出力信号107として送信する。また、シリアル
出力信号107の送信が完了すると、送信完了信号10
8を送信制御部21に転送する。
号101からラッチ信号102と動作スタート信号10
3を生成する。送信バッファ22は、送信のために外部
から入力されるパラレル入力信号104を、送信制御部
21からのラッチ信号102により送信用シフトレジス
タ24に転送する。分周回路23は、動作クロック10
5から送信クロック106を生成し、送信用シフトレジ
スタ24に転送する。送信用シフトレジスタ24は送信
バッファ22から転送されるパラレル入力信号104
を、送信クロック106と送信制御部21からの動作ス
タート信号103とにより、スタートビット11,パリ
ティビット13およびストップビット12を付加してシ
リアル出力信号107として送信する。また、シリアル
出力信号107の送信が完了すると、送信完了信号10
8を送信制御部21に転送する。
【0006】受信制御部25は、外部からの受信制御信
号109からラッチ信号110と受信イネーブル信号1
11を生成する。受信クロック生成回路26は、動作ク
ロック105とシリアル入力信号112のスタートビッ
ト11から同期をとり、受信クロック113を生成す
る。受信用シフトレジスタ27は、受信制御部25から
の受信イネーブル信号111により、受信クロック11
3を用いてシリアル入力信号112をデータ部114と
パリティビット13とに分ける。また、受信が完了する
と、受信制御部25に受信完了信号115を転送する。
受信バッファ28は、受信制御部25からのラッチ信号
110により受信用シフトレジスタ27からのデータ部
114をパラレル出力信号116として外部に出力す
る。
号109からラッチ信号110と受信イネーブル信号1
11を生成する。受信クロック生成回路26は、動作ク
ロック105とシリアル入力信号112のスタートビッ
ト11から同期をとり、受信クロック113を生成す
る。受信用シフトレジスタ27は、受信制御部25から
の受信イネーブル信号111により、受信クロック11
3を用いてシリアル入力信号112をデータ部114と
パリティビット13とに分ける。また、受信が完了する
と、受信制御部25に受信完了信号115を転送する。
受信バッファ28は、受信制御部25からのラッチ信号
110により受信用シフトレジスタ27からのデータ部
114をパラレル出力信号116として外部に出力す
る。
【0007】さらに図7を用いて、受信クロック生成回
路26でのシリアル入力信号112の同期のとり方につ
いて説明する。図7はスタートビット11と動作クロッ
ク105を用いて同期をとる方法を示すタイミングチャ
ートである。シリアル入力信号112の転送レート(1
ビット当たりの時間)は予め送信側と同じ転送レートを
決めておく。シリアル入力信号112のクロックの16
倍の周波数の動作クロック105によりシリアル入力信
号112をサンプリングし、スタートビット11を検知
してから9クロック目の動作クロック105のエッジを
受信クロック113のエッジとして、動作クロック10
5の16倍の周期のクロックを発生させて受信クロック
113とする。以下、受信クロック113のエッジごと
にシリアル入力信号112をサンプリングするとシリア
ル入力データを取り込むことができる。なお、動作クロ
ック105にはシリアル入力信号112の8倍、32
倍、64倍等の周波数のクロックを用いる場合もある。
路26でのシリアル入力信号112の同期のとり方につ
いて説明する。図7はスタートビット11と動作クロッ
ク105を用いて同期をとる方法を示すタイミングチャ
ートである。シリアル入力信号112の転送レート(1
ビット当たりの時間)は予め送信側と同じ転送レートを
決めておく。シリアル入力信号112のクロックの16
倍の周波数の動作クロック105によりシリアル入力信
号112をサンプリングし、スタートビット11を検知
してから9クロック目の動作クロック105のエッジを
受信クロック113のエッジとして、動作クロック10
5の16倍の周期のクロックを発生させて受信クロック
113とする。以下、受信クロック113のエッジごと
にシリアル入力信号112をサンプリングするとシリア
ル入力データを取り込むことができる。なお、動作クロ
ック105にはシリアル入力信号112の8倍、32
倍、64倍等の周波数のクロックを用いる場合もある。
【0008】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、シリアル入力信号112のクロックと受信
クロック113のスピードには必ず誤差があり、その誤
差が大きいときには、シリアル入力信号112のスター
トビット11のみで同期をとってもシリアルデータの途
中で同期が外れ、転送エラーになるという問題点があっ
た。
の構成では、シリアル入力信号112のクロックと受信
クロック113のスピードには必ず誤差があり、その誤
差が大きいときには、シリアル入力信号112のスター
トビット11のみで同期をとってもシリアルデータの途
中で同期が外れ、転送エラーになるという問題点があっ
た。
【0009】また、パリティビット13によるエラー検
出では、同時に2ビットの転送エラーがあるとエラーと
して検出されないという問題点もあった。本発明は、シ
リアルデータの途中での同期を可能とし、送受信間のク
ロック誤差により同期が外れて生じる転送エラーを回避
できる調歩同期式シリアルデータ送受信方法と送信装
置,受信装置および送受信装置を提供することを目的と
する。
出では、同時に2ビットの転送エラーがあるとエラーと
して検出されないという問題点もあった。本発明は、シ
リアルデータの途中での同期を可能とし、送受信間のク
ロック誤差により同期が外れて生じる転送エラーを回避
できる調歩同期式シリアルデータ送受信方法と送信装
置,受信装置および送受信装置を提供することを目的と
する。
【0010】さらに、本発明は、従来のパリティチェッ
クよりも高精度な転送エラーの検出が可能な調歩同期式
シリアルデータ送受信方法と受信装置および送受信装置
を提供することを目的とする。
クよりも高精度な転送エラーの検出が可能な調歩同期式
シリアルデータ送受信方法と受信装置および送受信装置
を提供することを目的とする。
【0011】
【課題を解決するための手段】請求項1記載の調歩同期
式シリアルデータ送受信方法は、スタートビットとスト
ップビットとの間にデータ部を挟んだシリアルデータの
送信および受信を行う調歩同期式シリアルデータ送受信
方法であって、送信側では、1ビットのデータを相異な
る論理値からなる2ビットのデータに変調することによ
りnビット長(nは所定の整数)のパラレルデータを2
nビット長の転送データとし、この転送データをnビッ
ト長単位に分割し、この分割した各々をデータ部とする
対をなす2つのシリアルデータの送信を行い、受信側で
は、対をなす2つのシリアルデータを受信する際、この
受信するシリアルデータの相異なる論理値からなる2ビ
ットのデータの論理値の変化点を検出することによりビ
ットデータに同期した受信を行い、受信したシリアルデ
ータのデータ部の相異なる論理値からなる2ビットのデ
ータを1ビットのデータに復調することを特徴とする。
式シリアルデータ送受信方法は、スタートビットとスト
ップビットとの間にデータ部を挟んだシリアルデータの
送信および受信を行う調歩同期式シリアルデータ送受信
方法であって、送信側では、1ビットのデータを相異な
る論理値からなる2ビットのデータに変調することによ
りnビット長(nは所定の整数)のパラレルデータを2
nビット長の転送データとし、この転送データをnビッ
ト長単位に分割し、この分割した各々をデータ部とする
対をなす2つのシリアルデータの送信を行い、受信側で
は、対をなす2つのシリアルデータを受信する際、この
受信するシリアルデータの相異なる論理値からなる2ビ
ットのデータの論理値の変化点を検出することによりビ
ットデータに同期した受信を行い、受信したシリアルデ
ータのデータ部の相異なる論理値からなる2ビットのデ
ータを1ビットのデータに復調することを特徴とする。
【0012】この送受信方法によれば、1ビットのデー
タを相異なる論理値からなる2ビットのデータに変調し
たシリアルデータの送信を行い、受信側で2ビットのデ
ータの論理値の変化点を検出することによりビットデー
タに同期した受信を行うため、送受信間のクロック誤差
によりシリアルデータの途中で同期が外れて生じる転送
エラーを回避することができる。
タを相異なる論理値からなる2ビットのデータに変調し
たシリアルデータの送信を行い、受信側で2ビットのデ
ータの論理値の変化点を検出することによりビットデー
タに同期した受信を行うため、送受信間のクロック誤差
によりシリアルデータの途中で同期が外れて生じる転送
エラーを回避することができる。
【0013】請求項2記載の調歩同期式シリアルデータ
送受信方法は、請求項1記載の調歩同期式シリアルデー
タ送受信方法において、送信側における1ビットのデー
タの相異なる論理値からなる2ビットのデータへの変調
はバイナリフェーズ変調を用い、受信側における相異な
る論理値からなる2ビットのデータの1ビットのデータ
への復調はバイナリフェーズ復調を用いることを特徴と
する。
送受信方法は、請求項1記載の調歩同期式シリアルデー
タ送受信方法において、送信側における1ビットのデー
タの相異なる論理値からなる2ビットのデータへの変調
はバイナリフェーズ変調を用い、受信側における相異な
る論理値からなる2ビットのデータの1ビットのデータ
への復調はバイナリフェーズ復調を用いることを特徴と
する。
【0014】このように、バイナリフェーズ変調および
復調を用いることにより、1ビットのデータを相異なる
論理値からなる2ビットのデータへの変調およびその逆
の復調を容易に行うことができる。請求項3記載の調歩
同期式シリアルデータ送受信方法は、請求項1または2
記載の調歩同期式シリアルデータ送受信方法において、
受信側では、受信するシリアルデータの相異なる論理値
からなる全ての2ビットのデータについて各2ビットの
データの排他的論理和を求め、各2ビットのデータの排
他的論理和の全ての値が1である場合には転送エラーは
無いと判断し、その他の場合には転送エラーが有ると判
断することを特徴とする。
復調を用いることにより、1ビットのデータを相異なる
論理値からなる2ビットのデータへの変調およびその逆
の復調を容易に行うことができる。請求項3記載の調歩
同期式シリアルデータ送受信方法は、請求項1または2
記載の調歩同期式シリアルデータ送受信方法において、
受信側では、受信するシリアルデータの相異なる論理値
からなる全ての2ビットのデータについて各2ビットの
データの排他的論理和を求め、各2ビットのデータの排
他的論理和の全ての値が1である場合には転送エラーは
無いと判断し、その他の場合には転送エラーが有ると判
断することを特徴とする。
【0015】これにより、従来のパリティチェックより
も高精度な転送エラーの検出が可能になる。請求項4記
載の調歩同期式シリアルデータ受信装置は、スタートビ
ットとストップビットとの間にデータ部を挟んだシリア
ルデータの送信を行う調歩同期式シリアルデータ送受信
装置であって、基本クロックを分周して送信クロックを
生成する分周回路と、1ビットのデータを相異なる論理
値からなる2ビットのデータに変調することによりnビ
ット長(nは所定の整数)のパラレルデータを2nビッ
ト長の転送データとして出力する変調回路と、この変調
回路の出力する2nビット長の転送データを記憶し、こ
の転送データをnビット長単位に分割して出力する送信
バッファと、この送信バッファの出力するnビット長単
位に分割した転送データの各々をデータ部とする対をな
す2つのシリアルデータを分周回路の送信クロックを用
いて送信する送信用シフトレジスタとを設けたことを特
徴とする。
も高精度な転送エラーの検出が可能になる。請求項4記
載の調歩同期式シリアルデータ受信装置は、スタートビ
ットとストップビットとの間にデータ部を挟んだシリア
ルデータの送信を行う調歩同期式シリアルデータ送受信
装置であって、基本クロックを分周して送信クロックを
生成する分周回路と、1ビットのデータを相異なる論理
値からなる2ビットのデータに変調することによりnビ
ット長(nは所定の整数)のパラレルデータを2nビッ
ト長の転送データとして出力する変調回路と、この変調
回路の出力する2nビット長の転送データを記憶し、こ
の転送データをnビット長単位に分割して出力する送信
バッファと、この送信バッファの出力するnビット長単
位に分割した転送データの各々をデータ部とする対をな
す2つのシリアルデータを分周回路の送信クロックを用
いて送信する送信用シフトレジスタとを設けたことを特
徴とする。
【0016】この送信装置によれば、1ビットのデータ
を相異なる論理値からなる2ビットのデータに変調した
シリアルデータの送信を行うことにより、受信側で2ビ
ットのデータの論理値の変化点を検出してビットデータ
に同期した受信を行うことが可能となり、送受信間のク
ロック誤差によりシリアルデータの途中で同期が外れて
生じる転送エラーを回避することができる。
を相異なる論理値からなる2ビットのデータに変調した
シリアルデータの送信を行うことにより、受信側で2ビ
ットのデータの論理値の変化点を検出してビットデータ
に同期した受信を行うことが可能となり、送受信間のク
ロック誤差によりシリアルデータの途中で同期が外れて
生じる転送エラーを回避することができる。
【0017】請求項5記載の調歩同期式シリアルデータ
受信装置は、スタートビットとストップビットとの間に
データ部を挟んだシリアルデータの受信を行う調歩同期
式シリアルデータ送受信装置であって、nビット長(n
は所定の整数)のデータが1ビットのデータを相異なる
論理値からなる2ビットのデータに変調されることによ
り2nビット長のデータとされ、このデータがnビット
長単位に分割されて、その各々がデータ部として送信さ
れた対をなす2つのシリアルデータを受信し、このシリ
アルデータの相異なる論理値からなる2ビットのデータ
の論理値の変化点を検出することによりビットデータに
同期した受信クロックを生成する受信クロック生成回路
と、この受信クロック生成回路の受信クロックを用いて
対をなす2つのシリアルデータを受信してデータ部を取
り出す受信用シフトレジスタと、この受信用シフトレジ
スタで対をなす2つのシリアルデータから取り出した2
nビット長分のデータ部を記憶する受信バッファと、こ
の受信バッファに記憶されている2nビット長分のデー
タ部を相異なる論理値からなる2ビットのデータを1ビ
ットのデータにするように復調する復調回路とを設けた
ことを特徴とする。
受信装置は、スタートビットとストップビットとの間に
データ部を挟んだシリアルデータの受信を行う調歩同期
式シリアルデータ送受信装置であって、nビット長(n
は所定の整数)のデータが1ビットのデータを相異なる
論理値からなる2ビットのデータに変調されることによ
り2nビット長のデータとされ、このデータがnビット
長単位に分割されて、その各々がデータ部として送信さ
れた対をなす2つのシリアルデータを受信し、このシリ
アルデータの相異なる論理値からなる2ビットのデータ
の論理値の変化点を検出することによりビットデータに
同期した受信クロックを生成する受信クロック生成回路
と、この受信クロック生成回路の受信クロックを用いて
対をなす2つのシリアルデータを受信してデータ部を取
り出す受信用シフトレジスタと、この受信用シフトレジ
スタで対をなす2つのシリアルデータから取り出した2
nビット長分のデータ部を記憶する受信バッファと、こ
の受信バッファに記憶されている2nビット長分のデー
タ部を相異なる論理値からなる2ビットのデータを1ビ
ットのデータにするように復調する復調回路とを設けた
ことを特徴とする。
【0018】この受信装置によれば、1ビットのデータ
を相異なる論理値からなる2ビットのデータに変調して
送信されてきたシリアルデータの2ビットのデータの論
理値の変化点を検出することによりビットデータに同期
した受信クロックを生成して受信を行うため、送受信間
のクロック誤差によりシリアルデータの途中で同期が外
れて生じる転送エラーを回避することができる。
を相異なる論理値からなる2ビットのデータに変調して
送信されてきたシリアルデータの2ビットのデータの論
理値の変化点を検出することによりビットデータに同期
した受信クロックを生成して受信を行うため、送受信間
のクロック誤差によりシリアルデータの途中で同期が外
れて生じる転送エラーを回避することができる。
【0019】請求項6記載の調歩同期式シリアルデータ
受信装置は、請求項5記載の調歩同期式シリアルデータ
受信装置において、受信バッファに記憶されている2n
ビット長分のデータ部の相異なる論理値からなる全ての
2ビットのデータについて各2ビットのデータの排他的
論理和を求め、各2ビットのデータの排他的論理和の全
ての値が1である場合には転送エラーは無いと判断し、
その他の場合には転送エラーが有ると判断するエラー検
出回路を設けている。
受信装置は、請求項5記載の調歩同期式シリアルデータ
受信装置において、受信バッファに記憶されている2n
ビット長分のデータ部の相異なる論理値からなる全ての
2ビットのデータについて各2ビットのデータの排他的
論理和を求め、各2ビットのデータの排他的論理和の全
ての値が1である場合には転送エラーは無いと判断し、
その他の場合には転送エラーが有ると判断するエラー検
出回路を設けている。
【0020】このエラー検出回路により、従来のパリテ
ィチェックよりも高精度な転送エラーの検出が可能にな
る。請求項7記載の調歩同期式シリアルデータ送受信装
置は、スタートビットとストップビットとの間にデータ
部を挟んだシリアルデータの送信部および受信部を備え
た調歩同期式シリアルデータ送受信装置であって、送信
部は、基本クロックを分周して送信クロックを生成する
分周回路と、1ビットのデータを相異なる論理値からな
る2ビットのデータに変調することによりnビット長
(nは所定の整数)のパラレルデータを2nビット長の
転送データとして出力する変調回路と、この変調回路の
出力する2nビット長の転送データを記憶し、この転送
データをnビット長単位に分割して出力する送信バッフ
ァと、この送信バッファの出力するnビット長単位に分
割した転送データの各々をデータ部とする対をなす2つ
のシリアルデータを分周回路の送信クロックを用いて送
信する送信用シフトレジスタとを設け、受信部は、nビ
ット長のデータが1ビットのデータを相異なる論理値か
らなる2ビットのデータに変調されることにより2nビ
ット長のデータとされ、このデータがnビット長単位に
分割されて、その各々がデータ部として送信された対を
なす2つのシリアルデータを受信し、このシリアルデー
タの相異なる論理値からなる2ビットのデータの論理値
の変化点を検出することによりビットデータに同期した
受信クロックを生成する受信クロック生成回路と、この
受信クロック生成回路の受信クロックを用いて対をなす
2つのシリアルデータを受信してデータ部を取り出す受
信用シフトレジスタと、この受信用シフトレジスタで対
をなす2つのシリアルデータから取り出した2nビット
長分のデータ部を記憶する受信バッファと、この受信バ
ッファに記憶されている2nビット長分のデータ部を相
異なる論理値からなる2ビットのデータを1ビットのデ
ータにするように復調する復調回路とを設けたことを特
徴とする。
ィチェックよりも高精度な転送エラーの検出が可能にな
る。請求項7記載の調歩同期式シリアルデータ送受信装
置は、スタートビットとストップビットとの間にデータ
部を挟んだシリアルデータの送信部および受信部を備え
た調歩同期式シリアルデータ送受信装置であって、送信
部は、基本クロックを分周して送信クロックを生成する
分周回路と、1ビットのデータを相異なる論理値からな
る2ビットのデータに変調することによりnビット長
(nは所定の整数)のパラレルデータを2nビット長の
転送データとして出力する変調回路と、この変調回路の
出力する2nビット長の転送データを記憶し、この転送
データをnビット長単位に分割して出力する送信バッフ
ァと、この送信バッファの出力するnビット長単位に分
割した転送データの各々をデータ部とする対をなす2つ
のシリアルデータを分周回路の送信クロックを用いて送
信する送信用シフトレジスタとを設け、受信部は、nビ
ット長のデータが1ビットのデータを相異なる論理値か
らなる2ビットのデータに変調されることにより2nビ
ット長のデータとされ、このデータがnビット長単位に
分割されて、その各々がデータ部として送信された対を
なす2つのシリアルデータを受信し、このシリアルデー
タの相異なる論理値からなる2ビットのデータの論理値
の変化点を検出することによりビットデータに同期した
受信クロックを生成する受信クロック生成回路と、この
受信クロック生成回路の受信クロックを用いて対をなす
2つのシリアルデータを受信してデータ部を取り出す受
信用シフトレジスタと、この受信用シフトレジスタで対
をなす2つのシリアルデータから取り出した2nビット
長分のデータ部を記憶する受信バッファと、この受信バ
ッファに記憶されている2nビット長分のデータ部を相
異なる論理値からなる2ビットのデータを1ビットのデ
ータにするように復調する復調回路とを設けたことを特
徴とする。
【0021】この送受信装置によれば、送信部におい
て、1ビットのデータを相異なる論理値からなる2ビッ
トのデータに変調したシリアルデータの送信を行うこと
により、受信側で、2ビットのデータの論理値の変化点
を検出してビットデータに同期した受信を行うことが可
能となり、送受信間のクロック誤差によりシリアルデー
タの途中で同期が外れて生じる転送エラーを回避するこ
とができる。また、受信部では、1ビットのデータを相
異なる論理値からなる2ビットのデータに変調して送信
されてきたシリアルデータの2ビットのデータの論理値
の変化点を検出することによりビットデータに同期した
受信クロックを生成して受信を行うため、送受信間のク
ロック誤差によりシリアルデータの途中で同期が外れて
生じる転送エラーを回避することができる。
て、1ビットのデータを相異なる論理値からなる2ビッ
トのデータに変調したシリアルデータの送信を行うこと
により、受信側で、2ビットのデータの論理値の変化点
を検出してビットデータに同期した受信を行うことが可
能となり、送受信間のクロック誤差によりシリアルデー
タの途中で同期が外れて生じる転送エラーを回避するこ
とができる。また、受信部では、1ビットのデータを相
異なる論理値からなる2ビットのデータに変調して送信
されてきたシリアルデータの2ビットのデータの論理値
の変化点を検出することによりビットデータに同期した
受信クロックを生成して受信を行うため、送受信間のク
ロック誤差によりシリアルデータの途中で同期が外れて
生じる転送エラーを回避することができる。
【0022】請求項8記載の調歩同期式シリアルデータ
送受信装置は、請求項7記載の調歩同期式シリアルデー
タ送受信装置において、受信部に、受信バッファに記憶
されている2nビット長分のデータ部の相異なる論理値
からなる全ての2ビットのデータについて各2ビットの
データの排他的論理和を求め、各2ビットのデータの排
他的論理和の全ての値が1である場合には転送エラーは
無いと判断し、その他の場合には転送エラーが有ると判
断するエラー検出回路を設けている。
送受信装置は、請求項7記載の調歩同期式シリアルデー
タ送受信装置において、受信部に、受信バッファに記憶
されている2nビット長分のデータ部の相異なる論理値
からなる全ての2ビットのデータについて各2ビットの
データの排他的論理和を求め、各2ビットのデータの排
他的論理和の全ての値が1である場合には転送エラーは
無いと判断し、その他の場合には転送エラーが有ると判
断するエラー検出回路を設けている。
【0023】このエラー検出回路により、従来のパリテ
ィチェックよりも高精度な転送エラーの検出が可能にな
る。
ィチェックよりも高精度な転送エラーの検出が可能にな
る。
【0024】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。図1は本発明の実施の
形態における調歩同期式シリアルデータ送受信装置のブ
ロック図である。図1において、31は送信制御部、3
2は変調回路、33は送信バッファ、34は受信制御
部、35は受信クロック生成回路、36は受信バッフ
ァ、37は復調回路、38はエラー検出回路である。図
1の中で、分周回路23、送信用シフトレジスタ24、
受信用シフトレジスタ27は従来例の構成と同じであ
る。
て図面を参照しながら説明する。図1は本発明の実施の
形態における調歩同期式シリアルデータ送受信装置のブ
ロック図である。図1において、31は送信制御部、3
2は変調回路、33は送信バッファ、34は受信制御
部、35は受信クロック生成回路、36は受信バッフ
ァ、37は復調回路、38はエラー検出回路である。図
1の中で、分周回路23、送信用シフトレジスタ24、
受信用シフトレジスタ27は従来例の構成と同じであ
る。
【0025】本実施の形態における調歩同期式シリアル
データ送受信装置の動作を簡単に説明しておく。変調回
路32は、送信のために外部から入力される1バイトの
パラレル入力信号104を2バイト長の転送データ20
1に変調し、送信バッファ33に転送データ201を転
送する。送信制御部31では、外部からの送信制御信号
202を受けてラッチ信号203と動作スタート信号2
04を生成する。送信制御部31から送信バッファ33
に転送されるラッチ信号203は、送信バッファ33の
データ、1データ(2バイト)につき、2度転送され、
送信バッファ33からはラッチ信号1度につき、1バイ
トのデータ205が送信用シフトレジスタ24に転送さ
れる。送信用シフトレジスタ24では、分周回路23で
生成された送信クロック106と送信制御部31からの
動作スタート信号204によりスタートビット11,パ
リティビット13およびストップビット12(図5参
照)を付加したシリアル出力信号206を送信する。ま
た、シリアル出力信号206の送信が完了すると、送信
用シフトレジスタ24から送信制御部31に送信完了信
号108が転送される。
データ送受信装置の動作を簡単に説明しておく。変調回
路32は、送信のために外部から入力される1バイトの
パラレル入力信号104を2バイト長の転送データ20
1に変調し、送信バッファ33に転送データ201を転
送する。送信制御部31では、外部からの送信制御信号
202を受けてラッチ信号203と動作スタート信号2
04を生成する。送信制御部31から送信バッファ33
に転送されるラッチ信号203は、送信バッファ33の
データ、1データ(2バイト)につき、2度転送され、
送信バッファ33からはラッチ信号1度につき、1バイ
トのデータ205が送信用シフトレジスタ24に転送さ
れる。送信用シフトレジスタ24では、分周回路23で
生成された送信クロック106と送信制御部31からの
動作スタート信号204によりスタートビット11,パ
リティビット13およびストップビット12(図5参
照)を付加したシリアル出力信号206を送信する。ま
た、シリアル出力信号206の送信が完了すると、送信
用シフトレジスタ24から送信制御部31に送信完了信
号108が転送される。
【0026】受信制御部34では、外部からの受信制御
信号207から受信イネーブル信号208とラッチ信号
209とを生成する。受信クロック生成回路35は、図
6の受信クロック生成回路26と同様、動作クロック
(基本クロック)105と受信したシリアル入力信号2
10のスタートビット11から同期をとって受信クロッ
ク211を生成し、さらに、受信クロック211をシリ
アル入力信号210のデータの途中でも同期をとって生
成するようになっている。受信用シフトレジスタ27で
は、受信制御部34からの受信イネーブル信号208を
受けて、受信クロック211を用いてシリアル入力信号
210をデータ部212とパリティビット13とに分け
る。また、その時点で受信完了信号213を受信制御部
34に転送する。受信制御部34では受信完了信号21
3が2回転送されてくると、ラッチ信号209を受信バ
ッファ36に転送する。受信バッファ36は、受信用シ
フトレジスタ27からのデータ部212を2バイト長分
すなわちシリアル入力信号210を2回分蓄え、受信制
御部34からのラッチ信号209により、2バイト長の
データを復調回路37およびエラー検出回路38に転送
する。復調回路37は、2バイト長のデータを1バイト
長の元のデータに復調し、パラレル出力信号214とし
て外部に出力する。エラー検出回路38は、受信したシ
リアル入力信号210のデータ部が2ビットごとに排他
的論理和をとると“1”になるという性質を用いてエラ
ー検出を行う。
信号207から受信イネーブル信号208とラッチ信号
209とを生成する。受信クロック生成回路35は、図
6の受信クロック生成回路26と同様、動作クロック
(基本クロック)105と受信したシリアル入力信号2
10のスタートビット11から同期をとって受信クロッ
ク211を生成し、さらに、受信クロック211をシリ
アル入力信号210のデータの途中でも同期をとって生
成するようになっている。受信用シフトレジスタ27で
は、受信制御部34からの受信イネーブル信号208を
受けて、受信クロック211を用いてシリアル入力信号
210をデータ部212とパリティビット13とに分け
る。また、その時点で受信完了信号213を受信制御部
34に転送する。受信制御部34では受信完了信号21
3が2回転送されてくると、ラッチ信号209を受信バ
ッファ36に転送する。受信バッファ36は、受信用シ
フトレジスタ27からのデータ部212を2バイト長分
すなわちシリアル入力信号210を2回分蓄え、受信制
御部34からのラッチ信号209により、2バイト長の
データを復調回路37およびエラー検出回路38に転送
する。復調回路37は、2バイト長のデータを1バイト
長の元のデータに復調し、パラレル出力信号214とし
て外部に出力する。エラー検出回路38は、受信したシ
リアル入力信号210のデータ部が2ビットごとに排他
的論理和をとると“1”になるという性質を用いてエラ
ー検出を行う。
【0027】以下、主要部の構成および動作についてさ
らに詳しく説明する。まず、図2を用いて、変調回路3
2の動作について詳しく説明する。ここでは、一例とし
てバイナリフェーズ変調を用いた場合について説明す
る。図2(a)はバイナリフェーズ変調でのデータの変
調のしかたを表す図であり、図2(b)はバイナリフェ
ーズ変調の前後の波形の例を示した図である。
らに詳しく説明する。まず、図2を用いて、変調回路3
2の動作について詳しく説明する。ここでは、一例とし
てバイナリフェーズ変調を用いた場合について説明す
る。図2(a)はバイナリフェーズ変調でのデータの変
調のしかたを表す図であり、図2(b)はバイナリフェ
ーズ変調の前後の波形の例を示した図である。
【0028】バイナリフェーズ変調では、図2(a)の
ように1ビットのデータ“0”を2ビットのデータ“0
1”に、1ビットのデータ“1”を2ビットのデータ
“10”に変調する。これにより、図2(b)のアの波
形はイの波形のように2倍のデータ長になる。そして、
変調されたイの波形は2ビットごとには必ず“0”→
“1”もしくは“1”→“0”の変化点(矢印部分)が
存在することになる。図2(b)の変調例では1バイト
のデータ“96”が2バイトのデータ“9669”に変
調されている。なお、バイナリフェーズ変調において
は、1ビットのデータ“0”を“10”に、“1”を
“01”に変調してもよい。
ように1ビットのデータ“0”を2ビットのデータ“0
1”に、1ビットのデータ“1”を2ビットのデータ
“10”に変調する。これにより、図2(b)のアの波
形はイの波形のように2倍のデータ長になる。そして、
変調されたイの波形は2ビットごとには必ず“0”→
“1”もしくは“1”→“0”の変化点(矢印部分)が
存在することになる。図2(b)の変調例では1バイト
のデータ“96”が2バイトのデータ“9669”に変
調されている。なお、バイナリフェーズ変調において
は、1ビットのデータ“0”を“10”に、“1”を
“01”に変調してもよい。
【0029】ここで、送信部でのデータの流れについて
一例を挙げて説明する。例えば、“96”という1バイ
トのパラレル入力信号104は変調回路32により、
“9669”という2バイト長のデータ201に変調さ
れ、送信バッファ33に転送される。送信バッファ33
では、2バイト長のデータが下位バイトのデータ“6
9”と上位バイトのデータ“96”とに分けられ、送信
制御部31からの2度のラッチ信号203により、下位
のバイトから1バイトずつ送信用シフトレジスタ24に
転送される。送信用シフトレジスタ24に転送された1
バイト長のデータはスタートビット11,パリティビッ
ト13およびストップビット12(図5参照)を付加さ
れ、それぞれシリアル出力信号206として、2度に分
けて転送される。
一例を挙げて説明する。例えば、“96”という1バイ
トのパラレル入力信号104は変調回路32により、
“9669”という2バイト長のデータ201に変調さ
れ、送信バッファ33に転送される。送信バッファ33
では、2バイト長のデータが下位バイトのデータ“6
9”と上位バイトのデータ“96”とに分けられ、送信
制御部31からの2度のラッチ信号203により、下位
のバイトから1バイトずつ送信用シフトレジスタ24に
転送される。送信用シフトレジスタ24に転送された1
バイト長のデータはスタートビット11,パリティビッ
ト13およびストップビット12(図5参照)を付加さ
れ、それぞれシリアル出力信号206として、2度に分
けて転送される。
【0030】つぎに、受信クロック生成回路35の動作
について、図5および図2(b)を用いて説明する。受
信されるシリアル入力信号210のデータ部は、シリア
ル出力信号206のデータ部と同様に、バイナリフェー
ズ変調がなされたものである。そのため、たとえば、図
5におけるシリアルデータのデータ部d0とd1とは一
方が“1”であれば他方は“0”である。以下、同様に
データ部d2とd3、d4とd5、d6とd7(以下
「ペアビット」という)においても一方が“1”であれ
ば他方は“0”である。そのため、各ペアビットのビッ
ト間には、例えば図2(b)のイの矢印で示すように、
必ずデータが反転する変化点、すなわちエッジが存在す
ることとなり、このエッジを検出することによりデータ
の途中でも同期をとることが容易に可能となる。したが
って、受信クロック生成回路35は、受信クロック21
1を生成する際に、シリアル入力信号210のスタート
ビットで同期をとるとともに、データ部の各ペアビット
のビット間に存在するエッジで同期をとるようにしてい
る。なお、ペアビットのビット間のエッジで同期をとる
際に、全てのエッジで同期をとる必要はないが、同期を
とるエッジが多いほど回路は複雑になるがエラーは少な
くなる。
について、図5および図2(b)を用いて説明する。受
信されるシリアル入力信号210のデータ部は、シリア
ル出力信号206のデータ部と同様に、バイナリフェー
ズ変調がなされたものである。そのため、たとえば、図
5におけるシリアルデータのデータ部d0とd1とは一
方が“1”であれば他方は“0”である。以下、同様に
データ部d2とd3、d4とd5、d6とd7(以下
「ペアビット」という)においても一方が“1”であれ
ば他方は“0”である。そのため、各ペアビットのビッ
ト間には、例えば図2(b)のイの矢印で示すように、
必ずデータが反転する変化点、すなわちエッジが存在す
ることとなり、このエッジを検出することによりデータ
の途中でも同期をとることが容易に可能となる。したが
って、受信クロック生成回路35は、受信クロック21
1を生成する際に、シリアル入力信号210のスタート
ビットで同期をとるとともに、データ部の各ペアビット
のビット間に存在するエッジで同期をとるようにしてい
る。なお、ペアビットのビット間のエッジで同期をとる
際に、全てのエッジで同期をとる必要はないが、同期を
とるエッジが多いほど回路は複雑になるがエラーは少な
くなる。
【0031】つぎに、エラー検出回路38の動作につい
て図5を用いて説明する。図5におけるシリアルデータ
のデータ部d0とd1とは、前述したように一方が
“1”であれば他方は“0”である。従って、データ部
d0とd1のEX−OR(排他的論理和)をとればその
値は必ず1となる。このことを用いてエラー検出回路3
8では全ペアビットについてEX−ORをとり、そのす
べてが1であることを確認すれば転送エラーはないと判
断し、EX−ORのどれかが0であれば、転送エラーが
生じたと判断する。このエラー検出回路38は、たとえ
ば図3のような回路で実現できる。すなわち、図3の場
合、各ペアビットのEX−ORをとるEX−OR回路3
9〜42と、これらEX−OR回路39〜42の出力信
号n0〜n3の論理積の否定をとるNAND回路43と
から構成され、NAND回路43の出力信号Yが“0”
であれば転送エラーなし、“1”であれば転送エラーを
検出したことになる。
て図5を用いて説明する。図5におけるシリアルデータ
のデータ部d0とd1とは、前述したように一方が
“1”であれば他方は“0”である。従って、データ部
d0とd1のEX−OR(排他的論理和)をとればその
値は必ず1となる。このことを用いてエラー検出回路3
8では全ペアビットについてEX−ORをとり、そのす
べてが1であることを確認すれば転送エラーはないと判
断し、EX−ORのどれかが0であれば、転送エラーが
生じたと判断する。このエラー検出回路38は、たとえ
ば図3のような回路で実現できる。すなわち、図3の場
合、各ペアビットのEX−ORをとるEX−OR回路3
9〜42と、これらEX−OR回路39〜42の出力信
号n0〜n3の論理積の否定をとるNAND回路43と
から構成され、NAND回路43の出力信号Yが“0”
であれば転送エラーなし、“1”であれば転送エラーを
検出したことになる。
【0032】つぎに、復調回路37の動作について説明
する。図2(a)に示す変調方式に応じた復調方式によ
り、2ビットデータを1ビットデータに復調する。この
とき、2度のシリアル入力信号210により受信した2
バイト長のデータをあわせて復調して、1バイト長にし
て、パラレル出力信号214として外部に転送する。図
4は復調回路37による復調のしかたを示す図である。
2度に分けて受信する2バイト長のデータの下位の1バ
イトをd'0 〜d'7 、上位の1バイトをd"0 〜d"7 とする
と、各ペアビットの上位ビットの信号をとった8ビット
の信号d0' 〜d7' が復調後のパラレル出力信号214と
なる。
する。図2(a)に示す変調方式に応じた復調方式によ
り、2ビットデータを1ビットデータに復調する。この
とき、2度のシリアル入力信号210により受信した2
バイト長のデータをあわせて復調して、1バイト長にし
て、パラレル出力信号214として外部に転送する。図
4は復調回路37による復調のしかたを示す図である。
2度に分けて受信する2バイト長のデータの下位の1バ
イトをd'0 〜d'7 、上位の1バイトをd"0 〜d"7 とする
と、各ペアビットの上位ビットの信号をとった8ビット
の信号d0' 〜d7' が復調後のパラレル出力信号214と
なる。
【0033】以上のように本実施の形態によれば、1ビ
ットのデータを相異なる論理値からなる2ビットのデー
タに変調したシリアルデータの送信を行い、受信側で2
ビットのデータの論理値の変化点を検出することにより
ビットデータに同期した受信を行うため、送受信間のク
ロック誤差によりシリアルデータの途中で同期が外れて
生じる転送エラーを回避することができる。
ットのデータを相異なる論理値からなる2ビットのデー
タに変調したシリアルデータの送信を行い、受信側で2
ビットのデータの論理値の変化点を検出することにより
ビットデータに同期した受信を行うため、送受信間のク
ロック誤差によりシリアルデータの途中で同期が外れて
生じる転送エラーを回避することができる。
【0034】さらに、エラー検出回路38を付加するこ
とにより、ビット単位の転送エラーの検出が可能とな
り、従来のパリティチェックよりも高精度に転送エラー
を検出でき、本実施の形態では、受信用シフトレジスタ
27からのパリティビット13の出力は不要である。し
たがって、受信側にエラー検出回路38を備えていれ
ば、シリアル入力信号210、すなわち送信側のシリア
ル出力信号206にはパリティビット13を挿入する必
要はない。また、エラー検出回路38を付加しない場合
には、受信用シフトレジスタ27からのパリティビット
13により従来のパリティチェックを行えばよい。
とにより、ビット単位の転送エラーの検出が可能とな
り、従来のパリティチェックよりも高精度に転送エラー
を検出でき、本実施の形態では、受信用シフトレジスタ
27からのパリティビット13の出力は不要である。し
たがって、受信側にエラー検出回路38を備えていれ
ば、シリアル入力信号210、すなわち送信側のシリア
ル出力信号206にはパリティビット13を挿入する必
要はない。また、エラー検出回路38を付加しない場合
には、受信用シフトレジスタ27からのパリティビット
13により従来のパリティチェックを行えばよい。
【0035】また、本実施の形態では、シリアル出力信
号206およびシリアル入力信号210のデータ部は8
ビットとして説明したが、5〜8ビットの任意のビット
をとることもある。なお、本実施の形態では、調歩同期
式シリアルデータ送受信装置として説明したが、図1に
おける送信部のみを備えた調歩同期式シリアルデータ送
信装置を実現できることは言うまでもなく、また、図1
における受信部のみを備えた調歩同期式シリアルデータ
受信装置を実現できることは言うまでもない。
号206およびシリアル入力信号210のデータ部は8
ビットとして説明したが、5〜8ビットの任意のビット
をとることもある。なお、本実施の形態では、調歩同期
式シリアルデータ送受信装置として説明したが、図1に
おける送信部のみを備えた調歩同期式シリアルデータ送
信装置を実現できることは言うまでもなく、また、図1
における受信部のみを備えた調歩同期式シリアルデータ
受信装置を実現できることは言うまでもない。
【0036】
【発明の効果】以上のように本発明によれば、1ビット
のデータを相異なる論理値からなる2ビットのデータに
変調したシリアルデータの送信を行い、受信側で2ビッ
トのデータの論理値の変化点を検出することによりビッ
トデータに同期した受信を行うため、送受信間のクロッ
ク誤差によりシリアルデータの途中で同期が外れて生じ
る転送エラーを回避することができる。
のデータを相異なる論理値からなる2ビットのデータに
変調したシリアルデータの送信を行い、受信側で2ビッ
トのデータの論理値の変化点を検出することによりビッ
トデータに同期した受信を行うため、送受信間のクロッ
ク誤差によりシリアルデータの途中で同期が外れて生じ
る転送エラーを回避することができる。
【0037】さらに、受信側で受信するシリアルデータ
の相異なる論理値からなる全ての2ビットのデータにつ
いて各2ビットのデータの排他的論理和を求め、各2ビ
ットのデータの排他的論理和の全ての値が1である場合
には転送エラーは無いと判断し、その他の場合には転送
エラーが有ると判断することにより、従来のパリティチ
ェックよりも高精度な転送エラーの検出が可能になる。
の相異なる論理値からなる全ての2ビットのデータにつ
いて各2ビットのデータの排他的論理和を求め、各2ビ
ットのデータの排他的論理和の全ての値が1である場合
には転送エラーは無いと判断し、その他の場合には転送
エラーが有ると判断することにより、従来のパリティチ
ェックよりも高精度な転送エラーの検出が可能になる。
【図1】本発明の実施の形態の調歩同期式シリアルデー
タ送受信装置のブロック図である。
タ送受信装置のブロック図である。
【図2】本発明の実施の形態における変調回路によるバ
イナリフェーズ変調を示す図である。
イナリフェーズ変調を示す図である。
【図3】本発明の実施の形態におけるエラー検出回路の
一例を示す図である。
一例を示す図である。
【図4】本発明の実施の形態における復調回路による復
調のしかたを示す図である。
調のしかたを示す図である。
【図5】調歩同期式シリアルデータのタイミングチャー
トである。
トである。
【図6】従来の調歩同期式シリアルデータ送受信装置の
ブロック図である。
ブロック図である。
【図7】従来の調歩同期式シリアルデータ送受信装置に
おけるシリアル入力信号の同期のとり方を示す図であ
る。
おけるシリアル入力信号の同期のとり方を示す図であ
る。
23 分周回路 24 送信用シフトレジスタ 27 受信用シフトレジスタ 31 送信制御部 32 変調回路 33 送信バッファ 34 受信制御部 35 受信クロック生成回路 36 受信バッファ 37 復調回路 38 エラー検出回路 104 パラレル入力信号 105 動作クロック 106 送信クロック 201 変調後の転送データ 202 送信制御信号 203 ラッチ信号 204 動作スタート信号 205 転送データ 206 シリアル出力信号 207 受信制御信号 208 受信イネーブル信号 209 ラッチ信号 210 シリアル入力信号 211 受信クロック 212 データ部 213 受信完了信号 214 パラレル出力信号
Claims (8)
- 【請求項1】 スタートビットとストップビットとの間
にデータ部を挟んだシリアルデータの送信および受信を
行う調歩同期式シリアルデータ送受信方法であって、 送信側では、1ビットのデータを相異なる論理値からな
る2ビットのデータに変調することによりnビット長
(nは所定の整数)のパラレルデータを2nビット長の
転送データとし、この転送データをnビット長単位に分
割し、この分割した各々を前記データ部とする対をなす
2つのシリアルデータの送信を行い、 受信側では、前記対をなす2つのシリアルデータを受信
する際、この受信するシリアルデータの前記相異なる論
理値からなる2ビットのデータの論理値の変化点を検出
することによりビットデータに同期した受信を行い、受
信した前記シリアルデータのデータ部の前記相異なる論
理値からなる2ビットのデータを1ビットのデータに復
調することを特徴とする調歩同期式シリアルデータ送受
信方法。 - 【請求項2】 送信側における1ビットのデータの相異
なる論理値からなる2ビットのデータへの変調はバイナ
リフェーズ変調を用い、受信側における前記相異なる論
理値からなる2ビットのデータの1ビットのデータへの
復調はバイナリフェーズ復調を用いることを特徴とする
請求項1記載の調歩同期式シリアルデータ送受信方法。 - 【請求項3】 受信側では、受信するシリアルデータの
相異なる論理値からなる全ての2ビットのデータについ
て各2ビットのデータの排他的論理和を求め、前記各2
ビットのデータの排他的論理和の全ての値が1である場
合には転送エラーは無いと判断し、その他の場合には転
送エラーが有ると判断することを特徴とする請求項1ま
たは2記載の調歩同期式シリアルデータ送受信方法。 - 【請求項4】 スタートビットとストップビットとの間
にデータ部を挟んだシリアルデータの送信を行う調歩同
期式シリアルデータ送信装置であって、 基本クロックを分周して送信クロックを生成する分周回
路と、 1ビットのデータを相異なる論理値からなる2ビットの
データに変調することによりnビット長(nは所定の整
数)のパラレルデータを2nビット長の転送データとし
て出力する変調回路と、 この変調回路の出力する2nビット長の転送データを記
憶し、この転送データをnビット長単位に分割して出力
する送信バッファと、 この送信バッファの出力するnビット長単位に分割した
転送データの各々を前記データ部とする対をなす2つの
シリアルデータを前記分周回路の送信クロックを用いて
送信する送信用シフトレジスタとを設けたことを特徴と
する調歩同期式シリアルデータ送信装置。 - 【請求項5】 スタートビットとストップビットとの間
にデータ部を挟んだシリアルデータの受信を行う調歩同
期式シリアルデータ受信装置であって、 nビット長(nは所定の整数)のデータが1ビットのデ
ータを相異なる論理値からなる2ビットのデータに変調
されることにより2nビット長のデータとされ、このデ
ータがnビット長単位に分割されて、その各々が前記デ
ータ部として送信された対をなす2つのシリアルデータ
を受信し、このシリアルデータの前記相異なる論理値か
らなる2ビットのデータの論理値の変化点を検出するこ
とによりビットデータに同期した受信クロックを生成す
る受信クロック生成回路と、 この受信クロック生成回路の受信クロックを用いて前記
対をなす2つのシリアルデータを受信して前記データ部
を取り出す受信用シフトレジスタと、 この受信用シフトレジスタで前記対をなす2つのシリア
ルデータから取り出した2nビット長分のデータ部を記
憶する受信バッファと、 この受信バッファに記憶されている前記2nビット長分
のデータ部を前記相異なる論理値からなる2ビットのデ
ータを1ビットのデータにするように復調する復調回路
とを設けたことを特徴とする調歩同期式シリアルデータ
受信装置。 - 【請求項6】 受信バッファに記憶されている2nビッ
ト長分のデータ部の相異なる論理値からなる全ての2ビ
ットのデータについて各2ビットのデータの排他的論理
和を求め、前記各2ビットのデータの排他的論理和の全
ての値が1である場合には転送エラーは無いと判断し、
その他の場合には転送エラーが有ると判断するエラー検
出回路を設けた請求項5記載の調歩同期式シリアルデー
タ受信装置。 - 【請求項7】 スタートビットとストップビットとの間
にデータ部を挟んだシリアルデータの送信部および受信
部を備えた調歩同期式シリアルデータ送受信装置であっ
て、 前記送信部は、 基本クロックを分周して送信クロックを生成する分周回
路と、 1ビットのデータを相異なる論理値からなる2ビットの
データに変調することによりnビット長(nは所定の整
数)のパラレルデータを2nビット長の転送データとし
て出力する変調回路と、 この変調回路の出力する2nビット長の転送データを記
憶し、この転送データをnビット長単位に分割して出力
する送信バッファと、 この送信バッファの出力するnビット長単位に分割した
転送データの各々を前記データ部とする対をなす2つの
シリアルデータを前記分周回路の送信クロックを用いて
送信する送信用シフトレジスタとを設け、 前記受信部は、 nビット長のデータが1ビットのデータを相異なる論理
値からなる2ビットのデータに変調されることにより2
nビット長のデータとされ、このデータがnビット長単
位に分割されて、その各々が前記データ部として送信さ
れた対をなす2つのシリアルデータを受信し、このシリ
アルデータの前記相異なる論理値からなる2ビットのデ
ータの論理値の変化点を検出することによりビットデー
タに同期した受信クロックを生成する受信クロック生成
回路と、 この受信クロック生成回路の受信クロックを用いて前記
対をなす2つのシリアルデータを受信して前記データ部
を取り出す受信用シフトレジスタと、 この受信用シフトレジスタで前記対をなす2つのシリア
ルデータから取り出した2nビット長分のデータ部を記
憶する受信バッファと、 この受信バッファに記憶されている前記2nビット長分
のデータ部を前記相異なる論理値からなる2ビットのデ
ータを1ビットのデータにするように復調する復調回路
とを設けたことを特徴とする調歩同期式シリアルデータ
送受信装置。 - 【請求項8】 受信部に、 受信バッファに記憶されている2nビット長分のデータ
部の相異なる論理値からなる全ての2ビットのデータに
ついて各2ビットのデータの排他的論理和を求め、前記
各2ビットのデータの排他的論理和の全ての値が1であ
る場合には転送エラーは無いと判断し、その他の場合に
は転送エラーが有ると判断するエラー検出回路を設けた
請求項7記載の調歩同期式シリアルデータ送受信装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9254423A JPH1198200A (ja) | 1997-09-19 | 1997-09-19 | 調歩同期式シリアルデータ送受信方法と送信装置,受信装置および送受信装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9254423A JPH1198200A (ja) | 1997-09-19 | 1997-09-19 | 調歩同期式シリアルデータ送受信方法と送信装置,受信装置および送受信装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1198200A true JPH1198200A (ja) | 1999-04-09 |
Family
ID=17264782
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9254423A Pending JPH1198200A (ja) | 1997-09-19 | 1997-09-19 | 調歩同期式シリアルデータ送受信方法と送信装置,受信装置および送受信装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1198200A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100436145B1 (ko) * | 2001-11-28 | 2004-06-14 | 삼성전자주식회사 | 직렬통신장치의 제어방법 |
JP2007128189A (ja) * | 2005-11-01 | 2007-05-24 | Shinsedai Kk | シリアルデータ送受信装置 |
US10177893B2 (en) | 2014-10-29 | 2019-01-08 | Ricoh Company, Ltd. | Serial communication system |
-
1997
- 1997-09-19 JP JP9254423A patent/JPH1198200A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100436145B1 (ko) * | 2001-11-28 | 2004-06-14 | 삼성전자주식회사 | 직렬통신장치의 제어방법 |
JP2007128189A (ja) * | 2005-11-01 | 2007-05-24 | Shinsedai Kk | シリアルデータ送受信装置 |
US10177893B2 (en) | 2014-10-29 | 2019-01-08 | Ricoh Company, Ltd. | Serial communication system |
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