JPH1198200A - 調歩同期式シリアルデータ送受信方法と送信装置，受信装置および送受信装置 - Google Patents
調歩同期式シリアルデータ送受信方法と送信装置，受信装置および送受信装置Info
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- JPH1198200A JPH1198200A JP9254423A JP25442397A JPH1198200A JP H1198200 A JPH1198200 A JP H1198200A JP 9254423 A JP9254423 A JP 9254423A JP 25442397 A JP25442397 A JP 25442397A JP H1198200 A JPH1198200 A JP H1198200A
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Abstract
(57)【要約】
【課題】 シリアルデータの途中での同期を可能とし、
送受信間のクロック誤差により同期が外れて生じる転送
エラーを回避し、また、従来のパリティチェックよりも
高精度な転送エラーの検出が可能な調歩同期式シリアル
データ送受信方法および装置を実現する。 【解決手段】 送信側では、変調回路３２により１ビッ
トのデータを相異なる論理値からなる２ビットのデータ
に変調することにより、１バイト長のパラレル入力信号
１０４を２バイト長の転送データ２０１とし、送信バッ
ファ３３，シフトレジスタ２４を介してシリアルデータ
の送信を行う。受信側では、変調された２ビットのデー
タの論理値の変化点を検出しビットデータに同期した受
信クロック２１１を生成して受信を行うことにより、転
送エラーを回避できる。エラー検出回路３８では、変調
された２ビットのデータの排他的論理和が「１」である
ことを利用することで高精度な転送エラー検出ができ
る。
送受信間のクロック誤差により同期が外れて生じる転送
エラーを回避し、また、従来のパリティチェックよりも
高精度な転送エラーの検出が可能な調歩同期式シリアル
データ送受信方法および装置を実現する。 【解決手段】 送信側では、変調回路３２により１ビッ
トのデータを相異なる論理値からなる２ビットのデータ
に変調することにより、１バイト長のパラレル入力信号
１０４を２バイト長の転送データ２０１とし、送信バッ
ファ３３，シフトレジスタ２４を介してシリアルデータ
の送信を行う。受信側では、変調された２ビットのデー
タの論理値の変化点を検出しビットデータに同期した受
信クロック２１１を生成して受信を行うことにより、転
送エラーを回避できる。エラー検出回路３８では、変調
された２ビットのデータの排他的論理和が「１」である
ことを利用することで高精度な転送エラー検出ができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、調歩同期式シリア
ルデータ送受信方法と送信装置，受信装置および送受信
装置に関するものである。
ルデータ送受信方法と送信装置，受信装置および送受信
装置に関するものである。
【０００２】
【従来の技術】図５を用いて、従来の調歩同期式シリア
ルデータ送受信方法について説明する。図５は調歩同期
式シリアルデータのタイミングチャートである。調歩同
期式とは、送信側と受信側がクロックとは無関係に同じ
タイミングでデータ信号を区切ることにより同期をとる
方式である。図５に示すように、例えば８ビットのデー
タ部ｄ０〜ｄ７に、データ信号を区切るためのスタート
ビット１１，ストップビット１２およびパリティビット
１３を付加して転送する。まだ送信を開始していない状
態１４では“１”を送出している。送信する場合、まず
データ送信開始信号であるスタートビット１１と呼ばれ
る１ビットの“０”を送出する。続いて８ビットのデー
タ部ｄ０〜ｄ７を下位ビットから送出し、その後にパリ
ティビット１３を送出する。そのあと、データ終了信号
であるストップビット１２として１〜２ビットの“１”
を送出する。
ルデータ送受信方法について説明する。図５は調歩同期
式シリアルデータのタイミングチャートである。調歩同
期式とは、送信側と受信側がクロックとは無関係に同じ
タイミングでデータ信号を区切ることにより同期をとる
方式である。図５に示すように、例えば８ビットのデー
タ部ｄ０〜ｄ７に、データ信号を区切るためのスタート
ビット１１，ストップビット１２およびパリティビット
１３を付加して転送する。まだ送信を開始していない状
態１４では“１”を送出している。送信する場合、まず
データ送信開始信号であるスタートビット１１と呼ばれ
る１ビットの“０”を送出する。続いて８ビットのデー
タ部ｄ０〜ｄ７を下位ビットから送出し、その後にパリ
ティビット１３を送出する。そのあと、データ終了信号
であるストップビット１２として１〜２ビットの“１”
を送出する。
【０００３】受信側では、スタートビット１１の“０”
を検出し、そのあとに続くデータをタイミングを取りな
がら受信する。ストップビット１２の“１”を検出する
ことで次の受信準備をする。なお、図５において、各ビ
ットを指すように平行に並んだ小さい矢印は、受信クロ
ックによる受信タイミングを示す。
を検出し、そのあとに続くデータをタイミングを取りな
がら受信する。ストップビット１２の“１”を検出する
ことで次の受信準備をする。なお、図５において、各ビ
ットを指すように平行に並んだ小さい矢印は、受信クロ
ックによる受信タイミングを示す。
【０００４】図６は従来の調歩同期式シリアルデータ送
受信装置の構成を示すブロック図である。この従来の調
歩同期式シリアルデータ送受信装置は、送信部として、
送信制御部２１と送信バッファ２２と分周回路２３と送
信用シフトレジスタ２４とが設けられ、受信部として、
受信制御部２５と受信クロック生成回路２６と受信用シ
フトレジスタ２７と受信バッファ２８とが設けられてい
る。
受信装置の構成を示すブロック図である。この従来の調
歩同期式シリアルデータ送受信装置は、送信部として、
送信制御部２１と送信バッファ２２と分周回路２３と送
信用シフトレジスタ２４とが設けられ、受信部として、
受信制御部２５と受信クロック生成回路２６と受信用シ
フトレジスタ２７と受信バッファ２８とが設けられてい
る。
【０００５】送信制御部２１は、外部からの送信制御信
号１０１からラッチ信号１０２と動作スタート信号１０
３を生成する。送信バッファ２２は、送信のために外部
から入力されるパラレル入力信号１０４を、送信制御部
２１からのラッチ信号１０２により送信用シフトレジス
タ２４に転送する。分周回路２３は、動作クロック１０
５から送信クロック１０６を生成し、送信用シフトレジ
スタ２４に転送する。送信用シフトレジスタ２４は送信
バッファ２２から転送されるパラレル入力信号１０４
を、送信クロック１０６と送信制御部２１からの動作ス
タート信号１０３とにより、スタートビット１１，パリ
ティビット１３およびストップビット１２を付加してシ
リアル出力信号１０７として送信する。また、シリアル
出力信号１０７の送信が完了すると、送信完了信号１０
８を送信制御部２１に転送する。
号１０１からラッチ信号１０２と動作スタート信号１０
３を生成する。送信バッファ２２は、送信のために外部
から入力されるパラレル入力信号１０４を、送信制御部
２１からのラッチ信号１０２により送信用シフトレジス
タ２４に転送する。分周回路２３は、動作クロック１０
５から送信クロック１０６を生成し、送信用シフトレジ
スタ２４に転送する。送信用シフトレジスタ２４は送信
バッファ２２から転送されるパラレル入力信号１０４
を、送信クロック１０６と送信制御部２１からの動作ス
タート信号１０３とにより、スタートビット１１，パリ
ティビット１３およびストップビット１２を付加してシ
リアル出力信号１０７として送信する。また、シリアル
出力信号１０７の送信が完了すると、送信完了信号１０
８を送信制御部２１に転送する。
【０００６】受信制御部２５は、外部からの受信制御信
号１０９からラッチ信号１１０と受信イネーブル信号１
１１を生成する。受信クロック生成回路２６は、動作ク
ロック１０５とシリアル入力信号１１２のスタートビッ
ト１１から同期をとり、受信クロック１１３を生成す
る。受信用シフトレジスタ２７は、受信制御部２５から
の受信イネーブル信号１１１により、受信クロック１１
３を用いてシリアル入力信号１１２をデータ部１１４と
パリティビット１３とに分ける。また、受信が完了する
と、受信制御部２５に受信完了信号１１５を転送する。
受信バッファ２８は、受信制御部２５からのラッチ信号
１１０により受信用シフトレジスタ２７からのデータ部
１１４をパラレル出力信号１１６として外部に出力す
る。
号１０９からラッチ信号１１０と受信イネーブル信号１
１１を生成する。受信クロック生成回路２６は、動作ク
ロック１０５とシリアル入力信号１１２のスタートビッ
ト１１から同期をとり、受信クロック１１３を生成す
る。受信用シフトレジスタ２７は、受信制御部２５から
の受信イネーブル信号１１１により、受信クロック１１
３を用いてシリアル入力信号１１２をデータ部１１４と
パリティビット１３とに分ける。また、受信が完了する
と、受信制御部２５に受信完了信号１１５を転送する。
受信バッファ２８は、受信制御部２５からのラッチ信号
１１０により受信用シフトレジスタ２７からのデータ部
１１４をパラレル出力信号１１６として外部に出力す
る。
【０００７】さらに図７を用いて、受信クロック生成回
路２６でのシリアル入力信号１１２の同期のとり方につ
いて説明する。図７はスタートビット１１と動作クロッ
ク１０５を用いて同期をとる方法を示すタイミングチャ
ートである。シリアル入力信号１１２の転送レート（１
ビット当たりの時間）は予め送信側と同じ転送レートを
決めておく。シリアル入力信号１１２のクロックの１６
倍の周波数の動作クロック１０５によりシリアル入力信
号１１２をサンプリングし、スタートビット１１を検知
してから９クロック目の動作クロック１０５のエッジを
受信クロック１１３のエッジとして、動作クロック１０
５の１６倍の周期のクロックを発生させて受信クロック
１１３とする。以下、受信クロック１１３のエッジごと
にシリアル入力信号１１２をサンプリングするとシリア
ル入力データを取り込むことができる。なお、動作クロ
ック１０５にはシリアル入力信号１１２の８倍、３２
倍、６４倍等の周波数のクロックを用いる場合もある。
路２６でのシリアル入力信号１１２の同期のとり方につ
いて説明する。図７はスタートビット１１と動作クロッ
ク１０５を用いて同期をとる方法を示すタイミングチャ
ートである。シリアル入力信号１１２の転送レート（１
ビット当たりの時間）は予め送信側と同じ転送レートを
決めておく。シリアル入力信号１１２のクロックの１６
倍の周波数の動作クロック１０５によりシリアル入力信
号１１２をサンプリングし、スタートビット１１を検知
してから９クロック目の動作クロック１０５のエッジを
受信クロック１１３のエッジとして、動作クロック１０
５の１６倍の周期のクロックを発生させて受信クロック
１１３とする。以下、受信クロック１１３のエッジごと
にシリアル入力信号１１２をサンプリングするとシリア
ル入力データを取り込むことができる。なお、動作クロ
ック１０５にはシリアル入力信号１１２の８倍、３２
倍、６４倍等の周波数のクロックを用いる場合もある。
【０００８】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、シリアル入力信号１１２のクロックと受信
クロック１１３のスピードには必ず誤差があり、その誤
差が大きいときには、シリアル入力信号１１２のスター
トビット１１のみで同期をとってもシリアルデータの途
中で同期が外れ、転送エラーになるという問題点があっ
た。
の構成では、シリアル入力信号１１２のクロックと受信
クロック１１３のスピードには必ず誤差があり、その誤
差が大きいときには、シリアル入力信号１１２のスター
トビット１１のみで同期をとってもシリアルデータの途
中で同期が外れ、転送エラーになるという問題点があっ
た。
【０００９】また、パリティビット１３によるエラー検
出では、同時に２ビットの転送エラーがあるとエラーと
して検出されないという問題点もあった。本発明は、シ
リアルデータの途中での同期を可能とし、送受信間のク
ロック誤差により同期が外れて生じる転送エラーを回避
できる調歩同期式シリアルデータ送受信方法と送信装
置，受信装置および送受信装置を提供することを目的と
する。
出では、同時に２ビットの転送エラーがあるとエラーと
して検出されないという問題点もあった。本発明は、シ
リアルデータの途中での同期を可能とし、送受信間のク
ロック誤差により同期が外れて生じる転送エラーを回避
できる調歩同期式シリアルデータ送受信方法と送信装
置，受信装置および送受信装置を提供することを目的と
する。
【００１０】さらに、本発明は、従来のパリティチェッ
クよりも高精度な転送エラーの検出が可能な調歩同期式
シリアルデータ送受信方法と受信装置および送受信装置
を提供することを目的とする。
クよりも高精度な転送エラーの検出が可能な調歩同期式
シリアルデータ送受信方法と受信装置および送受信装置
を提供することを目的とする。
【００１１】
【課題を解決するための手段】請求項１記載の調歩同期
式シリアルデータ送受信方法は、スタートビットとスト
ップビットとの間にデータ部を挟んだシリアルデータの
送信および受信を行う調歩同期式シリアルデータ送受信
方法であって、送信側では、１ビットのデータを相異な
る論理値からなる２ビットのデータに変調することによ
りｎビット長（ｎは所定の整数）のパラレルデータを２
ｎビット長の転送データとし、この転送データをｎビッ
ト長単位に分割し、この分割した各々をデータ部とする
対をなす２つのシリアルデータの送信を行い、受信側で
は、対をなす２つのシリアルデータを受信する際、この
受信するシリアルデータの相異なる論理値からなる２ビ
ットのデータの論理値の変化点を検出することによりビ
ットデータに同期した受信を行い、受信したシリアルデ
ータのデータ部の相異なる論理値からなる２ビットのデ
ータを１ビットのデータに復調することを特徴とする。
式シリアルデータ送受信方法は、スタートビットとスト
ップビットとの間にデータ部を挟んだシリアルデータの
送信および受信を行う調歩同期式シリアルデータ送受信
方法であって、送信側では、１ビットのデータを相異な
る論理値からなる２ビットのデータに変調することによ
りｎビット長（ｎは所定の整数）のパラレルデータを２
ｎビット長の転送データとし、この転送データをｎビッ
ト長単位に分割し、この分割した各々をデータ部とする
対をなす２つのシリアルデータの送信を行い、受信側で
は、対をなす２つのシリアルデータを受信する際、この
受信するシリアルデータの相異なる論理値からなる２ビ
ットのデータの論理値の変化点を検出することによりビ
ットデータに同期した受信を行い、受信したシリアルデ
ータのデータ部の相異なる論理値からなる２ビットのデ
ータを１ビットのデータに復調することを特徴とする。
【００１２】この送受信方法によれば、１ビットのデー
タを相異なる論理値からなる２ビットのデータに変調し
たシリアルデータの送信を行い、受信側で２ビットのデ
ータの論理値の変化点を検出することによりビットデー
タに同期した受信を行うため、送受信間のクロック誤差
によりシリアルデータの途中で同期が外れて生じる転送
エラーを回避することができる。
タを相異なる論理値からなる２ビットのデータに変調し
たシリアルデータの送信を行い、受信側で２ビットのデ
ータの論理値の変化点を検出することによりビットデー
タに同期した受信を行うため、送受信間のクロック誤差
によりシリアルデータの途中で同期が外れて生じる転送
エラーを回避することができる。
【００１３】請求項２記載の調歩同期式シリアルデータ
送受信方法は、請求項１記載の調歩同期式シリアルデー
タ送受信方法において、送信側における１ビットのデー
タの相異なる論理値からなる２ビットのデータへの変調
はバイナリフェーズ変調を用い、受信側における相異な
る論理値からなる２ビットのデータの１ビットのデータ
への復調はバイナリフェーズ復調を用いることを特徴と
する。
送受信方法は、請求項１記載の調歩同期式シリアルデー
タ送受信方法において、送信側における１ビットのデー
タの相異なる論理値からなる２ビットのデータへの変調
はバイナリフェーズ変調を用い、受信側における相異な
る論理値からなる２ビットのデータの１ビットのデータ
への復調はバイナリフェーズ復調を用いることを特徴と
する。
【００１４】このように、バイナリフェーズ変調および
復調を用いることにより、１ビットのデータを相異なる
論理値からなる２ビットのデータへの変調およびその逆
の復調を容易に行うことができる。請求項３記載の調歩
同期式シリアルデータ送受信方法は、請求項１または２
記載の調歩同期式シリアルデータ送受信方法において、
受信側では、受信するシリアルデータの相異なる論理値
からなる全ての２ビットのデータについて各２ビットの
データの排他的論理和を求め、各２ビットのデータの排
他的論理和の全ての値が１である場合には転送エラーは
無いと判断し、その他の場合には転送エラーが有ると判
断することを特徴とする。
復調を用いることにより、１ビットのデータを相異なる
論理値からなる２ビットのデータへの変調およびその逆
の復調を容易に行うことができる。請求項３記載の調歩
同期式シリアルデータ送受信方法は、請求項１または２
記載の調歩同期式シリアルデータ送受信方法において、
受信側では、受信するシリアルデータの相異なる論理値
からなる全ての２ビットのデータについて各２ビットの
データの排他的論理和を求め、各２ビットのデータの排
他的論理和の全ての値が１である場合には転送エラーは
無いと判断し、その他の場合には転送エラーが有ると判
断することを特徴とする。
【００１５】これにより、従来のパリティチェックより
も高精度な転送エラーの検出が可能になる。請求項４記
載の調歩同期式シリアルデータ受信装置は、スタートビ
ットとストップビットとの間にデータ部を挟んだシリア
ルデータの送信を行う調歩同期式シリアルデータ送受信
装置であって、基本クロックを分周して送信クロックを
生成する分周回路と、１ビットのデータを相異なる論理
値からなる２ビットのデータに変調することによりｎビ
ット長（ｎは所定の整数）のパラレルデータを２ｎビッ
ト長の転送データとして出力する変調回路と、この変調
回路の出力する２ｎビット長の転送データを記憶し、こ
の転送データをｎビット長単位に分割して出力する送信
バッファと、この送信バッファの出力するｎビット長単
位に分割した転送データの各々をデータ部とする対をな
す２つのシリアルデータを分周回路の送信クロックを用
いて送信する送信用シフトレジスタとを設けたことを特
徴とする。
も高精度な転送エラーの検出が可能になる。請求項４記
載の調歩同期式シリアルデータ受信装置は、スタートビ
ットとストップビットとの間にデータ部を挟んだシリア
ルデータの送信を行う調歩同期式シリアルデータ送受信
装置であって、基本クロックを分周して送信クロックを
生成する分周回路と、１ビットのデータを相異なる論理
値からなる２ビットのデータに変調することによりｎビ
ット長（ｎは所定の整数）のパラレルデータを２ｎビッ
ト長の転送データとして出力する変調回路と、この変調
回路の出力する２ｎビット長の転送データを記憶し、こ
の転送データをｎビット長単位に分割して出力する送信
バッファと、この送信バッファの出力するｎビット長単
位に分割した転送データの各々をデータ部とする対をな
す２つのシリアルデータを分周回路の送信クロックを用
いて送信する送信用シフトレジスタとを設けたことを特
徴とする。
【００１６】この送信装置によれば、１ビットのデータ
を相異なる論理値からなる２ビットのデータに変調した
シリアルデータの送信を行うことにより、受信側で２ビ
ットのデータの論理値の変化点を検出してビットデータ
に同期した受信を行うことが可能となり、送受信間のク
ロック誤差によりシリアルデータの途中で同期が外れて
生じる転送エラーを回避することができる。
を相異なる論理値からなる２ビットのデータに変調した
シリアルデータの送信を行うことにより、受信側で２ビ
ットのデータの論理値の変化点を検出してビットデータ
に同期した受信を行うことが可能となり、送受信間のク
ロック誤差によりシリアルデータの途中で同期が外れて
生じる転送エラーを回避することができる。
【００１７】請求項５記載の調歩同期式シリアルデータ
受信装置は、スタートビットとストップビットとの間に
データ部を挟んだシリアルデータの受信を行う調歩同期
式シリアルデータ送受信装置であって、ｎビット長（ｎ
は所定の整数）のデータが１ビットのデータを相異なる
論理値からなる２ビットのデータに変調されることによ
り２ｎビット長のデータとされ、このデータがｎビット
長単位に分割されて、その各々がデータ部として送信さ
れた対をなす２つのシリアルデータを受信し、このシリ
アルデータの相異なる論理値からなる２ビットのデータ
の論理値の変化点を検出することによりビットデータに
同期した受信クロックを生成する受信クロック生成回路
と、この受信クロック生成回路の受信クロックを用いて
対をなす２つのシリアルデータを受信してデータ部を取
り出す受信用シフトレジスタと、この受信用シフトレジ
スタで対をなす２つのシリアルデータから取り出した２
ｎビット長分のデータ部を記憶する受信バッファと、こ
の受信バッファに記憶されている２ｎビット長分のデー
タ部を相異なる論理値からなる２ビットのデータを１ビ
ットのデータにするように復調する復調回路とを設けた
ことを特徴とする。
受信装置は、スタートビットとストップビットとの間に
データ部を挟んだシリアルデータの受信を行う調歩同期
式シリアルデータ送受信装置であって、ｎビット長（ｎ
は所定の整数）のデータが１ビットのデータを相異なる
論理値からなる２ビットのデータに変調されることによ
り２ｎビット長のデータとされ、このデータがｎビット
長単位に分割されて、その各々がデータ部として送信さ
れた対をなす２つのシリアルデータを受信し、このシリ
アルデータの相異なる論理値からなる２ビットのデータ
の論理値の変化点を検出することによりビットデータに
同期した受信クロックを生成する受信クロック生成回路
と、この受信クロック生成回路の受信クロックを用いて
対をなす２つのシリアルデータを受信してデータ部を取
り出す受信用シフトレジスタと、この受信用シフトレジ
スタで対をなす２つのシリアルデータから取り出した２
ｎビット長分のデータ部を記憶する受信バッファと、こ
の受信バッファに記憶されている２ｎビット長分のデー
タ部を相異なる論理値からなる２ビットのデータを１ビ
ットのデータにするように復調する復調回路とを設けた
ことを特徴とする。
【００１８】この受信装置によれば、１ビットのデータ
を相異なる論理値からなる２ビットのデータに変調して
送信されてきたシリアルデータの２ビットのデータの論
理値の変化点を検出することによりビットデータに同期
した受信クロックを生成して受信を行うため、送受信間
のクロック誤差によりシリアルデータの途中で同期が外
れて生じる転送エラーを回避することができる。
を相異なる論理値からなる２ビットのデータに変調して
送信されてきたシリアルデータの２ビットのデータの論
理値の変化点を検出することによりビットデータに同期
した受信クロックを生成して受信を行うため、送受信間
のクロック誤差によりシリアルデータの途中で同期が外
れて生じる転送エラーを回避することができる。
【００１９】請求項６記載の調歩同期式シリアルデータ
受信装置は、請求項５記載の調歩同期式シリアルデータ
受信装置において、受信バッファに記憶されている２ｎ
ビット長分のデータ部の相異なる論理値からなる全ての
２ビットのデータについて各２ビットのデータの排他的
論理和を求め、各２ビットのデータの排他的論理和の全
ての値が１である場合には転送エラーは無いと判断し、
その他の場合には転送エラーが有ると判断するエラー検
出回路を設けている。
受信装置は、請求項５記載の調歩同期式シリアルデータ
受信装置において、受信バッファに記憶されている２ｎ
ビット長分のデータ部の相異なる論理値からなる全ての
２ビットのデータについて各２ビットのデータの排他的
論理和を求め、各２ビットのデータの排他的論理和の全
ての値が１である場合には転送エラーは無いと判断し、
その他の場合には転送エラーが有ると判断するエラー検
出回路を設けている。
【００２０】このエラー検出回路により、従来のパリテ
ィチェックよりも高精度な転送エラーの検出が可能にな
る。請求項７記載の調歩同期式シリアルデータ送受信装
置は、スタートビットとストップビットとの間にデータ
部を挟んだシリアルデータの送信部および受信部を備え
た調歩同期式シリアルデータ送受信装置であって、送信
部は、基本クロックを分周して送信クロックを生成する
分周回路と、１ビットのデータを相異なる論理値からな
る２ビットのデータに変調することによりｎビット長
（ｎは所定の整数）のパラレルデータを２ｎビット長の
転送データとして出力する変調回路と、この変調回路の
出力する２ｎビット長の転送データを記憶し、この転送
データをｎビット長単位に分割して出力する送信バッフ
ァと、この送信バッファの出力するｎビット長単位に分
割した転送データの各々をデータ部とする対をなす２つ
のシリアルデータを分周回路の送信クロックを用いて送
信する送信用シフトレジスタとを設け、受信部は、ｎビ
ット長のデータが１ビットのデータを相異なる論理値か
らなる２ビットのデータに変調されることにより２ｎビ
ット長のデータとされ、このデータがｎビット長単位に
分割されて、その各々がデータ部として送信された対を
なす２つのシリアルデータを受信し、このシリアルデー
タの相異なる論理値からなる２ビットのデータの論理値
の変化点を検出することによりビットデータに同期した
受信クロックを生成する受信クロック生成回路と、この
受信クロック生成回路の受信クロックを用いて対をなす
２つのシリアルデータを受信してデータ部を取り出す受
信用シフトレジスタと、この受信用シフトレジスタで対
をなす２つのシリアルデータから取り出した２ｎビット
長分のデータ部を記憶する受信バッファと、この受信バ
ッファに記憶されている２ｎビット長分のデータ部を相
異なる論理値からなる２ビットのデータを１ビットのデ
ータにするように復調する復調回路とを設けたことを特
徴とする。
ィチェックよりも高精度な転送エラーの検出が可能にな
る。請求項７記載の調歩同期式シリアルデータ送受信装
置は、スタートビットとストップビットとの間にデータ
部を挟んだシリアルデータの送信部および受信部を備え
た調歩同期式シリアルデータ送受信装置であって、送信
部は、基本クロックを分周して送信クロックを生成する
分周回路と、１ビットのデータを相異なる論理値からな
る２ビットのデータに変調することによりｎビット長
（ｎは所定の整数）のパラレルデータを２ｎビット長の
転送データとして出力する変調回路と、この変調回路の
出力する２ｎビット長の転送データを記憶し、この転送
データをｎビット長単位に分割して出力する送信バッフ
ァと、この送信バッファの出力するｎビット長単位に分
割した転送データの各々をデータ部とする対をなす２つ
のシリアルデータを分周回路の送信クロックを用いて送
信する送信用シフトレジスタとを設け、受信部は、ｎビ
ット長のデータが１ビットのデータを相異なる論理値か
らなる２ビットのデータに変調されることにより２ｎビ
ット長のデータとされ、このデータがｎビット長単位に
分割されて、その各々がデータ部として送信された対を
なす２つのシリアルデータを受信し、このシリアルデー
タの相異なる論理値からなる２ビットのデータの論理値
の変化点を検出することによりビットデータに同期した
受信クロックを生成する受信クロック生成回路と、この
受信クロック生成回路の受信クロックを用いて対をなす
２つのシリアルデータを受信してデータ部を取り出す受
信用シフトレジスタと、この受信用シフトレジスタで対
をなす２つのシリアルデータから取り出した２ｎビット
長分のデータ部を記憶する受信バッファと、この受信バ
ッファに記憶されている２ｎビット長分のデータ部を相
異なる論理値からなる２ビットのデータを１ビットのデ
ータにするように復調する復調回路とを設けたことを特
徴とする。
【００２１】この送受信装置によれば、送信部におい
て、１ビットのデータを相異なる論理値からなる２ビッ
トのデータに変調したシリアルデータの送信を行うこと
により、受信側で、２ビットのデータの論理値の変化点
を検出してビットデータに同期した受信を行うことが可
能となり、送受信間のクロック誤差によりシリアルデー
タの途中で同期が外れて生じる転送エラーを回避するこ
とができる。また、受信部では、１ビットのデータを相
異なる論理値からなる２ビットのデータに変調して送信
されてきたシリアルデータの２ビットのデータの論理値
の変化点を検出することによりビットデータに同期した
受信クロックを生成して受信を行うため、送受信間のク
ロック誤差によりシリアルデータの途中で同期が外れて
生じる転送エラーを回避することができる。
て、１ビットのデータを相異なる論理値からなる２ビッ
トのデータに変調したシリアルデータの送信を行うこと
により、受信側で、２ビットのデータの論理値の変化点
を検出してビットデータに同期した受信を行うことが可
能となり、送受信間のクロック誤差によりシリアルデー
タの途中で同期が外れて生じる転送エラーを回避するこ
とができる。また、受信部では、１ビットのデータを相
異なる論理値からなる２ビットのデータに変調して送信
されてきたシリアルデータの２ビットのデータの論理値
の変化点を検出することによりビットデータに同期した
受信クロックを生成して受信を行うため、送受信間のク
ロック誤差によりシリアルデータの途中で同期が外れて
生じる転送エラーを回避することができる。
【００２２】請求項８記載の調歩同期式シリアルデータ
送受信装置は、請求項７記載の調歩同期式シリアルデー
タ送受信装置において、受信部に、受信バッファに記憶
されている２ｎビット長分のデータ部の相異なる論理値
からなる全ての２ビットのデータについて各２ビットの
データの排他的論理和を求め、各２ビットのデータの排
他的論理和の全ての値が１である場合には転送エラーは
無いと判断し、その他の場合には転送エラーが有ると判
断するエラー検出回路を設けている。
送受信装置は、請求項７記載の調歩同期式シリアルデー
タ送受信装置において、受信部に、受信バッファに記憶
されている２ｎビット長分のデータ部の相異なる論理値
からなる全ての２ビットのデータについて各２ビットの
データの排他的論理和を求め、各２ビットのデータの排
他的論理和の全ての値が１である場合には転送エラーは
無いと判断し、その他の場合には転送エラーが有ると判
断するエラー検出回路を設けている。
【００２３】このエラー検出回路により、従来のパリテ
ィチェックよりも高精度な転送エラーの検出が可能にな
る。
ィチェックよりも高精度な転送エラーの検出が可能にな
る。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。図１は本発明の実施の
形態における調歩同期式シリアルデータ送受信装置のブ
ロック図である。図１において、３１は送信制御部、３
２は変調回路、３３は送信バッファ、３４は受信制御
部、３５は受信クロック生成回路、３６は受信バッフ
ァ、３７は復調回路、３８はエラー検出回路である。図
１の中で、分周回路２３、送信用シフトレジスタ２４、
受信用シフトレジスタ２７は従来例の構成と同じであ
る。
て図面を参照しながら説明する。図１は本発明の実施の
形態における調歩同期式シリアルデータ送受信装置のブ
ロック図である。図１において、３１は送信制御部、３
２は変調回路、３３は送信バッファ、３４は受信制御
部、３５は受信クロック生成回路、３６は受信バッフ
ァ、３７は復調回路、３８はエラー検出回路である。図
１の中で、分周回路２３、送信用シフトレジスタ２４、
受信用シフトレジスタ２７は従来例の構成と同じであ
る。
【００２５】本実施の形態における調歩同期式シリアル
データ送受信装置の動作を簡単に説明しておく。変調回
路３２は、送信のために外部から入力される１バイトの
パラレル入力信号１０４を２バイト長の転送データ２０
１に変調し、送信バッファ３３に転送データ２０１を転
送する。送信制御部３１では、外部からの送信制御信号
２０２を受けてラッチ信号２０３と動作スタート信号２
０４を生成する。送信制御部３１から送信バッファ３３
に転送されるラッチ信号２０３は、送信バッファ３３の
データ、１データ（２バイト）につき、２度転送され、
送信バッファ３３からはラッチ信号１度につき、１バイ
トのデータ２０５が送信用シフトレジスタ２４に転送さ
れる。送信用シフトレジスタ２４では、分周回路２３で
生成された送信クロック１０６と送信制御部３１からの
動作スタート信号２０４によりスタートビット１１，パ
リティビット１３およびストップビット１２（図５参
照）を付加したシリアル出力信号２０６を送信する。ま
た、シリアル出力信号２０６の送信が完了すると、送信
用シフトレジスタ２４から送信制御部３１に送信完了信
号１０８が転送される。
データ送受信装置の動作を簡単に説明しておく。変調回
路３２は、送信のために外部から入力される１バイトの
パラレル入力信号１０４を２バイト長の転送データ２０
１に変調し、送信バッファ３３に転送データ２０１を転
送する。送信制御部３１では、外部からの送信制御信号
２０２を受けてラッチ信号２０３と動作スタート信号２
０４を生成する。送信制御部３１から送信バッファ３３
に転送されるラッチ信号２０３は、送信バッファ３３の
データ、１データ（２バイト）につき、２度転送され、
送信バッファ３３からはラッチ信号１度につき、１バイ
トのデータ２０５が送信用シフトレジスタ２４に転送さ
れる。送信用シフトレジスタ２４では、分周回路２３で
生成された送信クロック１０６と送信制御部３１からの
動作スタート信号２０４によりスタートビット１１，パ
リティビット１３およびストップビット１２（図５参
照）を付加したシリアル出力信号２０６を送信する。ま
た、シリアル出力信号２０６の送信が完了すると、送信
用シフトレジスタ２４から送信制御部３１に送信完了信
号１０８が転送される。
【００２６】受信制御部３４では、外部からの受信制御
信号２０７から受信イネーブル信号２０８とラッチ信号
２０９とを生成する。受信クロック生成回路３５は、図
６の受信クロック生成回路２６と同様、動作クロック
（基本クロック）１０５と受信したシリアル入力信号２
１０のスタートビット１１から同期をとって受信クロッ
ク２１１を生成し、さらに、受信クロック２１１をシリ
アル入力信号２１０のデータの途中でも同期をとって生
成するようになっている。受信用シフトレジスタ２７で
は、受信制御部３４からの受信イネーブル信号２０８を
受けて、受信クロック２１１を用いてシリアル入力信号
２１０をデータ部２１２とパリティビット１３とに分け
る。また、その時点で受信完了信号２１３を受信制御部
３４に転送する。受信制御部３４では受信完了信号２１
３が２回転送されてくると、ラッチ信号２０９を受信バ
ッファ３６に転送する。受信バッファ３６は、受信用シ
フトレジスタ２７からのデータ部２１２を２バイト長分
すなわちシリアル入力信号２１０を２回分蓄え、受信制
御部３４からのラッチ信号２０９により、２バイト長の
データを復調回路３７およびエラー検出回路３８に転送
する。復調回路３７は、２バイト長のデータを１バイト
長の元のデータに復調し、パラレル出力信号２１４とし
て外部に出力する。エラー検出回路３８は、受信したシ
リアル入力信号２１０のデータ部が２ビットごとに排他
的論理和をとると“１”になるという性質を用いてエラ
ー検出を行う。
信号２０７から受信イネーブル信号２０８とラッチ信号
２０９とを生成する。受信クロック生成回路３５は、図
６の受信クロック生成回路２６と同様、動作クロック
（基本クロック）１０５と受信したシリアル入力信号２
１０のスタートビット１１から同期をとって受信クロッ
ク２１１を生成し、さらに、受信クロック２１１をシリ
アル入力信号２１０のデータの途中でも同期をとって生
成するようになっている。受信用シフトレジスタ２７で
は、受信制御部３４からの受信イネーブル信号２０８を
受けて、受信クロック２１１を用いてシリアル入力信号
２１０をデータ部２１２とパリティビット１３とに分け
る。また、その時点で受信完了信号２１３を受信制御部
３４に転送する。受信制御部３４では受信完了信号２１
３が２回転送されてくると、ラッチ信号２０９を受信バ
ッファ３６に転送する。受信バッファ３６は、受信用シ
フトレジスタ２７からのデータ部２１２を２バイト長分
すなわちシリアル入力信号２１０を２回分蓄え、受信制
御部３４からのラッチ信号２０９により、２バイト長の
データを復調回路３７およびエラー検出回路３８に転送
する。復調回路３７は、２バイト長のデータを１バイト
長の元のデータに復調し、パラレル出力信号２１４とし
て外部に出力する。エラー検出回路３８は、受信したシ
リアル入力信号２１０のデータ部が２ビットごとに排他
的論理和をとると“１”になるという性質を用いてエラ
ー検出を行う。
【００２７】以下、主要部の構成および動作についてさ
らに詳しく説明する。まず、図２を用いて、変調回路３
２の動作について詳しく説明する。ここでは、一例とし
てバイナリフェーズ変調を用いた場合について説明す
る。図２（ａ）はバイナリフェーズ変調でのデータの変
調のしかたを表す図であり、図２（ｂ）はバイナリフェ
ーズ変調の前後の波形の例を示した図である。
らに詳しく説明する。まず、図２を用いて、変調回路３
２の動作について詳しく説明する。ここでは、一例とし
てバイナリフェーズ変調を用いた場合について説明す
る。図２（ａ）はバイナリフェーズ変調でのデータの変
調のしかたを表す図であり、図２（ｂ）はバイナリフェ
ーズ変調の前後の波形の例を示した図である。
【００２８】バイナリフェーズ変調では、図２（ａ）の
ように１ビットのデータ“０”を２ビットのデータ“０
１”に、１ビットのデータ“１”を２ビットのデータ
“１０”に変調する。これにより、図２（ｂ）のアの波
形はイの波形のように２倍のデータ長になる。そして、
変調されたイの波形は２ビットごとには必ず“０”→
“１”もしくは“１”→“０”の変化点（矢印部分）が
存在することになる。図２（ｂ）の変調例では１バイト
のデータ“９６”が２バイトのデータ“９６６９”に変
調されている。なお、バイナリフェーズ変調において
は、１ビットのデータ“０”を“１０”に、“１”を
“０１”に変調してもよい。
ように１ビットのデータ“０”を２ビットのデータ“０
１”に、１ビットのデータ“１”を２ビットのデータ
“１０”に変調する。これにより、図２（ｂ）のアの波
形はイの波形のように２倍のデータ長になる。そして、
変調されたイの波形は２ビットごとには必ず“０”→
“１”もしくは“１”→“０”の変化点（矢印部分）が
存在することになる。図２（ｂ）の変調例では１バイト
のデータ“９６”が２バイトのデータ“９６６９”に変
調されている。なお、バイナリフェーズ変調において
は、１ビットのデータ“０”を“１０”に、“１”を
“０１”に変調してもよい。
【００２９】ここで、送信部でのデータの流れについて
一例を挙げて説明する。例えば、“９６”という１バイ
トのパラレル入力信号１０４は変調回路３２により、
“９６６９”という２バイト長のデータ２０１に変調さ
れ、送信バッファ３３に転送される。送信バッファ３３
では、２バイト長のデータが下位バイトのデータ“６
９”と上位バイトのデータ“９６”とに分けられ、送信
制御部３１からの２度のラッチ信号２０３により、下位
のバイトから１バイトずつ送信用シフトレジスタ２４に
転送される。送信用シフトレジスタ２４に転送された１
バイト長のデータはスタートビット１１，パリティビッ
ト１３およびストップビット１２（図５参照）を付加さ
れ、それぞれシリアル出力信号２０６として、２度に分
けて転送される。
一例を挙げて説明する。例えば、“９６”という１バイ
トのパラレル入力信号１０４は変調回路３２により、
“９６６９”という２バイト長のデータ２０１に変調さ
れ、送信バッファ３３に転送される。送信バッファ３３
では、２バイト長のデータが下位バイトのデータ“６
９”と上位バイトのデータ“９６”とに分けられ、送信
制御部３１からの２度のラッチ信号２０３により、下位
のバイトから１バイトずつ送信用シフトレジスタ２４に
転送される。送信用シフトレジスタ２４に転送された１
バイト長のデータはスタートビット１１，パリティビッ
ト１３およびストップビット１２（図５参照）を付加さ
れ、それぞれシリアル出力信号２０６として、２度に分
けて転送される。
【００３０】つぎに、受信クロック生成回路３５の動作
について、図５および図２（ｂ）を用いて説明する。受
信されるシリアル入力信号２１０のデータ部は、シリア
ル出力信号２０６のデータ部と同様に、バイナリフェー
ズ変調がなされたものである。そのため、たとえば、図
５におけるシリアルデータのデータ部ｄ０とｄ１とは一
方が“１”であれば他方は“０”である。以下、同様に
データ部ｄ２とｄ３、ｄ４とｄ５、ｄ６とｄ７（以下
「ペアビット」という）においても一方が“１”であれ
ば他方は“０”である。そのため、各ペアビットのビッ
ト間には、例えば図２（ｂ）のイの矢印で示すように、
必ずデータが反転する変化点、すなわちエッジが存在す
ることとなり、このエッジを検出することによりデータ
の途中でも同期をとることが容易に可能となる。したが
って、受信クロック生成回路３５は、受信クロック２１
１を生成する際に、シリアル入力信号２１０のスタート
ビットで同期をとるとともに、データ部の各ペアビット
のビット間に存在するエッジで同期をとるようにしてい
る。なお、ペアビットのビット間のエッジで同期をとる
際に、全てのエッジで同期をとる必要はないが、同期を
とるエッジが多いほど回路は複雑になるがエラーは少な
くなる。
について、図５および図２（ｂ）を用いて説明する。受
信されるシリアル入力信号２１０のデータ部は、シリア
ル出力信号２０６のデータ部と同様に、バイナリフェー
ズ変調がなされたものである。そのため、たとえば、図
５におけるシリアルデータのデータ部ｄ０とｄ１とは一
方が“１”であれば他方は“０”である。以下、同様に
データ部ｄ２とｄ３、ｄ４とｄ５、ｄ６とｄ７（以下
「ペアビット」という）においても一方が“１”であれ
ば他方は“０”である。そのため、各ペアビットのビッ
ト間には、例えば図２（ｂ）のイの矢印で示すように、
必ずデータが反転する変化点、すなわちエッジが存在す
ることとなり、このエッジを検出することによりデータ
の途中でも同期をとることが容易に可能となる。したが
って、受信クロック生成回路３５は、受信クロック２１
１を生成する際に、シリアル入力信号２１０のスタート
ビットで同期をとるとともに、データ部の各ペアビット
のビット間に存在するエッジで同期をとるようにしてい
る。なお、ペアビットのビット間のエッジで同期をとる
際に、全てのエッジで同期をとる必要はないが、同期を
とるエッジが多いほど回路は複雑になるがエラーは少な
くなる。
【００３１】つぎに、エラー検出回路３８の動作につい
て図５を用いて説明する。図５におけるシリアルデータ
のデータ部ｄ０とｄ１とは、前述したように一方が
“１”であれば他方は“０”である。従って、データ部
ｄ０とｄ１のＥＸ−ＯＲ（排他的論理和）をとればその
値は必ず１となる。このことを用いてエラー検出回路３
８では全ペアビットについてＥＸ−ＯＲをとり、そのす
べてが１であることを確認すれば転送エラーはないと判
断し、ＥＸ−ＯＲのどれかが０であれば、転送エラーが
生じたと判断する。このエラー検出回路３８は、たとえ
ば図３のような回路で実現できる。すなわち、図３の場
合、各ペアビットのＥＸ−ＯＲをとるＥＸ−ＯＲ回路３
９〜４２と、これらＥＸ−ＯＲ回路３９〜４２の出力信
号ｎ０〜ｎ３の論理積の否定をとるＮＡＮＤ回路４３と
から構成され、ＮＡＮＤ回路４３の出力信号Ｙが“０”
であれば転送エラーなし、“１”であれば転送エラーを
検出したことになる。
て図５を用いて説明する。図５におけるシリアルデータ
のデータ部ｄ０とｄ１とは、前述したように一方が
“１”であれば他方は“０”である。従って、データ部
ｄ０とｄ１のＥＸ−ＯＲ（排他的論理和）をとればその
値は必ず１となる。このことを用いてエラー検出回路３
８では全ペアビットについてＥＸ−ＯＲをとり、そのす
べてが１であることを確認すれば転送エラーはないと判
断し、ＥＸ−ＯＲのどれかが０であれば、転送エラーが
生じたと判断する。このエラー検出回路３８は、たとえ
ば図３のような回路で実現できる。すなわち、図３の場
合、各ペアビットのＥＸ−ＯＲをとるＥＸ−ＯＲ回路３
９〜４２と、これらＥＸ−ＯＲ回路３９〜４２の出力信
号ｎ０〜ｎ３の論理積の否定をとるＮＡＮＤ回路４３と
から構成され、ＮＡＮＤ回路４３の出力信号Ｙが“０”
であれば転送エラーなし、“１”であれば転送エラーを
検出したことになる。
【００３２】つぎに、復調回路３７の動作について説明
する。図２（ａ）に示す変調方式に応じた復調方式によ
り、２ビットデータを１ビットデータに復調する。この
とき、２度のシリアル入力信号２１０により受信した２
バイト長のデータをあわせて復調して、１バイト長にし
て、パラレル出力信号２１４として外部に転送する。図
４は復調回路３７による復調のしかたを示す図である。
２度に分けて受信する２バイト長のデータの下位の１バ
イトをd'0 〜d'7 、上位の１バイトをd"0 〜d"7 とする
と、各ペアビットの上位ビットの信号をとった８ビット
の信号d0' 〜d7' が復調後のパラレル出力信号２１４と
なる。
する。図２（ａ）に示す変調方式に応じた復調方式によ
り、２ビットデータを１ビットデータに復調する。この
とき、２度のシリアル入力信号２１０により受信した２
バイト長のデータをあわせて復調して、１バイト長にし
て、パラレル出力信号２１４として外部に転送する。図
４は復調回路３７による復調のしかたを示す図である。
２度に分けて受信する２バイト長のデータの下位の１バ
イトをd'0 〜d'7 、上位の１バイトをd"0 〜d"7 とする
と、各ペアビットの上位ビットの信号をとった８ビット
の信号d0' 〜d7' が復調後のパラレル出力信号２１４と
なる。
【００３３】以上のように本実施の形態によれば、１ビ
ットのデータを相異なる論理値からなる２ビットのデー
タに変調したシリアルデータの送信を行い、受信側で２
ビットのデータの論理値の変化点を検出することにより
ビットデータに同期した受信を行うため、送受信間のク
ロック誤差によりシリアルデータの途中で同期が外れて
生じる転送エラーを回避することができる。
ットのデータを相異なる論理値からなる２ビットのデー
タに変調したシリアルデータの送信を行い、受信側で２
ビットのデータの論理値の変化点を検出することにより
ビットデータに同期した受信を行うため、送受信間のク
ロック誤差によりシリアルデータの途中で同期が外れて
生じる転送エラーを回避することができる。
【００３４】さらに、エラー検出回路３８を付加するこ
とにより、ビット単位の転送エラーの検出が可能とな
り、従来のパリティチェックよりも高精度に転送エラー
を検出でき、本実施の形態では、受信用シフトレジスタ
２７からのパリティビット１３の出力は不要である。し
たがって、受信側にエラー検出回路３８を備えていれ
ば、シリアル入力信号２１０、すなわち送信側のシリア
ル出力信号２０６にはパリティビット１３を挿入する必
要はない。また、エラー検出回路３８を付加しない場合
には、受信用シフトレジスタ２７からのパリティビット
１３により従来のパリティチェックを行えばよい。
とにより、ビット単位の転送エラーの検出が可能とな
り、従来のパリティチェックよりも高精度に転送エラー
を検出でき、本実施の形態では、受信用シフトレジスタ
２７からのパリティビット１３の出力は不要である。し
たがって、受信側にエラー検出回路３８を備えていれ
ば、シリアル入力信号２１０、すなわち送信側のシリア
ル出力信号２０６にはパリティビット１３を挿入する必
要はない。また、エラー検出回路３８を付加しない場合
には、受信用シフトレジスタ２７からのパリティビット
１３により従来のパリティチェックを行えばよい。
【００３５】また、本実施の形態では、シリアル出力信
号２０６およびシリアル入力信号２１０のデータ部は８
ビットとして説明したが、５〜８ビットの任意のビット
をとることもある。なお、本実施の形態では、調歩同期
式シリアルデータ送受信装置として説明したが、図１に
おける送信部のみを備えた調歩同期式シリアルデータ送
信装置を実現できることは言うまでもなく、また、図１
における受信部のみを備えた調歩同期式シリアルデータ
受信装置を実現できることは言うまでもない。
号２０６およびシリアル入力信号２１０のデータ部は８
ビットとして説明したが、５〜８ビットの任意のビット
をとることもある。なお、本実施の形態では、調歩同期
式シリアルデータ送受信装置として説明したが、図１に
おける送信部のみを備えた調歩同期式シリアルデータ送
信装置を実現できることは言うまでもなく、また、図１
における受信部のみを備えた調歩同期式シリアルデータ
受信装置を実現できることは言うまでもない。
【００３６】
【発明の効果】以上のように本発明によれば、１ビット
のデータを相異なる論理値からなる２ビットのデータに
変調したシリアルデータの送信を行い、受信側で２ビッ
トのデータの論理値の変化点を検出することによりビッ
トデータに同期した受信を行うため、送受信間のクロッ
ク誤差によりシリアルデータの途中で同期が外れて生じ
る転送エラーを回避することができる。
のデータを相異なる論理値からなる２ビットのデータに
変調したシリアルデータの送信を行い、受信側で２ビッ
トのデータの論理値の変化点を検出することによりビッ
トデータに同期した受信を行うため、送受信間のクロッ
ク誤差によりシリアルデータの途中で同期が外れて生じ
る転送エラーを回避することができる。
【００３７】さらに、受信側で受信するシリアルデータ
の相異なる論理値からなる全ての２ビットのデータにつ
いて各２ビットのデータの排他的論理和を求め、各２ビ
ットのデータの排他的論理和の全ての値が１である場合
には転送エラーは無いと判断し、その他の場合には転送
エラーが有ると判断することにより、従来のパリティチ
ェックよりも高精度な転送エラーの検出が可能になる。
の相異なる論理値からなる全ての２ビットのデータにつ
いて各２ビットのデータの排他的論理和を求め、各２ビ
ットのデータの排他的論理和の全ての値が１である場合
には転送エラーは無いと判断し、その他の場合には転送
エラーが有ると判断することにより、従来のパリティチ
ェックよりも高精度な転送エラーの検出が可能になる。
【図１】本発明の実施の形態の調歩同期式シリアルデー
タ送受信装置のブロック図である。
タ送受信装置のブロック図である。
【図２】本発明の実施の形態における変調回路によるバ
イナリフェーズ変調を示す図である。
イナリフェーズ変調を示す図である。
【図３】本発明の実施の形態におけるエラー検出回路の
一例を示す図である。
一例を示す図である。
【図４】本発明の実施の形態における復調回路による復
調のしかたを示す図である。
調のしかたを示す図である。
【図５】調歩同期式シリアルデータのタイミングチャー
トである。
トである。
【図６】従来の調歩同期式シリアルデータ送受信装置の
ブロック図である。
ブロック図である。
【図７】従来の調歩同期式シリアルデータ送受信装置に
おけるシリアル入力信号の同期のとり方を示す図であ
る。
おけるシリアル入力信号の同期のとり方を示す図であ
る。
２３ 分周回路 ２４ 送信用シフトレジスタ ２７ 受信用シフトレジスタ ３１ 送信制御部 ３２ 変調回路 ３３ 送信バッファ ３４ 受信制御部 ３５ 受信クロック生成回路 ３６ 受信バッファ ３７ 復調回路 ３８ エラー検出回路 １０４ パラレル入力信号 １０５ 動作クロック １０６ 送信クロック ２０１ 変調後の転送データ ２０２ 送信制御信号 ２０３ ラッチ信号 ２０４ 動作スタート信号 ２０５ 転送データ ２０６ シリアル出力信号 ２０７ 受信制御信号 ２０８ 受信イネーブル信号 ２０９ ラッチ信号 ２１０ シリアル入力信号 ２１１ 受信クロック ２１２ データ部 ２１３ 受信完了信号 ２１４ パラレル出力信号
Claims (8)
- 【請求項１】 スタートビットとストップビットとの間
にデータ部を挟んだシリアルデータの送信および受信を
行う調歩同期式シリアルデータ送受信方法であって、 送信側では、１ビットのデータを相異なる論理値からな
る２ビットのデータに変調することによりｎビット長
（ｎは所定の整数）のパラレルデータを２ｎビット長の
転送データとし、この転送データをｎビット長単位に分
割し、この分割した各々を前記データ部とする対をなす
２つのシリアルデータの送信を行い、 受信側では、前記対をなす２つのシリアルデータを受信
する際、この受信するシリアルデータの前記相異なる論
理値からなる２ビットのデータの論理値の変化点を検出
することによりビットデータに同期した受信を行い、受
信した前記シリアルデータのデータ部の前記相異なる論
理値からなる２ビットのデータを１ビットのデータに復
調することを特徴とする調歩同期式シリアルデータ送受
信方法。 - 【請求項２】 送信側における１ビットのデータの相異
なる論理値からなる２ビットのデータへの変調はバイナ
リフェーズ変調を用い、受信側における前記相異なる論
理値からなる２ビットのデータの１ビットのデータへの
復調はバイナリフェーズ復調を用いることを特徴とする
請求項１記載の調歩同期式シリアルデータ送受信方法。 - 【請求項３】 受信側では、受信するシリアルデータの
相異なる論理値からなる全ての２ビットのデータについ
て各２ビットのデータの排他的論理和を求め、前記各２
ビットのデータの排他的論理和の全ての値が１である場
合には転送エラーは無いと判断し、その他の場合には転
送エラーが有ると判断することを特徴とする請求項１ま
たは２記載の調歩同期式シリアルデータ送受信方法。 - 【請求項４】 スタートビットとストップビットとの間
にデータ部を挟んだシリアルデータの送信を行う調歩同
期式シリアルデータ送信装置であって、 基本クロックを分周して送信クロックを生成する分周回
路と、 １ビットのデータを相異なる論理値からなる２ビットの
データに変調することによりｎビット長（ｎは所定の整
数）のパラレルデータを２ｎビット長の転送データとし
て出力する変調回路と、 この変調回路の出力する２ｎビット長の転送データを記
憶し、この転送データをｎビット長単位に分割して出力
する送信バッファと、 この送信バッファの出力するｎビット長単位に分割した
転送データの各々を前記データ部とする対をなす２つの
シリアルデータを前記分周回路の送信クロックを用いて
送信する送信用シフトレジスタとを設けたことを特徴と
する調歩同期式シリアルデータ送信装置。 - 【請求項５】 スタートビットとストップビットとの間
にデータ部を挟んだシリアルデータの受信を行う調歩同
期式シリアルデータ受信装置であって、 ｎビット長（ｎは所定の整数）のデータが１ビットのデ
ータを相異なる論理値からなる２ビットのデータに変調
されることにより２ｎビット長のデータとされ、このデ
ータがｎビット長単位に分割されて、その各々が前記デ
ータ部として送信された対をなす２つのシリアルデータ
を受信し、このシリアルデータの前記相異なる論理値か
らなる２ビットのデータの論理値の変化点を検出するこ
とによりビットデータに同期した受信クロックを生成す
る受信クロック生成回路と、 この受信クロック生成回路の受信クロックを用いて前記
対をなす２つのシリアルデータを受信して前記データ部
を取り出す受信用シフトレジスタと、 この受信用シフトレジスタで前記対をなす２つのシリア
ルデータから取り出した２ｎビット長分のデータ部を記
憶する受信バッファと、 この受信バッファに記憶されている前記２ｎビット長分
のデータ部を前記相異なる論理値からなる２ビットのデ
ータを１ビットのデータにするように復調する復調回路
とを設けたことを特徴とする調歩同期式シリアルデータ
受信装置。 - 【請求項６】 受信バッファに記憶されている２ｎビッ
ト長分のデータ部の相異なる論理値からなる全ての２ビ
ットのデータについて各２ビットのデータの排他的論理
和を求め、前記各２ビットのデータの排他的論理和の全
ての値が１である場合には転送エラーは無いと判断し、
その他の場合には転送エラーが有ると判断するエラー検
出回路を設けた請求項５記載の調歩同期式シリアルデー
タ受信装置。 - 【請求項７】 スタートビットとストップビットとの間
にデータ部を挟んだシリアルデータの送信部および受信
部を備えた調歩同期式シリアルデータ送受信装置であっ
て、 前記送信部は、 基本クロックを分周して送信クロックを生成する分周回
路と、 １ビットのデータを相異なる論理値からなる２ビットの
データに変調することによりｎビット長（ｎは所定の整
数）のパラレルデータを２ｎビット長の転送データとし
て出力する変調回路と、 この変調回路の出力する２ｎビット長の転送データを記
憶し、この転送データをｎビット長単位に分割して出力
する送信バッファと、 この送信バッファの出力するｎビット長単位に分割した
転送データの各々を前記データ部とする対をなす２つの
シリアルデータを前記分周回路の送信クロックを用いて
送信する送信用シフトレジスタとを設け、 前記受信部は、 ｎビット長のデータが１ビットのデータを相異なる論理
値からなる２ビットのデータに変調されることにより２
ｎビット長のデータとされ、このデータがｎビット長単
位に分割されて、その各々が前記データ部として送信さ
れた対をなす２つのシリアルデータを受信し、このシリ
アルデータの前記相異なる論理値からなる２ビットのデ
ータの論理値の変化点を検出することによりビットデー
タに同期した受信クロックを生成する受信クロック生成
回路と、 この受信クロック生成回路の受信クロックを用いて前記
対をなす２つのシリアルデータを受信して前記データ部
を取り出す受信用シフトレジスタと、 この受信用シフトレジスタで前記対をなす２つのシリア
ルデータから取り出した２ｎビット長分のデータ部を記
憶する受信バッファと、 この受信バッファに記憶されている前記２ｎビット長分
のデータ部を前記相異なる論理値からなる２ビットのデ
ータを１ビットのデータにするように復調する復調回路
とを設けたことを特徴とする調歩同期式シリアルデータ
送受信装置。 - 【請求項８】 受信部に、 受信バッファに記憶されている２ｎビット長分のデータ
部の相異なる論理値からなる全ての２ビットのデータに
ついて各２ビットのデータの排他的論理和を求め、前記
各２ビットのデータの排他的論理和の全ての値が１であ
る場合には転送エラーは無いと判断し、その他の場合に
は転送エラーが有ると判断するエラー検出回路を設けた
請求項７記載の調歩同期式シリアルデータ送受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9254423A JPH1198200A (ja) | 1997-09-19 | 1997-09-19 | 調歩同期式シリアルデータ送受信方法と送信装置，受信装置および送受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9254423A JPH1198200A (ja) | 1997-09-19 | 1997-09-19 | 調歩同期式シリアルデータ送受信方法と送信装置，受信装置および送受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1198200A true JPH1198200A (ja) | 1999-04-09 |
Family
ID=17264782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9254423A Pending JPH1198200A (ja) | 1997-09-19 | 1997-09-19 | 調歩同期式シリアルデータ送受信方法と送信装置，受信装置および送受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1198200A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100436145B1 (ko) * | 2001-11-28 | 2004-06-14 | 삼성전자주식회사 | 직렬통신장치의 제어방법 |
| JP2007128189A (ja) * | 2005-11-01 | 2007-05-24 | Shinsedai Kk | シリアルデータ送受信装置 |
| US10177893B2 (en) | 2014-10-29 | 2019-01-08 | Ricoh Company, Ltd. | Serial communication system |
-
1997
- 1997-09-19 JP JP9254423A patent/JPH1198200A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100436145B1 (ko) * | 2001-11-28 | 2004-06-14 | 삼성전자주식회사 | 직렬통신장치의 제어방법 |
| JP2007128189A (ja) * | 2005-11-01 | 2007-05-24 | Shinsedai Kk | シリアルデータ送受信装置 |
| US10177893B2 (en) | 2014-10-29 | 2019-01-08 | Ricoh Company, Ltd. | Serial communication system |
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