JPH1197734A - 半導体装置 - Google Patents
半導体装置Info
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- JPH1197734A JPH1197734A JP9253899A JP25389997A JPH1197734A JP H1197734 A JPH1197734 A JP H1197734A JP 9253899 A JP9253899 A JP 9253899A JP 25389997 A JP25389997 A JP 25389997A JP H1197734 A JPH1197734 A JP H1197734A
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Abstract
(57)【要約】
【課題】 位相補償容量に付随する寄生容量を低減する
ことができ、結果的に周波数特性の高帯域化が図れ、デ
バイスの高速化を図ることができる半導体装置を提供す
る。 【解決手段】 高比抵抗のSi基板1上にはエピタキシ
ャル層2が形成され、このエピタキシャル層2は高濃度
の分離拡散層3,3によって複数の領域に仕切られてい
る。エピタキシャル層2の分離拡散層3,3間に位置す
る領域には、位相補償容量部4が形成され、その側方に
は他の回路部5,5が形成されている。加えて、位相補
償容量部4以外の回路部5,5におけるSi基板1とエ
ピタキシャル層2との間に低比抵抗の埋め込み層6が形
成されている。
ことができ、結果的に周波数特性の高帯域化が図れ、デ
バイスの高速化を図ることができる半導体装置を提供す
る。 【解決手段】 高比抵抗のSi基板1上にはエピタキシ
ャル層2が形成され、このエピタキシャル層2は高濃度
の分離拡散層3,3によって複数の領域に仕切られてい
る。エピタキシャル層2の分離拡散層3,3間に位置す
る領域には、位相補償容量部4が形成され、その側方に
は他の回路部5,5が形成されている。加えて、位相補
償容量部4以外の回路部5,5におけるSi基板1とエ
ピタキシャル層2との間に低比抵抗の埋め込み層6が形
成されている。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置に関
し、より詳しくは、特にDVD,CD−ROM,CD−
R及びCD−RW用ピックアップシステムの受光増幅装
置として好適な半導体装置に関する。
し、より詳しくは、特にDVD,CD−ROM,CD−
R及びCD−RW用ピックアップシステムの受光増幅装
置として好適な半導体装置に関する。
【0002】
【従来の技術】この種の受光増幅装置の中でも、現在の
CD−ROM市場は、24倍速のCD−ROMピックア
ップシステムが主流であり、数社のピックアップメーカ
ーが、32倍速CD−ROMを市場に投入し始めてい
る。今後、ピックアップ市場は、更に高速化の方向に進
むと予想され、そのためには、回路の一層の高速化が必
要となる。
CD−ROM市場は、24倍速のCD−ROMピックア
ップシステムが主流であり、数社のピックアップメーカ
ーが、32倍速CD−ROMを市場に投入し始めてい
る。今後、ピックアップ市場は、更に高速化の方向に進
むと予想され、そのためには、回路の一層の高速化が必
要となる。
【0003】図1及び図2は、この種の受光増幅装置を
構成する一般的な帰還回路とその位相補償容量部を示
す。
構成する一般的な帰還回路とその位相補償容量部を示
す。
【0004】図2において、高比抵抗のSi基板1上に
はエピタキシャル層2が形成され、このエピタキシャル
層2は高濃度の分離拡散層3,3によって複数の領域に
仕切られている。エピタキシャル層2の分離拡散層3,
3間に位置する領域には、位相補償容量部4が形成さ
れ、その側方には他の回路部5,5が形成されている。
はエピタキシャル層2が形成され、このエピタキシャル
層2は高濃度の分離拡散層3,3によって複数の領域に
仕切られている。エピタキシャル層2の分離拡散層3,
3間に位置する領域には、位相補償容量部4が形成さ
れ、その側方には他の回路部5,5が形成されている。
【0005】位相補償容量部4は、電極1(41),電
極2(42)及び絶縁体43で構成され、電極1(4
1),電極2(42)間に位相補償容量C1が存在す
る。また、図2に示すように、位相補償容量部4のSi
基板1とエピタキシャル層2との間に位相補償容量C1
に付随する寄生容量C2及び抵抗R2が存在する。
極2(42)及び絶縁体43で構成され、電極1(4
1),電極2(42)間に位相補償容量C1が存在す
る。また、図2に示すように、位相補償容量部4のSi
基板1とエピタキシャル層2との間に位相補償容量C1
に付随する寄生容量C2及び抵抗R2が存在する。
【0006】図1は図2の等価回路図であり、R1は帰
還抵抗を示す。なお、図1及び図2は後述する本発明の
実施形態1に係る半導体装置を示す図面であり、その特
徴点については後述する。
還抵抗を示す。なお、図1及び図2は後述する本発明の
実施形態1に係る半導体装置を示す図面であり、その特
徴点については後述する。
【0007】図6は、図1及び図2に示すような帰還回
路の高速度を表す項目である利得(|A|)−周波数特
性(以下では単に周波数特性と称する)を示す。一般的
な周波数特性の改善つまり帰還回路の高速化は以下のよ
うな方法で行われる。
路の高速度を表す項目である利得(|A|)−周波数特
性(以下では単に周波数特性と称する)を示す。一般的
な周波数特性の改善つまり帰還回路の高速化は以下のよ
うな方法で行われる。
【0008】図6において、実線で示す曲線は実際の測
定結果を示しており、破線1、2は周波数特性を模式的
に表している。破線1は、寄生容量C2の影響を示して
おり、利得は周波数が高くなるに従って減衰し、その割
合はf1より高い周波数ではオーバ6dB、f2より高
い部分では12dB、更に18dB…と続く。
定結果を示しており、破線1、2は周波数特性を模式的
に表している。破線1は、寄生容量C2の影響を示して
おり、利得は周波数が高くなるに従って減衰し、その割
合はf1より高い周波数ではオーバ6dB、f2より高
い部分では12dB、更に18dB…と続く。
【0009】ここで、破線1に対するf1、f2の周波
数点は極と呼ばれ、この極の周波数は、実際の回路内で
は、図7に示すような帰還抵抗R1と寄生容量C2を有
する回路で表される。この回路の伝達関数VO/Viは、
下記(2)式で表される。
数点は極と呼ばれ、この極の周波数は、実際の回路内で
は、図7に示すような帰還抵抗R1と寄生容量C2を有
する回路で表される。この回路の伝達関数VO/Viは、
下記(2)式で表される。
【0010】 VO/Vi=1/(1+ω・C2・R1) …(2) また、極の周波数fpは、下記(3)式で表される。
【0011】 fp=1/(2π・C2・R1) …(3) これに対して、位相補償容量C1と帰還抵抗R1とを有
する等価回路は、図8に示すようになり、この回路の伝
達関数VO/Viは、下記(4)式で表される。
する等価回路は、図8に示すようになり、この回路の伝
達関数VO/Viは、下記(4)式で表される。
【0012】 VO/Vi=R2(1+ω・C1・R1)/(R1+R2+ω・C1・R1・R 2) =1/{1/R2(1+ω・R1・C1)+1} …(4) この回路における利得は図6中の波線2に示すように、
f1より高い周波数で6dBの傾きで上昇する。ここで
の破線2に対するf1、f2の周波数点を0点と呼び、
その周波数f0は、下記(5)式で表される。
f1より高い周波数で6dBの傾きで上昇する。ここで
の破線2に対するf1、f2の周波数点を0点と呼び、
その周波数f0は、下記(5)式で表される。
【0013】 f0=1/(2π・C1・R1) …(5) 図6において、波線1と波線2とを組み合わせると、実
際の周波数特性に類似した破線3になり、この0点と極
を組み合わせることで周波数特性の帯域を伸ばすことが
できる。つまり、0点と極を高周波数に持っていくと、
帰還回路の高速化を図ることができるのである。
際の周波数特性に類似した破線3になり、この0点と極
を組み合わせることで周波数特性の帯域を伸ばすことが
できる。つまり、0点と極を高周波数に持っていくと、
帰還回路の高速化を図ることができるのである。
【0014】そして、そのためには、上記(3)式から
わかるように、寄生容量C2の値を小さく又は寄生容量
C2の影響を小さくしてやればよい。
わかるように、寄生容量C2の値を小さく又は寄生容量
C2の影響を小さくしてやればよい。
【0015】
【発明が解決しようとする課題】ところで、図1に示す
ような帰還回路の場合、帰還抵抗R1、位相補償容量C
1及び位相補償容量C1に付随する寄生容量C2が極の
発生周波数に大きく影響を与えている。
ような帰還回路の場合、帰還抵抗R1、位相補償容量C
1及び位相補償容量C1に付随する寄生容量C2が極の
発生周波数に大きく影響を与えている。
【0016】ここで、寄生容量C2はSi基板1とエピ
タキシャル層2間に広がる空乏層により発生し、この空
乏層はSi基板1の比抵抗が低いほど狭くなり、寄生容
量C2の値も大きくなる。また、寄生容量C2はSi基
板1とエピタキシャル層2が接する面積に依存し、この
接触面積が大きいほど寄生容量値C2は大きくなる。
タキシャル層2間に広がる空乏層により発生し、この空
乏層はSi基板1の比抵抗が低いほど狭くなり、寄生容
量C2の値も大きくなる。また、寄生容量C2はSi基
板1とエピタキシャル層2が接する面積に依存し、この
接触面積が大きいほど寄生容量値C2は大きくなる。
【0017】しかし、寄生容量C2を小さくするため
に、回路全体のSiウェハー基板1の比抵抗を高くする
と、回路部5,5で高電流が瞬間的に流れるラッチアッ
プを誘発するおそれがある。
に、回路全体のSiウェハー基板1の比抵抗を高くする
と、回路部5,5で高電流が瞬間的に流れるラッチアッ
プを誘発するおそれがある。
【0018】そこで、従来知られた方法では、図9に示
すように、回路部5,5及び位相補償容量部4を含むS
i基板1の表面近傍に低比抵抗の埋め込み層6を形成
し、これにより、回路部5,5の基板比抵抗を部分的に
下げていた。
すように、回路部5,5及び位相補償容量部4を含むS
i基板1の表面近傍に低比抵抗の埋め込み層6を形成
し、これにより、回路部5,5の基板比抵抗を部分的に
下げていた。
【0019】しかしながら、この従来方法では、位相補
償容量部4にも低比抵抗の埋め込み層6を形成していた
ため、この部分における比抵抗が低く、寄生容量C2は
大きい。この結果、極が低周波数で発生し、周波数特性
を高帯域化することが困難であるため、帰還回路の高速
化を十分に図ることができなかったのが現状である。
償容量部4にも低比抵抗の埋め込み層6を形成していた
ため、この部分における比抵抗が低く、寄生容量C2は
大きい。この結果、極が低周波数で発生し、周波数特性
を高帯域化することが困難であるため、帰還回路の高速
化を十分に図ることができなかったのが現状である。
【0020】本発明は、このような現状に鑑みてなされ
たものであり、位相補償容量に付随する寄生容量を低減
することができ、結果的に周波数特性の高帯域化が図
れ、デバイスの高速化を図ることができる半導体装置を
提供することを目的とする。
たものであり、位相補償容量に付随する寄生容量を低減
することができ、結果的に周波数特性の高帯域化が図
れ、デバイスの高速化を図ることができる半導体装置を
提供することを目的とする。
【0021】
【課題を解決するための手段】本発明の半導体装置は、
寄生容量を低減するため高比抵抗のシリコン基板を用
い、該シリコン基板上に、帰還抵抗に並列に接続された
位相補償容量部と、他の回路部とが搭載された半導体装
置において、該シリコン基板上にはエピタキシャル層が
形成され、該位相補償容量部以外の回路部における該シ
リコン基板と該エピタキシャル層との間に低比抵抗の埋
め込み層が形成されており、そのことにより上記目的が
達成される。
寄生容量を低減するため高比抵抗のシリコン基板を用
い、該シリコン基板上に、帰還抵抗に並列に接続された
位相補償容量部と、他の回路部とが搭載された半導体装
置において、該シリコン基板上にはエピタキシャル層が
形成され、該位相補償容量部以外の回路部における該シ
リコン基板と該エピタキシャル層との間に低比抵抗の埋
め込み層が形成されており、そのことにより上記目的が
達成される。
【0022】また、本発明の半導体装置は、帰還抵抗に
並列に接続された一対の位相補償容量部を2組以上有
し、これらの位相補償容量部と、他の回路部とが同一基
板上に搭載された半導体装置において、該一対の位相補
償容量部の電極部を共通化してなり、そのことにより上
記目的が達成される。
並列に接続された一対の位相補償容量部を2組以上有
し、これらの位相補償容量部と、他の回路部とが同一基
板上に搭載された半導体装置において、該一対の位相補
償容量部の電極部を共通化してなり、そのことにより上
記目的が達成される。
【0023】好ましくは、前記一対の位相補償容量部の
内の一方の位相補償容量部の位相補償容量をCs1、他
方の位相補償容量部の位相補償容量をCs2、両位相補
償容量部に付随する寄生容量をCs3とした場合に、下
記(1)式の関係が成立するように Cs1+Cs3=Cs2 …(1) 構成する。
内の一方の位相補償容量部の位相補償容量をCs1、他
方の位相補償容量部の位相補償容量をCs2、両位相補
償容量部に付随する寄生容量をCs3とした場合に、下
記(1)式の関係が成立するように Cs1+Cs3=Cs2 …(1) 構成する。
【0024】好ましくは、前記基板が高比抵抗のシリコ
ン基板であり、該シリコン基板上にはエピタキシャル層
が形成され、前記位相補償容量部以外の前記他の回路部
における該シリコン基板と該エピタキシャル層との間に
低比抵抗の埋め込み層が形成されている構成とする。
ン基板であり、該シリコン基板上にはエピタキシャル層
が形成され、前記位相補償容量部以外の前記他の回路部
における該シリコン基板と該エピタキシャル層との間に
低比抵抗の埋め込み層が形成されている構成とする。
【0025】また、好ましくは、前記帰還抵抗と該帰還
抵抗に並列に接続された前記位相補償容量部とからなる
帰還回路の入力電流源がフォトダイオードである構成と
する。
抵抗に並列に接続された前記位相補償容量部とからなる
帰還回路の入力電流源がフォトダイオードである構成と
する。
【0026】以下に本発明の作用を説明する。
【0027】位相補償容量部以外の回路部におけるシリ
コン基板(Si基板)とエピタキシャル層との間に低比
抵抗の埋め込み層を形成する構成によれば、位相補償容
量部以外の回路部では、Si基板の比抵抗が低くなって
いるため、ラッチアップは抑制される。一方、位相補償
容量部には低比抵抗の埋め込み層は形成されていないた
め、位相補償容量に付随する寄生容量は低減される。
コン基板(Si基板)とエピタキシャル層との間に低比
抵抗の埋め込み層を形成する構成によれば、位相補償容
量部以外の回路部では、Si基板の比抵抗が低くなって
いるため、ラッチアップは抑制される。一方、位相補償
容量部には低比抵抗の埋め込み層は形成されていないた
め、位相補償容量に付随する寄生容量は低減される。
【0028】従って、上記構成によれば、上記(3)式
より寄生容量による極の発生点を高周波数に持っていく
ことが可能になる。また、上記(5)式による0点の発
生周波数を高周波数で極発生周波数と組み合わせること
で帰還回路の周波数帯域を伸ばすことが可能になる。
より寄生容量による極の発生点を高周波数に持っていく
ことが可能になる。また、上記(5)式による0点の発
生周波数を高周波数で極発生周波数と組み合わせること
で帰還回路の周波数帯域を伸ばすことが可能になる。
【0029】この結果、デバイスの高速化を図ることが
できるので、例えば、CD−ROM用ピックアップシス
テムの受光増幅装置として好適な半導体装置を実現する
ことができる。
できるので、例えば、CD−ROM用ピックアップシス
テムの受光増幅装置として好適な半導体装置を実現する
ことができる。
【0030】また、帰還抵抗に並列に接続された一対の
位相補償容量部を2組以上有し、これらの位相補償容量
部と、他の回路部とが同一基板上に搭載された半導体装
置において、一対の位相補償容量部の電極部を共通化す
る構成によれば、両位相補償容量部を組み合わせた占有
面積を低減でき、その分、Si基板とエピタキシャル層
とが接する面積を小さくすることができるので、寄生容
量を低減することが可能になる。従って、この構成によ
っても、デバイスの高速化を図ることができるので、例
えば、CD−ROM用ピックアップシステムの受光増幅
装置として好適な半導体装置を実現することができる。
位相補償容量部を2組以上有し、これらの位相補償容量
部と、他の回路部とが同一基板上に搭載された半導体装
置において、一対の位相補償容量部の電極部を共通化す
る構成によれば、両位相補償容量部を組み合わせた占有
面積を低減でき、その分、Si基板とエピタキシャル層
とが接する面積を小さくすることができるので、寄生容
量を低減することが可能になる。従って、この構成によ
っても、デバイスの高速化を図ることができるので、例
えば、CD−ROM用ピックアップシステムの受光増幅
装置として好適な半導体装置を実現することができる。
【0031】また、一対の位相補償容量部の内の一方の
位相補償容量部の位相補償容量をCs1、他方の位相補
償容量部の位相補償容量をCs2、両位相補償容量部に
付随する寄生容量をCs3とした場合に、上記(1)式
の関係が成立するように構成すると、後述する理由によ
り寄生容量の影響を低減することができるので、この構
成によっても、デバイスの高速化を図ることができるの
で、例えば、CD−ROM用ピックアップシステムの受
光増幅装置として好適な半導体装置を実現することがで
きる。
位相補償容量部の位相補償容量をCs1、他方の位相補
償容量部の位相補償容量をCs2、両位相補償容量部に
付随する寄生容量をCs3とした場合に、上記(1)式
の関係が成立するように構成すると、後述する理由によ
り寄生容量の影響を低減することができるので、この構
成によっても、デバイスの高速化を図ることができるの
で、例えば、CD−ROM用ピックアップシステムの受
光増幅装置として好適な半導体装置を実現することがで
きる。
【0032】また、上記の各構成を組み合わせると、寄
生容量を一層効率よく低減できるので、その分、より一
層デバイスの高速化を図ることができる。
生容量を一層効率よく低減できるので、その分、より一
層デバイスの高速化を図ることができる。
【0033】また、入力電流源としてフォトダイオード
を用いる場合は、その寄生容量を低減するために、Si
基板の比抵抗を高くすることがあり、この場合には、本
発明と併用できる利点がある。
を用いる場合は、その寄生容量を低減するために、Si
基板の比抵抗を高くすることがあり、この場合には、本
発明と併用できる利点がある。
【0034】
【発明の実施の形態】以下に本発明の実施の形態を図面
に基づき具体的に説明する。
に基づき具体的に説明する。
【0035】(実施形態1)図1及び図2は本発明半導
体装置の実施形態1を示す。上述のように、図1及び図
2は、CD−ROMに搭載される受光増幅装置を構成す
る帰還回路とその位相補償容量部を示す。
体装置の実施形態1を示す。上述のように、図1及び図
2は、CD−ROMに搭載される受光増幅装置を構成す
る帰還回路とその位相補償容量部を示す。
【0036】図2において、高比抵抗のSi基板1上に
はエピタキシャル層2が形成され、このエピタキシャル
層2は高濃度の分離拡散層3,3によって複数の領域に
仕切られている。エピタキシャル層2の分離拡散層3,
3間に位置する領域には、位相補償容量部4が形成さ
れ、その側方には他の回路部5,5が形成されている。
はエピタキシャル層2が形成され、このエピタキシャル
層2は高濃度の分離拡散層3,3によって複数の領域に
仕切られている。エピタキシャル層2の分離拡散層3,
3間に位置する領域には、位相補償容量部4が形成さ
れ、その側方には他の回路部5,5が形成されている。
【0037】位相補償容量部4は、電極1(41),電
極2(42)及び絶縁体43で構成され、電極1(4
1),電極2(42)間に位相補償容量C1が存在す
る。また、図2に示すように、位相補償容量部4のSi
基板1とエピタキシャル層2との間に位相補償容量C1
に付随する寄生容量C2及び抵抗R2が存在する。
極2(42)及び絶縁体43で構成され、電極1(4
1),電極2(42)間に位相補償容量C1が存在す
る。また、図2に示すように、位相補償容量部4のSi
基板1とエピタキシャル層2との間に位相補償容量C1
に付随する寄生容量C2及び抵抗R2が存在する。
【0038】図1は図2の等価回路図であり、R1は帰
還抵抗を示す。
還抵抗を示す。
【0039】上記構成に加えて、本実施形態1の半導体
装置においては、位相補償容量部4以外の回路部5,5
におけるSi基板1とエピタキシャル層2との間に低比
抵抗の埋め込み層6が形成されており、この点で、位相
補償容量部4にも低比抵抗の埋め込み層6が形成されて
いる図9の従来例とは明確に異なっている。
装置においては、位相補償容量部4以外の回路部5,5
におけるSi基板1とエピタキシャル層2との間に低比
抵抗の埋め込み層6が形成されており、この点で、位相
補償容量部4にも低比抵抗の埋め込み層6が形成されて
いる図9の従来例とは明確に異なっている。
【0040】このため、本実施形態1の構成によれば、
位相補償容量部4以外の回路部5,5では、Si基板1
の比抵抗が低くなっているため、ラッチアップは抑制さ
れる。一方、位相補償容量部4には低比抵抗の埋め込み
層6は形成されていないため、寄生容量C2は低減され
る。
位相補償容量部4以外の回路部5,5では、Si基板1
の比抵抗が低くなっているため、ラッチアップは抑制さ
れる。一方、位相補償容量部4には低比抵抗の埋め込み
層6は形成されていないため、寄生容量C2は低減され
る。
【0041】従って、本実施形態1の構成によれば、上
記(3)式より寄生容量C2による極の発生点を高周波
数に持っていくことが可能になる。また、上記(5)式
による0点の発生周波数を高周波数で極発生周波数と組
み合わせることで帰還回路の周波数帯域を伸ばすことが
可能になる。
記(3)式より寄生容量C2による極の発生点を高周波
数に持っていくことが可能になる。また、上記(5)式
による0点の発生周波数を高周波数で極発生周波数と組
み合わせることで帰還回路の周波数帯域を伸ばすことが
可能になる。
【0042】よって、本実施形態1によれば、デバイス
の高速化を図ることができるので、CD−ROM用ピッ
クアップシステムの受光増幅装置として好適な半導体装
置を実現することができる。
の高速化を図ることができるので、CD−ROM用ピッ
クアップシステムの受光増幅装置として好適な半導体装
置を実現することができる。
【0043】(実施形態2)図3〜図5は本発明半導体
装置の実施形態2を示す。本実施形態2の半導体装置
は、図3及び図4(b)に示すように、帰還抵抗R3,
R4に並列に接続された一対の位相補償容量部4−1,
4−2を有し、両位相補償容量部4−1,4−2の電極
部は共通化されている。即ち、図4(b)に示すよう
に、隣接する一対の位相補償容量部4−1,4−2は電
極1(41)を共用する構成になっている。
装置の実施形態2を示す。本実施形態2の半導体装置
は、図3及び図4(b)に示すように、帰還抵抗R3,
R4に並列に接続された一対の位相補償容量部4−1,
4−2を有し、両位相補償容量部4−1,4−2の電極
部は共通化されている。即ち、図4(b)に示すよう
に、隣接する一対の位相補償容量部4−1,4−2は電
極1(41)を共用する構成になっている。
【0044】なお、その他の構成については、実施形態
1の構成とほぼ同様であるので、対応する部分に同一の
符号を付し、重複する説明は省略する。
1の構成とほぼ同様であるので、対応する部分に同一の
符号を付し、重複する説明は省略する。
【0045】上記のように、隣接する一対の位相補償容
量部4−1,4−2の電極1(41)を共用すると、以
下に示す理由により位相補償容量部4−1,4−2に付
随する寄生容量の影響を低減することができる。
量部4−1,4−2の電極1(41)を共用すると、以
下に示す理由により位相補償容量部4−1,4−2に付
随する寄生容量の影響を低減することができる。
【0046】まず、帰還抵抗と帰還抵抗に並列に接続さ
れた位相補償容量部を2つ有する帰還回路の場合、従来
では、図4(a)に示すように、2つの位相補償容量部
4−1,4−2は独立している。このため、それぞれの
位相補償容量部4−1,4−2に電極1(41)が必要
になる。この結果、寄生容量に起因するSi基板1とエ
ピタキシャル層2とが接する面積は広くなる。
れた位相補償容量部を2つ有する帰還回路の場合、従来
では、図4(a)に示すように、2つの位相補償容量部
4−1,4−2は独立している。このため、それぞれの
位相補償容量部4−1,4−2に電極1(41)が必要
になる。この結果、寄生容量に起因するSi基板1とエ
ピタキシャル層2とが接する面積は広くなる。
【0047】これに対して、本実施形態2の半導体装置
では、図4(b)に示すように、隣接する一対の位相補
償容量部4−1,4−2はそれぞれの電極1(41)を
共用しており、両位相補償容量部4−1,4−2を組み
合わせた占有面積は、同図(a)の場合に比べて小さく
なっている。よって、その分、Si基板1とエピタキシ
ャル層2とが接する面積を小さくすることができるの
で、寄生容量を低減することが可能になる。
では、図4(b)に示すように、隣接する一対の位相補
償容量部4−1,4−2はそれぞれの電極1(41)を
共用しており、両位相補償容量部4−1,4−2を組み
合わせた占有面積は、同図(a)の場合に比べて小さく
なっている。よって、その分、Si基板1とエピタキシ
ャル層2とが接する面積を小さくすることができるの
で、寄生容量を低減することが可能になる。
【0048】なお、図4(a)において、同図(b)と
対応する部分には同一の符号を付してある。
対応する部分には同一の符号を付してある。
【0049】更に、図4(b)に示す構成の場合、以下
の方法で寄生容量の影響を低減することができる。図5
は図4(b)に示す構成の位相補償容量部4−1,4−
1を有する帰還回路の等価回路を示す。
の方法で寄生容量の影響を低減することができる。図5
は図4(b)に示す構成の位相補償容量部4−1,4−
1を有する帰還回路の等価回路を示す。
【0050】今、図3,図4(b)及び図5に示すよう
に、帰還抵抗をR3,R4とし、位相補償容量部4−1
の位相補償容量をCs1,位相補償容量部4−2の位相
補償容量をCs2とし、位相補償容量部4−1,4−2
に付随する寄生容量をCs3とすると、図5に示す等価
回路の伝達関数VO/Viは、下記(6)式で表される。
に、帰還抵抗をR3,R4とし、位相補償容量部4−1
の位相補償容量をCs1,位相補償容量部4−2の位相
補償容量をCs2とし、位相補償容量部4−1,4−2
に付随する寄生容量をCs3とすると、図5に示す等価
回路の伝達関数VO/Viは、下記(6)式で表される。
【0051】 VO/Vi=R4×{1+(Cs1+Cs3)×R3}/(1+Cs1・R3) ・(1+Cs2・R3) …(6) 上記(6)式において、Cs1+Cs3=Cs2が成立
するように、各容量値を設定すると、(6)式中から寄
生容量Cs3が消去されるので、寄生容量Cs3の影響
を低減することができる。
するように、各容量値を設定すると、(6)式中から寄
生容量Cs3が消去されるので、寄生容量Cs3の影響
を低減することができる。
【0052】その場合の伝達関数VO/Viは、下記
(7)式で表される。
(7)式で表される。
【0053】 VO/Vi=R4/(1+Cs1・R3) …(7) (その他の実施形態)上記実施形態2では、位相補償容
量部以外の回路部5におけるSi基板1とエピタキシャ
ル層2との間に低比抵抗の埋め込み層6を形成する点に
ついては言及していないが、実施形態2においても、こ
のような構成をとることが可能である。即ち、本発明に
おいては、実施形態1と実施形態2との構成を組み合わ
せた構成をとることも可能である。このような構成によ
れば、両実施形態の効果の相乗的な効果を奏することが
できるので、寄生容量を低減し、デバイスの高速化を図
る上で一層有利になる。
量部以外の回路部5におけるSi基板1とエピタキシャ
ル層2との間に低比抵抗の埋め込み層6を形成する点に
ついては言及していないが、実施形態2においても、こ
のような構成をとることが可能である。即ち、本発明に
おいては、実施形態1と実施形態2との構成を組み合わ
せた構成をとることも可能である。このような構成によ
れば、両実施形態の効果の相乗的な効果を奏することが
できるので、寄生容量を低減し、デバイスの高速化を図
る上で一層有利になる。
【0054】また、上記の実施形態2では、一対の位相
補償容量部4−1,4−2が1組設けられている場合に
ついて説明したが、一対の位相補償容量部4−1,4−
2が2組以上設けられている場合にも本発明を同様に適
用できることは勿論である。
補償容量部4−1,4−2が1組設けられている場合に
ついて説明したが、一対の位相補償容量部4−1,4−
2が2組以上設けられている場合にも本発明を同様に適
用できることは勿論である。
【0055】また、上記実施形態1のように、位相補償
容量部4以外の回路部5におけるSi基板1とエピタキ
シャル層2との間に低比抵抗の埋め込み層6を形成する
構成をとる半導体装置の場合、帰還回路の入力電流源と
してフォトダイオードを用いると、実施する上で特に好
ましいものになる。
容量部4以外の回路部5におけるSi基板1とエピタキ
シャル層2との間に低比抵抗の埋め込み層6を形成する
構成をとる半導体装置の場合、帰還回路の入力電流源と
してフォトダイオードを用いると、実施する上で特に好
ましいものになる。
【0056】即ち、入力電流源としてフォトダイオード
を用いる場合は、その寄生容量を低減するために、Si
基板の比抵抗を高くすることがあり、このような場合に
は、本発明と併用できるからである。
を用いる場合は、その寄生容量を低減するために、Si
基板の比抵抗を高くすることがあり、このような場合に
は、本発明と併用できるからである。
【0057】
【発明の効果】請求項1記載の半導体装置によれば、位
相補償容量部以外の回路部におけるSi基板とエピタキ
シャル層との間に低比抵抗の埋め込み層を形成する構成
をとるので、位相補償容量部以外の回路部では、Si基
板の比抵抗が低くなっているため、ラッチアップは抑制
される一方、位相補償容量部には低比抵抗の埋め込み層
は形成されていないため、位相補償容量に付随する寄生
容量は低減される。
相補償容量部以外の回路部におけるSi基板とエピタキ
シャル層との間に低比抵抗の埋め込み層を形成する構成
をとるので、位相補償容量部以外の回路部では、Si基
板の比抵抗が低くなっているため、ラッチアップは抑制
される一方、位相補償容量部には低比抵抗の埋め込み層
は形成されていないため、位相補償容量に付随する寄生
容量は低減される。
【0058】従って、本発明によれば、上記(3)式よ
り寄生容量による極の発生点を高周波数に持っていくこ
とが可能になり、また、上記(5)式による0点の発生
周波数を高周波数で極発生周波数と組み合わせることで
帰還回路の周波数帯域を伸ばすことが可能になるので、
デバイスの高速化を図ることができる。
り寄生容量による極の発生点を高周波数に持っていくこ
とが可能になり、また、上記(5)式による0点の発生
周波数を高周波数で極発生周波数と組み合わせることで
帰還回路の周波数帯域を伸ばすことが可能になるので、
デバイスの高速化を図ることができる。
【0059】よって、本発明によれば、例えば、CD−
ROM用ピックアップシステムの受光増幅装置として好
適な半導体装置を実現することができる。
ROM用ピックアップシステムの受光増幅装置として好
適な半導体装置を実現することができる。
【0060】また、請求項2記載の半導体装置によれ
ば、帰還抵抗に並列に接続された一対の位相補償容量部
を2組以上有し、これらの位相補償容量部と、他の回路
部とが同一基板上に搭載された半導体装置において、一
対の位相補償容量部の電極部を共通化する構成をとるの
で、両位相補償容量部を組み合わせた占有面積を低減で
き、その分、Si基板とエピタキシャル層とが接する面
積を小さくすることができるので、寄生容量を低減する
ことが可能になる。従って、本発明によっても、デバイ
スの高速化を図ることができるので、例えば、CD−R
OM用ピックアップシステムの受光増幅装置として好適
な半導体装置を実現することができる。
ば、帰還抵抗に並列に接続された一対の位相補償容量部
を2組以上有し、これらの位相補償容量部と、他の回路
部とが同一基板上に搭載された半導体装置において、一
対の位相補償容量部の電極部を共通化する構成をとるの
で、両位相補償容量部を組み合わせた占有面積を低減で
き、その分、Si基板とエピタキシャル層とが接する面
積を小さくすることができるので、寄生容量を低減する
ことが可能になる。従って、本発明によっても、デバイ
スの高速化を図ることができるので、例えば、CD−R
OM用ピックアップシステムの受光増幅装置として好適
な半導体装置を実現することができる。
【0061】また、請求項3記載の半導体装置によれ
ば、一対の位相補償容量部の内の一方の位相補償容量部
の位相補償容量をCs1、他方の位相補償容量部の位相
補償容量をCs2、両位相補償容量部に付随する寄生容
量をCs3とした場合に、上記(1)式の関係が成立す
るように構成しているので、寄生容量の影響を低減する
ことができる。従って、本発明によっても、デバイスの
高速化を図ることができるので、例えば、CD−ROM
用ピックアップシステムの受光増幅装置として好適な半
導体装置を実現することができる。
ば、一対の位相補償容量部の内の一方の位相補償容量部
の位相補償容量をCs1、他方の位相補償容量部の位相
補償容量をCs2、両位相補償容量部に付随する寄生容
量をCs3とした場合に、上記(1)式の関係が成立す
るように構成しているので、寄生容量の影響を低減する
ことができる。従って、本発明によっても、デバイスの
高速化を図ることができるので、例えば、CD−ROM
用ピックアップシステムの受光増幅装置として好適な半
導体装置を実現することができる。
【0062】また、請求項1記載の発明と、請求項2又
は請求項3記載の発明を組み合わせる構成によれば、寄
生容量を一層効率よく低減できるので、その分、より一
層デバイスの高速化を図ることができる。
は請求項3記載の発明を組み合わせる構成によれば、寄
生容量を一層効率よく低減できるので、その分、より一
層デバイスの高速化を図ることができる。
【0063】また、特に請求項5記載の半導体装置によ
れば、入力電流源としてフォトダイオードを用いる構成
をとるので、フォトダイオードの寄生容量の低減をも併
せて行える利点がある。
れば、入力電流源としてフォトダイオードを用いる構成
をとるので、フォトダイオードの寄生容量の低減をも併
せて行える利点がある。
【図1】本発明半導体装置の実施形態1を示す回路図。
【図2】本発明半導体装置の実施形態1を示す位相補償
容量部の断面図。
容量部の断面図。
【図3】本発明半導体装置の実施形態2を示す回路図。
【図4】(a)は位相補償容量部を2つ有する従来例を
示す断面図、(b)は本発明半導体装置の実施形態1を
示す位相補償容量部の断面図。
示す断面図、(b)は本発明半導体装置の実施形態1を
示す位相補償容量部の断面図。
【図5】本発明の実施形態2を示す等価回路図。
【図6】帰還回路の利得−周波数特性を示すグラフ。
【図7】帰還抵抗R1と寄生容量C2とを有する等価回
路図。
路図。
【図8】帰還抵抗R1と位相補償容量C1とを有する等
価回路図。
価回路図。
【図9】従来の半導体装置の位相補償容量部の断面図。
1 Si基板 2 エピタキシャル層 3 高濃度拡散領域 4 位相補償容量部 5 その他の回路部 6 低比抵抗の埋め込み層 C1 位相補償容量 C2 寄生容量 R1 帰還抵抗
Claims (5)
- 【請求項1】 寄生容量を低減するため高比抵抗のシリ
コン基板を用い、該シリコン基板上に、帰還抵抗に並列
に接続された位相補償容量部と、他の回路部とが搭載さ
れた半導体装置において、 該シリコン基板上にはエピタキシャル層が形成され、該
位相補償容量部以外の回路部における該シリコン基板と
該エピタキシャル層との間に低比抵抗の埋め込み層が形
成されている半導体装置。 - 【請求項2】 帰還抵抗に並列に接続された一対の位相
補償容量部を2組以上有し、これらの位相補償容量部
と、他の回路部とが同一基板上に搭載された半導体装置
において、 該一対の位相補償容量部の電極部を共通化した半導体装
置。 - 【請求項3】 前記一対の位相補償容量部の内の一方の
位相補償容量部の位相補償容量をCs1、他方の位相補
償容量部の位相補償容量をCs2、両位相補償容量部に
付随する寄生容量をCs3とした場合に、下記(1)式
の関係が成立するようにした Cs1+Cs3=Cs2 …(1) 請求項2記載の半導体装置。 - 【請求項4】 前記基板が高比抵抗のシリコン基板であ
り、該シリコン基板上にはエピタキシャル層が形成さ
れ、前記位相補償容量部以外の前記他の回路部における
該シリコン基板と該エピタキシャル層との間に低比抵抗
の埋め込み層が形成されている請求項2又は請求項3記
載の半導体装置。 - 【請求項5】 前記帰還抵抗と該帰還抵抗に並列に接続
された前記位相補償容量部とからなる帰還回路の入力電
流源がフォトダイオードである請求項1又は請求項4記
載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25389997A JP3476341B2 (ja) | 1997-09-18 | 1997-09-18 | 受光増幅装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25389997A JP3476341B2 (ja) | 1997-09-18 | 1997-09-18 | 受光増幅装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1197734A true JPH1197734A (ja) | 1999-04-09 |
JP3476341B2 JP3476341B2 (ja) | 2003-12-10 |
Family
ID=17257640
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25389997A Expired - Fee Related JP3476341B2 (ja) | 1997-09-18 | 1997-09-18 | 受光増幅装置 |
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Country | Link |
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JP (1) | JP3476341B2 (ja) |
-
1997
- 1997-09-18 JP JP25389997A patent/JP3476341B2/ja not_active Expired - Fee Related
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---|---|
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