JPH1197734A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 位相補償容量に付随する寄生容量を低減する
ことができ、結果的に周波数特性の高帯域化が図れ、デ
バイスの高速化を図ることができる半導体装置を提供す
る。 【解決手段】 高比抵抗のＳｉ基板１上にはエピタキシ
ャル層２が形成され、このエピタキシャル層２は高濃度
の分離拡散層３，３によって複数の領域に仕切られてい
る。エピタキシャル層２の分離拡散層３，３間に位置す
る領域には、位相補償容量部４が形成され、その側方に
は他の回路部５，５が形成されている。加えて、位相補
償容量部４以外の回路部５，５におけるＳｉ基板１とエ
ピタキシャル層２との間に低比抵抗の埋め込み層６が形
成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、より詳しくは、特にＤＶＤ，ＣＤ−ＲＯＭ，ＣＤ−
Ｒ及びＣＤ−ＲＷ用ピックアップシステムの受光増幅装
置として好適な半導体装置に関する。

【０００２】

【従来の技術】この種の受光増幅装置の中でも、現在の
ＣＤ−ＲＯＭ市場は、２４倍速のＣＤ−ＲＯＭピックア
ップシステムが主流であり、数社のピックアップメーカ
ーが、３２倍速ＣＤ−ＲＯＭを市場に投入し始めてい
る。今後、ピックアップ市場は、更に高速化の方向に進
むと予想され、そのためには、回路の一層の高速化が必
要となる。

【０００３】図１及び図２は、この種の受光増幅装置を
構成する一般的な帰還回路とその位相補償容量部を示
す。

【０００４】図２において、高比抵抗のＳｉ基板１上に
はエピタキシャル層２が形成され、このエピタキシャル
層２は高濃度の分離拡散層３，３によって複数の領域に
仕切られている。エピタキシャル層２の分離拡散層３，
３間に位置する領域には、位相補償容量部４が形成さ
れ、その側方には他の回路部５，５が形成されている。

【０００５】位相補償容量部４は、電極１（４１），電
極２（４２）及び絶縁体４３で構成され、電極１（４
１），電極２（４２）間に位相補償容量Ｃ１が存在す
る。また、図２に示すように、位相補償容量部４のＳｉ
基板１とエピタキシャル層２との間に位相補償容量Ｃ１
に付随する寄生容量Ｃ２及び抵抗Ｒ２が存在する。

【０００６】図１は図２の等価回路図であり、Ｒ１は帰
還抵抗を示す。なお、図１及び図２は後述する本発明の
実施形態１に係る半導体装置を示す図面であり、その特
徴点については後述する。

【０００７】図６は、図１及び図２に示すような帰還回
路の高速度を表す項目である利得（｜Ａ｜）−周波数特
性（以下では単に周波数特性と称する）を示す。一般的
な周波数特性の改善つまり帰還回路の高速化は以下のよ
うな方法で行われる。

【０００８】図６において、実線で示す曲線は実際の測
定結果を示しており、破線１、２は周波数特性を模式的
に表している。破線１は、寄生容量Ｃ２の影響を示して
おり、利得は周波数が高くなるに従って減衰し、その割
合はｆ１より高い周波数ではオーバ６ｄＢ、ｆ２より高
い部分では１２ｄＢ、更に１８ｄＢ…と続く。

【０００９】ここで、破線１に対するｆ１、ｆ２の周波
数点は極と呼ばれ、この極の周波数は、実際の回路内で
は、図７に示すような帰還抵抗Ｒ１と寄生容量Ｃ２を有
する回路で表される。この回路の伝達関数Ｖ_O／Ｖ_iは、
下記（２）式で表される。

【００１０】 Ｖ_O／Ｖ_i＝１／（１＋ω・Ｃ２・Ｒ１） …（２） また、極の周波数ｆ_pは、下記（３）式で表される。

【００１１】 ｆ_p＝１／（２π・Ｃ２・Ｒ１） …（３） これに対して、位相補償容量Ｃ１と帰還抵抗Ｒ１とを有
する等価回路は、図８に示すようになり、この回路の伝
達関数Ｖ_O／Ｖ_iは、下記（４）式で表される。

【００１２】 Ｖ_O／Ｖ_i＝Ｒ２（１＋ω・Ｃ１・Ｒ１）／（Ｒ１＋Ｒ２＋ω・Ｃ１・Ｒ１・Ｒ ２） ＝１／｛１／Ｒ２（１＋ω・Ｒ１・Ｃ１）＋１｝ …（４） この回路における利得は図６中の波線２に示すように、
ｆ１より高い周波数で６ｄＢの傾きで上昇する。ここで
の破線２に対するｆ１、ｆ２の周波数点を０点と呼び、
その周波数ｆ₀は、下記（５）式で表される。

【００１３】 ｆ₀＝１／（２π・Ｃ１・Ｒ１） …（５） 図６において、波線１と波線２とを組み合わせると、実
際の周波数特性に類似した破線３になり、この０点と極
を組み合わせることで周波数特性の帯域を伸ばすことが
できる。つまり、０点と極を高周波数に持っていくと、
帰還回路の高速化を図ることができるのである。

【００１４】そして、そのためには、上記（３）式から
わかるように、寄生容量Ｃ２の値を小さく又は寄生容量
Ｃ２の影響を小さくしてやればよい。

【００１５】

【発明が解決しようとする課題】ところで、図１に示す
ような帰還回路の場合、帰還抵抗Ｒ１、位相補償容量Ｃ
１及び位相補償容量Ｃ１に付随する寄生容量Ｃ２が極の
発生周波数に大きく影響を与えている。

【００１６】ここで、寄生容量Ｃ２はＳｉ基板１とエピ
タキシャル層２間に広がる空乏層により発生し、この空
乏層はＳｉ基板１の比抵抗が低いほど狭くなり、寄生容
量Ｃ２の値も大きくなる。また、寄生容量Ｃ２はＳｉ基
板１とエピタキシャル層２が接する面積に依存し、この
接触面積が大きいほど寄生容量値Ｃ２は大きくなる。

【００１７】しかし、寄生容量Ｃ２を小さくするため
に、回路全体のＳｉウェハー基板１の比抵抗を高くする
と、回路部５，５で高電流が瞬間的に流れるラッチアッ
プを誘発するおそれがある。

【００１８】そこで、従来知られた方法では、図９に示
すように、回路部５，５及び位相補償容量部４を含むＳ
ｉ基板１の表面近傍に低比抵抗の埋め込み層６を形成
し、これにより、回路部５，５の基板比抵抗を部分的に
下げていた。

【００１９】しかしながら、この従来方法では、位相補
償容量部４にも低比抵抗の埋め込み層６を形成していた
ため、この部分における比抵抗が低く、寄生容量Ｃ２は
大きい。この結果、極が低周波数で発生し、周波数特性
を高帯域化することが困難であるため、帰還回路の高速
化を十分に図ることができなかったのが現状である。

【００２０】本発明は、このような現状に鑑みてなされ
たものであり、位相補償容量に付随する寄生容量を低減
することができ、結果的に周波数特性の高帯域化が図
れ、デバイスの高速化を図ることができる半導体装置を
提供することを目的とする。

【００２１】

【課題を解決するための手段】本発明の半導体装置は、
寄生容量を低減するため高比抵抗のシリコン基板を用
い、該シリコン基板上に、帰還抵抗に並列に接続された
位相補償容量部と、他の回路部とが搭載された半導体装
置において、該シリコン基板上にはエピタキシャル層が
形成され、該位相補償容量部以外の回路部における該シ
リコン基板と該エピタキシャル層との間に低比抵抗の埋
め込み層が形成されており、そのことにより上記目的が
達成される。

【００２２】また、本発明の半導体装置は、帰還抵抗に
並列に接続された一対の位相補償容量部を２組以上有
し、これらの位相補償容量部と、他の回路部とが同一基
板上に搭載された半導体装置において、該一対の位相補
償容量部の電極部を共通化してなり、そのことにより上
記目的が達成される。

【００２３】好ましくは、前記一対の位相補償容量部の
内の一方の位相補償容量部の位相補償容量をＣｓ１、他
方の位相補償容量部の位相補償容量をＣｓ２、両位相補
償容量部に付随する寄生容量をＣｓ３とした場合に、下
記（１）式の関係が成立するように Ｃｓ１＋Ｃｓ３＝Ｃｓ２ …（１） 構成する。

【００２４】好ましくは、前記基板が高比抵抗のシリコ
ン基板であり、該シリコン基板上にはエピタキシャル層
が形成され、前記位相補償容量部以外の前記他の回路部
における該シリコン基板と該エピタキシャル層との間に
低比抵抗の埋め込み層が形成されている構成とする。

【００２５】また、好ましくは、前記帰還抵抗と該帰還
抵抗に並列に接続された前記位相補償容量部とからなる
帰還回路の入力電流源がフォトダイオードである構成と
する。

【００２６】以下に本発明の作用を説明する。

【００２７】位相補償容量部以外の回路部におけるシリ
コン基板（Ｓｉ基板）とエピタキシャル層との間に低比
抵抗の埋め込み層を形成する構成によれば、位相補償容
量部以外の回路部では、Ｓｉ基板の比抵抗が低くなって
いるため、ラッチアップは抑制される。一方、位相補償
容量部には低比抵抗の埋め込み層は形成されていないた
め、位相補償容量に付随する寄生容量は低減される。

【００２８】従って、上記構成によれば、上記（３）式
より寄生容量による極の発生点を高周波数に持っていく
ことが可能になる。また、上記（５）式による０点の発
生周波数を高周波数で極発生周波数と組み合わせること
で帰還回路の周波数帯域を伸ばすことが可能になる。

【００２９】この結果、デバイスの高速化を図ることが
できるので、例えば、ＣＤ−ＲＯＭ用ピックアップシス
テムの受光増幅装置として好適な半導体装置を実現する
ことができる。

【００３０】また、帰還抵抗に並列に接続された一対の
位相補償容量部を２組以上有し、これらの位相補償容量
部と、他の回路部とが同一基板上に搭載された半導体装
置において、一対の位相補償容量部の電極部を共通化す
る構成によれば、両位相補償容量部を組み合わせた占有
面積を低減でき、その分、Ｓｉ基板とエピタキシャル層
とが接する面積を小さくすることができるので、寄生容
量を低減することが可能になる。従って、この構成によ
っても、デバイスの高速化を図ることができるので、例
えば、ＣＤ−ＲＯＭ用ピックアップシステムの受光増幅
装置として好適な半導体装置を実現することができる。

【００３１】また、一対の位相補償容量部の内の一方の
位相補償容量部の位相補償容量をＣｓ１、他方の位相補
償容量部の位相補償容量をＣｓ２、両位相補償容量部に
付随する寄生容量をＣｓ３とした場合に、上記（１）式
の関係が成立するように構成すると、後述する理由によ
り寄生容量の影響を低減することができるので、この構
成によっても、デバイスの高速化を図ることができるの
で、例えば、ＣＤ−ＲＯＭ用ピックアップシステムの受
光増幅装置として好適な半導体装置を実現することがで
きる。

【００３２】また、上記の各構成を組み合わせると、寄
生容量を一層効率よく低減できるので、その分、より一
層デバイスの高速化を図ることができる。

【００３３】また、入力電流源としてフォトダイオード
を用いる場合は、その寄生容量を低減するために、Ｓｉ
基板の比抵抗を高くすることがあり、この場合には、本
発明と併用できる利点がある。

【００３４】

【発明の実施の形態】以下に本発明の実施の形態を図面
に基づき具体的に説明する。

【００３５】（実施形態１）図１及び図２は本発明半導
体装置の実施形態１を示す。上述のように、図１及び図
２は、ＣＤ−ＲＯＭに搭載される受光増幅装置を構成す
る帰還回路とその位相補償容量部を示す。

【００３６】図２において、高比抵抗のＳｉ基板１上に
はエピタキシャル層２が形成され、このエピタキシャル
層２は高濃度の分離拡散層３，３によって複数の領域に
仕切られている。エピタキシャル層２の分離拡散層３，
３間に位置する領域には、位相補償容量部４が形成さ
れ、その側方には他の回路部５，５が形成されている。

【００３７】位相補償容量部４は、電極１（４１），電
極２（４２）及び絶縁体４３で構成され、電極１（４
１），電極２（４２）間に位相補償容量Ｃ１が存在す
る。また、図２に示すように、位相補償容量部４のＳｉ
基板１とエピタキシャル層２との間に位相補償容量Ｃ１
に付随する寄生容量Ｃ２及び抵抗Ｒ２が存在する。

【００３８】図１は図２の等価回路図であり、Ｒ１は帰
還抵抗を示す。

【００３９】上記構成に加えて、本実施形態１の半導体
装置においては、位相補償容量部４以外の回路部５，５
におけるＳｉ基板１とエピタキシャル層２との間に低比
抵抗の埋め込み層６が形成されており、この点で、位相
補償容量部４にも低比抵抗の埋め込み層６が形成されて
いる図９の従来例とは明確に異なっている。

【００４０】このため、本実施形態１の構成によれば、
位相補償容量部４以外の回路部５，５では、Ｓｉ基板１
の比抵抗が低くなっているため、ラッチアップは抑制さ
れる。一方、位相補償容量部４には低比抵抗の埋め込み
層６は形成されていないため、寄生容量Ｃ２は低減され
る。

【００４１】従って、本実施形態１の構成によれば、上
記（３）式より寄生容量Ｃ２による極の発生点を高周波
数に持っていくことが可能になる。また、上記（５）式
による０点の発生周波数を高周波数で極発生周波数と組
み合わせることで帰還回路の周波数帯域を伸ばすことが
可能になる。

【００４２】よって、本実施形態１によれば、デバイス
の高速化を図ることができるので、ＣＤ−ＲＯＭ用ピッ
クアップシステムの受光増幅装置として好適な半導体装
置を実現することができる。

【００４３】（実施形態２）図３〜図５は本発明半導体
装置の実施形態２を示す。本実施形態２の半導体装置
は、図３及び図４（ｂ）に示すように、帰還抵抗Ｒ３，
Ｒ４に並列に接続された一対の位相補償容量部４−１，
４−２を有し、両位相補償容量部４−１，４−２の電極
部は共通化されている。即ち、図４（ｂ）に示すよう
に、隣接する一対の位相補償容量部４−１，４−２は電
極１（４１）を共用する構成になっている。

【００４４】なお、その他の構成については、実施形態
１の構成とほぼ同様であるので、対応する部分に同一の
符号を付し、重複する説明は省略する。

【００４５】上記のように、隣接する一対の位相補償容
量部４−１，４−２の電極１（４１）を共用すると、以
下に示す理由により位相補償容量部４−１，４−２に付
随する寄生容量の影響を低減することができる。

【００４６】まず、帰還抵抗と帰還抵抗に並列に接続さ
れた位相補償容量部を２つ有する帰還回路の場合、従来
では、図４（ａ）に示すように、２つの位相補償容量部
４−１，４−２は独立している。このため、それぞれの
位相補償容量部４−１，４−２に電極１（４１）が必要
になる。この結果、寄生容量に起因するＳｉ基板１とエ
ピタキシャル層２とが接する面積は広くなる。

【００４７】これに対して、本実施形態２の半導体装置
では、図４（ｂ）に示すように、隣接する一対の位相補
償容量部４−１，４−２はそれぞれの電極１（４１）を
共用しており、両位相補償容量部４−１，４−２を組み
合わせた占有面積は、同図（ａ）の場合に比べて小さく
なっている。よって、その分、Ｓｉ基板１とエピタキシ
ャル層２とが接する面積を小さくすることができるの
で、寄生容量を低減することが可能になる。

【００４８】なお、図４（ａ）において、同図（ｂ）と
対応する部分には同一の符号を付してある。

【００４９】更に、図４（ｂ）に示す構成の場合、以下
の方法で寄生容量の影響を低減することができる。図５
は図４（ｂ）に示す構成の位相補償容量部４−１，４−
１を有する帰還回路の等価回路を示す。

【００５０】今、図３，図４（ｂ）及び図５に示すよう
に、帰還抵抗をＲ３，Ｒ４とし、位相補償容量部４−１
の位相補償容量をＣｓ１，位相補償容量部４−２の位相
補償容量をＣｓ２とし、位相補償容量部４−１，４−２
に付随する寄生容量をＣｓ３とすると、図５に示す等価
回路の伝達関数Ｖ_O／Ｖ_iは、下記（６）式で表される。

【００５１】 Ｖ_O／Ｖ_i＝Ｒ４×｛１＋（Ｃｓ１＋Ｃｓ３）×Ｒ３｝／（１＋Ｃｓ１・Ｒ３） ・（１＋Ｃｓ２・Ｒ３） …（６） 上記（６）式において、Ｃｓ１＋Ｃｓ３＝Ｃｓ２が成立
するように、各容量値を設定すると、（６）式中から寄
生容量Ｃｓ３が消去されるので、寄生容量Ｃｓ３の影響
を低減することができる。

【００５２】その場合の伝達関数Ｖ_O／Ｖ_iは、下記
（７）式で表される。

【００５３】 Ｖ_O／Ｖ_i＝Ｒ４／（１＋Ｃｓ１・Ｒ３） …（７） （その他の実施形態）上記実施形態２では、位相補償容
量部以外の回路部５におけるＳｉ基板１とエピタキシャ
ル層２との間に低比抵抗の埋め込み層６を形成する点に
ついては言及していないが、実施形態２においても、こ
のような構成をとることが可能である。即ち、本発明に
おいては、実施形態１と実施形態２との構成を組み合わ
せた構成をとることも可能である。このような構成によ
れば、両実施形態の効果の相乗的な効果を奏することが
できるので、寄生容量を低減し、デバイスの高速化を図
る上で一層有利になる。

【００５４】また、上記の実施形態２では、一対の位相
補償容量部４−１，４−２が１組設けられている場合に
ついて説明したが、一対の位相補償容量部４−１，４−
２が２組以上設けられている場合にも本発明を同様に適
用できることは勿論である。

【００５５】また、上記実施形態１のように、位相補償
容量部４以外の回路部５におけるＳｉ基板１とエピタキ
シャル層２との間に低比抵抗の埋め込み層６を形成する
構成をとる半導体装置の場合、帰還回路の入力電流源と
してフォトダイオードを用いると、実施する上で特に好
ましいものになる。

【００５６】即ち、入力電流源としてフォトダイオード
を用いる場合は、その寄生容量を低減するために、Ｓｉ
基板の比抵抗を高くすることがあり、このような場合に
は、本発明と併用できるからである。

【００５７】

【発明の効果】請求項１記載の半導体装置によれば、位
相補償容量部以外の回路部におけるＳｉ基板とエピタキ
シャル層との間に低比抵抗の埋め込み層を形成する構成
をとるので、位相補償容量部以外の回路部では、Ｓｉ基
板の比抵抗が低くなっているため、ラッチアップは抑制
される一方、位相補償容量部には低比抵抗の埋め込み層
は形成されていないため、位相補償容量に付随する寄生
容量は低減される。

【００５８】従って、本発明によれば、上記（３）式よ
り寄生容量による極の発生点を高周波数に持っていくこ
とが可能になり、また、上記（５）式による０点の発生
周波数を高周波数で極発生周波数と組み合わせることで
帰還回路の周波数帯域を伸ばすことが可能になるので、
デバイスの高速化を図ることができる。

【００５９】よって、本発明によれば、例えば、ＣＤ−
ＲＯＭ用ピックアップシステムの受光増幅装置として好
適な半導体装置を実現することができる。

【００６０】また、請求項２記載の半導体装置によれ
ば、帰還抵抗に並列に接続された一対の位相補償容量部
を２組以上有し、これらの位相補償容量部と、他の回路
部とが同一基板上に搭載された半導体装置において、一
対の位相補償容量部の電極部を共通化する構成をとるの
で、両位相補償容量部を組み合わせた占有面積を低減で
き、その分、Ｓｉ基板とエピタキシャル層とが接する面
積を小さくすることができるので、寄生容量を低減する
ことが可能になる。従って、本発明によっても、デバイ
スの高速化を図ることができるので、例えば、ＣＤ−Ｒ
ＯＭ用ピックアップシステムの受光増幅装置として好適
な半導体装置を実現することができる。

【００６１】また、請求項３記載の半導体装置によれ
ば、一対の位相補償容量部の内の一方の位相補償容量部
の位相補償容量をＣｓ１、他方の位相補償容量部の位相
補償容量をＣｓ２、両位相補償容量部に付随する寄生容
量をＣｓ３とした場合に、上記（１）式の関係が成立す
るように構成しているので、寄生容量の影響を低減する
ことができる。従って、本発明によっても、デバイスの
高速化を図ることができるので、例えば、ＣＤ−ＲＯＭ
用ピックアップシステムの受光増幅装置として好適な半
導体装置を実現することができる。

【００６２】また、請求項１記載の発明と、請求項２又
は請求項３記載の発明を組み合わせる構成によれば、寄
生容量を一層効率よく低減できるので、その分、より一
層デバイスの高速化を図ることができる。

【００６３】また、特に請求項５記載の半導体装置によ
れば、入力電流源としてフォトダイオードを用いる構成
をとるので、フォトダイオードの寄生容量の低減をも併
せて行える利点がある。

【図面の簡単な説明】

【図１】本発明半導体装置の実施形態１を示す回路図。

【図２】本発明半導体装置の実施形態１を示す位相補償
容量部の断面図。

【図３】本発明半導体装置の実施形態２を示す回路図。

【図４】（ａ）は位相補償容量部を２つ有する従来例を
示す断面図、（ｂ）は本発明半導体装置の実施形態１を
示す位相補償容量部の断面図。

【図５】本発明の実施形態２を示す等価回路図。

【図６】帰還回路の利得−周波数特性を示すグラフ。

【図７】帰還抵抗Ｒ１と寄生容量Ｃ２とを有する等価回
路図。

【図８】帰還抵抗Ｒ１と位相補償容量Ｃ１とを有する等
価回路図。

【図９】従来の半導体装置の位相補償容量部の断面図。

【符号の説明】

１ Ｓｉ基板 ２ エピタキシャル層 ３ 高濃度拡散領域 ４ 位相補償容量部 ５ その他の回路部 ６ 低比抵抗の埋め込み層 Ｃ１ 位相補償容量 Ｃ２ 寄生容量 Ｒ１ 帰還抵抗

Claims (5)

【特許請求の範囲】
1. 【請求項１】 寄生容量を低減するため高比抵抗のシリ
   コン基板を用い、該シリコン基板上に、帰還抵抗に並列
   に接続された位相補償容量部と、他の回路部とが搭載さ
   れた半導体装置において、 該シリコン基板上にはエピタキシャル層が形成され、該
   位相補償容量部以外の回路部における該シリコン基板と
   該エピタキシャル層との間に低比抵抗の埋め込み層が形
   成されている半導体装置。
2. 【請求項２】 帰還抵抗に並列に接続された一対の位相
   補償容量部を２組以上有し、これらの位相補償容量部
   と、他の回路部とが同一基板上に搭載された半導体装置
   において、 該一対の位相補償容量部の電極部を共通化した半導体装
   置。
3. 【請求項３】 前記一対の位相補償容量部の内の一方の
   位相補償容量部の位相補償容量をＣｓ１、他方の位相補
   償容量部の位相補償容量をＣｓ２、両位相補償容量部に
   付随する寄生容量をＣｓ３とした場合に、下記（１）式
   の関係が成立するようにした Ｃｓ１＋Ｃｓ３＝Ｃｓ２ …（１） 請求項２記載の半導体装置。
4. 【請求項４】 前記基板が高比抵抗のシリコン基板であ
   り、該シリコン基板上にはエピタキシャル層が形成さ
   れ、前記位相補償容量部以外の前記他の回路部における
   該シリコン基板と該エピタキシャル層との間に低比抵抗
   の埋め込み層が形成されている請求項２又は請求項３記
   載の半導体装置。
5. 【請求項５】 前記帰還抵抗と該帰還抵抗に並列に接続
   された前記位相補償容量部とからなる帰還回路の入力電
   流源がフォトダイオードである請求項１又は請求項４記
   載の半導体装置。