JPH1197494A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH1197494A
JPH1197494A JP9253006A JP25300697A JPH1197494A JP H1197494 A JPH1197494 A JP H1197494A JP 9253006 A JP9253006 A JP 9253006A JP 25300697 A JP25300697 A JP 25300697A JP H1197494 A JPH1197494 A JP H1197494A
Authority
JP
Japan
Prior art keywords
wafer
pressing
probe
inspection
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9253006A
Other languages
English (en)
Inventor
Ryuji Kono
竜治 河野
Tetsuo Kumazawa
鉄雄 熊沢
Makoto Kitano
誠 北野
Akihiko Ariga
昭彦 有賀
Yuji Wada
雄二 和田
Naoto Ban
直人 伴
Shuji Shibuya
修二 渋谷
Yasuhiro Motoyama
康博 本山
Kunio Matsumoto
邦夫 松本
Susumu Kasukabe
進 春日部
Terutaka Mori
照享 森
Hidetaka Shigi
秀孝 志儀
Takayoshi Watabe
隆好 渡部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP9253006A priority Critical patent/JPH1197494A/ja
Priority to TW087115283A priority patent/TW498533B/zh
Priority to KR1019980038185A priority patent/KR100344490B1/ko
Priority to US09/157,153 priority patent/US6197603B1/en
Publication of JPH1197494A publication Critical patent/JPH1197494A/ja
Priority to US09/653,624 priority patent/US6455335B1/en
Priority to US10/171,695 priority patent/US6566150B2/en
Priority to US10/411,283 priority patent/US7198962B2/en
Pending legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R3/00Apparatus or processes specially adapted for the manufacture or maintenance of measuring instruments, e.g. of probe tips
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02General constructional details
    • G01R1/06Measuring leads; Measuring probes
    • G01R1/067Measuring probes
    • G01R1/073Multiple probes
    • G01R1/07307Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card
    • G01R1/0735Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card arranged on a flexible frame or film

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Measuring Leads Or Probes (AREA)

Abstract

(57)【要約】 【課題】 多数の集積回路あるいは大寸法の集積回路を
同時にプローブ検査することにより信頼性、生産性をた
めた半導体装置およびその製造方法を提供する。 【解決手段】 プローブ検査工程および/またはバーン
イン検査工程において、押圧部材を用いて薄膜に設けら
れた複数のプローブをウェーハに押圧する時には押圧部
材のウェーハ側とは反対側の面の複数の箇所に押圧荷重
を負荷させる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特に、検査工程の改善により半導体
装置の歩留まり向上を図った半導体装置及びその製造方
法に関する。
【0002】
【従来の技術】現在、一般的な半導体装置は次の工程に
より製造されている。 ・ウェ−ハに多数の素子を形成する素子形成工程 ・ウェ−ハに形成された多数の素子をプローブ検査(導
通検査)するプローブ検査工程 ・プローブ検査工程終了後、ウェ−ハをダイシング(集
積回路ごとに切断)して複数のチップとするダイシング
工程 ・チップごとに半導体装置としてパッケージするパッケ
ージ工程 ・半導体装置をバーンイン検査(熱負荷検査)するバー
ンイン検査工程 上記工程のうち、プローブ検査工程とは、プローブ装置
のプローブ形成面と、ウェ−ハの被検査面とを対向さ
せ、プローブとウェ−ハの電極パッドとを接触させて電
気信号の導通を検査するものである。プローブには、先
端径数十μmのタングステン製ワイヤや、ポリイミド薄
膜中にエッチングなどの手法を用いて形成した金属突起
などが用いられる。各プローブは、ウェ−ハの電極パッ
ドを通常1ないし20gf程度の荷重で押圧する。
【0003】プローブ群を円盤状多層配線ガラスエポキ
シ基板に設置した状態のものはプローブカードと呼ば
れ、特にポリイミド薄膜中にエッチングなどの手法を用
いて形成した金属突起を用いたプローブカードはメンブ
レンプローブカードと呼ばれる。
【0004】メンブレンプローブカードに関する従来技
術の典型例として、以下のようなものがある。
【0005】〔日本アビオニクス(株)(Packard Hugh
es)カタログ〕この従来公知技術(以下、従来技術1と
いう)では、薄膜(Membrane)周囲を剛板(Stiffner)
で固定し、プローブ群(Contacts)形成部分裏面に押圧
板(Pressure Plate)を配置・固定し、押圧板上面中央
に、ウェ−ハに相応の荷重を付与するためのスプリング
(Spring)が配されている。スプリングと押圧板との間
には押圧板中央部にセンターピボット(Center Pivot)
が一カ所設けられている。
【0006】〔HOYA PROBE TECHNOROGY メンブレンプ
ローブカードカタログ〕この従来技術(以下、従来技術
2という)では、メンブレンと押圧板の間にエラストマ
(弾性体)を介在させ、プローブ(バンプ)高さの多少
のばらつきを吸収させている。
【0007】また従来技術1と同様、押圧板およびメン
ブレンは押圧板中央の1つのピボットにより支えられて
おり、たとえ押圧板とウェ−ハの被検査面との平行がず
れた場合でも、プローブとウェ−ハが接触した瞬間にセ
ンターピボットを支点として、押圧板が被検査面に追従
して回転するよう配慮してある旨の記述がある。
【0008】
【発明が解決しようとする課題】しかしながら、上記の
半導体装置の製造方法には、信頼性、生産性の面で次の
ような問題がある。
【0009】〔プローブ検査工程〕上記の従来技術1、
2では、一枚のウェーハ上において一括検査が可能な素
子数はこれまで1ないし4個に限られており、ウェ−ハ
上の全素子を検査するために、多くの繰り返しの押圧動
作を必要とした。一括検査素子数がこのように限られる
理由を以下に述べる。
【0010】プローブ検査されるウェ−ハの電極パッド
は、Si上に堆積形成された厚さ0.8ないし1μm程度
と薄いAl薄膜であり、かつその表面には、大気放置によ
り不導体である自然酸化膜が形成されている。プローブ
検査を行う領域の全パッドに対して良好なプローブ接触
を行わせるためには、個々のプローブと電極パッドとが
接触したときの押圧荷重(もしくは押し付け量)を適正
値にコントロールすることが重要である。この押圧荷重
の適正値は、押圧面内すなわち押圧板の面積内において
荷重最大のプローブがAl薄膜を貫通してAl薄膜よりも下
層のたとえばSi基板に達してそれを傷つけることなく、
かつ荷重最小のプローブが自然酸化膜を破壊してAl薄膜
に達し、導通を得ることとして決定される。これらの荷
重値は、プローブの先端形状(曲率)、Al薄膜硬度など
に影響される。
【0011】以下、図1および表1を用いて従来技術に
おける押圧荷重のばらつき(以下、ばらつきという)の
要因とばらつき吸収機構を説明する。図1は、従来の典
型的なメンブレンプローブカードの構造概念と、押圧領
域を拡大したときに問題となる荷重ばらつきの要因を示
す、押圧機構とウェ−ハの断面図である。
【0012】プローブ1群は単層もしくは複数層配線の
施されたポリイミドなどの薄膜2内に形成され、薄膜2
はエラストマ3を介して1つの押圧板4に接合されてい
る。押圧板4は通常その上部中央で一つのピボット5と
点接触しており、ピボット5はスプリング6を介して固
定端7に接続されている。薄膜2の周辺部は円盤状の多
層配線ガラスエポキシ基板と電気的・機械的に接続され
る。また固定端7は同基板に機械的に接続される。
【0013】ばらつきの要因にはプローブ高さの個体
差、押圧面(プローブ形成面とウェーハ表面)の相対
的勾配、ウェ−ハ(もしくはプローブ形成面)の凹凸
(反り)、高さ方向の押圧量(位置決め)誤差があ
る。以下、順序に従って説明する。
【0014】プローブ高さの個体差 薄膜プローブ製造上の誤差によって生じる各プローブご
との高さの違いであり、通常数ないし十数μm程度の値
である。
【0015】押圧面の相対的勾配 プローブカードを装置に組み込んだ際の傾き、ガラスエ
ポキシ基板自体の反り、ウェ−ハチャック面の傾きなど
により生じる、押圧面と被検査面(ウェ−ハ表面)との
相対的な勾配である。
【0016】ウェ−ハ(もしくはプローブ形成面)の
凹凸(反り) Siインゴットからウェ−ハをスライスする際の応力解放
や、ウェ−ハに素子の回路を形成する際の応力などによ
り生じたウェ−ハの面外変形量であり、量産プロセスで
は例えば直径6in.のウェ−ハの場合で数百μmまで許容
される。より大きな直径のウェ−ハではより大きな値と
なる。一方、プローブ形成面の凹凸は主としてメンブレ
ンシートを押圧板に貼り付ける工程において生じる。
【0017】高さ方向の押圧量(位置決め)誤差 プローブと電極パッドとを接触させるためのウェ−ハチ
ャックの高さ方向移動量の繰り返し精度であり、通常±
数μm程度の値である。
【0018】また、プローブ検査は通常ウェーハを10
0ないし150℃に加熱した状態で行われる。このと
き、プローブカードもその影響を受けて暖められ、その
結果主としてガラスエポキシ基板が面外に反るといった
現象が生じる場合があり、これも押圧量をばらつかせる
大きな原因となる。
【0019】一方上記のような従来のメンブレンプロー
ブカードには、これら個々のばらつき要因に対応したば
らつき吸収機構が設けられている。各要因とばらつき吸
収機構との対応、すなわち各ばらつき吸収機構の設置目
的は表1に示したとおりである。
【0020】
【表1】
【0021】エラストマは局所的な大曲率の弾性変形、
ピボットはてこ、またスプリングは押圧板全体の高さ調
整の各作用をもたらし、各ばらつき要因を吸収する。プ
ローブ検査効率を向上させ、半導体装置の生産性を高め
るためには、プローブカードの押圧領域を拡大して一括
検査可能素子数を増加させることが有効である。
【0022】しかし、従来構造のままで、押圧板および
薄膜の寸法を拡大することによって押圧領域の拡大を図
ろうとすると、それに伴って表1に示したばらつきの主
要因のうち特に2と3、すなわち押圧面の相対的勾配、
および押圧面・ウェ−ハ面(もしくはプローブ形成面)
の凹凸(反り)の影響が増加し、押圧加重のばらつきが
大きくなる。また、必要な総押圧荷重値は検査領域の増
大に比例して大きくなるので、その結果ピボットの摺動
摩擦力が増大し、相対的勾配に対する追従性能が低下す
る。
【0023】さらに、勾配や凹凸の具合によって時間的
に最も早くウェ−ハに接触したプローブには、全プロー
ブに均等分配されるべき過大な荷重が過渡的・集中的に
作用するため、ウェ−ハのSi基板の破損、過大な磨耗に
よる寿命(耐用検査回数)の著しい低下を招く。
【0024】これらの現象は、プローブカードの寿命を
低下させてリペアやメンテナンスに大きなコストを発生
させるばかりでなく、プローブ検査被検査体であるウェ
−ハ(素子)の損傷を招く原因にもなり、一括同時検査
素子数増大の妨げとなっていた。従って、従来構造のま
までより大領域の一括同時検査を行うことは実質困難で
あり、同時に一定値以上の大きさの素子はそれ一つを同
時検査することそのものが不可能であった。
【0025】〔バーンイン検査工程の問題点〕バーンイ
ン検査工程は、パッケージングされた半導体装置に対し
て行っている。従って、ウェ−ハ状態で熱ストレスによ
る初期不良を内在しているチップもパッケージングされ
てしまうため、無駄なコストが発生している。
【0026】本発明の課題は、より大領域のプローブを
一括して押圧しても荷重ばらつき量を許容値内におさ
え、多数の集積回路、あるいは大寸法の集積回路を同時
にプローブ検査/バーンイン検査することにより信頼
性、生産性を高めた半導体装置およびその製造方法を提
供することである。
【0027】また、本発明の他の課題は、ウェ−ハ状態
で熱ストレスによる初期不良を内在しているチップをパ
ッケージングすることなく、また、バーンイン検査の工
程を省力することにより生産性を高めた半導体装置およ
びその製造方法を提供することである。
【0028】
【課題を解決するための手段】上記の課題は以下の構成
により解決できる。 (1) 半導体装置の製造方法において、ウェーハに多
数の素子を形成する素子形成工程と、前記多数の素子が
形成されたウェーハをプローブ検査(導通検査)するプ
ローブ検査工程と、前記多数の素子が形成されたウェー
ハをバーンイン検査(熱負荷検査)するバーンイン検査
工程と、前記プローブ検査工程および前記バーンイン検
査工程が終了した後、前記ウェーハをダイシングして複
数のチップとするダイシング工程とを有すること。
【0029】この製造方法によれば、バーンイン検査が
ウェーハ状態で行えるため、樹脂封止型半導体装置の製
造工程においては、従来の最終製品状態でのバーンイン
検査に較べ、加熱炉が小型化でき、加熱量も少なくする
ことができるので半導体装置の生産性を高めることがで
きる。
【0030】また、この製造方法によれば、バーンイン
検査はウェーハ状態で熱ストレスによる初期不良を内在
しているチップを除去することができるため、熱ストレ
スによる初期不良を内在しているチップをパッケージン
グすることがなく、無駄なコストの発生を防止すること
ができる。
【0031】(2) (1)において、前記プローブ検
査工程および前記バーンイン検査工程が終了した後、前
記ウェーハの素子形成面に素子保護部材および/または
外部接続端子を取付け、その後に前記ダイシング工程を
行うこと。
【0032】この製造方法によれば、ウェーハ状態状態
で外部接続端子が取付けられているので、ダイシング工
程が終了した時点で半導体装置が完成するため、半導体
装置の生産性を高めることができる。
【0033】(3) ウェーハに多数の素子を形成する
素子形成工程と、前記多数の素子が形成されたウェーハ
をプローブ検査(導通検査)するプローブ検査工程と、
前記多数の素子が形成されたウェーハをバーンイン検査
(熱負荷検査)するバーンイン検査工程とを備えた半導
体装置の製造方法において、前記プローブ検査工程およ
び/または前記バーンイン検査工程には、押圧部材を用
いて薄膜に設けられた複数のプローブを前記ウェーハに
押圧する押圧工程を有し、前記複数のプローブを押圧す
る時には前記押圧部材の前記ウェーハ側とは反対側の面
の複数の箇所に押圧荷重を負荷させること。
【0034】(4) (1)または(2)において、前
記プローブ検査工程および/または前記バーンイン検査
工程には、押圧部材を用いて薄膜に設けられた複数のプ
ローブを前記ウェーハに押圧する押圧工程を有し、前記
複数のプローブを押圧する時には前記押圧部材の前記ウ
ェーハ側とは反対側の面の複数の箇所に押圧荷重を負荷
させること。
【0035】これらの製造方法によれば、ウェーハに凹
凸が存在していても、押圧によるウェーハへの荷重ばら
つきを許容値内に制御することができるため、一回の検
査工程で確実に多数の素子を検査することができ、半導
体装置の信頼性、生産性を高めることができる。
【0036】なお、ここで押圧部材とは、薄膜に設けら
れた複数のプローブを前記ウェーハに押圧する部材のこ
とであり、押圧部材を薄膜に取り付けるための材料(エ
ラストマ等)は含まない。
【0037】(5) (3)または(4)において、前
記押圧部材は複数個あること。 (6) (3)または(4)において、前記押圧部材は
複数個あり、前記複数のプローブを押圧する時には前記
複数個の押圧部材の各々の前記ウェーハ側とは反対側の
面に押圧荷重を負荷させること。
【0038】これらの製造方法によれば、押圧部材が複
数個であることから、凹凸吸収能力を高めることができ
信頼性、生産性を高めた半導体装置を製造することがで
きる。また、過渡的な荷重集中によるウェ−ハの破損、
プローブの寿命低下といった不都合を回避することがで
きる。これは、たとえ一時的に一部のプローブのみに重
量体の自重(押圧荷重)が作用したとしても、一重量体
により付与される総荷重は同重量体の自重(押圧荷重)
の範囲内であるからである。
【0039】(7) (3)または(4)において、前
記押圧荷重を負荷させるために一つの重量体を用い、前
記押圧部材の前記ウェーハ側とは反対側の面と前記重量
体とを複数の弾性体で接続したこと。
【0040】(8) (3)または(4)において、前
記押圧部材は複数個あり、前記押圧荷重を負荷させるた
めに一つの重量体を用い、前記複数個の押圧部材の各々
の前記ウェーハ側とは反対側の面と前記重量体とを弾性
体で接続したこと。
【0041】これらの製造方法によれば、重量体が一つ
であることから構造の単純化が図られるほか、ウェーハ
面方向の重量体の寸法を押圧板の大きさに対応させる必
然性がなくなるため、より大きな(重量の大なる)重量
体を設けることが可能になる。また、ウェーハ面の凹凸
によりフレキシブルに対応するため、重量体として可撓
性のある材質を用いれば、弾性体で吸収できないような
ウェーハ面の凹凸に対しても有効に作用する。
【0042】(9) (1)乃至(8)のいずれかの製
造方法で製造した半導体装置。
【0043】上記によれば、信頼性、生産性を高めた半
導体装置を提供することができる。
【0044】
【発明の実施の形態】以下、本発明の一実施形態を図面
を参照して説明する。本実施形態の半導体装置は次の工
程により製造される。 ・ウェーハに多数の素子を形成する素子形成工程 ・多数の素子が形成されたウェーハをプローブ検査(導
通検査)するプローブ検査工程 ・多数の素子が形成されたウェーハをバーンイン検査
(熱負荷検査)するバーンイン検査工程 ・プローブ検査工程およびバーンイン検査工程が終了し
た後、ウェーハをダイシ ング(集積回路ごとに切断)して複数のチップとするダ
イシング工程以下、各工程ごとにその詳細を説明する。
【0045】〔素子形成工程〕素子形成は単結晶Siイン
ゴットを薄くスライスして表面を鏡面研磨したウェーハ
に対して、製造する素子の仕様ごとに多数の単位工程を
経て行われる。その詳細を述べることは割愛するが、た
とえば一般的なC-MOS(Complrementary MetalOxide S
emiconductor)の場合、大きく分けて、ウェーハ基板の
P型、N型形成工程、素子分離工程、ゲート形成工程、ソ
ース/ドレイン形成工程、配線工程、保護膜形成工程な
どを経て形成される。
【0046】P型、N型形成工程はウェーハ表面にBやPの
イオン打ち込みを行い、後に拡散により表面上で引き延
ばすものである。
【0047】素子分離工程は上記の表面にSi酸化膜を形
成し、領域選択のための窒化膜パターニングを施し、パ
ターニングされない部分の酸化膜を選択的に成長させる
ことにより、個々の微細素子に分離するものである。
【0048】ゲート形成工程は上記の各素子間に厚さ数
nmのゲート酸化膜を形成し、その上部にポリSiをCVD(C
hemical Vapor Deposition)法により堆積した後所定
寸法に加工し、電極を形成するものである。
【0049】ソース/ドレイン形成工程は、ゲート電極
形成後にPやBなどの不純物をイオン打ち込みし、活性化
アニールによってソース/ドレイン拡散層を形成するも
のである。
【0050】配線工程はAl配線や層間絶縁膜などを積み
重ねることにより、上記で分離した各素子を電気的につ
なぎ合わせる工程である。
【0051】保護膜形成工程は上記のようにして形成さ
れた微細素子への外部からの不純物や水分の進入を阻止
したり、後に回路をパッケージングする際の機械的スト
レスからLSIを守るために行う工程であり、回路表面に
保護膜を形成するものである。
【0052】一枚のウェーハは厚さ数百μm、直径4イ
ンチないし8インチ程度の大きさであり、上記の工程を
経てこの表面に例えばDRAM(Dynamic Ramdom Access
Memory)の場合で200ないし400個の回路が形成
される。一つの回路の大きさは一辺数ないし十数mmであ
り、また一回路中には数十ないし数百の電極パッドが設
けられる。各電極パッド表面は一辺数十μmの四辺形を
なしている。
【0053】〔プローブ検査工程〕素子形成工程で形成
した各素子の電気信号の導通を検査する工程であり、通
常、プローブ装置を用いて各プローブを回路中の電極パ
ッドに一つずつ接触させることにより行う。
【0054】図2、図3は、本実施形態で用いる本実施
形態によるプローブ装置の断面構造図およびそれによる
検査方法を示す図である。簡単のため、プローブ数、上
部の押圧機構数などは実際よりも少なくしてある。
【0055】図2に示すように本実施形態で用いるプロ
ーブ装置は、被検査体であるウェ−ハ8を載置するウェ
−ハチャック9と、プローブ系10とから構成されてい
る。プローブ系10は、概略的にいうと、ウェ−ハ8の
電極パッド(図示せず)に接触する複数のプローブ1を
備えた薄膜2と、薄膜2の上方に位置してプローブ1を
押圧する複数の押圧板4aと、薄膜2と押圧板4aとの間
に介在するエラストマ3と、多層配線(図示せず)を備
え薄膜2の周辺部と電気的に接続された円盤状ガラスエ
ポキシ基板(以下、単に基板と記す)12と、各押圧板
4aの上方に位置して自らの自重によってプローブに押
圧のための荷重を付与する重量体13と、重量体13の
安定する静止位置を特定するためのテーパ状座繰り加工
14zを施した本体14とを有するプローブカード15
を、信号伝達部16に固定してなっている。
【0056】一方ウェ−ハチャック9は、ウェ−ハ8を
一時的に固定するための真空吸着機構(図示せず)と、
ウェ−ハ8をプローブに接触させるための高さ方向移動
機構11を備えている。高さ方向移動機構11によって
ウェ−ハチャック9をプローブ系10に対して接近さ
せ、プローブ1群をウェ−ハ8の電極パッドに接触させ
て電気的特性を検査するようになっている。
【0057】薄膜2は、例えばポリイミドフィルムなど
で構成され、公知の方法(例えばエッチング)によりプ
ローブ1群が形成されている。またプローブ1群と基板
12間で電気信号を伝達するためのプリント配線(図示
せず)が施されている。プリント配線は、配線数・配線
密度に応じて複数層設けられる場合もある。
【0058】各押圧板4aは、それぞれ数百μm程度の間
隔を空けてウェ−ハ8の面内方向に一次元もしくは二次
元配置され、薄膜2に接合されている。各押圧板4aの
直上部は、座繰り加工14z部に合わせて形状加工して
本体14の上部より挿入された、重量体13の下部と接
続されている。各押圧板4aの寸法および平面形状は、
それによって押圧される各プローブ1の押圧荷重ばらつ
きが許容値内に収まることとして決定される。すなわ
ち、表1で述べた押圧加重ばらつきの主要因のうち、プ
ローブ高さの個体差および押圧面・ウェ−ハ面の凹凸
(反り)が所定値以下となる領域よりも小さな領域に設
定される。
【0059】本体14は、複数の重量体13を設置して
相応の重量が作用しても変形することのない十分な剛性
および硬度を備えており、押圧によって各重量体13が
繰り返し変位しても、それらを初期位置に精度よく復元
・安定させるためのテーパ状の座繰り加工14z部を設
け、各座繰り14z部にはそれぞれ一つの重量体13が
挿入されている。
【0060】各重量体13の持つべき自重は、プローブ
1の先端形状(曲率)に大きく左右される。プローブ当
たりの必要押圧荷重、当該重量体13に接続される押圧
板4a内のプローブ数、および押圧面積などにより適正
値が決定される。各重量体13は、体積を最小限にして
必要荷重を満足するために、比重が7程度以上と大きな
材質により形成される。各重量体13のウェ−ハに押し
上げられたときの高さ方向移動量(ストローク)の最大
値は、寸法Sにより決定される。
【0061】基板12は、ガラス・エポキシを基材とす
る多層構造体であり、中央部に本体14、薄膜2の形状
・寸法により定められた仕様の貫通孔14aが設けられ
ている。本体14は、基板12の上面に機械的に接続さ
れている。その結果、本体14内の押圧機構の欠落を防
ぐことができる。このプローブ装置によって任意の傾き
および反りを有したウェ−ハをプローブ検査したとき
の、押圧機構についての作用形態を図3を用いて説明す
る。図3は、任意の傾きおよび反りを有したウェ−ハ8
表面がプローブ1群にコンタクトし、各プローブに押圧
荷重が作用した状態の測断面図である。
【0062】図3において、各重量体13はウェ−ハ8
に押し上げられることによって本体14から上方に離脱
している。また各押圧板4aは、押圧面4aaの向きがそ
れぞれの直下部のウェ−ハ8の向きに平行に倣った状態
で安定している。
【0063】この状態において、全てのプローブは常に
荷重ばらつき許容値内に制御される。それは、以下の理
由によって表1に示した全ての加重ばらつきが低減もし
くは排除されるためである。
【0064】〔プローブ高さの個体差およびウェ−
ハの凹凸(反り)〕上記したように設定された1つの押
圧板13の領域内の全プローブ1の加重ばらつきは、常
に上記した許容値内に収められている。
【0065】〔押圧面の相対的勾配〕各押圧面4aa
は、ウェ−ハ8の個々対向する領域の相対的勾配に対し
て平行に倣うので、ばらつき要因とはならなくなる。
【0066】〔高さ方向の位置決め誤差〕ウェ−ハ8
のコンタクトに伴う押圧板4aおよび重量体13の高さ
方向移動量は、押圧加重と無関係なので、ばらつき要因
とはならなくなる。
【0067】さらに、各押圧板4aごとの押圧荷重は、
各押圧板4aに接続する重量体13の重量制御によって
等しく保たれている。
【0068】また、このプローブ装置本実施形態によれ
ば従来技術の項で述べた過渡的な荷重集中によるウェ−
ハの破損、プローブの寿命低下といった不都合を回避す
ることができる。それは、たとえ一時的に一部のプロー
ブのみに重量体の自重が作用したとしても、一重量体に
より付与される総荷重は同重量体の自重の範囲内であ
り、同自重は複数の重量体を設けたことによって低減さ
れているためである。
【0069】次に、この本実施形態のプローブ装置の薄
膜平面形状と各押圧板の配置形態を、図4および図5を
用いて説明する。
【0070】図4は、量産体制におけるウェ−ハ内の素
子および素子内の電極パッド配置の一例を示すウェ−ハ
平面図である。
【0071】図4において、ウェ−ハ8は直径6in.、
8in.、などといった大きさの円形をなしている。その
中に平面配置された個々の長方形が素子8aであり、一
辺長が数ないし十数mm程度である。各素子8a表面には
電極パッド8aa群が配置されている。各電極パッド8aa
の配置ピッチは100μm程度のオーダである(ここで
は明瞭に図示するために素子8aに対して拡大して示し
ている)。
【0072】図5は、図4のウェーハを押圧するための
プローブ装置用薄膜の一例を示す平面図である。各プロ
ーブ1は、個々の電極パッドの配置に合致した位置に設
けられている。網掛けで囲まれた長方形領域2aが一つ
の押圧板の押圧面形状に対応している。したがってこの
例では、一押圧板当たりの押圧領域2aを一素子の寸法
に合わせてあり、32個の素子の電極パッドを同時に検
査することができる。押圧荷重ばらつきを許容値内に収
めることのできる押圧板の形状・寸法は、本来素子の形
状とは無関係であるが、このように例えば一素子程度の
領域であれば十分な性能を得られることが多く、かつプ
ローブの位置を移動させて繰り返しの押圧を行うのに好
都合であるため押圧面形状として有効である。
【0073】薄膜2は、破線2dで囲まれた領域内はあ
る程度の平坦性が保証された方がよく、そのために後に
述べるような別の実施形態が採られる場合もある。破線
2dと破線2eで囲まれた領域2fは、図2、図3からわ
かるように初期的にたるみを持たせて設置する。
【0074】薄膜2は、中央部(破線2dで囲まれた領
域)から四方に向けて延長されており、四方の周辺部に
は基板との電気的接続を行うための電極2b群が形成さ
れている。各プローブ1と電極2bとはプリント配線2c
によって個別に電気的接続がなされている。これらによ
って素子の電極パッドと外部との電気的信号の授受がな
される。ここで、中央部から四方に延長された薄膜の面
積は、プローブ1の数に依存するプリント配線3の配線
数および配線密度により決定されてよく、したがって例
えば配線密度が大きい場合は延長される薄膜の方向が八
方などであってもよく、逆に二方、一方しかなくてもよ
い。また、薄膜2中央部の面積が大きく、薄膜2製造プ
ロセスの制限から周囲に薄膜を延長することができない
場合には、薄膜2と基板との間に更なる間接的電気導通
手段を設けてもよい。
【0075】ここでは一例として32個の素子の同時検
査が可能なプローブおよび薄膜の形態を示したが、本発
明は上記した作用から、同時検査領域を大きくすること
による不都合は特に生じないので、プローブ形成領域お
よび押圧板の数を増加させることでさらに多く、例えば
ウェ−ハ内の全素子を一括同時検査することも可能であ
る。
【0076】また、ここでは各押圧板の押圧面形状は単
純な長方形をなしている例を記したが、例えば押圧板と
薄膜2との接合に際し、プローブの存在しない部分の薄
膜2が***や不都合な面外変形を生じることのないよ
う、例えば押圧面形状の内部に座繰り加工などを施して
接着剤や薄膜2の逃げを形成してもよい。このプローブ
検査は、上記した以外にもその主旨を逸脱しない範囲で
応用が可能である。これを以下説明する。
【0077】〔A〕押圧板形状および配置を変形した例 〔A1〕隣接する押圧板同士の距離を拡げた例 図6に押圧板形状2aを網掛けで示したように、図5に
対して例えば押圧板同士の間に1つの集積回路分の間隔
を設けたものである。図4に示したような、集積回路の
輪郭に沿う格好で電極パッドが配されている場合、隣り
合う集積回路同士の電極パッド間隔が小さくなるので、
ウェ−ハの凹凸の具合によって押圧板同士が干渉する、
あるいは押圧板の周辺部(エッジ部)でエラストマや薄
膜の変形モードに特異性が生じるなどの不具合が生じる
可能性がある。このときには本例のように同時に検査す
る集積回路の数を犠牲にしてそれらを回避することが必
要になる。
【0078】〔A2〕複数の集積回路を1つの押圧板で
カバーした例 図7に押圧板形状2aを網掛けで示したように、図5に
対して例えば一押圧板の押圧面形状を4つの集積回路を
カバーできる程度に拡張したものである。上記したよう
に、本発明において許容される押圧面形状は、個々の集
積回路の寸法・形状とは無関係であるので、ウェ−ハの
凹凸、プローブ個体高さばらつき、個々の集積回路寸法
などが小さい場合は、このように個々の押圧板形状を大
きくして個数を減少させ、構造の簡略化を図るのがよ
い。
【0079】〔A3〕集積回路の形状、集積回路の配置
によらない押圧面形状、配置の例 図8に押圧板形状2aを網掛けで示したように、図5に
対して例えば一押圧板の押圧面形状を円形にし、平坦性
が必要な中央領域(破線2d内)をマクロ的に均一に押
圧すべく複数配置したものである。薄膜2が相応の剛性
を有し、押圧板により直接押圧されない領域であって
も、その周囲を押圧することにより連続的に加重付与が
可能な場合に本例を適用する。本例は押圧板の個数を減
少させ、構造を簡略化させるのに好適である。
【0080】〔A4〕特殊に配置された電極パッドを有
する集積回路の検査に対応する例 ウェ−ハ8内に、図9に示したように中央一列に電極パ
ッド8aa群が配列されている集積回路8aが形成されて
いる場合に対応するよう、図10に示したように隣接す
る2個の集積回路の電極パッド群を包含するように押圧
領域2aを配置したものである。図9のような集積回路
8aを同時検査する場合には、電極パッド8aaのない領
域の押圧を行わないことによって、十分な押圧板間隔を
得ることができるので、連続的に押圧板を配することが
でき、連続的に隣接する集積回路8aの一括同時検査を
行うことができる。
【0081】〔A5〕各押圧板側面を樹脂接合した例 図11に示したように各押圧板4aの側面同士を例えば
熱硬化性樹脂4abで接合したものである。これにより、
押圧板のない部分の薄膜の剛性を上げることができるの
で、反りの生じたウェ−ハとのコンタクトによって各押
圧板4aの高さ方向変位および向きが独立に変化して
も、押圧板4a間の薄膜2のひずみ集中を軽減すること
ができるので、薄膜2の塑性変形やそれに伴う位置ずれ
を防止することができる。また本例は、応用例〔A3〕
を実施するための補助的手段、すなわち押圧板4aの存
在しない部分の薄膜2の剛性を増すための手段としても
用いられる。
【0082】〔A6〕押圧板を一体成形し、溝加工を施
した例 図12に示したように必要な押圧領域内の押圧板4aを
一体成形し、上面側に溝4acを設けたものである。図1
2では紙面に垂直な方向の溝4acのみが図示されている
が、紙面に平行な方向にも同様の加工が施される。本例
によれば、押圧板4a数は1であってもその溝4aa部は
剛性が低く、変形できるので、溝4aaにより区画された
各押圧領域はウェ−ハの凹凸に対応して向きを変化させ
ることができ、したがって図2、図3と同様の効果を得
ることができる。
【0083】〔A7〕押圧板を低剛性部材で一体成形し
た例 図13に示したように必要な押圧領域内の押圧板4aを
低剛性部材で一体成形したものである。本例によれば、
これまでの例と比べてより連続的に、すなわちウェ−ハ
の凹凸に対してより忠実に押圧板を変形させることがで
きるので、加重ばらつき低減に対してより有効である。
【0084】〔A8〕薄膜の剛性を向上させる例 図14に示したように薄膜2の上面に例えばCu製薄膜1
7などを接合し、薄膜2のマクロ的な剛性を向上させた
ものである。応用例〔A3〕を実現するための補助的手
段となる。Cu製薄膜17は、薄膜の高周波特性向上のた
めのグランドプレーンを兼ねてもよく、またその配置位
置を薄膜中央部のみに限定する必要はない。図14では
押圧板4aとCu製薄膜17の間のみにエラストマ3が介
在しているが、薄膜2とCu製薄膜17との間に設けても
よく、その両者に設ける場合もある。さらに、ここで示
したCu製薄膜17は材質をCuのみに限定するものではな
く、例えば、高周波特性向上のためのグランドプレーン
を兼ねる必要がなければ樹脂なとの不導体であってもよ
い。
【0085】これら各部材の界面は通常接着剤により接
着されるが、性能を逸脱することがなければこれらは必
ずしも接着されている必要はない。また、図15に示し
たように、エラストマが必ずしも存在していなくてもよ
い。さらに、上記したような手段によって薄膜全体とし
ての剛性が適正値に制御された場合は、面として薄膜を
押圧するための押圧板が必ずしも存在していなくてもよ
く、例えば図16に示したように、薄膜を間接的もしく
は直接的に複数の重量体13によって点で押圧してもよ
い。
【0086】〔B〕押圧領域の平坦性を向上させた例 図17に示したように押圧領域の外周に剛性の高い枠部
材18を接合して、押圧領域内の薄膜2のたるみや反り
を防止したものである。本例は、本発明の全ての実施例
および応用例と併合させて実施することができる。な
お、ここで枠部材18は本体14に接合して安定性を高
めてもよい。
【0087】〔C〕補助加重付与体を付加した例 図18に示したように各重量体13の上部に補助加重付
与体としてスプリング6を設け、さらにその上部に本体
14に接合された固定端7を設けたものである。1つの
押圧板の押圧面積に比して押圧すべき電極パッドの数が
多く、重量体13のみでは十分な加重を全プローブ1に
付与することができない場合に適している。スプリング
6は通常圧縮コイルバネを用い、初期状態において十分
に圧縮されていることが望ましい。ただしスプリング6
は圧縮コイルバネのみに限定するものではなく、変形に
よって相応の加重を発生する各種の弾性体を適用するこ
とができる。
【0088】固定端7を配したことで各重量体13など
の位置が精度よく特定される場合には、例えば図2など
で示した本体14の座繰り加工14z部は廃してもよ
い。また、表1に示した各加重ばらつきの量が小さいと
判断される場合は、本例において重量体13を廃し、ス
プリング6と押圧板4aとを機械的に接合してもよい。
本例は、応用例〔B〕と同様に本発明の全ての実施例お
よび応用例と併合させて実施することができる。
【0089】〔D〕大きな集積回路のプロービング検査
に対応する例 図21に示したように、一つの集積回路の一辺長が15
mm程度以上と大きく、集積回路当たりの電極パッド8aa
数が数百程度以上と多い集積回路が形成されたウェ−ハ
をプロービング検査するための例であり、図22のよう
に集積回路の寸法に対して複数の押圧板を配したもので
ある。本例は、一つの集積回路寸法が、許容される押圧
板の押圧形状を上回る場合に適用される。本例によれ
ば、一つの集積回路寸法が非常に大きくても、押圧板形
状、配置およびその個数を適正化することにより、一括
してプロービング検査を行うことが可能である。
【0090】(E)単一の重量体に複数の荷重作用点を
設けた例 図21に示したように、各押圧板4を、スプリング6に
よってその上部の重量体13と機械的に接続した実施形
態である。重量体13は通常の状態においてその静止位
置および姿勢が安定するよう、本体14の座ぐり部に接
している。この構造でプロービングを行うと、各押圧板
の変位に対応して各スプリング6はそれぞれ独立に変形
し、変形のエネルギが重量体13の自重以上に達したと
き、重量体が上方に移動する。
【0091】本構造を用いることにより、構造自体の単
純化が図られるほか、ウェーハ面方向の重量体13の寸
法を押圧板の大きさに対応させる必然性がなくなるた
め、より大きな(重量の大なる)重量体を設けることが
可能になる。また、ウェーハ面の凹凸によりフレキシブ
ルに対応するため、重量体13として可撓性のある材質
を用いれば、スプリング6で吸収できないようなウェー
ハ面の凹凸に対しても有効に作用する。
【0092】図22は、図21に対して、重量体13の
上方に更にスプリング6を設け、スプリング6の上端を
本体14に対して機械的に固定した例を示す。本例によ
れば、装置構成上の寸法的な制約などから重量体13の
重量が必要値に満たない場合でも、その上方のスプリン
グ6によって十分な荷重値を発することができる。
【0093】〔バーンイン検査工程〕この工程もプロー
ブ検査工程と同様の手法によって電極パッドに各プロー
ブを接触させるのでその装置構造に関する詳細説明は省
略する。
【0094】このバーンイン検査はウェーハ状態で熱ス
トレスによる初期不良を内在しているチップを除去する
ことができるため、熱ストレスによる初期不良を内在し
ているチップをパッケージングすることがなく、無駄な
コストの発生を防止することができる。
【0095】また、このバーンイン検査はウェーハ状態
で検査できるため、従来のパッケージされた半導体装置
の外部端子にソケットを取り付けて加熱するタイプに較
べて、小さな加熱炉、少ない加熱量で検査できる。
【0096】〔ダイシング工程〕バーンイン検査工程で
検査を終了したウェーハを切断して、複数のチップとす
る。
【0097】なお、プローブ検査工程およびバーンイン
検査工程が終了した時点でウェーハの集積回路形成面に
素子保護部材および/または外部接続端子が取り付けて
あれば、このダイシング工程により最終的な半導体装置
とすることができる。
【0098】また、この工程はダイシング後も各チップ
が離散しないようにウェ−ハの回路形成面とは反対側の
面に粘着テープ等の離散防止手段を取り付ければ、プロ
ーブ検査工程およびバーンイン検査工程の前に行うこと
ができる。この方法によれば、ウェーハ上の回路同士が
シリコン基板を通じて短絡してしまうという問題を解消
することができ、歩留まりをさらに向上させることがで
きる。なお、この方法によればウェーハの回路形成面と
は反対側の面に粘着テープ等の離散防止手段を取り付け
る必要があり、また、ダイシングによりウェーハの平坦
度が損なわれるという問題があるが、本実施例のプロー
ブ検査工程およびバーンイン検査工程によれば、ダイシ
ングされた各々の回路に対して確実にプロ−ブが押圧さ
れるため、支障なく検査することができる。
【0099】上記の工程でダイシングされた多数のチッ
プから不良品を除去し、良品の各々のチップに対して外
部接続端子等をとりつけて半導体装置の最終形状とす
る。
【0100】なお、プローブ検査工程およびバーンイン
検査工程が終了した時点でウェーハの素子形成面に素子
保護部材および/または外部端子取付用部材を設け、外
部接続端子を取り付けてあれば、この工程は不要であ
る。
【0101】以上の実施例はプローブ検査工程およびバ
ーンイン検査工程が終了した後にダイシング工程を行う
場合について記載したが、従来の製造方法においても、
本実施例のプローブ検査工程および/またはバーンイン
検査工程を実施すれば、本実施例と同じ効果が得られ
る。
【0102】
【発明の効果】本発明によれば、より大領域のプローブ
を一括して押圧しても荷重ばらつき量を許容値内におさ
めることができ、多数の集積回路、あるいは大寸法の集
積回路を同時にプローブ検査することにより信頼性、生
産性をためた半導体装置およびその製造方法を提供する
ことができる。
【0103】また、本発明によれば、ウェーハ状態で熱
ストレスによる初期不良を内在しているチップをパッケ
ージングすることなく、また、バーンイン検査の工程を
省力することにより生産性をためた半導体装置およびそ
の製造方法を提供することができる。
【図面の簡単な説明】
【図1】従来技術におけるプローブカードの構造概念と
押圧加重ばらつきの要因を示す断面構造図である。
【図2】本発明の一実施例に係る半導体装置の製造工程
で用いるプローブ装置の断面構造図である。
【図3】図2のプローブ装置が任意の勾配および凹凸を
有するウェ−ハを押圧した状態の構造断面図である。
【図4】ウェ−ハ内の集積回路および集積回路内の電極
パッド配置の一例を示すウェ−ハ平面図である。
【図5】本発明の一実施例に係る図4のウェーハを押圧
するためのプローブ装置用薄膜の一例を示す平面図であ
る。
【図6】本発明の一実施例に係る図4のウェーハを押圧
するためのプローブ装置用薄膜の一例を示す平面図であ
る。
【図7】本発明の一実施例に係る図4のウェーハを押圧
するためのプローブ装置用薄膜の一例を示す平面図であ
る。
【図8】本発明の一実施例に係る図4のウェーハを押圧
するためのプローブ装置用薄膜の一例を示す平面図であ
る。
【図9】ウェ−ハ内の集積回路および集積回路内の電極
パッド配置の一例を示すウェ−ハ平面図である。
【図10】本発明の一実施例に係る図9のウェーハを押
圧するためのプローブ装置用薄膜の一例を示す平面図で
ある。
【図11】本発明の一実施例に係る半導体装置の製造工
程で用いるプローブ装置の一応用例を示す断面構造図で
ある。
【図12】本発明の一実施例に係る半導体装置の製造工
程で用いるプローブ装置の一応用例を示す断面構造図で
ある。
【図13】本発明の一実施例に係る半導体装置の製造工
程で用いるプローブ装置の一応用例を示す断面構造図で
ある。
【図14】本発明の一実施例に係る半導体装置の製造工
程で用いるプローブ装置の一応用例を示す断面構造図で
ある。
【図15】本発明の一実施例に係る半導体装置の製造工
程で用いるプローブ装置の一応用例を示す断面構造図で
ある。
【図16】本発明の一実施例に係る半導体装置の製造工
程で用いるプローブ装置の一応用例を示す断面構造図で
ある。
【図17】本発明の一実施例に係る半導体装置の製造工
程で用いるプローブ装置の一応用例を示す断面構造図で
ある。
【図18】本発明の一実施例に係る半導体装置の製造工
程で用いるプローブ装置の一応用例を示す断面構造図で
ある。
【図19】ウェ−ハ内の集積回路および集積回路内の電
極パッド配置の一例を示すウェ−ハ平面図である。
【図20】本発明の一実施例に係る図19のウェーハを
押圧するためのプローブ装置用薄膜の一例を示す平面図
である。
【図21】本発明の一実施例に係る半導体装置の製造工
程で用いるプローブ装置の一応用例を示す断面構造図で
ある。
【図22】本発明の一実施例に係る半導体装置の製造工
程で用いるプローブ装置の一応用例を示す断面構造図で
ある。
【符号の説明】
1…プローブ、2…薄膜、3…エラストマ、4…押圧
板、5…ピボット、6…スプリング、7…固定端、8…
ウェーハ、9…ウェーハウェーハチャック、10…プロ
ーブ系、11…高さ方向移動機構、12…基板、13…
重量体、14…本体、15…プローブカード、16…信
号伝達部、17…Cu薄膜、18…枠体。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 有賀 昭彦 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 和田 雄二 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 伴 直人 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 渋谷 修二 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 本山 康博 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 松本 邦夫 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 春日部 進 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 森 照享 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 志儀 秀孝 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 渡部 隆好 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 ウェーハに多数の素子を形成する素子形
    成工程と、前記多数の素子が形成されたウェーハをプロ
    ーブ検査(導通検査)するプローブ検査工程と、前記多
    数の素子が形成されたウェーハをバーンイン検査(熱負
    荷検査)するバーンイン検査工程と、前記プローブ検査
    工程および前記バーンイン検査工程が終了した後、前記
    ウェーハをダイシングして複数のチップとするダイシン
    グ工程とを有することを特徴とする半導体装置の製造方
    法。
  2. 【請求項2】 請求項1において、前記プローブ検査工
    程および前記バーンイン検査工程が終了した後、前記ウ
    ェーハの素子形成面に素子保護部材および/または外部
    接続端子を取付け、その後に前記ダイシング工程を行う
    ことを特徴とする半導体装置の製造方法。
  3. 【請求項3】 ウェーハに多数の素子を形成する素子形
    成工程と、前記多数の素子が形成されたウェーハをプロ
    ーブ検査(導通検査)するプローブ検査工程と、前記多
    数の素子が形成されたウェーハをバーンイン検査(熱負
    荷検査)するバーンイン検査工程とを備えた半導体装置
    の製造方法において、前記プローブ検査工程および/ま
    たは前記バーンイン検査工程には、押圧部材を用いて薄
    膜に設けられた複数のプローブを前記ウェーハに押圧す
    る押圧工程を有し、前記複数のプローブを押圧する時に
    は前記押圧部材の前記ウェーハ側とは反対側の面の複数
    の箇所に押圧荷重を負荷させることを特徴とする半導体
    装置の製造方法。
  4. 【請求項4】 請求項1または2において、前記プロー
    ブ検査工程および/または前記バーンイン検査工程に
    は、押圧部材を用いて薄膜に設けられた複数のプローブ
    を前記ウェーハに押圧する押圧工程を有し、前記複数の
    プローブを押圧する時には前記押圧部材の前記ウェーハ
    側とは反対側の面の複数の箇所に押圧荷重を負荷させる
    ことを特徴とする半導体装置の製造方法。
  5. 【請求項5】 請求項3または4において、前記押圧部
    材は複数個あることを特徴とする半導体装置の製造方
    法。
  6. 【請求項6】 請求項3または4において、前記押圧部
    材は複数個あり、前記複数のプローブを押圧する時には
    前記複数個の押圧部材の各々の前記ウェーハ側とは反対
    側の面に押圧荷重を負荷させることを特徴とする半導体
    装置の製造方法。
  7. 【請求項7】 請求項3または4において、前記押圧荷
    重を負荷させるために一つの重量体を用い、前記押圧部
    材の前記ウェーハ側とは反対側の面と前記重量体とを複
    数の弾性体で接続したことを特徴とする半導体装置の製
    造方法。
  8. 【請求項8】 請求項3または4において、前記押圧部
    材は複数個あり、前記押圧荷重を負荷させるために一つ
    の重量体を用い、前記複数個の押圧部材の各々の前記ウ
    ェーハ側とは反対側の面と前記重量体とを弾性体で接続
    したことを特徴とする半導体装置の製造方法。
  9. 【請求項9】 請求項1乃至8のいずれかの製造方法で
    製造したことを特徴とする半導体装置。
JP9253006A 1997-09-18 1997-09-18 半導体装置およびその製造方法 Pending JPH1197494A (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP9253006A JPH1197494A (ja) 1997-09-18 1997-09-18 半導体装置およびその製造方法
TW087115283A TW498533B (en) 1997-09-18 1998-09-14 Semiconductor device and its manufacturing method
KR1019980038185A KR100344490B1 (ko) 1997-09-18 1998-09-16 반도체장치 및 그 제조방법
US09/157,153 US6197603B1 (en) 1997-09-18 1998-09-18 Semiconductor device and manufacturing method thereof including a probe test step and a burn-in test step
US09/653,624 US6455335B1 (en) 1997-09-18 2000-08-31 Semiconductor device and manufacturing method thereof including a probe test step and a burn-in test step
US10/171,695 US6566150B2 (en) 1997-09-18 2002-06-17 Semiconductor device and manufacturing method thereof including a probe test step and a burn-in test step
US10/411,283 US7198962B2 (en) 1997-09-18 2003-04-11 Semiconductor device and manufacturing method thereof including a probe test step and a burn-in test step

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9253006A JPH1197494A (ja) 1997-09-18 1997-09-18 半導体装置およびその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2005193342A Division JP2006005368A (ja) 2005-07-01 2005-07-01 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPH1197494A true JPH1197494A (ja) 1999-04-09

Family

ID=17245187

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9253006A Pending JPH1197494A (ja) 1997-09-18 1997-09-18 半導体装置およびその製造方法

Country Status (4)

Country Link
US (4) US6197603B1 (ja)
JP (1) JPH1197494A (ja)
KR (1) KR100344490B1 (ja)
TW (1) TW498533B (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6696849B2 (en) 2000-10-03 2004-02-24 Renesas Technology Corporation Fabrication method of semiconductor integrated circuit device and its testing apparatus
US6828810B2 (en) 2000-10-03 2004-12-07 Renesas Technology Corp. Semiconductor device testing apparatus and method for manufacturing the same
JP2006317294A (ja) * 2005-05-13 2006-11-24 Japan Electronic Materials Corp プローブカード
JP2007005405A (ja) * 2005-06-21 2007-01-11 Renesas Technology Corp 半導体集積回路装置の製造方法
JP2007051907A (ja) * 2005-08-17 2007-03-01 Japan Electronic Materials Corp プローブカード
JP2007051906A (ja) * 2005-08-17 2007-03-01 Japan Electronic Materials Corp プローブカード
WO2015174381A1 (ja) * 2014-05-12 2015-11-19 電気化学工業株式会社 半導体検査用の耐熱性粘着シート、及び半導体検査方法

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6677771B2 (en) 2001-06-20 2004-01-13 Advantest Corp. Probe contact system having planarity adjustment mechanism
US6762612B2 (en) 2001-06-20 2004-07-13 Advantest Corp. Probe contact system having planarity adjustment mechanism
JP3735556B2 (ja) * 2001-10-23 2006-01-18 株式会社ルネサステクノロジ 半導体装置の製造方法及び半導体装置
US6787375B2 (en) * 2002-05-13 2004-09-07 Taiwan Semiconductor Manufacturing Co., Ltd Microelectronic fabrication die electrical test method providing enhanced microelectronic fabrication die electrical test efficiency
JP4002143B2 (ja) * 2002-07-10 2007-10-31 株式会社ルネサステクノロジ 半導体装置の製造方法
JP3621938B2 (ja) * 2002-08-09 2005-02-23 日本電子材料株式会社 プローブカード
US20040051541A1 (en) * 2002-09-04 2004-03-18 Yu Zhou Contact structure with flexible cable and probe contact assembly using same
US6859054B1 (en) * 2003-08-13 2005-02-22 Advantest Corp. Probe contact system using flexible printed circuit board
US7178131B2 (en) * 2003-09-29 2007-02-13 International Business Machines Corporation Inspecting the runtime behavior of a program while minimizing perturbation
US7071715B2 (en) * 2004-01-16 2006-07-04 Formfactor, Inc. Probe card configuration for low mechanical flexural strength electrical routing substrates
JP4723195B2 (ja) * 2004-03-05 2011-07-13 株式会社オクテック プローブの製造方法
US20060165904A1 (en) * 2005-01-21 2006-07-27 Asm Japan K.K. Semiconductor-manufacturing apparatus provided with ultraviolet light-emitting mechanism and method of treating semiconductor substrate using ultraviolet light emission
US7303976B2 (en) * 2005-05-10 2007-12-04 Hewlett-Packard Development Company, L.P. Wafer bonding method
US7534320B2 (en) * 2005-11-15 2009-05-19 Northrop Grumman Corporation Lamination press pad
US8080282B2 (en) 2006-08-08 2011-12-20 Asm Japan K.K. Method for forming silicon carbide film containing oxygen
US7535239B1 (en) * 2006-12-14 2009-05-19 Xilinx, Inc. Probe card configured for interchangeable heads
US7791361B2 (en) * 2007-12-10 2010-09-07 Touchdown Technologies, Inc. Planarizing probe card
US7688089B2 (en) * 2008-01-25 2010-03-30 International Business Machines Corporation Compliant membrane thin film interposer probe for intergrated circuit device testing
KR20100030867A (ko) * 2008-09-11 2010-03-19 삼성전자주식회사 태양 전지 검사 장치 및 그것을 이용한 검사 방법
US8088634B2 (en) 2008-11-11 2012-01-03 Johnson Morgan T Methods of adding pads and one or more interconnect layers to the passivated topside of a wafer including connections to at least a portion of the integrated circuit pads thereon
US20130214388A1 (en) * 2012-02-20 2013-08-22 Texas Instruments Incorporated Semiconductor Wafer Adapted to Support Transparency in Partial Wafer Processing
KR102123989B1 (ko) * 2013-12-17 2020-06-26 삼성전자주식회사 테스터 및 이를 구비하는 반도체 소자 검사 장치
SG10201702885PA (en) * 2016-04-20 2017-11-29 Lam Res Corp Apparatus for measuring condition of electroplating cell components and associated methods
TWI628449B (zh) * 2017-05-05 2018-07-01 漢民科技股份有限公司 晶圓針測裝置主動式預熱及預冷系統及晶圓檢測方法
CN112285524B (zh) * 2019-07-24 2024-06-07 北京振兴计量测试研究所 一种混合集成电路老炼试验工装及方法
KR102272987B1 (ko) * 2021-01-27 2021-07-05 주식회사 프로이천 범프형 프로브카드

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4774462A (en) * 1984-06-11 1988-09-27 Black Thomas J Automatic test system
US5829128A (en) * 1993-11-16 1998-11-03 Formfactor, Inc. Method of mounting resilient contact structures to semiconductor devices
JPH07123133B2 (ja) * 1990-08-13 1995-12-25 株式会社東芝 フィルムキャリア構造
US5679977A (en) * 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
KR100291109B1 (ko) * 1993-05-31 2001-06-01 히가시 데쓰로 반도체 웨이퍼의 버언 인 검사기능을 구비한 프로우브 검사 및 리페어장치, 및 반도체 웨이퍼의 버언 인 검사장치
EP0707214A3 (en) * 1994-10-14 1997-04-16 Hughes Aircraft Co Multiport membrane probe to test complete semiconductor plates
JPH095355A (ja) * 1995-06-22 1997-01-10 Hoya Corp プローブカード
JPH0951022A (ja) * 1995-08-04 1997-02-18 Fujitsu Ltd 半導体ウェハーの試験方法
US6051982A (en) * 1996-08-02 2000-04-18 International Business Machines Corporation Electronic component test apparatus with rotational probe and conductive spaced apart means
US5945836A (en) * 1996-10-29 1999-08-31 Hewlett-Packard Company Loaded-board, guided-probe test fixture
US6084420A (en) * 1998-11-25 2000-07-04 Chee; Wan Soo Probe assembly for testing

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6696849B2 (en) 2000-10-03 2004-02-24 Renesas Technology Corporation Fabrication method of semiconductor integrated circuit device and its testing apparatus
US6828810B2 (en) 2000-10-03 2004-12-07 Renesas Technology Corp. Semiconductor device testing apparatus and method for manufacturing the same
JP2006317294A (ja) * 2005-05-13 2006-11-24 Japan Electronic Materials Corp プローブカード
JP2007005405A (ja) * 2005-06-21 2007-01-11 Renesas Technology Corp 半導体集積回路装置の製造方法
JP2007051907A (ja) * 2005-08-17 2007-03-01 Japan Electronic Materials Corp プローブカード
JP2007051906A (ja) * 2005-08-17 2007-03-01 Japan Electronic Materials Corp プローブカード
WO2015174381A1 (ja) * 2014-05-12 2015-11-19 電気化学工業株式会社 半導体検査用の耐熱性粘着シート、及び半導体検査方法
KR20170007327A (ko) * 2014-05-12 2017-01-18 덴카 주식회사 반도체 검사용의 내열성 점착 시트, 및 반도체 검사 방법
JPWO2015174381A1 (ja) * 2014-05-12 2017-04-20 デンカ株式会社 半導体検査用の耐熱性粘着シート、及び半導体検査方法
US9676968B1 (en) 2014-05-12 2017-06-13 Denka Company Limited Heat-resistant adhesive sheet for semiconductor inspection and semiconductor inspection method

Also Published As

Publication number Publication date
KR19990029832A (ko) 1999-04-26
US6197603B1 (en) 2001-03-06
US7198962B2 (en) 2007-04-03
US6566150B2 (en) 2003-05-20
KR100344490B1 (ko) 2002-09-18
US6455335B1 (en) 2002-09-24
US20030203521A1 (en) 2003-10-30
TW498533B (en) 2002-08-11
US20020182796A1 (en) 2002-12-05

Similar Documents

Publication Publication Date Title
JPH1197494A (ja) 半導体装置およびその製造方法
EP1045438B1 (en) Probe card for testing semiconductor device, and semiconductor device test method
US6215321B1 (en) Probe card for wafer-level measurement, multilayer ceramic wiring board, and fabricating methods therefor
US6696849B2 (en) Fabrication method of semiconductor integrated circuit device and its testing apparatus
EP0360396A2 (en) Force delivery system for improved precision membrane probe
US6791347B2 (en) Probe apparatus applicable to a wafer level burn-in screening
US5629630A (en) Semiconductor wafer contact system and method for contacting a semiconductor wafer
US6828810B2 (en) Semiconductor device testing apparatus and method for manufacturing the same
US9494618B2 (en) Designed asperity contactors, including nanospikes, for semiconductor test using a package, and associated systems and methods
US7382143B2 (en) Wafer probe interconnect system
JP4006081B2 (ja) 半導体装置の製造方法
JP2006005368A (ja) 半導体装置の製造方法
JP3878449B2 (ja) 半導体装置の製造方法
TW495922B (en) Manufacture method of semiconductor device
TW202117335A (zh) 探針卡裝置
TW201742192A (zh) 多層佈線基板及使用該多層佈線基板之探針卡
KR100744147B1 (ko) 반도체 칩 픽업 조립체 및 반도체 칩의 부착 방법
US20040075455A1 (en) Mosaic decal probe
JP2592524B2 (ja) 半導体装置のエージング方法及びエージング用給電ボード並びにエージング装置
JP2003045924A (ja) 半導体素子検査装置及びその製造方法
KR20070009133A (ko) 동축케이블을 이용한 반도체 웨이퍼 테스트용 프로브 카드
JPH11121553A (ja) ウェハ一括型測定検査のためプローブカードおよびそのプローブカードを用いた半導体装置の検査方法
KR20240047221A (ko) 반도체 설비 및 이를 이용하는 반도체 장치의 제조 방법
JP2013142554A (ja) 電子デバイスの製造方法、コンタクトピン及びicソケット
JPH11149969A (ja) 半導体装置の検査装置用ソケット

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040212

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20040308

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040212

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050427

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050506

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050701

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060424

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060523