JPH1197436A - Preparation of passivation film for semiconductor integrated circuits - Google Patents
Preparation of passivation film for semiconductor integrated circuitsInfo
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- JPH1197436A JPH1197436A JP10130369A JP13036998A JPH1197436A JP H1197436 A JPH1197436 A JP H1197436A JP 10130369 A JP10130369 A JP 10130369A JP 13036998 A JP13036998 A JP 13036998A JP H1197436 A JPH1197436 A JP H1197436A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体集積回路の製
造方法に係り、さらに詳細には半導体集積回路の金属配
線上に最終保護膜の役割をするパッシベーション層の形
成方法に関する。The present invention relates to a method for manufacturing a semiconductor integrated circuit, and more particularly, to a method for forming a passivation layer serving as a final protective film on metal wiring of a semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】パッシベーション層は半導体集積回路の
金属配線上に形成する最終保護膜で、パッケージング工
程で発生するチップ表面のスクラッチや異物汚染を防止
する役割をする。このようなパッシベーション層は、半
導体集積回路を外部湿気のような環境的要因から集積回
路を保護する手段になる。一般的に、パッシベーション
層は各種酸化膜と窒化膜の組合で形成する。2. Description of the Related Art A passivation layer is a final protective film formed on metal wiring of a semiconductor integrated circuit, and plays a role of preventing scratches on a chip surface and contamination of foreign substances generated in a packaging process. Such a passivation layer provides a means for protecting the semiconductor integrated circuit from environmental factors such as external moisture. Generally, the passivation layer is formed by a combination of various oxide films and nitride films.
【０００３】しかし、最近半導体集積回路が高集積化さ
れるによって、金属配線パターン間のピッチが益々小さ
くなる趨勢である。この時、金属配線パターン間で発生
する寄生キャパシタンスＣは、However, as semiconductor integrated circuits become more highly integrated, the pitch between metal wiring patterns becomes smaller. At this time, the parasitic capacitance C generated between the metal wiring patterns is
【０００４】[0004]
【外１】 [Outside 1]
【０００５】である。すなわち、寄生キャパシタンスは
金属配線パターン間の間隔ｄに反比例し、金属配線パタ
ーン間を充填する絶縁膜、すなわちパッシベーション層
の誘電率に比例する。したがって、金属配線パターン間
の間隔が狭くなる場合には相対的に寄生キャパシタンス
が大きくなる。また寄生キャパシタンスが大きくなる問
題を最小化するためには、パッシベーション層を低誘電
物質層で形成することが半導体集積回路の製造において
重要な課題である。[0005] That is, the parasitic capacitance is inversely proportional to the distance d between the metal wiring patterns, and is proportional to the dielectric constant of the insulating film filling between the metal wiring patterns, that is, the passivation layer. Therefore, when the distance between the metal wiring patterns becomes narrow, the parasitic capacitance becomes relatively large. In order to minimize the problem of increased parasitic capacitance, forming a passivation layer with a low dielectric material layer is an important issue in manufacturing a semiconductor integrated circuit.
【０００６】低誘電物質としてＳＯＧ（Spin On Glas
s）またはテフロンを使用してパッシベーション層を形
成することによって、寄生キャパシタンスを減らす先行
技術が米国特許第５，４３８，０２２号（Title : Meth
od for using low dielectricconstant material in In
tegrate Circuit fabrication,Date:Aug.1.1995）に開
示されている。As a low dielectric substance, SOG (Spin On Glas)
s) or forming a passivation layer using Teflon to reduce parasitic capacitance is disclosed in US Pat. No. 5,438,022 (Title: Meth).
od for using low dielectricconstant material in In
Integrate Circuit fabrication, Date: Aug. 1.1995).
【０００７】しかし、ＳＯＧをパッシベーション層に使
用した場合には、パッシベーション膜質内に炭素成分が
含まれるので、温度が６００℃に至ればパッシベーショ
ン層でクラックが発生する問題点がある。このようなパ
ッシベーション層表面に形成されたクラックは外部湿気
を効果的に遮断できない。したがって、この部分を通じ
て漏れ電流が発生することによって、半導体素子の寿命
を短縮し信頼性を落とす原因になる。However, when SOG is used for the passivation layer, there is a problem that cracks occur in the passivation layer when the temperature reaches 600 ° C. because the passivation film contains a carbon component. Such cracks formed on the surface of the passivation layer cannot effectively block external moisture. Therefore, a leakage current is generated through this portion, thereby shortening the life of the semiconductor element and reducing reliability.
【０００８】次に、テフロンをパッシベーション層とし
て利用した場合にも、テフロン膜質内に炭素成分が含ま
れることによって、４００℃以下の低い温度範囲でクラ
ックが発生する問題点がある。また、後続する蝕刻工
程、例えばボンドパッドを限定（define）するための乾
式蝕刻において膜質が容易に侵害を受ける問題点があ
る。さらに、乾式蝕刻に使われたフォトレジストを取り
除くためのアシング工程（ashing process）で、テフロ
ン膜質内の炭素とアシング工程で使われる酸素プラズマ
内の酸素とが結合してパターン変形を誘発する問題点が
ある。Next, when Teflon is used as a passivation layer, there is a problem that cracks are generated in a low temperature range of 400 ° C. or less due to the carbon component contained in the Teflon film. In addition, there is a problem that the film quality is easily infringed in a subsequent etching process, for example, a dry etching for defining a bond pad. Furthermore, in the ashing process for removing the photoresist used in the dry etching, carbon in the Teflon film is combined with oxygen in the oxygen plasma used in the ashing process to cause pattern deformation. There is.
【０００９】[0009]
【発明が解決しようとする課題】本発明がなそうとする
技術的課題は、クラック発生を抑制し、乾式蝕刻工程で
パターン変形を抑制して、積層時に平坦度が改善された
特性を持つ流動性酸化膜の一種であるＨＳＱ（Hydrogen
Silses Quioxane）をパッシベーション層に使用して寄
生キャパシタンスを減らすことができる半導体集積回路
のパッシベーション層形成方法を提供することにある。SUMMARY OF THE INVENTION The technical problem to be solved by the present invention is to suppress the occurrence of cracks, suppress the pattern deformation in the dry etching process, and improve the flow characteristics with improved flatness during lamination. HSQ (Hydrogen), a type of conductive oxide film
An object of the present invention is to provide a method for forming a passivation layer of a semiconductor integrated circuit, which can reduce parasitic capacitance by using silses quioxane) for the passivation layer.
【００１０】[0010]
【課題を解決するための手段】前記技術的課題を達成す
るために本発明は、金属配線パターンが形成された半導
体基板に流動性酸化膜であるＨＳＱを使用して第１パッ
シベーション層を形成し、さらに、前記第１パッシベー
ション層上に外部不純物浸透防止用の第２パッシベーシ
ョン層を形成することを含むことを特徴とする半導体集
積回路のパッシベーション層形成方法を提供する。According to the present invention, a first passivation layer is formed on a semiconductor substrate having a metal wiring pattern formed thereon by using a fluid oxide film, HSQ. A method of forming a passivation layer of a semiconductor integrated circuit, the method further comprising forming a second passivation layer on the first passivation layer for preventing penetration of external impurities.
【００１１】本発明の望ましい実施例によれば、前記半
導体基板に形成された金属配線パターンは最上部金属配
線パターンであり、前記第１パッシベーション層の厚さ
は１，０００〜１０，０００Åの範囲が好ましく、前記
第２パッシベーション層は窒化膜（ＳｉＮ）またはオキ
シナイトライド膜（ＳｉＯＮ）を使用して形成すること
が適する。According to a preferred embodiment of the present invention, the metal wiring pattern formed on the semiconductor substrate is an uppermost metal wiring pattern, and the thickness of the first passivation layer is in the range of 1,000 to 10,000 °. Preferably, the second passivation layer is formed using a nitride film (SiN) or an oxynitride film (SiON).
【００１２】また、前記第１パッシベーション層を形成
した後、ソフトベイキング段階を追加することが適す
る。前記ソフトベイキングは前記第１パッシベーション
層が形成された半導体集積回路を８０〜１２０℃の温度
で１〜３分間ベイキングして、前記結果物を１５０〜２
５０℃の温度で１〜３分間ベイキングし、引続き２５０
〜４００℃の温度で１〜３分間ベイキングする工程を含
む。It is preferable that a soft baking step is added after forming the first passivation layer. In the soft baking, the semiconductor integrated circuit on which the first passivation layer is formed is baked at a temperature of 80 to 120 ° C. for 1 to 3 minutes, and the resultant is baked for 150 to 2 minutes.
Bake at a temperature of 50 ° C. for 1 to 3 minutes, then 250
Baking at a temperature of ４００400 ° C. for 1 to 3 minutes.
【００１３】望ましくは、前記ソフトベイキングが終わ
った後、４００±１００℃の温度範囲で３０〜１２０分
間キュアリングする段階を追加することが適する。Preferably, after the soft baking is completed, a curing step at a temperature of 400 ± 100 ° C. for 30 to 120 minutes is added.
【００１４】また、前記第１パッシベーション層を形成
する段階前に、ＰＥＣＶＤ（PlasamEnhanced Chemical
Vapor Deposition、薄膜蒸着法）酸化膜、リンがドーピ
ングされたシリコン酸化膜であるＰＳＧ（Phospho Sili
ca Glass）膜及びＡＰＣＶＤ（Atmospheric Pressure C
hemical Vapor Deposition、薄膜蒸着法）酸化膜中から
選択された一つを使用してパッシベーション層を形成す
る段階をさらに具備することが望ましい。Further, before the step of forming the first passivation layer, PECVD (Plasam Enhanced Chemical
PSG (Phospho Sili), an oxide film and a silicon oxide film doped with phosphorus
ca Glass) film and APCVD (Atmospheric Pressure C)
Chemical Vapor Deposition) It is preferable that the method further includes a step of forming a passivation layer using one selected from oxide films.
【００１５】[0015]
【発明の実施の形態】以下、添付された図面を参照して
本発明の望ましい実施例を詳細に説明する。Preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
【００１６】本明細書で述べるソフトベイキングまたは
キュアリングは最も広い意味で使われており、特定温度
と時間のみを限定する意味ではない。本発明の望ましい
実施例においては例示的に特定温度と時間を限定たが、
これは温度と時間の関係を考慮して変形しても関係な
い。したがって、下の望ましい実施例に記載した内容は
例示であり限定する意味ではない。[0016] Soft baking or curing as described herein is used in the broadest sense and is not meant to limit only a particular temperature and time. In the preferred embodiment of the present invention, the specific temperature and time are exemplarily limited,
This does not matter even if it is deformed in consideration of the relationship between temperature and time. Therefore, what is described in the preferred embodiments below is illustrative and not limiting.
【００１７】なお、各図面において同一符号は同一部
材、部分を示す。The same reference numerals in the drawings denote the same members and portions.
【００１８】実施例１ 図１及び図２は本発明の実施例１による半導体集積回路
のパッシベーション層形成方法を説明するために示した
断面図である。 Embodiment 1 FIGS. 1 and 2 are cross-sectional views for explaining a method for forming a passivation layer of a semiconductor integrated circuit according to Embodiment 1 of the present invention.
【００１９】図１を参照すれば、最上部にある金属配線
パターン１０２が形成された半導体基板１００に、流動
性酸化膜系統のＨＳＱを１，０００〜１０，０００Åの
厚さで積層して第１パッシベーション層１０４を形成す
る。半導体集積回路のパッシベーション層において、寄
生キャパシタンスは金属配線パターン１０２間の間隔に
反比例し、パッシベーション層を形成する絶縁膜の誘電
率に比例する。したがって、寄生キャパシタンスを減少
させるために、低誘電率を持つ絶縁膜を使用することが
重要である。本発明では、誘電率が３程度の低誘電特性
を持つＨＳＱを使用してパッシベーション層を形成する
ことによって金属配線パターン１０２間に発生する寄生
キャパシタンスを減らす。また、ＨＳＱは炭素成分を持
たない膜質であるゆえに、クラックの発生が７００℃以
上で生じる。したがって、６００℃や４００℃以上の温
度でクラックを生成する従来のＳＯＧやテフロンに比べ
て、クラックの発生を抑制できる。このようなクラック
欠陥が発生する問題を減らすことは、半導体素子の信頼
度や寿命でも有利な長所がある。Referring to FIG. 1, an HSQ of a fluid oxide film system is laminated on a semiconductor substrate 100 on which an uppermost metal wiring pattern 102 is formed in a thickness of 1,000 to 10,000 °. One passivation layer 104 is formed. In the passivation layer of the semiconductor integrated circuit, the parasitic capacitance is inversely proportional to the distance between the metal wiring patterns 102 and is proportional to the dielectric constant of the insulating film forming the passivation layer. Therefore, it is important to use an insulating film having a low dielectric constant in order to reduce the parasitic capacitance. In the present invention, the parasitic capacitance generated between the metal wiring patterns 102 is reduced by forming the passivation layer using HSQ having a low dielectric property of about 3 as a dielectric constant. Further, since HSQ is a film having no carbon component, cracks occur at 700 ° C. or higher. Therefore, the occurrence of cracks can be suppressed as compared with conventional SOG or Teflon which generates cracks at a temperature of 600 ° C. or 400 ° C. or higher. Reducing the problem of the occurrence of such crack defects has advantages in terms of reliability and life of the semiconductor device.
【００２０】図２を参照すれば、前記ＨＳＱを使用した
第１パッシベーション層１０４が形成された結果物に、
窒化膜（ＳｉＮ）またはオキシナイトライド膜（ＳｉＯ
Ｎ）を使用して第２パッシベーション層１０６を形成す
る。このような第２パッシベーション層１０６は外部不
純物浸透防止役割を有しており、ＰＥＣＶＤ方式で形成
できる。ここで、前記第２パッシベーション層１０６を
形成する前に、液体状態のＨＳＱで構成された第１パッ
シベーション層１０４を固化させるソフトベイキングと
キュアリング段階をさらに施すことが適する。前記ソフ
トベイキングは第１パッシベーション層１０４が形成さ
れた半導体集積回路を８０〜１２０℃の温度で１〜３分
間１次ベイキングし、前記結果物（１次ベイキングが行
われたもの）を１５０〜２５０℃の温度で１〜３分間２
次ベイキングした後、最後に前記結果物（２次ベイキン
グが行われたもの）を２５０〜４００℃の温度で１〜３
分間ベイキングする工程を含む。また、前記キュアリン
グはホットプレートオーブンで４００±１００℃の温度
範囲で３０〜１２０分間キュアリングを施すことが適す
る。この時、ＨＳＱで構成された第１パッシベーション
層１０４は一定温度に至れば流動性を持ってそれ自体で
（of itself）平坦化される特性があるために、既存の
ＳＯＧと比較して、さらに優秀な第１パッシベーション
層１０４の平坦度を得ることができる。このような第１
パッシベーション層の平坦化は段差塗布性を向上させ
て、ピンホールやクラックのように半導体集積回路の信
頼性を阻害したり、寿命を短縮させる欠陥を防止できる
手段になる。Referring to FIG. 2, the result of forming the first passivation layer 104 using the HSQ is as follows.
Nitride film (SiN) or oxynitride film (SiO
N) to form the second passivation layer 106. The second passivation layer 106 has a role of preventing external impurities from penetrating, and can be formed by a PECVD method. Here, before forming the second passivation layer 106, it is preferable to further perform a soft baking and curing step of solidifying the first passivation layer 104 made of HSQ in a liquid state. In the soft baking, the semiconductor integrated circuit on which the first passivation layer 104 is formed is first baked at a temperature of 80 to 120 ° C. for 1 to 3 minutes, and the resultant product (first baked) is subjected to 150 to 250. 2 minutes at a temperature of ° C for 1-3 minutes
After the next baking, finally, the resultant (the one subjected to the second baking) is heated at a temperature of 250 to 400 ° C. for 1 to 3 times.
Baking for minutes. The curing is preferably performed in a hot plate oven at a temperature of 400 ± 100 ° C. for 30 to 120 minutes. At this time, the first passivation layer 104 made of HSQ has a property of being flattened by itself when it reaches a certain temperature, so that the first passivation layer 104 is further compared with the existing SOG. Excellent flatness of the first passivation layer 104 can be obtained. Such first
The flattening of the passivation layer is a means for improving the step coatability and preventing defects such as pinholes and cracks which hinder the reliability of the semiconductor integrated circuit and shorten the life.
【００２１】実施例２ 図３ないし図５は本発明の実施例２にともなう半導体集
積回路のパッシベーション層形成方法を説明するために
示した断面図である。 Embodiment 2 FIGS. 3 to 5 are cross-sectional views for explaining a method of forming a passivation layer of a semiconductor integrated circuit according to Embodiment 2 of the present invention.
【００２２】ここで、本発明による実施例２は酸化膜系
列でなる第１パッシベーション層を１次積層した後、本
発明にともなう流動性酸化膜の一種であるＨＳＱ層を形
成する方法である。その他、残りの工程は実施例１で説
明した部分と重複するため、重複部分は説明を省略す
る。Here, the second embodiment of the present invention is a method of forming an HSQ layer, which is a kind of a fluid oxide film, according to the present invention after a first passivation layer of an oxide film series is first laminated. In addition, since the remaining steps are the same as those described in the first embodiment, the description of the overlapping parts will be omitted.
【００２３】図３を参照すれば、最上部の金属配線パタ
ーン２０２が形成された半導体基板２００に第１パッシ
ベーション層２０４を積層する。このような第１パッシ
ベーション層は、ＰＥＣＶＤ酸化膜、ＰＳＧ及びＡＰＣ
ＶＤ酸化膜中から選択された一つを使用して形成するこ
とが適する。Referring to FIG. 3, a first passivation layer 204 is stacked on a semiconductor substrate 200 on which an uppermost metal wiring pattern 202 is formed. Such a first passivation layer includes a PECVD oxide film, PSG and APC.
It is suitable to use one selected from the VD oxide film.
【００２４】図４を参照すれば、前記第１パッシベーシ
ョン層２０４が積層された半導体基板に、流動性酸化膜
の一種であるＨＳＱを利用して第２パッシベーション層
２０６を１，０００〜１０，０００Åの厚さで形成す
る。続いて、前記第２パッシベーション層２０６が形成
された半導体集積回路を８０〜１２０℃の温度で１〜３
分間１次ベイキングし、前記結果物を１５０〜２５０℃
の温度で１〜３分間２次ベイキングした後、最後に前記
結果物を２５０〜４００℃の温度で１〜３分間ベイキン
グする順序でソフトベイキングを進行する。最後に、前
記ソフトベイキングが進行された結果物をホットプレー
トオーブンで４００±１００℃の温度範囲で３０〜１２
０分間キュアリングする。この時、ＨＳＱで形成した第
２パッシベーション層２０６は、一定温度に至れば流動
性を持つゆえにそれ自体で平坦化がなされる。Referring to FIG. 4, a second passivation layer 206 is formed on a semiconductor substrate on which the first passivation layer 204 is laminated by using HSQ, which is a kind of a fluid oxide film, for 1,000 to 10,000 〜１０. Formed with a thickness of Subsequently, the semiconductor integrated circuit on which the second passivation layer 206 is formed is heated at a temperature of 80 to 120 ° C. for 1 to 3 times.
Baking for 1 min.
After baking at a temperature of 1 to 3 minutes, soft baking is performed in the order of baking the resultant at a temperature of 250 to 400 ° C. for 1 to 3 minutes. Finally, the soft baking is performed in a hot plate oven at a temperature of 400 ± 100 ° C. for 30 to 12 hours.
Cure for 0 minutes. At this time, since the second passivation layer 206 formed of HSQ has fluidity at a certain temperature, it is flattened by itself.
【００２５】図５を参照すれば、前記キュアリングが進
行した第２パッシベーション層２０６上に、外部の不純
物浸透を防止する役割をする第３パッシベーション層２
０８が形成される。このような第３パッシベーション層
２０８は、窒化膜（ＳｉＮ）またはオキシナイトライド
（ＳｉＯＮ）膜で形成する。Referring to FIG. 5, a third passivation layer 2 serving to prevent external impurities from penetrating is formed on the second passivation layer 206 where the curing has progressed.
08 is formed. The third passivation layer 208 is formed of a nitride film (SiN) or an oxynitride (SiON) film.
【００２６】実験例 図６は本発明によるＨＳＱをパッシベーション層に適用
した時の寄生キャパシタンス値を説明するために示した
グラフである。 Experimental Example FIG. 6 is a graph illustrating a parasitic capacitance value when the HSQ according to the present invention is applied to a passivation layer.
【００２７】図６は、３種形態で形成したパッシベーシ
ョン層を持つサンプルを利用して寄生キャパシタンスを
測定した結果を示すグラフである。第１サンプル２１０
は最上部金属配線パターンが０．３７μｍの間隔で形成
された半導体基板にＰＥＣＶＤ酸化膜を５００Å厚さに
積層し、ＵＳＧ（Undoped Silicate Glass）層を５，０
００Å積層してパッシベーション層を形成した場合であ
り、第２サンプル２２０は第１サンプルと同一な条件で
形成された金属配線パターン上にＰＥＣＶＤによるＴＥ
ＯＳ（Tetra Ethyl Otho Silicate）膜を２，０００Å
積層した後、本発明にともなうＨＳＱ層を４，０００Å
積層してパッシベーション層を形成した場合である。最
後に、第３サンプル２３０は、前記第１サンプルと同一
な条件で形成した金属配線パターンがある半導体基板
に、本発明によるＨＳＱ層のみを４，０００Å積層して
パッシベーション層を形成した場合である。FIG. 6 is a graph showing the results of measuring the parasitic capacitance using a sample having a passivation layer formed in three types. First sample 210
Is a semiconductor substrate on which the uppermost metal wiring pattern is formed at intervals of 0.37 μm, a PECVD oxide film is laminated to a thickness of 500 mm, and a USG (Undoped Silicate Glass) layer is
In this case, the passivation layer is formed by laminating the second sample 220. The second sample 220 has a TECVD by PECVD on a metal wiring pattern formed under the same conditions as the first sample.
OS (Tetra Ethyl Otho Silicate) film 2,000 膜
After the lamination, the HSQ layer according to the present invention is 4,000Å
This is a case where a passivation layer is formed by stacking. Finally, the third sample 230 is a case where only the HSQ layer according to the present invention is laminated at 4,000 ° on a semiconductor substrate having a metal wiring pattern formed under the same conditions as the first sample to form a passivation layer. .
【００２８】この時寄生キャパシタンスを測定した結
果、第１サンプルでは３５．２ｐＦ、第２サンプルでは
３４．７ｐＦ、第３サンプルでは３１．５ｐＦが各々測
定された。したがって、本発明によるＨＳＱ層をパッシ
ベーション層で適用した第２及び第３サンプルの場合に
おいて、ＵＳＧを使用してパッシベーション層を構成し
た第１サンプルの場合と比較し、それぞれ１％、１１％
の寄生キャパシタンスが減少する効果があることがわか
る。At this time, the parasitic capacitance was measured. As a result, 35.2 pF was measured for the first sample, 34.7 pF for the second sample, and 31.5 pF for the third sample. Therefore, in the case of the second and third samples in which the HSQ layer according to the present invention is applied as the passivation layer, they are 1% and 11%, respectively, as compared with the case of the first sample in which the passivation layer is formed using USG.
It can be seen that there is an effect of reducing the parasitic capacitance of.
【００２９】[0029]
【発明の効果】したがって、前述した本発明によれば、
半導体集積回路のパッシベーション層として低誘電率を
持つＨＳＱを適用してクラックの発生を抑制して、
乾式蝕刻工程でパターンの変形を抑制して、パッシベ
ーション層の平坦度を高めて段差塗布性を改善できる。Therefore, according to the present invention described above,
Applying HSQ having a low dielectric constant as a passivation layer of a semiconductor integrated circuit to suppress the occurrence of cracks,
In the dry etching process, the deformation of the pattern can be suppressed, the flatness of the passivation layer can be increased, and the step coating property can be improved.
【００３０】本発明は前記した実施例に限定されなく、
本発明が属する技術的思想内で当分野の通常の知識を持
った者により多くの変形が可能なのは明白である。The present invention is not limited to the embodiments described above,
Obviously, many modifications within the technical scope to which this invention belongs are within the skill of the art.
【図１】本発明の実施例１による半導体集積回路の第１
パッシベーション層形成方法の一例を説明するために示
した断面図である。FIG. 1 illustrates a first example of a semiconductor integrated circuit according to a first embodiment of the present invention.
FIG. 4 is a cross-sectional view shown for explaining an example of a passivation layer forming method.
【図２】本発明の実施例１による半導体集積回路の第２
パッシベーション層形成方法の一例を説明するために示
した断面図である。FIG. 2 shows a second example of the semiconductor integrated circuit according to the first embodiment of the present invention.
FIG. 4 is a cross-sectional view shown for explaining an example of a passivation layer forming method.
【図３】本発明の実施例２による半導体集積回路の第１
パッシベーション層形成方法の一例を説明するために示
した断面図である。FIG. 3 shows a first example of the semiconductor integrated circuit according to the second embodiment of the present invention;
FIG. 4 is a cross-sectional view shown for explaining an example of a passivation layer forming method.
【図４】本発明の実施例２による半導体集積回路の第２
パッシベーション層形成方法の一例を説明するために示
した断面図である。FIG. 4 illustrates a second example of the semiconductor integrated circuit according to the second embodiment of the present invention.
FIG. 4 is a cross-sectional view shown for explaining an example of a passivation layer forming method.
【図５】本発明の実施例２による半導体集積回路の第３
パッシベーション層形成方法の一例を説明するために示
した断面図である。FIG. 5 illustrates a third example of the semiconductor integrated circuit according to the second embodiment of the present invention.
FIG. 4 is a cross-sectional view shown for explaining an example of a passivation layer forming method.
【図６】本発明によるＨＳＱ層をパッシベーション層に
適用した時の寄生キャパシタンス値を説明するために示
したグラフである。FIG. 6 is a graph illustrating a parasitic capacitance value when an HSQ layer according to the present invention is applied to a passivation layer.
【符号の説明】 １００…半導体基板 １０２…金属配線パターン １０４…第１パッシベーション層[Description of Reference Numerals] 100: semiconductor substrate 102: metal wiring pattern 104: first passivation layer
Claims (9)
板に流動性酸化膜であるＨＳＱを使用して第１パッシベ
ーション層を形成する段階と、 前記第１パッシベーション層上に外部不純物浸透防止用
の第２パッシベーション層を形成する段階とを含むこと
を特徴とする半導体集積回路のパッシベーション層形成
方法。Forming a first passivation layer on a semiconductor substrate having a metal wiring pattern formed thereon using HSQ, which is a fluid oxide film; and forming a first passivation layer on the first passivation layer to prevent external impurities from penetrating. Forming a passivation layer of the semiconductor integrated circuit.
た金属配線パターンであることを特徴とする請求項１に
記載の半導体集積回路のパッシベーション層形成方法。2. The method according to claim 1, wherein the metal wiring pattern is a metal wiring pattern formed on an uppermost portion.
１，０００〜１０，０００Åの範囲で形成することを特
徴とする請求項１に記載の半導体集積回路のパッシベー
ション層形成方法。3. The method as claimed in claim 1, wherein the thickness of the first passivation layer is in the range of 1,000 to 10,000 °.
後にソフトベイキング段階をさらに具備することを特徴
とする請求項１に記載の半導体集積回路のパッシベーシ
ョン層形成方法。4. The method as claimed in claim 1, further comprising a soft baking step after forming the first passivation layer.
路を８０〜１２０℃の温度で１〜３分間ベイキングする
段階と、 前記結果物を１５０〜２５０℃の温度で１〜３分間ベイ
キングする段階と、 前記結果物を２５０〜４００℃の温度で１〜３分間ベイ
キングする段階とを含むことを特徴とする請求項４に記
載の半導体集積回路のパッシベーション層形成方法。5. The soft baking includes baking the semiconductor integrated circuit on which the first passivation layer is formed at a temperature of 80 to 120 ° C. for 1 to 3 minutes, and baking the resultant at a temperature of 150 to 250 ° C. 5. The method of claim 4, further comprising: baking for 1 to 3 minutes; and baking the resultant at a temperature of 250 to 400 [deg.] C. for 1 to 3 minutes.
ュアリングする段階をさらに具備することを特徴とする
請求項４に記載の半導体集積回路のパッシベーション層
形成方法。6. The method according to claim 4, further comprising curing after the soft baking is performed.
ングが完了した半導体集積回路を４００±１００℃の温
度範囲で３０〜１２０分の範囲でキュアリングすること
を特徴とする請求項６に記載の半導体集積回路のパッシ
ベーション層形成方法。7. The semiconductor according to claim 6, wherein the curing is performed by curing the semiconductor integrated circuit on which the soft baking is completed in a temperature range of 400 ± 100 ° C. for 30 to 120 minutes. A method for forming a passivation layer of an integrated circuit.
（ＳｉＮ）またはオキシナイトライド膜（ＳｉＯＮ）を
使用して形成することを特徴とする請求項１に記載の半
導体集積回路のパッシベーション層形成方法。8. The method according to claim 1, wherein the second passivation layer is formed using a nitride film (SiN) or an oxynitride film (SiON).
段階前に、ＰＥＣＶＤ酸化膜、ＰＳＧ膜及びＡＰＣＶＤ
酸化膜中から選択された一つを使用してパッシベーショ
ン層を形成する段階をさらに具備することを特徴とする
請求項１に記載の半導体集積回路のパッシベーション層
形成方法。9. A method for forming a first passivation layer, the method comprising: forming a first passivation layer on a substrate;
3. The method of claim 1, further comprising forming a passivation layer using one selected from oxide films.
Applications Claiming Priority (2)
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|---|---|---|---|
| KR97P47209 | 1997-09-12 | ||
| KR1019970047209A KR19990025544A (en) | 1997-09-12 | 1997-09-12 | Method for forming passivation layer of semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1197436A true JPH1197436A (en) | 1999-04-09 |
Family
ID=19521265
Family Applications (1)
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|---|---|---|---|
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Families Citing this family (2)
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|---|---|---|---|---|
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|---|---|
| KR19990025544A (en) | 1999-04-06 |
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