JPH1196899A - Field emission type cold cathode and its manufacture - Google Patents
Field emission type cold cathode and its manufactureInfo
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- JPH1196899A JPH1196899A JP25244497A JP25244497A JPH1196899A JP H1196899 A JPH1196899 A JP H1196899A JP 25244497 A JP25244497 A JP 25244497A JP 25244497 A JP25244497 A JP 25244497A JP H1196899 A JPH1196899 A JP H1196899A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、鋭利な先端を有す
るカソードの近傍に形成されたゲート電極に電圧を印加
することにより、カソードから電子を放出させる電界放
出型冷陰極及びその製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field emission type cold cathode which emits electrons from a cathode by applying a voltage to a gate electrode formed near a cathode having a sharp tip, and a method of manufacturing the same. It is.
【０００２】[0002]
【従来の技術】電子放出源として用いられる電子放出素
子は、超高速マイクロ波素子、平面型画像表示素子など
への応用が進められている。従来、電子放出源として、
熱陰極型の電子放出素子が数多く用いられてきた。しか
し、熱陰極型電子放出素子は、過熱によるエネルギーロ
スが大きいこと、陰極先端の消耗・汚染が激しい等の問
題があった。2. Description of the Related Art Electron-emitting devices used as electron-emitting sources are being applied to ultra-high-speed microwave devices, flat-panel image display devices, and the like. Conventionally, as an electron emission source,
Many hot cathode type electron-emitting devices have been used. However, the hot cathode type electron-emitting device has problems such as a large energy loss due to overheating and severe consumption and contamination of the cathode tip.
【０００３】これらの問題を解決するために、冷陰極型
の電子放出素子が提案された。この中でも、鋭利な先端
を有する円錐状のカソードと、そのカソードの近傍に形
成されたゲート電極からなる電界放出型冷陰極を用いた
電子放出素子は、近年、盛んに研究が行われている。In order to solve these problems, a cold cathode type electron-emitting device has been proposed. Among them, an electron-emitting device using a field emission type cold cathode composed of a conical cathode having a sharp tip and a gate electrode formed near the cathode has been actively studied in recent years.
【０００４】ここで、その一例として、特開平５−９４
７６２号に記載された電界放出型冷陰極及びその製造方
法について図６を参照しながら説明する。この電界放出
型冷陰極（図６（ｆ））は、ｎ型Ｓｉ基板１０１の表面
に突起状の電子放出部となる円錐状の先端部を備えたカ
ソード１０９を形成し、その上に電子放出部の先端を取
り囲むように、ゲート絶縁膜１０８及びゲート電極１１
０が順次形成された構造である。このようなカソード１
０９の先端部の上部にアノード電極（図示せず）を配置
し、カソード１０９とゲート電極１１０、カソード１０
９とアノード電極間に電圧を印加する。鋭利な先端を有
するカソード１０９の先端部に、カソード１０９とゲー
ト電極１１０との間の電界が集中し、トンネル現象によ
り電子が真空中に引き出される。Here, as one example, Japanese Patent Application Laid-Open No. 5-94
No. 762, a field emission cold cathode and a method for manufacturing the same will be described with reference to FIG. In the field emission cold cathode (FIG. 6F), a cathode 109 having a conical tip serving as a projection-like electron emission portion is formed on the surface of an n-type Si substrate 101, and electron emission is performed thereon. The gate insulating film 108 and the gate electrode 11 so as to surround the tip of the portion.
0 is a structure formed sequentially. Such a cathode 1
09, an anode electrode (not shown) is arranged on the top of the tip, and the cathode 109, the gate electrode 110, and the cathode 10
9 and an anode electrode. The electric field between the cathode 109 and the gate electrode 110 concentrates on the tip of the cathode 109 having a sharp tip, and electrons are drawn into a vacuum by a tunnel phenomenon.
【０００５】この電界放出型冷陰極は以下のように製造
される。まず、ｎ型Ｓｉ基板表面１０１を熱酸化して酸
化皮膜１１３を形成し（図６（ａ））、フォトリソグラ
フィーと異方性ドライエッチングを用いて、円形のキャ
ップ１１４を形成する（図６（ｂ））。更に、この円形
のキャップ１１４をエッチングマスクとして等方性のド
ライエッチングをすると、キャップ１１４の下部に回り
込んでＳｉがエッチングされ、円錐状の凸部が形成され
る（図６（ｃ））。これを再度熱酸化すると、ゲート絶
縁膜１０８として機能する酸化シリコンが形成される
（図６（ｄ））。次に、ゲート電極１１０を回転斜め蒸
着して形成し（図６（ｅ））、バファード・フッ酸で酸
化シリコンをエッチングして、キャップ１０４とゲート
絶縁膜１０８の一部を除去して、カソード１０９先端の
露出を行う。The field emission cold cathode is manufactured as follows. First, the n-type Si substrate surface 101 is thermally oxidized to form an oxide film 113 (FIG. 6A), and a circular cap 114 is formed using photolithography and anisotropic dry etching (FIG. 6 (A)). b)). Further, when isotropic dry etching is performed using the circular cap 114 as an etching mask, the Si goes around the lower portion of the cap 114 and is etched to form a conical convex portion (FIG. 6C). When this is thermally oxidized again, silicon oxide functioning as the gate insulating film 108 is formed (FIG. 6D). Next, a gate electrode 110 is formed by rotating and oblique deposition (FIG. 6E), the silicon oxide is etched with buffered hydrofluoric acid, and the cap 104 and a part of the gate insulating film 108 are removed. Exposure of the 109 tip is performed.
【０００６】このようにして製造された円錐状のカソー
ド先端は、その先端径を数ｎｍ程度にまで鋭利にでき、
大電流が得られるという利点を有する。[0006] The conical cathode tip manufactured in this manner can be sharpened to a tip diameter of about several nm.
This has the advantage that a large current can be obtained.
【０００７】[0007]
【発明が解決しようとする課題】上述の電界放出型冷陰
極は、カソード先端を加工する際に、図５（ｃ）に示す
ように、等方性エッチングを用いて、カソードの径と高
さの両方の加工を制御している。ところが、等方性エッ
チングでは、高さ方向の加工精度は確保できるが、横方
向の加工精度は高くないため、所定のカソード高さを確
保しようとすると、円形キャップの径を一定サイズ以下
にすることはできない。円形キャップの径を一定サイズ
より小さくすれば、エッチング後の円形キャップ下の円
錐状Ｓｉ径は小さくなり、図５（ｄ）の酸化工程によ
り、カソード先端の高さが低くなると同時に先端が鋭利
でなくなってしまう。したがって、所望のカソード先端
の鋭利さとゲート電極に対するカソード先端の相対位置
（高さ方向）を確保しようとすると、円形キャップの径
及びピッチが決まってしまう。このため、カソードのピ
ッチを狭める高集積化が困難であった。In the field emission type cold cathode described above, when processing the tip of the cathode, as shown in FIG. Is controlling both processes. However, in the isotropic etching, the processing accuracy in the height direction can be ensured, but the processing accuracy in the horizontal direction is not high. Therefore, in order to secure a predetermined cathode height, the diameter of the circular cap is reduced to a certain size or less. It is not possible. If the diameter of the circular cap is smaller than a certain size, the diameter of the conical Si under the circular cap after the etching becomes smaller, and the oxidation step of FIG. Will be gone. Therefore, in order to ensure the desired sharpness of the cathode tip and the relative position (height direction) of the cathode tip to the gate electrode, the diameter and pitch of the circular cap are determined. For this reason, it has been difficult to achieve high integration by narrowing the pitch of the cathode.
【０００８】また、ゲート電極を形成するため、回転斜
め蒸着（図５（ｅ））しているが、蒸着に時間がかかる
上、蒸着後所定の温度に下がるまで待たなくてはなら
ず、スループットが低かった。更に、カソード先端の露
出のためのリフトオフにおいて、完全に除去されるべき
蒸着物質等がダストとしてカソード表面に付着し、カソ
ードとゲート電極がリークを起こして特性劣化の原因と
なる問題があった。[0008] Rotational oblique deposition (FIG. 5 (e)) is performed to form the gate electrode. However, it takes a long time for the vapor deposition, and it is necessary to wait until the temperature drops to a predetermined temperature after the vapor deposition. Was low. Further, in the lift-off for exposing the tip of the cathode, there is a problem that a vapor deposition material or the like to be completely removed adheres to the cathode surface as dust, causing a leak between the cathode and the gate electrode, resulting in deterioration of characteristics.
【０００９】また、ゲート絶縁膜形成の際の熱酸化によ
り、カソード先端部の不純物濃度が不均一になり、素子
特性を劣化させる恐れがあった。In addition, the thermal oxidation during the formation of the gate insulating film makes the impurity concentration at the tip of the cathode non-uniform, which may deteriorate the device characteristics.
【００１０】本発明は、上記のような課題を解決するた
めになされたものであって、カソード先端の鋭利さとゲ
ート電極に対するカソード先端の相対位置の制御をそれ
ぞれ別のプロセスで制御し、加工精度が高く微細加工を
可能とし、スループットが高く特性が安定した電界放出
型冷陰極及びその製造方法を提供することを目的とす
る。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and controls the sharpness of the cathode tip and the relative position of the cathode tip with respect to the gate electrode in separate processes, thereby achieving a high processing accuracy. It is an object of the present invention to provide a field-emission cold cathode which has high performance, enables fine processing, has high throughput, and has stable characteristics, and a method for manufacturing the same.
【００１１】[0011]
【課題を解決するための手段】請求項１の発明は、電子
を放出する突起状の電子放出部を備えたカソードと、該
カソードから電子を引き出すためのゲート電極と、前記
カソードと前記ゲート電極とを絶縁するためのゲート絶
縁膜とから構成される電界放出型冷陰極の製造方法にお
いて、シリコン基板上にマスクを形成する工程と、前記
シリコン基板の表面を熱酸化して、前記マスクの下方部
分以外を酸化シリコンとする工程と、前記酸化シリコン
を、エッチング除去して凸部分を形成する工程と、前記
シリコン基板表面全体を熱酸化して、ゲート絶縁膜とな
る酸化シリコンを形成すると共に、前記凸部分内に、カ
ソードとなるシリコンの突起形状を形成する工程と、前
記ゲート絶縁膜となる酸化シリコン上にゲート電極を形
成する工程と、前記凸部分以外を被覆する被覆層を形成
する工程と、前記被覆層をマスクとして前記露出された
ゲート電極をエッチング除去する工程と、前記カソード
上に存在する酸化シリコンを除去して電子放出部を露出
する工程と、を含むことを特徴とする。According to a first aspect of the present invention, there is provided a cathode having a projecting electron emitting portion for emitting electrons, a gate electrode for extracting electrons from the cathode, the cathode and the gate electrode. Forming a mask on a silicon substrate; and thermally oxidizing a surface of the silicon substrate to form a mask under the mask, the method comprising: A step of forming silicon oxide on portions other than the portion, a step of removing the silicon oxide by etching to form a convex portion, and thermally oxidizing the entire surface of the silicon substrate to form silicon oxide serving as a gate insulating film; Forming a projection of silicon serving as a cathode in the convex portion, and forming a gate electrode on silicon oxide serving as the gate insulating film; Forming a coating layer covering the portions other than the protruding portions; etching the exposed gate electrode using the coating layer as a mask; and removing silicon oxide present on the cathode to expose the electron emission portion. And a step of performing
【００１２】請求項２の発明は、請求項１記載の電界放
出型冷陰極の製造方法であって、前記被覆層を形成する
工程において、前記被覆層は前記ゲート電極に比較し除
去速度が速い材料であり、前記被覆層により前記凸部分
を埋没させるようにシリコン基板上部全体を被覆し、少
なくとも前記ゲート電極の一部が露出するまで、前記被
覆層を上部から順次除去することを特徴とする。According to a second aspect of the present invention, in the method of manufacturing a field emission cold cathode according to the first aspect, in the step of forming the covering layer, the removing rate of the covering layer is higher than that of the gate electrode. A material, wherein the covering layer covers the entire upper portion of the silicon substrate so as to bury the convex portion, and the covering layer is sequentially removed from the top until at least a part of the gate electrode is exposed. .
【００１３】請求項３の発明は、請求項２記載の電界放
出型冷陰極の製造方法であって、被覆層の除去には、化
学・機械研磨法を適用することを特徴とする。According to a third aspect of the present invention, there is provided a method for manufacturing a field emission cold cathode according to the second aspect, wherein the coating layer is removed by applying a chemical / mechanical polishing method.
【００１４】請求項４の発明は、請求項１記載の電界放
出型冷陰極の製造方法であって、前記被覆層を形成する
工程において、被覆層はフォトレジストであることを特
徴とする。According to a fourth aspect of the present invention, in the method for manufacturing a field emission cold cathode according to the first aspect, in the step of forming the covering layer, the covering layer is a photoresist.
【００１５】請求項５の発明は、請求項１又は３記載の
電界放出型冷陰極の製造方法であって、前記マスクは、
サイドウオールを有することを特徴とする。According to a fifth aspect of the present invention, there is provided a method of manufacturing a field emission type cold cathode according to the first or third aspect, wherein the mask comprises:
It is characterized by having sidewalls.
【００１６】請求項６の発明は、請求項１ないし５のい
ずれか記載の電界放出型冷陰極の製造方法であって、前
記ゲート電極がポリシリコンによって形成され、電子放
出部を露出した後に、前記ゲート電極に不純物をドープ
してｎ＋領域とする工程を含むことを特徴とする。According to a sixth aspect of the present invention, there is provided a method of manufacturing a field emission type cold cathode according to any one of the first to fifth aspects, wherein the gate electrode is formed of polysilicon and an electron emission portion is exposed. A step of doping the gate electrode with an impurity to form an n + region.
【００１７】請求項７の発明は、請求項１ないし５のい
ずれか記載の電界放出型冷陰極の製造方法であって、前
記ゲート電極が、ポリシリコンに不純物をドープしてｎ
＋領域とした物質で形成されることを特徴とする。According to a seventh aspect of the present invention, there is provided a method of manufacturing a field emission type cold cathode according to any one of the first to fifth aspects, wherein the gate electrode is formed by doping impurities into polysilicon.
It is characterized by being formed of a material having a + region.
【００１８】請求項８の発明は、請求項７記載の電界放
出型冷陰極の製造方法であって、電子放出部を露出した
後に、前記ゲート電極に不純物をドープしてｎ＋領域と
する工程を含むことを特徴とする。According to an eighth aspect of the present invention, there is provided a method of manufacturing a field emission type cold cathode according to the seventh aspect, wherein the step of exposing the electron-emitting portion and then doping the gate electrode with an impurity to form an n + region. It is characterized by including.
【００１９】請求項９の発明は、請求項１ないし５のい
ずれか記載の電界放出型冷陰極の製造方法であって、電
子放出部を露出した後に、前記カソードの電子放出部に
不純物をドープしてｎ＋領域としたことを特徴とする。According to a ninth aspect of the present invention, there is provided a method of manufacturing a field emission type cold cathode according to any one of the first to fifth aspects, wherein the electron emission portion of the cathode is doped with impurities after exposing the electron emission portion. And an n + region.
【００２０】請求項１０の発明は、請求項６ないし８の
いずれか記載の電界放出型冷陰極の製造方法であって、
電子放出部を露出した後に、前記カソードの電子放出部
に不純物をドープしてｎ＋領域としたことを特徴とす
る。According to a tenth aspect of the present invention, there is provided a method of manufacturing a field emission cold cathode according to any one of the sixth to eighth aspects,
After exposing the electron-emitting portion, the electron-emitting portion of the cathode is doped with an impurity to form an n + region.
【００２１】請求項１１の発明は、請求項１ないし５の
いずれか記載の電界放出型冷陰極の製造方法であって、
電子放出部を露出した後に、カソードの電子放出部に高
融点金属を堆積する工程と、シリコンと高融点金属をシ
リサイド化する熱処理工程と、未反応の高融点金属を除
去する工程と、を更に含むことを特徴とする。According to an eleventh aspect of the present invention, there is provided a method of manufacturing a field emission type cold cathode according to any one of the first to fifth aspects,
After exposing the electron-emitting portion, a step of depositing a high-melting-point metal on the electron-emitting portion of the cathode, a heat treatment step of silicidizing silicon and the high-melting-point metal, and a step of removing unreacted high-melting-point metal, It is characterized by including.
【００２２】請求項１２の発明は、電子を放出する突起
状の電子放出部を備えたカソードと、該カソードから電
子を引き出すためのゲート電極と、前記カソードと前記
ゲート電極とを絶縁するためのゲート絶縁膜とから構成
される電界放出型冷陰極において、請求項６又は８のい
ずれかに記載の電界放出型冷陰極の製造方法により製造
され、前記ゲート電極が、不純物をドープしてｎ＋領域
とする物質からなることを特徴とする。According to a twelfth aspect of the present invention, there is provided a cathode having a projection-like electron emission portion for emitting electrons, a gate electrode for extracting electrons from the cathode, and a gate electrode for insulating the cathode from the gate electrode. A field emission cold cathode comprising: a gate insulating film; a field emission cold cathode manufactured by the method for manufacturing a field emission cold cathode according to claim 6, wherein the gate electrode is doped with impurities to form an n + region. Characterized by the following:
【００２３】請求項１３の発明は、電子を放出する突起
状の電子放出部を備えたカソードと、該カソードから電
子を引き出すためのゲート電極と、前記カソードと前記
ゲート電極とを絶縁するためのゲート絶縁膜とから構成
される電界放出型冷陰極において、請求項９記載の電界
放出型冷陰極の製造方法により製造され、前記カソード
の電子放出部が、不純物をドープしてｎ＋領域とする物
質からなることを特徴とする。According to a thirteenth aspect of the present invention, there is provided a cathode having a projecting electron emitting portion for emitting electrons, a gate electrode for extracting electrons from the cathode, and a gate electrode for insulating the cathode from the gate electrode. 10. A field emission cold cathode comprising a gate insulating film and manufactured by the method for manufacturing a field emission cold cathode according to claim 9, wherein the electron emission portion of the cathode is doped with impurities to form an n + region. It is characterized by consisting of.
【００２４】請求項１４の発明は、電子を放出する突起
状の電子放出部を備えたカソードと、該カソードから電
子を引き出すためのゲート電極と、前記カソードと前記
ゲート電極とを絶縁するためのゲート絶縁膜とから構成
される電界放出型冷陰極において、請求項１０記載の電
界放出型冷陰極の製造方法により製造され、前記ゲート
電極及びカソードの電子放出部が、不純物をドープして
ｎ＋領域とする物質からなることを特徴とする。According to a fourteenth aspect of the present invention, there is provided a cathode having a protruding electron emitting portion for emitting electrons, a gate electrode for extracting electrons from the cathode, and a gate electrode for insulating the cathode from the gate electrode. A field emission cold cathode comprising a gate insulating film and a field emission cold cathode manufactured by the method for manufacturing a field emission cold cathode according to claim 10, wherein the gate electrode and the electron emission portion of the cathode are doped with impurities to form an n + region. Characterized by the following:
【００２５】請求項１５の発明は、電子を放出する突起
状の電子放出部を備えたカソードと、該カソードから電
子を引き出すためのゲート電極と、前記カソードと前記
ゲート電極とを絶縁するためのゲート絶縁膜とから構成
される電界放出型冷陰極において、請求項１１記載の電
界放出型冷陰極の製造方法により製造され、前記カソー
ドの電子放出部が、シリコンと高融点金属をシリサイド
化した物質からなることを特徴とする。According to a fifteenth aspect of the present invention, there is provided a cathode having a protruding electron emitting portion for emitting electrons, a gate electrode for extracting electrons from the cathode, and a gate electrode for insulating the cathode from the gate electrode. 12. A field emission cold cathode comprising a gate insulating film, which is manufactured by the method for manufacturing a field emission cold cathode according to claim 11, wherein the electron emission portion of the cathode is formed by silicidizing silicon and a high melting point metal. It is characterized by consisting of.
【００２６】[0026]
【発明の実施の形態】以下、本発明による実施の形態に
ついて、図面を参照して説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００２７】＜第１実施形態＞図１は、本発明に係る電
界放出型冷陰極の第１実施形態を示す概略構成図であ
る。図１に示すように、この電界放出型冷陰極は、シリ
コン基板１の表面に形成された円錐状突起をなすカソー
ド９と、カソード９の先端９ａの周囲を取り囲むように
カソード９上に形成されたゲート電極１０と、カソード
９とゲート電極１０の間に形成されたゲート絶縁層８と
からなる構造である。電子放出部である突起状のカソー
ド先端部９ａは、ｎ＋領域９となっている。カソード先
端部９ａをｎ＋領域としたことにより、カソード先端の
フェルミレベルが導電帯側へ移行し、仕事関数が低下で
きる。<First Embodiment> FIG. 1 is a schematic diagram showing a first embodiment of a field emission cold cathode according to the present invention. As shown in FIG. 1, the field emission type cold cathode is formed on a cathode 9 having a conical projection formed on the surface of a silicon substrate 1 and surrounding a tip 9 a of the cathode 9. And a gate insulating layer 8 formed between the cathode 9 and the gate electrode 10. A protruding cathode tip portion 9a, which is an electron emission portion, is an n + region 9. By setting the cathode tip portion 9a to the n + region, the Fermi level at the cathode tip shifts to the conductive band side, and the work function can be reduced.
【００２８】次に、第１実施形態の電界放出型冷陰極の
製造方法について説明する。図２及び図３は、第１実施
形態の電界放出型冷陰極の製造方法を示す工程断面図で
ある。まず、ｎ型シリコン基板１の表面を酸化して１０
０オングストローム程度の酸化シリコン２を形成し、そ
の上に、１２００オングストロームの窒化シリコン３及
び１６００オングストロームの酸化シリコン４をそれぞ
れＣＶＤ法により堆積する。その後、９００℃／２０分
のアニールを行い、フォトリソグラフィーにより、０．
６μｍの円形パターンを形成する（図２（ａ））。この
円形パターンをエッチングマスクとしてリセスエッチン
グをしてもよいが、後述する酸化工程でバーズビークを
低減するためサイドウォールを形成する。Next, a method of manufacturing the field emission type cold cathode according to the first embodiment will be described. 2 and 3 are process cross-sectional views illustrating a method for manufacturing the field emission cold cathode of the first embodiment. First, the surface of the n-type silicon substrate 1 is oxidized to 10
A silicon oxide layer 2 of about 0 Å is formed, and a 1200 Å silicon nitride layer 3 and a 1600 Å silicon oxide layer 4 are deposited thereon by CVD. After that, annealing is performed at 900 ° C. for 20 minutes, and photolithography is performed for 0.1 minute.
A circular pattern of 6 μm is formed (FIG. 2A). Although recess etching may be performed using this circular pattern as an etching mask, sidewalls are formed in an oxidation step described later to reduce bird's beaks.
【００２９】再度、１２００オングストロームの窒化シ
リコン５を堆積し（図２（ｂ））、エッチバックしてサ
イドウォール５ａを形成した後、フッ酸を用いて、窒化
シリコン３上層の酸化シリコン４を除去する（図２
（ｃ））。このようにして形成したサイドウォール付き
窒化シリコンをエッチングマスク６として、シリコン基
板を１０００オングストローム程度リセスエッチングす
る（図２（ｄ））。このシリコンのリセスエッチング
は、酸化プロファイルを深くするために有効である。こ
こで、エッチングマスクとして、窒化シリコンを用いた
が、これに限るものではなく、例えば、コバルト（Ｃ
ｏ）、ニッケル（Ｎｉ）などの窒化物でも構わない。Again, 1200 angstrom of silicon nitride 5 is deposited (FIG. 2B) and etched back to form sidewalls 5a, and then the silicon oxide 4 on the silicon nitride 3 is removed using hydrofluoric acid. (Figure 2
(C)). Using the silicon nitride with the sidewalls formed as described above as an etching mask 6, the silicon substrate is recess-etched by about 1000 angstroms (FIG. 2D). This recess etching of silicon is effective for deepening the oxidation profile. Here, silicon nitride was used as an etching mask, but is not limited thereto. For example, cobalt (C
o) or a nitride such as nickel (Ni).
【００３０】次に、熱酸化炉で５０００〜１２０００オ
ングストローム程度酸化する。熱酸化条件としては、１
０００〜１１００℃のパイロ酸化が適当であり、本実施
形態では１０５０℃、５４分のパイロ酸化で１００００
オングストローム熱酸化膜７を形成している（図２
（ｅ））。こうして、エッチングマスク６の下方以外に
熱酸化膜７を形成する。Next, oxidation is performed in a thermal oxidation furnace at about 5000 to 12000 angstroms. The thermal oxidation conditions are 1
Pyro-oxidation at 000 to 1100 ° C. is appropriate, and in this embodiment, pyrolysis at 1050 ° C. and 54 minutes is 10,000.
Angstrom thermal oxide film 7 is formed (FIG. 2).
(E)). Thus, a thermal oxide film 7 is formed except under the etching mask 6.
【００３１】次に、形成した熱酸化膜７を除去する。先
に形成したサイドウォール付き窒化シリコン６がシリコ
ン基板１から剥離しないようにするために、熱酸化膜７
は等方性ドライエッチングによる除去が好ましい。従来
のシリコン半導体プロセスのエッチング条件、例えば、
コンタクトホール形成前に用いるラウンドエッチングの
エッチング条件を用いれば、容易に熱酸化膜の除去がで
きる（図２（ｆ））。Next, the formed thermal oxide film 7 is removed. In order to prevent the silicon nitride 6 with the sidewall formed earlier from being peeled off from the silicon substrate 1, a thermal oxide film 7
Is preferably removed by isotropic dry etching. Conventional silicon semiconductor process etching conditions, for example,
If the etching conditions of the round etching used before forming the contact hole are used, the thermal oxide film can be easily removed (FIG. 2F).
【００３２】こうして円錐状の突起が形成されるが、従
来のように等方性エッチングによってシリコン基板を加
工せず、熱酸化膜７を除去するだけなので、横方向には
ほとんどエッチングされない。このため、エッチングマ
スク６の下方のシリコンはほとんど除去されず残ること
になる。従って、突起の径は、エッチングマスク６の径
によって制御でき、突起高さはパイロ酸化の温度と時間
で制御でき、従来に比較して、円錐状の突起の横方向の
加工精度が高い。Although a conical protrusion is thus formed, the silicon substrate is not processed by isotropic etching as in the prior art, and only the thermal oxide film 7 is removed. Therefore, the silicon below the etching mask 6 is hardly removed and remains. Therefore, the diameter of the projection can be controlled by the diameter of the etching mask 6, the height of the projection can be controlled by the temperature and time of the pyro-oxidation, and the processing accuracy of the conical projection in the lateral direction is higher than that of the related art.
【００３３】次に、ゲート絶縁膜形成のために、熱酸化
炉でゲート酸化を行う。ゲート絶縁膜８の膜厚は、カソ
ード先端９ａの径の鋭利さ及び素子に必要なゲート絶縁
膜８の膜厚から決定すべきであり、本実施形態では１０
５０℃、２６分のパイロ酸化で５１００オングストロー
ムの熱酸化膜を形成している。その後、エッチングマス
ク６をウェットエッチングにより除去する（図３
（ｇ））。窒化シリコンであるエッチングマスク６の除
去は、酸化シリコンに対して選択的に窒化シリコンを除
去できるリン酸溶液（１５０℃）を用いて１２０分間処
理する。Next, gate oxidation is performed in a thermal oxidation furnace to form a gate insulating film. The thickness of the gate insulating film 8 should be determined from the sharpness of the diameter of the cathode tip 9a and the thickness of the gate insulating film 8 required for the device.
A thermal oxide film of 5100 Å is formed by pyrooxidation at 50 ° C. for 26 minutes. Thereafter, the etching mask 6 is removed by wet etching (FIG. 3).
(G)). The removal of the etching mask 6 made of silicon nitride is performed for 120 minutes using a phosphoric acid solution (150 ° C.) capable of removing silicon nitride selectively with respect to silicon oxide.
【００３４】ゲート電極１０として、ポリシリコン１０
ａを１０００〜３０００オングストローム程度堆積す
る。ゲート電極１０としては、上述のようなポリシリコ
ン単層だけではなく、タングステンシリサイド（ＷＳ
ｉ）／ポリシリコンの多層膜、ポリシリコン上にチタン
（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、タン
グステン（Ｗ）等の高融点金属のシリサイドを用いるこ
ともできる。タングステンシリサイド（ＷＳｉ）／ポリ
シリコンの多層膜を用いる場合、ポリシリコンはドープ
したポリシリコンを用いるか、ポリシリコン堆積後にＰ
ＯＣｌ3の熱拡散で不純物をドープすることが望まし
い。また、高融点金属のシリサイドの形成方法は数多く
の方法が既に知られており、これらの方法に従う。ま
た、タングステン（Ｗ）や銅（Ｃｕ）の導電膜でゲート
電極１０を形成してもよい。本実施形態においては、３
０００オングストロームのポリシリコン１０ａを堆積
し、これをゲート電極１０として用いた。引き続き、酸
化シリコン１１をＣＶＤ法により、１５０００オングス
トローム堆積する（図３（ｈ））。As the gate electrode 10, polysilicon 10
a is deposited in the order of 1000 to 3000 angstroms. As the gate electrode 10, not only the polysilicon single layer as described above but also tungsten silicide (WS
i) / Polysilicon multilayer film, high-melting-point metal silicide such as titanium (Ti), cobalt (Co), nickel (Ni), and tungsten (W) can be used on polysilicon. When a tungsten silicide (WSi) / polysilicon multilayer film is used, the polysilicon may be doped polysilicon or may be formed after deposition of polysilicon.
It is desirable to dope impurities by thermal diffusion of OCl 3 . Also, many methods for forming a refractory metal silicide are already known, and these methods are followed. Further, the gate electrode 10 may be formed using a conductive film of tungsten (W) or copper (Cu). In the present embodiment, 3
000 Å of polysilicon 10 a was deposited and used as the gate electrode 10. Subsequently, silicon oxide 11 is deposited by CVD at 15,000 angstroms (FIG. 3 (h)).
【００３５】上記の酸化シリコン１１を研磨して、酸化
シリコン１１の下層にあるポリシリコン１０ａを露出す
る。研磨は、ＣＭＰ（化学的・機械的・研磨）法を用い
て行う。酸化シリコンの研磨は、ポリシリコン１０ａが
露出するまで進行し、研磨速度の遅いポリシリコン１０
ａがストッパーとなり、図３（ｉ）のような構造が形成
できる。本実施形態の場合、５０００オングストローム
程度の研磨を行った。The silicon oxide 11 is polished to expose the polysilicon 10a under the silicon oxide 11. Polishing is performed by using a CMP (chemical / mechanical / polishing) method. The polishing of the silicon oxide proceeds until the polysilicon 10a is exposed, and the polishing of the polysilicon 10
a serves as a stopper, and a structure as shown in FIG. 3 (i) can be formed. In the case of the present embodiment, polishing of about 5000 Å was performed.
【００３６】表面に露出したポリシリコン１０ａをドラ
イエッチングにより除去する。従来のシリコン半導体プ
ロセスのエッチング条件、例えば、ゲートポリシリコン
のエッチング条件を用いれば、酸化シリコン１１に対し
て高選択比でポリシリコン１０ａをドライエッチングで
きる（図３（ｊ））。The polysilicon 10a exposed on the surface is removed by dry etching. By using the etching condition of the conventional silicon semiconductor process, for example, the etching condition of the gate polysilicon, the polysilicon 10a can be dry-etched with a high selectivity to the silicon oxide 11 (FIG. 3 (j)).
【００３７】カソード先端９ａを露出するために、バフ
ァードフッ酸を用いてカソード先端周辺の酸化シリコン
８を除去するとともに、酸化シリコン１１も除去する
（図３（ｋ））。この際、カソード先端９ａとカソード
先端９ａの間のゲート電極１０上に酸化シリコン１１が
残っても問題はなく、所望のエッチング量でカソード先
端９ａを露出できる。本実施形態においては、５：１バ
ファードフッ酸で１０分処理をしている。In order to expose the cathode tip 9a, the silicon oxide 8 around the cathode tip and the silicon oxide 11 are removed using buffered hydrofluoric acid (FIG. 3 (k)). At this time, there is no problem even if the silicon oxide 11 remains on the gate electrode 10 between the cathode tip 9a and the cathode tip 9a, and the cathode tip 9a can be exposed with a desired etching amount. In the present embodiment, the treatment is performed with 5: 1 buffered hydrofluoric acid for 10 minutes.
【００３８】最後に、カソード先端９ａ及びゲート電極
１０として用いるポリシリコンに不純物をドープする
（図３（ｌ））。不純物は、イオン注入により、３１ｐ
＋をドープする。このイオン注入条件は、ポリシリコン
の膜厚により最適化しなければならない。本実施形態に
おいては、３０００オングストロームのポリシリコンに
対して、１２０KeV、５×１０１５cm-2のイオン注入を
行っている。引き続き、イオン注入した不純物の活性
化、ゲート電極の空乏化防止、結晶欠陥の回復のため
に、拡散炉でアニールを行う。このアニール条件は、ポ
リシリコン膜厚、イオン注入条件等で最適化する必要が
あるが、本実施形態においては、８５０℃、３０分のア
ニールを行っている。このようにして、本発明の電界放
出型冷陰極を製造する。Finally, the polysilicon used as the cathode tip 9a and the gate electrode 10 is doped with impurities (FIG. 3 (l)). Impurities are 31p by ion implantation.
+ Is doped. These ion implantation conditions must be optimized according to the polysilicon film thickness. In the present embodiment, ion implantation of 120 KeV and 5 × 10 15 cm −2 is performed on polysilicon of 3000 Å. Subsequently, annealing is performed in a diffusion furnace to activate the ion-implanted impurities, prevent depletion of the gate electrode, and recover crystal defects. The annealing conditions need to be optimized by the polysilicon film thickness, ion implantation conditions, and the like. In the present embodiment, annealing is performed at 850 ° C. for 30 minutes. Thus, the field emission cold cathode of the present invention is manufactured.
【００３９】図４は、第１実施形態の電界放出型冷陰極
の他の製造方法を示す工程断面図である。この製造方法
では、製造工程簡略化のため、ゲートポリシリコン堆積
以降の酸化シリコンの堆積、ＣＭＰ（化学的・機械的・
研磨）を行わず、フォトリソグラフィーでカソード先端
上方のポリシリコンを除去する。第１実施形態の図３
（ｈ）〜図３（ｊ）の工程だけが異なるので、この部分
について説明する。FIG. 4 is a process sectional view showing another method of manufacturing the field emission cold cathode of the first embodiment. In this manufacturing method, in order to simplify the manufacturing process, silicon oxide deposition after gate polysilicon deposition, CMP (chemical / mechanical /
Without polishing, the polysilicon above the cathode tip is removed by photolithography. FIG. 3 of the first embodiment
Since only the steps from (h) to FIG. 3 (j) are different, this part will be described.
【００４０】第１実施形態の図３（ｇ）で、ゲート電極
１０であるポリシリコン１０ａを堆積する。その後、カ
ソード先端９ａ周辺のポリシリコン１０ａ及びゲート絶
縁膜８を除去するために、フォトリソグラフィー工程に
より、凸状の頂上部分であるポリシリコン１０ａ以外の
部分をフォトレジスト１２で覆う。このフォトリソグラ
フィー工程においては、アライメントを±０．１μｍ以
下、線幅を±０．１μｍ以下で行う必要がある（図４
（ａ））。In FIG. 3G of the first embodiment, a polysilicon 10a serving as the gate electrode 10 is deposited. Thereafter, in order to remove the polysilicon 10a and the gate insulating film 8 around the cathode tip 9a, a portion other than the polysilicon 10a, which is a convex top portion, is covered with a photoresist 12 by a photolithography process. In this photolithography process, it is necessary to perform alignment at ± 0.1 μm or less and line width at ± 0.1 μm or less (FIG. 4).
(A)).
【００４１】次に、図４（ａ）で形成したフォトレジス
トパターン１２を用いて、凸状の頂上部分のポリシリコ
ン１０ａをエッチングする（図４（ｂ））。エッチング
条件は、図３（ｇ）で説明したように、シリコン半導体
プロセスの常法に従う。ポリシリコン１０ａをドライエ
ッチングした後は、前述の製造方法に従って、カソード
先端９ａ周辺の酸化シリコン８を除去し、イオン注入で
カソード先端部９ａ及びゲート電極１０に不純物をドー
プすると、本発明の電界放出型冷陰極が製造できる。な
お、ドライエッチングを用いる本実施形態では、ゲート
電極１０にＴｉＮを用いることもできる。Next, using the photoresist pattern 12 formed in FIG. 4A, the polysilicon 10a at the convex top is etched (FIG. 4B). The etching conditions follow the conventional method of the silicon semiconductor process as described with reference to FIG. After the polysilicon 10a is dry etched, the silicon oxide 8 around the cathode tip 9a is removed according to the above-described manufacturing method, and the cathode tip 9a and the gate electrode 10 are doped with impurities by ion implantation. A cold cathode can be manufactured. In this embodiment using dry etching, TiN can be used for the gate electrode 10.
【００４２】＜第２実施形態＞図５は、本発明に係る第
２実施形態の電界放出型冷陰極の製造方法を示す工程断
面図である。この第２実施形態の電界放出型冷陰極は、
図５（ｃ）に示すように、ｎ＋領域となったカソード先
端９ａ及びゲート電極１０の表面をシリサイド化したも
のである。<Second Embodiment> FIG. 5 is a process sectional view showing a method of manufacturing a field emission cold cathode according to a second embodiment of the present invention. The field emission cold cathode of the second embodiment is
As shown in FIG. 5 (c), the surfaces of the cathode tip 9a and the gate electrode 10, which have become n + regions, are silicided.
【００４３】第２実施形態では、カソード先端及びゲー
ト電極のポリシリコンをシリサイド化するため、第１実
施形態で説明した活性化アニール以降の高融点金属の堆
積、Rapid Thermal Anneal（ＲＴＡ）、高融点金属の除
去工程を追加する。従って、第１実施形態の図３（ｋ）
の工程以降を説明する。In the second embodiment, since the polysilicon at the tip of the cathode and the gate electrode is silicided, deposition of a refractory metal after the activation annealing described in the first embodiment, rapid thermal annealing (RTA), Add a metal removal step. Therefore, FIG. 3 (k) of the first embodiment
The following steps will be described.
【００４４】第１実施形態の図３（ｋ）のように、カソ
ード先端９ａを露出、ｎ＋領域を形成、活性化アニール
をした後、高融点金属１６をスパッタ法、またはＣＶＤ
法であ所定膜厚を堆積する（図５（ａ））。本実施形態
においては、曲型的な高融点金属１６として、チタン
（Ｔｉ）をスパッタ法により５５０Å堆積した。この膜
厚は、ゲート電極１０のポリシリコン３０００Åに対応
するものであり、ゲート電極１０のポリシリコン膜厚を
薄くした場合は、堆積するチタン膜厚も薄くする必要が
ある。As shown in FIG. 3 (k) of the first embodiment, after exposing the cathode tip 9a, forming an n + region, and performing activation annealing, the refractory metal 16 is sputtered or CVD.
A predetermined thickness is deposited by a method (FIG. 5A). In the present embodiment, titanium (Ti) was deposited at 550 ° as a curved high melting point metal 16 by a sputtering method. This film thickness corresponds to 3000 ° of the polysilicon of the gate electrode 10, and when the polysilicon film of the gate electrode 10 is made thin, it is necessary to make the deposited titanium film thin.
【００４５】引き続き、カソード先端９ａ及びゲート電
極１０のポリシリコンのシリコンと高融点金属１６をシ
リサイド化するために、熱処理工程を行う。これに関し
ては、数多くの方法が知られている。本実施形態では、
後述する２ステップの熱工程でチタンをシリサイド化す
る。Subsequently, a heat treatment step is performed to silicide the high-melting-point metal 16 with the polysilicon of the cathode tip 9a and the gate electrode 10. In this regard, a number of methods are known. In this embodiment,
Titanium is silicided in a two-step heat process described later.
【００４６】図５（ａ）のようにチタンを堆積した後、
窒素雰囲気中でＲＴＡを行う。これを１st-ＲＴＡとす
る。この１st-ＲＴＡは、シリサイド層の膜厚に反映す
ると共に、堆積したチタン表面に窒化チタン１７を形成
する（図５（ｂ））。本実施形態においては、窒素雰囲
気下、６５０℃、２０秒の１st-ＲＴＡを行った。After titanium is deposited as shown in FIG.
RTA is performed in a nitrogen atmosphere. This is referred to as 1st-RTA. This 1st-RTA reflects the thickness of the silicide layer and forms titanium nitride 17 on the deposited titanium surface (FIG. 5B). In this embodiment, 1st-RTA at 650 ° C. for 20 seconds was performed in a nitrogen atmosphere.
【００４７】次に、未反応のチタン１８を選択的に除去
する。硫酸過水（硫酸と過酸化水素の混合溶液）及びア
ンモニア過水（水酸化アンモニウムと過酸化水素の混合
溶液）を混合したものをエッチング溶液として用いて、
除去する。簡便な方法として、硫酸過水のみを用いても
選択除去可能である。硫酸過水は表面に形成した窒化チ
タンをエッチング除去し、アンモニア過水は未反応のチ
タンを除去する。このように、硫酸過水及びアンモニア
過水でウエットエッチングすることにより、未反応チタ
ンの選択除去に関して、ウエハ面内の均一性が良好とな
る。本実施形態においては、硫酸過水：１５分、アンモ
ニウム過水：２分で未反応のチタン１８をエッチング除
去した。ここで、アンモニア過水のウエットエッチング
時間に関しては、堆積するチタンの膜厚、熱処理時間等
により最適化する必要がある。すなわち、アンモニア過
水のウエットエッチング時間が長いと、チタンシリサイ
ド（ＴｉＳｉ２）がエッチングされ、エッチング時間が
短いと、カソード９とゲート電極１０の間でショートす
る可能性がある。Next, unreacted titanium 18 is selectively removed. Using a mixture of sulfuric acid and hydrogen peroxide (a mixed solution of sulfuric acid and hydrogen peroxide) and ammonia and hydrogen peroxide (a mixed solution of ammonium hydroxide and hydrogen peroxide) as an etching solution,
Remove. As a simple method, selective removal can be performed using only sulfuric acid and hydrogen peroxide. The sulfuric acid peroxide removes the titanium nitride formed on the surface by etching, and the ammonia peroxide removes the unreacted titanium. As described above, by performing wet etching with sulfuric acid / hydrogen peroxide and ammonia / hydrogen peroxide, uniformity in the wafer surface with respect to selective removal of unreacted titanium is improved. In the present embodiment, unreacted titanium 18 was removed by etching with sulfuric acid / hydrogen peroxide: 15 minutes and ammonium peroxide: 2 minutes. Here, the wet etching time of the ammonia peroxide needs to be optimized by the thickness of the deposited titanium, the heat treatment time, and the like. That is, if the wet etching time of the ammonia peroxide is long, titanium silicide (TiSi 2) is etched, and if the etching time is short, a short circuit may occur between the cathode 9 and the gate electrode 10.
【００４８】この後に、更に、窒素雰囲気中でＲＴＡを
行う。これを、２nd-ＲＴＡとする。この２nd-ＲＴＡ
は、チタンシリサイドの結晶構造を変化させることによ
り、シリサイド層の抵抗を低減する（図５（ｃ））。Thereafter, RTA is further performed in a nitrogen atmosphere. This is referred to as 2nd-RTA. This 2nd-RTA
Reduces the resistance of the silicide layer by changing the crystal structure of titanium silicide (FIG. 5C).
【００４９】本実施形態においては、チタンの場合のみ
しか説明していないが、その他の高融点金属であるコバ
ルト（Ｃｏ）、ニッケル（Ｎｉ）、タングステン（Ｗ）
等でもカソード先端及びポリシリコンゲートのシリサイ
ド化は可能である。In this embodiment, only the case of titanium is described, but other high melting point metals such as cobalt (Co), nickel (Ni), and tungsten (W) are used.
The silicidation of the tip of the cathode and the polysilicon gate is also possible.
【００５０】[0050]
【発明の効果】以上説明したように、本発明によれば、
シリコン基板の表面を熱酸化して、マスクの下方部分以
外を酸化シリコンし、前記酸化シリコンを、エッチング
除去して凸部分を形成するので、カソードを形成する凸
部の水平方向の寸法をマスク形状で制御し、垂直方向の
寸法を熱酸化で制御することができ、従来の等方性エッ
チングに比較して加工精度を向上させることができる。
そのため、カソード先端のピッチを縮小することがで
き、電界放出型冷陰極の高集積化を可能にする。また、
従来のように、ゲート電極の回転斜め蒸着をせず、ゲー
ト絶縁膜となる酸化シリコン上に、例えばＣＶＤ等でゲ
ート電極を形成するので、リフトオフ等の工程を用い
ず、ゲート絶縁膜となる酸化シリコン上にゲート電極を
形成し、シリコンの凸部分以外を被覆する被覆層を形成
し、蒸着時間や蒸着後の冷却時間がかからずスループッ
トが高い。また、前記被覆層をマスクとして前記露出さ
れたゲート電極をエッチング除去し、前記カソード上に
存在する酸化シリコンを除去して電子放出部を露出する
ので、蒸着物質のダストが付着してカソードとゲート電
極がショートするなどの不具合が発生せず、所望の特性
が得られる。As described above, according to the present invention,
The surface of the silicon substrate is thermally oxidized to oxidize silicon other than the lower portion of the mask, and the silicon oxide is removed by etching to form a convex portion. Therefore, the horizontal dimension of the convex portion forming the cathode is determined by the mask shape. The vertical dimension can be controlled by thermal oxidation, and the processing accuracy can be improved as compared with conventional isotropic etching.
Therefore, the pitch of the cathode tip can be reduced, and high integration of the field emission cold cathode is enabled. Also,
As in the prior art, the gate electrode is formed on the silicon oxide serving as the gate insulating film by, for example, CVD without rotating and oblique deposition of the gate electrode. A gate electrode is formed on silicon, and a coating layer that covers portions other than the convex portion of silicon is formed. The deposition time and the cooling time after the deposition are not required, and the throughput is high. In addition, the exposed gate electrode is removed by etching using the coating layer as a mask, and silicon oxide existing on the cathode is removed to expose the electron emission portion. Problems such as short-circuiting of the electrodes do not occur, and desired characteristics can be obtained.
【００５１】また、請求項２の発明によれば、被覆層は
ゲート電極に比較して除去速度が速い材料であるので、
少なくともゲート電極の一部が露出するまで、被覆層を
上部から除去することができ、確実にゲート電極の一部
が露出させることができる。According to the second aspect of the present invention, the covering layer is made of a material having a higher removal rate than the gate electrode.
The coating layer can be removed from above until at least a part of the gate electrode is exposed, so that a part of the gate electrode can be reliably exposed.
【００５２】請求項３及び４の発明によれば、ＣＭＰに
より被膜層を除去あるいは、フォトリソグラフィで被膜
層を形成するので、従来の半導体プロセスで簡便に製造
可能である。According to the third and fourth aspects of the present invention, since the coating layer is removed by CMP or the coating layer is formed by photolithography, it can be easily manufactured by a conventional semiconductor process.
【００５３】請求項５の発明によれば、サイドウオール
を有するので、シリコン基板表面全体を熱酸化して、ゲ
ート絶縁膜となる酸化シリコンを形成する場合に発生す
るバーズビークを低減することができる。According to the fifth aspect of the present invention, since a sidewall is provided, the entire surface of the silicon substrate is thermally oxidized to reduce a bird's beak generated when silicon oxide serving as a gate insulating film is formed.
【００５４】請求項６、７、８、１０、１２及び１４の
発明によれば、ゲート電極に不純物をドープしてｎ＋領
域とするので、ゲート電極がポリシリコン等の絶縁物質
で形成されていても、導電性を付与することができ、ゲ
ート電極として機能させることができる。According to the sixth, seventh, eighth, tenth, twelfth, and fourteenth aspects of the present invention, the gate electrode is formed of an insulating material such as polysilicon because the gate electrode is doped with an impurity to form an n + region. Can also impart conductivity and function as a gate electrode.
【００５５】請求項９、１０、１３及び１４の発明によ
れば、カソードの電子放出部に不純物をドープしてｎ＋
領域としているので、低仕事関数化によるエミッション
電流が増大し、不純物分布の均一化によりエミッション
電流が安定する。According to the ninth, tenth, thirteenth, and fourteenth aspects of the present invention, the electron emission portion of the cathode is doped with impurities to form n +
Since it is a region, the emission current increases due to the lower work function, and the emission current stabilizes due to the uniform impurity distribution.
【００５６】請求項１１、１５の発明によれば、カソー
ドの電子放出部がシリコンと高融点金属を熱処理でシリ
サイド化するので、低仕事関数化によりエミッション電
流が増大する。According to the eleventh and fifteenth aspects of the present invention, since the electron emission portion of the cathode silicides silicon and the high melting point metal by heat treatment, the emission current increases due to the low work function.
【図１】本発明に係る電界放出型冷陰極の第１実施形態
を示す概略構成図である。FIG. 1 is a schematic configuration diagram showing a first embodiment of a field emission cold cathode according to the present invention.
【図２】第１実施形態の電界放出型冷陰極の製造方法を
示す工程断面図である。FIG. 2 is a process sectional view illustrating the method for manufacturing the field emission cold cathode of the first embodiment.
【図３】図２に続く第１実施形態の電界放出型冷陰極の
製造方法を示す工程断面図である。FIG. 3 is a process sectional view illustrating the method for manufacturing the field emission cold cathode of the first embodiment, following FIG. 2;
【図４】本発明に係る第１実施形態の電界放出型冷陰極
の他の製造方法を示す工程断面図である。FIG. 4 is a process sectional view showing another method for manufacturing the field emission cold cathode according to the first embodiment of the present invention.
【図５】本発明に係る第２実施形態の電界放出型冷陰極
の製造方法を示す工程断面図である。FIG. 5 is a process sectional view illustrating a method for manufacturing a field emission cold cathode according to a second embodiment of the present invention.
【図６】従来の電界放出型冷陰極の製造方法を示す工程
断面図である。FIG. 6 is a process cross-sectional view showing a conventional method of manufacturing a field emission cold cathode.
１ シリコン基板 ８ ゲート絶縁膜 ９ カソード ９ａ カソード先端部 １０ ゲート電極 DESCRIPTION OF SYMBOLS 1 Silicon substrate 8 Gate insulating film 9 Cathode 9a Cathode tip 10 Gate electrode
Claims (15)
えたカソードと、該カソードから電子を引き出すための
ゲート電極と、前記カソードと前記ゲート電極とを絶縁
するためのゲート絶縁膜とから構成される電界放出型冷
陰極の製造方法において、 シリコン基板上にマスクを形成する工程と、 前記シリコン基板の表面を熱酸化して、前記マスクの下
方部分以外を酸化シリコンとする工程と、 前記酸化シリコンを、エッチング除去して凸部分を形成
する工程と、 前記シリコン基板表面全体を熱酸化して、ゲート絶縁膜
となる酸化シリコンを形成すると共に、前記凸部分内
に、カソードとなるシリコンの突起形状を形成する工程
と、 前記ゲート絶縁膜となる酸化シリコン上にゲート電極を
形成する工程と、 前記凸部分以外を被覆する被覆層を形成する工程と、 前記被覆層をマスクとして前記露出されたゲート電極を
エッチング除去する工程と、 前記カソード上に存在する酸化シリコンを除去して電子
放出部を露出する工程と、 を含むことを特徴とする電界放出型冷陰極の製造方法。A cathode provided with a projecting electron emitting portion for emitting electrons, a gate electrode for extracting electrons from the cathode, and a gate insulating film for insulating the cathode from the gate electrode. In the method for manufacturing a field emission cold cathode configured as described above, a step of forming a mask on a silicon substrate; a step of thermally oxidizing a surface of the silicon substrate to make silicon oxide other than a portion below the mask; Forming a convex portion by removing silicon oxide by etching; thermally oxidizing the entire surface of the silicon substrate to form silicon oxide serving as a gate insulating film; and forming silicon oxide serving as a cathode in the convex portion. Forming a projection shape; forming a gate electrode on the silicon oxide to be the gate insulating film; and forming a coating layer covering portions other than the convex portion. Forming, removing the exposed gate electrode by etching using the coating layer as a mask, and removing the silicon oxide present on the cathode to expose the electron emission portion. Method for manufacturing a field emission cold cathode.
であり、前記被覆層により前記凸部分を埋没させるよう
にシリコン基板上部全体を被覆し、少なくとも前記ゲー
ト電極の一部が露出するまで、前記被覆層を上部から順
次除去することを特徴とする請求項１記載の電界放出型
冷陰極の製造方法。2. The step of forming the coating layer, wherein the coating layer is made of a material having a higher removal rate than the gate electrode, and covers the entire upper portion of the silicon substrate so as to bury the convex portion with the coating layer. 2. The method according to claim 1, wherein the coating layer is sequentially removed from above until at least a part of the gate electrode is exposed.
適用することを特徴とする請求項２記載の電界放出型冷
陰極の製造方法。3. The method according to claim 2, wherein the coating layer is removed by a chemical mechanical polishing method.
１記載の電界放出型冷陰極の製造方法。4. The method according to claim 1, wherein in the step of forming the coating layer, the coating layer is a photoresist.
ことを特徴とする請求項１又は３記載の電界放出型冷陰
極の製造方法。5. The method according to claim 1, wherein the mask has a sidewall.
形成され、 電子放出部を露出した後に、前記ゲート電極に不純物を
ドープしてｎ＋領域とする工程を含むことを特徴とする
請求項１ないし５のいずれか記載の電界放出型冷陰極の
製造方法。6. The method according to claim 1, further comprising the step of: doping an impurity into the gate electrode to form an n + region after exposing an electron emission portion, wherein the gate electrode is formed of polysilicon. The method for producing a field emission cold cathode according to any one of the above.
物をドープしてｎ＋領域とした物質で形成されることを
特徴とする請求項１ないし５のいずれか記載の電界放出
型冷陰極の製造方法。7. The method for manufacturing a field emission cold cathode according to claim 1, wherein said gate electrode is formed of a material obtained by doping impurities into polysilicon to form an n + region. .
電極に不純物をドープしてｎ＋領域とする工程を含むこ
とを特徴とする請求項７記載の電界放出型冷陰極の製造
方法。8. The method of manufacturing a field emission cold cathode according to claim 7, further comprising a step of doping an impurity into the gate electrode to form an n + region after exposing the electron emission portion.
ドの電子放出部に不純物をドープしてｎ＋領域としたこ
とを特徴とする請求項１ないし５のいずれか記載の電界
放出型冷陰極の製造方法。9. The field emission cold cathode according to claim 1, wherein the electron emission portion of the cathode is doped with an impurity to form an n + region after exposing the electron emission portion. Production method.
ードの電子放出部に不純物をドープしてｎ＋領域とした
ことを特徴とする請求項６ないし８のいずれか記載の電
界放出型冷陰極の製造方法。10. The field-emission cold cathode according to claim 6, wherein an electron-emitting portion of the cathode is doped with an impurity to form an n + region after exposing the electron-emitting portion. Production method.
の電子放出部に高融点金属を堆積する工程と、 シリコンと高融点金属をシリサイド化する熱処理工程
と、 未反応の高融点金属を除去する工程と、 を更に含むことを特徴とする請求項１ないし５のいずれ
か記載の電界放出型冷陰極の製造方法。11. A step of depositing a high melting point metal on the electron emitting portion of the cathode after exposing the electron emitting portion, a heat treatment step of siliciding silicon and the high melting point metal, and removing unreacted high melting point metal. 6. The method for manufacturing a field emission cold cathode according to claim 1, further comprising:
備えたカソードと、該カソードから電子を引き出すため
のゲート電極と、前記カソードと前記ゲート電極とを絶
縁するためのゲート絶縁膜とから構成される電界放出型
冷陰極において、 請求項６又は８のいずれかに記載の電界放出型冷陰極の
製造方法により製造され、前記ゲート電極が、不純物を
ドープしてｎ＋領域とする物質からなることを特徴とす
る電界放出型冷陰極。12. A cathode having a protruding electron emitting portion for emitting electrons, a gate electrode for extracting electrons from the cathode, and a gate insulating film for insulating the cathode from the gate electrode. A field emission cold cathode configured as described above, which is manufactured by the method for manufacturing a field emission cold cathode according to claim 6, wherein the gate electrode is made of a substance doped with an impurity to form an n + region. A field emission type cold cathode characterized by the above-mentioned.
備えたカソードと、該カソードから電子を引き出すため
のゲート電極と、前記カソードと前記ゲート電極とを絶
縁するためのゲート絶縁膜とから構成される電界放出型
冷陰極において、 請求項９記載の電界放出型冷陰極の製造方法により製造
され、前記カソードの電子放出部が、不純物をドープし
てｎ＋領域とする物質からなることを特徴とする電界放
出型冷陰極。13. A cathode having a projecting electron emitting portion for emitting electrons, a gate electrode for extracting electrons from the cathode, and a gate insulating film for insulating the cathode from the gate electrode. A field emission cold cathode comprising the field emission cold cathode according to claim 9, wherein the electron emission portion of the cathode is made of a substance doped with an impurity to form an n + region. Field emission cold cathode.
備えたカソードと、該カソードから電子を引き出すため
のゲート電極と、前記カソードと前記ゲート電極とを絶
縁するためのゲート絶縁膜とから構成される電界放出型
冷陰極において、 請求項１０記載の電界放出型冷陰極の製造方法により製
造され、前記ゲート電極及びカソードの電子放出部が、
不純物をドープしてｎ＋領域とする物質からなることを
特徴とする電界放出型冷陰極。14. A cathode having a protruding electron emitting portion for emitting electrons, a gate electrode for extracting electrons from the cathode, and a gate insulating film for insulating the cathode from the gate electrode. In the field emission cold cathode configured, manufactured by the method of manufacturing a field emission cold cathode according to claim 10, wherein the electron emission portion of the gate electrode and the cathode,
A field emission cold cathode comprising a substance doped with an impurity to form an n + region.
備えたカソードと、該カソードから電子を引き出すため
のゲート電極と、前記カソードと前記ゲート電極とを絶
縁するためのゲート絶縁膜とから構成される電界放出型
冷陰極において、 請求項１１記載の電界放出型冷陰極の製造方法により製
造され、前記カソードの電子放出部が、シリコンと高融
点金属をシリサイド化した物質からなることを特徴とす
る電界放出型冷陰極。15. A cathode having a protruding electron emitting portion for emitting electrons, a gate electrode for extracting electrons from the cathode, and a gate insulating film for insulating the cathode from the gate electrode. A field emission cold cathode comprising the field emission cold cathode according to claim 11, wherein the electron emission portion of the cathode is made of a substance obtained by siliciding silicon and a high melting point metal. Field emission cold cathode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25244497A JPH1196899A (en) | 1997-09-17 | 1997-09-17 | Field emission type cold cathode and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25244497A JPH1196899A (en) | 1997-09-17 | 1997-09-17 | Field emission type cold cathode and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1196899A true JPH1196899A (en) | 1999-04-09 |
Family
ID=17237469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25244497A Pending JPH1196899A (en) | 1997-09-17 | 1997-09-17 | Field emission type cold cathode and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1196899A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100585523B1 (en) * | 1999-12-10 | 2006-06-02 | 엘지전자 주식회사 | Method of Fabricating Emitter in Field Emission Display |
| EP2529206A1 (en) * | 2010-01-29 | 2012-12-05 | Hewlett Packard Development Company, L.P. | Sensing devices |
| CN104078293A (en) * | 2013-03-26 | 2014-10-01 | 上海联影医疗科技有限公司 | Field emission electron source and preparation method thereof |
-
1997
- 1997-09-17 JP JP25244497A patent/JPH1196899A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100585523B1 (en) * | 1999-12-10 | 2006-06-02 | 엘지전자 주식회사 | Method of Fabricating Emitter in Field Emission Display |
| EP2529206A1 (en) * | 2010-01-29 | 2012-12-05 | Hewlett Packard Development Company, L.P. | Sensing devices |
| EP2529206A4 (en) * | 2010-01-29 | 2013-06-19 | Hewlett Packard Development Co | Sensing devices |
| CN104078293A (en) * | 2013-03-26 | 2014-10-01 | 上海联影医疗科技有限公司 | Field emission electron source and preparation method thereof |
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