JPH1188140A - 低消費電力半導体集積回路 - Google Patents
低消費電力半導体集積回路Info
- Publication number
- JPH1188140A JPH1188140A JP9245152A JP24515297A JPH1188140A JP H1188140 A JPH1188140 A JP H1188140A JP 9245152 A JP9245152 A JP 9245152A JP 24515297 A JP24515297 A JP 24515297A JP H1188140 A JPH1188140 A JP H1188140A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- circuit
- low
- vcc2
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Power Sources (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 従来の基本回路をそのまま使用して、アクテ
ィブモードの際の高速動作とスタンバイモードの際の低
消費電力とを両立させると共に、モード切り替えの際の
複雑微妙な制御信号を不要にする。 【解決手段】 電源降下回路1により二つの供給電源V
CC1 ,VCC2 を有して高速動作の際には高い電源電位を
供給し、電源VCC1 にスタンバイモードの際に電源を必
要とする高しきい値情報保持回路4、またスタンバイモ
ードの際には供給が停止される電源VCC2 に低しきい値
論理回路2、6それぞれを接続して、スタンバイモード
の際の低消費電力を実現し、電源VCC1 には高しきい値
電圧による素子、また電源VCC2 には低しきい値電圧に
よる素子それぞれにより構成される回路が接続され、少
くとも低しきい値回路から高しきい値回路へ送られる信
号に対して信号を振幅変換する振幅変換回路を設け、信
号出力の調整を行う。
ィブモードの際の高速動作とスタンバイモードの際の低
消費電力とを両立させると共に、モード切り替えの際の
複雑微妙な制御信号を不要にする。 【解決手段】 電源降下回路1により二つの供給電源V
CC1 ,VCC2 を有して高速動作の際には高い電源電位を
供給し、電源VCC1 にスタンバイモードの際に電源を必
要とする高しきい値情報保持回路4、またスタンバイモ
ードの際には供給が停止される電源VCC2 に低しきい値
論理回路2、6それぞれを接続して、スタンバイモード
の際の低消費電力を実現し、電源VCC1 には高しきい値
電圧による素子、また電源VCC2 には低しきい値電圧に
よる素子それぞれにより構成される回路が接続され、少
くとも低しきい値回路から高しきい値回路へ送られる信
号に対して信号を振幅変換する振幅変換回路を設け、信
号出力の調整を行う。
Description
【0001】
【発明の属する技術分野】本発明は、高低二つの電源を
用いて低消費電力を実現する低消費電力半導体集積回路
に関し、特に、アクティブモードでの高速動作とスタン
バイモードでの低消費電力を両立すると共に、従来の基
本回路をそのまま使用し、少ない制御信号によりモード
切り替えを制御し、かつモード切り替えの際の微妙なタ
イミングを不要にできる低消費電力半導体集積回路に関
する。
用いて低消費電力を実現する低消費電力半導体集積回路
に関し、特に、アクティブモードでの高速動作とスタン
バイモードでの低消費電力を両立すると共に、従来の基
本回路をそのまま使用し、少ない制御信号によりモード
切り替えを制御し、かつモード切り替えの際の微妙なタ
イミングを不要にできる低消費電力半導体集積回路に関
する。
【0002】
【従来の技術】近年、携帯型電子情報機器の分野を中心
に低消費電力化の要求が強まり、それに応えるためにL
SI(集積回路)の低電源電圧化が進められている。し
かし、アクティブモードの際の高速動作とスタンバイモ
ードの際の低消費電力とを両立させなければならないた
め、電源電圧の大幅な低下は極めて困難である。
に低消費電力化の要求が強まり、それに応えるためにL
SI(集積回路)の低電源電圧化が進められている。し
かし、アクティブモードの際の高速動作とスタンバイモ
ードの際の低消費電力とを両立させなければならないた
め、電源電圧の大幅な低下は極めて困難である。
【0003】その理由は、MOSFET(トランジス
タ)で構成される回路の動作速度が、電源電圧VDDおよ
びMOSFETのしきい値電圧VT において、これらの
差のほぼ二乗、(VDD−VT )2 に比例するため、電源
電圧を大幅に低下させると、動作速度が急激に低下して
しまうからである。
タ)で構成される回路の動作速度が、電源電圧VDDおよ
びMOSFETのしきい値電圧VT において、これらの
差のほぼ二乗、(VDD−VT )2 に比例するため、電源
電圧を大幅に低下させると、動作速度が急激に低下して
しまうからである。
【0004】また、動作速度を向上させるためにしきい
値電圧VT を低下させると、MOSFETに流れるサブ
スレッショルド電流が増大して、LSIが動作していな
いスタンバイモードの間の消費電力が大幅に増加してし
まうためである。
値電圧VT を低下させると、MOSFETに流れるサブ
スレッショルド電流が増大して、LSIが動作していな
いスタンバイモードの間の消費電力が大幅に増加してし
まうためである。
【0005】携帯型電子情報機器の分野では、高速動作
が必要なことは勿論であるが、スタンバイの間の消費電
力は電池に寿命を決定する大きな要因である。このた
め、特に電源電圧が2ボルト以下の領域ではこれらの両
立が重要な技術課題である。
が必要なことは勿論であるが、スタンバイの間の消費電
力は電池に寿命を決定する大きな要因である。このた
め、特に電源電圧が2ボルト以下の領域ではこれらの両
立が重要な技術課題である。
【0006】この問題を解決する技術として、例えば、
特開平6−29834号公報に記載されているものがあ
る。
特開平6−29834号公報に記載されているものがあ
る。
【0007】この技術は、図8に系統図が示されるよう
に高低二種類の電源PL,QLを用い、電源PL1 ,Q
L1 の間および電源PL2 ,QL2 の間それぞれを電源
スイッチ101,102により接続し、低しきい値論理
回路2の出力を情報保持回路7で保持して低しきい値論
理回路6へ出力する。これらの回路は、それぞれの電源
に適合したしきい値電圧のMOSFETを用いて構成さ
れるため、マルチ・スレッショルドCMOS(略してM
TCMOS)技術と呼称されている。
に高低二種類の電源PL,QLを用い、電源PL1 ,Q
L1 の間および電源PL2 ,QL2 の間それぞれを電源
スイッチ101,102により接続し、低しきい値論理
回路2の出力を情報保持回路7で保持して低しきい値論
理回路6へ出力する。これらの回路は、それぞれの電源
に適合したしきい値電圧のMOSFETを用いて構成さ
れるため、マルチ・スレッショルドCMOS(略してM
TCMOS)技術と呼称されている。
【0008】この技術の要点は次の三つである。
【0009】第1の要点は、低しきい値論理回路2,6
それぞれを低しきい値電圧のMOSFETで構成し、電
源端子を疑似電源QL1 ,QL2 それぞれに接続し、疑
似電源QL1 ,QL2 それぞれを電源スイッチ101,
102それぞれを介して電源PL1 ,PL2 それぞれに
接続していることである。
それぞれを低しきい値電圧のMOSFETで構成し、電
源端子を疑似電源QL1 ,QL2 それぞれに接続し、疑
似電源QL1 ,QL2 それぞれを電源スイッチ101,
102それぞれを介して電源PL1 ,PL2 それぞれに
接続していることである。
【0010】第2の要点は、電源スイッチ101,10
2それぞれを高しきい値電圧のMOSFETで構成し、
アクティブモードの間ではオン状態、スタンバイモード
の間はオフ状態になるような制御信号CSB ,CSを電
源スイッチ101,102それぞれに印加していること
である。電源スイッチ101,102を十分に大きく設
定した場合、アクティブモードの際には疑似電源QL1
,QL2 それぞれと電源PL1 ,PL2 それぞれとの
間の電位をほぼ等しくできるので、低しきい値論理回路
2,6の動作速度はほとんど劣化しない。また、スタン
バイモードの際に高しきい値電圧のMOSFETで構成
された電源スイッチ101,102それぞれをオフ状態
にして電源PL1 ,PL2 の電源供給を遮断するので、
低しきい値論理回路2,6が低しきい値電圧のMOSF
ETで構成されているにもかかわらず、低消費電力が実
現できる。
2それぞれを高しきい値電圧のMOSFETで構成し、
アクティブモードの間ではオン状態、スタンバイモード
の間はオフ状態になるような制御信号CSB ,CSを電
源スイッチ101,102それぞれに印加していること
である。電源スイッチ101,102を十分に大きく設
定した場合、アクティブモードの際には疑似電源QL1
,QL2 それぞれと電源PL1 ,PL2 それぞれとの
間の電位をほぼ等しくできるので、低しきい値論理回路
2,6の動作速度はほとんど劣化しない。また、スタン
バイモードの際に高しきい値電圧のMOSFETで構成
された電源スイッチ101,102それぞれをオフ状態
にして電源PL1 ,PL2 の電源供給を遮断するので、
低しきい値論理回路2,6が低しきい値電圧のMOSF
ETで構成されているにもかかわらず、低消費電力が実
現できる。
【0011】第3の要点は、ラッチ回路のようにスタン
バイモードの間も情報を保持しなければならない情報保
持回路7に、低しきい値電圧のMOSFETと高しきい
値電圧のMOSFETとの両方を備えなければならな
い。すなわち、低しきい値電圧のMOSFETはアクテ
ィブモードの際の動作速度を決める回路に使用し、その
電源端子は疑似電源QL1 ,QL2 に接続される。ま
た、高しきい値電圧のMOSFETはスタンバイモード
の際に情報を保持する回路部分に使用し、その電源端子
は電源PL1 ,PL2 に接続される。従って、スタンバ
イモードの際にも低消費電力により電源が供給されて情
報が保持できる。
バイモードの間も情報を保持しなければならない情報保
持回路7に、低しきい値電圧のMOSFETと高しきい
値電圧のMOSFETとの両方を備えなければならな
い。すなわち、低しきい値電圧のMOSFETはアクテ
ィブモードの際の動作速度を決める回路に使用し、その
電源端子は疑似電源QL1 ,QL2 に接続される。ま
た、高しきい値電圧のMOSFETはスタンバイモード
の際に情報を保持する回路部分に使用し、その電源端子
は電源PL1 ,PL2 に接続される。従って、スタンバ
イモードの際にも低消費電力により電源が供給されて情
報が保持できる。
【0012】このMTCMOS技術を電源電圧1ボルト
で評価すると、全て高しきい値電圧のMOSFETで構
成された場合と比較して動作速度は3倍以上の高速にな
り、全て低しきい値電圧のMOSFETで構成された場
合と比較してスタンバイモードの際の消費電力は1/1
000になるという。このMTCMOS技術では、第3
の要点で上述したように、情報保持回路でのスタンバイ
モードの際の情報保持が重要である。
で評価すると、全て高しきい値電圧のMOSFETで構
成された場合と比較して動作速度は3倍以上の高速にな
り、全て低しきい値電圧のMOSFETで構成された場
合と比較してスタンバイモードの際の消費電力は1/1
000になるという。このMTCMOS技術では、第3
の要点で上述したように、情報保持回路でのスタンバイ
モードの際の情報保持が重要である。
【0013】次に、比較のため、まず、図9を参照して
従来の単純なラッチ回路について説明する。
従来の単純なラッチ回路について説明する。
【0014】図示されるように、相補型のパストランジ
スタ103,104は、ゲート端子により直列接続さ
れ、両端のゲート端子および中央接続部のゲート端子そ
れぞれには相補型のクロック信号CK,CKB それぞれ
が印加される。インバータ回路105,106それぞれ
には電源VCC,VSSの両者が印加される。
スタ103,104は、ゲート端子により直列接続さ
れ、両端のゲート端子および中央接続部のゲート端子そ
れぞれには相補型のクロック信号CK,CKB それぞれ
が印加される。インバータ回路105,106それぞれ
には電源VCC,VSSの両者が印加される。
【0015】パストランジスタ103の入力は、パスト
ランジスタ104の出力と共にインバータ回路105に
入力する。インバータ回路105の出力は、ラッチ回路
の出力であると共にインバータ回路106に入力し、イ
ンバータ回路106の出力はパストランジスタ104に
入力する。
ランジスタ104の出力と共にインバータ回路105に
入力する。インバータ回路105の出力は、ラッチ回路
の出力であると共にインバータ回路106に入力し、イ
ンバータ回路106の出力はパストランジスタ104に
入力する。
【0016】従って、パストランジスタ103をオン状
態、パストランジスタ104をオフ状態にして入力デー
タを取り込み、パストランジスタ103をオフ状態、パ
ストランジスタ104をオン状態にして取り込んだ情報
を保持する。
態、パストランジスタ104をオフ状態にして入力デー
タを取り込み、パストランジスタ103をオフ状態、パ
ストランジスタ104をオン状態にして取り込んだ情報
を保持する。
【0017】次に、図10の従来のラッチ回路にMTC
MOS技術を適用した例について、図9を併せ参照して
説明する。
MOS技術を適用した例について、図9を併せ参照して
説明する。
【0018】相補型のパストランジスタ111,112
およびインバータ回路114,115相互間の接続は、
図9におけるパストランジスタ103,104およびイ
ンバータ回路106,105相互間の接続と同一であ
り、電源PL1 ,PL2 それぞれは電源VCC,VSSそれ
ぞれに対応する。従って、パストランジスタ111,1
12それぞれのゲート端子には、上述したように、相補
型のクロック信号CK,CKB が印加される。
およびインバータ回路114,115相互間の接続は、
図9におけるパストランジスタ103,104およびイ
ンバータ回路106,105相互間の接続と同一であ
り、電源PL1 ,PL2 それぞれは電源VCC,VSSそれ
ぞれに対応する。従って、パストランジスタ111,1
12それぞれのゲート端子には、上述したように、相補
型のクロック信号CK,CKB が印加される。
【0019】図10では、上述した回路に、インバータ
回路113、および電源スイッチ116,117が追加
される。インバータ回路113はインバータ回路115
と並列に接続され、インバータ回路113の二つの電源
端子には、電源スイッチ116,117それぞれを介し
て電源PL1 ,PL2 が接続される。
回路113、および電源スイッチ116,117が追加
される。インバータ回路113はインバータ回路115
と並列に接続され、インバータ回路113の二つの電源
端子には、電源スイッチ116,117それぞれを介し
て電源PL1 ,PL2 が接続される。
【0020】電源スイッチ116,117それぞれのゲ
ート端子には、アクティブモードの際にはオン状態、ま
たスタンバイモードの際にはオフ状態になるような制御
信号CS,CSB が印加される。
ート端子には、アクティブモードの際にはオン状態、ま
たスタンバイモードの際にはオフ状態になるような制御
信号CS,CSB が印加される。
【0021】この回路において、パストランジスタ11
1およびインバータ回路113は低しきい値電圧のMO
SFETで構成され、インバータ回路114,115お
よび電源スイッチ116,117は高しきい値電圧のM
OSFETで構成される。パストランジスタ112はい
ずれのしきい値電圧のものでもよい。データの取り込み
および保持の動作は、図9の場合と同一である。
1およびインバータ回路113は低しきい値電圧のMO
SFETで構成され、インバータ回路114,115お
よび電源スイッチ116,117は高しきい値電圧のM
OSFETで構成される。パストランジスタ112はい
ずれのしきい値電圧のものでもよい。データの取り込み
および保持の動作は、図9の場合と同一である。
【0022】図10の回路において、パストランジスタ
111およびインバータ回路113は、低しきい値電圧
のMOSFETで構成されているので、高速動作が実現
できる。一方、スタンバイモードの際にはパストランジ
スタ111をオフ状態、かつパストランジスタ112を
オン状態にすることにより、パストランジスタ112お
よびインバータ回路114,115のループ回路で情報
が保持される。インバータ回路114,115は高しき
い値電圧のMOSFETにより構成されているので、低
消費電力が実現できる。
111およびインバータ回路113は、低しきい値電圧
のMOSFETで構成されているので、高速動作が実現
できる。一方、スタンバイモードの際にはパストランジ
スタ111をオフ状態、かつパストランジスタ112を
オン状態にすることにより、パストランジスタ112お
よびインバータ回路114,115のループ回路で情報
が保持される。インバータ回路114,115は高しき
い値電圧のMOSFETにより構成されているので、低
消費電力が実現できる。
【0023】また、スタンバイモードの際にもインバー
タ回路113の入力電位および出力電位は、並列接続さ
れるインバータ回路115の入力電位および出力電位と
同一に固定されている。このため、入力電位が低い場合
にはインバータ回路113と電源スイッチ116との間
の内部ノード118はインバータ回路113のpMOS
とインバータ回路115のpMOSとを介して低インピ
ーダンスで電源PL1に接続される。一方、入力電位が
高い場合にはインバータ回路113と電源スイッチ11
7との間の内部ノード119はインバータ回路113の
nMOSとインバータ回路115のnMOSとを介して
低インピーダンスで電源PL2 に接続される。
タ回路113の入力電位および出力電位は、並列接続さ
れるインバータ回路115の入力電位および出力電位と
同一に固定されている。このため、入力電位が低い場合
にはインバータ回路113と電源スイッチ116との間
の内部ノード118はインバータ回路113のpMOS
とインバータ回路115のpMOSとを介して低インピ
ーダンスで電源PL1に接続される。一方、入力電位が
高い場合にはインバータ回路113と電源スイッチ11
7との間の内部ノード119はインバータ回路113の
nMOSとインバータ回路115のnMOSとを介して
低インピーダンスで電源PL2 に接続される。
【0024】この構成により、ラッチ回路の内部ノード
118,119を疑似電源QL1 ,QL2 として他の回
路と共有すると、スタンバイモードの際に、低しきい値
電圧のMOSFETで構成された回路に電源が供給さ
れ、消費電力が増大する。これを避けるためには、電源
スイッチをラッチ回路毎に設ける必要がある。しかし、
集積回路の大きさの制限から電源スイッチを大きくする
ことはできないので、ラッチ回路の動作速度が遅くなる
ことは免れない。
118,119を疑似電源QL1 ,QL2 として他の回
路と共有すると、スタンバイモードの際に、低しきい値
電圧のMOSFETで構成された回路に電源が供給さ
れ、消費電力が増大する。これを避けるためには、電源
スイッチをラッチ回路毎に設ける必要がある。しかし、
集積回路の大きさの制限から電源スイッチを大きくする
ことはできないので、ラッチ回路の動作速度が遅くなる
ことは免れない。
【0025】この問題点を解決するために、バルーンと
呼ばれる技術が1995年開催のVLSI回路シンポジ
ュウム(Symposium on VLSI Circuits)のダイジェスト
(PP125〜126)にシゲマツ等により提案されて
いる。
呼ばれる技術が1995年開催のVLSI回路シンポジ
ュウム(Symposium on VLSI Circuits)のダイジェスト
(PP125〜126)にシゲマツ等により提案されて
いる。
【0026】次に、図11を参照して上記図9で説明し
た従来のラッチ回路にバルーン技術を適用した例につい
て説明する。この回路は、従来のラッチ回路にメモリセ
ルを接続したものと理解できる。
た従来のラッチ回路にバルーン技術を適用した例につい
て説明する。この回路は、従来のラッチ回路にメモリセ
ルを接続したものと理解できる。
【0027】図11に示されるラッチ回路部分のパスト
ランジスタ121,122、およびインバータ回路12
3,124それぞれは、図9におけるパストランジスタ
103,104およびインバータ回路106,105そ
れぞれが形成する回路と同一の構成において、インバー
タ回路124の出力が、追加された相補型のパストラン
ジスタ125を介してパストランジスタ122に接続す
るもので、これらの全ては低しきい値電圧のMOSFE
Tにより構成され、かつ、図9の電源VCC,VSSそれぞ
れの代りに疑似電源QL1 ,QL2 それぞれが供給され
る。追加されるパストランジスタ125のゲート端子に
は後述する制御信号B2 ,B2Bが印加される。
ランジスタ121,122、およびインバータ回路12
3,124それぞれは、図9におけるパストランジスタ
103,104およびインバータ回路106,105そ
れぞれが形成する回路と同一の構成において、インバー
タ回路124の出力が、追加された相補型のパストラン
ジスタ125を介してパストランジスタ122に接続す
るもので、これらの全ては低しきい値電圧のMOSFE
Tにより構成され、かつ、図9の電源VCC,VSSそれぞ
れの代りに疑似電源QL1 ,QL2 それぞれが供給され
る。追加されるパストランジスタ125のゲート端子に
は後述する制御信号B2 ,B2Bが印加される。
【0028】一方、バルーン部分のパストランジスタ1
26,127およびインバータ回路128,129それ
ぞれは、図9におけるパストランジスタ103,104
およびインバータ回路106,105それぞれに対応し
て接続され、メモリセルを構成する。
26,127およびインバータ回路128,129それ
ぞれは、図9におけるパストランジスタ103,104
およびインバータ回路106,105それぞれに対応し
て接続され、メモリセルを構成する。
【0029】パストランジスタ126の入力はラッチ回
路のパストランジスタ121,122の出力およびイン
バータ回路123の入力と接続する内部ノード130に
接続される。インバータ回路128の出力はインバータ
回路129の入力に接続されるのみで出力端子都の接続
はない。
路のパストランジスタ121,122の出力およびイン
バータ回路123の入力と接続する内部ノード130に
接続される。インバータ回路128の出力はインバータ
回路129の入力に接続されるのみで出力端子都の接続
はない。
【0030】パストランジスタ127は低しきい値電圧
のMOSFETで構成され、パストランジスタ126お
よびインバータ回路128,129は高しきい値のMO
SFETで構成され、また、インバータ回路128,1
29それぞれの二つ電源端子は電源PL1 ,PL2 それ
ぞれに接続される。また、パストランジスタ126には
制御信号B1 ,B1B、パストランジスタ127には制御
信号B2 ,B2Bそれぞれが印加される。
のMOSFETで構成され、パストランジスタ126お
よびインバータ回路128,129は高しきい値のMO
SFETで構成され、また、インバータ回路128,1
29それぞれの二つ電源端子は電源PL1 ,PL2 それ
ぞれに接続される。また、パストランジスタ126には
制御信号B1 ,B1B、パストランジスタ127には制御
信号B2 ,B2Bそれぞれが印加される。
【0031】制御信号B1 ,B1Bは、スタンバイモード
に入る際またはアクティブモードに戻る際にパストラン
ジスタ126がオン状態になるように印加される。制御
信号B2 ,B2Bは、アクティブモードの際にはパストラ
ンジスタ125がオン状態でパストランジスタ127が
オフ状態となり、スタンバイモードの際にはパストラン
ジスタ125がオフ状態でパストランジスタ127がオ
ン状態となるように印加される。
に入る際またはアクティブモードに戻る際にパストラン
ジスタ126がオン状態になるように印加される。制御
信号B2 ,B2Bは、アクティブモードの際にはパストラ
ンジスタ125がオン状態でパストランジスタ127が
オフ状態となり、スタンバイモードの際にはパストラン
ジスタ125がオフ状態でパストランジスタ127がオ
ン状態となるように印加される。
【0032】保持が必要な情報は、スタンバイモードに
入る前にメモリセルに書き込まれ、アクティブモードに
戻る前に読み出される。スタンバイモードの際にはメモ
リセルはラッチ回路から切り離され、メモリセル以外の
内部ノードは全てフローティング状態にできるので、疑
似電源GL1 ,QL2 はたの回路と共有することができ
る。
入る前にメモリセルに書き込まれ、アクティブモードに
戻る前に読み出される。スタンバイモードの際にはメモ
リセルはラッチ回路から切り離され、メモリセル以外の
内部ノードは全てフローティング状態にできるので、疑
似電源GL1 ,QL2 はたの回路と共有することができ
る。
【0033】この結果、電源スイッチを他の回路と共有
して大きくできるので、高速動作が実現できる。
して大きくできるので、高速動作が実現できる。
【0034】
【発明が解決しようとする課題】上述した従来の低消費
電力半導体集積回路のうち、低消費電力および高速動作
を実現するMTCMOS技術を適用したラッチ回路で
は、低消費電力を実現するために単一のラッチ回路毎に
電源スイッチを設ける必要があり、大きさに制限のある
集積回路では電源スイッチを大きくできないので電源ス
イッチの大きさに影響を受け動作速度を遅らせるという
問題点がある。また、各ラッチ回路にインバータ回路お
よび電源スイッチが必要であり、回路が大きくなると共
に、従来のラッチ回路を使用することができない。
電力半導体集積回路のうち、低消費電力および高速動作
を実現するMTCMOS技術を適用したラッチ回路で
は、低消費電力を実現するために単一のラッチ回路毎に
電源スイッチを設ける必要があり、大きさに制限のある
集積回路では電源スイッチを大きくできないので電源ス
イッチの大きさに影響を受け動作速度を遅らせるという
問題点がある。また、各ラッチ回路にインバータ回路お
よび電源スイッチが必要であり、回路が大きくなると共
に、従来のラッチ回路を使用することができない。
【0035】この問題点を解決するバルーン技術では、
ラッチ回路にメモリセルを付加し、それぞれに異なる電
源を用いて低消費電力と高速動作との両立を図ってい
る。この回路では、従来のラッチ回路を小変更するに止
まりかつ他の回路との間で電源を共有できるが、四つの
制御信号B1 ,B1B,B2 ,B2Bで、モード切り替えの
際の微妙なタイミングが必要であるという問題点があ
る。
ラッチ回路にメモリセルを付加し、それぞれに異なる電
源を用いて低消費電力と高速動作との両立を図ってい
る。この回路では、従来のラッチ回路を小変更するに止
まりかつ他の回路との間で電源を共有できるが、四つの
制御信号B1 ,B1B,B2 ,B2Bで、モード切り替えの
際の微妙なタイミングが必要であるという問題点があ
る。
【0036】本発明の課題は、上記問題点を解決して、
アクティブモードでの高速動作とスタンバイモードでの
低消費電力を両立すると共に、従来の基本回路をそのま
ま使用し、少ない制御信号によりモード切り替えを制御
し、かつモード切り替えの際の微妙なタイミングを不要
にできる低消費電力半導体集積回路を提供することであ
る。
アクティブモードでの高速動作とスタンバイモードでの
低消費電力を両立すると共に、従来の基本回路をそのま
ま使用し、少ない制御信号によりモード切り替えを制御
し、かつモード切り替えの際の微妙なタイミングを不要
にできる低消費電力半導体集積回路を提供することであ
る。
【0037】
【課題を解決するための手段】本発明による低消費電力
半導体集積回路は、基準電圧から第一の電源および第二
の電源を生成して外部に供給し、スタンバイモードの際
に第二の電源電位の供給を停止する電源供給回路と、前
記第一の電源に接続し、スタンバイモードの間に電源電
位を必要とする第一の回路と、前記第二の電源に接続し
て電位の供給を受ける第二の回路と、前記第一の回路と
前記第二の回路との間でこの第一の回路の入出力の少く
とも一方で入出力信号の振幅変換を行う振幅変換回路と
を備えている。
半導体集積回路は、基準電圧から第一の電源および第二
の電源を生成して外部に供給し、スタンバイモードの際
に第二の電源電位の供給を停止する電源供給回路と、前
記第一の電源に接続し、スタンバイモードの間に電源電
位を必要とする第一の回路と、前記第二の電源に接続し
て電位の供給を受ける第二の回路と、前記第一の回路と
前記第二の回路との間でこの第一の回路の入出力の少く
とも一方で入出力信号の振幅変換を行う振幅変換回路と
を備えている。
【0038】また、前記第二の電源の電位は前記第一に
電源の電位より低く、前記第一の回路を高しきい値電圧
のMOSFETにより構成し、前記第二の回路を低しき
い値電圧のMOSFETにより構成している。
電源の電位より低く、前記第一の回路を高しきい値電圧
のMOSFETにより構成し、前記第二の回路を低しき
い値電圧のMOSFETにより構成している。
【0039】上記第一の回路および上記第二の回路それ
ぞれは単一の電源の供給を受けているので、従来の基本
回路を用いることができ、高い電源電位により高速動作
を確保できると共に二つの電源の一方の供給をスタンバ
イモードの際に停止することにより低消費電力を実現で
きる。
ぞれは単一の電源の供給を受けているので、従来の基本
回路を用いることができ、高い電源電位により高速動作
を確保できると共に二つの電源の一方の供給をスタンバ
イモードの際に停止することにより低消費電力を実現で
きる。
【0040】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【0041】図1は本発明の実施の一形態を示す機能ブ
ロック図である。図1に示された低消費電力半導体集積
回路は、スイッチ付き電源降圧回路1、低しきい値論理
回路2,6、振幅変換回路3,5、および高しきい値情
報保持回路4により構成されており、情報を形成する信
号は、低しきい値論理回路2に入力し、低しきい値論理
回路2から振幅変換回路3、高しきい値情報保持回路
4、振幅変換回路5、次いで低しきい値論理回路6に順
次送られるものとする。
ロック図である。図1に示された低消費電力半導体集積
回路は、スイッチ付き電源降圧回路1、低しきい値論理
回路2,6、振幅変換回路3,5、および高しきい値情
報保持回路4により構成されており、情報を形成する信
号は、低しきい値論理回路2に入力し、低しきい値論理
回路2から振幅変換回路3、高しきい値情報保持回路
4、振幅変換回路5、次いで低しきい値論理回路6に順
次送られるものとする。
【0042】まず、スイッチ付き電源降圧回路1は、第
一の電源電位を有する電源VCC1 、第二の電源電位を有
し、この電源VCC1 より低い電位を供給する電源VCC2
、および電源VSSを生成し出力する一方、スタンバイ
モードの間では電源VCC2 の供給を停止するものとす
る。詳細は図2および図3を参照して後で説明する。
一の電源電位を有する電源VCC1 、第二の電源電位を有
し、この電源VCC1 より低い電位を供給する電源VCC2
、および電源VSSを生成し出力する一方、スタンバイ
モードの間では電源VCC2 の供給を停止するものとす
る。詳細は図2および図3を参照して後で説明する。
【0043】低しきい値論理回路2は、低しきい値電圧
のMOSFETで構成された論理回路で、電源VCC2 お
よび電源VSSの供給を受けて入力情報を論理処理し、出
力を振幅変換回路3に接続するものとする。
のMOSFETで構成された論理回路で、電源VCC2 お
よび電源VSSの供給を受けて入力情報を論理処理し、出
力を振幅変換回路3に接続するものとする。
【0044】振幅変換回路3は、電源VCC1 ,VCC2 お
よび電源VSSの供給を受け、低しきい値論理回路2と高
しきい値情報保持回路4との間に設けられ、低しきい値
論理回路2から入力する信号を適切に振幅変換して高し
きい値情報保持回路4へ供給するものとする。詳細は、
図4および図5を参照して後で説明する。
よび電源VSSの供給を受け、低しきい値論理回路2と高
しきい値情報保持回路4との間に設けられ、低しきい値
論理回路2から入力する信号を適切に振幅変換して高し
きい値情報保持回路4へ供給するものとする。詳細は、
図4および図5を参照して後で説明する。
【0045】高しきい値情報保持回路4は、高しきい値
電圧のMOSFETで構成された情報保持回路で、電源
VCC1 および電源VSSの供給を受けて保持情報を振幅変
換回路5に接続するものとする。
電圧のMOSFETで構成された情報保持回路で、電源
VCC1 および電源VSSの供給を受けて保持情報を振幅変
換回路5に接続するものとする。
【0046】振幅変換回路3は、電源VCC1 ,VCC2 お
よび電源VSSの供給を受け、高しきい値情報保持回路4
と低しきい値論理回路5との間に設けられ、高しきい値
情報保持回路4から入力する信号を適切に振幅変換して
低しきい値論理回路6へ供給するものとする。詳細は、
図6を参照して後で説明する。
よび電源VSSの供給を受け、高しきい値情報保持回路4
と低しきい値論理回路5との間に設けられ、高しきい値
情報保持回路4から入力する信号を適切に振幅変換して
低しきい値論理回路6へ供給するものとする。詳細は、
図6を参照して後で説明する。
【0047】低しきい値論理回路6は、低しきい値電圧
のMOSFETで構成された論理回路で、電源VCC2 お
よび電源VSSの供給を受け、振幅変換回路5から受けた
情報を論理処理し、出力するものとする。
のMOSFETで構成された論理回路で、電源VCC2 お
よび電源VSSの供給を受け、振幅変換回路5から受けた
情報を論理処理し、出力するものとする。
【0048】上記構成の要点は次の四つである。
【0049】第1の要点は、半導体集積回路内でスイッ
チ付き電源降圧回路1により、電源VCC1 から、より低
い電圧の電源VCC2 を生成供給し、スタンバイモードの
際には電源VCC2 の供給を停止することである。
チ付き電源降圧回路1により、電源VCC1 から、より低
い電圧の電源VCC2 を生成供給し、スタンバイモードの
際には電源VCC2 の供給を停止することである。
【0050】第2の要点は、論理回路2,6を低しきい
値電圧のMOSFETで構成し、電源端子を電源VCC2
および電源VSSに接続することである。従って、高速動
作は低いしきい値電圧で達成し、低消費電力はスタンバ
イモードの際に電源VCC2 の供給を停止することで達成
している。
値電圧のMOSFETで構成し、電源端子を電源VCC2
および電源VSSに接続することである。従って、高速動
作は低いしきい値電圧で達成し、低消費電力はスタンバ
イモードの際に電源VCC2 の供給を停止することで達成
している。
【0051】第3の要点は、ラッチ回路のようにスタン
バイモードの際にも情報を保持する必要がある情報保持
回路4を、高しきい値電圧のMOSFETで構成し、電
源端子を電源VCC1 および電源VSSに接続することであ
る。この結果、高速動作は高い電位の電源VCC1 で達成
し、低消費電力は高いしきい値電圧で達成している。こ
のことは、MTCMOS技術以前の技術であり、従来の
単純な回路および制御方法をそのまま用いることができ
る。
バイモードの際にも情報を保持する必要がある情報保持
回路4を、高しきい値電圧のMOSFETで構成し、電
源端子を電源VCC1 および電源VSSに接続することであ
る。この結果、高速動作は高い電位の電源VCC1 で達成
し、低消費電力は高いしきい値電圧で達成している。こ
のことは、MTCMOS技術以前の技術であり、従来の
単純な回路および制御方法をそのまま用いることができ
る。
【0052】第4の要点は、異なる電源電位が供給され
る回路間に信号の振幅を変換する振幅変換回路3,5を
備えてインタフェースをとり、誤った信号の伝達を防止
することである。
る回路間に信号の振幅を変換する振幅変換回路3,5を
備えてインタフェースをとり、誤った信号の伝達を防止
することである。
【0053】次に、図面を参照して上記各回路の具体例
について説明する。この説明では、電源VCC1 ,VCC2
,VSSそれぞれの電圧は、“1.5”ボルト、“1.
0”ボルト、および“0.0”ボルトとする。
について説明する。この説明では、電源VCC1 ,VCC2
,VSSそれぞれの電圧は、“1.5”ボルト、“1.
0”ボルト、および“0.0”ボルトとする。
【0054】まず、図2を参照して電源降圧回路につい
て説明する。この電源降圧回路には3端子レギュレータ
が用いられており、電源VCC1 ,VCC2 ,VSSに対して
pMOS201,203,205、コンパレータ20
2、およびnMOS204が用いられている。
て説明する。この電源降圧回路には3端子レギュレータ
が用いられており、電源VCC1 ,VCC2 ,VSSに対して
pMOS201,203,205、コンパレータ20
2、およびnMOS204が用いられている。
【0055】pMOS201は、ソース端子を電源VCC
1 に接続し、ドレイン端子に電源VCC2 の電位を出力す
る。コンパレータ202は、マイナスの入力端子に基準
電位に接続し、プラスの入力端子にpMOS201のド
レイン端子を接続し、出力をpMOS201のゲート端
子に接続する。出力したい電源電圧1ボルトを基準電圧
とする場合、この電圧は電源VCC1 と電源VSSとの間の
電圧を抵抗分割することのより容易に得ることができ
る。
1 に接続し、ドレイン端子に電源VCC2 の電位を出力す
る。コンパレータ202は、マイナスの入力端子に基準
電位に接続し、プラスの入力端子にpMOS201のド
レイン端子を接続し、出力をpMOS201のゲート端
子に接続する。出力したい電源電圧1ボルトを基準電圧
とする場合、この電圧は電源VCC1 と電源VSSとの間の
電圧を抵抗分割することのより容易に得ることができ
る。
【0056】電源VCC2 が所望電圧より低い場合、コン
パレータ202の出力は電源VSSの電圧となり、pMO
S201がオン状態となって電源VCC2 の電圧を上げ
る。電源VCC2 が所望電圧より高い場合、コンパレータ
202の出力は電源VCC1 の電位となり、pMOS20
1はオフ状態となる。
パレータ202の出力は電源VSSの電圧となり、pMO
S201がオン状態となって電源VCC2 の電圧を上げ
る。電源VCC2 が所望電圧より高い場合、コンパレータ
202の出力は電源VCC1 の電位となり、pMOS20
1はオフ状態となる。
【0057】この電源降圧回路は、電源VCC2 の電圧を
下げる機能を有しないが、問題はない。すなわち電源V
CC2 に接続される論理回路等が動作するに伴って電源V
CC2の電圧が下がるためである。もちろん、電源VCC2
が所望電圧より高い場合に電圧を下げる機能を有しても
よい。
下げる機能を有しないが、問題はない。すなわち電源V
CC2 に接続される論理回路等が動作するに伴って電源V
CC2の電圧が下がるためである。もちろん、電源VCC2
が所望電圧より高い場合に電圧を下げる機能を有しても
よい。
【0058】pMOS203およびnMOS204それ
ぞれには、アクティブモードの際にはオン状態にする一
方、スタンバイモードの際にはオフ状態にするような制
御信号SLP,SLPB それぞれが印加される。
ぞれには、アクティブモードの際にはオン状態にする一
方、スタンバイモードの際にはオフ状態にするような制
御信号SLP,SLPB それぞれが印加される。
【0059】pMOS205はゲート端子に制御信号S
LPB を印加する。このため、スタンバイモードの際に
はコンパレータ202への電源供給が止まり、pMOS
201のゲート電位はpMOS205によって源VCC1
となる。その結果、pMOS201はオフ状態になって
電源VCC2 の供給が止まる。
LPB を印加する。このため、スタンバイモードの際に
はコンパレータ202への電源供給が止まり、pMOS
201のゲート電位はpMOS205によって源VCC1
となる。その結果、pMOS201はオフ状態になって
電源VCC2 の供給が止まる。
【0060】次に、図3を参照して、上記図2とは別の
電源降圧回路について説明する。
電源降圧回路について説明する。
【0061】この回路では、低しきい値論理回路がクロ
ック信号CLK1 の周波数で動作するために必要な電源
VCC2 を、電圧制御発振回路(以後、VCOと略称す
る)21、分周器22、位相検出器23、pMOS21
1、およびnMOS212が供給している。
ック信号CLK1 の周波数で動作するために必要な電源
VCC2 を、電圧制御発振回路(以後、VCOと略称す
る)21、分周器22、位相検出器23、pMOS21
1、およびnMOS212が供給している。
【0062】pMOS211のソース端子は電源VCC1
に接続し、nMOS212のソース端子は電源VSSに接
続し、pMOS211およびnMOS212それぞれの
ドレイン端子は互に接続され電源VCC2 を出力してい
る。また、それぞれゲート端子は位相検出器23の出力
を印加している。
に接続し、nMOS212のソース端子は電源VSSに接
続し、pMOS211およびnMOS212それぞれの
ドレイン端子は互に接続され電源VCC2 を出力してい
る。また、それぞれゲート端子は位相検出器23の出力
を印加している。
【0063】VCO21は、例えばリングオシレータに
より構成され、電源VCC2 により電力供給されている。
この発振周波数fは、電源VCC2 の電圧に基づいて変化
し、電源VCC2 が高い場合には高い周波数で発振し、電
源VCC2 が低い場合には低い周波数で発振する。
より構成され、電源VCC2 により電力供給されている。
この発振周波数fは、電源VCC2 の電圧に基づいて変化
し、電源VCC2 が高い場合には高い周波数で発振し、電
源VCC2 が低い場合には低い周波数で発振する。
【0064】分周器22は、VCO21の発振周波数を
1/mに分周する。
1/mに分周する。
【0065】位相比較器23は、分周器22の出力の発
振周波数f/mの信号とクロック信号CLK1 との位相
を比較して、pMOS211およびnMOS212それ
ぞれを以下のように制御する。
振周波数f/mの信号とクロック信号CLK1 との位相
を比較して、pMOS211およびnMOS212それ
ぞれを以下のように制御する。
【0066】クロック信号CLK1 の方が発振周波数f
/mの信号より位相が進んでいる場合、pMOS211
をオン状態に、また、nMOS212をオフ状態にす
る。逆に、クロック信号CLK1 の方が発振周波数f/
mの信号より位相が遅れている場合、pMOS211を
オフ状態に、また、nMOS212をオン状態にする。
この働きによって電源VCC2 の電圧が変化し、発振周波
数f/mの信号の位相とクロック信号CLK1 の位相と
が等しくなるように制御される。
/mの信号より位相が進んでいる場合、pMOS211
をオン状態に、また、nMOS212をオフ状態にす
る。逆に、クロック信号CLK1 の方が発振周波数f/
mの信号より位相が遅れている場合、pMOS211を
オフ状態に、また、nMOS212をオン状態にする。
この働きによって電源VCC2 の電圧が変化し、発振周波
数f/mの信号の位相とクロック信号CLK1 の位相と
が等しくなるように制御される。
【0067】位相が等しくなった状態では、発振周波数
f/mの信号とクロック信号CLK1 との周波数は等し
くなる。例えば、低しきい値論理回路のクリティカルパ
スがVCO21を構成するゲート単体の遅延時間のn
倍、VCO21を構成するリングオシレータの段数n/
mの場合、低しきい値論理回路のクリティカルパスの遅
延時間がクロック信号CLK1 の周期に等しくなるよう
に電源VCC2 の電圧が制御されることになる。
f/mの信号とクロック信号CLK1 との周波数は等し
くなる。例えば、低しきい値論理回路のクリティカルパ
スがVCO21を構成するゲート単体の遅延時間のn
倍、VCO21を構成するリングオシレータの段数n/
mの場合、低しきい値論理回路のクリティカルパスの遅
延時間がクロック信号CLK1 の周期に等しくなるよう
に電源VCC2 の電圧が制御されることになる。
【0068】実際には、VCO21を構成するリングオ
シレータの段数を少し余裕をもって設定した場合、低し
きい値論理回路がクロック信号CLK1 の周波数で確実
に動作するために必要でかつ最低の電圧を電源VCC2 に
より供給することができる。この結果、回路が低速で動
作すればよい場合にはクロック信号CLK1 の周波数を
下げれば電源VCC2 の電圧が低下し、アクティブモード
の際の消費電力を低減することができる。
シレータの段数を少し余裕をもって設定した場合、低し
きい値論理回路がクロック信号CLK1 の周波数で確実
に動作するために必要でかつ最低の電圧を電源VCC2 に
より供給することができる。この結果、回路が低速で動
作すればよい場合にはクロック信号CLK1 の周波数を
下げれば電源VCC2 の電圧が低下し、アクティブモード
の際の消費電力を低減することができる。
【0069】pMOS213,215,217それぞれ
には制御信号SLP、また、nMOS214,216,
218それぞれには制御信号SLPB を印加して、アク
ティブモードの際にはオン状態にし、スタンバイモード
の際にはオフ状態とする。
には制御信号SLP、また、nMOS214,216,
218それぞれには制御信号SLPB を印加して、アク
ティブモードの際にはオン状態にし、スタンバイモード
の際にはオフ状態とする。
【0070】pMOS219には制御信号SLPB 、ま
た、nMOS221には制御信号SLPを印加して、ア
クティブモードの際にはオフ状態にし、スタンバイモー
ドの際にはオン状態とする。
た、nMOS221には制御信号SLPを印加して、ア
クティブモードの際にはオフ状態にし、スタンバイモー
ドの際にはオン状態とする。
【0071】これらの回路によって、スタンバイモード
の際にはVCO21、分周器22、および位相検出器2
3の電源供給が停止され、pMOS211およびnMO
S212はオフ状態になるので電源VCC2 の供給が停止
する。
の際にはVCO21、分周器22、および位相検出器2
3の電源供給が停止され、pMOS211およびnMO
S212はオフ状態になるので電源VCC2 の供給が停止
する。
【0072】nMOS220は、ドレイン端子にpMO
S211のゲート端子、ソース端子に電源VSSそれぞれ
を接続する。
S211のゲート端子、ソース端子に電源VSSそれぞれ
を接続する。
【0073】この回路でアクティブモードに復帰する場
合、nMOS220を一時的にオン状態にするような制
御信号ACTを印加し、pMOS211をオン状態にし
て電源VCC2 の電圧をある程度まで強制的に上昇させて
いる。
合、nMOS220を一時的にオン状態にするような制
御信号ACTを印加し、pMOS211をオン状態にし
て電源VCC2 の電圧をある程度まで強制的に上昇させて
いる。
【0074】次に、図4を参照して図1の振幅変換回路
3の一例について説明する。
3の一例について説明する。
【0075】図4において、振幅変換回路3は、pMO
S231、インバータ回路232、およびnMOS23
3により構成されている。
S231、インバータ回路232、およびnMOS23
3により構成されている。
【0076】pMOS231は、ソース端子を電源VCC
1 に、ドレイン端子を出力にそれぞれ接続し、インバー
タ回路232は、入力端子をpMOS231のドレイン
端子に、出力端子をpMOS231のドレイン端子にそ
れぞれ接続している。nMOS233はパストランジス
タであり、ソース端子を入力に、ドレイン端子をインバ
ータ回路232の入力に、またゲート端子を電源Vcc1
に接続している。
1 に、ドレイン端子を出力にそれぞれ接続し、インバー
タ回路232は、入力端子をpMOS231のドレイン
端子に、出力端子をpMOS231のドレイン端子にそ
れぞれ接続している。nMOS233はパストランジス
タであり、ソース端子を入力に、ドレイン端子をインバ
ータ回路232の入力に、またゲート端子を電源Vcc1
に接続している。
【0077】従って、低レベルの信号である電源VSSの
電圧が入力された場合、pMOS231はオフ状態であ
るので、入力された電源VSSの電圧がnMOS233に
よるパストランジスタを経由してそのまま出力される。
電圧が入力された場合、pMOS231はオフ状態であ
るので、入力された電源VSSの電圧がnMOS233に
よるパストランジスタを経由してそのまま出力される。
【0078】他方、高レベルの信号である電源VCC2 の
電圧が入力された場合、まず、nMOS233のパスト
ランジスタを経由して出力が上昇する。次いで、出力の
上昇により、pMOS231がオン状態となって出力を
充電し、電源VCC1 の電圧を出力する。この際、nMO
S233のパストランジスタは、前段のpMOSを介し
て電源VCC1 から電源VCC2 へ電流が流れることを防止
するため、入力が電源VCC2 の電圧より高くならないよ
うにする役目を果たしている。
電圧が入力された場合、まず、nMOS233のパスト
ランジスタを経由して出力が上昇する。次いで、出力の
上昇により、pMOS231がオン状態となって出力を
充電し、電源VCC1 の電圧を出力する。この際、nMO
S233のパストランジスタは、前段のpMOSを介し
て電源VCC1 から電源VCC2 へ電流が流れることを防止
するため、入力が電源VCC2 の電圧より高くならないよ
うにする役目を果たしている。
【0079】次に、図5を参照して上記図4とは別の図
1における振幅変換回路3の一例について説明する。
1における振幅変換回路3の一例について説明する。
【0080】図5の回路は、従来よく用いられる回路で
あり、nMOS234,235、pMOS236,23
7、およびインバータ回路238により構成されてい
る。
あり、nMOS234,235、pMOS236,23
7、およびインバータ回路238により構成されてい
る。
【0081】nMOS234は、ソース端子を電源VSS
に接続し、ゲート端子を入力に接続している。nMOS
235は、ソース端子を電源VSSに接続し、ゲート端子
を入力の反転信号を形成するためのインバータ回路23
8の出力に接続している。
に接続し、ゲート端子を入力に接続している。nMOS
235は、ソース端子を電源VSSに接続し、ゲート端子
を入力の反転信号を形成するためのインバータ回路23
8の出力に接続している。
【0082】pMOS236は、ソース端子を電源VCC
1 に、ドレイン端子をnMOS234のドレイン端子
に、またゲート端子をnMOS235のドレイン端子に
接続している。pMOS237は、ソース端子を電源V
CC1 、ドレイン端子をnMOS235のドレイン端子、
またゲート端子をnMOS234のドレイン端子、それ
おぞれに接続している。
1 に、ドレイン端子をnMOS234のドレイン端子
に、またゲート端子をnMOS235のドレイン端子に
接続している。pMOS237は、ソース端子を電源V
CC1 、ドレイン端子をnMOS235のドレイン端子、
またゲート端子をnMOS234のドレイン端子、それ
おぞれに接続している。
【0083】nMOS235のドレイン端子およびpM
OS237のドレイン端子が出力となる。
OS237のドレイン端子が出力となる。
【0084】低レベルの信号である電源VSSの電圧が入
力された場合、nMOS234はオフ状態、またnMO
S235はオン状態になるので、出力はnMOS235
の放電により電源VSSの電圧となる。他方、こうレベル
の信号である電源VCC2 の電圧が入力された場合、nM
OS234はオン状態、またnMOS235はオフ状態
になるので、出力はpMOS237の放電により電源V
CC1 の電圧となる。
力された場合、nMOS234はオフ状態、またnMO
S235はオン状態になるので、出力はnMOS235
の放電により電源VSSの電圧となる。他方、こうレベル
の信号である電源VCC2 の電圧が入力された場合、nM
OS234はオン状態、またnMOS235はオフ状態
になるので、出力はpMOS237の放電により電源V
CC1 の電圧となる。
【0085】次に、図6を参照して図1の振幅変換回路
5の一例について説明する。
5の一例について説明する。
【0086】この回路は、nMOS241のパストラン
ジスタにより構成されている。このnMOS241は、
高レベルの出力電圧を、nMOS241のしきい値電圧
VTNにより、電源VCC1 としきい値電圧VTNとの差に制
限している。例えば、電源VCC1 の電圧が1.5ボル
ト、電源VCC2 の電圧が1.0ボルトの場合、しきい値
電圧VTNには0.5ボルトが設定されればよい。
ジスタにより構成されている。このnMOS241は、
高レベルの出力電圧を、nMOS241のしきい値電圧
VTNにより、電源VCC1 としきい値電圧VTNとの差に制
限している。例えば、電源VCC1 の電圧が1.5ボル
ト、電源VCC2 の電圧が1.0ボルトの場合、しきい値
電圧VTNには0.5ボルトが設定されればよい。
【0087】図1における高しきい値情報保持回路4に
は、図9に示された従来の回路をそのまま用いることが
できる。図9の電源VCCには電源VCC1 が供給され、ク
ロック信号CK,CKB には高レベル電圧である電源V
CC1 の電圧が望ましい。相補型パストランジスタ10
3,104およびインバータ回路105,106それぞ
れは、全て、高しきい値電圧のMOSFETで構成され
ている。
は、図9に示された従来の回路をそのまま用いることが
できる。図9の電源VCCには電源VCC1 が供給され、ク
ロック信号CK,CKB には高レベル電圧である電源V
CC1 の電圧が望ましい。相補型パストランジスタ10
3,104およびインバータ回路105,106それぞ
れは、全て、高しきい値電圧のMOSFETで構成され
ている。
【0088】従って、高速動作は高い電源電位の電源V
CC1 で達成でき、また、低消費電力は高いしきい値電圧
で達成できる。すなわち、上記MTCMOS技術以前の
回路および方法をそのまま使用することができる。
CC1 で達成でき、また、低消費電力は高いしきい値電圧
で達成できる。すなわち、上記MTCMOS技術以前の
回路および方法をそのまま使用することができる。
【0089】次に、図7では、本発明の上記図1とは異
なる実施例についての系統図が示されている。図1との
相違点は、信号の振幅変換を行う回路を、電源VCC2 に
接続する低しきい値論理回路2と電源VCC1 に接続する
高しきい値情報保持回路4との間に備えられる振幅変換
回路3のみとし、図1における振幅変換回路5を削除し
ていることである。
なる実施例についての系統図が示されている。図1との
相違点は、信号の振幅変換を行う回路を、電源VCC2 に
接続する低しきい値論理回路2と電源VCC1 に接続する
高しきい値情報保持回路4との間に備えられる振幅変換
回路3のみとし、図1における振幅変換回路5を削除し
ていることである。
【0090】その理由は、論理回路をCMOS基本回路
で構成する場合、その入力端子に電源電位より高い電圧
の信号を印加しても、デバイスの耐圧以下であるならば
何も問題ないので、高レベルの出力電圧を制限する回路
を省くことができるからである。
で構成する場合、その入力端子に電源電位より高い電圧
の信号を印加しても、デバイスの耐圧以下であるならば
何も問題ないので、高レベルの出力電圧を制限する回路
を省くことができるからである。
【0091】上記説明では、機能ブロックおよび回路構
成を図示して説明したが、上記機能を満たすものであれ
ば、機能の構成は自由であり、上記説明が本発明を限定
するものではない。
成を図示して説明したが、上記機能を満たすものであれ
ば、機能の構成は自由であり、上記説明が本発明を限定
するものではない。
【0092】
【発明の効果】以上説明したように本発明によれば、次
のような効果を得ることができる。
のような効果を得ることができる。
【0093】第一の効果は、情報保持回路を含め従来の
基本回路をそのまま組み立てて使用しつつ、アクティブ
モードの際の高速動作とスタンバイモードの際の低消費
電力とを両立させることができることである。
基本回路をそのまま組み立てて使用しつつ、アクティブ
モードの際の高速動作とスタンバイモードの際の低消費
電力とを両立させることができることである。
【0094】第二の効果は、ラッチ回路等に必要な制御
信号が少なく、かつモードを切り替える際の微妙なタイ
ミング調整が不要であることである。
信号が少なく、かつモードを切り替える際の微妙なタイ
ミング調整が不要であることである。
【0095】第三の効果は、スタンバイモードの際に電
源降圧回路で電源供給を停止できることにより、いっそ
うの低消費電力が実現できることである。
源降圧回路で電源供給を停止できることにより、いっそ
うの低消費電力が実現できることである。
【0096】第四の効果は、アクティブモードとスタン
バイモードとの切替えと第二の電源VCC2 の電位設定と
を、LSIチップレベルではなく、回路ブロック毎に緻
密に行うことにより、消費電力の低減を一層促進できる
ことである。
バイモードとの切替えと第二の電源VCC2 の電位設定と
を、LSIチップレベルではなく、回路ブロック毎に緻
密に行うことにより、消費電力の低減を一層促進できる
ことである。
【図1】本発明の実施の一形態を示す機能ブロック図で
ある。
ある。
【図2】図1における電源降圧回路の一形態を示す回路
図である。
図である。
【図3】図2と別の電源降圧回路の一形態を示す回路図
である。
である。
【図4】図1における振幅変換回路の一形態を示す回路
図である。
図である。
【図5】図4と別の振幅変換回路の一形態を示す回路図
である。
である。
【図6】図4,5と別の振幅変換回路の一形態を示す回
路図である。
路図である。
【図7】図1と別の本発明の実施の一形態を示す機能ブ
ロック図である。
ロック図である。
【図8】従来の一例を示す機能ブロック図である。
【図9】従来の汎用の情報保持回路の一例を示す回路図
である。
である。
【図10】図8に用いられる情報保持回路の一例を示す
回路図である。
回路図である。
【図11】図10と別の情報保持回路の一例を示す回路
図である。
図である。
1 スイッチ付き電源降圧回路 2、6 低しきい値論理回路 3、5 振幅変換回路 4 高しきい値情報保持回路 21 VCO(電圧制御発振回路) 22 分周器 23 位相検出器 201、203、205、211、213、215、2
17、219、231、236、237 pMOS 202 コンパレータ回路 232、238 インバータ回路 204、212、214、216、218、220、2
21、233、234、235、241 nMOS
17、219、231、236、237 pMOS 202 コンパレータ回路 232、238 インバータ回路 204、212、214、216、218、220、2
21、233、234、235、241 nMOS
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H03K 19/0185
Claims (7)
- 【請求項1】 基準電圧から第一の電源および第二の電
源を生成して外部に供給し、スタンバイモードの際に第
二の電源電位の供給を停止する電源供給回路と、前記第
一の電源に接続し、スタンバイモードの間に電源電位を
必要とする第一の回路と、前記第二の電源に接続して電
位の供給を受ける第二の回路と、前記第一の回路と前記
第二の回路との間でこの第一の回路の入出力の少くとも
一方で入出力信号の振幅変換を行う振幅変換回路とを備
えることを特徴とする低消費電力半導体集積回路。 - 【請求項2】 請求項1に記載の低消費電力半導体集積
回路において、前記第二の電源の電位は前記第一に電源
の電位より低く、前記第一の回路を高しきい値電圧のM
OSFETにより構成し、前記第二の回路を低しきい値
電圧のMOSFETにより構成することを特徴とする低
消費電力半導体集積回路。 - 【請求項3】 基準電圧から電源VCC1 およびこの電源
VCC1 より低電圧の電源VCC2 、並びに電源VSSを生成
して各回路に供給し、スタンバイモードの際に前記電源
VCC2 の供給を停止する電源スイッチ付き電源降圧回路
と、前記電源VCC1 および前記電源VSSの供給を受け、
高しきい値電圧のMOSFETにより構成される情報保
持回路と、前記電源VCC2 および前記電源VSSの供給を
受け、低しきい値電圧のMOSFETにより構成される
論理回路と、前記電源VCC1 ,VCC2 ,VSSの供給を受
けると共に、前記論理回路と前記情報保持回路との間に
設けられ、この論理回路から受けた信号の振幅を変換し
て前記情報保持回路へ送る振幅変換回路とを備えること
を特徴とする低消費電力半導体集積回路。 - 【請求項4】 請求項3に記載の低消費電力半導体集積
回路において、前記振幅変換回路は、ソース端子を前記
電源VCC1 、ドレイン端子を出力それぞれに接続するp
MOSと、前記電源VCC1 および前記電源VSSの供給を
うけ、入力端子を前記pMOSのドレイン端子、出力端
子を前記pMOSのゲート端子それぞれに接続するイン
バータ回路と、ソース端子を入力、ドレイン端子を前記
インバータ回路の入力端子、ゲート端子を前記電源VCC
1 それぞれに接続するnMOSのパストランジスタとを
備えることを特徴とする低消費電力半導体集積回路。 - 【請求項5】 請求項3に記載の低消費電力半導体集積
回路において、前記情報保持回路と前記振幅変換回路と
の間に、この情報保持回路から受けた信号の振幅を変換
して前記論理回路へ送る第二の振幅変換回路を追加して
備えることを特徴とする低消費電力半導体集積回路。 - 【請求項6】 請求項1から請求項5までのいずれか一
つに記載の低消費電力半導体集積回路において、前記電
源供給回路は3端子レギュレータであることを特徴とす
る低消費電力半導体集積回路。 - 【請求項7】 請求項1から請求項5までのいずれか一
つに記載の低消費電力半導体集積回路において、前記電
源供給回路は、ソース端子を前記電源VCC1、およびド
レイン端子を前記電源VCC2 それぞれに接続する第一の
pMOSと、ソース端子を前記電源VCC2 、およびゲー
ト端子を制御信号SLPそれぞれに接続する第二および
第三のpMOSと、ソース端子を前記電源VCC1 、およ
びゲート端子を制御信号SLPそれぞれに接続する第四
のpMOSと、ソース端子を前記電源VCC1 、ドレイン
端子を前記第一のpMOSのゲート端子、およびゲート
端子を制御信号SLPB それぞれに接続する第五のpM
OSと、ソース端子を前記電源VSS、およびドレイン端
子を前記電源VCC2 それぞれに接続する第一のnMOS
と、ソース端子を前記電源VSS、および、ゲート端子を
制御信号SLPBそれぞれに接続する第二、第三および
第四のnMOSと、ソース端子を前記電源VSS、ドレイ
ン端子を前記第一のpMOSのゲート端子、およびゲー
ト端子を制御信号ACTそれぞれに接続する第五のnM
OSと、ソース端子を前記電源VSS、ドレイン端子を前
記第一のnMOSのゲート端子、およびゲート端子を制
御信号SLPそれぞれに接続する第六のnMOSと、前
記第二のpMOSおよび前記第二のnMOSそれぞれの
ドレイン端子を接続しいずれか一方から電力の供給を受
けて所定の周波数を発振する電圧制御発振回路(以後、
VCOと略称する)と、第三のpMOSおよび前記第三
のnMOSそれぞれのドレイン端子を接続しいずれか一
方から電力の供給を受けると共に前記VCOの発信周波
数を受けてこれを分周する分周器と、第四のpMOSお
よび前記第四のnMOSそれぞれのドレイン端子を接続
しいずれか一方から電力の供給を受けると共にクロック
信号CLK1 および前記分周器の出力を受け、このクロ
ック信号CLK1 の位相と前記分周器の出力の位相とを
比較して結果を前記第一のpMOSおよび前記第一のn
MOSそれぞれのゲート端子に出力する位相検出器とを
備え、前記クロック信号CLK1 の周波数により前記電
源VCC2 の電圧が確保できると共に、前記制御信号SL
P,SLPB により、前記第二、第三および第四それぞ
れのpMOSおよびnMOSそれぞれをアクティブモー
ドの際にはオン状態にする一方、スタンバイモードの際
にはオフ状態にし、前記第五のpMOSおよび前記第六
のnMOSそれぞれをアクティブモードの際にはオフ状
態にする一方、スタンバイモードの際にはオン状態に
し、かつ、前記制御信号ACTにより、スタンバイモー
ドからアクティブモードに復帰の際に前記第五のnMO
Sを一時的にオン状態にすることを特徴とする低消費電
力半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9245152A JP3033719B2 (ja) | 1997-09-10 | 1997-09-10 | 低消費電力半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9245152A JP3033719B2 (ja) | 1997-09-10 | 1997-09-10 | 低消費電力半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1188140A true JPH1188140A (ja) | 1999-03-30 |
JP3033719B2 JP3033719B2 (ja) | 2000-04-17 |
Family
ID=17129399
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9245152A Expired - Fee Related JP3033719B2 (ja) | 1997-09-10 | 1997-09-10 | 低消費電力半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3033719B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008520014A (ja) * | 2004-11-10 | 2008-06-12 | フリースケール セミコンダクター インコーポレイテッド | 複数の基準回路を用いて電圧及び周波数を制御する装置及び方法 |
US7394297B2 (en) | 2005-04-08 | 2008-07-01 | Elpida Memory, Inc. | Logic gate with reduced sub-threshold leak current |
JP2016518785A (ja) * | 2013-04-12 | 2016-06-23 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | 保持電圧を低減したフリップフロップ |
CN108418573A (zh) * | 2018-02-07 | 2018-08-17 | 中国科学院半导体研究所 | 电源采样电路及包括其的零功耗上电复位电路 |
-
1997
- 1997-09-10 JP JP9245152A patent/JP3033719B2/ja not_active Expired - Fee Related
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008520014A (ja) * | 2004-11-10 | 2008-06-12 | フリースケール セミコンダクター インコーポレイテッド | 複数の基準回路を用いて電圧及び周波数を制御する装置及び方法 |
US8402288B2 (en) | 2004-11-10 | 2013-03-19 | Freescale Semiconductor, Inc. | Apparatus and method for controlling voltage and frequency using multiple reference circuits |
US7394297B2 (en) | 2005-04-08 | 2008-07-01 | Elpida Memory, Inc. | Logic gate with reduced sub-threshold leak current |
US7663411B2 (en) | 2005-04-08 | 2010-02-16 | Elpida Memory, Inc. | Semiconductor device with a logic circuit |
JP2016518785A (ja) * | 2013-04-12 | 2016-06-23 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | 保持電圧を低減したフリップフロップ |
CN108418573A (zh) * | 2018-02-07 | 2018-08-17 | 中国科学院半导体研究所 | 电源采样电路及包括其的零功耗上电复位电路 |
CN108418573B (zh) * | 2018-02-07 | 2024-02-06 | 中国科学院半导体研究所 | 电源采样电路及包括其的零功耗上电复位电路 |
Also Published As
Publication number | Publication date |
---|---|
JP3033719B2 (ja) | 2000-04-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH11112297A (ja) | ラッチ回路及びこのラッチ回路を有する半導体集積回路 | |
US6208170B1 (en) | Semiconductor integrated circuit having a sleep mode with low power and small area | |
US6861882B2 (en) | Semiconductor integrated circuit with reduced leakage current | |
US7616041B2 (en) | Data retention in operational and sleep modes | |
US7940081B2 (en) | Low leakage and data retention circuitry | |
US6850103B2 (en) | Low leakage single-step latch circuit | |
US9106225B2 (en) | Semiconductor integrated circuit | |
US20030189451A1 (en) | Low-power CMOS flip-flop | |
US6781411B2 (en) | Flip flop with reduced leakage current | |
US6836175B2 (en) | Semiconductor integrated circuit with sleep memory | |
JPH0865149A (ja) | 準静的無損失ゲート | |
US7420403B2 (en) | Latch circuit and flip-flop | |
JP3033719B2 (ja) | 低消費電力半導体集積回路 | |
US6861887B2 (en) | Clocked-scan flip-flop for multi-threshold voltage CMOS circuit | |
JP3349170B2 (ja) | Cmos可変分周回路 | |
US20030191977A1 (en) | Clock signal generating circuit | |
US7852132B2 (en) | Semiconductor integrated circuit | |
JPH11103240A (ja) | クロック信号レベル変換機能付ラッチ回路及びフリップフロップ回路 | |
JP2000022503A (ja) | フリップフロップ回路 | |
KR100699448B1 (ko) | 고신뢰성 저누설 다중 문턱 cmos 래치 회로 및플립플롭 | |
US6927614B2 (en) | High performance state saving circuit | |
JPH1197984A (ja) | ラッチ回路 | |
JP3178610B2 (ja) | スタティック型cmos・フリップフロップ回路 | |
JP3178609B2 (ja) | スタティック型cmosフリップフロップ回路 | |
JP3589577B2 (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000119 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080218 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090218 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100218 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |