JPH1187499A - Semiconductor device and its manufacture - Google Patents
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- JPH1187499A JPH1187499A JP23972597A JP23972597A JPH1187499A JP H1187499 A JPH1187499 A JP H1187499A JP 23972597 A JP23972597 A JP 23972597A JP 23972597 A JP23972597 A JP 23972597A JP H1187499 A JPH1187499 A JP H1187499A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、配線要素として、
配線と拡散領域とを接続するために又は多層配線構造の
上下配線同士を相互に接続するために絶縁膜を貫通して
設けられた金属プラグ、又はダマシン法により絶縁膜内
に設けられた金属溝配線の少なくともいずれか一方を有
する半導体装置、更に詳細には、配線要素から金属が基
板に拡散して素子特性を損じることがないようにした半
導体装置、特に金属プラグ及び／又は金属溝配線を有す
る超ＬＳＩに最適な半導体装置に関するものである。[0001] The present invention relates to a wiring element,
A metal plug provided through an insulating film to connect a wiring and a diffusion region or to mutually connect upper and lower wirings of a multilayer wiring structure, or a metal groove provided in an insulating film by a damascene method A semiconductor device having at least one of the wirings, and more specifically, a semiconductor device in which metal is not diffused from the wiring element to the substrate to prevent deterioration of element characteristics, particularly, a metal plug and / or a metal groove wiring is provided. The present invention relates to a semiconductor device most suitable for an VLSI.
【０００２】[0002]
【従来の技術】近年、半導体装置の高集積化に伴い、半
導体装置の配線に多層配線構造を採用することが必然に
なっていて、それに伴う配線抵抗の増大が半導体装置の
設計及び素子特性に影響を与えている。例えば、配線抵
抗が増大すると、超ＬＳＩ装置を駆動させる時の消費電
力が増大し、また配線抵抗による発熱量が増大する等の
種々の不都合がある。そこで、配線抵抗を低減する方策
の一貫として、多層配線構造の上下配線同士を相互接続
するために設けた金属プラグの抵抗を低減するために、
従来のＷプラグに代えて、Ｗプラグに比べて抵抗が小さ
いＣｕプラグの利用が試みられつつある。2. Description of the Related Art In recent years, with the high integration of semiconductor devices, it has become necessary to employ a multilayer wiring structure for wiring of semiconductor devices, and the resulting increase in wiring resistance has affected the design and element characteristics of semiconductor devices. Have an effect. For example, when the wiring resistance increases, there are various inconveniences, such as an increase in power consumption when driving the VLSI device and an increase in the amount of heat generated by the wiring resistance. Therefore, as one of the measures to reduce the wiring resistance, in order to reduce the resistance of the metal plug provided to interconnect the upper and lower wiring of the multilayer wiring structure,
Instead of the conventional W plug, use of a Cu plug having a smaller resistance than the W plug is being attempted.
【０００３】ここで、図３を参照して、Ｃｕプラグの従
来の形成方法を説明する。図３に示すように、トランジ
スタ等が集積形成されたＳｉ基板１上に、絶縁膜として
ボロン・リン・シリケートガラス（ＢＰＳＧ）膜２をリ
フロー法により成膜し、次いでＡｌＣｕ配線とＡｌＣｕ
配線の上下に被着させたチタンナイトライド（ＴｉＮ）
膜との積層配線からなる第１層のＡｌＣｕ配線３を形成
する。次に、ＡｌＣｕ配線３上に、プラズマＣＶＤ法で
成膜したＰ−ＴＥＯＳ・ＮＳＧ膜とＯ3 −ＴＥＯＳ・Ｎ
ＳＧ膜との二層より成る第１の層間絶縁膜４を成膜し、
更に平坦化処理を施して層間絶縁膜４の上面を平坦面５
にする。続いて、第１の層間絶縁膜４を貫通して第１層
のＡｌＣｕ配線３に達する層間接続孔６を設け、第１の
層間接続孔６内に第１のＣｕプラグ８を形成する。Ｃｕ
プラグ８の形成に際しては、先ず、ＴｉＮ密着層７を基
板全面に堆積し、次いでＴｉＮ密着層７上にブランケッ
ト法によりＣｕを堆積し、ＣＭＰ法により研磨してＣｕ
プラグ８を形成する。Here, a conventional method for forming a Cu plug will be described with reference to FIG. As shown in FIG. 3, a boron-phosphorus-silicate glass (BPSG) film 2 is formed as an insulating film on a Si substrate 1 on which transistors and the like are integrally formed by a reflow method, and then an AlCu wiring and an AlCu
Titanium nitride (TiN) deposited on top and bottom of wiring
A first layer AlCu wiring 3 composed of a laminated wiring with a film is formed. Next, a P-TEOS.NSG film and an O 3 -TEOS.N film formed on the AlCu wiring 3 by a plasma CVD method.
Forming a first interlayer insulating film 4 consisting of two layers with an SG film;
Further, the upper surface of the interlayer insulating film 4 is flattened by performing a flattening process.
To Subsequently, an interlayer connection hole 6 penetrating through the first interlayer insulating film 4 and reaching the AlCu wiring 3 of the first layer is provided, and a first Cu plug 8 is formed in the first interlayer connection hole 6. Cu
In forming the plug 8, first, a TiN adhesion layer 7 is deposited on the entire surface of the substrate, and then Cu is deposited on the TiN adhesion layer 7 by a blanket method, and polished by a CMP method.
The plug 8 is formed.
【０００４】以下、同様にして、第２層のＡｌＣｕ配線
９、Ｐ−ＴＥＯＳ・ＮＳＧ膜とＯ3−ＴＥＯＳ・ＮＳＧ
膜との二層より成る第２の層間絶縁膜１０、第２の層間
絶縁膜１０の平坦面１１、第２の層間接続孔１２、Ｔｉ
Ｎ密着層１３、第２のＣｕプラグ１４、及び第３層のＡ
ｌＣｕ配線１５を形成する。[0004] Similarly, the second layer AlCu wiring 9, the P-TEOS.NSG film and the O 3 -TEOS.NSG
A second interlayer insulating film 10 composed of two layers, a flat surface 11 of the second interlayer insulating film 10, a second interlayer connection hole 12, Ti
N adhesion layer 13, second Cu plug 14, and third layer A
An lCu wiring 15 is formed.
【０００５】上述したＣｕプラグの形成方法では、先
ず、Ｃｕの良好な埋め込み特性を得るために、密着層と
してＴｉＮ層が用いられている。層間接続孔でのＴｉＮ
密着層のボトムカバレージが良いほど、Ｃｕの濡れ性が
改善されるので、ＴｉＮ密着層の膜厚は、５０ｎｍ程度
が好適とされる。一方、ＴｉＮ密着層の膜厚が厚いと、
ＡｌＣｕ配線とＣｕの接触抵抗（シート抵抗）が増大す
るので、接触抵抗を抑制するためにはＴｉＮ密着層の膜
厚を薄くすることが必要である。そこで、従来は、コリ
メートスパッタ法によりＴｉＮ膜を成膜することによ
り、膜厚８ｎｍ程度で良好なボトムカバレージを得てい
て、Ｃｕの埋め込み性も良好である。In the above-described method for forming a Cu plug, first, a TiN layer is used as an adhesion layer in order to obtain good filling characteristics of Cu. TiN in interlayer connection hole
The better the bottom coverage of the adhesion layer, the more the Cu wettability is improved. Therefore, the thickness of the TiN adhesion layer is preferably about 50 nm. On the other hand, when the thickness of the TiN adhesion layer is large,
Since the contact resistance (sheet resistance) between the AlCu wiring and Cu increases, it is necessary to reduce the thickness of the TiN adhesion layer in order to suppress the contact resistance. Therefore, conventionally, by forming a TiN film by a collimated sputtering method, a good bottom coverage is obtained with a film thickness of about 8 nm, and the Cu embedding property is also good.
【０００６】[0006]
【発明が解決しようとする課題】しかし、多層配線構造
の上下配線の相互接続にＣｕプラグを適用するあたり、
上述した従来の方法により形成したＣｕプラグには、そ
のＣｕ原子の挙動に起因して、次のような問題があっ
た。即ち、Ｃｕプラグ中のＣｕ原子は、Ｃｕ成膜中の高
い成膜温度、及び、成膜後のＣｕプラグの熱履歴に起因
してＣｕプラグの周囲に拡散する傾向が強い。その結
果、Ｃｕプラグと層間絶縁膜との間に相互の密着を高め
るために設けられたＴｉＮ／Ｔｉ密着層を貫通して層間
絶縁膜内に達し、更には層間絶縁膜を貫通して半導体基
板に拡散して行く。半導体基板に到達したＣｕ原子は、
トランジスタ素子、キャパシタ素子などの特性に悪影響
を及ぼす。例えば、トランジスタのゲート酸化膜に拡散
したＣｕ原子は、ゲート酸化膜の絶縁耐圧を低下させ、
またキャパシタのリーク電流増加により、ＬＳＩの信頼
性を低下させる原因の一つとなっている。これまで、Ｃ
ｕプラグを例にして金属拡散による影響を説明したが、
他の金属プラグであっても、大なり小なりその影響は同
じであり、またその影響は、ダマシン法により絶縁膜内
に設けた金属溝配線についても同様である。However, when applying a Cu plug to the interconnection of the upper and lower wirings of a multilayer wiring structure,
The Cu plug formed by the above-described conventional method has the following problems due to the behavior of Cu atoms. That is, the Cu atoms in the Cu plug have a strong tendency to diffuse around the Cu plug due to the high film formation temperature during the Cu film formation and the thermal history of the Cu plug after the film formation. As a result, the semiconductor substrate penetrates through the TiN / Ti adhesion layer provided to enhance mutual adhesion between the Cu plug and the interlayer insulation film, reaches the inside of the interlayer insulation film, and further penetrates through the interlayer insulation film to form the semiconductor substrate. Spread to. Cu atoms reaching the semiconductor substrate are
It adversely affects the characteristics of transistor elements, capacitor elements, and the like. For example, Cu atoms diffused into the gate oxide film of the transistor reduce the withstand voltage of the gate oxide film,
Further, an increase in the leakage current of the capacitor is one of the causes of reducing the reliability of the LSI. Until now, C
The effect of metal diffusion was explained using the u plug as an example,
The effect of the other metal plugs is the same to a greater or lesser extent, and the effect is the same for the metal trench wiring provided in the insulating film by the damascene method.
【０００７】そこで、本発明の目的は、この問題点に鑑
み、金属配線の相互接続用金属プラグ及び金属溝配線等
の配線要素から基板への金属拡散を抑制するようにした
半導体装置及びその製造方法を提供することである。In view of the foregoing, an object of the present invention is to provide a semiconductor device which suppresses metal diffusion from wiring elements such as metal plugs for interconnecting metal wiring and metal trench wiring to a substrate, and a method of manufacturing the same. Is to provide a way.
【０００８】[0008]
【課題を解決するための手段】本発明者は、配線要素を
形成する際、予め非晶質金属層を設け、その上に金属本
体部を成膜し、成膜時の高温雰囲気及び成膜後の熱履歴
に起因して金属本体部から拡散する金属を非晶質金属層
の非晶質金属と反応させて吸収することにより、金属の
基板への拡散を防止することに着眼し、本発明を完成す
るに到った。上記目的を達成するために、本発明に係る
半導体装置は、配線要素として、配線と拡散領域とを接
続するために又は多層配線構造の上下配線同士を相互に
接続するために絶縁膜を貫通して設けられた金属プラ
グ、又はダマシン法により絶縁膜内に設けられた金属溝
配線の少なくともいずれか一方を有する半導体装置にお
いて、配線要素が、配線要素の中核となる金属本体部
と、金属本体部を取り囲み、かつ密着して設けられ、非
晶質金属に加えて、金属本体部の金属と非晶質金属との
固相反応により生成した反応生成物を含む金属拡散防止
層とを備えることを特徴としている。In order to form a wiring element, the present inventors provide an amorphous metal layer in advance, form a metal main body thereon, form a high-temperature atmosphere and form a film at the time of film formation. Focusing on preventing diffusion of metal to the substrate by reacting and absorbing the metal diffused from the metal body due to the heat history later with the amorphous metal of the amorphous metal layer, The invention has been completed. In order to achieve the above object, a semiconductor device according to the present invention, as a wiring element, penetrates an insulating film to connect a wiring and a diffusion region or to mutually connect upper and lower wirings of a multilayer wiring structure. In a semiconductor device having at least one of a metal plug provided by a metal or a metal trench wiring provided in an insulating film by a damascene method, a wiring element is a metal main body serving as a core of the wiring element; and a metal main body. And a metal diffusion prevention layer containing a reaction product generated by a solid-phase reaction between the metal of the metal body and the amorphous metal, in addition to the amorphous metal. Features.
【０００９】本発明では、金属本体部を構成する金属の
種類には制約はないが、金属本体部を構成する金属がＣ
ｕである場合に、本発明は最適である。また、配線要素
が、金属本体部とは反対側で金属拡散防止層を取り囲み
密着して設けられた金属密着層を有しても良い。非晶質
金属は、金属本体部の金属と固相反応を行う金属である
限り、その種類に制約はないが、好適には、スパッタ法
により堆積させた非晶質シリコン、又は非晶質ゲルマニ
ウムである。非晶質シリコンを用いる場合、金属拡散防
止層は、金属本体部形成用の金属膜を成膜する際の成膜
温度、及び金属膜成膜後の熱履歴に起因して、金属膜か
ら非晶質シリコンに拡散した金属と非晶質シリコンとの
固相反応により生成した金属シリサイド層になる。In the present invention, there is no restriction on the type of metal constituting the metal body, but the metal constituting the metal body is C
If u, then the invention is optimal. Further, the wiring element may have a metal adhesion layer surrounding and surrounding the metal diffusion preventing layer on the side opposite to the metal main body. The type of the amorphous metal is not limited as long as it is a metal that undergoes a solid-phase reaction with the metal of the metal main body. Preferably, the amorphous metal is amorphous silicon or amorphous germanium deposited by a sputtering method. It is. In the case of using amorphous silicon, the metal diffusion preventing layer is not separated from the metal film due to the film formation temperature at the time of forming the metal film for forming the metal main body and the heat history after the metal film formation. A metal silicide layer formed by a solid-phase reaction between the metal diffused in the crystalline silicon and the amorphous silicon.
【００１０】本発明の半導体装置を製造するには、好適
には、配線と拡散領域とを接続するために又は多層配線
構造の上下配線同士を相互に接続するために絶縁膜を貫
通して設けられた金属プラグ、又はダマシン法により絶
縁膜内に設けられた金属溝配線の少なくともいずれか一
方を有する半導体装置の製造方法において、まず、絶縁
膜内に設けた接続孔の孔面又は溝の溝面に非晶質金属層
を設ける工程と、次いで、非晶質金属層上に金属プラグ
又は金属溝配線の中核となる金属本体部を形成する金属
膜を成膜する工程とを有し、金属膜の成膜工程での高温
状態及び金属膜の加工工程を含む金属膜の成膜工程の後
の工程での熱履歴に起因して拡散する金属を非晶質金属
と固相反応させることを特徴としている。In order to manufacture the semiconductor device of the present invention, preferably, an insulating film is provided through the insulating film to connect the wiring and the diffusion region or to connect the upper and lower wirings of the multilayer wiring structure to each other. In a method of manufacturing a semiconductor device having at least one of a metal plug provided and a metal groove wiring provided in an insulating film by a damascene method, first, a hole surface of a connection hole provided in the insulating film or a groove of a groove is provided. Providing an amorphous metal layer on the surface, and then forming a metal film on the amorphous metal layer to form a metal main body serving as a core of a metal plug or a metal trench wiring, The solid phase reaction between the amorphous metal and the metal diffused due to the heat history in the high temperature state in the film forming process and in the process after the metal film forming process including the metal film forming process is performed. Features.
【００１１】[0011]
【発明の実施の形態】以下に、実施形態例を挙げ、本発
明の実施の形態を具体的かつ詳細に説明する。実施形態例 本発明に係る半導体装置では、多層配線構造の配線同士
を相互に接続するために絶縁膜を貫通して設ける金属プ
ラグとしてＣｕプラグを形成する際、例えばＣｕプラグ
埋め込みのための密着層として、絶縁膜を貫通する接続
孔上にＴｉＮ層を成膜し、次いでＴｉＮ層の上層に予め
非晶質シリコン（以下、簡単にａ−Ｓｉと表記する）、
又は非晶質ゲルマニウム（以下、簡単にａ−Ｇｅと表記
する）からなるＣｕ拡散防止用の層を成膜する。そし
て、Ｃｕを成膜する際の成膜温度、その後の熱履歴によ
り拡散したＣｕ原子とＣｕ拡散防止用の層のａ−Ｓｉ、
又はａ−Ｇｅとを固相反応させ、ＣｕＳｉｘ又はＣｕＧ
ｅｘからなる層を形成させる。これにより、拡散したＣ
ｕが効率良くシリサイドなどに転化して消費され、Ｃｕ
プラグ外への拡散が防止される。よって、従来のように
Ｃｕ拡散により基板上のトランジスタ素子のゲート酸化
膜の耐圧低下などが発生するようなことはない。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The embodiments of the present invention will be described below specifically and in detail with reference to embodiments. Embodiment In the semiconductor device according to the present invention, when a Cu plug is formed as a metal plug provided through an insulating film to interconnect wirings of a multilayer wiring structure, for example, an adhesion layer for embedding a Cu plug A TiN layer is formed on a connection hole penetrating the insulating film, and then amorphous silicon (hereinafter simply referred to as a-Si) is formed on the TiN layer in advance.
Alternatively, a layer for preventing Cu diffusion made of amorphous germanium (hereinafter simply referred to as a-Ge) is formed. Then, a film forming temperature at the time of forming a Cu film, Cu atoms diffused by a heat history thereafter and a-Si of a layer for preventing Cu diffusion,
Or, a solid phase reaction with a-Ge is performed, and CuSix or CuG
ex is formed. Thereby, the diffused C
u is efficiently converted to silicide and consumed, and Cu
Diffusion outside the plug is prevented. Therefore, unlike the conventional case, the diffusion of Cu does not cause a reduction in the breakdown voltage of the gate oxide film of the transistor element on the substrate.
【００１２】[0012]
【実施例】以下に、実施例を挙げ、添付図面を参照し
て、本発明の実施の形態を具体的かつ詳細に説明する。実施例１ 本実施例は、本発明に係る半導体装置の実施例の一つで
あって、図１は実施例１の半導体装置の多層配線構造を
示す基板断面図である。本実施例の半導体装置に設けら
れた多層配線構造２０は、図１に示すように、第１のＣ
ｕプラグ２２及び第２のＣｕプラグ３０が、それぞれＴ
ｉＮ密着層２４、３２と、その内側に設けられ、ａ−Ｓ
ｉがシリサイド化したＣｕＳｉx を含む非晶質シリコン
（以下、ａ−Ｓｉと表記する）からなる有底筒状の金属
拡散防止層２６、３４と、中心部のＣｕ柱部２８、３６
とから構成されている。Embodiments of the present invention will now be described in detail with reference to the accompanying drawings. Embodiment 1 This embodiment is one of embodiments of a semiconductor device according to the present invention, and FIG. 1 is a sectional view of a substrate showing a multilayer wiring structure of the semiconductor device of Embodiment 1. As shown in FIG. 1, the multilayer wiring structure 20 provided in the semiconductor device of the present embodiment has a first C structure.
u plug 22 and second Cu plug 30
iN adhesion layers 24 and 32 and a-S
i is a silicidized amorphous silicon containing CuSix (hereinafter abbreviated as a-Si), and cylindrical metal diffusion prevention layers 26 and 34 having bottoms, and Cu pillars 28 and 36 at the center.
It is composed of
【００１３】以下に、図１を参照して、本実施例の半導
体装置に設けた多層配線構造２０を形成する方法を説明
する。図１に示すように、従来と同様にして、トランジ
スタ等が集積形成されたＳｉ基板１上に、絶縁膜として
ＢＰＳＧ膜２をリフロー法により成膜し、次いでＡｌＣ
ｕ配線とＡｌＣｕ配線の上下に被着させたＴｉＮ膜との
積層配線からなる第１層のＡｌＣｕ配線３を形成する。
第１層のＡｌＣｕ配線３をパターニングする際には、既
知のドライエッチング法により、微細加工して形成す
る。Hereinafter, a method for forming the multilayer wiring structure 20 provided in the semiconductor device of this embodiment will be described with reference to FIG. As shown in FIG. 1, a BPSG film 2 is formed as an insulating film on a Si substrate 1 on which transistors and the like are formed by a reflow method, and then an AlC film is formed.
A first layer AlCu wiring 3 is formed of a stacked wiring of a u wiring and a TiN film deposited above and below the AlCu wiring.
When patterning the first layer AlCu wiring 3, it is formed by fine processing by a known dry etching method.
【００１４】平行平板プラズマＣＶＤ装置を使用して、
基板全面に、即ち第１層のＡｌＣｕ配線３、及びＢＰＳ
Ｇ膜２上に、順次、Ｐ−ＴＥＯＳ・ＮＳＧ膜及びＯ3−
ＴＥＯＳ・ＮＳＧ膜を以下の条件でプラズマＣＶＤ法に
より成膜し、２層の絶縁膜からなる第１の層間絶縁膜４
を形成する。Ｐ−ＴＥＯＳ・ＮＳＧ膜を成膜する条件と
しては、 反応ガス ：Ｏ2／ＴＥＯＳ＝５００／９００sccm 圧力 ：８．０Torr 出力 ：８００Ｗ 温度 ：４００℃ Ｏ3−ＴＥＯＳ・ＮＳＧ膜を成膜する条件としては、 反応ガス ：Ｏ2／Ｏ3 流量＝７．０slm Ｏ3 濃度は１００mg/l ＴＥＯＳバブリングＮ2 流量＝４０sccm バブラー温度＝６０℃ 温度 ：４００℃ 圧力 ：８．０TorrUsing a parallel plate plasma CVD apparatus,
On the entire surface of the substrate, ie, the first layer of AlCu wiring 3 and BPS
On the G film 2, a P-TEOS / NSG film and an O 3 −
A TEOS / NSG film is formed by a plasma CVD method under the following conditions, and a first interlayer insulating film 4 composed of two insulating films is formed.
To form The conditions for forming the P-TEOS / NSG film are as follows: reaction gas: O 2 / TEOS = 500/900 sccm pressure: 8.0 Torr output: 800 W temperature: 400 ° C. Conditions for forming the O 3 -TEOS / NSG film Is a reaction gas: O 2 / O 3 flow rate = 7.0 slm O 3 concentration is 100 mg / l TEOS bubbling N 2 flow rate = 40 sccm Bubbler temperature = 60 ° C. Temperature: 400 ° C. Pressure: 8.0 Torr
【００１５】次いで、第１の層間絶縁膜４の上面をＣＭ
Ｐ法により研磨して平坦にして、平坦面５を得る。第１
の層間絶縁膜４の膜厚は、９００ｎｍ程度とする。Next, the upper surface of the first interlayer insulating film 4 is
The flat surface 5 is obtained by polishing and flattening by the P method. First
Is about 900 nm.
【００１６】次に、第１の層間絶縁膜４上にフォトレジ
スト膜（図示せず）を成膜し、パターニングしてフォト
マスクを形成し、続いてマグネトロンＲＩＥによりエッ
チングして、層間接続孔６を第１のＡｌＣｕ配線４上に
開口する。次いで、コリメートスパッタ装置を用いて、
基板全面に、即ち層間接続孔６内、及び層間絶縁膜４上
にＴｉ及びＴｉＮを以下の条件でコリメートスパッタ法
により成膜して、膜厚がＴｉＮ／Ｔｉ＝８ｎｍ／５ｎｍ
のＴｉＮ密着層２４を形成する。ＴｉＮ密着層２４の成
膜条件は次の通りである。 ガス ：Ａｒ＋８０％Ｎ2＝１５０sccm 圧力 ：５ｍTorr 出力 ：１０ｋＷ 温度 ：２５０℃ ターゲット ：Ｔｉターゲット コリメータのアスペクト比：１：１．５Next, a photoresist film (not shown) is formed on the first interlayer insulating film 4 and patterned to form a photomask, and then etched by magnetron RIE to form an interlayer connection hole 6. Is opened on the first AlCu wiring 4. Then, using a collimated sputtering device,
Ti and TiN are formed on the entire surface of the substrate, that is, in the interlayer connection holes 6 and on the interlayer insulating film 4 by a collimated sputtering method under the following conditions, and the film thickness is TiN / Ti = 8 nm / 5 nm.
Is formed. The conditions for forming the TiN adhesion layer 24 are as follows. Gas: Ar + 80% N 2 = 150 sccm Pressure: 5 mTorr Output: 10 kW Temperature: 250 ° C. Target: Ti target Aspect ratio of collimator: 1: 1.5
【００１７】遠距離スパッタ装置を用いて、層間接続孔
６のＴｉＮ密着層膜２４上にスパッタ法などにより、以
下の条件でａ−Ｓｉ層を膜厚２０ｎｍで成膜する。ａ−
Ｓｉ層の成膜条件は、次の通りである。 ガス ：Ａｒ＝１００sccm 圧力 ：５ｍTorr 出力 ：１０ｋＷ 温度 ：２５０℃ ターゲット ：Ｓｉターゲット ターゲット基板間距離 ：２０cmAn a-Si layer having a thickness of 20 nm is formed on the TiN adhesion layer film 24 in the interlayer connection hole 6 by a sputtering method or the like using a long-distance sputtering device under the following conditions. a-
The conditions for forming the Si layer are as follows. Gas: Ar = 100 sccm Pressure: 5 mTorr Output: 10 kW Temperature: 250 ° C. Target: Si target Distance between target substrates: 20 cm
【００１８】スパッタ装置を用いて、ａ−Ｓｉ層上にＣ
ｕを以下の条件でスパッタ法によりブランケット成膜
し、層間絶縁孔６を埋め込む。Ｃｕの成膜条件は次の通
りである。 ガス ：Ａｒ＝１００sccm 圧力 ：５ｍTorr 出力 ：１０ｋＷ 温度 ：２５０℃ ターゲット ：Ｃｕターゲット Ｃｕ層を全面に成膜した基板をＣＭＰ法により研磨して
層間絶縁孔６内部にＣｕ柱部２８を形成する。Using a sputtering apparatus, C is deposited on the a-Si layer.
A blanket film of u is formed by a sputtering method under the following conditions, and the interlayer insulating hole 6 is buried. The film forming conditions for Cu are as follows. Gas: Ar = 100 sccm Pressure: 5 mTorr Output: 10 kW Temperature: 250 ° C. Target: Cu target A substrate on which a Cu layer is formed on the entire surface is polished by a CMP method to form a Cu column 28 inside the interlayer insulating hole 6.
【００１９】以下、上述したプロセスを繰り返すことに
より、第２のＡｌＣｕ配線９、第２の層間絶縁膜１０、
平坦面１１、第２の層間接続孔１２、第２のＣｕプラグ
３０及び第３のＡｌＣｕ配線１５を形成する。Hereinafter, by repeating the above process, the second AlCu wiring 9, the second interlayer insulating film 10,
The flat surface 11, the second interlayer connection hole 12, the second Cu plug 30, and the third AlCu wiring 15 are formed.
【００２０】第１のＣｕプラグ２２及び第２のＣｕプラ
グ３０のａ−Ｓｉ層は、Ｃｕ成膜時の高い温度状態、そ
の後のＡｌＣｕ配線層成膜のためのＡｌＣｕスパッタリ
ング時の加熱などの熱履歴により、Ｃｕ柱部２８、３６
から拡散してきたＣｕ原子と固相反応して、ＣｕＳｉｘ
なるシリサイド層を含む金属防止拡散層２６、３４とし
て機能する。Ｃｕ柱部２８、３６から拡散したＣｕ原子
は、ａ−Ｓｉ層で消費されシリサイド化するため、Ｃｕ
プラグ２２、３０から外部に拡散するＣｕ原子の量は、
その影響が無視出来るほどの量に減る。このため、基板
上のトランジスタ素子への悪影響が無くなり、ゲート酸
化膜の耐圧不良などが発生することはない。即ち、本実
施例によればシリサイド層２６、３４の形成により、Ｃ
ｕ柱部２８、３６からのＣｕ拡散を金属防止拡散層とし
て設けられたａ−Ｓｉ層で吸収するので、ゲート酸化膜
のＣｕ汚染による耐圧低下を生じない。従って、本実施
例を超ＬＳＩ装置に適用した時には、高品質で信頼性の
良好な超ＬＳＩ装置を得ることが出来る。The a-Si layers of the first Cu plug 22 and the second Cu plug 30 are heated at a high temperature during the formation of Cu and at the time of sputtering during AlCu sputtering for forming an AlCu wiring layer. According to the history, the Cu pillars 28, 36
Reacts with Cu atoms diffused from CuSix
Function as metal prevention diffusion layers 26 and 34 including a silicide layer. Cu atoms diffused from the Cu pillars 28 and 36 are consumed in the a-Si layer and silicidation occurs.
The amount of Cu atoms diffusing out of the plugs 22 and 30 is
The effect is reduced to a negligible amount. For this reason, there is no adverse effect on the transistor element on the substrate, and a breakdown voltage failure of the gate oxide film does not occur. That is, according to the present embodiment, the formation of the silicide layers 26 and 34 allows C
Since the diffusion of Cu from the u pillars 28 and 36 is absorbed by the a-Si layer provided as the metal prevention diffusion layer, the withstand voltage does not decrease due to Cu contamination of the gate oxide film. Therefore, when this embodiment is applied to an VLSI device, a VLSI device with high quality and good reliability can be obtained.
【００２１】実施例２ 本実施例は、ダマシン法によりＣｕ溝配線を形成した半
導体装置に本発明に係る半導体装置を適用した例であっ
て、図２はダマシン法により形成したＣｕ溝配線の断面
図である。本実施例の半導体装置のＣｕ溝配線４０は、
断面で見て、図２に示すように、ＴｉＮ密着層４２と、
その内側に設けられ、ａ−Ｓｉがシリサイド化したＣｕ
Ｓｉx を含むａ−Ｓｉからなる溝状の金属拡散防止層４
４と、中心部のＣｕ線部４６とから構成されている。基
板１、ＢＰＳＧ膜２、絶縁膜４及び平坦面５は、実施例
１と同じ構成であって、同様にして形成されている。 Embodiment 2 This embodiment is an example in which a semiconductor device according to the present invention is applied to a semiconductor device having a Cu trench wiring formed by a damascene method. FIG. 2 is a cross section of a Cu trench wiring formed by a damascene method. FIG. The Cu groove wiring 40 of the semiconductor device of the present embodiment
When viewed in cross section, as shown in FIG.
Cu that is provided inside and silicified a-Si
A groove-shaped metal diffusion preventing layer 4 made of a-Si containing Six
4 and a central Cu line portion 46. The substrate 1, the BPSG film 2, the insulating film 4, and the flat surface 5 have the same configuration as in the first embodiment, and are formed similarly.
【００２２】実施例１及び２では、Ｃｕ拡散防止層とし
てａ−Ｓｉを用いた例につき述べたが、これに代わって
導電性が良好であり、Ｃｕと固相反応するａ−Ｇｅ等を
非晶質金属として使用できることは勿論である。また、
実施例１及び２では、ａ−Ｓｉの成膜に遠距離スパッタ
法を使用したが、この他に、プラズマＣＶＤ装置とし
て、ＥＣＲ型ＣＶＤ装置、ヘリコン波ＣＶＤ装置、ＩＣ
Ｐ型ＣＶＤ装置などの高密度ＣＶＤ装置を用いることも
できる。スパッタ装置としては、コリメートスパッタ装
置を用いることもできる。In the first and second embodiments, an example is described in which a-Si is used as the Cu diffusion preventing layer. However, instead of this, a-Ge or the like which has good conductivity and has a solid phase reaction with Cu is used. Of course, it can be used as a crystalline metal. Also,
In Examples 1 and 2, a long-distance sputtering method was used for a-Si film formation. In addition, an ECR type CVD apparatus, a helicon wave CVD apparatus, an IC
A high-density CVD apparatus such as a P-type CVD apparatus can also be used. As a sputtering device, a collimated sputtering device can be used.
【００２３】[0023]
【発明の効果】本発明によれば、配線要素、例えば金属
プラグがその中核となる金属本体部と、金属本体部を取
り囲み密着して設けられ、非晶質金属に加えて、金属本
体部の金属と非晶質金属との固相反応により生成した生
成物を含む金属拡散防止層とを有することにより、金属
プラグから拡散した金属を非晶質金属と固相反応させ
て、例えばａ−Ｓｉでシリサイド化して消費するため、
金属プラグ外部への金属拡散が防止される。これによ
り、基板上のトランジスタ素子の絶縁耐圧が金属汚染に
より低下するなどの、従来生じていたような不都合が生
じない。従って、本発明に係る半導体装置を超ＬＳＩ装
置に適用することにより、高品質で信頼性の良好な超Ｌ
ＳＩ装置を得ることができる。According to the present invention, a wiring element, for example, a metal plug is provided in close contact with a metal main body serving as a core thereof and surrounding the metal main body. By having a metal diffusion preventing layer containing a product generated by a solid phase reaction between a metal and an amorphous metal, the metal diffused from the metal plug is caused to undergo a solid phase reaction with the amorphous metal, for example, a-Si To be consumed by silicidation in
Metal diffusion to the outside of the metal plug is prevented. As a result, such disadvantages as conventionally occurred, such as a decrease in the withstand voltage of the transistor element on the substrate due to metal contamination, do not occur. Therefore, by applying the semiconductor device according to the present invention to an VLSI device, a VLSI device having high quality and high reliability can be obtained.
An SI device can be obtained.
【図１】実施例１の半導体装置の多層配線構造を示す基
板断面図である。FIG. 1 is a cross-sectional view of a substrate illustrating a multilayer wiring structure of a semiconductor device according to a first embodiment.
【図２】実施例２の半導体装置のＣｕ溝配線を示す基板
断面図である。FIG. 2 is a cross-sectional view of a substrate showing Cu trench wiring of the semiconductor device of Example 2.
【図３】従来の半導体装置の多層配線構造を示す基板断
面図である。FIG. 3 is a cross-sectional view of a substrate showing a multilayer wiring structure of a conventional semiconductor device.
１……Ｓｉ基板、２……ＢＰＳＧ膜、３……第１層のＡ
ｌＣｕ配線、４……第１の層間絶縁膜、５……平坦面、
６……層間絶縁孔、７……ＴｉＮ密着層、８……第１の
Ｃｕプラグ、９……第２層のＡｌＣｕ配線、１０……第
２の層間絶縁膜、１１……平坦面、１２……第２の層間
絶縁孔、１３……第２のＴｉＮ密着層、１４……第２の
Ｃｕプラグ、１５……第３層のＡｌＣｕ配線、２０……
実施例１の半導体装置に設けられた多層配線構造、２２
……第１のＣｕプラグ、２４……ＴｉＮ密着層、２６…
…非晶質シリコン（ａ−Ｓｉ）がシリサイド化したＣｕ
Ｓｉx からなる金属拡散防止層、２８……Ｃｕ柱部、３
０……第２のＣｕプラグ、３２……ＴｉＮ密着層、３４
……金属拡散防止層、３６……Ｃｕ柱部、４０……Ｃｕ
溝配線、４２……ＴｉＮ密着層、４４……金属拡散防止
層、４６……Ｃｕ線部４６。1 ... Si substrate, 2 ... BPSG film, 3 ... A of first layer
1Cu wiring, 4... first interlayer insulating film, 5.
6 interlayer insulating hole, 7 TiN adhesion layer, 8 first Cu plug, 9 second layer AlCu wiring, 10 second interlayer insulating film, 11 flat surface, 12 ... Second interlayer insulating hole, 13 second TiN adhesion layer, 14 second Cu plug, 15 third layer AlCu wiring, 20
22. Multi-layer wiring structure provided in semiconductor device of first embodiment,
... First Cu plug, 24... TiN adhesion layer, 26.
... Cu in which amorphous silicon (a-Si) is silicided
A metal diffusion preventing layer made of Six, 28 ... Cu column, 3
0 ... second Cu plug, 32 ... TiN adhesion layer, 34
...... Metal diffusion preventing layer, 36 Cu column, 40 Cu
Groove wiring, 42... TiN adhesion layer, 44... Metal diffusion preventing layer, 46.
Claims (6)
続するために又は多層配線構造の上下配線同士を相互に
接続するために絶縁膜を貫通して設けられた金属プラ
グ、又はダマシン法により絶縁膜内に設けられた金属溝
配線の少なくともいずれか一方を有する半導体装置にお
いて、 配線要素が、配線要素の中核となる金属本体部と、金属
本体部を取り囲み、かつ密着して設けられ、非晶質金属
に加えて、金属本体部の金属と非晶質金属との固相反応
により生成した反応生成物を含む金属拡散防止層とを備
えることを特徴とする半導体装置。1. A metal plug provided through an insulating film to connect a wiring and a diffusion region or to connect upper and lower wirings of a multilayer wiring structure to each other as a wiring element, or by a damascene method. In a semiconductor device having at least one of a metal groove wiring provided in an insulating film, a wiring element is provided so as to surround the metal main body serving as a core of the wiring element and the metal main body, and to be provided in close contact therewith. A semiconductor device comprising, in addition to a crystalline metal, a metal diffusion preventing layer containing a reaction product generated by a solid phase reaction between a metal of a metal main body and an amorphous metal.
属拡散防止層を取り囲み、かつ密着して設けられた金属
密着層を有することを特徴とする請求項１に記載の半導
体装置。2. The semiconductor device according to claim 1, wherein the wiring element has a metal adhesion layer surrounding and surrounding the metal diffusion preventing layer on the side opposite to the metal body.
せた非晶質シリコン、又は非晶質ゲルマニウムであるこ
とを特徴とする請求項１又は２に記載の半導体装置。3. The semiconductor device according to claim 1, wherein the amorphous metal is amorphous silicon or amorphous germanium deposited by a sputtering method.
金属膜を成膜する際の成膜温度及び金属膜成膜後の熱履
歴に起因して金属膜から非晶質シリコンに拡散した金属
と、非晶質シリコンとの固相反応により生成した金属シ
リサイドを含む層であることを特徴とする請求項３に記
載の半導体装置。4. A metal diffusion preventing layer diffuses from a metal film to amorphous silicon due to a film forming temperature when forming a metal film for forming a metal main body and a heat history after forming the metal film. The semiconductor device according to claim 3, wherein the semiconductor device is a layer containing metal silicide generated by a solid phase reaction between the formed metal and amorphous silicon.
ることを特徴とする請求項１から４のうちのいずれか１
項に記載の半導体装置。5. The method according to claim 1, wherein the metal constituting the metal main body is Cu.
13. The semiconductor device according to item 9.
多層配線構造の上下配線同士を相互に接続するために絶
縁膜を貫通して設けられた金属プラグ、又はダマシン法
により絶縁膜内に設けられた金属溝配線の少なくともい
ずれか一方を有する半導体装置の製造方法において、 まず、絶縁膜内に設けた接続孔の孔面又は溝の溝面に非
晶質金属層を設ける工程と、 次いで、非晶質金属層上に金属プラグ又は金属溝配線の
中核となる金属本体部を形成する金属膜を成膜する工程
とを有し、 金属膜の成膜工程での高温状態及び金属膜の加工工程を
含む金属膜の成膜工程の後の工程での熱履歴に起因して
拡散する金属を非晶質金属と固相反応させることを特徴
とする半導体装置の製造方法。6. A metal plug provided through an insulating film to connect a wiring and a diffusion region or to connect upper and lower wirings of a multilayer wiring structure to each other, or to be formed in an insulating film by a damascene method. In the method for manufacturing a semiconductor device having at least one of the provided metal trench wirings, first, a step of providing an amorphous metal layer on the hole surface of the connection hole or the groove surface of the groove provided in the insulating film; Forming a metal film that forms a metal main body serving as a core of a metal plug or a metal groove wiring on the amorphous metal layer. A method for manufacturing a semiconductor device, comprising: performing a solid-phase reaction of a metal diffused due to a thermal history in a step after a metal film forming step including a processing step with an amorphous metal.
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6632738B2 (en) | 2000-06-07 | 2003-10-14 | Nec Electronics Corporation | Method of manufacturing semiconductor device |
| GB2390742A (en) * | 2002-04-26 | 2004-01-14 | Agere Systems Inc | Copper interconnects with copper silicide layer |
| US6869873B2 (en) | 1999-12-03 | 2005-03-22 | Agere Systems Inc. | Copper silicide passivation for improved reliability |
| JP2007311385A (en) * | 2006-05-16 | 2007-11-29 | Sony Corp | Process for fabricating semiconductor device, and semiconductor device |
| JP2017011129A (en) * | 2015-06-23 | 2017-01-12 | 三菱電機株式会社 | Semiconductor device |
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1997
- 1997-09-04 JP JP23972597A patent/JP3661366B2/en not_active Expired - Fee Related
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| US10347725B2 (en) | 2015-06-23 | 2019-07-09 | Mitsubishi Electric Corporation | Semiconductor device that facilitates a reduction in the occurrences of cracking in a semiconductor layer accompanying thermal stress |
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