JPH118532A - 発振回路 - Google Patents
発振回路Info
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- JPH118532A JPH118532A JP9247104A JP24710497A JPH118532A JP H118532 A JPH118532 A JP H118532A JP 9247104 A JP9247104 A JP 9247104A JP 24710497 A JP24710497 A JP 24710497A JP H118532 A JPH118532 A JP H118532A
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- Japan
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- circuit
- delay
- signal
- inverting
- oscillation circuit
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0231—Astable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】 発振周波数の制御性が良く、周期の可変範囲
が広く、且つ発振周波数のジッタを低減できる発振回路
を実現する。 【解決手段】 反転素子、例えばインバータINV1,
INV2,INV3とそれぞれの反転素子の出力端子に
接続されている遅延素子D1,D2,D3からなる反転
遅延回路をリング状に接続して発振回路を構成する。そ
れぞれの遅延素子ではインバータからの出力信号レベル
に応じてキャパシタの充電と放電を行い、比較回路によ
りキャパシタの電位と基準電圧とを比較して、比較結果
に応じた信号を次段の反転遅延回路に入力するので、遅
延素子の充電電流を制御することにより遅延時間を制御
でき、これに応じて発振周波数を制御でき、且つ、その
制御性が良く、可変範囲を広くでき、ジッタの低減を実
現できる。
が広く、且つ発振周波数のジッタを低減できる発振回路
を実現する。 【解決手段】 反転素子、例えばインバータINV1,
INV2,INV3とそれぞれの反転素子の出力端子に
接続されている遅延素子D1,D2,D3からなる反転
遅延回路をリング状に接続して発振回路を構成する。そ
れぞれの遅延素子ではインバータからの出力信号レベル
に応じてキャパシタの充電と放電を行い、比較回路によ
りキャパシタの電位と基準電圧とを比較して、比較結果
に応じた信号を次段の反転遅延回路に入力するので、遅
延素子の充電電流を制御することにより遅延時間を制御
でき、これに応じて発振周波数を制御でき、且つ、その
制御性が良く、可変範囲を広くでき、ジッタの低減を実
現できる。
Description
【0001】
【発明の属する技術分野】本発明は、リング状に接続さ
れている複数の反転および非反転遅延回路により構成さ
れている発振回路に関するものである。
れている複数の反転および非反転遅延回路により構成さ
れている発振回路に関するものである。
【0002】
【従来の技術】奇数個、例えば、3個の反転素子とそれ
ぞれの反転素子の出力側に接続されている遅延素子から
なる反転遅延回路DLY1,DLY2,DLY3をリン
グ状に接続することにより、発振回路が構成される。図
36はこのように構成されているリング発振回路の回路
図を示し、図37は反転素子および反転素子の出力側に
接続されている遅延素子からなる反転遅延回路の構成を
示している。
ぞれの反転素子の出力側に接続されている遅延素子から
なる反転遅延回路DLY1,DLY2,DLY3をリン
グ状に接続することにより、発振回路が構成される。図
36はこのように構成されているリング発振回路の回路
図を示し、図37は反転素子および反転素子の出力側に
接続されている遅延素子からなる反転遅延回路の構成を
示している。
【0003】図37に示すように、反転素子は差動増幅
回路により構成され、その出力側に接続されている遅延
素子は、エミッタフォロワをなすトランジスタとキャパ
シタにより構成されている。差動増幅回路は、トランジ
スタQ1,Q2、抵抗素子R1,R2および電流源I1
により構成されており、遅延素子は、トランジスタQ
3,Q4、キャパシタC1,C2およびトランジスタQ
5,Q6により構成されている。
回路により構成され、その出力側に接続されている遅延
素子は、エミッタフォロワをなすトランジスタとキャパ
シタにより構成されている。差動増幅回路は、トランジ
スタQ1,Q2、抵抗素子R1,R2および電流源I1
により構成されており、遅延素子は、トランジスタQ
3,Q4、キャパシタC1,C2およびトランジスタQ
5,Q6により構成されている。
【0004】差動増幅回路において、トランジスタQ
1,Q2のベースはそれぞれ入力端子Tin, T/in に接
続され、コレクタはそれぞれ抵抗素子R1,R2を介し
て電源電圧VCCの供給線に接続され、エミッタが電流源
I1に共通に接続されている。トランジスタQ1,Q2
のコレクタと抵抗素子R1,R2の接続ノードND1,
ND2は差動増幅回路の出力ノードを構成している。電
流源I1により電流i1が供給される。
1,Q2のベースはそれぞれ入力端子Tin, T/in に接
続され、コレクタはそれぞれ抵抗素子R1,R2を介し
て電源電圧VCCの供給線に接続され、エミッタが電流源
I1に共通に接続されている。トランジスタQ1,Q2
のコレクタと抵抗素子R1,R2の接続ノードND1,
ND2は差動増幅回路の出力ノードを構成している。電
流源I1により電流i1が供給される。
【0005】遅延素子において、トランジスタQ3,Q
4がそれぞれエミッタフォロワを構成している。トラン
ジスタQ3,Q4のベースはそれぞれ差動増幅回路の出
力ノードND1,ND2に接続され、エミッタはそれぞ
れ遅延素子の出力ノードND3,ND4に接続されてい
る。ノードND3と電源電圧VCCの供給線との間にキャ
パシタC1が接続され、ノードND4と電源電圧VCCの
供給線との間にキャパシタC2が接続されている。トラ
ンジスタQ5,Q6のベースは共に制御信号Scの入力
端子Tcに接続され、コレクタはそれぞれノードND
3,ND4に接続され、エミッタはそれぞれ抵抗素子R
3,R4を介して接地されている。
4がそれぞれエミッタフォロワを構成している。トラン
ジスタQ3,Q4のベースはそれぞれ差動増幅回路の出
力ノードND1,ND2に接続され、エミッタはそれぞ
れ遅延素子の出力ノードND3,ND4に接続されてい
る。ノードND3と電源電圧VCCの供給線との間にキャ
パシタC1が接続され、ノードND4と電源電圧VCCの
供給線との間にキャパシタC2が接続されている。トラ
ンジスタQ5,Q6のベースは共に制御信号Scの入力
端子Tcに接続され、コレクタはそれぞれノードND
3,ND4に接続され、エミッタはそれぞれ抵抗素子R
3,R4を介して接地されている。
【0006】入力端子Tin、T/in に入力信号SA,/
SAがそれぞれ印加され、差動増幅回路の出力ノードN
D1に、入力信号SAの反転信号/SB、出力ノードN
D2に入力信号/SAの反転信号SBがそれぞれ出力さ
れる。ノードND1,ND2の出力信号はそれぞれトラ
ンジスタQ3,Q4からなるエミッタフォロワによりノ
ードND3,ND4に出力される。ノードND3,ND
4は入力信号に応じて、キャパシタC1,C2の充放電
によりそれぞれの電位が設定され、ノードND3の電位
は出力信号/SCとして出力端子T/outに出力され、ノ
ードND4の電位は出力信号SCとして出力端子Tout
として出力される。
SAがそれぞれ印加され、差動増幅回路の出力ノードN
D1に、入力信号SAの反転信号/SB、出力ノードN
D2に入力信号/SAの反転信号SBがそれぞれ出力さ
れる。ノードND1,ND2の出力信号はそれぞれトラ
ンジスタQ3,Q4からなるエミッタフォロワによりノ
ードND3,ND4に出力される。ノードND3,ND
4は入力信号に応じて、キャパシタC1,C2の充放電
によりそれぞれの電位が設定され、ノードND3の電位
は出力信号/SCとして出力端子T/outに出力され、ノ
ードND4の電位は出力信号SCとして出力端子Tout
として出力される。
【0007】トランジスタQ5,Q6はキャパシタC
1,C2の充電電流i2 ,i3 を制御する電流源を構成
している。入力端子Tc に入力された制御信号Sc によ
り、トランジスタQ5,Q6のコレクタ電流が決定さ
れ、これらのコレクタ電流はキャパシタC1,C2の充
電電流となる。ここで、例えば、トランジスタQ3,Q
4が導通時のベースーエミッタ間の電圧はともにVf と
すると、トランジスタQ3またはQ4導通時、ノードN
D3,ND4の電位は(VCC−Vf )となる。トランジ
スタQ3またはQ4が導通状態から非導通状態に切り換
わったとき、キャパシタC1,C2がそれぞれ電流
i2 ,i3 により充電され、ノードND3,ND4の電
位がキャパシタC1,C2の充電に伴って上昇する。こ
こで、抵抗素子R1,R2の抵抗値をともにRとする
と、トランジスタQ1,Q2のコレクタの信号の振幅は
(R・i1 )となる。キャパシタC1またはC2が充電
終了時に、ノードND3またはND4の電位は(VCC−
Vf −R・i1 )に保持される。
1,C2の充電電流i2 ,i3 を制御する電流源を構成
している。入力端子Tc に入力された制御信号Sc によ
り、トランジスタQ5,Q6のコレクタ電流が決定さ
れ、これらのコレクタ電流はキャパシタC1,C2の充
電電流となる。ここで、例えば、トランジスタQ3,Q
4が導通時のベースーエミッタ間の電圧はともにVf と
すると、トランジスタQ3またはQ4導通時、ノードN
D3,ND4の電位は(VCC−Vf )となる。トランジ
スタQ3またはQ4が導通状態から非導通状態に切り換
わったとき、キャパシタC1,C2がそれぞれ電流
i2 ,i3 により充電され、ノードND3,ND4の電
位がキャパシタC1,C2の充電に伴って上昇する。こ
こで、抵抗素子R1,R2の抵抗値をともにRとする
と、トランジスタQ1,Q2のコレクタの信号の振幅は
(R・i1 )となる。キャパシタC1またはC2が充電
終了時に、ノードND3またはND4の電位は(VCC−
Vf −R・i1 )に保持される。
【0008】図38は図37に示す遅延回路の各部分の
信号波形を示している。図示のように、入力信号SA,
/SAのレベル変化に応じて差動増幅回路からなる反転
素子の出力信号SB,/SBのレベルが変化する。信号
SB,/SBが遅延素子に入力され、これらの信号に応
じて遅延素子の出力信号SC,/SCのレベルが変化す
る。例えば、入力信号SAがハイレベルのとき、差動増
幅回路の出力信号SBもハイレベル、例えば、電源電圧
VCCまたはそれに近いレベルに保持され、逆に入力信号
SAがローレベルのとき、差動増幅回路の出力信号SB
もローレベル、即ち、(VCC−R・i1 )レベルに保持
される。信号SBがローレベルになると、トランジスタ
Q4が非導通状態になり、キャパシタC2が充電される
ので、ノードND4の電位が下がってくる。信号SBが
ローレベルからハイレベルに切り換わったとき、トラン
ジスタQ4が非導通状態から導通状態に切り換わり、キ
ャパシタC2はトランジスタQ4を介して放電するの
で、ノードND4の電位は放電に伴って上昇し、ハイレ
ベル、例えば、(VCC−Vf )レベルに保持される。
信号波形を示している。図示のように、入力信号SA,
/SAのレベル変化に応じて差動増幅回路からなる反転
素子の出力信号SB,/SBのレベルが変化する。信号
SB,/SBが遅延素子に入力され、これらの信号に応
じて遅延素子の出力信号SC,/SCのレベルが変化す
る。例えば、入力信号SAがハイレベルのとき、差動増
幅回路の出力信号SBもハイレベル、例えば、電源電圧
VCCまたはそれに近いレベルに保持され、逆に入力信号
SAがローレベルのとき、差動増幅回路の出力信号SB
もローレベル、即ち、(VCC−R・i1 )レベルに保持
される。信号SBがローレベルになると、トランジスタ
Q4が非導通状態になり、キャパシタC2が充電される
ので、ノードND4の電位が下がってくる。信号SBが
ローレベルからハイレベルに切り換わったとき、トラン
ジスタQ4が非導通状態から導通状態に切り換わり、キ
ャパシタC2はトランジスタQ4を介して放電するの
で、ノードND4の電位は放電に伴って上昇し、ハイレ
ベル、例えば、(VCC−Vf )レベルに保持される。
【0009】キャパシタC2の放電は、導通状態にある
トランジスタQ4を介して行うもので、トランジスタQ
4のオン抵抗は低く、キャパシタの放電が速い。一方、
キャパシタC2の充電はトランジスタQ6を介して行う
もので、充電電流i2 が小さいと、充電時間は放電時間
より長くなる。この結果、遅延素子の出力信号SCの波
形は、図38に示すように、立ち上がりと立ち下がりは
非対称となり、立ち上がりエッジが急峻で、立ち下がり
エッジが緩やかである。
トランジスタQ4を介して行うもので、トランジスタQ
4のオン抵抗は低く、キャパシタの放電が速い。一方、
キャパシタC2の充電はトランジスタQ6を介して行う
もので、充電電流i2 が小さいと、充電時間は放電時間
より長くなる。この結果、遅延素子の出力信号SCの波
形は、図38に示すように、立ち上がりと立ち下がりは
非対称となり、立ち上がりエッジが急峻で、立ち下がり
エッジが緩やかである。
【0010】同様に、遅延素子から出力される信号/S
Cも同じ特性を持つ。トランジスタQ5,Q6のベース
に印加される制御信号Sc のレベルを調整することによ
り、キャパシタC1,C2の充電時間が制御され、即
ち、信号SCおよび/SCの立ち下がりのスルーレート
が制御され、遅延素子の遅延時間td が制御される。
Cも同じ特性を持つ。トランジスタQ5,Q6のベース
に印加される制御信号Sc のレベルを調整することによ
り、キャパシタC1,C2の充電時間が制御され、即
ち、信号SCおよび/SCの立ち下がりのスルーレート
が制御され、遅延素子の遅延時間td が制御される。
【0011】このような反転素子と遅延素子からなる遅
延回路を奇数n段用いて、リング状に接続して構成され
た発振回路により、周期2n×td のクロック信号CL
Kがえられる。
延回路を奇数n段用いて、リング状に接続して構成され
た発振回路により、周期2n×td のクロック信号CL
Kがえられる。
【0012】
【発明が解決しようとする課題】ところで、上述した従
来の発振回路においては、遅延回路の出力信号の立ち上
がりのスルーレートが制御信号Sc により制御されず、
ほぼ固定である。立ち下がりのスルーレートのみに応じ
て遅延回路の遅延時間が制御されるので、遅延時間を制
御性良くしながら大きい遅延時間を作ることができな
い。その結果、従来の発振回路では、制御性が悪く、周
波数の可変範囲を広くできないという不利益がある。
来の発振回路においては、遅延回路の出力信号の立ち上
がりのスルーレートが制御信号Sc により制御されず、
ほぼ固定である。立ち下がりのスルーレートのみに応じ
て遅延回路の遅延時間が制御されるので、遅延時間を制
御性良くしながら大きい遅延時間を作ることができな
い。その結果、従来の発振回路では、制御性が悪く、周
波数の可変範囲を広くできないという不利益がある。
【0013】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、発振周波数の制御性が良く、周
期の可変範囲が広く、且つ発振周波数のジッタの低減が
図れる発振回路を提供することにある。
のであり、その目的は、発振周波数の制御性が良く、周
期の可変範囲が広く、且つ発振周波数のジッタの低減が
図れる発振回路を提供することにある。
【0014】
【課題を解決するための手段】上記目的を達成するた
め、本発明の発振回路は反転素子と当該反転素子の出力
側に接続されている遅延素子からなる反転遅延回路を複
数有し、奇数個の上記反転遅延回路がリング状に接続し
て構成されている。
め、本発明の発振回路は反転素子と当該反転素子の出力
側に接続されている遅延素子からなる反転遅延回路を複
数有し、奇数個の上記反転遅延回路がリング状に接続し
て構成されている。
【0015】また、本発明では、好適には上記反転素子
は、差動増幅回路により構成され、さらに、上記遅延素
子は、入力信号に応じて充放電を行うキャパシタと、上
記キャパシタの充電電流を供給する電流源とを有し、ま
た、上記遅延素子の出力信号と所定の基準電位とを比較
して、比較結果に応じたレベルの信号を出力する比較回
路を有する。
は、差動増幅回路により構成され、さらに、上記遅延素
子は、入力信号に応じて充放電を行うキャパシタと、上
記キャパシタの充電電流を供給する電流源とを有し、ま
た、上記遅延素子の出力信号と所定の基準電位とを比較
して、比較結果に応じたレベルの信号を出力する比較回
路を有する。
【0016】また、本発明の発振回路は、反転素子と当
該反転素子の出力側に接続されている遅延素子からなる
反転遅延回路と、バッファと当該バッファの出力側に接
続されている遅延素子からなる非反転遅延回路とを有
し、奇数個の上記反転遅延回路と任意個の上記非反転遅
延回路とがリング状に接続して構成されている。
該反転素子の出力側に接続されている遅延素子からなる
反転遅延回路と、バッファと当該バッファの出力側に接
続されている遅延素子からなる非反転遅延回路とを有
し、奇数個の上記反転遅延回路と任意個の上記非反転遅
延回路とがリング状に接続して構成されている。
【0017】また、本発明の発振回路は、奇数段の反転
遅延回路をリング状に接続して構成された発振回路であ
って、上記反転遅延回路は、入力信号と所定の基準信号
とを比較する比較手段と、上記比較手段の比較結果に応
じて、充電および放電状態が制御される容量素子とを有
する。
遅延回路をリング状に接続して構成された発振回路であ
って、上記反転遅延回路は、入力信号と所定の基準信号
とを比較する比較手段と、上記比較手段の比較結果に応
じて、充電および放電状態が制御される容量素子とを有
する。
【0018】また、本発明の発振回路では、好適には上
記比較手段は、一方の入力端子に上記入力信号が入力さ
れ、他方の入力端子に上記基準信号が入力される差動増
幅回路により構成されている。
記比較手段は、一方の入力端子に上記入力信号が入力さ
れ、他方の入力端子に上記基準信号が入力される差動増
幅回路により構成されている。
【0019】さらに、本発明の発振回路では、好適には
上記各段の反転遅延回路に、電源電圧を供給する電源線
および共通電位を供給する共通電位線がそれぞれ独立に
設けられている。
上記各段の反転遅延回路に、電源電圧を供給する電源線
および共通電位を供給する共通電位線がそれぞれ独立に
設けられている。
【0020】本発明によれば、反転素子とその出力側に
接続されている遅延素子により、反転遅延回路が構成さ
れ、さらにバッファとその出力側に接続されている遅延
素子により、非反転遅延回路が構成される。奇数個の反
転素子と任意個の非反転遅延回路がリング状に接続して
構成されている発振回路において、各遅延回路の遅延素
子における充電電流を制御することによって遅延素子の
遅延時間を制御できるので、発振回路の発振周波数の制
御性と可変範囲を広くすることができる。さらに、発振
回路を構成する反転遅延回路の段数を少なくとも3段に
設定することにより、発振周波数のジッタを抑制するこ
とができ、発振動作の安定性が図れる。
接続されている遅延素子により、反転遅延回路が構成さ
れ、さらにバッファとその出力側に接続されている遅延
素子により、非反転遅延回路が構成される。奇数個の反
転素子と任意個の非反転遅延回路がリング状に接続して
構成されている発振回路において、各遅延回路の遅延素
子における充電電流を制御することによって遅延素子の
遅延時間を制御できるので、発振回路の発振周波数の制
御性と可変範囲を広くすることができる。さらに、発振
回路を構成する反転遅延回路の段数を少なくとも3段に
設定することにより、発振周波数のジッタを抑制するこ
とができ、発振動作の安定性が図れる。
【0021】また、本発明によれば、リング状に接続さ
れている各反転遅延回路にそれぞれ電源電圧および共通
電位、例えば、接地電位を供給する電源電圧線と共通電
位線を設けることにより、各反転遅延回路間の相互干渉
によって発生されるノイズを低減でき、それにより生じ
たジッタを抑制できるので、ジッタの少ない発振回路を
構成でき、安定した発振信号が得られる。
れている各反転遅延回路にそれぞれ電源電圧および共通
電位、例えば、接地電位を供給する電源電圧線と共通電
位線を設けることにより、各反転遅延回路間の相互干渉
によって発生されるノイズを低減でき、それにより生じ
たジッタを抑制できるので、ジッタの少ない発振回路を
構成でき、安定した発振信号が得られる。
【0022】
【発明の実施の形態】本発明は、反転素子と遅延素子か
らなる反転遅延回路および非反転素子と遅延素子からな
る非反転遅延回路の二種類の基本回路を用いて、リング
状の発振回路を形成し、発振回路の制御性の向上、発振
周波数の可変範囲の拡大を図り、さらに、発振信号のジ
ッタの低減を図る。以下、図1〜図35を参照しなが
ら、本発明について詳細に説明し、本発明の特徴をより
明白にする。
らなる反転遅延回路および非反転素子と遅延素子からな
る非反転遅延回路の二種類の基本回路を用いて、リング
状の発振回路を形成し、発振回路の制御性の向上、発振
周波数の可変範囲の拡大を図り、さらに、発振信号のジ
ッタの低減を図る。以下、図1〜図35を参照しなが
ら、本発明について詳細に説明し、本発明の特徴をより
明白にする。
【0023】第1実施形態 図1は本発明に係る発振回路の構成要素である反転遅延
回路DLY1の構成を示す回路図である。図示のよう
に、反転遅延回路DLY1は差動増幅回路からなる反転
素子とエミッタフォロワおよびキャパシタからなる遅延
素子により構成されている。差動増幅回路は、トランジ
スタQ1,Q2、抵抗素子R1および電流源I1により
構成されている。トランジスタQ1,Q2のベースはそ
れぞれ入力端子Tin, T/in に接続され、トランジスタ
Q1のコレクタは抵抗素子R1を介して電源電圧VCCの
供給線に接続され、トランジスタQ2のコレクタは電源
電圧VCCの供給線に接続されている。トランジスタQ
1,Q2のエミッタは電流源I1に共通に接続されてい
る。トランジスタQ1のコレクタと抵抗素子R1との接
続ノードND1は、差動増幅回路の入力端子Tinに対し
て反転出力ノードを構成している。電流源I1により電
流i1 が供給される。
回路DLY1の構成を示す回路図である。図示のよう
に、反転遅延回路DLY1は差動増幅回路からなる反転
素子とエミッタフォロワおよびキャパシタからなる遅延
素子により構成されている。差動増幅回路は、トランジ
スタQ1,Q2、抵抗素子R1および電流源I1により
構成されている。トランジスタQ1,Q2のベースはそ
れぞれ入力端子Tin, T/in に接続され、トランジスタ
Q1のコレクタは抵抗素子R1を介して電源電圧VCCの
供給線に接続され、トランジスタQ2のコレクタは電源
電圧VCCの供給線に接続されている。トランジスタQ
1,Q2のエミッタは電流源I1に共通に接続されてい
る。トランジスタQ1のコレクタと抵抗素子R1との接
続ノードND1は、差動増幅回路の入力端子Tinに対し
て反転出力ノードを構成している。電流源I1により電
流i1 が供給される。
【0024】遅延素子において、トランジスタQ3のベ
ースはノードND1に接続され、エミッタはノードND
3に接続されている。ノードND3と電源電圧VCCの供
給線との間にキャパシタC1が接続されている。トラン
ジスタQ5のベースは制御信号Sc の入力端子Tc に接
続され、コレクタはノードND3に接続され、エミッタ
は抵抗素子R3を介して接地されている。
ースはノードND1に接続され、エミッタはノードND
3に接続されている。ノードND3と電源電圧VCCの供
給線との間にキャパシタC1が接続されている。トラン
ジスタQ5のベースは制御信号Sc の入力端子Tc に接
続され、コレクタはノードND3に接続され、エミッタ
は抵抗素子R3を介して接地されている。
【0025】入力端子Tin, T/in にそれぞれ入力信号
SAおよびその反転信号/SAが入力される。ノードN
D1の電位は入力信号SAに応じて変化し、入力信号S
Aの反転信号/SBとなる。遅延回路の出力信号/SC
は差動増幅回路の出力信号/SBに応じてレベルが変化
する。例えば、信号/SBがローレベルとなると、トラ
ンジスタQ3が非導通状態になり、キャパシタC1はト
ランジスタQ5のコレクタ電流i2 により充電され、ノ
ードND3の電位がだんだん下がってくる。ここで、抵
抗素子R1の抵抗値をRとすると、トランジスタQ1の
コレクタの振幅は(R・i1 )となる。ノードND3の
ローレベルは、(VCC−Vf −R・i1)となる。な
お、Vf はトランジスタQ3のベース−エミッタ間電圧
である。信号/SBがローレベルからハイレベルに切り
換わったとき、トランジスタQ3は非導通状態から導通
状態に切り換わり、キャパシタC1はトランジスタQ3
を介して放電し、ノードND3の電位は上昇する。ノー
ドND3のハイレベル電位は、(VCC−Vf )となる。
キャパシタC1の充電電流i2 を小さく設定すると、充
電時ノードND3のレベル降下は緩やかになる。即ち、
ノードND3の立ち上がりエッジは急峻で、立ち下がり
エッジは緩やかである。
SAおよびその反転信号/SAが入力される。ノードN
D1の電位は入力信号SAに応じて変化し、入力信号S
Aの反転信号/SBとなる。遅延回路の出力信号/SC
は差動増幅回路の出力信号/SBに応じてレベルが変化
する。例えば、信号/SBがローレベルとなると、トラ
ンジスタQ3が非導通状態になり、キャパシタC1はト
ランジスタQ5のコレクタ電流i2 により充電され、ノ
ードND3の電位がだんだん下がってくる。ここで、抵
抗素子R1の抵抗値をRとすると、トランジスタQ1の
コレクタの振幅は(R・i1 )となる。ノードND3の
ローレベルは、(VCC−Vf −R・i1)となる。な
お、Vf はトランジスタQ3のベース−エミッタ間電圧
である。信号/SBがローレベルからハイレベルに切り
換わったとき、トランジスタQ3は非導通状態から導通
状態に切り換わり、キャパシタC1はトランジスタQ3
を介して放電し、ノードND3の電位は上昇する。ノー
ドND3のハイレベル電位は、(VCC−Vf )となる。
キャパシタC1の充電電流i2 を小さく設定すると、充
電時ノードND3のレベル降下は緩やかになる。即ち、
ノードND3の立ち上がりエッジは急峻で、立ち下がり
エッジは緩やかである。
【0026】図2は図1に示す遅延回路動作時の各信号
波形を示している。以下、図2の波形図を参照しつつ、
本例の反転遅延回路DLY1の動作について説明する。
図示のように、ノードND1の信号/SBは入力信号S
Aの反転信号である。そして、ノードND1の信号/S
Bに応じて遅延回路の出力信号/SCのレベルが設定さ
れる。信号/SBの立ち下がりエッジによって、トラン
ジスタQ3が導通状態から非導通状態に切り換わり、キ
ャパシタC1が電流i2 に応じて充電するので、信号/
SCは緩やかな立ち下がりエッジでハイレベルからロー
レベルに切り換わる。そして、信号/SBの立ち上がり
エッジによって、トランジスタQ3が非導通状態から導
通状態に切り換わり、キャパシタC1がトランジスタQ
3を介して放電するので、信号/SCは素早く立ち上が
り、ハイレベルに保持される。入力信号SAの立ち上が
りエッジに対して、出力信号/SCの立ち下がりエッジ
の遅延時間は、図示のようにtd となる。なお、入力信
号SAの立ち下がりエッジに対しては、本例の遅延回路
DLY1は、差動増幅回路からなる反転素子の遅延時間
のみを与えるので、わずかな遅延しかない。即ち、本例
の反転遅延回路によって、入力信号SAの立ち上がりエ
ッジのみに遅延時間を与え、入力信号SAの立ち上がり
エッジに対して時間td が遅れて立ち下がって信号/S
Cが出力される。逆に、入力信号SAの立ち下がりエッ
ジに対して、わずかな遅延時間だけ遅れて立ち上がった
信号/SCが出力される。
波形を示している。以下、図2の波形図を参照しつつ、
本例の反転遅延回路DLY1の動作について説明する。
図示のように、ノードND1の信号/SBは入力信号S
Aの反転信号である。そして、ノードND1の信号/S
Bに応じて遅延回路の出力信号/SCのレベルが設定さ
れる。信号/SBの立ち下がりエッジによって、トラン
ジスタQ3が導通状態から非導通状態に切り換わり、キ
ャパシタC1が電流i2 に応じて充電するので、信号/
SCは緩やかな立ち下がりエッジでハイレベルからロー
レベルに切り換わる。そして、信号/SBの立ち上がり
エッジによって、トランジスタQ3が非導通状態から導
通状態に切り換わり、キャパシタC1がトランジスタQ
3を介して放電するので、信号/SCは素早く立ち上が
り、ハイレベルに保持される。入力信号SAの立ち上が
りエッジに対して、出力信号/SCの立ち下がりエッジ
の遅延時間は、図示のようにtd となる。なお、入力信
号SAの立ち下がりエッジに対しては、本例の遅延回路
DLY1は、差動増幅回路からなる反転素子の遅延時間
のみを与えるので、わずかな遅延しかない。即ち、本例
の反転遅延回路によって、入力信号SAの立ち上がりエ
ッジのみに遅延時間を与え、入力信号SAの立ち上がり
エッジに対して時間td が遅れて立ち下がって信号/S
Cが出力される。逆に、入力信号SAの立ち下がりエッ
ジに対して、わずかな遅延時間だけ遅れて立ち上がった
信号/SCが出力される。
【0027】遅延回路の出力信号/SCは図示しない比
較回路により、基準電圧Vref と比較することにより、
遅延回路の入力信号SAに対して遅れた信号/SDが得
られる。例えば、図2に示すように、基準電圧Vref を
遅延回路の出力信号/SCの最大レベルの半分に設定す
れば、遅延回路の出力信号/SCと基準電圧Vref との
比較の結果、図示の信号/SDが得られる。遅延回路の
入力信号SAに較べて、比較結果/SDは反転され、遅
延されている。ここで、例えば、キャパシタC1の容量
をC、キャパシタC1の充電電流i2の電流値はI、信
号/SCの最大レベルから基準電圧Vref までの電圧差
はVとすると、遅延回路の遅延時間td は次式により求
まる。
較回路により、基準電圧Vref と比較することにより、
遅延回路の入力信号SAに対して遅れた信号/SDが得
られる。例えば、図2に示すように、基準電圧Vref を
遅延回路の出力信号/SCの最大レベルの半分に設定す
れば、遅延回路の出力信号/SCと基準電圧Vref との
比較の結果、図示の信号/SDが得られる。遅延回路の
入力信号SAに較べて、比較結果/SDは反転され、遅
延されている。ここで、例えば、キャパシタC1の容量
をC、キャパシタC1の充電電流i2の電流値はI、信
号/SCの最大レベルから基準電圧Vref までの電圧差
はVとすると、遅延回路の遅延時間td は次式により求
まる。
【0028】
【数1】 td =C×V/I …(1)
【0029】なお、図1に示す遅延回路DLY1と図示
しない比較回路をあわせて遅延回路とすることもでき
る。この場合の遅延回路の遅延時間、即ち、入力信号S
Aの立ち上がりエッジから、出力信号/SDの立ち下が
りエッジまでの遅れる時間は遅延回路DLY1の遅延時
間td と比較回路の遅延時間との合計となり、図示のよ
うにtD となる。
しない比較回路をあわせて遅延回路とすることもでき
る。この場合の遅延回路の遅延時間、即ち、入力信号S
Aの立ち上がりエッジから、出力信号/SDの立ち下が
りエッジまでの遅れる時間は遅延回路DLY1の遅延時
間td と比較回路の遅延時間との合計となり、図示のよ
うにtD となる。
【0030】以上、本発明の基本回路の一つ、反転素子
と遅延素子からなる反転遅延回路の構成およびその動作
について説明した。上述のように、本実施形態の反転遅
延回路は、入力信号を反転し、さらに遅らせることによ
り、入力信号に対して反転した遅延信号が得られる。入
力端子Tc に入力される制御信号Sc のレベルを制御す
ることによりトランジスタQ5のコレクタ電流i2 を制
御でき、これに応じてキャパシタC1の充電電流が制御
でき、遅延素子の遅延時間を制御できる。このため、本
実施形態の反転遅延回路における遅延時間の制御性が良
く、遅延時間の可変範囲を広く設定することができる。
以下、本発明のもう一つの基本回路、非反転遅延回路に
ついて、図3と図4を参照しながら説明する。
と遅延素子からなる反転遅延回路の構成およびその動作
について説明した。上述のように、本実施形態の反転遅
延回路は、入力信号を反転し、さらに遅らせることによ
り、入力信号に対して反転した遅延信号が得られる。入
力端子Tc に入力される制御信号Sc のレベルを制御す
ることによりトランジスタQ5のコレクタ電流i2 を制
御でき、これに応じてキャパシタC1の充電電流が制御
でき、遅延素子の遅延時間を制御できる。このため、本
実施形態の反転遅延回路における遅延時間の制御性が良
く、遅延時間の可変範囲を広く設定することができる。
以下、本発明のもう一つの基本回路、非反転遅延回路に
ついて、図3と図4を参照しながら説明する。
【0031】第2実施形態 図3は本発明に係る発振回路の構成要素である非反転遅
延回路DLY2の構成を示す回路図である。図示のよう
に、非反転遅延回路DLY2は差動増幅回路からなる非
反転素子(以下、バッファという)とエミッタフォロワ
およびキャパシタからなる遅延素子により構成されてい
る。差動増幅回路は、トランジスタQ1,Q2、抵抗素
子R1および電流源I1により構成されている。トラン
ジスタQ1,Q2のベースはそれぞれ入力端子Tin, T
/in に接続され、トランジスタQ2のコレクタは抵抗素
子R2を介して電源電圧VCCの供給線に接続され、トラ
ンジスタQ1のコレクタは電源電圧VCCの供給線に接続
されている。トランジスタQ1,Q2のエミッタは電流
源I1に共通に接続されている。トランジスタQ2のコ
レクタと抵抗素子R2との接続ノードND2は、差動増
幅回路の入力端子Tinに対して非反転出力ノードを構成
している。電流源I1により電流i1 が供給される。
延回路DLY2の構成を示す回路図である。図示のよう
に、非反転遅延回路DLY2は差動増幅回路からなる非
反転素子(以下、バッファという)とエミッタフォロワ
およびキャパシタからなる遅延素子により構成されてい
る。差動増幅回路は、トランジスタQ1,Q2、抵抗素
子R1および電流源I1により構成されている。トラン
ジスタQ1,Q2のベースはそれぞれ入力端子Tin, T
/in に接続され、トランジスタQ2のコレクタは抵抗素
子R2を介して電源電圧VCCの供給線に接続され、トラ
ンジスタQ1のコレクタは電源電圧VCCの供給線に接続
されている。トランジスタQ1,Q2のエミッタは電流
源I1に共通に接続されている。トランジスタQ2のコ
レクタと抵抗素子R2との接続ノードND2は、差動増
幅回路の入力端子Tinに対して非反転出力ノードを構成
している。電流源I1により電流i1 が供給される。
【0032】遅延素子において、トランジスタQ4のベ
ースはノードND2に接続され、エミッタはノードND
4に接続されている。ノードND4と電源電圧VCCの供
給線との間にキャパシタC2が接続されている。トラン
ジスタQ6のベースは制御信号Sc の入力端子Tc に接
続され、コレクタはノードND4に接続され、エミッタ
は抵抗素子R4を介して接地されている。
ースはノードND2に接続され、エミッタはノードND
4に接続されている。ノードND4と電源電圧VCCの供
給線との間にキャパシタC2が接続されている。トラン
ジスタQ6のベースは制御信号Sc の入力端子Tc に接
続され、コレクタはノードND4に接続され、エミッタ
は抵抗素子R4を介して接地されている。
【0033】入力端子Tin, T/in にそれぞれ入力信号
SAおよびその反転信号/SAが入力される。ノードN
D2の電位は入力信号SAに応じて変化し、入力信号S
Aと同相の信号SBとなる。遅延回路の出力信号SCは
差動増幅回路の出力信号SBに応じてレベルが変化す
る。例えば、信号SBがローレベルになると、トランジ
スタQ4が非導通状態になり、キャパシタC2はトラン
ジスタQ6のコレクタ電流i3 により充電され、ノード
ND4の電位が下がっていく。ここで、抵抗素子R2の
抵抗値をR、トランジスタQ4のベース−エミッタ間電
圧をVfとすると、ノードND4のローレベルは、(V
CC−Vf −R・i1 )となる。信号SBがローレベルか
らハイレベルに切り換わったとき、トランジスタQ4は
非導通状態から導通状態に切り換わり、キャパシタC2
はトランジスタQ4を介して放電し、ノードND4の電
位は上昇する。ノードND4のハイレベル電位は、(V
CC−Vf )となる。キャパシタC2の充電電流i3 を小
さく設定すると、充電時ノードND4のレベル上昇は緩
やかになる。即ち、ノードND4の立ち上がりエッジは
急峻で、立ち下がりエッジは緩やかである。
SAおよびその反転信号/SAが入力される。ノードN
D2の電位は入力信号SAに応じて変化し、入力信号S
Aと同相の信号SBとなる。遅延回路の出力信号SCは
差動増幅回路の出力信号SBに応じてレベルが変化す
る。例えば、信号SBがローレベルになると、トランジ
スタQ4が非導通状態になり、キャパシタC2はトラン
ジスタQ6のコレクタ電流i3 により充電され、ノード
ND4の電位が下がっていく。ここで、抵抗素子R2の
抵抗値をR、トランジスタQ4のベース−エミッタ間電
圧をVfとすると、ノードND4のローレベルは、(V
CC−Vf −R・i1 )となる。信号SBがローレベルか
らハイレベルに切り換わったとき、トランジスタQ4は
非導通状態から導通状態に切り換わり、キャパシタC2
はトランジスタQ4を介して放電し、ノードND4の電
位は上昇する。ノードND4のハイレベル電位は、(V
CC−Vf )となる。キャパシタC2の充電電流i3 を小
さく設定すると、充電時ノードND4のレベル上昇は緩
やかになる。即ち、ノードND4の立ち上がりエッジは
急峻で、立ち下がりエッジは緩やかである。
【0034】図4は図3に示す遅延回路動作時の各信号
波形を示している。以下、図3の回路図および図4の波
形図を参照しつつ、本例の非反転遅延回路DLY2の動
作について説明する。遅延回路の出力信号SCのレベル
は入力信号SAのレベルに応じて設定される。また、ノ
ードND2の信号SBのレベルは入力信号SAと同じで
ある。信号SBの立ち下がりエッジによって、トランジ
スタQ4が導通状態から非導通状態に切り換わり、キャ
パシタC2が電流i3 に応じて充電するので、信号SC
は緩やかな立ち下がりエッジでハイレベルからローレベ
ルに切り換わる。そして、信号SBの立ち上がりエッジ
によって、トランジスタQ4が非導通状態から導通状態
に切り換わり、キャパシタC2がトランジスタQ4を介
して放電するので、信号SCは素早く立ち上がり、ハイ
レベルに保持される。入力信号SAの立ち下がりエッジ
に対して、出力信号SCの立ち下がりエッジの遅延時間
は、図示のようにtd となる。図4においては、ノード
ND2の電位SBの波形が省略されている。
波形を示している。以下、図3の回路図および図4の波
形図を参照しつつ、本例の非反転遅延回路DLY2の動
作について説明する。遅延回路の出力信号SCのレベル
は入力信号SAのレベルに応じて設定される。また、ノ
ードND2の信号SBのレベルは入力信号SAと同じで
ある。信号SBの立ち下がりエッジによって、トランジ
スタQ4が導通状態から非導通状態に切り換わり、キャ
パシタC2が電流i3 に応じて充電するので、信号SC
は緩やかな立ち下がりエッジでハイレベルからローレベ
ルに切り換わる。そして、信号SBの立ち上がりエッジ
によって、トランジスタQ4が非導通状態から導通状態
に切り換わり、キャパシタC2がトランジスタQ4を介
して放電するので、信号SCは素早く立ち上がり、ハイ
レベルに保持される。入力信号SAの立ち下がりエッジ
に対して、出力信号SCの立ち下がりエッジの遅延時間
は、図示のようにtd となる。図4においては、ノード
ND2の電位SBの波形が省略されている。
【0035】なお、入力信号SAの立ち上がりエッジに
対しては、本例の遅延回路DLY2は、差動増幅回路か
らなる反転素子の遅延時間のみを与えるので、わずかな
遅延しかない。即ち、本例の非反転遅延回路によって、
入力信号SAの立ち下がりエッジのみに遅延時間を与
え、入力信号SAの立ち下がりエッジに対して時間td
が遅れて立ち下がって信号SCが出力される。逆に、入
力信号SAの立ち上がりエッジに対して、わずかな遅延
時間だけ遅れて立ち上がった信号SCが出力される。
対しては、本例の遅延回路DLY2は、差動増幅回路か
らなる反転素子の遅延時間のみを与えるので、わずかな
遅延しかない。即ち、本例の非反転遅延回路によって、
入力信号SAの立ち下がりエッジのみに遅延時間を与
え、入力信号SAの立ち下がりエッジに対して時間td
が遅れて立ち下がって信号SCが出力される。逆に、入
力信号SAの立ち上がりエッジに対して、わずかな遅延
時間だけ遅れて立ち上がった信号SCが出力される。
【0036】遅延回路の出力信号SCは図示しない比較
回路により、基準電圧Vref と比較することにより、遅
延回路の入力信号SAに対して遅れた信号SDが得られ
る。例えば、図4に示すように、基準電圧Vref を遅延
回路の出力信号SCの最大レベルの半分に設定すれば、
遅延回路の出力信号SCと基準電圧Vref との比較の結
果、図示の信号SDが得られる。遅延回路の入力信号S
Aに較べて、比較結果SDは遅延されている。ここで、
例えば、キャパシタC2の容量をC、キャパシタC2の
充電電流i3の電流値はI、信号SCの最大レベルから
基準電圧Vref までの電圧差はVとすると、遅延回路の
遅延時間td は次式により求まる。
回路により、基準電圧Vref と比較することにより、遅
延回路の入力信号SAに対して遅れた信号SDが得られ
る。例えば、図4に示すように、基準電圧Vref を遅延
回路の出力信号SCの最大レベルの半分に設定すれば、
遅延回路の出力信号SCと基準電圧Vref との比較の結
果、図示の信号SDが得られる。遅延回路の入力信号S
Aに較べて、比較結果SDは遅延されている。ここで、
例えば、キャパシタC2の容量をC、キャパシタC2の
充電電流i3の電流値はI、信号SCの最大レベルから
基準電圧Vref までの電圧差はVとすると、遅延回路の
遅延時間td は次式により求まる。
【0037】
【数2】 td =C×V/I …(2)
【0038】なお、図3に示す遅延回路DLY2と図示
しない比較回路をあわせて遅延回路とすることもでき
る。この場合の遅延回路の遅延時間、即ち、入力信号S
Aの立ち下がりエッジから、出力信号SDの立ち下がり
エッジまでの遅れる時間は遅延回路DLY2の遅延時間
td と比較回路の遅延時間との合計となり、図示のよう
にtD となる。
しない比較回路をあわせて遅延回路とすることもでき
る。この場合の遅延回路の遅延時間、即ち、入力信号S
Aの立ち下がりエッジから、出力信号SDの立ち下がり
エッジまでの遅れる時間は遅延回路DLY2の遅延時間
td と比較回路の遅延時間との合計となり、図示のよう
にtD となる。
【0039】以上、本発明の基本回路の一つ、バッファ
と遅延素子からなる非反転遅延回路DLY2の構成およ
びその動作について説明した。上述のように、本実施形
態の非反転遅延回路DLY2によって、入力信号SAを
遅延させて、遅延時間tD だけ遅れた遅延信号が得られ
る。また、第1の実施形態の反転遅延回路とほぼ同様
に、本実施形態の非反転遅延回路において、入力端子T
c に入力される制御信号Sc のレベルを制御することに
よりトランジスタQ6のコレクタ電流i3 を制御でき、
これに応じてキャパシタC2の充電電流が制御でき、遅
延素子の遅延時間を制御できる。このため、本実施形態
の非反転遅延回路における遅延時間の制御性が良く、遅
延時間の可変範囲を広く設定することができる。
と遅延素子からなる非反転遅延回路DLY2の構成およ
びその動作について説明した。上述のように、本実施形
態の非反転遅延回路DLY2によって、入力信号SAを
遅延させて、遅延時間tD だけ遅れた遅延信号が得られ
る。また、第1の実施形態の反転遅延回路とほぼ同様
に、本実施形態の非反転遅延回路において、入力端子T
c に入力される制御信号Sc のレベルを制御することに
よりトランジスタQ6のコレクタ電流i3 を制御でき、
これに応じてキャパシタC2の充電電流が制御でき、遅
延素子の遅延時間を制御できる。このため、本実施形態
の非反転遅延回路における遅延時間の制御性が良く、遅
延時間の可変範囲を広く設定することができる。
【0040】第3実施形態 以下、上述した本発明の基本回路である反転および非反
転遅延回路を用いて構成されたリング発振回路について
説明する。まず、本発明の構成要素である反転遅延回路
および非反転遅延回路の等価回路は図5に示す通りであ
る。
転遅延回路を用いて構成されたリング発振回路について
説明する。まず、本発明の構成要素である反転遅延回路
および非反転遅延回路の等価回路は図5に示す通りであ
る。
【0041】反転遅延回路の等価回路は、図5(a)に
示しており、非反転遅延回路の等価回路は、図5(b)
に示している。図示のように、反転遅延回路は、等価的
にインバータINV0と遅延素子D0により構成されて
いる。インバータINV0は、例えば、図1に示すよう
に差動増幅回路により構成され、遅延素子D0は、例え
ば、エミッタフォロワとキャパシタ、さらに比較回路に
より構成されている。非反転遅延回路は、等価的にバッ
ファBUF0と遅延素子D0により構成されている。バ
ッファBUF0は、例えば、図3に示すように差動増幅
回路により構成され、遅延素子D0は、例えば、エミッ
タフォロワとキャパシタにより構成されている。
示しており、非反転遅延回路の等価回路は、図5(b)
に示している。図示のように、反転遅延回路は、等価的
にインバータINV0と遅延素子D0により構成されて
いる。インバータINV0は、例えば、図1に示すよう
に差動増幅回路により構成され、遅延素子D0は、例え
ば、エミッタフォロワとキャパシタ、さらに比較回路に
より構成されている。非反転遅延回路は、等価的にバッ
ファBUF0と遅延素子D0により構成されている。バ
ッファBUF0は、例えば、図3に示すように差動増幅
回路により構成され、遅延素子D0は、例えば、エミッ
タフォロワとキャパシタにより構成されている。
【0042】以下、図5に示す反転遅延回路および非反
転遅延回路の等価回路を用いて、本発明の発振回路の構
成および動作について説明する。図6は、3段の反転遅
延回路がリング状に接続して構成されている発振回路の
回路図を示している。図示のように、本例の発振回路
は、等価的にインバータINV1,INV2,INV3
および遅延素子D1,D2,D3により構成されてい
る。
転遅延回路の等価回路を用いて、本発明の発振回路の構
成および動作について説明する。図6は、3段の反転遅
延回路がリング状に接続して構成されている発振回路の
回路図を示している。図示のように、本例の発振回路
は、等価的にインバータINV1,INV2,INV3
および遅延素子D1,D2,D3により構成されてい
る。
【0043】インバータとその出力端子に接続されてい
る遅延素子により、発振回路の基本構成要素である反転
遅延回路が構成されている。これらの反転遅延回路がリ
ング状に接続され、発振回路が構成されている。即ち、
遅延素子D1の入力端子はインバータINV1の出力端
子に接続され、インバータINV2の入力端子は遅延素
子D1の出力端子に接続され、遅延素子D2の入力端子
はインバータINV2の出力端子に接続され、インバー
タINV3の入力端子は遅延素子D2の出力端子に接続
され、遅延素子D3の入力端子はインバータINV3の
出力端子に接続されている。さらに、遅延素子D3の出
力端子はインバータINV1の入力端子に接続され、リ
ング状の発振回路が構成されている。
る遅延素子により、発振回路の基本構成要素である反転
遅延回路が構成されている。これらの反転遅延回路がリ
ング状に接続され、発振回路が構成されている。即ち、
遅延素子D1の入力端子はインバータINV1の出力端
子に接続され、インバータINV2の入力端子は遅延素
子D1の出力端子に接続され、遅延素子D2の入力端子
はインバータINV2の出力端子に接続され、インバー
タINV3の入力端子は遅延素子D2の出力端子に接続
され、遅延素子D3の入力端子はインバータINV3の
出力端子に接続されている。さらに、遅延素子D3の出
力端子はインバータINV1の入力端子に接続され、リ
ング状の発振回路が構成されている。
【0044】ここで、インバータINV1の出力信号は
1A、遅延素子D1の出力信号は1B、インバータIN
V2の出力信号は2A、遅延素子D2の出力信号は2
B、インバータINV3の出力信号は3A、遅延素子D
3の出力信号は3Bとする。図7は、これらの各々の信
号の波形を示している。
1A、遅延素子D1の出力信号は1B、インバータIN
V2の出力信号は2A、遅延素子D2の出力信号は2
B、インバータINV3の出力信号は3A、遅延素子D
3の出力信号は3Bとする。図7は、これらの各々の信
号の波形を示している。
【0045】以下、図6と図7を参照しつつ、本例の発
振回路の動作について説明する。なお、図7の波形図は
図6に示すリング発振回路の動作原理を説明するための
ものであり、インバータINV1〜INV3における信
号の遅延を省略しており、且つ各遅延素子D1〜D3は
入力信号の立ち上がりエッジに与える遅延も省略してい
る。即ち、図7の波形図において、遅延素子D1〜D3
の入力信号の立ち下がりエッジのみに遅延時間が与えら
れ、実際の状況とは異なり、発振回路の動作原理を示す
ためのものである。
振回路の動作について説明する。なお、図7の波形図は
図6に示すリング発振回路の動作原理を説明するための
ものであり、インバータINV1〜INV3における信
号の遅延を省略しており、且つ各遅延素子D1〜D3は
入力信号の立ち上がりエッジに与える遅延も省略してい
る。即ち、図7の波形図において、遅延素子D1〜D3
の入力信号の立ち下がりエッジのみに遅延時間が与えら
れ、実際の状況とは異なり、発振回路の動作原理を示す
ためのものである。
【0046】図示のように、インバータINV1の出力
信号1Aがローレベルのとき、遅延素子D1において、
キャパシタが充電状態になり、出力信号1Bがローレベ
ルに保持されている。信号1Aがローレベルからハイレ
ベルに切り換わったとき、遅延素子D1におけるキャパ
シタが放電し、出力信号1Bは急峻に立ち上がる。そし
て、インバータINV1の出力信号1Aがハイレベルか
らローレベルに切り換わったとき、遅延素子D1のキャ
パシタが充電され、遅延素子D1の出力信号1Bは緩や
かに立ち下がっていく。遅延素子D1の出力信号1B
が、例えば、比較回路により、基準電圧Vref と比較さ
れる。出力信号1Bのレベルが基準電圧Vref より高い
とき、比較結果がハイレベルに保持され、逆に出力信号
1Bのレベルが基準電圧Vref より低いとき、比較結果
がローレベルに保持される。比較結果がインバータIN
V2に入力され、インバータINV2の出力信号2A
は、図示のようになる。また、遅延素子D2の出力信号
2Bは、入力信号2Aに応じて変化して、立ち上がりエ
ッジが急峻で、立ち下がりエッジが緩やかな信号とな
る。インバータINV3および遅延素子D3の出力信号
3A,3Bは、上述したインバータおよび遅延素子とほ
ぼ同様になる。
信号1Aがローレベルのとき、遅延素子D1において、
キャパシタが充電状態になり、出力信号1Bがローレベ
ルに保持されている。信号1Aがローレベルからハイレ
ベルに切り換わったとき、遅延素子D1におけるキャパ
シタが放電し、出力信号1Bは急峻に立ち上がる。そし
て、インバータINV1の出力信号1Aがハイレベルか
らローレベルに切り換わったとき、遅延素子D1のキャ
パシタが充電され、遅延素子D1の出力信号1Bは緩や
かに立ち下がっていく。遅延素子D1の出力信号1B
が、例えば、比較回路により、基準電圧Vref と比較さ
れる。出力信号1Bのレベルが基準電圧Vref より高い
とき、比較結果がハイレベルに保持され、逆に出力信号
1Bのレベルが基準電圧Vref より低いとき、比較結果
がローレベルに保持される。比較結果がインバータIN
V2に入力され、インバータINV2の出力信号2A
は、図示のようになる。また、遅延素子D2の出力信号
2Bは、入力信号2Aに応じて変化して、立ち上がりエ
ッジが急峻で、立ち下がりエッジが緩やかな信号とな
る。インバータINV3および遅延素子D3の出力信号
3A,3Bは、上述したインバータおよび遅延素子とほ
ぼ同様になる。
【0047】図7に示すように、インバータINV1,
INV2,INV3の何れかの出力端子からデューティ
比が1:2のクロック信号が得られる。即ち、本例の発
振回路により、デューティ比1:2のクロック信号が生
成される。さらに通常の1:1のデューティ比を持つク
ロック信号を生成させる場合、この発振回路により得ら
れたクロック信号を、例えば、2分周することでデュー
ティ1:1のクロック信号が生成できる。ただし、この
場合には発振回路の発振周波数は、希望のクロック信号
の周波数の倍に設定する必要がある。
INV2,INV3の何れかの出力端子からデューティ
比が1:2のクロック信号が得られる。即ち、本例の発
振回路により、デューティ比1:2のクロック信号が生
成される。さらに通常の1:1のデューティ比を持つク
ロック信号を生成させる場合、この発振回路により得ら
れたクロック信号を、例えば、2分周することでデュー
ティ1:1のクロック信号が生成できる。ただし、この
場合には発振回路の発振周波数は、希望のクロック信号
の周波数の倍に設定する必要がある。
【0048】以上説明したように、本例の発振回路によ
れば、インバータと遅延素子からなる反転遅延回路を3
段用いて、リング状に接続して発振回路を構成し、クロ
ック信号が生成できる。なお、このように構成された発
振回路の発振周期は、各反転遅延回路の遅延時間の和と
なる。ここで、例えば、3段の反転遅延回路の遅延時間
が共にtD とすると、発振回路のクロック信号の周期は
6tD となり、発振周波数は1/6tD となる。
れば、インバータと遅延素子からなる反転遅延回路を3
段用いて、リング状に接続して発振回路を構成し、クロ
ック信号が生成できる。なお、このように構成された発
振回路の発振周期は、各反転遅延回路の遅延時間の和と
なる。ここで、例えば、3段の反転遅延回路の遅延時間
が共にtD とすると、発振回路のクロック信号の周期は
6tD となり、発振周波数は1/6tD となる。
【0049】図8は反転遅延回路および非反転遅延回路
により構成された発振回路の一例を示している。図示の
ように、本例の発振回路は、2段の非反転遅延回路と1
段の反転遅延回路がリング状に接続して構成されてい
る。非反転遅延回路は、それぞれバッファBUF1,B
UF2およびこれらのバッファの出力端子に接続されて
いる遅延素子D1,D2により構成されている。そし
て、反転遅延回路は、インバータINV3およびその出
力端子に接続されている遅延素子D3により構成されて
いる。
により構成された発振回路の一例を示している。図示の
ように、本例の発振回路は、2段の非反転遅延回路と1
段の反転遅延回路がリング状に接続して構成されてい
る。非反転遅延回路は、それぞれバッファBUF1,B
UF2およびこれらのバッファの出力端子に接続されて
いる遅延素子D1,D2により構成されている。そし
て、反転遅延回路は、インバータINV3およびその出
力端子に接続されている遅延素子D3により構成されて
いる。
【0050】上述した各構成要素は、リング状に接続さ
れ、図8に示す発振回路が構成されている。図9は、本
例の発振回路発振動作時の各部分の波形を示している。
以下、図8および図9を参照しつつ、本例の発振回路の
動作について説明する。図9に示すように、バッファB
UF1の立ち下がりエッジに応じて、遅延素子D1の出
力信号1Bが緩やかな立ち下がりエッジとなる。そし
て、バッファBUF1の出力信号1Cがローレベルから
ならハイレベルに切り換わったとき、遅延素子D1の出
力信号1Bは、急峻に立ち上がる。
れ、図8に示す発振回路が構成されている。図9は、本
例の発振回路発振動作時の各部分の波形を示している。
以下、図8および図9を参照しつつ、本例の発振回路の
動作について説明する。図9に示すように、バッファB
UF1の立ち下がりエッジに応じて、遅延素子D1の出
力信号1Bが緩やかな立ち下がりエッジとなる。そし
て、バッファBUF1の出力信号1Cがローレベルから
ならハイレベルに切り換わったとき、遅延素子D1の出
力信号1Bは、急峻に立ち上がる。
【0051】遅延素子D1の出力信号1Bは、例えば、
基準電圧Vref と比較され、基準電圧Vref より高いレ
ベルのとき、比較結果がハイレベルに保持され、基準電
圧Vref より低いレベルのとき、比較結果がローレベル
に保持される。比較結果に応じてバッファBUF2の出
力信号2Cは、図示の通りとなる。そして、バッファB
UF2の出力信号2Cに応じて遅延素子D2の出力信号
のレベルが設定される。例えば、信号2Cが立ち下がり
エッジにより、遅延素子D2の出力信号2Bは緩やかに
立ち下がり、逆に信号2Cの立ち上がりエッジにより、
遅延素子D2の出力信号2Bは急峻に立ち上がる。
基準電圧Vref と比較され、基準電圧Vref より高いレ
ベルのとき、比較結果がハイレベルに保持され、基準電
圧Vref より低いレベルのとき、比較結果がローレベル
に保持される。比較結果に応じてバッファBUF2の出
力信号2Cは、図示の通りとなる。そして、バッファB
UF2の出力信号2Cに応じて遅延素子D2の出力信号
のレベルが設定される。例えば、信号2Cが立ち下がり
エッジにより、遅延素子D2の出力信号2Bは緩やかに
立ち下がり、逆に信号2Cの立ち上がりエッジにより、
遅延素子D2の出力信号2Bは急峻に立ち上がる。
【0052】ただし、図9に示すように、バッファBU
F2の出力信号2Cのローレベルの期間は短いので、そ
の間遅延素子D2にあるキャパシタは完全に充電される
ことがなく、遅延素子D2の出力信号は完全にローレベ
ル、例えば接地電位GNDに到達できず、途中でバッフ
ァBUF2の出力信号2Cの立ち上がりエッジに応じて
立ち上がってしまう。このため、図示のように遅延素子
D2の出力信号2Bは、例えば、比較回路の基準電圧V
ref のレベル付近までに達したところで上昇に転じるこ
とが考えられる。このため、比較回路の出力信号は幅が
狭く、且つ位相が不安定なパルス信号となる。この比較
結果を受けて、インバータINV3の出力信号3Cは、
図示のように位相が不安定なパルス信号となり、この結
果、遅延素子D3の出力信号3Bの位相も不安定とな
る。即ち、本例の発振回路により生成されたクロック信
号にはジッタが発生する可能性がある。
F2の出力信号2Cのローレベルの期間は短いので、そ
の間遅延素子D2にあるキャパシタは完全に充電される
ことがなく、遅延素子D2の出力信号は完全にローレベ
ル、例えば接地電位GNDに到達できず、途中でバッフ
ァBUF2の出力信号2Cの立ち上がりエッジに応じて
立ち上がってしまう。このため、図示のように遅延素子
D2の出力信号2Bは、例えば、比較回路の基準電圧V
ref のレベル付近までに達したところで上昇に転じるこ
とが考えられる。このため、比較回路の出力信号は幅が
狭く、且つ位相が不安定なパルス信号となる。この比較
結果を受けて、インバータINV3の出力信号3Cは、
図示のように位相が不安定なパルス信号となり、この結
果、遅延素子D3の出力信号3Bの位相も不安定とな
る。即ち、本例の発振回路により生成されたクロック信
号にはジッタが発生する可能性がある。
【0053】ここで、図10を参照して、発振回路のジ
ッタの発生について詳細に説明する。図10(a)は、
例えば、反転または非反転遅延回路の遅延素子の出力信
号の波形図である。図示のように、遅延素子のキャパシ
タが放電状態にあるとき、出力信号がハイレベル、即ち
(VCC−Vf )レベルに保持される。そして、キャパシ
タが充電することにより、遅延素子の出力信号は緩やか
に降下して、ローレベル、即ち、電圧Vg レベルまでに
達する。遅延素子の出力信号レベルが基準電圧Vre f に
達するまでの時間td が遅延回路の遅延時間となる。
ッタの発生について詳細に説明する。図10(a)は、
例えば、反転または非反転遅延回路の遅延素子の出力信
号の波形図である。図示のように、遅延素子のキャパシ
タが放電状態にあるとき、出力信号がハイレベル、即ち
(VCC−Vf )レベルに保持される。そして、キャパシ
タが充電することにより、遅延素子の出力信号は緩やか
に降下して、ローレベル、即ち、電圧Vg レベルまでに
達する。遅延素子の出力信号レベルが基準電圧Vre f に
達するまでの時間td が遅延回路の遅延時間となる。
【0054】図10(b)はジッタが生じたときの遅延
素子の出力信号の波形図を示している。図示のように、
遅延素子の出力信号における最初のハイレベルが不安定
な状態にある場合、即ち、最初のハイレベルは(VCC−
Vf ±Δα)とすると、これに応じて、遅延回路の遅延
時間もtd1, td2, td3と変化していく。このため、発
振回路の発振周波数は不安定となり、ジッタが生じる。
素子の出力信号の波形図を示している。図示のように、
遅延素子の出力信号における最初のハイレベルが不安定
な状態にある場合、即ち、最初のハイレベルは(VCC−
Vf ±Δα)とすると、これに応じて、遅延回路の遅延
時間もtd1, td2, td3と変化していく。このため、発
振回路の発振周波数は不安定となり、ジッタが生じる。
【0055】図8に示す発振回路において、インバータ
INV3の出力信号3Cのハイレベルは不安定であり、
これに応じて遅延素子D3の遅延時間も不安定となり、
発振周波数にはジッタが生じる。
INV3の出力信号3Cのハイレベルは不安定であり、
これに応じて遅延素子D3の遅延時間も不安定となり、
発振周波数にはジッタが生じる。
【0056】図11は、遅延回路において、遅延素子の
最初のハイレベルが安定に保たれる条件を説明するため
の波形図である。ここで、遅延回路の遅延時間がtd と
して、遅延素子の入力信号のローレベル期間がそれぞれ
4td ,3td ,2td ,td の場合、遅延素子の出力
信号および基準電圧Vref との比較結果を示している。
最初のハイレベルが安定に保たれる条件を説明するため
の波形図である。ここで、遅延回路の遅延時間がtd と
して、遅延素子の入力信号のローレベル期間がそれぞれ
4td ,3td ,2td ,td の場合、遅延素子の出力
信号および基準電圧Vref との比較結果を示している。
【0057】図11(a)は、ローレベル期間が4td
の入力信号を示しており、この信号に応じて遅延素子の
出力信号は図11(b)に示し、さらにこれにより基準
電圧Vref との比較結果は、図11(c)に示してい
る。図11(d)は、ローレベル期間が3td の入力信
号を示しており、この信号に応じて遅延素子の出力信号
は図11(e)に示し、さらにこれにより基準電圧V
ref との比較結果は、図11(f)に示している。図1
1(g)は、ローレベル期間が2td の入力信号を示し
ており、この信号に応じて遅延素子の出力信号は図11
(h)に示し、さらにこれにより基準電圧Vref との比
較結果は、図11(i)に示している。
の入力信号を示しており、この信号に応じて遅延素子の
出力信号は図11(b)に示し、さらにこれにより基準
電圧Vref との比較結果は、図11(c)に示してい
る。図11(d)は、ローレベル期間が3td の入力信
号を示しており、この信号に応じて遅延素子の出力信号
は図11(e)に示し、さらにこれにより基準電圧V
ref との比較結果は、図11(f)に示している。図1
1(g)は、ローレベル期間が2td の入力信号を示し
ており、この信号に応じて遅延素子の出力信号は図11
(h)に示し、さらにこれにより基準電圧Vref との比
較結果は、図11(i)に示している。
【0058】さらに、図11(j)は、ローレベル期間
がtd の入力信号を示しており、この信号に応じて遅延
素子の出力信号は図11(k)に示している。図11
(k)に示すように、遅延素子の出力信号はキャパシタ
の充電により低下して、例えば、基準電圧Vref のレベ
ルに達したところで、入力信号が立ち上がったので、上
昇に転じる。このため、この出力信号と基準電圧Vref
との比較結果が位相の不安定なパルス信号となり、発振
回路の発振周波数にはジッタが生じる。また、遅延素子
の出力信号のレベルが基準電圧Vref に到達できない場
合、図11(l)に示すように基準電圧Vref との比較
結果がハイレベルに保持され、発振回路が発振できない
こともあり得る。
がtd の入力信号を示しており、この信号に応じて遅延
素子の出力信号は図11(k)に示している。図11
(k)に示すように、遅延素子の出力信号はキャパシタ
の充電により低下して、例えば、基準電圧Vref のレベ
ルに達したところで、入力信号が立ち上がったので、上
昇に転じる。このため、この出力信号と基準電圧Vref
との比較結果が位相の不安定なパルス信号となり、発振
回路の発振周波数にはジッタが生じる。また、遅延素子
の出力信号のレベルが基準電圧Vref に到達できない場
合、図11(l)に示すように基準電圧Vref との比較
結果がハイレベルに保持され、発振回路が発振できない
こともあり得る。
【0059】以上説明したように、発振回路が安定した
クロック信号を生成するために、遅延素子に入力される
信号のローレベル期間は、少なくとも2td 以上に保つ
ことが必要である。この条件が満たされていない場合に
は、発振回路の発振周波数は不安定になるか、場合によ
って発振停止が起きることもある。そして、この条件を
満たすために、リング状に接続されている反転遅延回路
の段数は3段以上の奇数段数に設定することが必要であ
る。
クロック信号を生成するために、遅延素子に入力される
信号のローレベル期間は、少なくとも2td 以上に保つ
ことが必要である。この条件が満たされていない場合に
は、発振回路の発振周波数は不安定になるか、場合によ
って発振停止が起きることもある。そして、この条件を
満たすために、リング状に接続されている反転遅延回路
の段数は3段以上の奇数段数に設定することが必要であ
る。
【0060】図6に示す発振回路は、上記の条件を満た
す最小の構成である。そして、図8に示す発振回路例で
は、反転遅延回路の段数は1段のみであり、上記の条件
を満たしていないため、安定した発振信号は生成できな
い。以下、この条件を満たす他の発振回路例を説明す
る。
す最小の構成である。そして、図8に示す発振回路例で
は、反転遅延回路の段数は1段のみであり、上記の条件
を満たしていないため、安定した発振信号は生成できな
い。以下、この条件を満たす他の発振回路例を説明す
る。
【0061】図12は1段の非反転遅延回路と3段の反
転遅延回路により構成されている発振回路の回路図であ
る。図示のように、非反転遅延回路は、バッファBUF
1と遅延素子D1により構成され、反転遅延回路は、そ
れぞれインバータINV1,INV2,INV3および
遅延素子D2,D3,D4により構成されている。
転遅延回路により構成されている発振回路の回路図であ
る。図示のように、非反転遅延回路は、バッファBUF
1と遅延素子D1により構成され、反転遅延回路は、そ
れぞれインバータINV1,INV2,INV3および
遅延素子D2,D3,D4により構成されている。
【0062】これらのバッファ、インバータおよび遅延
素子はリング状に接続され、発振回路が構成されてい
る。バッファBUF1の出力端子は遅延素子D1の入力
端子に接続され、遅延素子D1の出力端子はインバータ
INV1の入力端子に接続され、インバータINV1の
出力端子は、遅延素子D2の入力端子に接続され、遅延
素子D2の出力端子はインバータINV2の入力端子に
接続され、インバータINV2の出力端子は、遅延素子
D3の入力端子に接続されている。遅延素子D3の出力
端子は、インバータINV3の入力端子に接続され、イ
ンバータINV3の出力端子は遅延素子D4の入力端子
に接続され、遅延素子D4の出力端子は、バッファBU
F1の入力端子に接続されている。
素子はリング状に接続され、発振回路が構成されてい
る。バッファBUF1の出力端子は遅延素子D1の入力
端子に接続され、遅延素子D1の出力端子はインバータ
INV1の入力端子に接続され、インバータINV1の
出力端子は、遅延素子D2の入力端子に接続され、遅延
素子D2の出力端子はインバータINV2の入力端子に
接続され、インバータINV2の出力端子は、遅延素子
D3の入力端子に接続されている。遅延素子D3の出力
端子は、インバータINV3の入力端子に接続され、イ
ンバータINV3の出力端子は遅延素子D4の入力端子
に接続され、遅延素子D4の出力端子は、バッファBU
F1の入力端子に接続されている。
【0063】ここで、バッファBUF1の出力信号を1
A、遅延素子D1の出力信号を1B、インバータINV
1の出力信号を2A、遅延素子D2の出力信号を2B、
インバータINV2の出力信号を3A、遅延素子D3の
出力信号を3B、インバータINV3の出力信号を4
A、遅延素子D4の出力信号を4Bとすると、図13は
これらの信号の波形を示している波形図である。
A、遅延素子D1の出力信号を1B、インバータINV
1の出力信号を2A、遅延素子D2の出力信号を2B、
インバータINV2の出力信号を3A、遅延素子D3の
出力信号を3B、インバータINV3の出力信号を4
A、遅延素子D4の出力信号を4Bとすると、図13は
これらの信号の波形を示している波形図である。
【0064】以下、図12および図13を参照しつつ、
本例の発振回路の動作について説明する。バッファBU
F1の出力信号1Aがハイレベルからローレベルに切り
換わったとき、遅延素子D1の出力信号1Bはキャパシ
タの充電に伴い緩やかに降下する。そして、バッファB
UF1の出力信号1Aの立ち上がりエッジに応じて、遅
延素子D1内のキャパシタが放電し、これに応じて遅延
素子D1の出力信号1Bが急に上昇する。バッファBU
F1の出力信号1Aがハイレベルに保持されている間
に、遅延素子D1の出力信号1Bもハイレベル、例え
ば、電源電圧VCCに近いレベルに保持される。そしてバ
ッファBUF1の出力信号の立ち下がりエッジに応じ
て、遅延素子D1の出力信号1Bが緩やかに降下する。
本例の発振回路の動作について説明する。バッファBU
F1の出力信号1Aがハイレベルからローレベルに切り
換わったとき、遅延素子D1の出力信号1Bはキャパシ
タの充電に伴い緩やかに降下する。そして、バッファB
UF1の出力信号1Aの立ち上がりエッジに応じて、遅
延素子D1内のキャパシタが放電し、これに応じて遅延
素子D1の出力信号1Bが急に上昇する。バッファBU
F1の出力信号1Aがハイレベルに保持されている間
に、遅延素子D1の出力信号1Bもハイレベル、例え
ば、電源電圧VCCに近いレベルに保持される。そしてバ
ッファBUF1の出力信号の立ち下がりエッジに応じ
て、遅延素子D1の出力信号1Bが緩やかに降下する。
【0065】遅延素子D1の出力信号1Bは、例えば、
比較回路により基準電圧Vref と比較して、出力信号1
Bのレベルが基準電圧Vref より高いとき、比較結果が
ハイレベルに保持され、逆に出力信号1Bのレベルが基
準電圧Vref より低いとき、比較結果がローレベルに保
持される。比較結果がインバータINV1に入力され、
インバータINV1の出力信号2Aは、図示のようにな
る。また、遅延素子D2の出力信号2Bは、入力信号2
Aに応じて変化して、立ち上がりエッジが急峻で、立ち
下がりエッジが緩やかな信号となる。インバータINV
3、遅延素子D3、およびインバータINV4、遅延素
子D4の出力信号3A,3B,4A,4Bは、上述した
インバータおよび遅延素子とほぼ同様になる。
比較回路により基準電圧Vref と比較して、出力信号1
Bのレベルが基準電圧Vref より高いとき、比較結果が
ハイレベルに保持され、逆に出力信号1Bのレベルが基
準電圧Vref より低いとき、比較結果がローレベルに保
持される。比較結果がインバータINV1に入力され、
インバータINV1の出力信号2Aは、図示のようにな
る。また、遅延素子D2の出力信号2Bは、入力信号2
Aに応じて変化して、立ち上がりエッジが急峻で、立ち
下がりエッジが緩やかな信号となる。インバータINV
3、遅延素子D3、およびインバータINV4、遅延素
子D4の出力信号3A,3B,4A,4Bは、上述した
インバータおよび遅延素子とほぼ同様になる。
【0066】図13に示すように、バッファBUF1の
出力信号1A、インバータINV2の出力信号3Aは、
デューティ比1:1のクロック信号とする。また、イン
バータINV1およびインバータINV3の出力信号2
A,4Aは、それぞれデューティ比1:3のクロック信
号となる。
出力信号1A、インバータINV2の出力信号3Aは、
デューティ比1:1のクロック信号とする。また、イン
バータINV1およびインバータINV3の出力信号2
A,4Aは、それぞれデューティ比1:3のクロック信
号となる。
【0067】さらに、本例の発振回路において、遅延素
子D1〜D4の入力信号1A〜4Aにおいて、信号がロ
ーレベルの期間が最低でも2td であり、前述したよう
に、遅延素子の入力信号のローレベル期間が2td 以上
に保持されている場合、発振回路によりジッタのない安
定した発振信号が得られる。このため、本例の発振回路
により、安定したクロック信号が生成できる。
子D1〜D4の入力信号1A〜4Aにおいて、信号がロ
ーレベルの期間が最低でも2td であり、前述したよう
に、遅延素子の入力信号のローレベル期間が2td 以上
に保持されている場合、発振回路によりジッタのない安
定した発振信号が得られる。このため、本例の発振回路
により、安定したクロック信号が生成できる。
【0068】図14〜19は、5段の反転または非反転
遅延回路により構成された発振回路の回路例およびそれ
ぞれの発振回路における動作時の波形を示している。以
下、これらの図を参照しつつ、それぞれの構成および動
作について説明する。
遅延回路により構成された発振回路の回路例およびそれ
ぞれの発振回路における動作時の波形を示している。以
下、これらの図を参照しつつ、それぞれの構成および動
作について説明する。
【0069】図14は5段の反転遅延回路により構成さ
れた発振回路の回路図である。図示のよう、インバータ
INV1,INV2,…,INV5およびこれらのイン
バータの出力側に接続されている遅延素子D1,D2,
…,D5により構成された5段の反転遅延回路がリング
状に接続され、発振回路が構成されている。ここで、イ
ンバータINV1〜INV5の出力信号をそれぞれ1A
〜5A、遅延素子D1〜D5の出力信号をそれぞれ1B
〜5Bとすると、発振回路動作時に、これらの信号の波
形は図15に示す波形図の通りである。
れた発振回路の回路図である。図示のよう、インバータ
INV1,INV2,…,INV5およびこれらのイン
バータの出力側に接続されている遅延素子D1,D2,
…,D5により構成された5段の反転遅延回路がリング
状に接続され、発振回路が構成されている。ここで、イ
ンバータINV1〜INV5の出力信号をそれぞれ1A
〜5A、遅延素子D1〜D5の出力信号をそれぞれ1B
〜5Bとすると、発振回路動作時に、これらの信号の波
形は図15に示す波形図の通りである。
【0070】以下、図14および図15を参照しつつ、
本例の発振回路の動作について説明する。図示のよう
に、インバータINV1の出力信号1Aがローレベルの
とき、遅延素子D1において、キャパシタが充電状態に
あり、出力信号1Bがローレベルに保持されている。信
号1Aがローレベルからハイレベルに切り換わったと
き、遅延素子D1におけるキャパシタが放電し、出力信
号1Bは急峻に立ち上がる。そして、インバータINV
1の出力信号1Aがハイレベルからローレベルに切り換
わったとき、遅延素子D1のキャパシタが充電され、遅
延素子D1の出力信号1Bは緩やかに立ち下がってい
く。
本例の発振回路の動作について説明する。図示のよう
に、インバータINV1の出力信号1Aがローレベルの
とき、遅延素子D1において、キャパシタが充電状態に
あり、出力信号1Bがローレベルに保持されている。信
号1Aがローレベルからハイレベルに切り換わったと
き、遅延素子D1におけるキャパシタが放電し、出力信
号1Bは急峻に立ち上がる。そして、インバータINV
1の出力信号1Aがハイレベルからローレベルに切り換
わったとき、遅延素子D1のキャパシタが充電され、遅
延素子D1の出力信号1Bは緩やかに立ち下がってい
く。
【0071】遅延素子D1の出力信号1Bが、例えば、
比較回路により、基準電圧Vref と比較される。出力信
号1Bのレベルが基準電圧Vref より高いとき、比較結
果がハイレベルに保持され、逆に出力信号1Bのレベル
が基準電圧Vref より低いとき、比較結果がローレベル
に保持される。比較結果がインバータINV2に入力さ
れ、インバータINV2の出力信号2Aは、図示のよう
になる。また、遅延素子D2の出力信号2Bは、入力信
号2Aに応じて変化して、立ち上がりエッジが急峻で、
立ち下がりエッジが緩やかな信号となる。
比較回路により、基準電圧Vref と比較される。出力信
号1Bのレベルが基準電圧Vref より高いとき、比較結
果がハイレベルに保持され、逆に出力信号1Bのレベル
が基準電圧Vref より低いとき、比較結果がローレベル
に保持される。比較結果がインバータINV2に入力さ
れ、インバータINV2の出力信号2Aは、図示のよう
になる。また、遅延素子D2の出力信号2Bは、入力信
号2Aに応じて変化して、立ち上がりエッジが急峻で、
立ち下がりエッジが緩やかな信号となる。
【0072】インバータINV3,INV4,INV5
および遅延素子D3,D4,D5の出力信号3A,4
A,5Aおよび3B,4B,5Bは、上述したインバー
タおよび遅延素子とほぼ同様になる。
および遅延素子D3,D4,D5の出力信号3A,4
A,5Aおよび3B,4B,5Bは、上述したインバー
タおよび遅延素子とほぼ同様になる。
【0073】図15に示すように、発振回路の各インバ
ータINV1〜INV5の出力端子からデューティ比
2:3のクロック信号が得られる。即ち、各遅延素子D
1〜D5に入力された信号のローレベルの期間は3td
である。このため、本例の発振回路により安定した発振
動作が行われ、ジッタのない安定したクロック信号が生
成される。
ータINV1〜INV5の出力端子からデューティ比
2:3のクロック信号が得られる。即ち、各遅延素子D
1〜D5に入力された信号のローレベルの期間は3td
である。このため、本例の発振回路により安定した発振
動作が行われ、ジッタのない安定したクロック信号が生
成される。
【0074】図16は2段の非反転遅延回路と3段の反
転遅延回路により構成されている発振回路の回路図を示
している。図示のように、本例の発振回路は、バッファ
BUF1,BUF2と遅延素子D1,D3からなる非反
転遅延回路およびインバータINV1,INV2,IN
V3と遅延素子D2,D4,D5からなる反転遅延回路
により構成されている。これらの非反転および反転遅延
回路はリング状に接続され、発振回路が構成されてい
る。
転遅延回路により構成されている発振回路の回路図を示
している。図示のように、本例の発振回路は、バッファ
BUF1,BUF2と遅延素子D1,D3からなる非反
転遅延回路およびインバータINV1,INV2,IN
V3と遅延素子D2,D4,D5からなる反転遅延回路
により構成されている。これらの非反転および反転遅延
回路はリング状に接続され、発振回路が構成されてい
る。
【0075】具体的に、バッファBUF1の出力端子は
遅延素子D1の入力端子に接続され、遅延素子D1の出
力端子はインバータINV1の入力端子に接続されてい
る。インバータINV1の出力端子は遅延素子D2の入
力端子に接続され、遅延素子D2の出力端子はバッファ
BUF2の入力端子に接続され、バッファBUF2の出
力端子は遅延素子D3の入力端子に接続されている。遅
延素子D3の出力端子はインバータINV2の入力端子
に接続され、インバータINV2の出力端子は遅延素子
D4の入力端子に接続されている。遅延素子D4の出力
端子はインバータINV3の入力端子に接続され、イン
バータINV3の出力端子は遅延素子D5の入力端子に
接続されている。そして、遅延素子D5の出力端子はバ
ッファBUF1の入力端子に接続され、リング状の発振
回路が構成されている。
遅延素子D1の入力端子に接続され、遅延素子D1の出
力端子はインバータINV1の入力端子に接続されてい
る。インバータINV1の出力端子は遅延素子D2の入
力端子に接続され、遅延素子D2の出力端子はバッファ
BUF2の入力端子に接続され、バッファBUF2の出
力端子は遅延素子D3の入力端子に接続されている。遅
延素子D3の出力端子はインバータINV2の入力端子
に接続され、インバータINV2の出力端子は遅延素子
D4の入力端子に接続されている。遅延素子D4の出力
端子はインバータINV3の入力端子に接続され、イン
バータINV3の出力端子は遅延素子D5の入力端子に
接続されている。そして、遅延素子D5の出力端子はバ
ッファBUF1の入力端子に接続され、リング状の発振
回路が構成されている。
【0076】ここで、バッファBUF1の出力信号を1
A、インバータINV1の出力信号を2A、バッファB
UF2の出力信号を3A、インバータINV2,INV
3の出力信号をそれぞれ4A,5Aとして、さらに遅延
素子D1〜D5の出力信号をそれぞれ1B〜5Bとする
と、発振回路動作時のこれらの信号の波形を図17に示
している。以下、図17の波形図を参照しつつ、本例の
発振回路の動作について説明する。
A、インバータINV1の出力信号を2A、バッファB
UF2の出力信号を3A、インバータINV2,INV
3の出力信号をそれぞれ4A,5Aとして、さらに遅延
素子D1〜D5の出力信号をそれぞれ1B〜5Bとする
と、発振回路動作時のこれらの信号の波形を図17に示
している。以下、図17の波形図を参照しつつ、本例の
発振回路の動作について説明する。
【0077】図示のように、バッファBUF1の出力信
号1Aがハイレベルのとき、遅延素子D1において、キ
ャパシタが放電状態にあり、出力信号1Bがハイレベル
に保持されている。信号1Aがハイレベルからローレベ
ルに切り換わったとき、遅延素子D1におけるキャパシ
タが充電し、出力信号1Bは緩やかに立ち下がる。そし
て、バッファBUF1の出力信号1Aがローレベルから
ハイレベルに切り換わったとき、遅延素子D1のキャパ
シタが急速に放電し、遅延素子D1の出力信号1Bは急
峻な立ち上がりエッジで上昇する。
号1Aがハイレベルのとき、遅延素子D1において、キ
ャパシタが放電状態にあり、出力信号1Bがハイレベル
に保持されている。信号1Aがハイレベルからローレベ
ルに切り換わったとき、遅延素子D1におけるキャパシ
タが充電し、出力信号1Bは緩やかに立ち下がる。そし
て、バッファBUF1の出力信号1Aがローレベルから
ハイレベルに切り換わったとき、遅延素子D1のキャパ
シタが急速に放電し、遅延素子D1の出力信号1Bは急
峻な立ち上がりエッジで上昇する。
【0078】遅延素子D1の出力信号1Bが、例えば、
比較回路により、基準電圧Vref と比較される。出力信
号1Bのレベルが基準電圧Vref より高いとき、比較結
果がハイレベルに保持され、逆に出力信号1Bのレベル
が基準電圧Vref より低いとき、比較結果がローレベル
に保持される。比較結果がインバータINV1に入力さ
れ、インバータINV1の出力信号2Aは、図17に示
すようになる。また、遅延素子D2の出力信号2Bは、
入力信号2Aに応じて変化して、立ち上がりエッジが急
峻で、立ち下がりエッジが緩やかな信号となる。
比較回路により、基準電圧Vref と比較される。出力信
号1Bのレベルが基準電圧Vref より高いとき、比較結
果がハイレベルに保持され、逆に出力信号1Bのレベル
が基準電圧Vref より低いとき、比較結果がローレベル
に保持される。比較結果がインバータINV1に入力さ
れ、インバータINV1の出力信号2Aは、図17に示
すようになる。また、遅延素子D2の出力信号2Bは、
入力信号2Aに応じて変化して、立ち上がりエッジが急
峻で、立ち下がりエッジが緩やかな信号となる。
【0079】遅延素子D2の出力側に接続されているバ
ッファBUF2、インバータINV2,INV3、遅延
素子D3,D4,D5の出力信号3A,4A,5Aおよ
び3B,4B,5Bは、上述したバッファBUF1、イ
ンバータINV1および遅延素子D1,D2とほぼ同様
になる。
ッファBUF2、インバータINV2,INV3、遅延
素子D3,D4,D5の出力信号3A,4A,5Aおよ
び3B,4B,5Bは、上述したバッファBUF1、イ
ンバータINV1および遅延素子D1,D2とほぼ同様
になる。
【0080】図17に示すように、発振回路の各バッフ
ァBUF1,BUF2およびインバータINV1,IN
V2,INV3の出力端子からそれぞれデューティ比
1:4、2:3および3:2のクロック信号が得られ
る。即ち、各遅延素子D1〜D5に入力された信号のロ
ーレベルの期間は最小でも2td である。このため、本
例の発振回路により安定した発振動作が行われ、ジッタ
のない安定したクロック信号が生成される。
ァBUF1,BUF2およびインバータINV1,IN
V2,INV3の出力端子からそれぞれデューティ比
1:4、2:3および3:2のクロック信号が得られ
る。即ち、各遅延素子D1〜D5に入力された信号のロ
ーレベルの期間は最小でも2td である。このため、本
例の発振回路により安定した発振動作が行われ、ジッタ
のない安定したクロック信号が生成される。
【0081】図18は2段の非反転遅延回路と3段の反
転遅延回路により構成されている発振回路のもう一つの
例を示す回路図を示している。図示のように、本例の発
振回路の構成要素は、図16に示す発振回路と同じであ
るが、反転および非反転遅延回路の接続は図16の例と
異なる。本例では、2段の非反転遅延回路が直列接続さ
れ、また3段の反転遅延回路も直列接続されている。
転遅延回路により構成されている発振回路のもう一つの
例を示す回路図を示している。図示のように、本例の発
振回路の構成要素は、図16に示す発振回路と同じであ
るが、反転および非反転遅延回路の接続は図16の例と
異なる。本例では、2段の非反転遅延回路が直列接続さ
れ、また3段の反転遅延回路も直列接続されている。
【0082】図示のように、バッファBUF1の出力端
子は遅延素子D1の入力端子に接続され、遅延素子D1
の出力端子はバッファBUF2の入力端子に接続され、
バッファBUF2の出力端子は遅延素子D2の入力端子
に接続されている。遅延素子D2の出力端子はインバー
タINV1の入力端子に接続され、インバータINV1
の出力端子は遅延素子D3の入力端子に接続され、遅延
素子D3の出力端子は、インバータINV2の入力端子
に接続されている。インバータINV2の出力端子は遅
延素子D4の入力端子に接続され、遅延素子D4の出力
端子はインバータINV3の入力端子に接続され、イン
バータINV3の出力端子は遅延素子D5の入力端子に
接続されている。さらに遅延素子D5の出力端子はバッ
ファBUF1の入力端子に接続され、リング状の発振回
路が構成されている。
子は遅延素子D1の入力端子に接続され、遅延素子D1
の出力端子はバッファBUF2の入力端子に接続され、
バッファBUF2の出力端子は遅延素子D2の入力端子
に接続されている。遅延素子D2の出力端子はインバー
タINV1の入力端子に接続され、インバータINV1
の出力端子は遅延素子D3の入力端子に接続され、遅延
素子D3の出力端子は、インバータINV2の入力端子
に接続されている。インバータINV2の出力端子は遅
延素子D4の入力端子に接続され、遅延素子D4の出力
端子はインバータINV3の入力端子に接続され、イン
バータINV3の出力端子は遅延素子D5の入力端子に
接続されている。さらに遅延素子D5の出力端子はバッ
ファBUF1の入力端子に接続され、リング状の発振回
路が構成されている。
【0083】ここで、バッファBUF1の出力信号を1
A、バッファBUF2の出力信号を2A、インバータI
NV1,INV2,INV3の出力信号をそれぞれ3
A,4A,5Aとして、遅延素子D1〜D5の出力信号
をそれぞれ1B〜5Bとすると、発振回路動作時のこれ
らの信号の波形を図19に示している。以下、図19の
波形図を参照しつつ、本例の発振回路の動作について説
明する。
A、バッファBUF2の出力信号を2A、インバータI
NV1,INV2,INV3の出力信号をそれぞれ3
A,4A,5Aとして、遅延素子D1〜D5の出力信号
をそれぞれ1B〜5Bとすると、発振回路動作時のこれ
らの信号の波形を図19に示している。以下、図19の
波形図を参照しつつ、本例の発振回路の動作について説
明する。
【0084】図示のように、バッファBUF1の出力信
号1Aがハイレベルのとき、遅延素子D1において、キ
ャパシタが放電状態にあり、出力信号1Bがハイレベル
に保持されている。信号1Aがハイレベルからローレベ
ルに切り換わったとき、遅延素子D1におけるキャパシ
タが充電し、出力信号1Bは緩やかに立ち下がる。そし
て、バッファBUF1の出力信号1Aがローレベルから
ハイレベルに切り換わったとき、遅延素子D1のキャパ
シタが急速に放電し、遅延素子D1の出力信号1Bは急
峻な立ち上がりエッジで上昇する。
号1Aがハイレベルのとき、遅延素子D1において、キ
ャパシタが放電状態にあり、出力信号1Bがハイレベル
に保持されている。信号1Aがハイレベルからローレベ
ルに切り換わったとき、遅延素子D1におけるキャパシ
タが充電し、出力信号1Bは緩やかに立ち下がる。そし
て、バッファBUF1の出力信号1Aがローレベルから
ハイレベルに切り換わったとき、遅延素子D1のキャパ
シタが急速に放電し、遅延素子D1の出力信号1Bは急
峻な立ち上がりエッジで上昇する。
【0085】遅延素子D1の出力信号1Bが、例えば、
比較回路により、基準電圧Vref と比較される。出力信
号1Bのレベルが基準電圧Vref より高いとき、比較結
果がハイレベルに保持され、逆に出力信号1Bのレベル
が基準電圧Vref より低いとき、比較結果がローレベル
に保持される。比較結果がバッファBUF2に入力さ
れ、バッファBUF2の出力信号2Aは、図19に示す
ようになる。また、遅延素子D2の出力信号2Bは、入
力信号2Aに応じて変化して、立ち上がりエッジが急峻
で、立ち下がりエッジが緩やかな信号となる。
比較回路により、基準電圧Vref と比較される。出力信
号1Bのレベルが基準電圧Vref より高いとき、比較結
果がハイレベルに保持され、逆に出力信号1Bのレベル
が基準電圧Vref より低いとき、比較結果がローレベル
に保持される。比較結果がバッファBUF2に入力さ
れ、バッファBUF2の出力信号2Aは、図19に示す
ようになる。また、遅延素子D2の出力信号2Bは、入
力信号2Aに応じて変化して、立ち上がりエッジが急峻
で、立ち下がりエッジが緩やかな信号となる。
【0086】遅延素子D2の出力側に接続されているイ
ンバータINV1,INV2,INV3、遅延素子D
3,D4,D5の出力信号3A,4A,5Aおよび3
B,4B,5Bは、上述したバッファBUF1,BUF
2および遅延素子D1,D2とほぼ同様であり、ただ
し、インバータは入力信号に対してその反転信号を出力
する。
ンバータINV1,INV2,INV3、遅延素子D
3,D4,D5の出力信号3A,4A,5Aおよび3
B,4B,5Bは、上述したバッファBUF1,BUF
2および遅延素子D1,D2とほぼ同様であり、ただ
し、インバータは入力信号に対してその反転信号を出力
する。
【0087】図19に示すように、発振回路の各バッフ
ァBUF1,BUF2およびインバータINV1,IN
V2,INV3の出力端子からデューティ比1:4、
2:3および3:2のクロック信号が得られる。即ち、
各遅延素子D1〜D5に入力された信号のローレベルの
期間は最小でも2td である。このため、本例の発振回
路により安定した発振動作が行われ、ジッタのない安定
したクロック信号が生成される。
ァBUF1,BUF2およびインバータINV1,IN
V2,INV3の出力端子からデューティ比1:4、
2:3および3:2のクロック信号が得られる。即ち、
各遅延素子D1〜D5に入力された信号のローレベルの
期間は最小でも2td である。このため、本例の発振回
路により安定した発振動作が行われ、ジッタのない安定
したクロック信号が生成される。
【0088】以下、図20〜24を参照しつつ、反転お
よび非反転遅延回路により構成されている3段、4段、
5段および6段の発振回路のそれぞれの構成例をまとめ
て示す。図20は、反転および非反転遅延回路の簡略し
た表示符号をそれぞれ示している。以下、これらの符号
を用いて、発振回路の構成例を図21〜24に示す。
よび非反転遅延回路により構成されている3段、4段、
5段および6段の発振回路のそれぞれの構成例をまとめ
て示す。図20は、反転および非反転遅延回路の簡略し
た表示符号をそれぞれ示している。以下、これらの符号
を用いて、発振回路の構成例を図21〜24に示す。
【0089】まず、図21は3段の反転遅延回路により
構成された発振回路の回路図である。なお、本回路例
は、図6に示す発振回路例と同様な構成を有する。前述
したように、3段の反転遅延回路により構成された発振
回路は、本発明の発振回路の中で最も簡単な構成であ
る。この発振回路により、デューティ比1:2のクロッ
ク信号が生成でき、且つ発振動作は安定に行われる。
構成された発振回路の回路図である。なお、本回路例
は、図6に示す発振回路例と同様な構成を有する。前述
したように、3段の反転遅延回路により構成された発振
回路は、本発明の発振回路の中で最も簡単な構成であ
る。この発振回路により、デューティ比1:2のクロッ
ク信号が生成でき、且つ発振動作は安定に行われる。
【0090】図22は1段の非反転遅延回路と3段の反
転遅延回路により構成された4段構成の発振回路の回路
図である。なお、本回路例は、図12に示す発振回路例
と同様な構成を有する。前述したように、1段の非反転
遅延回路と3段の反転遅延回路により構成された発振回
路によって、1:3および2:2の2種類のクロック信
号が生成でき、且つ発振動作は安定に行われる。
転遅延回路により構成された4段構成の発振回路の回路
図である。なお、本回路例は、図12に示す発振回路例
と同様な構成を有する。前述したように、1段の非反転
遅延回路と3段の反転遅延回路により構成された発振回
路によって、1:3および2:2の2種類のクロック信
号が生成でき、且つ発振動作は安定に行われる。
【0091】図23は5段の反転遅延回路または2段の
非反転遅延回路と3段の反転遅延回路により構成された
5段構成の発振回路の回路図である。図示のように、5
段構成の発振回路は全部で3通りの構成例があり、図5
(a),(b),(c)はそれぞれの構成を示してい
る。なお、これらの回路例は、それぞれ図14、図16
および図18に示す発振回路例と同様な構成を有する。
前述したように、これらの5段構成発振回路によって、
1:4、2:3および3:2の3種類のクロック信号が
生成でき、且つ発振動作は安定に行われる。
非反転遅延回路と3段の反転遅延回路により構成された
5段構成の発振回路の回路図である。図示のように、5
段構成の発振回路は全部で3通りの構成例があり、図5
(a),(b),(c)はそれぞれの構成を示してい
る。なお、これらの回路例は、それぞれ図14、図16
および図18に示す発振回路例と同様な構成を有する。
前述したように、これらの5段構成発振回路によって、
1:4、2:3および3:2の3種類のクロック信号が
生成でき、且つ発振動作は安定に行われる。
【0092】図24は6段構成の発振回路の5つの構成
例を示している。図24(a)は、1段の非反転遅延回
路と5段の反転遅延回路により構成された発振回路の回
路図であり、図24(b)〜(e)はそれぞれ3段の非
反転遅延回路と3段の反転遅延回路により構成された発
振回路の回路図である。図示のように、非反転および反
転遅延回路をそれぞれ3段ずつ用いて構成された発振回
路は、回路の構成要素の接続関係により、全部で4通り
の構成例がある。ここで、これらの発振回路の詳細の動
作について説明を省略する。ただし、これらの6段構成
の発振回路により、周期12td のクロック信号が生成
され、且つ、何れの構成例においても安定した発振動作
が得られる。
例を示している。図24(a)は、1段の非反転遅延回
路と5段の反転遅延回路により構成された発振回路の回
路図であり、図24(b)〜(e)はそれぞれ3段の非
反転遅延回路と3段の反転遅延回路により構成された発
振回路の回路図である。図示のように、非反転および反
転遅延回路をそれぞれ3段ずつ用いて構成された発振回
路は、回路の構成要素の接続関係により、全部で4通り
の構成例がある。ここで、これらの発振回路の詳細の動
作について説明を省略する。ただし、これらの6段構成
の発振回路により、周期12td のクロック信号が生成
され、且つ、何れの構成例においても安定した発振動作
が得られる。
【0093】第4実施形態 図25〜28は、本発明の発振回路の他の実施形態を示
す回路図および波形図である。以下、これらの図面を参
照しつつ、これらの回路例の構成および動作を説明す
る。なお、これまで説明した本発明の発振回路の各構成
例においては、各段の遅延素子の出力信号は基準電圧V
ref と比較して、比較結果を次段の入力信号として次段
に供給する。そして基準電圧Vref は、遅延素子の出力
信号の最大レベルの半分に設定されているが、本発明は
これに限定されるものではなく、比較回路における基準
電圧Vref のレベルは任意に設定できるものである。
す回路図および波形図である。以下、これらの図面を参
照しつつ、これらの回路例の構成および動作を説明す
る。なお、これまで説明した本発明の発振回路の各構成
例においては、各段の遅延素子の出力信号は基準電圧V
ref と比較して、比較結果を次段の入力信号として次段
に供給する。そして基準電圧Vref は、遅延素子の出力
信号の最大レベルの半分に設定されているが、本発明は
これに限定されるものではなく、比較回路における基準
電圧Vref のレベルは任意に設定できるものである。
【0094】図25は3段の反転遅延回路により構成さ
れた発振回路の回路図である。図示のように、本例の発
振回路はインバータINV1,INV2,INV3と遅
延素子DL1,DL2,DL3により構成されている。
これらのインバータおよび遅延素子はリング状に接続さ
れ、発振回路が構成されている。具体的に、インバータ
INV1の出力端子は、遅延素子DL1の入力端子に接
続され、遅延素子DL1の出力端子はインバータINV
2の入力端子に接続され、インバータINV2の出力端
子は遅延素子DL2の入力端子に接続され、遅延素子D
L2の出力端子は、インバータINV3の入力端子に接
続され、インバータINV3の出力端子は、遅延素子D
L3の入力端子に接続されている。さらに、遅延素子D
L3の出力端子はインバータINV1の入力端子に接続
され、リング状な発振回路が構成されている。
れた発振回路の回路図である。図示のように、本例の発
振回路はインバータINV1,INV2,INV3と遅
延素子DL1,DL2,DL3により構成されている。
これらのインバータおよび遅延素子はリング状に接続さ
れ、発振回路が構成されている。具体的に、インバータ
INV1の出力端子は、遅延素子DL1の入力端子に接
続され、遅延素子DL1の出力端子はインバータINV
2の入力端子に接続され、インバータINV2の出力端
子は遅延素子DL2の入力端子に接続され、遅延素子D
L2の出力端子は、インバータINV3の入力端子に接
続され、インバータINV3の出力端子は、遅延素子D
L3の入力端子に接続されている。さらに、遅延素子D
L3の出力端子はインバータINV1の入力端子に接続
され、リング状な発振回路が構成されている。
【0095】遅延素子DL1,DL2,DL3には、例
えば、それぞれ比較回路が設けられ、これらの比較回路
により、遅延素子の出力信号と基準電圧Vref1とが比較
され、比較結果に応じて出力信号のレベルが設定され
る。ここで、インバータINV1〜INV3の出力信号
を1A〜3Aとし、遅延素子DL1〜DL3の出力信号
を1B〜3Bとすると、本例の発振回路動作時の各信号
の波形を図26に示している。以下、図25および26
を参照しつつ、本例の発振回路の動作について説明す
る。
えば、それぞれ比較回路が設けられ、これらの比較回路
により、遅延素子の出力信号と基準電圧Vref1とが比較
され、比較結果に応じて出力信号のレベルが設定され
る。ここで、インバータINV1〜INV3の出力信号
を1A〜3Aとし、遅延素子DL1〜DL3の出力信号
を1B〜3Bとすると、本例の発振回路動作時の各信号
の波形を図26に示している。以下、図25および26
を参照しつつ、本例の発振回路の動作について説明す
る。
【0096】図示のように、インバータINV1の出力
信号1Aがハイレベルのとき、遅延素子DL1の出力信
号1Bもハイレベルに保持され、信号1Aの立ち下がり
エッジに応じて遅延素子DL1におけるキャパシタは充
電され、遅延素子DL1の出力信号は緩やかなに立ち下
がっていく。そして、インバータINV1の出力信号1
Aの立ち上がりエッジに応じて遅延素子DL1のキャパ
シタが放電し、遅延素子DL1の出力信号1Bは急峻な
立ち上がりエッジで上昇する。インバータINV2,I
NV3および遅延素子DL2,DL3において、上述し
たインバータINV1、遅延素子DL1とほぼ同様に動
作する。
信号1Aがハイレベルのとき、遅延素子DL1の出力信
号1Bもハイレベルに保持され、信号1Aの立ち下がり
エッジに応じて遅延素子DL1におけるキャパシタは充
電され、遅延素子DL1の出力信号は緩やかなに立ち下
がっていく。そして、インバータINV1の出力信号1
Aの立ち上がりエッジに応じて遅延素子DL1のキャパ
シタが放電し、遅延素子DL1の出力信号1Bは急峻な
立ち上がりエッジで上昇する。インバータINV2,I
NV3および遅延素子DL2,DL3において、上述し
たインバータINV1、遅延素子DL1とほぼ同様に動
作する。
【0097】図26に示すように、遅延素子DL1〜D
L3の出力信号と比較する基準電圧Vref1のレベルは、
これらの遅延素子の最大の出力レベルの半分ではなく、
それ以外の値に設定されている。例えば、遅延素子の出
力信号の最大レベルをVTPとすると、基準電圧Vref1の
レベルは、3VTP/4に設定され、即ち、最大レベルの
3/4に設定されている。
L3の出力信号と比較する基準電圧Vref1のレベルは、
これらの遅延素子の最大の出力レベルの半分ではなく、
それ以外の値に設定されている。例えば、遅延素子の出
力信号の最大レベルをVTPとすると、基準電圧Vref1の
レベルは、3VTP/4に設定され、即ち、最大レベルの
3/4に設定されている。
【0098】遅延素子の出力信号のレベルが基準電圧V
ref1より大きいとき、比較回路によりハイレベルの信号
が出力され、逆に遅延素子の出力信号のレベルが基準電
圧Vref1より小さいとき、比較回路によりローレベルの
信号が出力される。比較回路の出力信号は、次段の遅延
回路に入力され、インバータにより反転されてさらに次
段の遅延回路の遅延素子に入力される。
ref1より大きいとき、比較回路によりハイレベルの信号
が出力され、逆に遅延素子の出力信号のレベルが基準電
圧Vref1より小さいとき、比較回路によりローレベルの
信号が出力される。比較回路の出力信号は、次段の遅延
回路に入力され、インバータにより反転されてさらに次
段の遅延回路の遅延素子に入力される。
【0099】このように、比較回路における基準電圧V
ref1のレベルを変えることにより、発振回路の発振周波
数が変化する。本例のように、基準電圧Vref1が最大レ
ベルの半分より大きく設定することにより、遅延素子に
おける遅延時間が低減するので、発振回路の発振周期が
それに応じて低減し、即ち、発振周波数は大きくなる。
ref1のレベルを変えることにより、発振回路の発振周波
数が変化する。本例のように、基準電圧Vref1が最大レ
ベルの半分より大きく設定することにより、遅延素子に
おける遅延時間が低減するので、発振回路の発振周期が
それに応じて低減し、即ち、発振周波数は大きくなる。
【0100】以上、基準電圧のレベルが大きく設定する
場合について説明したが、以下、図27と28を参照し
つつ、基準電圧を低く設定する場合の発振回路の動作に
ついて説明する。図27に示すように、本例の発振回路
は、図25に示す発振回路例とほぼ同様に、3段の反転
遅延回路がリング状態に接続して構成されている。
場合について説明したが、以下、図27と28を参照し
つつ、基準電圧を低く設定する場合の発振回路の動作に
ついて説明する。図27に示すように、本例の発振回路
は、図25に示す発振回路例とほぼ同様に、3段の反転
遅延回路がリング状態に接続して構成されている。
【0101】反転遅延回路は、それぞれインバータIN
V1,INV2,INV3および遅延素子DM1,DM
2,DM3により構成されている。インバータINV1
の出力端子は、遅延素子DM1の入力端子に接続され、
遅延素子DM1の出力端子はインバータINV2の入力
端子に接続され、インバータINV2の出力端子は遅延
素子DM2の入力端子に接続され、遅延素子DL2の出
力端子は、インバータINV3の入力端子に接続され、
インバータINV3の出力端子は、遅延素子DM3の入
力端子に接続されている。さらに、遅延素子DM3の出
力端子はインバータINV1の入力端子に接続され、リ
ング状な発振回路が構成されている。
V1,INV2,INV3および遅延素子DM1,DM
2,DM3により構成されている。インバータINV1
の出力端子は、遅延素子DM1の入力端子に接続され、
遅延素子DM1の出力端子はインバータINV2の入力
端子に接続され、インバータINV2の出力端子は遅延
素子DM2の入力端子に接続され、遅延素子DL2の出
力端子は、インバータINV3の入力端子に接続され、
インバータINV3の出力端子は、遅延素子DM3の入
力端子に接続されている。さらに、遅延素子DM3の出
力端子はインバータINV1の入力端子に接続され、リ
ング状な発振回路が構成されている。
【0102】遅延素子DM1,DM2,DM3には、例
えば、それぞれ比較回路が設けられ、これらの比較回路
により、遅延素子の出力信号と基準電圧Vref1とが比較
され、比較結果に応じて出力信号のレベルが設定され
る。ここで、インバータINV1〜INV3の出力信号
を1A〜3Aとし、遅延素子DM1〜DM3の出力信号
を1B〜3Bとすると、本例の発振回路動作時の各信号
の波形を図28に示している。以下、図27および28
を参照しつつ、本例の発振回路の動作について説明す
る。
えば、それぞれ比較回路が設けられ、これらの比較回路
により、遅延素子の出力信号と基準電圧Vref1とが比較
され、比較結果に応じて出力信号のレベルが設定され
る。ここで、インバータINV1〜INV3の出力信号
を1A〜3Aとし、遅延素子DM1〜DM3の出力信号
を1B〜3Bとすると、本例の発振回路動作時の各信号
の波形を図28に示している。以下、図27および28
を参照しつつ、本例の発振回路の動作について説明す
る。
【0103】図示のように、インバータINV1の出力
信号1Aがハイレベルのとき、遅延素子DM1の出力信
号1Bもハイレベルに保持され、信号1Aの立ち下がり
エッジに応じて遅延素子DM1におけるキャパシタが充
電され、遅延素子DM1の出力信号は緩やかなに立ち下
がっていく。そして、インバータINV1の出力信号1
Aの立ち上がりエッジに応じて遅延素子DM1のキャパ
シタが放電し、遅延素子DM1の出力信号1Bは急峻な
立ち上がりエッジで上昇する。インバータINV2,I
NV3および遅延素子DM2,DM3において、上述し
たインバータINV1、遅延素子DM1とほぼ同様に動
作する。
信号1Aがハイレベルのとき、遅延素子DM1の出力信
号1Bもハイレベルに保持され、信号1Aの立ち下がり
エッジに応じて遅延素子DM1におけるキャパシタが充
電され、遅延素子DM1の出力信号は緩やかなに立ち下
がっていく。そして、インバータINV1の出力信号1
Aの立ち上がりエッジに応じて遅延素子DM1のキャパ
シタが放電し、遅延素子DM1の出力信号1Bは急峻な
立ち上がりエッジで上昇する。インバータINV2,I
NV3および遅延素子DM2,DM3において、上述し
たインバータINV1、遅延素子DM1とほぼ同様に動
作する。
【0104】図28に示すように、遅延素子の出力信号
の最大レベルをVTPとすると、遅延素子DM1〜DM3
の出力信号と比較する基準電圧Vref2のレベルは、例え
ば、VTP/4に設定され、即ち、最大レベルの1/4に
設定されている。
の最大レベルをVTPとすると、遅延素子DM1〜DM3
の出力信号と比較する基準電圧Vref2のレベルは、例え
ば、VTP/4に設定され、即ち、最大レベルの1/4に
設定されている。
【0105】遅延素子の出力信号のレベルが基準電圧V
ref2より大きいとき、比較回路によりハイレベルの信号
が出力され、逆に遅延素子の出力信号のレベルが基準電
圧Vref2より小さいとき、比較回路によりローレベルの
信号が出力される。比較回路の出力信号は、次段の遅延
回路に入力され、インバータにより反転されてさらに次
段の遅延回路の遅延素子に入力される。
ref2より大きいとき、比較回路によりハイレベルの信号
が出力され、逆に遅延素子の出力信号のレベルが基準電
圧Vref2より小さいとき、比較回路によりローレベルの
信号が出力される。比較回路の出力信号は、次段の遅延
回路に入力され、インバータにより反転されてさらに次
段の遅延回路の遅延素子に入力される。
【0106】このように、比較回路における基準電圧V
ref2のレベルを変えることにより、発振回路の発振周波
数が変化する。本例のように、基準電圧Vref2が最大レ
ベルの半分より小さく設定することにより、遅延素子に
おける遅延時間が増加するので、発振回路の発振周期が
それに応じて増加し、即ち、発振周波数が小さくなる。
ref2のレベルを変えることにより、発振回路の発振周波
数が変化する。本例のように、基準電圧Vref2が最大レ
ベルの半分より小さく設定することにより、遅延素子に
おける遅延時間が増加するので、発振回路の発振周期が
それに応じて増加し、即ち、発振周波数が小さくなる。
【0107】第5実施形態 図29〜31は、本発明に係る発振回路の第5の実施形
態を示す回路図および波形図である。以下、これらの図
面を参照しつつ、本実施形態の発振回路の構成および動
作を説明する。
態を示す回路図および波形図である。以下、これらの図
面を参照しつつ、本実施形態の発振回路の構成および動
作を説明する。
【0108】図29は、3段の反転遅延回路からなる発
振回路の等価回路を示している。図示のように、本例の
発振回路は、3段の反転遅延回路DN1,DN2,DN
3およびこれらの反転遅延回路に必要な駆動電圧を供給
する駆動回路DV1により構成されている。
振回路の等価回路を示している。図示のように、本例の
発振回路は、3段の反転遅延回路DN1,DN2,DN
3およびこれらの反転遅延回路に必要な駆動電圧を供給
する駆動回路DV1により構成されている。
【0109】反転遅延回路DN1,DN2,DN3はリ
ング状に接続されており、反転遅延回路DN1の出力信
号が反転遅延回路DN2に入力され、反転遅延回路DN
2の出力信号が反転遅延回路DN3に入力される。さら
に、反転遅延回路DN3の出力信号が反転遅延回路DN
1の入力側にフィードバックされる。
ング状に接続されており、反転遅延回路DN1の出力信
号が反転遅延回路DN2に入力され、反転遅延回路DN
2の出力信号が反転遅延回路DN3に入力される。さら
に、反転遅延回路DN3の出力信号が反転遅延回路DN
1の入力側にフィードバックされる。
【0110】それぞれの反転遅延回路DN1,DN2,
DN3は、共通の電源電圧VCCを動作電圧として動作
し、且つこれらの反転遅延回路は、共通の接地電位GN
Dを利用している。駆動回路DV1は、それぞれの反転
遅延回路に必要な駆動電圧を提供する。
DN3は、共通の電源電圧VCCを動作電圧として動作
し、且つこれらの反転遅延回路は、共通の接地電位GN
Dを利用している。駆動回路DV1は、それぞれの反転
遅延回路に必要な駆動電圧を提供する。
【0111】図30は、図29に示す発振回路の具体的
な構成例を示している。図示のよう、本例の発振回路
は、リング状に接続されている反転遅延回路DN1,D
N2,DN3とこれらの回路に基準電圧Vref および駆
動電圧VB1,VB2を供給する駆動回路DV1により構成
されている。以下、図30を参照しながら、反転遅延回
路DN1,DN2,DN3および駆動回路DV1の各部
分の構成を説明する。
な構成例を示している。図示のよう、本例の発振回路
は、リング状に接続されている反転遅延回路DN1,D
N2,DN3とこれらの回路に基準電圧Vref および駆
動電圧VB1,VB2を供給する駆動回路DV1により構成
されている。以下、図30を参照しながら、反転遅延回
路DN1,DN2,DN3および駆動回路DV1の各部
分の構成を説明する。
【0112】駆動回路DV1は、抵抗素子R41,R4
2,…,R46およびnpnトランジスタQ41,Q4
2,…,Q46により構成されている。トランジスタQ
41は、そのベースがバイアス電圧VBIASの入力端子に
接続され、コレクタが電源電圧VCCの供給線に接続さ
れ、エミッタが抵抗素子R43を介して接地されてい
る。トランジスタQ42は、そのベースが発振回路の動
作制御電圧VCOの入力端子に接続され、コレクタが電源
電圧VCCの供給線に接続され、エミッタがトランジスタ
Q44のコレクタに接続されている。トランジスタQ4
4は、そのベースがトランジスタQ41のエミッタに接
続され、エミッタが抵抗素子R44を介して接地されて
いる。
2,…,R46およびnpnトランジスタQ41,Q4
2,…,Q46により構成されている。トランジスタQ
41は、そのベースがバイアス電圧VBIASの入力端子に
接続され、コレクタが電源電圧VCCの供給線に接続さ
れ、エミッタが抵抗素子R43を介して接地されてい
る。トランジスタQ42は、そのベースが発振回路の動
作制御電圧VCOの入力端子に接続され、コレクタが電源
電圧VCCの供給線に接続され、エミッタがトランジスタ
Q44のコレクタに接続されている。トランジスタQ4
4は、そのベースがトランジスタQ41のエミッタに接
続され、エミッタが抵抗素子R44を介して接地されて
いる。
【0113】抵抗素子R41,R42は電源電圧VCCの
供給線とトランジスタQ45のコレクタ間に並列に接続
されている。トランジスタQ45のベースがトランジス
タQ41のエミッタに接続され、エミッタが抵抗素子R
45を介して接地されている。
供給線とトランジスタQ45のコレクタ間に並列に接続
されている。トランジスタQ45のベースがトランジス
タQ41のエミッタに接続され、エミッタが抵抗素子R
45を介して接地されている。
【0114】トランジスタQ43は、そのベースがトラ
ンジスタQ45のコレクタに接続され、コレクタが電源
電圧VCCの供給線に接続され、エミッタがトランジスタ
Q46のコレクタに接続されている。さらに、トランジ
スタQ46は、そのベースがトランジスタQ41のエミ
ッタに接続され、エミッタが抵抗素子R46を介して接
地されている。
ンジスタQ45のコレクタに接続され、コレクタが電源
電圧VCCの供給線に接続され、エミッタがトランジスタ
Q46のコレクタに接続されている。さらに、トランジ
スタQ46は、そのベースがトランジスタQ41のエミ
ッタに接続され、エミッタが抵抗素子R46を介して接
地されている。
【0115】このように構成されている駆動回路DV1
において、動作制御電圧VCOおよびバイアス電圧VBIAS
がそれぞれ所定のレベル、例えば、トランジスタQ42
およびトランジスタQ41を導通しうるレベルに保持さ
れている場合に、トランジスタQ41およびQ42のエ
ミッタ電圧は、それぞれバイアス電圧VBIASおよび動作
制御電圧VCOのレベルに応じて設定される。
において、動作制御電圧VCOおよびバイアス電圧VBIAS
がそれぞれ所定のレベル、例えば、トランジスタQ42
およびトランジスタQ41を導通しうるレベルに保持さ
れている場合に、トランジスタQ41およびQ42のエ
ミッタ電圧は、それぞれバイアス電圧VBIASおよび動作
制御電圧VCOのレベルに応じて設定される。
【0116】ここで、トランジスタQ41,Q42のベ
ース−エミッタ間電圧をそれぞれVBE1 ,VBE2 とする
と、トランジスタQ41,Q42が導通状態(オン状
態)にある場合に、トランジスタQ41,Q42のエミ
ッタ電圧VB1,VB2はそれぞれ次式により与えられる。
ース−エミッタ間電圧をそれぞれVBE1 ,VBE2 とする
と、トランジスタQ41,Q42が導通状態(オン状
態)にある場合に、トランジスタQ41,Q42のエミ
ッタ電圧VB1,VB2はそれぞれ次式により与えられる。
【0117】
【数3】 VB1=VBIAS−VBE1 VB2=VCO −VBE2 …(3)
【0118】電圧VB1は、トランジスタQ44,Q4
5,Q46のベースバイアス電圧としてそれぞれのトラ
ンジスタのベースに印加される。さらに、電圧VB1,V
B2はそれぞれ反転遅延回路DN1,DN2,DN3の駆
動電圧として、各反転遅延回路に供給される。
5,Q46のベースバイアス電圧としてそれぞれのトラ
ンジスタのベースに印加される。さらに、電圧VB1,V
B2はそれぞれ反転遅延回路DN1,DN2,DN3の駆
動電圧として、各反転遅延回路に供給される。
【0119】ベースバイアス電圧VB1および抵抗素子R
45,R46の抵抗値に応じて、トランジスタQ44,
Q45,Q46のコレクタ電流がそれぞれ決まる。トラ
ンジスタQ45のコレクタ電流および抵抗素子R41,
R42の抵抗値に応じて、トランジスタQ43のベース
電位が設定される。トランジスタQ43およびトランジ
スタQ46と抵抗素子R46からなる電流源により、エ
ミッタフォロワが構成されているので、トランジスタQ
43のベース電位に応じてそのエミッタ電位が決まる。
トランジスタQ43のエミッタ電位が基準電圧Vref と
して、反転遅延回路DN1,DN2,DN3にそれぞれ
供給される。
45,R46の抵抗値に応じて、トランジスタQ44,
Q45,Q46のコレクタ電流がそれぞれ決まる。トラ
ンジスタQ45のコレクタ電流および抵抗素子R41,
R42の抵抗値に応じて、トランジスタQ43のベース
電位が設定される。トランジスタQ43およびトランジ
スタQ46と抵抗素子R46からなる電流源により、エ
ミッタフォロワが構成されているので、トランジスタQ
43のベース電位に応じてそのエミッタ電位が決まる。
トランジスタQ43のエミッタ電位が基準電圧Vref と
して、反転遅延回路DN1,DN2,DN3にそれぞれ
供給される。
【0120】反転遅延回路DN1,DN2およびDN3
は、同じ構成を有しており、ここで、反転遅延回路DN
1の構成および動作を中心に説明する。反転遅延回路D
N1は、抵抗素子R11,R12、キャパシタC1およ
びnpnトランジスタQ11,Q12,Q13,Q1
4,Q15により構成されている。
は、同じ構成を有しており、ここで、反転遅延回路DN
1の構成および動作を中心に説明する。反転遅延回路D
N1は、抵抗素子R11,R12、キャパシタC1およ
びnpnトランジスタQ11,Q12,Q13,Q1
4,Q15により構成されている。
【0121】トランジスタQ11とQ12により差動増
幅回路が構成されている。トランジスタQ11のベース
が反転遅延回路DN3の出力端子に接続され、コレクタ
が抵抗素子R11を介して電源電圧VCCの供給線に接続
されている。トランジスタQ12のベースに駆動回路D
V1により生成された基準電圧Vref が印加され、その
コレクタが電源電圧VCCの供給線に接続されている。ト
ランジスタQ11のベースは反転遅延回路DN1の入力
端子を構成している。
幅回路が構成されている。トランジスタQ11のベース
が反転遅延回路DN3の出力端子に接続され、コレクタ
が抵抗素子R11を介して電源電圧VCCの供給線に接続
されている。トランジスタQ12のベースに駆動回路D
V1により生成された基準電圧Vref が印加され、その
コレクタが電源電圧VCCの供給線に接続されている。ト
ランジスタQ11のベースは反転遅延回路DN1の入力
端子を構成している。
【0122】トランジスタQ11とQ12のエミッタ同
士が接続され、接続点がトランジスタQ14のコレクタ
に接続されている。トランジスタQ14のベースに、駆
動回路DV1により生成された駆動電圧VB1が印加さ
れ、エミッタが抵抗素子R12を介して接地されてい
る。
士が接続され、接続点がトランジスタQ14のコレクタ
に接続されている。トランジスタQ14のベースに、駆
動回路DV1により生成された駆動電圧VB1が印加さ
れ、エミッタが抵抗素子R12を介して接地されてい
る。
【0123】トランジスタQ13のベースがトランジス
タQ11のコレクタに接続され、コレクタが電源電圧V
CCの供給線に接続されている。トランジスタQ13のエ
ミッタとトランジスタQ15のコレクタが接続され、そ
の接続点により反転遅延回路DN1の出力端子T01が構
成されている。
タQ11のコレクタに接続され、コレクタが電源電圧V
CCの供給線に接続されている。トランジスタQ13のエ
ミッタとトランジスタQ15のコレクタが接続され、そ
の接続点により反転遅延回路DN1の出力端子T01が構
成されている。
【0124】トランジスタQ15のベースに駆動回路D
V1により生成された駆動電圧VB2が印加され、エミッ
タが抵抗素子R13を介して接地されている。キャパシ
タC1の一方の電極が電源電圧VCCの供給線に接続さ
れ、他方の電極が反転遅延回路DN1の出力端子T01に
接続されている。
V1により生成された駆動電圧VB2が印加され、エミッ
タが抵抗素子R13を介して接地されている。キャパシ
タC1の一方の電極が電源電圧VCCの供給線に接続さ
れ、他方の電極が反転遅延回路DN1の出力端子T01に
接続されている。
【0125】このように、トランジスタQ14と抵抗素
子R12により、トランジスタQ11,Q12からなる
差動増幅回路に駆動電流を供給する電流源を構成し、同
じくトランジスタQ15と抵抗素子R13により、トラ
ンジスタQ13のエミッタに駆動電流を供給する電流源
を構成している。また、トランジスタQ13とそれに駆
動電流を供給する電流源とともにエミッタフォロワを構
成している。
子R12により、トランジスタQ11,Q12からなる
差動増幅回路に駆動電流を供給する電流源を構成し、同
じくトランジスタQ15と抵抗素子R13により、トラ
ンジスタQ13のエミッタに駆動電流を供給する電流源
を構成している。また、トランジスタQ13とそれに駆
動電流を供給する電流源とともにエミッタフォロワを構
成している。
【0126】キャパシタC1は、エミッタフォロワをな
すトランジスタQ13のオン/オフ状態に応じて充放電
動作を繰り返し、これに伴い反転遅延回路DN1の出力
端子T01の電位が変化する。
すトランジスタQ13のオン/オフ状態に応じて充放電
動作を繰り返し、これに伴い反転遅延回路DN1の出力
端子T01の電位が変化する。
【0127】以下、上述した構成を有する反転遅延回路
DN1の動作について、図30を参照しつつ説明する。
反転遅延回路DN3の出力信号S03が反転遅延回路DN
1の入力端子、即ち、トランジスタQ11のベースに入
力され、トランジスタQ11とQ12により構成されて
いる差動増幅回路により、入力信号S03と基準電圧V
ref のレベルが比較される。
DN1の動作について、図30を参照しつつ説明する。
反転遅延回路DN3の出力信号S03が反転遅延回路DN
1の入力端子、即ち、トランジスタQ11のベースに入
力され、トランジスタQ11とQ12により構成されて
いる差動増幅回路により、入力信号S03と基準電圧V
ref のレベルが比較される。
【0128】入力信号S03のレベルが基準電圧Vref よ
り高い場合、トランジスタQ14と抵抗素子R12から
なる電流源により発生された駆動電流I1 が差動増幅回
路のトランジスタQ11側に流れる。これに応じて、ト
ランジスタQ11のコレクタ電位がローレベルに保持さ
れ、エミッタフォロワを構成するトランジスタQ13が
オフ状態に保持される。
り高い場合、トランジスタQ14と抵抗素子R12から
なる電流源により発生された駆動電流I1 が差動増幅回
路のトランジスタQ11側に流れる。これに応じて、ト
ランジスタQ11のコレクタ電位がローレベルに保持さ
れ、エミッタフォロワを構成するトランジスタQ13が
オフ状態に保持される。
【0129】このため、トランジスタQ15と抵抗素子
R13からなる電流源により発生された駆動電流I2 に
より、キャパシタC1が充電される。これに伴い、反転
遅延回路DN1の出力端子T01の電位が徐々に低下す
る。
R13からなる電流源により発生された駆動電流I2 に
より、キャパシタC1が充電される。これに伴い、反転
遅延回路DN1の出力端子T01の電位が徐々に低下す
る。
【0130】一方の入力信号S03のレベルが低下し、例
えば、基準電圧Vref 以下になると、トランジスタQ1
1がオフ状態に切り替わり、トランジスタQ12がオン
状態になる。このため、駆動電流I1 がトランジスタQ
12側に流れる。これに応じて、トランジスタQ11の
コレクタ電位がハイレベル、例えば、電源電圧VCCまた
はそれに近いレベルに保持される。
えば、基準電圧Vref 以下になると、トランジスタQ1
1がオフ状態に切り替わり、トランジスタQ12がオン
状態になる。このため、駆動電流I1 がトランジスタQ
12側に流れる。これに応じて、トランジスタQ11の
コレクタ電位がハイレベル、例えば、電源電圧VCCまた
はそれに近いレベルに保持される。
【0131】このとき、エミッタフォロワを構成するト
ランジスタQ13がオン状態になり、これに応じて充電
されたキャパシタC1はトランジスタQ13を介して放
電し、反転遅延回路DN1の出力端子T01の電位が急速
に上昇し、VCC−Vf に達する。
ランジスタQ13がオン状態になり、これに応じて充電
されたキャパシタC1はトランジスタQ13を介して放
電し、反転遅延回路DN1の出力端子T01の電位が急速
に上昇し、VCC−Vf に達する。
【0132】反転遅延回路DN2およびDN3は、反転
遅延回路DN1と同じ構成を有するので、それぞれの動
作も上述した反転遅延回路DN1とほぼ同様である。反
転遅延回路DN1の出力信号S01が反転遅延回路DN2
に入力され、反転遅延回路DN2の出力信号S02が反転
遅延回路DN3に入力される。さらに、反転遅延回路D
N3の出力信号S03が反転遅延回路DN1の入力端子に
フィードバックされるので、リング状の発振回路が構成
される。
遅延回路DN1と同じ構成を有するので、それぞれの動
作も上述した反転遅延回路DN1とほぼ同様である。反
転遅延回路DN1の出力信号S01が反転遅延回路DN2
に入力され、反転遅延回路DN2の出力信号S02が反転
遅延回路DN3に入力される。さらに、反転遅延回路D
N3の出力信号S03が反転遅延回路DN1の入力端子に
フィードバックされるので、リング状の発振回路が構成
される。
【0133】図31は、反転遅延回路DN1の入力信
号、即ち反転遅延回路DN3の出力信号S03、反転遅延
回路DN1の出力信号S01および反転遅延回路DN2の
出力信号S02の波形を示す波形図である。以下、図31
を参照しながら、本実施形態の発振回路の動作について
説明する。
号、即ち反転遅延回路DN3の出力信号S03、反転遅延
回路DN1の出力信号S01および反転遅延回路DN2の
出力信号S02の波形を示す波形図である。以下、図31
を参照しながら、本実施形態の発振回路の動作について
説明する。
【0134】図示のように、反転遅延回路DN1におい
て、入力信号S03がローレベルに保持されているとき、
反転遅延回路DN1の出力信号S01がハイレベルに保持
される。入力信号S03のレベルが上昇し基準電圧Vref
に達したとき、キャパシタC1は充電しはじめる。出力
信号S01がキャパシタC1の充電に伴い、徐々に降下す
る。
て、入力信号S03がローレベルに保持されているとき、
反転遅延回路DN1の出力信号S01がハイレベルに保持
される。入力信号S03のレベルが上昇し基準電圧Vref
に達したとき、キャパシタC1は充電しはじめる。出力
信号S01がキャパシタC1の充電に伴い、徐々に降下す
る。
【0135】反転遅延回路DN1の出力信号S01のレベ
ルが基準電圧Vref 以下になると、反転遅延回路DN2
において、キャパシタC2が放電するので、出力信号S
02が急速に上昇する。図31に示すように、ここで、反
転遅延回路DN1の出力信号S01のレベルが降下しはじ
めてから、基準電圧Vref に達するまでの時間TD1を反
転遅延回路DN1の遅延時間とする。
ルが基準電圧Vref 以下になると、反転遅延回路DN2
において、キャパシタC2が放電するので、出力信号S
02が急速に上昇する。図31に示すように、ここで、反
転遅延回路DN1の出力信号S01のレベルが降下しはじ
めてから、基準電圧Vref に達するまでの時間TD1を反
転遅延回路DN1の遅延時間とする。
【0136】反転遅延回路DN3において、入力信号S
02のレベルが基準電圧Vref を越えたとき、キャパシタ
C3が充電される。これに伴って、出力信号S03のレベ
ルが徐々に降下する。そして、信号S03がレベルが基準
電圧Vref により低くなったとき、反転遅延回路DN1
において、キャパシタC1が放電を開始するので、出力
信号S10が急速に上昇する。ここで、反転遅延回路DN
3の出力信号S03が降下しはじめてから、基準電圧V
ref に達するでの時間TD3を反転遅延回路DN3の遅延
時間とする。
02のレベルが基準電圧Vref を越えたとき、キャパシタ
C3が充電される。これに伴って、出力信号S03のレベ
ルが徐々に降下する。そして、信号S03がレベルが基準
電圧Vref により低くなったとき、反転遅延回路DN1
において、キャパシタC1が放電を開始するので、出力
信号S10が急速に上昇する。ここで、反転遅延回路DN
3の出力信号S03が降下しはじめてから、基準電圧V
ref に達するでの時間TD3を反転遅延回路DN3の遅延
時間とする。
【0137】さらに、反転遅延回路DN1の出力信号S
01の上昇に伴い、反転遅延回路DN2のキャパシタC2
が充電され、出力信号S02が徐々に低下する。反転遅延
回路DN2の出力信号S02が基準電圧Vref 以下になる
と、反転遅延回路DN3において、キャパシタC1が放
電し、これに伴い出力信号S03が急速に上昇する。反転
遅延回路DN2の出力信号S02が降下しはじめてから、
基準電圧Vref に達するまでの時間TD2を反転遅延回路
DN2の遅延時間とする。
01の上昇に伴い、反転遅延回路DN2のキャパシタC2
が充電され、出力信号S02が徐々に低下する。反転遅延
回路DN2の出力信号S02が基準電圧Vref 以下になる
と、反転遅延回路DN3において、キャパシタC1が放
電し、これに伴い出力信号S03が急速に上昇する。反転
遅延回路DN2の出力信号S02が降下しはじめてから、
基準電圧Vref に達するまでの時間TD2を反転遅延回路
DN2の遅延時間とする。
【0138】各反転遅延回路DN1,DN2,DN3に
おいて、上述した動作が繰り返して行なわれるので、例
えば、反転遅延回路DN3の出力端子T03から発振信号
SOS C が得られる。
おいて、上述した動作が繰り返して行なわれるので、例
えば、反転遅延回路DN3の出力端子T03から発振信号
SOS C が得られる。
【0139】反転遅延回路DN1,DN2,DN3の同
じ構成部分を同性能を持つ回路素子により構成する場合
に、例えば、各反転遅延回路にあるキャパシタC1,C
2およびC3が同じ容量値のキャパシタを使用し、同様
に他の抵抗素子およびトランジスタの寸法を同じく設定
する場合に、反転遅延回路DN1,DN2およびDN3
の遅延時間TD1,TD2,TD3はほぼ同じくなる。これら
の反転遅延回路の遅延時間をともにTD とすると、発振
回路により発生された発振信号SOSC の周波数f
OSC は、次式により与えられる。
じ構成部分を同性能を持つ回路素子により構成する場合
に、例えば、各反転遅延回路にあるキャパシタC1,C
2およびC3が同じ容量値のキャパシタを使用し、同様
に他の抵抗素子およびトランジスタの寸法を同じく設定
する場合に、反転遅延回路DN1,DN2およびDN3
の遅延時間TD1,TD2,TD3はほぼ同じくなる。これら
の反転遅延回路の遅延時間をともにTD とすると、発振
回路により発生された発振信号SOSC の周波数f
OSC は、次式により与えられる。
【0140】
【数4】 fOSC =1/(6・TD ) …(4)
【0141】以上説明したように、本実施形態によれ
ば、反転遅延回路DN1,DN2,DN3をリング状に
接続して発振回路を構成し、駆動回路DV1により各反
転遅延回路に駆動用電圧VB1,VB2を供給し、これに応
じて各反転遅延回路は、入力信号を反転して、さらにそ
の立ち上がりエッジに対して所定の遅延時間TD を遅延
して次段の反転遅延回路に入力するので、リング状の発
振回路を構成でき、所定の周波数を有する発振信号を獲
得できる。なお、以上の説明では、3段の反転遅延回路
をリング状に接続して構成された発振回路を例とした
が、本発明はこれに限定されるものではなく、それ以上
の奇数段の反転遅延回路を用いてリング状に接続するこ
とにより、同じ原理で発振回路を構成できることはいう
までもない。
ば、反転遅延回路DN1,DN2,DN3をリング状に
接続して発振回路を構成し、駆動回路DV1により各反
転遅延回路に駆動用電圧VB1,VB2を供給し、これに応
じて各反転遅延回路は、入力信号を反転して、さらにそ
の立ち上がりエッジに対して所定の遅延時間TD を遅延
して次段の反転遅延回路に入力するので、リング状の発
振回路を構成でき、所定の周波数を有する発振信号を獲
得できる。なお、以上の説明では、3段の反転遅延回路
をリング状に接続して構成された発振回路を例とした
が、本発明はこれに限定されるものではなく、それ以上
の奇数段の反転遅延回路を用いてリング状に接続するこ
とにより、同じ原理で発振回路を構成できることはいう
までもない。
【0142】第6実施形態 図32〜35は、本発明に係る発振回路の第6の実施形
態を示す回路図および波形図である。以下、これらの図
面を参照しつつ、本実施形態の発振回路の構成および動
作を説明する。
態を示す回路図および波形図である。以下、これらの図
面を参照しつつ、本実施形態の発振回路の構成および動
作を説明する。
【0143】図32は、3段の反転遅延回路からなる発
振回路の等価回路を示している。図示のように、本例の
発振回路は、3段の反転遅延回路DP1,DP2,DP
3およびこれらの反転遅延回路に必要な駆動電圧を供給
する駆動回路DV2により構成されている。
振回路の等価回路を示している。図示のように、本例の
発振回路は、3段の反転遅延回路DP1,DP2,DP
3およびこれらの反転遅延回路に必要な駆動電圧を供給
する駆動回路DV2により構成されている。
【0144】反転遅延回路DP1,DP2,DP3はリ
ング状に接続されており、反転遅延回路DP1の出力信
号が反転遅延回路DP2に入力され、反転遅延回路DP
2の出力信号が反転遅延回路DP3に入力される。さら
に、反転遅延回路DP3の出力信号が反転遅延回路DP
1の入力側にフィードバックされる。
ング状に接続されており、反転遅延回路DP1の出力信
号が反転遅延回路DP2に入力され、反転遅延回路DP
2の出力信号が反転遅延回路DP3に入力される。さら
に、反転遅延回路DP3の出力信号が反転遅延回路DP
1の入力側にフィードバックされる。
【0145】本実施形態の発振回路は、図29に示す第
5の実施形態に較べると、リング状に接続されている各
反転遅延回路DP1,DP2,DP3はそれぞれ独立に
電源電圧VCCおよび共通電位、例えば、接地電位GND
の供給を受けて、さらに、駆動回路DV2により、各反
転遅延回路は、それぞれ駆動用電圧を受けている。これ
によって、各反転遅延回路間の相互干渉によるノイズの
発生を抑制でき、それにより生じたジッタを抑制でき、
ジッタの少ない発振回路を構成することができる。
5の実施形態に較べると、リング状に接続されている各
反転遅延回路DP1,DP2,DP3はそれぞれ独立に
電源電圧VCCおよび共通電位、例えば、接地電位GND
の供給を受けて、さらに、駆動回路DV2により、各反
転遅延回路は、それぞれ駆動用電圧を受けている。これ
によって、各反転遅延回路間の相互干渉によるノイズの
発生を抑制でき、それにより生じたジッタを抑制でき、
ジッタの少ない発振回路を構成することができる。
【0146】図33は、図32に示す発振回路の具体的
な構成例を示す回路図である。図示のように、本例の発
振回路において、3段の反転遅延回路DP1,DP2,
DP3はリング状に接続され、各反転遅延回路の電源電
圧供給線および接地線が、それぞれ独立に設けられてい
る。さらに、それぞれの反転遅延回路に、駆動回路DV
2により、それぞれ独立に駆動電圧が供給される。
な構成例を示す回路図である。図示のように、本例の発
振回路において、3段の反転遅延回路DP1,DP2,
DP3はリング状に接続され、各反転遅延回路の電源電
圧供給線および接地線が、それぞれ独立に設けられてい
る。さらに、それぞれの反転遅延回路に、駆動回路DV
2により、それぞれ独立に駆動電圧が供給される。
【0147】まず、駆動回路DV2の構成および動作に
ついて説明する。図示のように、駆動回路DV2は、n
pnトランジスタQ51,Q52,…,Q58および抵
抗素子R51,R52,R53,R54により構成され
ている。トランジスタQ51のコレクタが電源電圧VCC
の供給線に接続され、ベースがバイアス電圧VBIASの入
力端子に接続され、エミッタが抵抗素子R51を介して
接地されている。
ついて説明する。図示のように、駆動回路DV2は、n
pnトランジスタQ51,Q52,…,Q58および抵
抗素子R51,R52,R53,R54により構成され
ている。トランジスタQ51のコレクタが電源電圧VCC
の供給線に接続され、ベースがバイアス電圧VBIASの入
力端子に接続され、エミッタが抵抗素子R51を介して
接地されている。
【0148】トランジスタQ56,Q57,Q58のベ
ースがトランジスタQ51のエミッタに共通に接続さ
れ、エミッタがそれぞれ抵抗素子R52,R53,R5
4を介して接地されている。
ースがトランジスタQ51のエミッタに共通に接続さ
れ、エミッタがそれぞれ抵抗素子R52,R53,R5
4を介して接地されている。
【0149】トランジスタQ52,Q53,Q54のコ
レクタが電源電圧VCCの供給線に共通に接続され、ベー
スが発振回路の動作制御電圧VCOの入力端子に接続さ
れ、エミッタがそれぞれトランジスタQ56,Q57,
Q58のコレクタに接続されている。トランジスタQ5
2,Q53,Q54のエミッタから反転遅延回路の駆動
用電圧VB11 ,VB12 ,VB13 が発生され、それぞれ反
転遅延回路DP1,DP2,DP3に入力される。
レクタが電源電圧VCCの供給線に共通に接続され、ベー
スが発振回路の動作制御電圧VCOの入力端子に接続さ
れ、エミッタがそれぞれトランジスタQ56,Q57,
Q58のコレクタに接続されている。トランジスタQ5
2,Q53,Q54のエミッタから反転遅延回路の駆動
用電圧VB11 ,VB12 ,VB13 が発生され、それぞれ反
転遅延回路DP1,DP2,DP3に入力される。
【0150】上述したように構成された駆動回路DV2
において、動作制御電圧VCOおよびバイアス電圧VBIAS
がそれぞれ所定のレベル、例えば、トランジスタQ5
2,Q53,Q54およびトランジスタQ51を導通し
うるレベルに保持されている場合に、トランジスタQ5
1およびQ52,Q53,Q54のエミッタ電圧は、そ
れぞれバイアス電圧VBIASおよび動作制御電圧VCOのレ
ベルに応じて設定される。
において、動作制御電圧VCOおよびバイアス電圧VBIAS
がそれぞれ所定のレベル、例えば、トランジスタQ5
2,Q53,Q54およびトランジスタQ51を導通し
うるレベルに保持されている場合に、トランジスタQ5
1およびQ52,Q53,Q54のエミッタ電圧は、そ
れぞれバイアス電圧VBIASおよび動作制御電圧VCOのレ
ベルに応じて設定される。
【0151】トランジスタQ51のエミッタ電圧によ
り、トランジスタQ56,Q57,Q58のベースがバ
イアスされ、これらのトランジスタのコレクタに所定の
コレクタ電流が流れる。これらのトランジスタのコレク
タ電流は、トランジスタQ52,Q53,Q54の駆動
電流として、トランジスタQ52,Q53,Q54のエ
ミッタに入力される。
り、トランジスタQ56,Q57,Q58のベースがバ
イアスされ、これらのトランジスタのコレクタに所定の
コレクタ電流が流れる。これらのトランジスタのコレク
タ電流は、トランジスタQ52,Q53,Q54の駆動
電流として、トランジスタQ52,Q53,Q54のエ
ミッタに入力される。
【0152】反転遅延回路DP1,DP2,DP3は、
ほぼ同じ構成を有しており、以下、反転遅延回路DP1
を例にその構成および動作について説明する。図示のよ
うに、反転遅延回路DP1は、トランジスタQ11,Q
12,…,Q19および抵抗素子R11,R12,…,
R18により構成されている。さらに、反転遅延回路D
P1は、他の反転遅延回路DP2,DP3および駆動回
路DV2とは独立に、電源電圧供給線VCC1 および接地
線GND1が設けられている。
ほぼ同じ構成を有しており、以下、反転遅延回路DP1
を例にその構成および動作について説明する。図示のよ
うに、反転遅延回路DP1は、トランジスタQ11,Q
12,…,Q19および抵抗素子R11,R12,…,
R18により構成されている。さらに、反転遅延回路D
P1は、他の反転遅延回路DP2,DP3および駆動回
路DV2とは独立に、電源電圧供給線VCC1 および接地
線GND1が設けられている。
【0153】トランジスタQ11のコレクタは電源電圧
VCCの供給線に接続され、ベースは、バイアス電圧V
BIASの入力端子に接続され、エミッタは、抵抗素子R1
4を介して接地線GND1に接続されている。トランジ
スタQ17,Q18,Q19のベースは、トランジスタ
Q11のエミッタに共通に接続され、エミッタはそれぞ
れ抵抗素子R15,R16,R17を介して接地線GN
D1に接続されている。
VCCの供給線に接続され、ベースは、バイアス電圧V
BIASの入力端子に接続され、エミッタは、抵抗素子R1
4を介して接地線GND1に接続されている。トランジ
スタQ17,Q18,Q19のベースは、トランジスタ
Q11のエミッタに共通に接続され、エミッタはそれぞ
れ抵抗素子R15,R16,R17を介して接地線GN
D1に接続されている。
【0154】これにより、トランジスタQ11のエミッ
タ電圧は、外部から供給されるバイアス電圧VBIASに応
じて設定され、さらにトランジスタQ11のエミッタに
応じて、トランジスタQ17,Q18,Q19のコレク
タ電流が設定される。ここで、トランジスタQ17,Q
18,Q19のコレクタ電流をそれぞれI1,I2 ,I
3 とする。
タ電圧は、外部から供給されるバイアス電圧VBIASに応
じて設定され、さらにトランジスタQ11のエミッタに
応じて、トランジスタQ17,Q18,Q19のコレク
タ電流が設定される。ここで、トランジスタQ17,Q
18,Q19のコレクタ電流をそれぞれI1,I2 ,I
3 とする。
【0155】抵抗素子R11,R12は、電源電圧の供
給線VCC1 とトランジスタQ17のコレクタ間に並列に
接続され、その接続点がトランジスタQ12のベースに
接続されている。トランジスタQ12のコレクタは、電
源電圧の供給線VCC1 に接続され、エミッタはトランジ
スタQ18のコレクタに接続されている。さらに、トラ
ンジスタQ12のエミッタは、トランジスタQ14のベ
ースに接続されている。
給線VCC1 とトランジスタQ17のコレクタ間に並列に
接続され、その接続点がトランジスタQ12のベースに
接続されている。トランジスタQ12のコレクタは、電
源電圧の供給線VCC1 に接続され、エミッタはトランジ
スタQ18のコレクタに接続されている。さらに、トラ
ンジスタQ12のエミッタは、トランジスタQ14のベ
ースに接続されている。
【0156】トランジスタQ13,Q14は差動増幅回
路を構成しており、トランジスタQ13のコレクタは、
抵抗素子R13を介して電源電圧の供給線VCC1 に接続
され、ベースは、反転遅延回路DP3の出力端子に接続
され、反転遅延回路DP3の出力信号S03が入力されて
いる。トランジスタQ13とQ14のエミッタ同士が接
続され、その接続点は、トランジスタQ19のコレクタ
に接続されている。
路を構成しており、トランジスタQ13のコレクタは、
抵抗素子R13を介して電源電圧の供給線VCC1 に接続
され、ベースは、反転遅延回路DP3の出力端子に接続
され、反転遅延回路DP3の出力信号S03が入力されて
いる。トランジスタQ13とQ14のエミッタ同士が接
続され、その接続点は、トランジスタQ19のコレクタ
に接続されている。
【0157】トランジスタQ15のベースは、トランジ
スタQ13のコレクタに接続され、コレクタは、電源電
圧VCCの供給線に接続されている。トランジスタQ15
のエミッタは、トランジスタQ16のコレクタに接続さ
れ、その接続点は、反転遅延回路DP1の出力端子T01
を形成する。キャパシタC1の一方の電極は、出力端子
T01に接続され、他方の電極は、電源電圧の供給線V
CC1 に接続されている。トランジスタQ16のベース
に、駆動回路により発生された駆動電圧VB11 が印加さ
れ、エミッタは、抵抗素子R18を介して接地線GND
1に接続されている。
スタQ13のコレクタに接続され、コレクタは、電源電
圧VCCの供給線に接続されている。トランジスタQ15
のエミッタは、トランジスタQ16のコレクタに接続さ
れ、その接続点は、反転遅延回路DP1の出力端子T01
を形成する。キャパシタC1の一方の電極は、出力端子
T01に接続され、他方の電極は、電源電圧の供給線V
CC1 に接続されている。トランジスタQ16のベース
に、駆動回路により発生された駆動電圧VB11 が印加さ
れ、エミッタは、抵抗素子R18を介して接地線GND
1に接続されている。
【0158】上述した反転遅延回路DP1において、電
流I1 が並列に接続されている抵抗素子R11,R12
に生じた電圧降下を、トランジスタQ12のベースバイ
アス電圧として、トランジスタQ12のベースに供給さ
れる。トランジスタQ12と電流I2 を供給する電流源
により、エミッタフォロワが構成され、トランジスタQ
12のエミッタから、基準電圧Vref1が出力され、トラ
ンジスタQ14のベースに入力される。
流I1 が並列に接続されている抵抗素子R11,R12
に生じた電圧降下を、トランジスタQ12のベースバイ
アス電圧として、トランジスタQ12のベースに供給さ
れる。トランジスタQ12と電流I2 を供給する電流源
により、エミッタフォロワが構成され、トランジスタQ
12のエミッタから、基準電圧Vref1が出力され、トラ
ンジスタQ14のベースに入力される。
【0159】トランジスタQ13およびQ14により構
成された差動増幅回路に、駆動電流として電流I3 が供
給される。ここで、トランジスタQ13のベースに印加
される信号S03とトランジスタQ14のベースに印加さ
れる基準電圧Vref1とのレベルが比較され、信号S03の
レベルが基準電圧Vref1より高い場合に、トランジスタ
Q13のコレクタ電位がローレベルに保持され、トラン
ジスタQ15がオフ状態に保持されるので、キャパシタ
C1が電流I4 により充電され、反転遅延回路DP1の
出力端子T01の電位が徐々に降下する。
成された差動増幅回路に、駆動電流として電流I3 が供
給される。ここで、トランジスタQ13のベースに印加
される信号S03とトランジスタQ14のベースに印加さ
れる基準電圧Vref1とのレベルが比較され、信号S03の
レベルが基準電圧Vref1より高い場合に、トランジスタ
Q13のコレクタ電位がローレベルに保持され、トラン
ジスタQ15がオフ状態に保持されるので、キャパシタ
C1が電流I4 により充電され、反転遅延回路DP1の
出力端子T01の電位が徐々に降下する。
【0160】一方、信号S03のレベルが基準電圧Vref1
より低い場合に、トランジスタQ13のコレクタ電位が
ハイレベルに保持され、トランジスタQ15がオン状態
に保持される。これに応じて充電されたキャパシタC1
が放電され、反転遅延回路DP1の出力端子T01の電位
が上昇し、VCC−Vf に達する。
より低い場合に、トランジスタQ13のコレクタ電位が
ハイレベルに保持され、トランジスタQ15がオン状態
に保持される。これに応じて充電されたキャパシタC1
が放電され、反転遅延回路DP1の出力端子T01の電位
が上昇し、VCC−Vf に達する。
【0161】このように、反転遅延回路DP1により、
入力信号S03の反転信号が出力される。さらに、入力信
号S03の立ち上がりエッジに対して、所定の遅延時間で
遅れた信号を出力する。
入力信号S03の反転信号が出力される。さらに、入力信
号S03の立ち上がりエッジに対して、所定の遅延時間で
遅れた信号を出力する。
【0162】図33に示すように、反転遅延回路DP
2,DP3は、反転遅延回路DP1とほぼ同じ構成を有
しており、これらの反転遅延回路DP1,DP2,DP
3により、それぞれ入力信号の反転信号が出力され、さ
らに、入力信号の立ち上がりエッジが遅延されて出力さ
れる。この結果、リング状に接続されている3段の反転
遅延回路により発振回路が構成され、例えば、図33に
示すように、反転遅延回路DP3の出力信号を発振信号
SOSC として、外部に供給される。
2,DP3は、反転遅延回路DP1とほぼ同じ構成を有
しており、これらの反転遅延回路DP1,DP2,DP
3により、それぞれ入力信号の反転信号が出力され、さ
らに、入力信号の立ち上がりエッジが遅延されて出力さ
れる。この結果、リング状に接続されている3段の反転
遅延回路により発振回路が構成され、例えば、図33に
示すように、反転遅延回路DP3の出力信号を発振信号
SOSC として、外部に供給される。
【0163】本実施形態において、各反転遅延回路DP
1,DP2,DP3およびこれらの反転遅延回路に駆動
用電圧を供給する駆動回路DV2は、それぞれ独立した
配線で電源電圧VCCまたは接地電位GNDが供給される
ので、それぞれの構成部分の相互干渉が低減され、発振
信号におけるジッタの発生が抑制される。
1,DP2,DP3およびこれらの反転遅延回路に駆動
用電圧を供給する駆動回路DV2は、それぞれ独立した
配線で電源電圧VCCまたは接地電位GNDが供給される
ので、それぞれの構成部分の相互干渉が低減され、発振
信号におけるジッタの発生が抑制される。
【0164】図34および図35は、例えば、反転遅延
回路DP1,DP2,DP3の何れかの出力信号S0 の
一部分の波形を示している。図34に示すように、ノイ
ズがない場合に、出力信号S0 と基準電圧Vref との比
較により、遅延時間TD が生じる。しかし、図35に示
すように、出力信号S0 または基準電圧Vref にノイズ
が混入されている場合に、反転遅延回路で生じた遅延時
間がTD1,TD2,TD3の何れかになりうるので、ジッタ
が存在することにより、遅延時間が不安定になる。さら
に、この結果、発振回路により生成した発振信号の周波
数が不安定になる。
回路DP1,DP2,DP3の何れかの出力信号S0 の
一部分の波形を示している。図34に示すように、ノイ
ズがない場合に、出力信号S0 と基準電圧Vref との比
較により、遅延時間TD が生じる。しかし、図35に示
すように、出力信号S0 または基準電圧Vref にノイズ
が混入されている場合に、反転遅延回路で生じた遅延時
間がTD1,TD2,TD3の何れかになりうるので、ジッタ
が存在することにより、遅延時間が不安定になる。さら
に、この結果、発振回路により生成した発振信号の周波
数が不安定になる。
【0165】本実施形態は、図33の回路図に示すよう
に、反転遅延回路DP1,DP2,DP3にそれぞれ独
立して電源電圧VCCおよび接地電位GNDが供給され、
また、駆動回路DV2により、それぞれの反転遅延回路
に独立に駆動用電圧が発生して供給されるので、各回路
間の相互干渉が低減され、ジッタの発生を抑制でき、安
定した発振信号が得られる。
に、反転遅延回路DP1,DP2,DP3にそれぞれ独
立して電源電圧VCCおよび接地電位GNDが供給され、
また、駆動回路DV2により、それぞれの反転遅延回路
に独立に駆動用電圧が発生して供給されるので、各回路
間の相互干渉が低減され、ジッタの発生を抑制でき、安
定した発振信号が得られる。
【0166】以上説明したように、本実施形態によれ
ば、反転遅延回路DP1,DP2,DP3をリング状に
接続して発振回路を構成し、駆動回路DV2により各反
転遅延回路に駆動用電圧をそれぞれ独立に発生して供給
し、さらに、各反転遅延回路では、それぞれ独立に電源
電圧および接地電位が供給されるので、各反転遅延回路
間の相互干渉を原因に生じたノイズを低減でき、発振信
号にジッタの発生を抑制でき、安定した発振信号を獲得
できる。
ば、反転遅延回路DP1,DP2,DP3をリング状に
接続して発振回路を構成し、駆動回路DV2により各反
転遅延回路に駆動用電圧をそれぞれ独立に発生して供給
し、さらに、各反転遅延回路では、それぞれ独立に電源
電圧および接地電位が供給されるので、各反転遅延回路
間の相互干渉を原因に生じたノイズを低減でき、発振信
号にジッタの発生を抑制でき、安定した発振信号を獲得
できる。
【0167】なお、以上の説明では、3段の反転遅延回
路を用いて構成された発振回路を例にその構成および動
作を説明したが、本発明は、この構成例に限定されるも
のではなく、3段以上の奇数段の反転遅延回路を用いて
発振回路を構成できることはいうまでもない。
路を用いて構成された発振回路を例にその構成および動
作を説明したが、本発明は、この構成例に限定されるも
のではなく、3段以上の奇数段の反転遅延回路を用いて
発振回路を構成できることはいうまでもない。
【0168】
【発明の効果】以上説明したように、本発明の発振回路
によれば、発振周波数の制御性がよく、発振周波数の可
変範囲を広く設定できる。また、発振信号のジッタの低
減を実現できる。さらに、本発明の発振回路によれば、
基準電圧のレベルを調整することにより、発振周波数を
制御できる利点がある。
によれば、発振周波数の制御性がよく、発振周波数の可
変範囲を広く設定できる。また、発振信号のジッタの低
減を実現できる。さらに、本発明の発振回路によれば、
基準電圧のレベルを調整することにより、発振周波数を
制御できる利点がある。
【図1】本発明に係る発振回路の第1の実施形態を示す
回路図である。
回路図である。
【図2】図1の発振回路の動作時の信号波形図である。
【図3】本発明に係る発振回路の第2の実施形態を示す
回路図である。
回路図である。
【図4】図2の発振回路の動作時の信号波形図である。
【図5】本発明に係る発振回路の第3の実施形態を示す
回路図であり、反転遅延回路および非反転遅延回路の等
価回路である。
回路図であり、反転遅延回路および非反転遅延回路の等
価回路である。
【図6】3段の反転遅延回路からなる発振回路の回路図
である。
である。
【図7】図6の発振回路の動作時の波形図である。
【図8】2段の非反転遅延回路と1段の反転遅延回路か
らなる発振回路の回路図である。
らなる発振回路の回路図である。
【図9】図8の発振回路の動作時の波形図である。
【図10】発振回路のジッタの発生原理を説明するため
の波形図である。
の波形図である。
【図11】安定した発振動作が得られる発振回路の波形
図およびジッタが発生するときの波形図である。
図およびジッタが発生するときの波形図である。
【図12】1段の非反転遅延回路と3段の反転遅延回路
からなる発振回路の回路図である。
からなる発振回路の回路図である。
【図13】図12の発振回路の動作時の波形図である。
【図14】5段の反転遅延回路からなる発振回路の回路
図である。
図である。
【図15】図14の発振回路の動作時の波形図である。
【図16】2段の非反転遅延回路と3段の反転遅延回路
からなる発振回路の回路図である。
からなる発振回路の回路図である。
【図17】図16の発振回路の動作時の波形図である。
【図18】2段の非反転遅延回路と3段の反転遅延回路
からなる発振回路の他の構成例を示す回路図である。
からなる発振回路の他の構成例を示す回路図である。
【図19】図18の発振回路の動作時の波形図である。
【図20】反転および非反転遅延回路の符号を示す図で
ある。
ある。
【図21】3段の反転遅延回路からなる発振回路の回路
図である。
図である。
【図22】1段の非反転遅延回路と3段の反転遅延回路
からなる4段構成の発振回路の回路図である。
からなる4段構成の発振回路の回路図である。
【図23】5段構成の発振回路の回路例を示す回路図で
ある。
ある。
【図24】6段構成の発振回路の回路例を示す回路図で
ある。
ある。
【図25】本発明に係る発振回路の第4の実施形態を示
す回路図であり、3段の反転遅延回路からなる発振回路
の回路図である。
す回路図であり、3段の反転遅延回路からなる発振回路
の回路図である。
【図26】基準電圧が最大レベルの3/4に設定された
場合の発振回路の動作を示す波形図である。
場合の発振回路の動作を示す波形図である。
【図27】3段の反転遅延回路からなる発振回路の回路
図である。
図である。
【図28】基準電圧が最大レベルの1/4に設定された
場合の発振回路の動作を示す波形図である。
場合の発振回路の動作を示す波形図である。
【図29】本発明に係る発振回路の第5の実施形態を示
す回路図であり、3段の反転遅延回路からなる発振回路
の一構成例を示す回路図である。
す回路図であり、3段の反転遅延回路からなる発振回路
の一構成例を示す回路図である。
【図30】第5の実施形態の具体な構成例を示す回路図
である。
である。
【図31】第5の実施形態の発振回路の動作を示す波形
図である。
図である。
【図32】本発明に係る発振回路の第6の実施形態を示
す回路図であり、3段の反転遅延回路からなる発振回路
の一構成例を示す回路図である。図29に示す発振回路
の理想な波形と実際の波形を示す波形図である。
す回路図であり、3段の反転遅延回路からなる発振回路
の一構成例を示す回路図である。図29に示す発振回路
の理想な波形と実際の波形を示す波形図である。
【図33】第5の実施形態の具体名構成例を示す回路図
である。
である。
【図34】ノイズがない理想的な場合の波形図である。
【図35】ノイズが存在する場合の波形およびそれによ
るジッタの発生を示す波形図である。
るジッタの発生を示す波形図である。
【図36】従来のリング状発振回路の回路図である。
【図37】従来の発振回路を構成する反転素子の回路図
である。
である。
【図38】従来の発振回路の動作時の波形図である。
【符号の説明】 INV0,INV1,INV2,INV3,INV4,
INV5…インバータ、D0,D1,D2,D3,D
4,D5,DL1,DL2,DL3,DM1,DM2,
DM3…遅延素子、BUF1,BUF2…バッファ、Q
1,Q2,Q3,Q4,Q5…トランジスタ、R1,R
2…抵抗素子、C1,C2…キャパシタ、I1…電流
源、VCC…電源電圧、GND…接地電位。
INV5…インバータ、D0,D1,D2,D3,D
4,D5,DL1,DL2,DL3,DM1,DM2,
DM3…遅延素子、BUF1,BUF2…バッファ、Q
1,Q2,Q3,Q4,Q5…トランジスタ、R1,R
2…抵抗素子、C1,C2…キャパシタ、I1…電流
源、VCC…電源電圧、GND…接地電位。
Claims (17)
- 【請求項1】反転素子と当該反転素子の出力側に接続さ
れている遅延素子からなる反転遅延回路を複数個有し、 奇数個の上記反転遅延回路がリング状に接続して構成さ
れている発振回路。 - 【請求項2】上記反転素子は、差動増幅回路により構成
されている請求項1記載の発振回路。 - 【請求項3】上記遅延素子は、入力信号に応じて充放電
を行うキャパシタと、 上記キャパシタに充電電流を供給する電流源とを有する
請求項1記載の発振回路。 - 【請求項4】上記遅延素子の出力信号と所定の基準電位
とを比較して、比較結果に応じたレベルの信号を出力す
る比較回路を有する請求項3記載の発振回路。 - 【請求項5】上記反転遅延回路を3個以上有する請求項
1記載の発振回路。 - 【請求項6】反転素子と当該反転素子の出力側に接続さ
れている遅延素子からなる反転遅延回路と、 バッファと当該バッファの出力側に接続されている遅延
素子からなる非反転遅延回路とを有し、 奇数個の上記反転遅延回路と任意個の上記非反転遅延回
路とがリング状に接続して構成されている発振回路。 - 【請求項7】上記反転素子および上記バッファは、差動
増幅回路により構成されている請求項6記載の発振回
路。 - 【請求項8】上記遅延素子は、入力信号に応じて充放電
を行うキャパシタと、 上記キャパシタに充電電流を供給する電流源とを有する
請求項6記載の発振回路。 - 【請求項9】上記遅延素子の出力信号と所定の基準電位
とを比較して、比較結果に応じたレベルの信号を出力す
る比較回路を有する請求項8記載の発振回路。 - 【請求項10】上記反転遅延回路を3個以上有する請求
項6記載の発振回路。 - 【請求項11】奇数段の反転遅延回路をリング状に接続
して構成された発振回路であって、 上記反転遅延回路は、入力信号と所定の基準信号とを比
較する比較手段と、 上記比較手段の比較結果に応じて、充電および放電状態
が制御される容量素子とを有する発振回路。 - 【請求項12】上記比較手段は、一方の入力端子に上記
入力信号が入力され、他方の入力端子に上記基準信号が
入力される差動増幅回路を有する請求項11記載の発振
回路。 - 【請求項13】上記差動増幅回路の出力信号に応じた信
号を出力し、上記容量素子の充電および放電状態を制御
するバッファ回路を有する請求項11記載の発振回路。 - 【請求項14】上記バッファ回路は、エミッタフォロワ
により構成されている請求項13記載の発振回路。 - 【請求項15】上記各段の反転遅延回路に、上記基準電
位を供給する基準電位発生回路を有する請求項11記載
の発振回路。 - 【請求項16】上記各段の反転遅延回路に、電源電圧を
供給する電源線および共通電位を供給する共通電位線が
それぞれ独立に設けられている請求項11記載の発振回
路。 - 【請求項17】上記各段の反転遅延回路に、上記基準電
位を発生する基準電位発生回路が設けられている請求項
11記載の発振回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9247104A JPH118532A (ja) | 1997-04-25 | 1997-09-11 | 発振回路 |
TW087106090A TW454385B (en) | 1997-04-25 | 1998-04-21 | Oscillator circuit |
US09/064,754 US6028490A (en) | 1997-04-25 | 1998-04-23 | Ring oscillators having inverting and delay elements |
KR1019980014690A KR19980081702A (ko) | 1997-04-25 | 1998-04-24 | 발진회로 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9-109345 | 1997-04-25 | ||
JP10934597 | 1997-04-25 | ||
JP9247104A JPH118532A (ja) | 1997-04-25 | 1997-09-11 | 発振回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH118532A true JPH118532A (ja) | 1999-01-12 |
Family
ID=26449115
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9247104A Pending JPH118532A (ja) | 1997-04-25 | 1997-09-11 | 発振回路 |
Country Status (4)
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---|---|
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2008203112A (ja) * | 2007-02-21 | 2008-09-04 | Matsushita Electric Ind Co Ltd | 超音波流速計 |
JP2008203111A (ja) * | 2007-02-21 | 2008-09-04 | Matsushita Electric Ind Co Ltd | 超音波流速計 |
JP2010268223A (ja) * | 2009-05-14 | 2010-11-25 | Nippon Telegr & Teleph Corp <Ntt> | クロックデータ再生回路 |
JP2010288255A (ja) * | 2009-05-14 | 2010-12-24 | Nippon Telegr & Teleph Corp <Ntt> | クロックデータ再生回路 |
Families Citing this family (21)
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US7142018B2 (en) | 2004-06-08 | 2006-11-28 | Transmeta Corporation | Circuits and methods for detecting and assisting wire transitions |
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US7173455B2 (en) | 2004-06-08 | 2007-02-06 | Transmeta Corporation | Repeater circuit having different operating and reset voltage ranges, and methods thereof |
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US7304503B2 (en) * | 2004-06-08 | 2007-12-04 | Transmeta Corporation | Repeater circuit with high performance repeater mode and normal repeater mode, wherein high performance repeater mode has fast reset capability |
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US7330080B1 (en) | 2004-11-04 | 2008-02-12 | Transmeta Corporation | Ring based impedance control of an output driver |
US7592842B2 (en) * | 2004-12-23 | 2009-09-22 | Robert Paul Masleid | Configurable delay chain with stacked inverter delay elements |
US20070013425A1 (en) * | 2005-06-30 | 2007-01-18 | Burr James B | Lower minimum retention voltage storage elements |
US7663408B2 (en) * | 2005-06-30 | 2010-02-16 | Robert Paul Masleid | Scannable dynamic circuit latch |
US7394681B1 (en) | 2005-11-14 | 2008-07-01 | Transmeta Corporation | Column select multiplexer circuit for a domino random access memory array |
US7414485B1 (en) | 2005-12-30 | 2008-08-19 | Transmeta Corporation | Circuits, systems and methods relating to dynamic ring oscillators |
US7642866B1 (en) | 2005-12-30 | 2010-01-05 | Robert Masleid | Circuits, systems and methods relating to a dynamic dual domino ring oscillator |
US7710153B1 (en) * | 2006-06-30 | 2010-05-04 | Masleid Robert P | Cross point switch |
US7495466B1 (en) | 2006-06-30 | 2009-02-24 | Transmeta Corporation | Triple latch flip flop system and method |
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Family Cites Families (1)
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---|---|---|---|---|
US4656369A (en) * | 1984-09-17 | 1987-04-07 | Texas Instruments Incorporated | Ring oscillator substrate bias generator with precharge voltage feedback control |
-
1997
- 1997-09-11 JP JP9247104A patent/JPH118532A/ja active Pending
-
1998
- 1998-04-21 TW TW087106090A patent/TW454385B/zh not_active IP Right Cessation
- 1998-04-23 US US09/064,754 patent/US6028490A/en not_active Expired - Fee Related
- 1998-04-24 KR KR1019980014690A patent/KR19980081702A/ko not_active Application Discontinuation
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008203112A (ja) * | 2007-02-21 | 2008-09-04 | Matsushita Electric Ind Co Ltd | 超音波流速計 |
JP2008203111A (ja) * | 2007-02-21 | 2008-09-04 | Matsushita Electric Ind Co Ltd | 超音波流速計 |
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JP2010288255A (ja) * | 2009-05-14 | 2010-12-24 | Nippon Telegr & Teleph Corp <Ntt> | クロックデータ再生回路 |
JP2010288256A (ja) * | 2009-05-14 | 2010-12-24 | Nippon Telegr & Teleph Corp <Ntt> | クロックデータ再生回路 |
JP2010288257A (ja) * | 2009-05-14 | 2010-12-24 | Nippon Telegr & Teleph Corp <Ntt> | クロックデータ再生回路 |
JP2013034267A (ja) * | 2009-05-14 | 2013-02-14 | Nippon Telegr & Teleph Corp <Ntt> | クロックデータ再生回路 |
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