JPH118532A

JPH118532A - 発振回路

Info

Publication number: JPH118532A
Application number: JP9247104A
Authority: JP
Inventors: Sadahiro Komatsu; 禎浩小松
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-04-25
Filing date: 1997-09-11
Publication date: 1999-01-12
Also published as: US6028490A; TW454385B; KR19980081702A

Abstract

(57)【要約】【課題】発振周波数の制御性が良く、周期の可変範囲
が広く、且つ発振周波数のジッタを低減できる発振回路
を実現する。【解決手段】反転素子、例えばインバータＩＮＶ１，
ＩＮＶ２，ＩＮＶ３とそれぞれの反転素子の出力端子に
接続されている遅延素子Ｄ１，Ｄ２，Ｄ３からなる反転
遅延回路をリング状に接続して発振回路を構成する。そ
れぞれの遅延素子ではインバータからの出力信号レベル
に応じてキャパシタの充電と放電を行い、比較回路によ
りキャパシタの電位と基準電圧とを比較して、比較結果
に応じた信号を次段の反転遅延回路に入力するので、遅
延素子の充電電流を制御することにより遅延時間を制御
でき、これに応じて発振周波数を制御でき、且つ、その
制御性が良く、可変範囲を広くでき、ジッタの低減を実
現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、リング状に接続さ
れている複数の反転および非反転遅延回路により構成さ
れている発振回路に関するものである。

【０００２】

【従来の技術】奇数個、例えば、３個の反転素子とそれ
ぞれの反転素子の出力側に接続されている遅延素子から
なる反転遅延回路ＤＬＹ１，ＤＬＹ２，ＤＬＹ３をリン
グ状に接続することにより、発振回路が構成される。図
３６はこのように構成されているリング発振回路の回路
図を示し、図３７は反転素子および反転素子の出力側に
接続されている遅延素子からなる反転遅延回路の構成を
示している。

【０００３】図３７に示すように、反転素子は差動増幅
回路により構成され、その出力側に接続されている遅延
素子は、エミッタフォロワをなすトランジスタとキャパ
シタにより構成されている。差動増幅回路は、トランジ
スタＱ１，Ｑ２、抵抗素子Ｒ１，Ｒ２および電流源Ｉ１
により構成されており、遅延素子は、トランジスタＱ
３，Ｑ４、キャパシタＣ１，Ｃ２およびトランジスタＱ
５，Ｑ６により構成されている。

【０００４】差動増幅回路において、トランジスタＱ
１，Ｑ２のベースはそれぞれ入力端子Ｔin, Ｔ/in に接
続され、コレクタはそれぞれ抵抗素子Ｒ１，Ｒ２を介し
て電源電圧Ｖ_CCの供給線に接続され、エミッタが電流源
Ｉ１に共通に接続されている。トランジスタＱ１，Ｑ２
のコレクタと抵抗素子Ｒ１，Ｒ２の接続ノードＮＤ１，
ＮＤ２は差動増幅回路の出力ノードを構成している。電
流源Ｉ１により電流ｉ₁が供給される。

【０００５】遅延素子において、トランジスタＱ３，Ｑ
４がそれぞれエミッタフォロワを構成している。トラン
ジスタＱ３，Ｑ４のベースはそれぞれ差動増幅回路の出
力ノードＮＤ１，ＮＤ２に接続され、エミッタはそれぞ
れ遅延素子の出力ノードＮＤ３，ＮＤ４に接続されてい
る。ノードＮＤ３と電源電圧Ｖ_CCの供給線との間にキャ
パシタＣ１が接続され、ノードＮＤ４と電源電圧Ｖ_CCの
供給線との間にキャパシタＣ２が接続されている。トラ
ンジスタＱ５，Ｑ６のベースは共に制御信号Ｓｃの入力
端子Ｔｃに接続され、コレクタはそれぞれノードＮＤ
３，ＮＤ４に接続され、エミッタはそれぞれ抵抗素子Ｒ
３，Ｒ４を介して接地されている。

【０００６】入力端子Ｔin、Ｔ/in に入力信号ＳＡ，／
ＳＡがそれぞれ印加され、差動増幅回路の出力ノードＮ
Ｄ１に、入力信号ＳＡの反転信号／ＳＢ、出力ノードＮ
Ｄ２に入力信号／ＳＡの反転信号ＳＢがそれぞれ出力さ
れる。ノードＮＤ１，ＮＤ２の出力信号はそれぞれトラ
ンジスタＱ３，Ｑ４からなるエミッタフォロワによりノ
ードＮＤ３，ＮＤ４に出力される。ノードＮＤ３，ＮＤ
４は入力信号に応じて、キャパシタＣ１，Ｃ２の充放電
によりそれぞれの電位が設定され、ノードＮＤ３の電位
は出力信号／ＳＣとして出力端子Ｔ/outに出力され、ノ
ードＮＤ４の電位は出力信号ＳＣとして出力端子Ｔout
として出力される。

【０００７】トランジスタＱ５，Ｑ６はキャパシタＣ
１，Ｃ２の充電電流ｉ₂，ｉ₃を制御する電流源を構成
している。入力端子Ｔc に入力された制御信号Ｓc によ
り、トランジスタＱ５，Ｑ６のコレクタ電流が決定さ
れ、これらのコレクタ電流はキャパシタＣ１，Ｃ２の充
電電流となる。ここで、例えば、トランジスタＱ３，Ｑ
４が導通時のベースーエミッタ間の電圧はともにＶf と
すると、トランジスタＱ３またはＱ４導通時、ノードＮ
Ｄ３，ＮＤ４の電位は（Ｖ_CC−Ｖf ）となる。トランジ
スタＱ３またはＱ４が導通状態から非導通状態に切り換
わったとき、キャパシタＣ１，Ｃ２がそれぞれ電流
ｉ₂，ｉ₃により充電され、ノードＮＤ３，ＮＤ４の電
位がキャパシタＣ１，Ｃ２の充電に伴って上昇する。こ
こで、抵抗素子Ｒ１，Ｒ２の抵抗値をともにＲとする
と、トランジスタＱ１，Ｑ２のコレクタの信号の振幅は
（Ｒ・ｉ₁）となる。キャパシタＣ１またはＣ２が充電
終了時に、ノードＮＤ３またはＮＤ４の電位は（Ｖ_CC−
Ｖf −Ｒ・ｉ₁）に保持される。

【０００８】図３８は図３７に示す遅延回路の各部分の
信号波形を示している。図示のように、入力信号ＳＡ，
／ＳＡのレベル変化に応じて差動増幅回路からなる反転
素子の出力信号ＳＢ，／ＳＢのレベルが変化する。信号
ＳＢ，／ＳＢが遅延素子に入力され、これらの信号に応
じて遅延素子の出力信号ＳＣ，／ＳＣのレベルが変化す
る。例えば、入力信号ＳＡがハイレベルのとき、差動増
幅回路の出力信号ＳＢもハイレベル、例えば、電源電圧
Ｖ_CCまたはそれに近いレベルに保持され、逆に入力信号
ＳＡがローレベルのとき、差動増幅回路の出力信号ＳＢ
もローレベル、即ち、（Ｖ_CC−Ｒ・ｉ₁）レベルに保持
される。信号ＳＢがローレベルになると、トランジスタ
Ｑ４が非導通状態になり、キャパシタＣ２が充電される
ので、ノードＮＤ４の電位が下がってくる。信号ＳＢが
ローレベルからハイレベルに切り換わったとき、トラン
ジスタＱ４が非導通状態から導通状態に切り換わり、キ
ャパシタＣ２はトランジスタＱ４を介して放電するの
で、ノードＮＤ４の電位は放電に伴って上昇し、ハイレ
ベル、例えば、（Ｖ_CC−Ｖf ）レベルに保持される。

【０００９】キャパシタＣ２の放電は、導通状態にある
トランジスタＱ４を介して行うもので、トランジスタＱ
４のオン抵抗は低く、キャパシタの放電が速い。一方、
キャパシタＣ２の充電はトランジスタＱ６を介して行う
もので、充電電流ｉ₂が小さいと、充電時間は放電時間
より長くなる。この結果、遅延素子の出力信号ＳＣの波
形は、図３８に示すように、立ち上がりと立ち下がりは
非対称となり、立ち上がりエッジが急峻で、立ち下がり
エッジが緩やかである。

【００１０】同様に、遅延素子から出力される信号／Ｓ
Ｃも同じ特性を持つ。トランジスタＱ５，Ｑ６のベース
に印加される制御信号Ｓc のレベルを調整することによ
り、キャパシタＣ１，Ｃ２の充電時間が制御され、即
ち、信号ＳＣおよび／ＳＣの立ち下がりのスルーレート
が制御され、遅延素子の遅延時間ｔd が制御される。

【００１１】このような反転素子と遅延素子からなる遅
延回路を奇数ｎ段用いて、リング状に接続して構成され
た発振回路により、周期２ｎ×ｔd のクロック信号ＣＬ
Ｋがえられる。

【００１２】

【発明が解決しようとする課題】ところで、上述した従
来の発振回路においては、遅延回路の出力信号の立ち上
がりのスルーレートが制御信号Ｓc により制御されず、
ほぼ固定である。立ち下がりのスルーレートのみに応じ
て遅延回路の遅延時間が制御されるので、遅延時間を制
御性良くしながら大きい遅延時間を作ることができな
い。その結果、従来の発振回路では、制御性が悪く、周
波数の可変範囲を広くできないという不利益がある。

【００１３】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、発振周波数の制御性が良く、周
期の可変範囲が広く、且つ発振周波数のジッタの低減が
図れる発振回路を提供することにある。

【００１４】

【課題を解決するための手段】上記目的を達成するた
め、本発明の発振回路は反転素子と当該反転素子の出力
側に接続されている遅延素子からなる反転遅延回路を複
数有し、奇数個の上記反転遅延回路がリング状に接続し
て構成されている。

【００１５】また、本発明では、好適には上記反転素子
は、差動増幅回路により構成され、さらに、上記遅延素
子は、入力信号に応じて充放電を行うキャパシタと、上
記キャパシタの充電電流を供給する電流源とを有し、ま
た、上記遅延素子の出力信号と所定の基準電位とを比較
して、比較結果に応じたレベルの信号を出力する比較回
路を有する。

【００１６】また、本発明の発振回路は、反転素子と当
該反転素子の出力側に接続されている遅延素子からなる
反転遅延回路と、バッファと当該バッファの出力側に接
続されている遅延素子からなる非反転遅延回路とを有
し、奇数個の上記反転遅延回路と任意個の上記非反転遅
延回路とがリング状に接続して構成されている。

【００１７】また、本発明の発振回路は、奇数段の反転
遅延回路をリング状に接続して構成された発振回路であ
って、上記反転遅延回路は、入力信号と所定の基準信号
とを比較する比較手段と、上記比較手段の比較結果に応
じて、充電および放電状態が制御される容量素子とを有
する。

【００１８】また、本発明の発振回路では、好適には上
記比較手段は、一方の入力端子に上記入力信号が入力さ
れ、他方の入力端子に上記基準信号が入力される差動増
幅回路により構成されている。

【００１９】さらに、本発明の発振回路では、好適には
上記各段の反転遅延回路に、電源電圧を供給する電源線
および共通電位を供給する共通電位線がそれぞれ独立に
設けられている。

【００２０】本発明によれば、反転素子とその出力側に
接続されている遅延素子により、反転遅延回路が構成さ
れ、さらにバッファとその出力側に接続されている遅延
素子により、非反転遅延回路が構成される。奇数個の反
転素子と任意個の非反転遅延回路がリング状に接続して
構成されている発振回路において、各遅延回路の遅延素
子における充電電流を制御することによって遅延素子の
遅延時間を制御できるので、発振回路の発振周波数の制
御性と可変範囲を広くすることができる。さらに、発振
回路を構成する反転遅延回路の段数を少なくとも３段に
設定することにより、発振周波数のジッタを抑制するこ
とができ、発振動作の安定性が図れる。

【００２１】また、本発明によれば、リング状に接続さ
れている各反転遅延回路にそれぞれ電源電圧および共通
電位、例えば、接地電位を供給する電源電圧線と共通電
位線を設けることにより、各反転遅延回路間の相互干渉
によって発生されるノイズを低減でき、それにより生じ
たジッタを抑制できるので、ジッタの少ない発振回路を
構成でき、安定した発振信号が得られる。

【００２２】

【発明の実施の形態】本発明は、反転素子と遅延素子か
らなる反転遅延回路および非反転素子と遅延素子からな
る非反転遅延回路の二種類の基本回路を用いて、リング
状の発振回路を形成し、発振回路の制御性の向上、発振
周波数の可変範囲の拡大を図り、さらに、発振信号のジ
ッタの低減を図る。以下、図１〜図３５を参照しなが
ら、本発明について詳細に説明し、本発明の特徴をより
明白にする。

【００２３】第１実施形態図１は本発明に係る発振回路の構成要素である反転遅延
回路ＤＬＹ１の構成を示す回路図である。図示のよう
に、反転遅延回路ＤＬＹ１は差動増幅回路からなる反転
素子とエミッタフォロワおよびキャパシタからなる遅延
素子により構成されている。差動増幅回路は、トランジ
スタＱ１，Ｑ２、抵抗素子Ｒ１および電流源Ｉ１により
構成されている。トランジスタＱ１，Ｑ２のベースはそ
れぞれ入力端子Ｔin, Ｔ/in に接続され、トランジスタ
Ｑ１のコレクタは抵抗素子Ｒ１を介して電源電圧Ｖ_CCの
供給線に接続され、トランジスタＱ２のコレクタは電源
電圧Ｖ_CCの供給線に接続されている。トランジスタＱ
１，Ｑ２のエミッタは電流源Ｉ１に共通に接続されてい
る。トランジスタＱ１のコレクタと抵抗素子Ｒ１との接
続ノードＮＤ１は、差動増幅回路の入力端子Ｔinに対し
て反転出力ノードを構成している。電流源Ｉ１により電
流ｉ₁が供給される。

【００２４】遅延素子において、トランジスタＱ３のベ
ースはノードＮＤ１に接続され、エミッタはノードＮＤ
３に接続されている。ノードＮＤ３と電源電圧Ｖ_CCの供
給線との間にキャパシタＣ１が接続されている。トラン
ジスタＱ５のベースは制御信号Ｓc の入力端子Ｔc に接
続され、コレクタはノードＮＤ３に接続され、エミッタ
は抵抗素子Ｒ３を介して接地されている。

【００２５】入力端子Ｔin, Ｔ/in にそれぞれ入力信号
ＳＡおよびその反転信号／ＳＡが入力される。ノードＮ
Ｄ１の電位は入力信号ＳＡに応じて変化し、入力信号Ｓ
Ａの反転信号／ＳＢとなる。遅延回路の出力信号／ＳＣ
は差動増幅回路の出力信号／ＳＢに応じてレベルが変化
する。例えば、信号／ＳＢがローレベルとなると、トラ
ンジスタＱ３が非導通状態になり、キャパシタＣ１はト
ランジスタＱ５のコレクタ電流ｉ₂により充電され、ノ
ードＮＤ３の電位がだんだん下がってくる。ここで、抵
抗素子Ｒ１の抵抗値をＲとすると、トランジスタＱ１の
コレクタの振幅は（Ｒ・ｉ₁）となる。ノードＮＤ３の
ローレベルは、（Ｖ_CC−Ｖf −Ｒ・ｉ₁）となる。な
お、Ｖf はトランジスタＱ３のベース−エミッタ間電圧
である。信号／ＳＢがローレベルからハイレベルに切り
換わったとき、トランジスタＱ３は非導通状態から導通
状態に切り換わり、キャパシタＣ１はトランジスタＱ３
を介して放電し、ノードＮＤ３の電位は上昇する。ノー
ドＮＤ３のハイレベル電位は、（Ｖ_CC−Ｖf ）となる。
キャパシタＣ１の充電電流ｉ₂を小さく設定すると、充
電時ノードＮＤ３のレベル降下は緩やかになる。即ち、
ノードＮＤ３の立ち上がりエッジは急峻で、立ち下がり
エッジは緩やかである。

【００２６】図２は図１に示す遅延回路動作時の各信号
波形を示している。以下、図２の波形図を参照しつつ、
本例の反転遅延回路ＤＬＹ１の動作について説明する。
図示のように、ノードＮＤ１の信号／ＳＢは入力信号Ｓ
Ａの反転信号である。そして、ノードＮＤ１の信号／Ｓ
Ｂに応じて遅延回路の出力信号／ＳＣのレベルが設定さ
れる。信号／ＳＢの立ち下がりエッジによって、トラン
ジスタＱ３が導通状態から非導通状態に切り換わり、キ
ャパシタＣ１が電流ｉ₂に応じて充電するので、信号／
ＳＣは緩やかな立ち下がりエッジでハイレベルからロー
レベルに切り換わる。そして、信号／ＳＢの立ち上がり
エッジによって、トランジスタＱ３が非導通状態から導
通状態に切り換わり、キャパシタＣ１がトランジスタＱ
３を介して放電するので、信号／ＳＣは素早く立ち上が
り、ハイレベルに保持される。入力信号ＳＡの立ち上が
りエッジに対して、出力信号／ＳＣの立ち下がりエッジ
の遅延時間は、図示のようにｔd となる。なお、入力信
号ＳＡの立ち下がりエッジに対しては、本例の遅延回路
ＤＬＹ１は、差動増幅回路からなる反転素子の遅延時間
のみを与えるので、わずかな遅延しかない。即ち、本例
の反転遅延回路によって、入力信号ＳＡの立ち上がりエ
ッジのみに遅延時間を与え、入力信号ＳＡの立ち上がり
エッジに対して時間ｔd が遅れて立ち下がって信号／Ｓ
Ｃが出力される。逆に、入力信号ＳＡの立ち下がりエッ
ジに対して、わずかな遅延時間だけ遅れて立ち上がった
信号／ＳＣが出力される。

【００２７】遅延回路の出力信号／ＳＣは図示しない比
較回路により、基準電圧Ｖ_refと比較することにより、
遅延回路の入力信号ＳＡに対して遅れた信号／ＳＤが得
られる。例えば、図２に示すように、基準電圧Ｖ_refを
遅延回路の出力信号／ＳＣの最大レベルの半分に設定す
れば、遅延回路の出力信号／ＳＣと基準電圧Ｖ_refとの
比較の結果、図示の信号／ＳＤが得られる。遅延回路の
入力信号ＳＡに較べて、比較結果／ＳＤは反転され、遅
延されている。ここで、例えば、キャパシタＣ１の容量
をＣ、キャパシタＣ１の充電電流ｉ₂の電流値はＩ、信
号／ＳＣの最大レベルから基準電圧Ｖ_refまでの電圧差
はＶとすると、遅延回路の遅延時間ｔd は次式により求
まる。

【００２８】

【数１】ｔd ＝Ｃ×Ｖ／Ｉ …（１）

【００２９】なお、図１に示す遅延回路ＤＬＹ１と図示
しない比較回路をあわせて遅延回路とすることもでき
る。この場合の遅延回路の遅延時間、即ち、入力信号Ｓ
Ａの立ち上がりエッジから、出力信号／ＳＤの立ち下が
りエッジまでの遅れる時間は遅延回路ＤＬＹ１の遅延時
間ｔd と比較回路の遅延時間との合計となり、図示のよ
うにｔ_Dとなる。

【００３０】以上、本発明の基本回路の一つ、反転素子
と遅延素子からなる反転遅延回路の構成およびその動作
について説明した。上述のように、本実施形態の反転遅
延回路は、入力信号を反転し、さらに遅らせることによ
り、入力信号に対して反転した遅延信号が得られる。入
力端子Ｔc に入力される制御信号Ｓc のレベルを制御す
ることによりトランジスタＱ５のコレクタ電流ｉ₂を制
御でき、これに応じてキャパシタＣ１の充電電流が制御
でき、遅延素子の遅延時間を制御できる。このため、本
実施形態の反転遅延回路における遅延時間の制御性が良
く、遅延時間の可変範囲を広く設定することができる。
以下、本発明のもう一つの基本回路、非反転遅延回路に
ついて、図３と図４を参照しながら説明する。

【００３１】第２実施形態図３は本発明に係る発振回路の構成要素である非反転遅
延回路ＤＬＹ２の構成を示す回路図である。図示のよう
に、非反転遅延回路ＤＬＹ２は差動増幅回路からなる非
反転素子（以下、バッファという）とエミッタフォロワ
およびキャパシタからなる遅延素子により構成されてい
る。差動増幅回路は、トランジスタＱ１，Ｑ２、抵抗素
子Ｒ１および電流源Ｉ１により構成されている。トラン
ジスタＱ１，Ｑ２のベースはそれぞれ入力端子Ｔin, Ｔ
/in に接続され、トランジスタＱ２のコレクタは抵抗素
子Ｒ２を介して電源電圧Ｖ_CCの供給線に接続され、トラ
ンジスタＱ１のコレクタは電源電圧Ｖ_CCの供給線に接続
されている。トランジスタＱ１，Ｑ２のエミッタは電流
源Ｉ１に共通に接続されている。トランジスタＱ２のコ
レクタと抵抗素子Ｒ２との接続ノードＮＤ２は、差動増
幅回路の入力端子Ｔinに対して非反転出力ノードを構成
している。電流源Ｉ１により電流ｉ₁が供給される。

【００３２】遅延素子において、トランジスタＱ４のベ
ースはノードＮＤ２に接続され、エミッタはノードＮＤ
４に接続されている。ノードＮＤ４と電源電圧Ｖ_CCの供
給線との間にキャパシタＣ２が接続されている。トラン
ジスタＱ６のベースは制御信号Ｓc の入力端子Ｔc に接
続され、コレクタはノードＮＤ４に接続され、エミッタ
は抵抗素子Ｒ４を介して接地されている。

【００３３】入力端子Ｔin, Ｔ/in にそれぞれ入力信号
ＳＡおよびその反転信号／ＳＡが入力される。ノードＮ
Ｄ２の電位は入力信号ＳＡに応じて変化し、入力信号Ｓ
Ａと同相の信号ＳＢとなる。遅延回路の出力信号ＳＣは
差動増幅回路の出力信号ＳＢに応じてレベルが変化す
る。例えば、信号ＳＢがローレベルになると、トランジ
スタＱ４が非導通状態になり、キャパシタＣ２はトラン
ジスタＱ６のコレクタ電流ｉ₃により充電され、ノード
ＮＤ４の電位が下がっていく。ここで、抵抗素子Ｒ２の
抵抗値をＲ、トランジスタＱ４のベース−エミッタ間電
圧をＶｆとすると、ノードＮＤ４のローレベルは、（Ｖ
_CC−Ｖf −Ｒ・ｉ₁）となる。信号ＳＢがローレベルか
らハイレベルに切り換わったとき、トランジスタＱ４は
非導通状態から導通状態に切り換わり、キャパシタＣ２
はトランジスタＱ４を介して放電し、ノードＮＤ４の電
位は上昇する。ノードＮＤ４のハイレベル電位は、（Ｖ
_CC−Ｖf ）となる。キャパシタＣ２の充電電流ｉ₃を小
さく設定すると、充電時ノードＮＤ４のレベル上昇は緩
やかになる。即ち、ノードＮＤ４の立ち上がりエッジは
急峻で、立ち下がりエッジは緩やかである。

【００３４】図４は図３に示す遅延回路動作時の各信号
波形を示している。以下、図３の回路図および図４の波
形図を参照しつつ、本例の非反転遅延回路ＤＬＹ２の動
作について説明する。遅延回路の出力信号ＳＣのレベル
は入力信号ＳＡのレベルに応じて設定される。また、ノ
ードＮＤ２の信号ＳＢのレベルは入力信号ＳＡと同じで
ある。信号ＳＢの立ち下がりエッジによって、トランジ
スタＱ４が導通状態から非導通状態に切り換わり、キャ
パシタＣ２が電流ｉ₃に応じて充電するので、信号ＳＣ
は緩やかな立ち下がりエッジでハイレベルからローレベ
ルに切り換わる。そして、信号ＳＢの立ち上がりエッジ
によって、トランジスタＱ４が非導通状態から導通状態
に切り換わり、キャパシタＣ２がトランジスタＱ４を介
して放電するので、信号ＳＣは素早く立ち上がり、ハイ
レベルに保持される。入力信号ＳＡの立ち下がりエッジ
に対して、出力信号ＳＣの立ち下がりエッジの遅延時間
は、図示のようにｔd となる。図４においては、ノード
ＮＤ２の電位ＳＢの波形が省略されている。

【００３５】なお、入力信号ＳＡの立ち上がりエッジに
対しては、本例の遅延回路ＤＬＹ２は、差動増幅回路か
らなる反転素子の遅延時間のみを与えるので、わずかな
遅延しかない。即ち、本例の非反転遅延回路によって、
入力信号ＳＡの立ち下がりエッジのみに遅延時間を与
え、入力信号ＳＡの立ち下がりエッジに対して時間ｔd
が遅れて立ち下がって信号ＳＣが出力される。逆に、入
力信号ＳＡの立ち上がりエッジに対して、わずかな遅延
時間だけ遅れて立ち上がった信号ＳＣが出力される。

【００３６】遅延回路の出力信号ＳＣは図示しない比較
回路により、基準電圧Ｖ_refと比較することにより、遅
延回路の入力信号ＳＡに対して遅れた信号ＳＤが得られ
る。例えば、図４に示すように、基準電圧Ｖ_refを遅延
回路の出力信号ＳＣの最大レベルの半分に設定すれば、
遅延回路の出力信号ＳＣと基準電圧Ｖ_refとの比較の結
果、図示の信号ＳＤが得られる。遅延回路の入力信号Ｓ
Ａに較べて、比較結果ＳＤは遅延されている。ここで、
例えば、キャパシタＣ２の容量をＣ、キャパシタＣ２の
充電電流ｉ₃の電流値はＩ、信号ＳＣの最大レベルから
基準電圧Ｖ_refまでの電圧差はＶとすると、遅延回路の
遅延時間ｔd は次式により求まる。

【００３７】

【数２】ｔd ＝Ｃ×Ｖ／Ｉ …（２）

【００３８】なお、図３に示す遅延回路ＤＬＹ２と図示
しない比較回路をあわせて遅延回路とすることもでき
る。この場合の遅延回路の遅延時間、即ち、入力信号Ｓ
Ａの立ち下がりエッジから、出力信号ＳＤの立ち下がり
エッジまでの遅れる時間は遅延回路ＤＬＹ２の遅延時間
ｔd と比較回路の遅延時間との合計となり、図示のよう
にｔ_Dとなる。

【００３９】以上、本発明の基本回路の一つ、バッファ
と遅延素子からなる非反転遅延回路ＤＬＹ２の構成およ
びその動作について説明した。上述のように、本実施形
態の非反転遅延回路ＤＬＹ２によって、入力信号ＳＡを
遅延させて、遅延時間ｔ_Dだけ遅れた遅延信号が得られ
る。また、第１の実施形態の反転遅延回路とほぼ同様
に、本実施形態の非反転遅延回路において、入力端子Ｔ
c に入力される制御信号Ｓc のレベルを制御することに
よりトランジスタＱ６のコレクタ電流ｉ₃を制御でき、
これに応じてキャパシタＣ２の充電電流が制御でき、遅
延素子の遅延時間を制御できる。このため、本実施形態
の非反転遅延回路における遅延時間の制御性が良く、遅
延時間の可変範囲を広く設定することができる。

【００４０】第３実施形態以下、上述した本発明の基本回路である反転および非反
転遅延回路を用いて構成されたリング発振回路について
説明する。まず、本発明の構成要素である反転遅延回路
および非反転遅延回路の等価回路は図５に示す通りであ
る。

【００４１】反転遅延回路の等価回路は、図５（ａ）に
示しており、非反転遅延回路の等価回路は、図５（ｂ）
に示している。図示のように、反転遅延回路は、等価的
にインバータＩＮＶ０と遅延素子Ｄ０により構成されて
いる。インバータＩＮＶ０は、例えば、図１に示すよう
に差動増幅回路により構成され、遅延素子Ｄ０は、例え
ば、エミッタフォロワとキャパシタ、さらに比較回路に
より構成されている。非反転遅延回路は、等価的にバッ
ファＢＵＦ０と遅延素子Ｄ０により構成されている。バ
ッファＢＵＦ０は、例えば、図３に示すように差動増幅
回路により構成され、遅延素子Ｄ０は、例えば、エミッ
タフォロワとキャパシタにより構成されている。

【００４２】以下、図５に示す反転遅延回路および非反
転遅延回路の等価回路を用いて、本発明の発振回路の構
成および動作について説明する。図６は、３段の反転遅
延回路がリング状に接続して構成されている発振回路の
回路図を示している。図示のように、本例の発振回路
は、等価的にインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３
および遅延素子Ｄ１，Ｄ２，Ｄ３により構成されてい
る。

【００４３】インバータとその出力端子に接続されてい
る遅延素子により、発振回路の基本構成要素である反転
遅延回路が構成されている。これらの反転遅延回路がリ
ング状に接続され、発振回路が構成されている。即ち、
遅延素子Ｄ１の入力端子はインバータＩＮＶ１の出力端
子に接続され、インバータＩＮＶ２の入力端子は遅延素
子Ｄ１の出力端子に接続され、遅延素子Ｄ２の入力端子
はインバータＩＮＶ２の出力端子に接続され、インバー
タＩＮＶ３の入力端子は遅延素子Ｄ２の出力端子に接続
され、遅延素子Ｄ３の入力端子はインバータＩＮＶ３の
出力端子に接続されている。さらに、遅延素子Ｄ３の出
力端子はインバータＩＮＶ１の入力端子に接続され、リ
ング状の発振回路が構成されている。

【００４４】ここで、インバータＩＮＶ１の出力信号は
１Ａ、遅延素子Ｄ１の出力信号は１Ｂ、インバータＩＮ
Ｖ２の出力信号は２Ａ、遅延素子Ｄ２の出力信号は２
Ｂ、インバータＩＮＶ３の出力信号は３Ａ、遅延素子Ｄ
３の出力信号は３Ｂとする。図７は、これらの各々の信
号の波形を示している。

【００４５】以下、図６と図７を参照しつつ、本例の発
振回路の動作について説明する。なお、図７の波形図は
図６に示すリング発振回路の動作原理を説明するための
ものであり、インバータＩＮＶ１〜ＩＮＶ３における信
号の遅延を省略しており、且つ各遅延素子Ｄ１〜Ｄ３は
入力信号の立ち上がりエッジに与える遅延も省略してい
る。即ち、図７の波形図において、遅延素子Ｄ１〜Ｄ３
の入力信号の立ち下がりエッジのみに遅延時間が与えら
れ、実際の状況とは異なり、発振回路の動作原理を示す
ためのものである。

【００４６】図示のように、インバータＩＮＶ１の出力
信号１Ａがローレベルのとき、遅延素子Ｄ１において、
キャパシタが充電状態になり、出力信号１Ｂがローレベ
ルに保持されている。信号１Ａがローレベルからハイレ
ベルに切り換わったとき、遅延素子Ｄ１におけるキャパ
シタが放電し、出力信号１Ｂは急峻に立ち上がる。そし
て、インバータＩＮＶ１の出力信号１Ａがハイレベルか
らローレベルに切り換わったとき、遅延素子Ｄ１のキャ
パシタが充電され、遅延素子Ｄ１の出力信号１Ｂは緩や
かに立ち下がっていく。遅延素子Ｄ１の出力信号１Ｂ
が、例えば、比較回路により、基準電圧Ｖ_refと比較さ
れる。出力信号１Ｂのレベルが基準電圧Ｖ_refより高い
とき、比較結果がハイレベルに保持され、逆に出力信号
１Ｂのレベルが基準電圧Ｖ_refより低いとき、比較結果
がローレベルに保持される。比較結果がインバータＩＮ
Ｖ２に入力され、インバータＩＮＶ２の出力信号２Ａ
は、図示のようになる。また、遅延素子Ｄ２の出力信号
２Ｂは、入力信号２Ａに応じて変化して、立ち上がりエ
ッジが急峻で、立ち下がりエッジが緩やかな信号とな
る。インバータＩＮＶ３および遅延素子Ｄ３の出力信号
３Ａ，３Ｂは、上述したインバータおよび遅延素子とほ
ぼ同様になる。

【００４７】図７に示すように、インバータＩＮＶ１，
ＩＮＶ２，ＩＮＶ３の何れかの出力端子からデューティ
比が１：２のクロック信号が得られる。即ち、本例の発
振回路により、デューティ比１：２のクロック信号が生
成される。さらに通常の１：１のデューティ比を持つク
ロック信号を生成させる場合、この発振回路により得ら
れたクロック信号を、例えば、２分周することでデュー
ティ１：１のクロック信号が生成できる。ただし、この
場合には発振回路の発振周波数は、希望のクロック信号
の周波数の倍に設定する必要がある。

【００４８】以上説明したように、本例の発振回路によ
れば、インバータと遅延素子からなる反転遅延回路を３
段用いて、リング状に接続して発振回路を構成し、クロ
ック信号が生成できる。なお、このように構成された発
振回路の発振周期は、各反転遅延回路の遅延時間の和と
なる。ここで、例えば、３段の反転遅延回路の遅延時間
が共にｔ_Dとすると、発振回路のクロック信号の周期は
６ｔ_Dとなり、発振周波数は１／６ｔ_Dとなる。

【００４９】図８は反転遅延回路および非反転遅延回路
により構成された発振回路の一例を示している。図示の
ように、本例の発振回路は、２段の非反転遅延回路と１
段の反転遅延回路がリング状に接続して構成されてい
る。非反転遅延回路は、それぞれバッファＢＵＦ１，Ｂ
ＵＦ２およびこれらのバッファの出力端子に接続されて
いる遅延素子Ｄ１，Ｄ２により構成されている。そし
て、反転遅延回路は、インバータＩＮＶ３およびその出
力端子に接続されている遅延素子Ｄ３により構成されて
いる。

【００５０】上述した各構成要素は、リング状に接続さ
れ、図８に示す発振回路が構成されている。図９は、本
例の発振回路発振動作時の各部分の波形を示している。
以下、図８および図９を参照しつつ、本例の発振回路の
動作について説明する。図９に示すように、バッファＢ
ＵＦ１の立ち下がりエッジに応じて、遅延素子Ｄ１の出
力信号１Ｂが緩やかな立ち下がりエッジとなる。そし
て、バッファＢＵＦ１の出力信号１Ｃがローレベルから
ならハイレベルに切り換わったとき、遅延素子Ｄ１の出
力信号１Ｂは、急峻に立ち上がる。

【００５１】遅延素子Ｄ１の出力信号１Ｂは、例えば、
基準電圧Ｖ_refと比較され、基準電圧Ｖ_refより高いレ
ベルのとき、比較結果がハイレベルに保持され、基準電
圧Ｖ_refより低いレベルのとき、比較結果がローレベル
に保持される。比較結果に応じてバッファＢＵＦ２の出
力信号２Ｃは、図示の通りとなる。そして、バッファＢ
ＵＦ２の出力信号２Ｃに応じて遅延素子Ｄ２の出力信号
のレベルが設定される。例えば、信号２Ｃが立ち下がり
エッジにより、遅延素子Ｄ２の出力信号２Ｂは緩やかに
立ち下がり、逆に信号２Ｃの立ち上がりエッジにより、
遅延素子Ｄ２の出力信号２Ｂは急峻に立ち上がる。

【００５２】ただし、図９に示すように、バッファＢＵ
Ｆ２の出力信号２Ｃのローレベルの期間は短いので、そ
の間遅延素子Ｄ２にあるキャパシタは完全に充電される
ことがなく、遅延素子Ｄ２の出力信号は完全にローレベ
ル、例えば接地電位ＧＮＤに到達できず、途中でバッフ
ァＢＵＦ２の出力信号２Ｃの立ち上がりエッジに応じて
立ち上がってしまう。このため、図示のように遅延素子
Ｄ２の出力信号２Ｂは、例えば、比較回路の基準電圧Ｖ
_refのレベル付近までに達したところで上昇に転じるこ
とが考えられる。このため、比較回路の出力信号は幅が
狭く、且つ位相が不安定なパルス信号となる。この比較
結果を受けて、インバータＩＮＶ３の出力信号３Ｃは、
図示のように位相が不安定なパルス信号となり、この結
果、遅延素子Ｄ３の出力信号３Ｂの位相も不安定とな
る。即ち、本例の発振回路により生成されたクロック信
号にはジッタが発生する可能性がある。

【００５３】ここで、図１０を参照して、発振回路のジ
ッタの発生について詳細に説明する。図１０（ａ）は、
例えば、反転または非反転遅延回路の遅延素子の出力信
号の波形図である。図示のように、遅延素子のキャパシ
タが放電状態にあるとき、出力信号がハイレベル、即ち
（Ｖ_CC−Ｖf ）レベルに保持される。そして、キャパシ
タが充電することにより、遅延素子の出力信号は緩やか
に降下して、ローレベル、即ち、電圧Ｖg レベルまでに
達する。遅延素子の出力信号レベルが基準電圧Ｖ_re _fに
達するまでの時間ｔd が遅延回路の遅延時間となる。

【００５４】図１０（ｂ）はジッタが生じたときの遅延
素子の出力信号の波形図を示している。図示のように、
遅延素子の出力信号における最初のハイレベルが不安定
な状態にある場合、即ち、最初のハイレベルは（Ｖ_CC−
Ｖf ±Δα）とすると、これに応じて、遅延回路の遅延
時間もｔd1, ｔd2, ｔd3と変化していく。このため、発
振回路の発振周波数は不安定となり、ジッタが生じる。

【００５５】図８に示す発振回路において、インバータ
ＩＮＶ３の出力信号３Ｃのハイレベルは不安定であり、
これに応じて遅延素子Ｄ３の遅延時間も不安定となり、
発振周波数にはジッタが生じる。

【００５６】図１１は、遅延回路において、遅延素子の
最初のハイレベルが安定に保たれる条件を説明するため
の波形図である。ここで、遅延回路の遅延時間がｔd と
して、遅延素子の入力信号のローレベル期間がそれぞれ
４ｔd ，３ｔd ，２ｔd ，ｔd の場合、遅延素子の出力
信号および基準電圧Ｖ_refとの比較結果を示している。

【００５７】図１１（ａ）は、ローレベル期間が４ｔd
の入力信号を示しており、この信号に応じて遅延素子の
出力信号は図１１（ｂ）に示し、さらにこれにより基準
電圧Ｖ_refとの比較結果は、図１１（ｃ）に示してい
る。図１１（ｄ）は、ローレベル期間が３ｔd の入力信
号を示しており、この信号に応じて遅延素子の出力信号
は図１１（ｅ）に示し、さらにこれにより基準電圧Ｖ
_refとの比較結果は、図１１（ｆ）に示している。図１
１（ｇ）は、ローレベル期間が２ｔd の入力信号を示し
ており、この信号に応じて遅延素子の出力信号は図１１
（ｈ）に示し、さらにこれにより基準電圧Ｖ_refとの比
較結果は、図１１（ｉ）に示している。

【００５８】さらに、図１１（ｊ）は、ローレベル期間
がｔd の入力信号を示しており、この信号に応じて遅延
素子の出力信号は図１１（ｋ）に示している。図１１
（ｋ）に示すように、遅延素子の出力信号はキャパシタ
の充電により低下して、例えば、基準電圧Ｖ_refのレベ
ルに達したところで、入力信号が立ち上がったので、上
昇に転じる。このため、この出力信号と基準電圧Ｖ_ref
との比較結果が位相の不安定なパルス信号となり、発振
回路の発振周波数にはジッタが生じる。また、遅延素子
の出力信号のレベルが基準電圧Ｖ_refに到達できない場
合、図１１（ｌ）に示すように基準電圧Ｖ_refとの比較
結果がハイレベルに保持され、発振回路が発振できない
こともあり得る。

【００５９】以上説明したように、発振回路が安定した
クロック信号を生成するために、遅延素子に入力される
信号のローレベル期間は、少なくとも２ｔd 以上に保つ
ことが必要である。この条件が満たされていない場合に
は、発振回路の発振周波数は不安定になるか、場合によ
って発振停止が起きることもある。そして、この条件を
満たすために、リング状に接続されている反転遅延回路
の段数は３段以上の奇数段数に設定することが必要であ
る。

【００６０】図６に示す発振回路は、上記の条件を満た
す最小の構成である。そして、図８に示す発振回路例で
は、反転遅延回路の段数は１段のみであり、上記の条件
を満たしていないため、安定した発振信号は生成できな
い。以下、この条件を満たす他の発振回路例を説明す
る。

【００６１】図１２は１段の非反転遅延回路と３段の反
転遅延回路により構成されている発振回路の回路図であ
る。図示のように、非反転遅延回路は、バッファＢＵＦ
１と遅延素子Ｄ１により構成され、反転遅延回路は、そ
れぞれインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３および
遅延素子Ｄ２，Ｄ３，Ｄ４により構成されている。

【００６２】これらのバッファ、インバータおよび遅延
素子はリング状に接続され、発振回路が構成されてい
る。バッファＢＵＦ１の出力端子は遅延素子Ｄ１の入力
端子に接続され、遅延素子Ｄ１の出力端子はインバータ
ＩＮＶ１の入力端子に接続され、インバータＩＮＶ１の
出力端子は、遅延素子Ｄ２の入力端子に接続され、遅延
素子Ｄ２の出力端子はインバータＩＮＶ２の入力端子に
接続され、インバータＩＮＶ２の出力端子は、遅延素子
Ｄ３の入力端子に接続されている。遅延素子Ｄ３の出力
端子は、インバータＩＮＶ３の入力端子に接続され、イ
ンバータＩＮＶ３の出力端子は遅延素子Ｄ４の入力端子
に接続され、遅延素子Ｄ４の出力端子は、バッファＢＵ
Ｆ１の入力端子に接続されている。

【００６３】ここで、バッファＢＵＦ１の出力信号を１
Ａ、遅延素子Ｄ１の出力信号を１Ｂ、インバータＩＮＶ
１の出力信号を２Ａ、遅延素子Ｄ２の出力信号を２Ｂ、
インバータＩＮＶ２の出力信号を３Ａ、遅延素子Ｄ３の
出力信号を３Ｂ、インバータＩＮＶ３の出力信号を４
Ａ、遅延素子Ｄ４の出力信号を４Ｂとすると、図１３は
これらの信号の波形を示している波形図である。

【００６４】以下、図１２および図１３を参照しつつ、
本例の発振回路の動作について説明する。バッファＢＵ
Ｆ１の出力信号１Ａがハイレベルからローレベルに切り
換わったとき、遅延素子Ｄ１の出力信号１Ｂはキャパシ
タの充電に伴い緩やかに降下する。そして、バッファＢ
ＵＦ１の出力信号１Ａの立ち上がりエッジに応じて、遅
延素子Ｄ１内のキャパシタが放電し、これに応じて遅延
素子Ｄ１の出力信号１Ｂが急に上昇する。バッファＢＵ
Ｆ１の出力信号１Ａがハイレベルに保持されている間
に、遅延素子Ｄ１の出力信号１Ｂもハイレベル、例え
ば、電源電圧Ｖ_CCに近いレベルに保持される。そしてバ
ッファＢＵＦ１の出力信号の立ち下がりエッジに応じ
て、遅延素子Ｄ１の出力信号１Ｂが緩やかに降下する。

【００６５】遅延素子Ｄ１の出力信号１Ｂは、例えば、
比較回路により基準電圧Ｖ_refと比較して、出力信号１
Ｂのレベルが基準電圧Ｖ_refより高いとき、比較結果が
ハイレベルに保持され、逆に出力信号１Ｂのレベルが基
準電圧Ｖ_refより低いとき、比較結果がローレベルに保
持される。比較結果がインバータＩＮＶ１に入力され、
インバータＩＮＶ１の出力信号２Ａは、図示のようにな
る。また、遅延素子Ｄ２の出力信号２Ｂは、入力信号２
Ａに応じて変化して、立ち上がりエッジが急峻で、立ち
下がりエッジが緩やかな信号となる。インバータＩＮＶ
３、遅延素子Ｄ３、およびインバータＩＮＶ４、遅延素
子Ｄ４の出力信号３Ａ，３Ｂ，４Ａ，４Ｂは、上述した
インバータおよび遅延素子とほぼ同様になる。

【００６６】図１３に示すように、バッファＢＵＦ１の
出力信号１Ａ、インバータＩＮＶ２の出力信号３Ａは、
デューティ比１：１のクロック信号とする。また、イン
バータＩＮＶ１およびインバータＩＮＶ３の出力信号２
Ａ，４Ａは、それぞれデューティ比１：３のクロック信
号となる。

【００６７】さらに、本例の発振回路において、遅延素
子Ｄ１〜Ｄ４の入力信号１Ａ〜４Ａにおいて、信号がロ
ーレベルの期間が最低でも２ｔd であり、前述したよう
に、遅延素子の入力信号のローレベル期間が２ｔd 以上
に保持されている場合、発振回路によりジッタのない安
定した発振信号が得られる。このため、本例の発振回路
により、安定したクロック信号が生成できる。

【００６８】図１４〜１９は、５段の反転または非反転
遅延回路により構成された発振回路の回路例およびそれ
ぞれの発振回路における動作時の波形を示している。以
下、これらの図を参照しつつ、それぞれの構成および動
作について説明する。

【００６９】図１４は５段の反転遅延回路により構成さ
れた発振回路の回路図である。図示のよう、インバータ
ＩＮＶ１，ＩＮＶ２，…，ＩＮＶ５およびこれらのイン
バータの出力側に接続されている遅延素子Ｄ１，Ｄ２，
…，Ｄ５により構成された５段の反転遅延回路がリング
状に接続され、発振回路が構成されている。ここで、イ
ンバータＩＮＶ１〜ＩＮＶ５の出力信号をそれぞれ１Ａ
〜５Ａ、遅延素子Ｄ１〜Ｄ５の出力信号をそれぞれ１Ｂ
〜５Ｂとすると、発振回路動作時に、これらの信号の波
形は図１５に示す波形図の通りである。

【００７０】以下、図１４および図１５を参照しつつ、
本例の発振回路の動作について説明する。図示のよう
に、インバータＩＮＶ１の出力信号１Ａがローレベルの
とき、遅延素子Ｄ１において、キャパシタが充電状態に
あり、出力信号１Ｂがローレベルに保持されている。信
号１Ａがローレベルからハイレベルに切り換わったと
き、遅延素子Ｄ１におけるキャパシタが放電し、出力信
号１Ｂは急峻に立ち上がる。そして、インバータＩＮＶ
１の出力信号１Ａがハイレベルからローレベルに切り換
わったとき、遅延素子Ｄ１のキャパシタが充電され、遅
延素子Ｄ１の出力信号１Ｂは緩やかに立ち下がってい
く。

【００７１】遅延素子Ｄ１の出力信号１Ｂが、例えば、
比較回路により、基準電圧Ｖ_refと比較される。出力信
号１Ｂのレベルが基準電圧Ｖ_refより高いとき、比較結
果がハイレベルに保持され、逆に出力信号１Ｂのレベル
が基準電圧Ｖ_refより低いとき、比較結果がローレベル
に保持される。比較結果がインバータＩＮＶ２に入力さ
れ、インバータＩＮＶ２の出力信号２Ａは、図示のよう
になる。また、遅延素子Ｄ２の出力信号２Ｂは、入力信
号２Ａに応じて変化して、立ち上がりエッジが急峻で、
立ち下がりエッジが緩やかな信号となる。

【００７２】インバータＩＮＶ３，ＩＮＶ４，ＩＮＶ５
および遅延素子Ｄ３，Ｄ４，Ｄ５の出力信号３Ａ，４
Ａ，５Ａおよび３Ｂ，４Ｂ，５Ｂは、上述したインバー
タおよび遅延素子とほぼ同様になる。

【００７３】図１５に示すように、発振回路の各インバ
ータＩＮＶ１〜ＩＮＶ５の出力端子からデューティ比
２：３のクロック信号が得られる。即ち、各遅延素子Ｄ
１〜Ｄ５に入力された信号のローレベルの期間は３ｔd
である。このため、本例の発振回路により安定した発振
動作が行われ、ジッタのない安定したクロック信号が生
成される。

【００７４】図１６は２段の非反転遅延回路と３段の反
転遅延回路により構成されている発振回路の回路図を示
している。図示のように、本例の発振回路は、バッファ
ＢＵＦ１，ＢＵＦ２と遅延素子Ｄ１，Ｄ３からなる非反
転遅延回路およびインバータＩＮＶ１，ＩＮＶ２，ＩＮ
Ｖ３と遅延素子Ｄ２，Ｄ４，Ｄ５からなる反転遅延回路
により構成されている。これらの非反転および反転遅延
回路はリング状に接続され、発振回路が構成されてい
る。

【００７５】具体的に、バッファＢＵＦ１の出力端子は
遅延素子Ｄ１の入力端子に接続され、遅延素子Ｄ１の出
力端子はインバータＩＮＶ１の入力端子に接続されてい
る。インバータＩＮＶ１の出力端子は遅延素子Ｄ２の入
力端子に接続され、遅延素子Ｄ２の出力端子はバッファ
ＢＵＦ２の入力端子に接続され、バッファＢＵＦ２の出
力端子は遅延素子Ｄ３の入力端子に接続されている。遅
延素子Ｄ３の出力端子はインバータＩＮＶ２の入力端子
に接続され、インバータＩＮＶ２の出力端子は遅延素子
Ｄ４の入力端子に接続されている。遅延素子Ｄ４の出力
端子はインバータＩＮＶ３の入力端子に接続され、イン
バータＩＮＶ３の出力端子は遅延素子Ｄ５の入力端子に
接続されている。そして、遅延素子Ｄ５の出力端子はバ
ッファＢＵＦ１の入力端子に接続され、リング状の発振
回路が構成されている。

【００７６】ここで、バッファＢＵＦ１の出力信号を１
Ａ、インバータＩＮＶ１の出力信号を２Ａ、バッファＢ
ＵＦ２の出力信号を３Ａ、インバータＩＮＶ２，ＩＮＶ
３の出力信号をそれぞれ４Ａ，５Ａとして、さらに遅延
素子Ｄ１〜Ｄ５の出力信号をそれぞれ１Ｂ〜５Ｂとする
と、発振回路動作時のこれらの信号の波形を図１７に示
している。以下、図１７の波形図を参照しつつ、本例の
発振回路の動作について説明する。

【００７７】図示のように、バッファＢＵＦ１の出力信
号１Ａがハイレベルのとき、遅延素子Ｄ１において、キ
ャパシタが放電状態にあり、出力信号１Ｂがハイレベル
に保持されている。信号１Ａがハイレベルからローレベ
ルに切り換わったとき、遅延素子Ｄ１におけるキャパシ
タが充電し、出力信号１Ｂは緩やかに立ち下がる。そし
て、バッファＢＵＦ１の出力信号１Ａがローレベルから
ハイレベルに切り換わったとき、遅延素子Ｄ１のキャパ
シタが急速に放電し、遅延素子Ｄ１の出力信号１Ｂは急
峻な立ち上がりエッジで上昇する。

【００７８】遅延素子Ｄ１の出力信号１Ｂが、例えば、
比較回路により、基準電圧Ｖ_refと比較される。出力信
号１Ｂのレベルが基準電圧Ｖ_refより高いとき、比較結
果がハイレベルに保持され、逆に出力信号１Ｂのレベル
が基準電圧Ｖ_refより低いとき、比較結果がローレベル
に保持される。比較結果がインバータＩＮＶ１に入力さ
れ、インバータＩＮＶ１の出力信号２Ａは、図１７に示
すようになる。また、遅延素子Ｄ２の出力信号２Ｂは、
入力信号２Ａに応じて変化して、立ち上がりエッジが急
峻で、立ち下がりエッジが緩やかな信号となる。

【００７９】遅延素子Ｄ２の出力側に接続されているバ
ッファＢＵＦ２、インバータＩＮＶ２，ＩＮＶ３、遅延
素子Ｄ３，Ｄ４，Ｄ５の出力信号３Ａ，４Ａ，５Ａおよ
び３Ｂ，４Ｂ，５Ｂは、上述したバッファＢＵＦ１、イ
ンバータＩＮＶ１および遅延素子Ｄ１，Ｄ２とほぼ同様
になる。

【００８０】図１７に示すように、発振回路の各バッフ
ァＢＵＦ１，ＢＵＦ２およびインバータＩＮＶ１，ＩＮ
Ｖ２，ＩＮＶ３の出力端子からそれぞれデューティ比
１：４、２：３および３：２のクロック信号が得られ
る。即ち、各遅延素子Ｄ１〜Ｄ５に入力された信号のロ
ーレベルの期間は最小でも２ｔd である。このため、本
例の発振回路により安定した発振動作が行われ、ジッタ
のない安定したクロック信号が生成される。

【００８１】図１８は２段の非反転遅延回路と３段の反
転遅延回路により構成されている発振回路のもう一つの
例を示す回路図を示している。図示のように、本例の発
振回路の構成要素は、図１６に示す発振回路と同じであ
るが、反転および非反転遅延回路の接続は図１６の例と
異なる。本例では、２段の非反転遅延回路が直列接続さ
れ、また３段の反転遅延回路も直列接続されている。

【００８２】図示のように、バッファＢＵＦ１の出力端
子は遅延素子Ｄ１の入力端子に接続され、遅延素子Ｄ１
の出力端子はバッファＢＵＦ２の入力端子に接続され、
バッファＢＵＦ２の出力端子は遅延素子Ｄ２の入力端子
に接続されている。遅延素子Ｄ２の出力端子はインバー
タＩＮＶ１の入力端子に接続され、インバータＩＮＶ１
の出力端子は遅延素子Ｄ３の入力端子に接続され、遅延
素子Ｄ３の出力端子は、インバータＩＮＶ２の入力端子
に接続されている。インバータＩＮＶ２の出力端子は遅
延素子Ｄ４の入力端子に接続され、遅延素子Ｄ４の出力
端子はインバータＩＮＶ３の入力端子に接続され、イン
バータＩＮＶ３の出力端子は遅延素子Ｄ５の入力端子に
接続されている。さらに遅延素子Ｄ５の出力端子はバッ
ファＢＵＦ１の入力端子に接続され、リング状の発振回
路が構成されている。

【００８３】ここで、バッファＢＵＦ１の出力信号を１
Ａ、バッファＢＵＦ２の出力信号を２Ａ、インバータＩ
ＮＶ１，ＩＮＶ２，ＩＮＶ３の出力信号をそれぞれ３
Ａ，４Ａ，５Ａとして、遅延素子Ｄ１〜Ｄ５の出力信号
をそれぞれ１Ｂ〜５Ｂとすると、発振回路動作時のこれ
らの信号の波形を図１９に示している。以下、図１９の
波形図を参照しつつ、本例の発振回路の動作について説
明する。

【００８４】図示のように、バッファＢＵＦ１の出力信
号１Ａがハイレベルのとき、遅延素子Ｄ１において、キ
ャパシタが放電状態にあり、出力信号１Ｂがハイレベル
に保持されている。信号１Ａがハイレベルからローレベ
ルに切り換わったとき、遅延素子Ｄ１におけるキャパシ
タが充電し、出力信号１Ｂは緩やかに立ち下がる。そし
て、バッファＢＵＦ１の出力信号１Ａがローレベルから
ハイレベルに切り換わったとき、遅延素子Ｄ１のキャパ
シタが急速に放電し、遅延素子Ｄ１の出力信号１Ｂは急
峻な立ち上がりエッジで上昇する。

【００８５】遅延素子Ｄ１の出力信号１Ｂが、例えば、
比較回路により、基準電圧Ｖ_refと比較される。出力信
号１Ｂのレベルが基準電圧Ｖ_refより高いとき、比較結
果がハイレベルに保持され、逆に出力信号１Ｂのレベル
が基準電圧Ｖ_refより低いとき、比較結果がローレベル
に保持される。比較結果がバッファＢＵＦ２に入力さ
れ、バッファＢＵＦ２の出力信号２Ａは、図１９に示す
ようになる。また、遅延素子Ｄ２の出力信号２Ｂは、入
力信号２Ａに応じて変化して、立ち上がりエッジが急峻
で、立ち下がりエッジが緩やかな信号となる。

【００８６】遅延素子Ｄ２の出力側に接続されているイ
ンバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３、遅延素子Ｄ
３，Ｄ４，Ｄ５の出力信号３Ａ，４Ａ，５Ａおよび３
Ｂ，４Ｂ，５Ｂは、上述したバッファＢＵＦ１，ＢＵＦ
２および遅延素子Ｄ１，Ｄ２とほぼ同様であり、ただ
し、インバータは入力信号に対してその反転信号を出力
する。

【００８７】図１９に示すように、発振回路の各バッフ
ァＢＵＦ１，ＢＵＦ２およびインバータＩＮＶ１，ＩＮ
Ｖ２，ＩＮＶ３の出力端子からデューティ比１：４、
２：３および３：２のクロック信号が得られる。即ち、
各遅延素子Ｄ１〜Ｄ５に入力された信号のローレベルの
期間は最小でも２ｔd である。このため、本例の発振回
路により安定した発振動作が行われ、ジッタのない安定
したクロック信号が生成される。

【００８８】以下、図２０〜２４を参照しつつ、反転お
よび非反転遅延回路により構成されている３段、４段、
５段および６段の発振回路のそれぞれの構成例をまとめ
て示す。図２０は、反転および非反転遅延回路の簡略し
た表示符号をそれぞれ示している。以下、これらの符号
を用いて、発振回路の構成例を図２１〜２４に示す。

【００８９】まず、図２１は３段の反転遅延回路により
構成された発振回路の回路図である。なお、本回路例
は、図６に示す発振回路例と同様な構成を有する。前述
したように、３段の反転遅延回路により構成された発振
回路は、本発明の発振回路の中で最も簡単な構成であ
る。この発振回路により、デューティ比１：２のクロッ
ク信号が生成でき、且つ発振動作は安定に行われる。

【００９０】図２２は１段の非反転遅延回路と３段の反
転遅延回路により構成された４段構成の発振回路の回路
図である。なお、本回路例は、図１２に示す発振回路例
と同様な構成を有する。前述したように、１段の非反転
遅延回路と３段の反転遅延回路により構成された発振回
路によって、１：３および２：２の２種類のクロック信
号が生成でき、且つ発振動作は安定に行われる。

【００９１】図２３は５段の反転遅延回路または２段の
非反転遅延回路と３段の反転遅延回路により構成された
５段構成の発振回路の回路図である。図示のように、５
段構成の発振回路は全部で３通りの構成例があり、図５
（ａ），（ｂ），（ｃ）はそれぞれの構成を示してい
る。なお、これらの回路例は、それぞれ図１４、図１６
および図１８に示す発振回路例と同様な構成を有する。
前述したように、これらの５段構成発振回路によって、
１：４、２：３および３：２の３種類のクロック信号が
生成でき、且つ発振動作は安定に行われる。

【００９２】図２４は６段構成の発振回路の５つの構成
例を示している。図２４（ａ）は、１段の非反転遅延回
路と５段の反転遅延回路により構成された発振回路の回
路図であり、図２４（ｂ）〜（ｅ）はそれぞれ３段の非
反転遅延回路と３段の反転遅延回路により構成された発
振回路の回路図である。図示のように、非反転および反
転遅延回路をそれぞれ３段ずつ用いて構成された発振回
路は、回路の構成要素の接続関係により、全部で４通り
の構成例がある。ここで、これらの発振回路の詳細の動
作について説明を省略する。ただし、これらの６段構成
の発振回路により、周期１２ｔd のクロック信号が生成
され、且つ、何れの構成例においても安定した発振動作
が得られる。

【００９３】第４実施形態図２５〜２８は、本発明の発振回路の他の実施形態を示
す回路図および波形図である。以下、これらの図面を参
照しつつ、これらの回路例の構成および動作を説明す
る。なお、これまで説明した本発明の発振回路の各構成
例においては、各段の遅延素子の出力信号は基準電圧Ｖ
_refと比較して、比較結果を次段の入力信号として次段
に供給する。そして基準電圧Ｖ_refは、遅延素子の出力
信号の最大レベルの半分に設定されているが、本発明は
これに限定されるものではなく、比較回路における基準
電圧Ｖ_refのレベルは任意に設定できるものである。

【００９４】図２５は３段の反転遅延回路により構成さ
れた発振回路の回路図である。図示のように、本例の発
振回路はインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３と遅
延素子ＤＬ１，ＤＬ２，ＤＬ３により構成されている。
これらのインバータおよび遅延素子はリング状に接続さ
れ、発振回路が構成されている。具体的に、インバータ
ＩＮＶ１の出力端子は、遅延素子ＤＬ１の入力端子に接
続され、遅延素子ＤＬ１の出力端子はインバータＩＮＶ
２の入力端子に接続され、インバータＩＮＶ２の出力端
子は遅延素子ＤＬ２の入力端子に接続され、遅延素子Ｄ
Ｌ２の出力端子は、インバータＩＮＶ３の入力端子に接
続され、インバータＩＮＶ３の出力端子は、遅延素子Ｄ
Ｌ３の入力端子に接続されている。さらに、遅延素子Ｄ
Ｌ３の出力端子はインバータＩＮＶ１の入力端子に接続
され、リング状な発振回路が構成されている。

【００９５】遅延素子ＤＬ１，ＤＬ２，ＤＬ３には、例
えば、それぞれ比較回路が設けられ、これらの比較回路
により、遅延素子の出力信号と基準電圧Ｖ_ref1とが比較
され、比較結果に応じて出力信号のレベルが設定され
る。ここで、インバータＩＮＶ１〜ＩＮＶ３の出力信号
を１Ａ〜３Ａとし、遅延素子ＤＬ１〜ＤＬ３の出力信号
を１Ｂ〜３Ｂとすると、本例の発振回路動作時の各信号
の波形を図２６に示している。以下、図２５および２６
を参照しつつ、本例の発振回路の動作について説明す
る。

【００９６】図示のように、インバータＩＮＶ１の出力
信号１Ａがハイレベルのとき、遅延素子ＤＬ１の出力信
号１Ｂもハイレベルに保持され、信号１Ａの立ち下がり
エッジに応じて遅延素子ＤＬ１におけるキャパシタは充
電され、遅延素子ＤＬ１の出力信号は緩やかなに立ち下
がっていく。そして、インバータＩＮＶ１の出力信号１
Ａの立ち上がりエッジに応じて遅延素子ＤＬ１のキャパ
シタが放電し、遅延素子ＤＬ１の出力信号１Ｂは急峻な
立ち上がりエッジで上昇する。インバータＩＮＶ２，Ｉ
ＮＶ３および遅延素子ＤＬ２，ＤＬ３において、上述し
たインバータＩＮＶ１、遅延素子ＤＬ１とほぼ同様に動
作する。

【００９７】図２６に示すように、遅延素子ＤＬ１〜Ｄ
Ｌ３の出力信号と比較する基準電圧Ｖ_ref1のレベルは、
これらの遅延素子の最大の出力レベルの半分ではなく、
それ以外の値に設定されている。例えば、遅延素子の出
力信号の最大レベルをＶ_TPとすると、基準電圧Ｖ_ref1の
レベルは、３Ｖ_TP／４に設定され、即ち、最大レベルの
３／４に設定されている。

【００９８】遅延素子の出力信号のレベルが基準電圧Ｖ
_ref1より大きいとき、比較回路によりハイレベルの信号
が出力され、逆に遅延素子の出力信号のレベルが基準電
圧Ｖ_ref1より小さいとき、比較回路によりローレベルの
信号が出力される。比較回路の出力信号は、次段の遅延
回路に入力され、インバータにより反転されてさらに次
段の遅延回路の遅延素子に入力される。

【００９９】このように、比較回路における基準電圧Ｖ
_ref1のレベルを変えることにより、発振回路の発振周波
数が変化する。本例のように、基準電圧Ｖ_ref1が最大レ
ベルの半分より大きく設定することにより、遅延素子に
おける遅延時間が低減するので、発振回路の発振周期が
それに応じて低減し、即ち、発振周波数は大きくなる。

【０１００】以上、基準電圧のレベルが大きく設定する
場合について説明したが、以下、図２７と２８を参照し
つつ、基準電圧を低く設定する場合の発振回路の動作に
ついて説明する。図２７に示すように、本例の発振回路
は、図２５に示す発振回路例とほぼ同様に、３段の反転
遅延回路がリング状態に接続して構成されている。

【０１０１】反転遅延回路は、それぞれインバータＩＮ
Ｖ１，ＩＮＶ２，ＩＮＶ３および遅延素子ＤＭ１，ＤＭ
２，ＤＭ３により構成されている。インバータＩＮＶ１
の出力端子は、遅延素子ＤＭ１の入力端子に接続され、
遅延素子ＤＭ１の出力端子はインバータＩＮＶ２の入力
端子に接続され、インバータＩＮＶ２の出力端子は遅延
素子ＤＭ２の入力端子に接続され、遅延素子ＤＬ２の出
力端子は、インバータＩＮＶ３の入力端子に接続され、
インバータＩＮＶ３の出力端子は、遅延素子ＤＭ３の入
力端子に接続されている。さらに、遅延素子ＤＭ３の出
力端子はインバータＩＮＶ１の入力端子に接続され、リ
ング状な発振回路が構成されている。

【０１０２】遅延素子ＤＭ１，ＤＭ２，ＤＭ３には、例
えば、それぞれ比較回路が設けられ、これらの比較回路
により、遅延素子の出力信号と基準電圧Ｖ_ref1とが比較
され、比較結果に応じて出力信号のレベルが設定され
る。ここで、インバータＩＮＶ１〜ＩＮＶ３の出力信号
を１Ａ〜３Ａとし、遅延素子ＤＭ１〜ＤＭ３の出力信号
を１Ｂ〜３Ｂとすると、本例の発振回路動作時の各信号
の波形を図２８に示している。以下、図２７および２８
を参照しつつ、本例の発振回路の動作について説明す
る。

【０１０３】図示のように、インバータＩＮＶ１の出力
信号１Ａがハイレベルのとき、遅延素子ＤＭ１の出力信
号１Ｂもハイレベルに保持され、信号１Ａの立ち下がり
エッジに応じて遅延素子ＤＭ１におけるキャパシタが充
電され、遅延素子ＤＭ１の出力信号は緩やかなに立ち下
がっていく。そして、インバータＩＮＶ１の出力信号１
Ａの立ち上がりエッジに応じて遅延素子ＤＭ１のキャパ
シタが放電し、遅延素子ＤＭ１の出力信号１Ｂは急峻な
立ち上がりエッジで上昇する。インバータＩＮＶ２，Ｉ
ＮＶ３および遅延素子ＤＭ２，ＤＭ３において、上述し
たインバータＩＮＶ１、遅延素子ＤＭ１とほぼ同様に動
作する。

【０１０４】図２８に示すように、遅延素子の出力信号
の最大レベルをＶ_TPとすると、遅延素子ＤＭ１〜ＤＭ３
の出力信号と比較する基準電圧Ｖ_ref2のレベルは、例え
ば、Ｖ_TP／４に設定され、即ち、最大レベルの１／４に
設定されている。

【０１０５】遅延素子の出力信号のレベルが基準電圧Ｖ
_ref2より大きいとき、比較回路によりハイレベルの信号
が出力され、逆に遅延素子の出力信号のレベルが基準電
圧Ｖ_ref2より小さいとき、比較回路によりローレベルの
信号が出力される。比較回路の出力信号は、次段の遅延
回路に入力され、インバータにより反転されてさらに次
段の遅延回路の遅延素子に入力される。

【０１０６】このように、比較回路における基準電圧Ｖ
_ref2のレベルを変えることにより、発振回路の発振周波
数が変化する。本例のように、基準電圧Ｖ_ref2が最大レ
ベルの半分より小さく設定することにより、遅延素子に
おける遅延時間が増加するので、発振回路の発振周期が
それに応じて増加し、即ち、発振周波数が小さくなる。

【０１０７】第５実施形態図２９〜３１は、本発明に係る発振回路の第５の実施形
態を示す回路図および波形図である。以下、これらの図
面を参照しつつ、本実施形態の発振回路の構成および動
作を説明する。

【０１０８】図２９は、３段の反転遅延回路からなる発
振回路の等価回路を示している。図示のように、本例の
発振回路は、３段の反転遅延回路ＤＮ１，ＤＮ２，ＤＮ
３およびこれらの反転遅延回路に必要な駆動電圧を供給
する駆動回路ＤＶ１により構成されている。

【０１０９】反転遅延回路ＤＮ１，ＤＮ２，ＤＮ３はリ
ング状に接続されており、反転遅延回路ＤＮ１の出力信
号が反転遅延回路ＤＮ２に入力され、反転遅延回路ＤＮ
２の出力信号が反転遅延回路ＤＮ３に入力される。さら
に、反転遅延回路ＤＮ３の出力信号が反転遅延回路ＤＮ
１の入力側にフィードバックされる。

【０１１０】それぞれの反転遅延回路ＤＮ１，ＤＮ２，
ＤＮ３は、共通の電源電圧Ｖ_CCを動作電圧として動作
し、且つこれらの反転遅延回路は、共通の接地電位ＧＮ
Ｄを利用している。駆動回路ＤＶ１は、それぞれの反転
遅延回路に必要な駆動電圧を提供する。

【０１１１】図３０は、図２９に示す発振回路の具体的
な構成例を示している。図示のよう、本例の発振回路
は、リング状に接続されている反転遅延回路ＤＮ１，Ｄ
Ｎ２，ＤＮ３とこれらの回路に基準電圧Ｖ_refおよび駆
動電圧Ｖ_B1，Ｖ_B2を供給する駆動回路ＤＶ１により構成
されている。以下、図３０を参照しながら、反転遅延回
路ＤＮ１，ＤＮ２，ＤＮ３および駆動回路ＤＶ１の各部
分の構成を説明する。

【０１１２】駆動回路ＤＶ１は、抵抗素子Ｒ４１，Ｒ４
２，…，Ｒ４６およびｎｐｎトランジスタＱ４１，Ｑ４
２，…，Ｑ４６により構成されている。トランジスタＱ
４１は、そのベースがバイアス電圧Ｖ_BIASの入力端子に
接続され、コレクタが電源電圧Ｖ_CCの供給線に接続さ
れ、エミッタが抵抗素子Ｒ４３を介して接地されてい
る。トランジスタＱ４２は、そのベースが発振回路の動
作制御電圧Ｖ_COの入力端子に接続され、コレクタが電源
電圧Ｖ_CCの供給線に接続され、エミッタがトランジスタ
Ｑ４４のコレクタに接続されている。トランジスタＱ４
４は、そのベースがトランジスタＱ４１のエミッタに接
続され、エミッタが抵抗素子Ｒ４４を介して接地されて
いる。

【０１１３】抵抗素子Ｒ４１，Ｒ４２は電源電圧Ｖ_CCの
供給線とトランジスタＱ４５のコレクタ間に並列に接続
されている。トランジスタＱ４５のベースがトランジス
タＱ４１のエミッタに接続され、エミッタが抵抗素子Ｒ
４５を介して接地されている。

【０１１４】トランジスタＱ４３は、そのベースがトラ
ンジスタＱ４５のコレクタに接続され、コレクタが電源
電圧Ｖ_CCの供給線に接続され、エミッタがトランジスタ
Ｑ４６のコレクタに接続されている。さらに、トランジ
スタＱ４６は、そのベースがトランジスタＱ４１のエミ
ッタに接続され、エミッタが抵抗素子Ｒ４６を介して接
地されている。

【０１１５】このように構成されている駆動回路ＤＶ１
において、動作制御電圧Ｖ_COおよびバイアス電圧Ｖ_BIAS
がそれぞれ所定のレベル、例えば、トランジスタＱ４２
およびトランジスタＱ４１を導通しうるレベルに保持さ
れている場合に、トランジスタＱ４１およびＱ４２のエ
ミッタ電圧は、それぞれバイアス電圧Ｖ_BIASおよび動作
制御電圧Ｖ_COのレベルに応じて設定される。

【０１１６】ここで、トランジスタＱ４１，Ｑ４２のベ
ース−エミッタ間電圧をそれぞれＶ_BE1，Ｖ_BE2とする
と、トランジスタＱ４１，Ｑ４２が導通状態（オン状
態）にある場合に、トランジスタＱ４１，Ｑ４２のエミ
ッタ電圧Ｖ_B1，Ｖ_B2はそれぞれ次式により与えられる。

【０１１７】

【数３】Ｖ_B1＝Ｖ_BIAS−Ｖ_BE1 Ｖ_B2＝Ｖ_CO −Ｖ_BE2 …（３）

【０１１８】電圧Ｖ_B1は、トランジスタＱ４４，Ｑ４
５，Ｑ４６のベースバイアス電圧としてそれぞれのトラ
ンジスタのベースに印加される。さらに、電圧Ｖ_B1，Ｖ
_B2はそれぞれ反転遅延回路ＤＮ１，ＤＮ２，ＤＮ３の駆
動電圧として、各反転遅延回路に供給される。

【０１１９】ベースバイアス電圧Ｖ_B1および抵抗素子Ｒ
４５，Ｒ４６の抵抗値に応じて、トランジスタＱ４４，
Ｑ４５，Ｑ４６のコレクタ電流がそれぞれ決まる。トラ
ンジスタＱ４５のコレクタ電流および抵抗素子Ｒ４１，
Ｒ４２の抵抗値に応じて、トランジスタＱ４３のベース
電位が設定される。トランジスタＱ４３およびトランジ
スタＱ４６と抵抗素子Ｒ４６からなる電流源により、エ
ミッタフォロワが構成されているので、トランジスタＱ
４３のベース電位に応じてそのエミッタ電位が決まる。
トランジスタＱ４３のエミッタ電位が基準電圧Ｖ_refと
して、反転遅延回路ＤＮ１，ＤＮ２，ＤＮ３にそれぞれ
供給される。

【０１２０】反転遅延回路ＤＮ１，ＤＮ２およびＤＮ３
は、同じ構成を有しており、ここで、反転遅延回路ＤＮ
１の構成および動作を中心に説明する。反転遅延回路Ｄ
Ｎ１は、抵抗素子Ｒ１１，Ｒ１２、キャパシタＣ１およ
びｎｐｎトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１
４，Ｑ１５により構成されている。

【０１２１】トランジスタＱ１１とＱ１２により差動増
幅回路が構成されている。トランジスタＱ１１のベース
が反転遅延回路ＤＮ３の出力端子に接続され、コレクタ
が抵抗素子Ｒ１１を介して電源電圧Ｖ_CCの供給線に接続
されている。トランジスタＱ１２のベースに駆動回路Ｄ
Ｖ１により生成された基準電圧Ｖ_refが印加され、その
コレクタが電源電圧Ｖ_CCの供給線に接続されている。ト
ランジスタＱ１１のベースは反転遅延回路ＤＮ１の入力
端子を構成している。

【０１２２】トランジスタＱ１１とＱ１２のエミッタ同
士が接続され、接続点がトランジスタＱ１４のコレクタ
に接続されている。トランジスタＱ１４のベースに、駆
動回路ＤＶ１により生成された駆動電圧Ｖ_B1が印加さ
れ、エミッタが抵抗素子Ｒ１２を介して接地されてい
る。

【０１２３】トランジスタＱ１３のベースがトランジス
タＱ１１のコレクタに接続され、コレクタが電源電圧Ｖ
_CCの供給線に接続されている。トランジスタＱ１３のエ
ミッタとトランジスタＱ１５のコレクタが接続され、そ
の接続点により反転遅延回路ＤＮ１の出力端子Ｔ₀₁が構
成されている。

【０１２４】トランジスタＱ１５のベースに駆動回路Ｄ
Ｖ１により生成された駆動電圧Ｖ_B2が印加され、エミッ
タが抵抗素子Ｒ１３を介して接地されている。キャパシ
タＣ１の一方の電極が電源電圧Ｖ_CCの供給線に接続さ
れ、他方の電極が反転遅延回路ＤＮ１の出力端子Ｔ₀₁に
接続されている。

【０１２５】このように、トランジスタＱ１４と抵抗素
子Ｒ１２により、トランジスタＱ１１，Ｑ１２からなる
差動増幅回路に駆動電流を供給する電流源を構成し、同
じくトランジスタＱ１５と抵抗素子Ｒ１３により、トラ
ンジスタＱ１３のエミッタに駆動電流を供給する電流源
を構成している。また、トランジスタＱ１３とそれに駆
動電流を供給する電流源とともにエミッタフォロワを構
成している。

【０１２６】キャパシタＣ１は、エミッタフォロワをな
すトランジスタＱ１３のオン／オフ状態に応じて充放電
動作を繰り返し、これに伴い反転遅延回路ＤＮ１の出力
端子Ｔ₀₁の電位が変化する。

【０１２７】以下、上述した構成を有する反転遅延回路
ＤＮ１の動作について、図３０を参照しつつ説明する。
反転遅延回路ＤＮ３の出力信号Ｓ₀₃が反転遅延回路ＤＮ
１の入力端子、即ち、トランジスタＱ１１のベースに入
力され、トランジスタＱ１１とＱ１２により構成されて
いる差動増幅回路により、入力信号Ｓ₀₃と基準電圧Ｖ
_refのレベルが比較される。

【０１２８】入力信号Ｓ₀₃のレベルが基準電圧Ｖ_refよ
り高い場合、トランジスタＱ１４と抵抗素子Ｒ１２から
なる電流源により発生された駆動電流Ｉ₁が差動増幅回
路のトランジスタＱ１１側に流れる。これに応じて、ト
ランジスタＱ１１のコレクタ電位がローレベルに保持さ
れ、エミッタフォロワを構成するトランジスタＱ１３が
オフ状態に保持される。

【０１２９】このため、トランジスタＱ１５と抵抗素子
Ｒ１３からなる電流源により発生された駆動電流Ｉ₂に
より、キャパシタＣ１が充電される。これに伴い、反転
遅延回路ＤＮ１の出力端子Ｔ₀₁の電位が徐々に低下す
る。

【０１３０】一方の入力信号Ｓ₀₃のレベルが低下し、例
えば、基準電圧Ｖ_ref以下になると、トランジスタＱ１
１がオフ状態に切り替わり、トランジスタＱ１２がオン
状態になる。このため、駆動電流Ｉ₁がトランジスタＱ
１２側に流れる。これに応じて、トランジスタＱ１１の
コレクタ電位がハイレベル、例えば、電源電圧Ｖ_CCまた
はそれに近いレベルに保持される。

【０１３１】このとき、エミッタフォロワを構成するト
ランジスタＱ１３がオン状態になり、これに応じて充電
されたキャパシタＣ１はトランジスタＱ１３を介して放
電し、反転遅延回路ＤＮ１の出力端子Ｔ₀₁の電位が急速
に上昇し、Ｖ_CC−Ｖ_fに達する。

【０１３２】反転遅延回路ＤＮ２およびＤＮ３は、反転
遅延回路ＤＮ１と同じ構成を有するので、それぞれの動
作も上述した反転遅延回路ＤＮ１とほぼ同様である。反
転遅延回路ＤＮ１の出力信号Ｓ₀₁が反転遅延回路ＤＮ２
に入力され、反転遅延回路ＤＮ２の出力信号Ｓ₀₂が反転
遅延回路ＤＮ３に入力される。さらに、反転遅延回路Ｄ
Ｎ３の出力信号Ｓ₀₃が反転遅延回路ＤＮ１の入力端子に
フィードバックされるので、リング状の発振回路が構成
される。

【０１３３】図３１は、反転遅延回路ＤＮ１の入力信
号、即ち反転遅延回路ＤＮ３の出力信号Ｓ₀₃、反転遅延
回路ＤＮ１の出力信号Ｓ₀₁および反転遅延回路ＤＮ２の
出力信号Ｓ₀₂の波形を示す波形図である。以下、図３１
を参照しながら、本実施形態の発振回路の動作について
説明する。

【０１３４】図示のように、反転遅延回路ＤＮ１におい
て、入力信号Ｓ₀₃がローレベルに保持されているとき、
反転遅延回路ＤＮ１の出力信号Ｓ₀₁がハイレベルに保持
される。入力信号Ｓ₀₃のレベルが上昇し基準電圧Ｖ_ref
に達したとき、キャパシタＣ１は充電しはじめる。出力
信号Ｓ₀₁がキャパシタＣ１の充電に伴い、徐々に降下す
る。

【０１３５】反転遅延回路ＤＮ１の出力信号Ｓ₀₁のレベ
ルが基準電圧Ｖ_ref以下になると、反転遅延回路ＤＮ２
において、キャパシタＣ２が放電するので、出力信号Ｓ
₀₂が急速に上昇する。図３１に示すように、ここで、反
転遅延回路ＤＮ１の出力信号Ｓ₀₁のレベルが降下しはじ
めてから、基準電圧Ｖ_refに達するまでの時間Ｔ_D1を反
転遅延回路ＤＮ１の遅延時間とする。

【０１３６】反転遅延回路ＤＮ３において、入力信号Ｓ
₀₂のレベルが基準電圧Ｖ_refを越えたとき、キャパシタ
Ｃ３が充電される。これに伴って、出力信号Ｓ₀₃のレベ
ルが徐々に降下する。そして、信号Ｓ₀₃がレベルが基準
電圧Ｖ_refにより低くなったとき、反転遅延回路ＤＮ１
において、キャパシタＣ１が放電を開始するので、出力
信号Ｓ₁₀が急速に上昇する。ここで、反転遅延回路ＤＮ
３の出力信号Ｓ₀₃が降下しはじめてから、基準電圧Ｖ
_refに達するでの時間Ｔ_D3を反転遅延回路ＤＮ３の遅延
時間とする。

【０１３７】さらに、反転遅延回路ＤＮ１の出力信号Ｓ
₀₁の上昇に伴い、反転遅延回路ＤＮ２のキャパシタＣ２
が充電され、出力信号Ｓ₀₂が徐々に低下する。反転遅延
回路ＤＮ２の出力信号Ｓ₀₂が基準電圧Ｖ_ref以下になる
と、反転遅延回路ＤＮ３において、キャパシタＣ１が放
電し、これに伴い出力信号Ｓ₀₃が急速に上昇する。反転
遅延回路ＤＮ２の出力信号Ｓ₀₂が降下しはじめてから、
基準電圧Ｖ_refに達するまでの時間Ｔ_D2を反転遅延回路
ＤＮ２の遅延時間とする。

【０１３８】各反転遅延回路ＤＮ１，ＤＮ２，ＤＮ３に
おいて、上述した動作が繰り返して行なわれるので、例
えば、反転遅延回路ＤＮ３の出力端子Ｔ₀₃から発振信号
Ｓ_OS _Cが得られる。

【０１３９】反転遅延回路ＤＮ１，ＤＮ２，ＤＮ３の同
じ構成部分を同性能を持つ回路素子により構成する場合
に、例えば、各反転遅延回路にあるキャパシタＣ１，Ｃ
２およびＣ３が同じ容量値のキャパシタを使用し、同様
に他の抵抗素子およびトランジスタの寸法を同じく設定
する場合に、反転遅延回路ＤＮ１，ＤＮ２およびＤＮ３
の遅延時間Ｔ_D1，Ｔ_D2，Ｔ_D3はほぼ同じくなる。これら
の反転遅延回路の遅延時間をともにＴ_Dとすると、発振
回路により発生された発振信号Ｓ_OSCの周波数ｆ
_OSCは、次式により与えられる。

【０１４０】

【数４】ｆ_OSC＝１／（６・Ｔ_D） …（４）

【０１４１】以上説明したように、本実施形態によれ
ば、反転遅延回路ＤＮ１，ＤＮ２，ＤＮ３をリング状に
接続して発振回路を構成し、駆動回路ＤＶ１により各反
転遅延回路に駆動用電圧Ｖ_B1，Ｖ_B2を供給し、これに応
じて各反転遅延回路は、入力信号を反転して、さらにそ
の立ち上がりエッジに対して所定の遅延時間Ｔ_Dを遅延
して次段の反転遅延回路に入力するので、リング状の発
振回路を構成でき、所定の周波数を有する発振信号を獲
得できる。なお、以上の説明では、３段の反転遅延回路
をリング状に接続して構成された発振回路を例とした
が、本発明はこれに限定されるものではなく、それ以上
の奇数段の反転遅延回路を用いてリング状に接続するこ
とにより、同じ原理で発振回路を構成できることはいう
までもない。

【０１４２】第６実施形態図３２〜３５は、本発明に係る発振回路の第６の実施形
態を示す回路図および波形図である。以下、これらの図
面を参照しつつ、本実施形態の発振回路の構成および動
作を説明する。

【０１４３】図３２は、３段の反転遅延回路からなる発
振回路の等価回路を示している。図示のように、本例の
発振回路は、３段の反転遅延回路ＤＰ１，ＤＰ２，ＤＰ
３およびこれらの反転遅延回路に必要な駆動電圧を供給
する駆動回路ＤＶ２により構成されている。

【０１４４】反転遅延回路ＤＰ１，ＤＰ２，ＤＰ３はリ
ング状に接続されており、反転遅延回路ＤＰ１の出力信
号が反転遅延回路ＤＰ２に入力され、反転遅延回路ＤＰ
２の出力信号が反転遅延回路ＤＰ３に入力される。さら
に、反転遅延回路ＤＰ３の出力信号が反転遅延回路ＤＰ
１の入力側にフィードバックされる。

【０１４５】本実施形態の発振回路は、図２９に示す第
５の実施形態に較べると、リング状に接続されている各
反転遅延回路ＤＰ１，ＤＰ２，ＤＰ３はそれぞれ独立に
電源電圧Ｖ_CCおよび共通電位、例えば、接地電位ＧＮＤ
の供給を受けて、さらに、駆動回路ＤＶ２により、各反
転遅延回路は、それぞれ駆動用電圧を受けている。これ
によって、各反転遅延回路間の相互干渉によるノイズの
発生を抑制でき、それにより生じたジッタを抑制でき、
ジッタの少ない発振回路を構成することができる。

【０１４６】図３３は、図３２に示す発振回路の具体的
な構成例を示す回路図である。図示のように、本例の発
振回路において、３段の反転遅延回路ＤＰ１，ＤＰ２，
ＤＰ３はリング状に接続され、各反転遅延回路の電源電
圧供給線および接地線が、それぞれ独立に設けられてい
る。さらに、それぞれの反転遅延回路に、駆動回路ＤＶ
２により、それぞれ独立に駆動電圧が供給される。

【０１４７】まず、駆動回路ＤＶ２の構成および動作に
ついて説明する。図示のように、駆動回路ＤＶ２は、ｎ
ｐｎトランジスタＱ５１，Ｑ５２，…，Ｑ５８および抵
抗素子Ｒ５１，Ｒ５２，Ｒ５３，Ｒ５４により構成され
ている。トランジスタＱ５１のコレクタが電源電圧Ｖ_CC
の供給線に接続され、ベースがバイアス電圧Ｖ_BIASの入
力端子に接続され、エミッタが抵抗素子Ｒ５１を介して
接地されている。

【０１４８】トランジスタＱ５６，Ｑ５７，Ｑ５８のベ
ースがトランジスタＱ５１のエミッタに共通に接続さ
れ、エミッタがそれぞれ抵抗素子Ｒ５２，Ｒ５３，Ｒ５
４を介して接地されている。

【０１４９】トランジスタＱ５２，Ｑ５３，Ｑ５４のコ
レクタが電源電圧Ｖ_CCの供給線に共通に接続され、ベー
スが発振回路の動作制御電圧Ｖ_COの入力端子に接続さ
れ、エミッタがそれぞれトランジスタＱ５６，Ｑ５７，
Ｑ５８のコレクタに接続されている。トランジスタＱ５
２，Ｑ５３，Ｑ５４のエミッタから反転遅延回路の駆動
用電圧Ｖ_B11，Ｖ_B12，Ｖ_B13が発生され、それぞれ反
転遅延回路ＤＰ１，ＤＰ２，ＤＰ３に入力される。

【０１５０】上述したように構成された駆動回路ＤＶ２
において、動作制御電圧Ｖ_COおよびバイアス電圧Ｖ_BIAS
がそれぞれ所定のレベル、例えば、トランジスタＱ５
２，Ｑ５３，Ｑ５４およびトランジスタＱ５１を導通し
うるレベルに保持されている場合に、トランジスタＱ５
１およびＱ５２，Ｑ５３，Ｑ５４のエミッタ電圧は、そ
れぞれバイアス電圧Ｖ_BIASおよび動作制御電圧Ｖ_COのレ
ベルに応じて設定される。

【０１５１】トランジスタＱ５１のエミッタ電圧によ
り、トランジスタＱ５６，Ｑ５７，Ｑ５８のベースがバ
イアスされ、これらのトランジスタのコレクタに所定の
コレクタ電流が流れる。これらのトランジスタのコレク
タ電流は、トランジスタＱ５２，Ｑ５３，Ｑ５４の駆動
電流として、トランジスタＱ５２，Ｑ５３，Ｑ５４のエ
ミッタに入力される。

【０１５２】反転遅延回路ＤＰ１，ＤＰ２，ＤＰ３は、
ほぼ同じ構成を有しており、以下、反転遅延回路ＤＰ１
を例にその構成および動作について説明する。図示のよ
うに、反転遅延回路ＤＰ１は、トランジスタＱ１１，Ｑ
１２，…，Ｑ１９および抵抗素子Ｒ１１，Ｒ１２，…，
Ｒ１８により構成されている。さらに、反転遅延回路Ｄ
Ｐ１は、他の反転遅延回路ＤＰ２，ＤＰ３および駆動回
路ＤＶ２とは独立に、電源電圧供給線Ｖ_CC1および接地
線ＧＮＤ１が設けられている。

【０１５３】トランジスタＱ１１のコレクタは電源電圧
Ｖ_CCの供給線に接続され、ベースは、バイアス電圧Ｖ
_BIASの入力端子に接続され、エミッタは、抵抗素子Ｒ１
４を介して接地線ＧＮＤ１に接続されている。トランジ
スタＱ１７，Ｑ１８，Ｑ１９のベースは、トランジスタ
Ｑ１１のエミッタに共通に接続され、エミッタはそれぞ
れ抵抗素子Ｒ１５，Ｒ１６，Ｒ１７を介して接地線ＧＮ
Ｄ１に接続されている。

【０１５４】これにより、トランジスタＱ１１のエミッ
タ電圧は、外部から供給されるバイアス電圧Ｖ_BIASに応
じて設定され、さらにトランジスタＱ１１のエミッタに
応じて、トランジスタＱ１７，Ｑ１８，Ｑ１９のコレク
タ電流が設定される。ここで、トランジスタＱ１７，Ｑ
１８，Ｑ１９のコレクタ電流をそれぞれＩ₁，Ｉ₂，Ｉ
₃とする。

【０１５５】抵抗素子Ｒ１１，Ｒ１２は、電源電圧の供
給線Ｖ_CC1とトランジスタＱ１７のコレクタ間に並列に
接続され、その接続点がトランジスタＱ１２のベースに
接続されている。トランジスタＱ１２のコレクタは、電
源電圧の供給線Ｖ_CC1に接続され、エミッタはトランジ
スタＱ１８のコレクタに接続されている。さらに、トラ
ンジスタＱ１２のエミッタは、トランジスタＱ１４のベ
ースに接続されている。

【０１５６】トランジスタＱ１３，Ｑ１４は差動増幅回
路を構成しており、トランジスタＱ１３のコレクタは、
抵抗素子Ｒ１３を介して電源電圧の供給線Ｖ_CC1に接続
され、ベースは、反転遅延回路ＤＰ３の出力端子に接続
され、反転遅延回路ＤＰ３の出力信号Ｓ₀₃が入力されて
いる。トランジスタＱ１３とＱ１４のエミッタ同士が接
続され、その接続点は、トランジスタＱ１９のコレクタ
に接続されている。

【０１５７】トランジスタＱ１５のベースは、トランジ
スタＱ１３のコレクタに接続され、コレクタは、電源電
圧Ｖ_CCの供給線に接続されている。トランジスタＱ１５
のエミッタは、トランジスタＱ１６のコレクタに接続さ
れ、その接続点は、反転遅延回路ＤＰ１の出力端子Ｔ₀₁
を形成する。キャパシタＣ１の一方の電極は、出力端子
Ｔ₀₁に接続され、他方の電極は、電源電圧の供給線Ｖ
_CC1に接続されている。トランジスタＱ１６のベース
に、駆動回路により発生された駆動電圧Ｖ_B11が印加さ
れ、エミッタは、抵抗素子Ｒ１８を介して接地線ＧＮＤ
１に接続されている。

【０１５８】上述した反転遅延回路ＤＰ１において、電
流Ｉ₁が並列に接続されている抵抗素子Ｒ１１，Ｒ１２
に生じた電圧降下を、トランジスタＱ１２のベースバイ
アス電圧として、トランジスタＱ１２のベースに供給さ
れる。トランジスタＱ１２と電流Ｉ₂を供給する電流源
により、エミッタフォロワが構成され、トランジスタＱ
１２のエミッタから、基準電圧Ｖ_ref1が出力され、トラ
ンジスタＱ１４のベースに入力される。

【０１５９】トランジスタＱ１３およびＱ１４により構
成された差動増幅回路に、駆動電流として電流Ｉ₃が供
給される。ここで、トランジスタＱ１３のベースに印加
される信号Ｓ₀₃とトランジスタＱ１４のベースに印加さ
れる基準電圧Ｖ_ref1とのレベルが比較され、信号Ｓ₀₃の
レベルが基準電圧Ｖ_ref1より高い場合に、トランジスタ
Ｑ１３のコレクタ電位がローレベルに保持され、トラン
ジスタＱ１５がオフ状態に保持されるので、キャパシタ
Ｃ１が電流Ｉ₄により充電され、反転遅延回路ＤＰ１の
出力端子Ｔ₀₁の電位が徐々に降下する。

【０１６０】一方、信号Ｓ₀₃のレベルが基準電圧Ｖ_ref1
より低い場合に、トランジスタＱ１３のコレクタ電位が
ハイレベルに保持され、トランジスタＱ１５がオン状態
に保持される。これに応じて充電されたキャパシタＣ１
が放電され、反転遅延回路ＤＰ１の出力端子Ｔ₀₁の電位
が上昇し、Ｖ_CC−Ｖ_fに達する。

【０１６１】このように、反転遅延回路ＤＰ１により、
入力信号Ｓ₀₃の反転信号が出力される。さらに、入力信
号Ｓ₀₃の立ち上がりエッジに対して、所定の遅延時間で
遅れた信号を出力する。

【０１６２】図３３に示すように、反転遅延回路ＤＰ
２，ＤＰ３は、反転遅延回路ＤＰ１とほぼ同じ構成を有
しており、これらの反転遅延回路ＤＰ１，ＤＰ２，ＤＰ
３により、それぞれ入力信号の反転信号が出力され、さ
らに、入力信号の立ち上がりエッジが遅延されて出力さ
れる。この結果、リング状に接続されている３段の反転
遅延回路により発振回路が構成され、例えば、図３３に
示すように、反転遅延回路ＤＰ３の出力信号を発振信号
Ｓ_OSCとして、外部に供給される。

【０１６３】本実施形態において、各反転遅延回路ＤＰ
１，ＤＰ２，ＤＰ３およびこれらの反転遅延回路に駆動
用電圧を供給する駆動回路ＤＶ２は、それぞれ独立した
配線で電源電圧Ｖ_CCまたは接地電位ＧＮＤが供給される
ので、それぞれの構成部分の相互干渉が低減され、発振
信号におけるジッタの発生が抑制される。

【０１６４】図３４および図３５は、例えば、反転遅延
回路ＤＰ１，ＤＰ２，ＤＰ３の何れかの出力信号Ｓ₀の
一部分の波形を示している。図３４に示すように、ノイ
ズがない場合に、出力信号Ｓ₀と基準電圧Ｖ_refとの比
較により、遅延時間Ｔ_Dが生じる。しかし、図３５に示
すように、出力信号Ｓ₀または基準電圧Ｖ_refにノイズ
が混入されている場合に、反転遅延回路で生じた遅延時
間がＴ_D1，Ｔ_D2，Ｔ_D3の何れかになりうるので、ジッタ
が存在することにより、遅延時間が不安定になる。さら
に、この結果、発振回路により生成した発振信号の周波
数が不安定になる。

【０１６５】本実施形態は、図３３の回路図に示すよう
に、反転遅延回路ＤＰ１，ＤＰ２，ＤＰ３にそれぞれ独
立して電源電圧Ｖ_CCおよび接地電位ＧＮＤが供給され、
また、駆動回路ＤＶ２により、それぞれの反転遅延回路
に独立に駆動用電圧が発生して供給されるので、各回路
間の相互干渉が低減され、ジッタの発生を抑制でき、安
定した発振信号が得られる。

【０１６６】以上説明したように、本実施形態によれ
ば、反転遅延回路ＤＰ１，ＤＰ２，ＤＰ３をリング状に
接続して発振回路を構成し、駆動回路ＤＶ２により各反
転遅延回路に駆動用電圧をそれぞれ独立に発生して供給
し、さらに、各反転遅延回路では、それぞれ独立に電源
電圧および接地電位が供給されるので、各反転遅延回路
間の相互干渉を原因に生じたノイズを低減でき、発振信
号にジッタの発生を抑制でき、安定した発振信号を獲得
できる。

【０１６７】なお、以上の説明では、３段の反転遅延回
路を用いて構成された発振回路を例にその構成および動
作を説明したが、本発明は、この構成例に限定されるも
のではなく、３段以上の奇数段の反転遅延回路を用いて
発振回路を構成できることはいうまでもない。

【０１６８】

【発明の効果】以上説明したように、本発明の発振回路
によれば、発振周波数の制御性がよく、発振周波数の可
変範囲を広く設定できる。また、発振信号のジッタの低
減を実現できる。さらに、本発明の発振回路によれば、
基準電圧のレベルを調整することにより、発振周波数を
制御できる利点がある。

【図面の簡単な説明】

【図１】本発明に係る発振回路の第１の実施形態を示す
回路図である。

【図２】図１の発振回路の動作時の信号波形図である。

【図３】本発明に係る発振回路の第２の実施形態を示す
回路図である。

【図４】図２の発振回路の動作時の信号波形図である。

【図５】本発明に係る発振回路の第３の実施形態を示す
回路図であり、反転遅延回路および非反転遅延回路の等
価回路である。

【図６】３段の反転遅延回路からなる発振回路の回路図
である。

【図７】図６の発振回路の動作時の波形図である。

【図８】２段の非反転遅延回路と１段の反転遅延回路か
らなる発振回路の回路図である。

【図９】図８の発振回路の動作時の波形図である。

【図１０】発振回路のジッタの発生原理を説明するため
の波形図である。

【図１１】安定した発振動作が得られる発振回路の波形
図およびジッタが発生するときの波形図である。

【図１２】１段の非反転遅延回路と３段の反転遅延回路
からなる発振回路の回路図である。

【図１３】図１２の発振回路の動作時の波形図である。

【図１４】５段の反転遅延回路からなる発振回路の回路
図である。

【図１５】図１４の発振回路の動作時の波形図である。

【図１６】２段の非反転遅延回路と３段の反転遅延回路
からなる発振回路の回路図である。

【図１７】図１６の発振回路の動作時の波形図である。

【図１８】２段の非反転遅延回路と３段の反転遅延回路
からなる発振回路の他の構成例を示す回路図である。

【図１９】図１８の発振回路の動作時の波形図である。

【図２０】反転および非反転遅延回路の符号を示す図で
ある。

【図２１】３段の反転遅延回路からなる発振回路の回路
図である。

【図２２】１段の非反転遅延回路と３段の反転遅延回路
からなる４段構成の発振回路の回路図である。

【図２３】５段構成の発振回路の回路例を示す回路図で
ある。

【図２４】６段構成の発振回路の回路例を示す回路図で
ある。

【図２５】本発明に係る発振回路の第４の実施形態を示
す回路図であり、３段の反転遅延回路からなる発振回路
の回路図である。

【図２６】基準電圧が最大レベルの３／４に設定された
場合の発振回路の動作を示す波形図である。

【図２７】３段の反転遅延回路からなる発振回路の回路
図である。

【図２８】基準電圧が最大レベルの１／４に設定された
場合の発振回路の動作を示す波形図である。

【図２９】本発明に係る発振回路の第５の実施形態を示
す回路図であり、３段の反転遅延回路からなる発振回路
の一構成例を示す回路図である。

【図３０】第５の実施形態の具体な構成例を示す回路図
である。

【図３１】第５の実施形態の発振回路の動作を示す波形
図である。

【図３２】本発明に係る発振回路の第６の実施形態を示
す回路図であり、３段の反転遅延回路からなる発振回路
の一構成例を示す回路図である。図２９に示す発振回路
の理想な波形と実際の波形を示す波形図である。

【図３３】第５の実施形態の具体名構成例を示す回路図
である。

【図３４】ノイズがない理想的な場合の波形図である。

【図３５】ノイズが存在する場合の波形およびそれによ
るジッタの発生を示す波形図である。

【図３６】従来のリング状発振回路の回路図である。

【図３７】従来の発振回路を構成する反転素子の回路図
である。

【図３８】従来の発振回路の動作時の波形図である。

【符号の説明】ＩＮＶ０，ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４，
ＩＮＶ５…インバータ、Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ
４，Ｄ５，ＤＬ１，ＤＬ２，ＤＬ３，ＤＭ１，ＤＭ２，
ＤＭ３…遅延素子、ＢＵＦ１，ＢＵＦ２…バッファ、Ｑ
１，Ｑ２，Ｑ３，Ｑ４，Ｑ５…トランジスタ、Ｒ１，Ｒ
２…抵抗素子、Ｃ１，Ｃ２…キャパシタ、Ｉ１…電流
源、Ｖ_CC…電源電圧、ＧＮＤ…接地電位。

Claims

【特許請求の範囲】

【請求項１】反転素子と当該反転素子の出力側に接続さ
れている遅延素子からなる反転遅延回路を複数個有し、奇数個の上記反転遅延回路がリング状に接続して構成さ
れている発振回路。
【請求項２】上記反転素子は、差動増幅回路により構成
されている請求項１記載の発振回路。
【請求項３】上記遅延素子は、入力信号に応じて充放電
を行うキャパシタと、上記キャパシタに充電電流を供給する電流源とを有する
請求項１記載の発振回路。
【請求項４】上記遅延素子の出力信号と所定の基準電位
とを比較して、比較結果に応じたレベルの信号を出力す
る比較回路を有する請求項３記載の発振回路。
【請求項５】上記反転遅延回路を３個以上有する請求項
１記載の発振回路。
【請求項６】反転素子と当該反転素子の出力側に接続さ
れている遅延素子からなる反転遅延回路と、バッファと当該バッファの出力側に接続されている遅延
素子からなる非反転遅延回路とを有し、奇数個の上記反転遅延回路と任意個の上記非反転遅延回
路とがリング状に接続して構成されている発振回路。
【請求項７】上記反転素子および上記バッファは、差動
増幅回路により構成されている請求項６記載の発振回
路。
【請求項８】上記遅延素子は、入力信号に応じて充放電
を行うキャパシタと、上記キャパシタに充電電流を供給する電流源とを有する
請求項６記載の発振回路。
【請求項９】上記遅延素子の出力信号と所定の基準電位
とを比較して、比較結果に応じたレベルの信号を出力す
る比較回路を有する請求項８記載の発振回路。
【請求項１０】上記反転遅延回路を３個以上有する請求
項６記載の発振回路。
【請求項１１】奇数段の反転遅延回路をリング状に接続
して構成された発振回路であって、上記反転遅延回路は、入力信号と所定の基準信号とを比
較する比較手段と、上記比較手段の比較結果に応じて、充電および放電状態
が制御される容量素子とを有する発振回路。
【請求項１２】上記比較手段は、一方の入力端子に上記
入力信号が入力され、他方の入力端子に上記基準信号が
入力される差動増幅回路を有する請求項１１記載の発振
回路。
【請求項１３】上記差動増幅回路の出力信号に応じた信
号を出力し、上記容量素子の充電および放電状態を制御
するバッファ回路を有する請求項１１記載の発振回路。
【請求項１４】上記バッファ回路は、エミッタフォロワ
により構成されている請求項１３記載の発振回路。
【請求項１５】上記各段の反転遅延回路に、上記基準電
位を供給する基準電位発生回路を有する請求項１１記載
の発振回路。
【請求項１６】上記各段の反転遅延回路に、電源電圧を
供給する電源線および共通電位を供給する共通電位線が
それぞれ独立に設けられている請求項１１記載の発振回
路。
【請求項１７】上記各段の反転遅延回路に、上記基準電
位を発生する基準電位発生回路が設けられている請求項
１１記載の発振回路。