JPH1185119A - モニタ装置のマルチシンク回路 - Google Patents
モニタ装置のマルチシンク回路Info
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- JPH1185119A JPH1185119A JP9245500A JP24550097A JPH1185119A JP H1185119 A JPH1185119 A JP H1185119A JP 9245500 A JP9245500 A JP 9245500A JP 24550097 A JP24550097 A JP 24550097A JP H1185119 A JPH1185119 A JP H1185119A
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Abstract
(57)【要約】
【課題】 フレームメモリの容量を必要最小限に抑え
る。 【解決手段】 この発明のマルチシンク回路は、解像度
がＨ1 ×Ｖ1 の入力映像信号を、解像度がＨ2 ×Ｖ
2 （しかし、Ｈ2 ≧Ｈ1 ，Ｖ2 ≧Ｖ1 ）のドットマトリ
クス表示器の画面の中央付近に、入力映像信号の解像度
のまま表示するように信号を変換する。この発明では特
に、入力映像信号を一時記憶し、その信号を読み出して
前記表示器へ送出するフレームメモリ１として、デュア
ルポートのＦＩＦＯメモリを用いる。その容量ＮをＮ≧
Ｖ1 （１−Ｖ1 ／Ｖ2 ）Ｈ1 ａｂ（カラー表示のときａ
＝３，モノクロ表示のときａ＝１；ｂは１画素のデータ
のビット数）に選定する。制御回路は、メモリ１に書き
込む信号のＸ＝Ｖ1 （１−Ｖ1 ／Ｖ2 ）行毎にライトア
ドレスポインタをゼロアドレスにリセットし、メモリ１
にＸ行分書き込んだ時点で、リードサイクルを開始し、
メモリ１よりＸ行分のデータを読み出す毎にリードアド
レスポインタをゼロアドレスにリセットする。
る。 【解決手段】 この発明のマルチシンク回路は、解像度
がＨ1 ×Ｖ1 の入力映像信号を、解像度がＨ2 ×Ｖ
2 （しかし、Ｈ2 ≧Ｈ1 ，Ｖ2 ≧Ｖ1 ）のドットマトリ
クス表示器の画面の中央付近に、入力映像信号の解像度
のまま表示するように信号を変換する。この発明では特
に、入力映像信号を一時記憶し、その信号を読み出して
前記表示器へ送出するフレームメモリ１として、デュア
ルポートのＦＩＦＯメモリを用いる。その容量ＮをＮ≧
Ｖ1 （１−Ｖ1 ／Ｖ2 ）Ｈ1 ａｂ（カラー表示のときａ
＝３，モノクロ表示のときａ＝１；ｂは１画素のデータ
のビット数）に選定する。制御回路は、メモリ１に書き
込む信号のＸ＝Ｖ1 （１−Ｖ1 ／Ｖ2 ）行毎にライトア
ドレスポインタをゼロアドレスにリセットし、メモリ１
にＸ行分書き込んだ時点で、リードサイクルを開始し、
メモリ１よりＸ行分のデータを読み出す毎にリードアド
レスポインタをゼロアドレスにリセットする。
Description
【０００１】
【発明の属する技術分野】近年になってＬＣＤがノート
パソコンなどと異なり、単にモニタとして使われること
が増えてきた。モニタとして使う場合、ユーザーが使用
する解像度にはＶＧＡ、ＳＶＧＡなどのいろいろな解像
度があり、必ずしもＬＣＤパネルの解像度と一致するわ
けではない。そのため、入力した信号の解像度をＬＣＤ
パネルの解像度に合わせるように信号を変換する、いわ
ゆるマルチシンク回路が必要となる。
パソコンなどと異なり、単にモニタとして使われること
が増えてきた。モニタとして使う場合、ユーザーが使用
する解像度にはＶＧＡ、ＳＶＧＡなどのいろいろな解像
度があり、必ずしもＬＣＤパネルの解像度と一致するわ
けではない。そのため、入力した信号の解像度をＬＣＤ
パネルの解像度に合わせるように信号を変換する、いわ
ゆるマルチシンク回路が必要となる。
【０００２】このマルチシンク回路による表示の変換方
法には大きく分けて２通りの方法がある。その一つは、
ＬＣＤパネルの全有効表示域に入力信号を拡大する方法
（ＥＸＰＡＮＤモード）であり、もう一つはＬＣＤパネ
ルの中央付近に入力信号をそのままの解像度で表示する
方法である。例えば、入力信号がＶＧＡ（ドット構成が
６４０列×４８０行）で、ＬＣＤがＸＧＡ（ドット構成
が１０２４列×７６８行）であった場合、ＶＧＡを縦横
１．６倍に拡大して表示するのがＥＸＰＡＮＤモードで
あり、１０２４×７６８ドットの中央の６４０×４８０
ドットの領域に表示するのがＮＯＮ−ＥＸＰＡＮＤモー
ドである（図５）。
法には大きく分けて２通りの方法がある。その一つは、
ＬＣＤパネルの全有効表示域に入力信号を拡大する方法
（ＥＸＰＡＮＤモード）であり、もう一つはＬＣＤパネ
ルの中央付近に入力信号をそのままの解像度で表示する
方法である。例えば、入力信号がＶＧＡ（ドット構成が
６４０列×４８０行）で、ＬＣＤがＸＧＡ（ドット構成
が１０２４列×７６８行）であった場合、ＶＧＡを縦横
１．６倍に拡大して表示するのがＥＸＰＡＮＤモードで
あり、１０２４×７６８ドットの中央の６４０×４８０
ドットの領域に表示するのがＮＯＮ−ＥＸＰＡＮＤモー
ドである（図５）。
【０００３】ＥＸＰＡＮＤモードではフレームメモリは
必要ないが、ＮＯＮ−ＥＸＰＡＮＤモードではフレーム
メモリが必要となるが、フレームメモリは高価であるた
め、この数を減らすことが重要である。この発明は、Ｎ
ＯＮ−ＥＸＰＡＮＤモードで必要最小限度のフレームメ
モリを備えたマルチシンク回路に関する。
必要ないが、ＮＯＮ−ＥＸＰＡＮＤモードではフレーム
メモリが必要となるが、フレームメモリは高価であるた
め、この数を減らすことが重要である。この発明は、Ｎ
ＯＮ−ＥＸＰＡＮＤモードで必要最小限度のフレームメ
モリを備えたマルチシンク回路に関する。
【０００４】
【従来の技術】従来は入力した信号の１フレーム分を、
全てフレームメモリに書き込み（ライトサイクル）、書
き込みが終わってから、第ｎ＋１フレームで第ｎフレー
ムのデータを読み出す（リードサイクル）ということが
行われてきた。使用されるメモリは、主としてデュアル
ポートのＦＩＦＯ（Ｆｉｒｓｔ ＩｎＦｉｒｓｔ Ｏｕ
ｔ）メモリで、これは書き込みポートと読み出しポート
の双方をもっており、書き込みながら同時に読み出せる
というメモリである。すなわち、第ｎフレームのデータ
を読み出しながら、それと同時に第ｎ＋１フレームのデ
ータを書き込むことができる。
全てフレームメモリに書き込み（ライトサイクル）、書
き込みが終わってから、第ｎ＋１フレームで第ｎフレー
ムのデータを読み出す（リードサイクル）ということが
行われてきた。使用されるメモリは、主としてデュアル
ポートのＦＩＦＯ（Ｆｉｒｓｔ ＩｎＦｉｒｓｔ Ｏｕ
ｔ）メモリで、これは書き込みポートと読み出しポート
の双方をもっており、書き込みながら同時に読み出せる
というメモリである。すなわち、第ｎフレームのデータ
を読み出しながら、それと同時に第ｎ＋１フレームのデ
ータを書き込むことができる。
【０００５】これは例えば、ＸＧＡのＬＣＤパネルをモ
ニタにする場合、入力信号がＶＧＡまたはＳＶＧＡ（８
００×６００）の時はその全てのデータをフレームメモ
リに書き込むことになる。従って１ドットのデータがＲ
ＧＢ各色８ｂｉｔの場合のフレームメモリの容量Ｎは Ｎ＝８００×６００×８×３＝１１５２００００bit(＝
１．３７Mbyte ）Ｎをバイトで表すと１１５２００００
／８＝１４４００００バイトとなる。ケーバイトに直す
ために２10＝１０２４で割って、１４４００００／１０
２４＝１４０６．２５ｋバイトとなる。更にメガバイト
に直すと、１４０６．２５／１０２４＝１．３７Ｍバイ
トとなる。このためフレームメモリとして５１２ｋＢ
（ケーバイト）のＦＩＦＯメモリが３個必要になる。
ニタにする場合、入力信号がＶＧＡまたはＳＶＧＡ（８
００×６００）の時はその全てのデータをフレームメモ
リに書き込むことになる。従って１ドットのデータがＲ
ＧＢ各色８ｂｉｔの場合のフレームメモリの容量Ｎは Ｎ＝８００×６００×８×３＝１１５２００００bit(＝
１．３７Mbyte ）Ｎをバイトで表すと１１５２００００
／８＝１４４００００バイトとなる。ケーバイトに直す
ために２10＝１０２４で割って、１４４００００／１０
２４＝１４０６．２５ｋバイトとなる。更にメガバイト
に直すと、１４０６．２５／１０２４＝１．３７Ｍバイ
トとなる。このためフレームメモリとして５１２ｋＢ
（ケーバイト）のＦＩＦＯメモリが３個必要になる。
【０００６】
【発明が解決しようとする課題】フレームメモリは高価
であるので、この発明はその容量を必要最小限に抑えよ
うとするものである。
であるので、この発明はその容量を必要最小限に抑えよ
うとするものである。
【０００７】
（１）請求項１の発明は、解像度がＨ1 ×Ｖ1 （Ｈ1 は
１画面の列数、Ｖ1 は行数）の入力映像信号を、解像度
がＨ2 ×Ｖ2 （しかし、Ｈ2 ≧Ｈ1 ，Ｖ2 ≧Ｖ 1 とす
る）のドットマトリクス表示器の画面の中央付近に、入
力映像信号の解像度のまま表示するように信号を変換す
るモニタ装置のマルチシンク回路に関する。請求項１で
は特に、入力映像信号を一時記憶し、その記憶した信号
を読み出して前記表示器へ送出するフレームメモリとし
て、デュアルポートのＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆ
ｉｒｓｔ Ｏｕｔ）メモリを用い、そのＦＩＦＯメモリ
の容量ＮをＮ≧Ｖ1 （１−Ｖ1 ／Ｖ2 ）Ｈ1 ａｂ（しか
し、カラー表示の場合ａ＝３，モノクロ表示のときａ＝
１とし、ｂは１画素のデータのビット数とする）に選定
する。
１画面の列数、Ｖ1 は行数）の入力映像信号を、解像度
がＨ2 ×Ｖ2 （しかし、Ｈ2 ≧Ｈ1 ，Ｖ2 ≧Ｖ 1 とす
る）のドットマトリクス表示器の画面の中央付近に、入
力映像信号の解像度のまま表示するように信号を変換す
るモニタ装置のマルチシンク回路に関する。請求項１で
は特に、入力映像信号を一時記憶し、その記憶した信号
を読み出して前記表示器へ送出するフレームメモリとし
て、デュアルポートのＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆ
ｉｒｓｔ Ｏｕｔ）メモリを用い、そのＦＩＦＯメモリ
の容量ＮをＮ≧Ｖ1 （１−Ｖ1 ／Ｖ2 ）Ｈ1 ａｂ（しか
し、カラー表示の場合ａ＝３，モノクロ表示のときａ＝
１とし、ｂは１画素のデータのビット数とする）に選定
する。
【０００８】（２）請求項２の発明では、前記（１）に
おいて、フレームメモリに書き込む入力映像信号のＸ＝
Ｖ1 （１−Ｖ1 ／Ｖ2 ）行毎にライトアドレスポインタ
をゼロアドレスにリセットし、フレームメモリにＸ行分
のデータを書き込んだ時点で、リードサイクルを開始
し、フレームメモリよりＸ行分のデータを読み出す毎に
リードアドレスポインタをゼロアドレスにリセットする
制御回路を設ける。
おいて、フレームメモリに書き込む入力映像信号のＸ＝
Ｖ1 （１−Ｖ1 ／Ｖ2 ）行毎にライトアドレスポインタ
をゼロアドレスにリセットし、フレームメモリにＸ行分
のデータを書き込んだ時点で、リードサイクルを開始
し、フレームメモリよりＸ行分のデータを読み出す毎に
リードアドレスポインタをゼロアドレスにリセットする
制御回路を設ける。
【０００９】（３）請求項３の発明は、解像度がＨ1 ×
Ｖ1 の入力映像信号を、解像度がＨ 2 ×Ｖ2 （しかし、
Ｈ2 ≧Ｈ1 ，Ｖ2 ≧Ｖ1 とする）のドットマトリクス表
示器の画面の中央付近に、入力映像信号の解像度のまま
表示するように信号を変換するモニタ装置のマルチシン
ク回路に関する。請求項３では特に、入力映像信号を一
時記憶し、その記憶した信号を読み出して前記表示器へ
送出するフレームメモリとして、シングルポートの第
１、第２ＦＩＦＯメモリを用い、第１ＦＩＦＯメモリの
容量Ｎ1 を、Ｎ1 ≧Ｖ1 2（Ｖ2 −Ｖ1 ）Ｈ1 ａｂ／（Ｖ
2 2＋Ｖ1 Ｖ2 −Ｖ 1 2）に、第２ＦＩＦＯメモリの容量Ｎ
2 を、Ｎ2 ≧Ｖ1 Ｖ2 （Ｖ2 −Ｖ1 ）Ｈ1ａｂ／（Ｖ2 2
＋Ｖ1 Ｖ2 −Ｖ1 2）にそれぞれ選定する。
Ｖ1 の入力映像信号を、解像度がＨ 2 ×Ｖ2 （しかし、
Ｈ2 ≧Ｈ1 ，Ｖ2 ≧Ｖ1 とする）のドットマトリクス表
示器の画面の中央付近に、入力映像信号の解像度のまま
表示するように信号を変換するモニタ装置のマルチシン
ク回路に関する。請求項３では特に、入力映像信号を一
時記憶し、その記憶した信号を読み出して前記表示器へ
送出するフレームメモリとして、シングルポートの第
１、第２ＦＩＦＯメモリを用い、第１ＦＩＦＯメモリの
容量Ｎ1 を、Ｎ1 ≧Ｖ1 2（Ｖ2 −Ｖ1 ）Ｈ1 ａｂ／（Ｖ
2 2＋Ｖ1 Ｖ2 −Ｖ 1 2）に、第２ＦＩＦＯメモリの容量Ｎ
2 を、Ｎ2 ≧Ｖ1 Ｖ2 （Ｖ2 −Ｖ1 ）Ｈ1ａｂ／（Ｖ2 2
＋Ｖ1 Ｖ2 −Ｖ1 2）にそれぞれ選定する。
【００１０】（４）請求項４の発明は、前記（３）にお
いて、第１サイクルで、第１ＦＩＦＯメモリに映像信号
のＸ＝Ｖ1 2（Ｖ2 −Ｖ1 ）／（Ｖ2 2＋Ｖ1 Ｖ2 −Ｖ1 2）
行分のデータを書き込み、第２サイクルで、第２ＦＩＦ
Ｏメモリに映像信号のＹ＝Ｖ 1 Ｖ2 （Ｖ2 −Ｖ1 ）／
（Ｖ2 2＋Ｖ1 Ｖ2 −Ｖ1 2）行分のデータを書き込むと共
に、第１ＦＩＦＯメモリのＸ行分のデータを読み出し、
第３サイクルで、第２ＦＩＦＯメモリのＹ行分のデータ
を読み出すと共に、第１ＦＩＦＯメモリにＹ（Ｖ 1 ／Ｖ
2 ）行分のデータを書き込み、第４サイクルで、第１Ｆ
ＩＦＯメモリよりＹ（Ｖ1 ／Ｖ2 ）行分のデータを読み
出すと共に、第２ＦＩＦＯメモリにＹ（Ｖ 1 ／Ｖ2 ）2
行分のデータを書き込み、以下同様に、第１、第２ＦＩ
ＦＯメモリの書き込み／読み出しを行う制御回路を設け
る。
いて、第１サイクルで、第１ＦＩＦＯメモリに映像信号
のＸ＝Ｖ1 2（Ｖ2 −Ｖ1 ）／（Ｖ2 2＋Ｖ1 Ｖ2 −Ｖ1 2）
行分のデータを書き込み、第２サイクルで、第２ＦＩＦ
Ｏメモリに映像信号のＹ＝Ｖ 1 Ｖ2 （Ｖ2 −Ｖ1 ）／
（Ｖ2 2＋Ｖ1 Ｖ2 −Ｖ1 2）行分のデータを書き込むと共
に、第１ＦＩＦＯメモリのＸ行分のデータを読み出し、
第３サイクルで、第２ＦＩＦＯメモリのＹ行分のデータ
を読み出すと共に、第１ＦＩＦＯメモリにＹ（Ｖ 1 ／Ｖ
2 ）行分のデータを書き込み、第４サイクルで、第１Ｆ
ＩＦＯメモリよりＹ（Ｖ1 ／Ｖ2 ）行分のデータを読み
出すと共に、第２ＦＩＦＯメモリにＹ（Ｖ 1 ／Ｖ2 ）2
行分のデータを書き込み、以下同様に、第１、第２ＦＩ
ＦＯメモリの書き込み／読み出しを行う制御回路を設け
る。
【００１１】
（Ａ）フレームメモリにデュアルポートＦＩＦＯメモリ
を用いる場合 （Ａ１）基本的な考え方 デュアルポートＦＩＦＯメモリは書き込みながら同時に
読み出すことができるので、１フレーム分の全データを
書き込み終わる前に読み出しを開始しても動作に問題は
ない。そこで、ある程度データを書き込んだら読み出し
を開始して、新しいデータを書き込みながら、以前に書
き込んだデータを読み出すようにする。読み出してしま
えばそのデータは不要になるので、別のデータに書き代
えられても表示には影響がない。このような制御をすれ
ば、フレームメモリの容量を減らすことができる（図
３）。ただし、このような制御でもライトアドレスポイ
ンタをリードアドレスポインタが追い越すことがないタ
イミングで読み出しを開始させなければならない。次に
ＶＧＡの入力信号をＸＧＡのＬＣＤに表示させることを
例にとって説明する。
を用いる場合 （Ａ１）基本的な考え方 デュアルポートＦＩＦＯメモリは書き込みながら同時に
読み出すことができるので、１フレーム分の全データを
書き込み終わる前に読み出しを開始しても動作に問題は
ない。そこで、ある程度データを書き込んだら読み出し
を開始して、新しいデータを書き込みながら、以前に書
き込んだデータを読み出すようにする。読み出してしま
えばそのデータは不要になるので、別のデータに書き代
えられても表示には影響がない。このような制御をすれ
ば、フレームメモリの容量を減らすことができる（図
３）。ただし、このような制御でもライトアドレスポイ
ンタをリードアドレスポインタが追い越すことがないタ
イミングで読み出しを開始させなければならない。次に
ＶＧＡの入力信号をＸＧＡのＬＣＤに表示させることを
例にとって説明する。
【００１２】通常のＶＧＡの信号は垂直同期周波数６０
Ｈｚ，水平同期周波数３２ｋＨｚ，ドットクロック２５
ＭＨｚで、水平６４０ドット、垂直４８０ドットの信号
である。これをＸＧＡの信号、すなわち垂直同期周波数
６０Ｈｚ，水平同期周波数５０ｋＨｚ，ドットクロック
６５ＭＨｚで、水平１０２４ドット、垂直７６８ドット
の信号に変換する。
Ｈｚ，水平同期周波数３２ｋＨｚ，ドットクロック２５
ＭＨｚで、水平６４０ドット、垂直４８０ドットの信号
である。これをＸＧＡの信号、すなわち垂直同期周波数
６０Ｈｚ，水平同期周波数５０ｋＨｚ，ドットクロック
６５ＭＨｚで、水平１０２４ドット、垂直７６８ドット
の信号に変換する。
【００１３】図１のフレームメモリ１のライトサイクル
は入力ドットデータの内の座標（０，０）のデータをラ
イトアドレス０のメモリに書き込み、その後２５ＭＨｚ
のドットクロックが一つ入力する毎にライトアドレスを
１つずつ増やして次々にデータを書き込んでゆく。ある
時間にライトアドレスがどこにいるかを示すのがライト
アドレスポインタである。
は入力ドットデータの内の座標（０，０）のデータをラ
イトアドレス０のメモリに書き込み、その後２５ＭＨｚ
のドットクロックが一つ入力する毎にライトアドレスを
１つずつ増やして次々にデータを書き込んでゆく。ある
時間にライトアドレスがどこにいるかを示すのがライト
アドレスポインタである。
【００１４】同様にリードサイクルは出力ドットデータ
の内の座標（０，０）のデータをリードアドレス０のメ
モリから読み出し、その後６５ＭＨｚのドットクロック
が入力する毎にリードアドレスを一つずつ増やして次々
にデータを読み出してゆく。ある時間にリードアドレス
がどこにいるかを示すのがリードアドレスポインタであ
る。ただし、６５ＭＨｚで連続的に読み出すのではな
く、１水平期間内に６４０アドレス進めたら、次の水平
期間の始まりまでリードアドレスポインタは止る。
の内の座標（０，０）のデータをリードアドレス０のメ
モリから読み出し、その後６５ＭＨｚのドットクロック
が入力する毎にリードアドレスを一つずつ増やして次々
にデータを読み出してゆく。ある時間にリードアドレス
がどこにいるかを示すのがリードアドレスポインタであ
る。ただし、６５ＭＨｚで連続的に読み出すのではな
く、１水平期間内に６４０アドレス進めたら、次の水平
期間の始まりまでリードアドレスポインタは止る。
【００１５】今、第ｎ＋１フレームを書き込んでいる途
中のある時刻Ｔ１でライトアドレスポインタがＸＷアド
レスにあるものとする。この時ＸＷアドレスより小さい
アドレスにはすでに第ｎ＋１フレームのデータが書き込
まれているがＸＷアドレスより大きいアドレスにはまだ
第ｎフレームのデータが残っている。この時、リードア
ドレスポインタはＸＷアドレスより小さいアドレスのＸ
Ｒアドレスにいるものとする。
中のある時刻Ｔ１でライトアドレスポインタがＸＷアド
レスにあるものとする。この時ＸＷアドレスより小さい
アドレスにはすでに第ｎ＋１フレームのデータが書き込
まれているがＸＷアドレスより大きいアドレスにはまだ
第ｎフレームのデータが残っている。この時、リードア
ドレスポインタはＸＷアドレスより小さいアドレスのＸ
Ｒアドレスにいるものとする。
【００１６】その後時刻Ｔ２になった時にはリードアド
レスポインタがライトアドレスポインタを追い越した
ら、その時読み出したデータは第ｎフレームのデータに
なっている。すなわち読み出したデータは始めは第ｎ＋
１フレームのデータを読み出していたのがリードアドレ
スポインタがライトアドレスポインタを追い越してから
は第ｎフレームのデータを読み出すことになる。そのた
めリードアドレスポインタがライトアドレスポインタを
追い越すのは許されない。なお、ライトアドレスポイン
タよりもリードアドレスポインタの方が速いので、ライ
トアドレスポインタがリードアドレスポインタを追い越
すのは考慮しなくてもよい。 （Ａ２）メモリ容量の算出 ここでは、前項の考え方を基に、フレームメモリの必要
最小限のメモリ容量を算出する。
レスポインタがライトアドレスポインタを追い越した
ら、その時読み出したデータは第ｎフレームのデータに
なっている。すなわち読み出したデータは始めは第ｎ＋
１フレームのデータを読み出していたのがリードアドレ
スポインタがライトアドレスポインタを追い越してから
は第ｎフレームのデータを読み出すことになる。そのた
めリードアドレスポインタがライトアドレスポインタを
追い越すのは許されない。なお、ライトアドレスポイン
タよりもリードアドレスポインタの方が速いので、ライ
トアドレスポインタがリードアドレスポインタを追い越
すのは考慮しなくてもよい。 （Ａ２）メモリ容量の算出 ここでは、前項の考え方を基に、フレームメモリの必要
最小限のメモリ容量を算出する。
【００１７】まず、入力する信号の解像度をＨ1 列×Ｖ
1 行、ＬＣＤパネルの解像度をＨ2列×Ｖ2 行とする。
ただしＨ1 ＜Ｈ2 、Ｖ1 ＜Ｖ2 とする。この時、出力す
るべき水平同期信号は入力した水平同期信号のＶ2 ／Ｖ
1 倍の周波数になる。ＮＯＮ−ＥＸＰＡＮＤモードでは
入力した１行分のデータはＬＣＤパネルの１行分に表示
されるので、フレームメモリ１にＶ1 行書き込む時間に
Ｖ2 行のデータが読み出される。従ってフレームメモリ
１にＸ行分のデータを書き込んでから読み出しを開始し
て、Ｈ1 ×Ｖ1 個のデータを書き込み終わった直後にＨ
1 ×Ｖ1 個のデータを読み出し終ればよい（図１Ｂ）。
1 行、ＬＣＤパネルの解像度をＨ2列×Ｖ2 行とする。
ただしＨ1 ＜Ｈ2 、Ｖ1 ＜Ｖ2 とする。この時、出力す
るべき水平同期信号は入力した水平同期信号のＶ2 ／Ｖ
1 倍の周波数になる。ＮＯＮ−ＥＸＰＡＮＤモードでは
入力した１行分のデータはＬＣＤパネルの１行分に表示
されるので、フレームメモリ１にＶ1 行書き込む時間に
Ｖ2 行のデータが読み出される。従ってフレームメモリ
１にＸ行分のデータを書き込んでから読み出しを開始し
て、Ｈ1 ×Ｖ1 個のデータを書き込み終わった直後にＨ
1 ×Ｖ1 個のデータを読み出し終ればよい（図１Ｂ）。
【００１８】このときのＸの値を求める。ライトサイク
ルではＸ行分のデータを書き込んだので、残りはＶ1 −
Ｘ行である。このＶ1 −Ｘ行を書き込む時間と同じ時間
でＶ 1 行を読み出す。１行分を書き込む時間Ｔw で読み
出しはＶ2 ／Ｖ1 行を読み出すことができる。従って、
１行分を読み出す時間はＴw ・Ｖ1 ／Ｖ2 となり、Ｖ 1
−Ｘ行の書き込み時間≦Ｖ1 行の読み出し時間であるか
ら、 （Ｖ1 −Ｘ）Ｔw ≦Ｖ1 Ｔw ×Ｖ1 ／Ｖ2 従って（１）式が成立する。
ルではＸ行分のデータを書き込んだので、残りはＶ1 −
Ｘ行である。このＶ1 −Ｘ行を書き込む時間と同じ時間
でＶ 1 行を読み出す。１行分を書き込む時間Ｔw で読み
出しはＶ2 ／Ｖ1 行を読み出すことができる。従って、
１行分を読み出す時間はＴw ・Ｖ1 ／Ｖ2 となり、Ｖ 1
−Ｘ行の書き込み時間≦Ｖ1 行の読み出し時間であるか
ら、 （Ｖ1 −Ｘ）Ｔw ≦Ｖ1 Ｔw ×Ｖ1 ／Ｖ2 従って（１）式が成立する。
【００１９】 （Ｖ1 −Ｘ）Ｖ2 ／Ｖ1 ≦Ｖ1 …（１） これを解いて（２）式を得る。 Ｘ≧Ｖ1 （１−Ｖ1 ／Ｖ2 ） …（２） １行分のデータを書き込むのにＨ1 ×ａ（カラー表示の
ときａ＝３、モノクロ表示のときａ＝１）アドレスが必
要であるから、メモリに必要な全容量ＮはＲ，Ｇ，Ｂの
各１ドットのデータのビット数をｂとすれば、（３）式
となる。
ときａ＝３、モノクロ表示のときａ＝１）アドレスが必
要であるから、メモリに必要な全容量ＮはＲ，Ｇ，Ｂの
各１ドットのデータのビット数をｂとすれば、（３）式
となる。
【００２０】 Ｎ≧Ｖ1 （１−Ｖ1 ／Ｖ2 ）Ｈ1 ａｂ …（３） よって必要最小なメモリの量は Ｎ＝Ｖ1 （１−Ｖ1 ／Ｖ2 ）Ｈ1 ａｂ …（４） である。このＮを、ａ＝３，ｂ＝８として従来例と同様
に計算すれば、 ＶＧＡの場合： Ｘ＝４８０×（１−４８０／７６８）＝１８０ Ｎ＝ＸＨ1 ａｂ＝180 ×640 ×８×３＝2764800bit（＝
337.5 kbyte) ＳＶＧＡの場合： Ｘ＝６００×（１−６００／７６８）＝１３１．２５ Ｎ＝ＸＨ1 ａｂ＝131.25×800 ×８×３＝2520000bit
（＝307.6 kbyte) であり、従来必要であったメモリの１／４でよい。 （Ａ３）メモリの制御タイミング 前項で検討したように図１Ａのメモリ１を制御するタイ
ミングを図１Ｂに示す。メモリの全容量はＸ行分のデー
タ量に等しいので、Ｘ行毎に０アドレスに戻り、書き込
む動作を繰り返せばよい。
に計算すれば、 ＶＧＡの場合： Ｘ＝４８０×（１−４８０／７６８）＝１８０ Ｎ＝ＸＨ1 ａｂ＝180 ×640 ×８×３＝2764800bit（＝
337.5 kbyte) ＳＶＧＡの場合： Ｘ＝６００×（１−６００／７６８）＝１３１．２５ Ｎ＝ＸＨ1 ａｂ＝131.25×800 ×８×３＝2520000bit
（＝307.6 kbyte) であり、従来必要であったメモリの１／４でよい。 （Ａ３）メモリの制御タイミング 前項で検討したように図１Ａのメモリ１を制御するタイ
ミングを図１Ｂに示す。メモリの全容量はＸ行分のデー
タ量に等しいので、Ｘ行毎に０アドレスに戻り、書き込
む動作を繰り返せばよい。
【００２１】メモリからの読み出しはＸ行分のデータの
書き込みが終わってから、読み出しを開始し、Ｘ行毎に
０アドレスに戻り、読み出す動作を繰り返せばよい。但
し、ここで述べたＸの値は（２）式の等号で与えられ
る。 （Ｂ）フレームメモリにシングルポートＦＩＦＯメモリ
を用いる場合 これまではフレームメモリ１に書き込み、読み出しが同
時にできるデュアルポートＦＩＦＯメモリを使うものと
して考えてきたが、書き込み、読み出しを同時にできな
いシングルポートＦＩＦＯメモリを使う場合もあり得
る。この時のメモリ容量を以下で求める。この時はリー
ド／ライトを同時にはできないので、図２に示すように
ＦＩＦＯメモリが２個必要になるので、２つのメモリの
それぞれの値を計算する。 （Ｂ１）メモリの制御タイミング （Ａ２）と同様に入力する信号の解像度をＨ1 ×Ｖ1 、
ＬＣＤパネルの解像度をＨ2 ×Ｖ2 としてメモリ制御タ
イミングを考察する。
書き込みが終わってから、読み出しを開始し、Ｘ行毎に
０アドレスに戻り、読み出す動作を繰り返せばよい。但
し、ここで述べたＸの値は（２）式の等号で与えられ
る。 （Ｂ）フレームメモリにシングルポートＦＩＦＯメモリ
を用いる場合 これまではフレームメモリ１に書き込み、読み出しが同
時にできるデュアルポートＦＩＦＯメモリを使うものと
して考えてきたが、書き込み、読み出しを同時にできな
いシングルポートＦＩＦＯメモリを使う場合もあり得
る。この時のメモリ容量を以下で求める。この時はリー
ド／ライトを同時にはできないので、図２に示すように
ＦＩＦＯメモリが２個必要になるので、２つのメモリの
それぞれの値を計算する。 （Ｂ１）メモリの制御タイミング （Ａ２）と同様に入力する信号の解像度をＨ1 ×Ｖ1 、
ＬＣＤパネルの解像度をＨ2 ×Ｖ2 としてメモリ制御タ
イミングを考察する。
【００２２】メモリはシングルポートなので、書き込む
か読み出すかのどちらかしかできない。そこで２個のメ
モリを用いて一方が書き込み中に他方が読み出すように
する。２つのメモリをメモリ１−１、１−２、メモリ１
−１に書き込むことのできる行数をＸ、メモリ１−２に
書き込むことのできる行数をＹとする。
か読み出すかのどちらかしかできない。そこで２個のメ
モリを用いて一方が書き込み中に他方が読み出すように
する。２つのメモリをメモリ１−１、１−２、メモリ１
−１に書き込むことのできる行数をＸ、メモリ１−２に
書き込むことのできる行数をＹとする。
【００２３】（Ａ1 サイクル）メモリ１−１にＸ行分書
き込み、メモリ１−２は何もしない。 （Ａ2 サイクル）メモリ１−１にＸ行分書き込んだら、
メモリ１−２にＹ行分の書き込みを開始する。メモリ１
−２にＹ行分のデータを書き込み終わるのと同時にメモ
リ１−１からＸ行分のデータを読み出し終わるようにす
る。
き込み、メモリ１−２は何もしない。 （Ａ2 サイクル）メモリ１−１にＸ行分書き込んだら、
メモリ１−２にＹ行分の書き込みを開始する。メモリ１
−２にＹ行分のデータを書き込み終わるのと同時にメモ
リ１−１からＸ行分のデータを読み出し終わるようにす
る。
【００２４】（Ａ3 サイクル）メモリ１−１がＸ行分の
読み出しを終えたら、メモリ１−１は書き込みを開始す
る。同時にメモリ１−２からＹ行分の読み出しを開始す
る。 （Ａ4 サイクル）メモリ１−２がＹ行分の読み出しを終
えると同時にメモリ１−１から読み出しを始め、メモリ
１−２は書き込みを開始する。このように、片方が読み
出しを終えたら、リード／ライトを入れ替えるというサ
イクルを繰り返す。但し、この時１行分データの読み出
しに要する時間は１行分のデータの書き込みに要する時
間Ｔw のＶ1 ／Ｖ2 倍なので、どちらかのメモリに書き
込める行数は１サイクル毎にＶ1 ／Ｖ2 倍されることに
なる。 （Ｂ２）メモリ容量の算出 （Ｂ１）のような制御を繰り返した時のＸとＹの値を計
算する。メモリ１−２が最初の書き込みを終えたあとで
はリード／ライトが切り替わる毎に書き込むことができ
る行数はＶ1 ／Ｖ2 倍されるのであるから、このＡn サ
イクル目で書き込むことのできる行数はＹ（Ｖ1 ／
Ｖ2 ）n-2 行である。
読み出しを終えたら、メモリ１−１は書き込みを開始す
る。同時にメモリ１−２からＹ行分の読み出しを開始す
る。 （Ａ4 サイクル）メモリ１−２がＹ行分の読み出しを終
えると同時にメモリ１−１から読み出しを始め、メモリ
１−２は書き込みを開始する。このように、片方が読み
出しを終えたら、リード／ライトを入れ替えるというサ
イクルを繰り返す。但し、この時１行分データの読み出
しに要する時間は１行分のデータの書き込みに要する時
間Ｔw のＶ1 ／Ｖ2 倍なので、どちらかのメモリに書き
込める行数は１サイクル毎にＶ1 ／Ｖ2 倍されることに
なる。 （Ｂ２）メモリ容量の算出 （Ｂ１）のような制御を繰り返した時のＸとＹの値を計
算する。メモリ１−２が最初の書き込みを終えたあとで
はリード／ライトが切り替わる毎に書き込むことができ
る行数はＶ1 ／Ｖ2 倍されるのであるから、このＡn サ
イクル目で書き込むことのできる行数はＹ（Ｖ1 ／
Ｖ2 ）n-2 行である。
【００２５】よって、Ａn サイクルの終わりまでに書き
込んだ行数の総和Ｍは（４）式となる。 Ｍ＝Ｘ＋ＹΣ0 n-2 （Ｖ1 ／Ｖ2 ）n-2 …（４） このサイクルを無限に繰り返して全部でＶ1 行書き込め
ればよいので、（４）式は（５）式に変形できる。
込んだ行数の総和Ｍは（４）式となる。 Ｍ＝Ｘ＋ＹΣ0 n-2 （Ｖ1 ／Ｖ2 ）n-2 …（４） このサイクルを無限に繰り返して全部でＶ1 行書き込め
ればよいので、（４）式は（５）式に変形できる。
【００２６】 Ｖ1 ≦Ｘ＋Ｙ＋Ｙ（Ｖ1 ／Ｖ2 ）＋Ｙ（Ｖ1 ／Ｖ2 ）2 ＋Ｙ（Ｖ1 ／Ｖ2 ）3 ＋・・・＝Ｘ＋ＹＶ2 ／（Ｖ2 −Ｖ1 ） …（５） （５）式をさらに変形して（６）式とする。 Ｙ≧Ｖ1 （Ｖ2 −Ｖ1 ）／Ｖ2 −（Ｖ2 −Ｖ1 ）Ｘ／Ｖ2 …（６） さらに最初にメモリ１−２に書き込まれたＹ行分のデー
タを読み出すＡ3 サイクル間に、メモリ１−１にはＹ
（Ｖ1 ／Ｖ2 ）行分のデータを書き込まなければならな
いので、メモリ１−１の全行数ＸはＡ3 サイクルで書き
込む行数Ｙ（Ｖ1／Ｖ2 ）以上でなければならない。即
ち、Ｘ≧Ｙ（Ｖ1 ／Ｖ2 ）である。よって（７）式が成
立する。
タを読み出すＡ3 サイクル間に、メモリ１−１にはＹ
（Ｖ1 ／Ｖ2 ）行分のデータを書き込まなければならな
いので、メモリ１−１の全行数ＸはＡ3 サイクルで書き
込む行数Ｙ（Ｖ1／Ｖ2 ）以上でなければならない。即
ち、Ｘ≧Ｙ（Ｖ1 ／Ｖ2 ）である。よって（７）式が成
立する。
【００２７】 Ｙ≦Ｘ（Ｖ2 ／Ｖ1 ） …（７） （６）、（７）式を同時に満足するＸとＹは図４の斜線
部の領域である。Ａ2 サイクルを考えると、メモリ１−
２にＹ行分のデータを書き込む時間内にメモリ１−１の
Ｘ行分のデータを読み出さなければならないので、１行
分の入力信号を書き込む時間をＴw とすれば、 ＸＴw （Ｖ1 ／Ｖ2 ）≦ＹＴw ∴ Ｙ≧Ｘ（Ｖ1 ／Ｖ2 ） …（８） （６），（７），（８）式を同時に満足する領域は図４
の点線の領域となる。
部の領域である。Ａ2 サイクルを考えると、メモリ１−
２にＹ行分のデータを書き込む時間内にメモリ１−１の
Ｘ行分のデータを読み出さなければならないので、１行
分の入力信号を書き込む時間をＴw とすれば、 ＸＴw （Ｖ1 ／Ｖ2 ）≦ＹＴw ∴ Ｙ≧Ｘ（Ｖ1 ／Ｖ2 ） …（８） （６），（７），（８）式を同時に満足する領域は図４
の点線の領域となる。
【００２８】このＸとＹからＸ＋Ｙが最小になるように
決める。直線Ｘ＋Ｙ＝Ｋ（一定）を図４に描いた場合、
破線のような直線が描かれる。このような直線はＫの値
によって無数にあるが、その中でＫが最小になる直線は
Ａ点を通る直線である。従って、求めるＸ、Ｙの値は
（６）、（７）式を等式として連立方程式をとけば求め
られる。（６）、（７）式を等式として（９）、（１
０）式を得る。
決める。直線Ｘ＋Ｙ＝Ｋ（一定）を図４に描いた場合、
破線のような直線が描かれる。このような直線はＫの値
によって無数にあるが、その中でＫが最小になる直線は
Ａ点を通る直線である。従って、求めるＸ、Ｙの値は
（６）、（７）式を等式として連立方程式をとけば求め
られる。（６）、（７）式を等式として（９）、（１
０）式を得る。
【００２９】 Ｙ＝Ｖ1 （Ｖ2 −Ｖ1 ）／Ｖ2 −（Ｖ2 −Ｖ1 ）Ｘ／Ｖ2 …（９） Ｙ＝Ｘ（Ｖ2 ／Ｖ1 ） …（10） これを解いて（１１）、（１２）式を得る。 Ｘ＝Ｖ1 2（Ｖ2 −Ｖ1 ）／（Ｖ2 2＋Ｖ1 Ｖ2 −Ｖ1 2） …（11） Ｙ＝Ｖ1 Ｖ2 （Ｖ2 −Ｖ1 ）／（Ｖ2 2＋Ｖ1 Ｖ2 −Ｖ1 2） …（12） よってメモリ１−１に必要な容量Ｎ1 、メモリ１−２に
必要な容量Ｎ2 はそれぞれ（１３）、（１４）式で与え
られる。
必要な容量Ｎ2 はそれぞれ（１３）、（１４）式で与え
られる。
【００３０】 Ｎ1 ＝Ｖ1 2（Ｖ2 −Ｖ1 ）Ｈ1 ａｂ／（Ｖ2 2＋Ｖ1 Ｖ2 −Ｖ1 2） …（13） Ｎ2 ＝Ｖ1 Ｖ2 （Ｖ2 −Ｖ1 ）Ｈ1 ａｂ／（Ｖ2 2＋Ｖ1 Ｖ2 −Ｖ1 2） …（14） ａ＝３，ｂ＝８としてメモリ量を計算する。
【００３１】ＶＧＡの場合： Ｘ＝4802×(768-480)/(7682+768 ×480-4802)=91.1388 Ｎ1 ＝ＸＨ1 ａｂ＝91.1388 ×640 ×３×８＝1399893b
it(=170.9kB) Ｙ＝480 ×768 ×(768-480)/(7682+768 ×480-4802)=14
5.8 Ｎ2 ＝ＹＨ1 ａｂ＝145.8 ×640 ×３×８＝2239488bit
(=273.3kB) ＳＶＧＡの場合： Ｘ＝6002×(768-600)/(7682+768 ×600-6002)=87.5731 Ｎ1 ＝ＸＨ1 ａｂ＝87.5731 ×800 ×３×８＝1681404b
it(=205.2kB) Ｙ＝600 ×768 ×(768-600)/(7682+768 ×600-6002)=11
2.093 Ｎ2 ＝ＹＨ1 ａｂ＝112.093 ×800 ×３×８＝2152197b
it(=262.7kB) となる。
it(=170.9kB) Ｙ＝480 ×768 ×(768-480)/(7682+768 ×480-4802)=14
5.8 Ｎ2 ＝ＹＨ1 ａｂ＝145.8 ×640 ×３×８＝2239488bit
(=273.3kB) ＳＶＧＡの場合： Ｘ＝6002×(768-600)/(7682+768 ×600-6002)=87.5731 Ｎ1 ＝ＸＨ1 ａｂ＝87.5731 ×800 ×３×８＝1681404b
it(=205.2kB) Ｙ＝600 ×768 ×(768-600)/(7682+768 ×600-6002)=11
2.093 Ｎ2 ＝ＹＨ1 ａｂ＝112.093 ×800 ×３×８＝2152197b
it(=262.7kB) となる。
【００３２】この結果からＶＧＡ，ＳＶＧＡのどちらも
できるようにするためには、メモリ１−１に２０５．２
ｋＢ、メモリ１−２には２７３．３ＫｋＢが必要である
ように見えるが、実際にはメモリ１−１が２０５．２ｋ
Ｂ、メモリ１−２は２６２．７ｋＢでよい。その理由は
メモリ１−１が２０５．２ｋＢなので、ＶＧＡの１０
９．４４行分をリードライトでき、メモリ１−２が２６
２．７ｋＢなのでＶＧＡの１４０．１１行分をリードラ
イトできる。この値はＸ＝１０９．４４、Ｙ＝１４０．
１１、Ｖ1 ＝４８０、Ｖ2 ＝７６８とした時の（６）、
（７）、（８）式を満足するからである。 （Ｃ）その他 今まで考えてきたような制御をすることで、（Ａ），
（Ｂ）いずれのメモリを用いても、メモリ使用量を最小
にできる。しかし現実には、メモリの容量は１Ｍｂｉｔ
や５１２ｋｂｉｔと言った２N で表わされる値になる。
その時は（４）式や（１３）、（１４）式で表わされる
値より大きく、一番近い値のメモリを選択すればよい。
また、たとえば、メモリ１−１に２５６ｋＢ、メモリ１
−２にも２５６ｋＢを用いると、ＶＧＡ、ＳＶＧＡの各
パラメータを、（６）、（７）、（８）式に代入して成
立し、これでも実用範囲内であることがわかる。従来技
術の１／３のメモリで済む。
できるようにするためには、メモリ１−１に２０５．２
ｋＢ、メモリ１−２には２７３．３ＫｋＢが必要である
ように見えるが、実際にはメモリ１−１が２０５．２ｋ
Ｂ、メモリ１−２は２６２．７ｋＢでよい。その理由は
メモリ１−１が２０５．２ｋＢなので、ＶＧＡの１０
９．４４行分をリードライトでき、メモリ１−２が２６
２．７ｋＢなのでＶＧＡの１４０．１１行分をリードラ
イトできる。この値はＸ＝１０９．４４、Ｙ＝１４０．
１１、Ｖ1 ＝４８０、Ｖ2 ＝７６８とした時の（６）、
（７）、（８）式を満足するからである。 （Ｃ）その他 今まで考えてきたような制御をすることで、（Ａ），
（Ｂ）いずれのメモリを用いても、メモリ使用量を最小
にできる。しかし現実には、メモリの容量は１Ｍｂｉｔ
や５１２ｋｂｉｔと言った２N で表わされる値になる。
その時は（４）式や（１３）、（１４）式で表わされる
値より大きく、一番近い値のメモリを選択すればよい。
また、たとえば、メモリ１−１に２５６ｋＢ、メモリ１
−２にも２５６ｋＢを用いると、ＶＧＡ、ＳＶＧＡの各
パラメータを、（６）、（７）、（８）式に代入して成
立し、これでも実用範囲内であることがわかる。従来技
術の１／３のメモリで済む。
【００３３】これまで、ＬＣＤを例として説明してきた
が、ＬＣＤに限らず、プラズマディスプレイやエレクト
ロルミネッセンスといった、ドットマトリクス表示器で
あっても、本発明の効果が変わらないことは、言うまで
もない。
が、ＬＣＤに限らず、プラズマディスプレイやエレクト
ロルミネッセンスといった、ドットマトリクス表示器で
あっても、本発明の効果が変わらないことは、言うまで
もない。
【００３４】
【発明の効果】この発明では、フレームメモリとしてデ
ュアルポートのＦＩＦＯメモリまたはシングルポートの
第１、第２ＦＩＦＯメモリを用い、それらの容量を必要
最小限度に押さえることができる。これにより従来必要
としたメモリ容量の例えば１／４〜１／３程度で済み、
大幅な経済化を行える。
ュアルポートのＦＩＦＯメモリまたはシングルポートの
第１、第２ＦＩＦＯメモリを用い、それらの容量を必要
最小限度に押さえることができる。これにより従来必要
としたメモリ容量の例えば１／４〜１／３程度で済み、
大幅な経済化を行える。
【図１】Ａは請求項１の実施例を示すブロック図、Ｂは
Ａの入出力信号のタイミングチャート。
Ａの入出力信号のタイミングチャート。
【図２】Ａは請求項３の実施例を示すブロック図、Ｂは
Ａの入出力信号のタイミングチャート。
Ａの入出力信号のタイミングチャート。
【図３】請求項１の発明の考え方を説明するためのフレ
ームメモリのライトデータ、リードデータのタイミング
チャート。
ームメモリのライトデータ、リードデータのタイミング
チャート。
【図４】図２のフレームメモリ１−１、１−２に書き込
む映像信号の行数Ｘ，Ｙ間の関係を示すグラフ。
む映像信号の行数Ｘ，Ｙ間の関係を示すグラフ。
【図５】液晶モニタ装置のＥＸＰＡＮＤモードとＮＯＮ
−ＥＸＰＡＮＤモードを説明するための図。
−ＥＸＰＡＮＤモードを説明するための図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ０９Ｇ 3/36 Ｇ０９Ｇ 3/36
Claims (4)
- 【請求項１】 解像度がＨ1 ×Ｖ1 （Ｈ1 は１画面の列
数、Ｖ1 は行数）の入力映像信号を、解像度がＨ2 ×Ｖ
2 （しかし、Ｈ2 ≧Ｈ1 ，Ｖ2 ≧Ｖ1 とする）のドット
マトリクス表示器の画面の中央付近に、入力映像信号の
解像度のまま表示するように信号を変換するモニタ装置
のマルチシンク回路において、 入力映像信号を一時記憶し、その記憶した信号を読み出
して前記表示器へ送出するフレームメモリとして、デュ
アルポートのＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ
Ｏｕｔ）メモリを用い、 そのＦＩＦＯメモリの容量ＮをＮ≧Ｖ1 （１−Ｖ1 ／Ｖ
2 ）Ｈ1 ａｂ（しかし、カラー表示の場合ａ＝３，モノ
クロ表示のときａ＝１とし、ｂは１画素のデータのビッ
ト数とする）に選定することを特徴とするモニタ装置の
マルチシンク回路。 - 【請求項２】 請求項１において、前記フレームメモリ
に書き込む入力映像信号のＸ＝Ｖ1 （１−Ｖ1 ／Ｖ2 ）
行毎にライトアドレスポインタをゼロアドレスにリセッ
トし、 前記フレームメモリに前記Ｘ行分のデータを書き込んだ
時点で、リードサイクルを開始し、 前記フレームメモリより前記Ｘ行分のデータを読み出す
毎にリードアドレスポインタをゼロアドレスにリセット
する制御回路を設けたことを特徴とするモニタ装置のマ
ルチシンク回路。 - 【請求項３】 解像度がＨ1 ×Ｖ1 の入力映像信号を、
解像度がＨ2 ×Ｖ2（しかし、Ｈ2 ≧Ｈ1 ，Ｖ2 ≧Ｖ1
とする）のドットマトリクス表示器の画面の中央付近
に、入力映像信号の解像度のまま表示するように信号を
変換するモニタ装置のマルチシンク回路において、 入力映像信号を一時記憶し、その記憶した信号を読み出
して前記表示器へ送出するフレームメモリとして、シン
グルポートの第１、第２ＦＩＦＯメモリを用い、 第１ＦＩＦＯメモリの容量Ｎ1 を、Ｎ1 ≧Ｖ1 2（Ｖ2 −
Ｖ1 ）Ｈ1 ａｂ／（Ｖ 2 2＋Ｖ1 Ｖ2 −Ｖ1 2）に、第２Ｆ
ＩＦＯメモリの容量Ｎ2 を、Ｎ2 ≧Ｖ1 Ｖ2 （Ｖ2 −Ｖ
1 ）Ｈ1 ａｂ／（Ｖ2 2＋Ｖ1 Ｖ2 −Ｖ1 2）にそれぞれ選
定することを特徴とするモニタ装置のマルチシンク回
路。 - 【請求項４】 請求項３において、 第１サイクルで、第１ＦＩＦＯメモリに映像信号のＸ＝
Ｖ1 2（Ｖ2 −Ｖ1 ）／（Ｖ2 2＋Ｖ1 Ｖ2 −Ｖ1 2）行分の
データを書き込み、 第２サイクルで、第２ＦＩＦＯメモリに映像信号のＹ＝
Ｖ1 Ｖ2 （Ｖ2 −Ｖ1）／（Ｖ2 2＋Ｖ1 Ｖ2 −Ｖ1 2）行
分のデータを書き込むと共に、第１ＦＩＦＯメモリの前
記Ｘ行分のデータを読み出し、 第３サイクルで、第２ＦＩＦＯメモリのＹ行分のデータ
を読み出すと共に、第１ＦＩＦＯメモリにＹ（Ｖ1 ／Ｖ
2 ）行分のデータを書き込み、 第４サイクルで、第１ＦＩＦＯメモリよりＹ（Ｖ1 ／Ｖ
2 ）行分のデータを読み出すと共に、第２ＦＩＦＯメモ
リにＹ（Ｖ1 ／Ｖ2 ）2 行分のデータを書き込み、 以下同様に、第１、第２ＦＩＦＯメモリの書き込み／読
み出しを行う制御回路を設けたことを特徴とするモニタ
装置のマルチシンク回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24550097A JP4006482B2 (ja) | 1997-09-10 | 1997-09-10 | モニタ装置のマルチシンク回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24550097A JP4006482B2 (ja) | 1997-09-10 | 1997-09-10 | モニタ装置のマルチシンク回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1185119A true JPH1185119A (ja) | 1999-03-30 |
| JP4006482B2 JP4006482B2 (ja) | 2007-11-14 |
Family
ID=17134601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24550097A Expired - Fee Related JP4006482B2 (ja) | 1997-09-10 | 1997-09-10 | モニタ装置のマルチシンク回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4006482B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001033538A1 (fr) * | 1999-10-29 | 2001-05-10 | Matsushita Electric Industrial Co., Ltd. | Appareil de production d'affichage et video, procede d'affichage et procede de production video |
| JP2001249644A (ja) * | 2000-03-03 | 2001-09-14 | Kyocera Corp | 液晶表示装置 |
| WO2003056541A1 (fr) * | 2001-12-27 | 2003-07-10 | Renesas Technology Corp. | Systeme de commande de circuit d'attaque d'affichage |
| JP2005266576A (ja) * | 2004-03-19 | 2005-09-29 | Seiko Epson Corp | 画像処理装置、及び画像処理方法 |
| US7053888B2 (en) | 2001-01-26 | 2006-05-30 | Canon Kabushiki Kaisha | Image display apparatus |
| CN100362540C (zh) * | 2001-12-27 | 2008-01-16 | 株式会社日立制作所 | 显示驱动控制电路 |
| JP2009025563A (ja) * | 2007-07-19 | 2009-02-05 | Oki Electric Ind Co Ltd | データ分配装置及び方法 |
| US9036060B2 (en) | 2011-08-04 | 2015-05-19 | Sony Corporation | Imaging device, image processing method and program for correction of blooming |
-
1997
- 1997-09-10 JP JP24550097A patent/JP4006482B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001033538A1 (fr) * | 1999-10-29 | 2001-05-10 | Matsushita Electric Industrial Co., Ltd. | Appareil de production d'affichage et video, procede d'affichage et procede de production video |
| US6906756B1 (en) | 1999-10-29 | 2005-06-14 | Matsushita Electric Industrial Co., Ltd. | Display and video producing apparatus, and displaying method and video producing method |
| JP2001249644A (ja) * | 2000-03-03 | 2001-09-14 | Kyocera Corp | 液晶表示装置 |
| US7053888B2 (en) | 2001-01-26 | 2006-05-30 | Canon Kabushiki Kaisha | Image display apparatus |
| WO2003056541A1 (fr) * | 2001-12-27 | 2003-07-10 | Renesas Technology Corp. | Systeme de commande de circuit d'attaque d'affichage |
| JPWO2003056541A1 (ja) * | 2001-12-27 | 2005-05-12 | 株式会社ルネサステクノロジ | 表示駆動制御システム |
| CN100362540C (zh) * | 2001-12-27 | 2008-01-16 | 株式会社日立制作所 | 显示驱动控制电路 |
| JP2005266576A (ja) * | 2004-03-19 | 2005-09-29 | Seiko Epson Corp | 画像処理装置、及び画像処理方法 |
| JP2009025563A (ja) * | 2007-07-19 | 2009-02-05 | Oki Electric Ind Co Ltd | データ分配装置及び方法 |
| US9036060B2 (en) | 2011-08-04 | 2015-05-19 | Sony Corporation | Imaging device, image processing method and program for correction of blooming |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4006482B2 (ja) | 2007-11-14 |
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