JP2001093860A - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置及び半
導体装置の製造方法に係り、より詳細には、ＭＩＳ型Ｆ
ＥＴを有する半導体装置及びその製造方法に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a semiconductor device and a method of manufacturing a semiconductor device, and more particularly, to a MIS type F.
The present invention relates to a semiconductor device having an ET and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】ＬＳＩの高集積化及び高速化には、ＭＯ
ＳＦＥＴの電流駆動力を増大させることが必要である。
通常、その目的のために、素子の各構成要素の寸法を比
例縮小させる所謂スケーリングが行われており、それに
伴ってゲート絶縁膜もより薄膜化されている。2. Description of the Related Art In order to achieve high integration and high speed of LSI, MO is required.
It is necessary to increase the current driving capability of the SFET.
Usually, for that purpose, so-called scaling is performed to proportionally reduce the size of each component of the device, and accordingly, the gate insulating film is made thinner.
【０００３】従来、ゲート絶縁膜としてはＳｉＯ2を主
体とした薄膜が用いられ、ゲート電極のゲート絶縁膜と
直接接触する部分には多結晶シリコンが用いられてい
た。しかしながら、例えば０．１５μｍ程度のゲート長
の素子でさえゲート絶縁膜の膜厚は既に３ｎｍを下回っ
ており、トンネリングによるリーク電流などを考慮する
とゲート絶縁膜の薄膜は限界に近づきつつある。また、
ゲート電極に多結晶シリコンを用いた場合、高濃度に不
純物をドーピングしても多結晶シリコン中には空乏層が
形成される。そのため、容量がゲート絶縁膜に直列に接
続されることとなり、実効的なチャネル容量の低下を招
く。Conventionally, a thin film mainly composed of SiO 2 has been used as a gate insulating film, and polycrystalline silicon has been used in a portion of a gate electrode which is in direct contact with the gate insulating film. However, even for an element having a gate length of, for example, about 0.15 μm, the thickness of the gate insulating film is already less than 3 nm, and the thin film of the gate insulating film is approaching its limit in view of leakage current due to tunneling. Also,
When polycrystalline silicon is used for a gate electrode, a depletion layer is formed in polycrystalline silicon even if impurities are doped at a high concentration. Therefore, the capacitance is connected in series to the gate insulating film, which causes a reduction in the effective channel capacitance.
【０００４】上述の問題を克服するために、ゲート絶縁
膜としてＴａ2Ｏ5膜などの高誘電体膜を使用することが
検討されている。しかしながら、これら高誘電体材料
は、一般にはＳｉＯ2ほどの耐熱性を有していない。そ
のため、ゲート電極の材料として、６００℃以上の堆積
温度を必要とする多結晶シリコンを用いることは不可能
である。そこで、ゲート絶縁膜として高誘電体膜を使用
する際には、ゲート電極の材料として、より低温で堆積
可能な金属が使用される。In order to overcome the above-mentioned problems, the use of a high dielectric film such as a Ta 2 O 5 film as a gate insulating film has been studied. However, these high dielectric materials generally do not have the heat resistance of SiO 2 . Therefore, it is impossible to use polycrystalline silicon requiring a deposition temperature of 600 ° C. or higher as a material for the gate electrode. Therefore, when a high dielectric film is used as the gate insulating film, a metal that can be deposited at a lower temperature is used as the material of the gate electrode.
【０００５】しかしながら、ゲート電極を金属で構成し
た場合、理論的にはゲート電極中に空乏層が形成される
ことはないという利点がある反面で、以下の問題を生ず
る。すなわち、金属に関しては、ＳｉＯ2膜上に形成し
た多結晶Ｓｉ膜のＲＩＥ（Reactive Ion Etching）のよ
うな高選択比のエッチング技術は未だ確立されておら
ず、しかも、ゲート電極へのエッチングダメージは素子
特性に直接的に影響を与えるので、金属からなるゲート
電極の既存の技術による加工は非現実的である。However, when the gate electrode is made of metal, there is an advantage that a depletion layer is not theoretically formed in the gate electrode, but the following problem arises. That is, with respect to metal, a high selectivity etching technique such as RIE (Reactive Ion Etching) of a polycrystalline Si film formed on a SiO 2 film has not yet been established, and etching damage to the gate electrode has been reduced. Processing of the metal gate electrode by the existing technology is impractical because it directly affects the element characteristics.
【０００６】上述の事情を考慮して、金属のＲＩＥを使
用することなく、金属からなるゲート電極を用いたＭＩ
ＳＦＥＴを製造する方法が提案されている（Yagishita
et al.,IEDM Technical Digest 98,p.785）。以下、こ
の方法について説明する。In consideration of the above-mentioned circumstances, the MI using the metal gate electrode without using the metal RIE is considered.
A method of manufacturing an SFET has been proposed (Yagishita
et al., IEDM Technical Digest 98, p.785). Hereinafter, this method will be described.
【０００７】図７（ａ）〜（ｄ）及び図８（ｅ）〜
（ｇ）は、それぞれ、従来技術に係るＭＩＳＦＥＴの製
造方法を概略的に示す断面図である。従来技術によるｎ
型ＭＩＳＦＥＴの製造は、例えば以下の方法により行わ
れる。FIGS. 7A to 7D and FIGS. 8E to 8 E
(G) is sectional drawing which shows schematically the manufacturing method of the MISFET which concerns on a prior art, respectively. N according to the prior art
The manufacture of the type MISFET is performed, for example, by the following method.
【０００８】まず、図７（ａ）に示すように、ｐ型基板
１０１に素子分離領域１０２を形成し、次に基板１０１
の表面に厚さ３ｎｍ程度のダミーゲート酸化膜１０３を
形成する。さらに、ダミーゲート酸化膜１０３上にアモ
ルファスシリコンからなるダミーゲート電極１０４を形
成する。その後、このダミーゲート電極１０４をマスク
として用いて基板１０１の表面領域にＡｓやＳｂなどを
イオン注入して、エクステンションとなる不純物拡散層
１０５を形成する。First, as shown in FIG. 7A, an element isolation region 102 is formed on a p-type substrate 101, and then the substrate 101
A dummy gate oxide film 103 having a thickness of about 3 nm is formed on the surface of the substrate. Further, a dummy gate electrode 104 made of amorphous silicon is formed on the dummy gate oxide film 103. After that, using the dummy gate electrode 104 as a mask, As or Sb is ion-implanted into the surface region of the substrate 101 to form an impurity diffusion layer 105 serving as an extension.
【０００９】次に、図７（ｂ）に示すように、ダミーゲ
ート電極１０４を被覆するシリコン窒化膜１０６を形成
し、ダミーゲート電極１０４の側面にシリコン窒化膜１
０６を介してＳｉＯ2からなるゲート側壁１０７を形成
する。その後、基板１０１の表面領域にＡｓなどをイオ
ン注入して、ソース／ドレイン領域１０８を形成する。Next, as shown in FIG. 7B, a silicon nitride film 106 covering the dummy gate electrode 104 is formed, and the silicon nitride film 1 is formed on the side surface of the dummy gate electrode 104.
A gate side wall 107 made of SiO 2 is formed through the gate electrode 106. After that, source / drain regions 108 are formed by ion-implanting As or the like into the surface region of the substrate 101.
【００１０】次に、図７（ｃ）に示すようにＳｉＯ2を
堆積して絶縁膜１０９を形成し、図７（ｄ）に示すよう
にＣＭＰ（Chemical Mechanical Polishing）法を用い
て表面の平坦化を行うことにより、ダミーゲート電極１
０４の上面を露出させる。Next, as shown in FIG. 7C, SiO 2 is deposited to form an insulating film 109, and as shown in FIG. 7D, the surface is flattened by using a CMP (Chemical Mechanical Polishing) method. The dummy gate electrode 1
04 is exposed.
【００１１】その後、ＣＤＥ（Chemical Dry Etching）
法を用いてダミーゲート電極１０４を除去することによ
り、溝部１１０を形成する。さらに、ダミーゲート酸化
膜１０３の溝部１１０の底部に露出した部分を希ＨＦ溶
液でエッチングして、図８（ｅ）に示す構造を得る。Then, CDE (Chemical Dry Etching)
The trench 110 is formed by removing the dummy gate electrode 104 using a method. Further, the portion of the dummy gate oxide film 103 exposed at the bottom of the groove 110 is etched with a dilute HF solution to obtain the structure shown in FIG.
【００１２】次に、図８（ｆ）に示すように、溝部１１
０の側壁及び底面を被覆するように、Ｔａ2Ｏ5からなる
ゲート絶縁膜１１１、Ｔａ2Ｏ5との反応を生じにくい金
属からなる金属膜１１２、金属膜１１２よりも低抵抗率
の金属からなる金属膜１１３を順次形成する。さらに、
図８（ｇ）に示すように、ＣＭＰ法を用いて、ゲート絶
縁膜１１１、金属膜１１２、及び金属膜１１３の溝部１
１０の外部に位置する部分を除去して、ゲート電極１１
４を得る。Next, as shown in FIG.
To cover the sidewalls and bottom of the 0, a metal film 112 made of hard metal to occur a reaction between the gate insulating film 111, Ta 2 O 5 formed of Ta 2 O 5, metal with low resistivity than the metal film 112 Metal films 113 are sequentially formed. further,
As shown in FIG. 8G, the trench 1 of the gate insulating film 111, the metal film 112, and the metal film 113 is formed by using the CMP method.
10 is removed, and the gate electrode 11 is removed.
Get 4.
【００１３】上述した方法によると、ゲート電極１１４
の加工はＣＭＰ法により行われ、ＲＩＥ法は用いられな
い。そのため、ゲート電極へエッチングダメージを与え
ることなく、ＭＩＳＦＥＴを製造することができる。According to the above-described method, the gate electrode 114
Is performed by the CMP method, and the RIE method is not used. Therefore, the MISFET can be manufactured without causing etching damage to the gate electrode.
【００１４】しかしながら、上述した方法により形成し
たＭＩＳＦＥＴにおいて、ゲート電極１１４の底面及び
側面は、高誘電体材料からなるゲート絶縁膜１１１で被
覆されている。そのため、上記ＭＩＳＦＥＴは、ゲート
電極１１４とエクステンション１０５との間の寄生容量
が非常に大きいという問題を有している。However, in the MISFET formed by the above-described method, the bottom and side surfaces of the gate electrode 114 are covered with the gate insulating film 111 made of a high dielectric material. Therefore, the MISFET has a problem that the parasitic capacitance between the gate electrode 114 and the extension 105 is very large.
【００１５】[0015]
【発明が解決しようとする課題】上述したように、従来
の方法によりＭＩＳＦＥＴを形成した場合、ゲート電極
とエクステンションとの間の寄生容量が非常に大きくな
るという問題を生ずる。As described above, when a MISFET is formed by a conventional method, there arises a problem that a parasitic capacitance between a gate electrode and an extension becomes extremely large.
【００１６】本発明は、上記問題点に鑑みてなされたも
のであり、寄生容量の小さなＭＩＳＦＥＴを有する半導
体装置及びその製造方法を提供することを目的とする。The present invention has been made in view of the above problems, and has as its object to provide a semiconductor device having a MISFET having a small parasitic capacitance and a method of manufacturing the same.
【００１７】[0017]
【課題を解決するための手段】上記課題を解決するため
に、本発明は、半導体基板と、前記半導体基板の一方の
主面上に設けられ底面が前記半導体基板の一方の主面で
構成された溝部を有する層間絶縁膜と、前記溝部内に設
けられたゲート電極と、前記ゲート電極の底面及び側面
上に設けられたゲート絶縁膜とを具備し、前記半導体基
板の一方の主面の表面領域は前記ゲート電極の両側に不
純物拡散層を有する半導体装置であって、前記半導体基
板の一方の主面と前記ゲート電極の底面との間の距離
は、前記ゲート電極の中央部に比べて前記ゲート電極の
両端部においてより長いことを特徴とする半導体装置を
提供する。According to the present invention, there is provided a semiconductor device comprising: a semiconductor substrate; and a bottom surface provided on one main surface of the semiconductor substrate, the bottom surface being formed by one main surface of the semiconductor substrate. An interlayer insulating film having a groove, a gate electrode provided in the groove, and a gate insulating film provided on a bottom surface and a side surface of the gate electrode, and a surface of one main surface of the semiconductor substrate. The region is a semiconductor device having an impurity diffusion layer on both sides of the gate electrode, wherein a distance between one main surface of the semiconductor substrate and a bottom surface of the gate electrode is smaller than that of a central portion of the gate electrode. There is provided a semiconductor device characterized in that both ends of a gate electrode are longer.
【００１８】また、本発明は、半導体基板と、前記半導
体基板の一方の主面上に設けられ底面が前記半導体基板
の一方の主面で構成された溝部を有する層間絶縁膜と、
前記溝部内に設けられたゲート電極と、前記ゲート電極
の底面及び側面上に設けられたゲート絶縁膜と、前記ゲ
ート絶縁膜と前記溝部の側壁との間並びに前記層間絶縁
膜と前記半導体基板の一方の主面との間に設けられた容
量制御用絶縁膜とを具備し、前記半導体基板の一方の主
面の表面領域は前記ゲート電極の両側に不純物拡散層を
有する半導体装置であって、前記容量制御用絶縁膜の誘
電率はゲート絶縁膜の誘電率に比べてより小さく、前記
ゲート電極の両端部で前記容量制御用絶縁膜の一部は前
記半導体基板とゲート絶縁膜との間に介在し、前記ゲー
ト電極の中央部で前記半導体基板と前記ゲート絶縁膜と
は直接接触したことを特徴とする半導体装置を提供す
る。Further, the present invention provides a semiconductor substrate, an interlayer insulating film provided on one main surface of the semiconductor substrate and having a groove having a bottom surface formed by the one main surface of the semiconductor substrate;
A gate electrode provided in the groove, a gate insulating film provided on the bottom surface and side surfaces of the gate electrode, between the gate insulating film and a sidewall of the groove, and between the interlayer insulating film and the semiconductor substrate; A semiconductor device having a capacitance control insulating film provided between the gate electrode and one of the main surfaces, wherein a surface region of the one main surface of the semiconductor substrate has an impurity diffusion layer on both sides of the gate electrode; The dielectric constant of the capacitance control insulating film is smaller than the dielectric constant of the gate insulating film, and at both ends of the gate electrode, part of the capacitance control insulating film is between the semiconductor substrate and the gate insulating film. There is provided a semiconductor device, wherein the semiconductor substrate and the gate insulating film are in direct contact with each other at a central portion of the gate electrode.
【００１９】さらに、本発明は、半導体基板の一方の主
面上にダミーゲート絶縁膜を形成する工程と、前記ダミ
ーゲート絶縁膜上にダミーゲート電極を形成する工程
と、前記ダミーゲート電極をマスクとして用いて前記半
導体基板の表面領域に不純物拡散層を形成する工程と、
前記ダミーゲート絶縁膜の露出部並びに前記ダミーゲー
ト絶縁膜の前記半導体基板と前記ダミーゲート電極との
間に位置する部分の端部を除去して前記ダミーゲート電
極の下部両側に第１の溝部を形成する工程と、前記ダミ
ーゲート電極を被覆するように及び少なくとも前記第１
の溝部が埋め込まれるように第１の絶縁膜を形成する工
程と、前記第１の絶縁膜上に層間絶縁膜となる第２の絶
縁膜を形成する工程と、前記第１及び第２の絶縁膜を研
磨して前記半導体基板の一方の主面を平坦化するのとと
もに前記ダミーゲート電極の上面を露出させる工程と、
前記第１の絶縁膜を除去することなく前記ダミーゲート
電極及び前記ダミーゲート絶縁膜を除去して前記半導体
基板の一方の主面に溝部を形成する工程と、前記半導体
基板の一方の主面上に絶縁体を堆積させて前記溝部の側
壁及び底面を被覆するゲート絶縁膜を形成する工程と、
前記半導体基板の一方の主面上に金属を堆積させてゲー
ト絶縁膜が形成された溝部を前記金属で埋め込む工程
と、前記溝部の外側に堆積した前記絶縁体及び前記金属
を除去する工程とを具備することを特徴とする半導体装
置の製造方法を提供する。Further, the present invention provides a step of forming a dummy gate insulating film on one main surface of a semiconductor substrate, a step of forming a dummy gate electrode on the dummy gate insulating film, and a step of masking the dummy gate electrode. Forming an impurity diffusion layer in a surface region of the semiconductor substrate by using as
Exposed portions of the dummy gate insulating film and edges of portions of the dummy gate insulating film located between the semiconductor substrate and the dummy gate electrode are removed to form first trenches on both lower sides of the dummy gate electrode. Forming, and covering the dummy gate electrode and at least the first
Forming a first insulating film so as to fill the trench, forming a second insulating film serving as an interlayer insulating film on the first insulating film, and forming the first and second insulating films on the first insulating film. Polishing the film and flattening one main surface of the semiconductor substrate and exposing the upper surface of the dummy gate electrode;
Forming a groove in one main surface of the semiconductor substrate by removing the dummy gate electrode and the dummy gate insulating film without removing the first insulating film; and forming a groove on one main surface of the semiconductor substrate. Forming a gate insulating film covering the side walls and the bottom surface of the groove by depositing an insulator on the
A step of depositing a metal on one main surface of the semiconductor substrate to bury a groove in which a gate insulating film is formed with the metal, and a step of removing the insulator and the metal deposited outside the groove. A method for manufacturing a semiconductor device, comprising:
【００２０】本発明によると、例えば、半導体基板の一
方の主面とゲート電極の底面との間の距離が、ゲート電
極の中央部に比べてゲート電極の両端部においてより長
くなるようにゲート電極が形成される。この場合、ゲー
ト電極とエクステンションである不純物拡散層との間の
距離が長くなるため、ゲート電極と不純物拡散層との寄
生容量を低減することができる。According to the present invention, for example, the distance between one main surface of the semiconductor substrate and the bottom surface of the gate electrode is longer at both ends of the gate electrode than at the center of the gate electrode. Is formed. In this case, since the distance between the gate electrode and the impurity diffusion layer which is an extension becomes longer, the parasitic capacitance between the gate electrode and the impurity diffusion layer can be reduced.
【００２１】また、本発明によると、ゲート電極の両端
部で半導体基板とゲート絶縁膜との間に、ゲート絶縁膜
に比べてより小さな誘電率を有する容量制御用絶縁膜が
配置される。このような位置に容量制御用絶縁膜を設け
た場合、ゲート電極の端部から不純物拡散層に至る電気
力線の一部は容量制御用絶縁膜を経由する。そのため、
容量制御用絶縁膜を設けることにより、ゲート電極と不
純物拡散層との距離を長くしたのと同様の効果を得るこ
とができる。Further, according to the present invention, a capacitance controlling insulating film having a smaller dielectric constant than the gate insulating film is disposed between the semiconductor substrate and the gate insulating film at both ends of the gate electrode. When the capacitance control insulating film is provided at such a position, a part of the electric flux lines from the end of the gate electrode to the impurity diffusion layer passes through the capacitance control insulating film. for that reason,
By providing the capacitance control insulating film, the same effect as that obtained by increasing the distance between the gate electrode and the impurity diffusion layer can be obtained.
【００２２】本発明において、第１の絶縁膜である容量
制御用絶縁膜を設ける場合、半導体基板の一方の主面と
ゲート電極の底面との間の距離は、ゲート電極の中央部
に比べてゲート電極の両端部においてより長いことが好
ましい。この場合、寄生容量をより効果的に低減するこ
とができる。In the present invention, when the capacitance control insulating film, which is the first insulating film, is provided, the distance between one main surface of the semiconductor substrate and the bottom surface of the gate electrode is larger than that of the central portion of the gate electrode. It is preferable that the length be longer at both ends of the gate electrode. In this case, the parasitic capacitance can be reduced more effectively.
【００２３】本発明において、半導体基板の一方の主面
とゲート電極の底面との間の距離がより短い領域とより
長い領域との境界部は、１対の不純物拡散層の内側両端
部よりも外側に位置することが好ましい。これにより、
良好な性能のＭＩＳＦＥＴを得ることができる。In the present invention, the boundary between the region where the distance between one main surface of the semiconductor substrate and the bottom surface of the gate electrode is shorter and the region where the distance is longer is longer than both inner ends of the pair of impurity diffusion layers. It is preferably located outside. This allows
A MISFET with good performance can be obtained.
【００２４】[0024]
【発明の実施の形態】以下、本発明について図面を参照
しながらより詳細に説明する。なお、各図において同様
の構成部材には同一の参照符号を付し、重複する説明は
省略する。まず、本発明の第１の実施形態について、図
１及び図２を参照しながら説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in more detail with reference to the drawings. In each of the drawings, the same components are denoted by the same reference numerals, and redundant description will be omitted. First, a first embodiment of the present invention will be described with reference to FIGS.
【００２５】図１（ａ）〜（ｄ）及び図２（ｅ）〜
（ｈ）は、それぞれ、本発明の第１の実施形態に係る半
導体装置の製造方法を概略的に示す断面図である。な
お、以下、ｎ型ＭＩＳＦＥＴについて説明するが、導電
型を逆にすれば、後述するのと同様の方法によりｐ型Ｍ
ＩＳＦＥＴを製造することができる。FIGS. 1 (a) to 1 (d) and FIGS. 2 (e) to 2 (e)
(H) is sectional drawing which shows roughly the manufacturing method of the semiconductor device which concerns on 1st Embodiment of this invention, respectively. The n-type MISFET will be described below. However, if the conductivity type is reversed, the p-type MISFET will be described in the same manner as described later.
An ISFET can be manufactured.
【００２６】ｐ型ＭＩＳＦＥＴを有する半導体装置を製
造するに当たり、まず、図１（ａ）に示すように、ｐ型
のシリコンウエハのようなｐ型基板１或いは基板に形成
したｐウェル（図示せず）に素子分離領域２を形成す
る。次に、基板１の表面に、熱酸化法或いはＣＶＤ法な
どを用いて例えば厚さ３ｎｍ程度のダミーゲート絶縁膜
３を形成する。ダミーゲート絶縁膜３としてはシリコン
酸化膜等を用いることができる。なお、このダミーゲー
ト絶縁膜３の厚さは、後述するように寄生容量の大きさ
に影響を与えるので、それを考慮して決定すべきであ
る。In manufacturing a semiconductor device having a p-type MISFET, first, as shown in FIG. 1A, a p-type substrate 1 such as a p-type silicon wafer or a p-well (not shown) formed on the substrate. ), An element isolation region 2 is formed. Next, a dummy gate insulating film 3 having a thickness of, for example, about 3 nm is formed on the surface of the substrate 1 by using a thermal oxidation method or a CVD method. As the dummy gate insulating film 3, a silicon oxide film or the like can be used. Note that the thickness of the dummy gate insulating film 3 affects the magnitude of the parasitic capacitance as described later, and should be determined in consideration of the influence.
【００２７】次に、ダミーゲート絶縁膜３上にアモルフ
ァスシリコンなどからなるダミーゲート電極４を形成す
る。さらに、このダミーゲート電極４をマスクとして用
いて基板１の表面領域にＡｓやＳｂなどの不純物をイオ
ン注入して、エクステンションとなる不純物拡散層５を
形成する。不純物拡散層５の深さは、ゲート長が０．１
μｍの世代では、好ましくは０．０４μｍ以下である。
また、ダミーゲート電極４の下部両側に形成した１対の
不純物拡散層５の内側端部はそれぞれダミーゲート電極
４の両側面より内側に位置しており、通常、それらの間
の距離は約０．０３μｍ以下である。Next, a dummy gate electrode 4 made of amorphous silicon or the like is formed on the dummy gate insulating film 3. Further, impurities such as As and Sb are ion-implanted into the surface region of the substrate 1 using the dummy gate electrode 4 as a mask to form an impurity diffusion layer 5 serving as an extension. The depth of the impurity diffusion layer 5 is such that the gate length is 0.1
In the μm generation, it is preferably 0.04 μm or less.
Further, the inner ends of the pair of impurity diffusion layers 5 formed on both lower sides of the dummy gate electrode 4 are located inside both side surfaces of the dummy gate electrode 4, and the distance between them is usually about 0. 0.03 μm or less.
【００２８】その後、図１（ｂ）に示すように、ダミー
ゲート絶縁膜３をエッチングする。ダミーゲート絶縁膜
３のエッチングは、ダミーゲート絶縁膜３がＳｉＯ2で
構成される場合は希ＨＦ溶液等を用いて行うことができ
る。また、このエッチングは、ダミーゲート絶縁膜３の
露出部が除去されるように、及びダミーゲート電極４と
基板１との間に介在するダミーゲート絶縁膜３の端部が
除去されるように行う。すなわち、ダミーゲート電極４
の下部でサイドエッチを生じさせて、ダミーゲート電極
４の下部両側に溝部を形成する。Thereafter, as shown in FIG. 1B, the dummy gate insulating film 3 is etched. The etching of the dummy gate insulating film 3 can be performed using a dilute HF solution or the like when the dummy gate insulating film 3 is made of SiO 2 . This etching is performed so that the exposed portion of the dummy gate insulating film 3 is removed and the end of the dummy gate insulating film 3 interposed between the dummy gate electrode 4 and the substrate 1 is removed. . That is, the dummy gate electrode 4
Is formed on the lower side of the dummy gate electrode 4 to form trenches.
【００２９】次に、図１（ｃ）に示すように、絶縁体を
堆積させて、ダミーゲート電極４を被覆する絶縁膜６を
形成する。この絶縁膜６に用いる材料は、後でダミーゲ
ート絶縁膜３及びダミーゲート電極４を除去する際に生
ずるゲート電極部の寸法変化を最小とするために、通
常、ダミーゲート絶縁膜３に対してエッチング選択比の
高い材料が選ばれる。例えば、ダミーゲート絶縁膜３が
シリコン酸化膜である場合、絶縁膜６としてシリコン窒
化膜を用いることにより、上述した寸法変化を最小とす
ることができる。Next, as shown in FIG. 1C, an insulator is deposited, and an insulating film 6 covering the dummy gate electrode 4 is formed. The material used for the insulating film 6 is usually used for the dummy gate insulating film 3 in order to minimize the dimensional change of the gate electrode portion that occurs when the dummy gate insulating film 3 and the dummy gate electrode 4 are removed later. A material having a high etching selectivity is selected. For example, when the dummy gate insulating film 3 is a silicon oxide film, the dimensional change described above can be minimized by using a silicon nitride film as the insulating film 6.
【００３０】また、絶縁膜６には、後述するゲート絶縁
膜１１に比べて誘電率の低い材料を用いることが好まし
い。例えば、ゲート絶縁膜１１がＴａ2Ｏ5、ＴｉＯ2、
或いはチタン酸バリウムストロンチウム（ＢＳＴ）系材
料等からなる場合は、絶縁膜６にＳｉ3Ｎ4等を用いるこ
とが好ましい。また、ゲート絶縁膜１１が、Ｓｉ3Ｎ4、
Ｔａ2Ｏ5、ＴｉＯ2、或いはＢＳＴ系材料等からなる場
合には、絶縁膜６にＳｉＯ2等を用いることが好まし
い。It is preferable that a material having a lower dielectric constant than the gate insulating film 11 described later is used for the insulating film 6. For example, if the gate insulating film 11 is made of Ta 2 O 5 , TiO 2 ,
Alternatively, when a barium strontium titanate (BST) -based material or the like is used, it is preferable to use Si 3 N 4 or the like for the insulating film 6. Further, the gate insulating film 11 is made of Si 3 N 4 ,
When Ta 2 O 5 , TiO 2 , or BST-based material is used, it is preferable to use SiO 2 or the like for the insulating film 6.
【００３１】絶縁膜６の形成は、前工程でダミーゲート
電極４の下部両側に形成した溝部が完全に埋め込まれる
ように行う。したがって、絶縁膜６の形成には、ＬＰ−
ＣＶＤ法のような被覆性の良好な堆積方法を用いること
が好ましい。The formation of the insulating film 6 is performed so that the grooves formed on both sides below the dummy gate electrode 4 in the previous step are completely buried. Accordingly, LP-
It is preferable to use a deposition method with good coverage such as a CVD method.
【００３２】絶縁膜６を形成した後、図１（ｃ）に示す
ように、ダミーゲート電極４の側面に絶縁膜６を介して
例えばＳｉＯ2等からなるゲート側壁７を形成する。そ
の後、基板１の表面領域にＡｓなどの不純物をイオン注
入して、ソース／ドレイン領域８を形成する。After forming the insulating film 6, as shown in FIG. 1C, a gate side wall 7 made of, for example, SiO 2 is formed on the side surface of the dummy gate electrode 4 with the insulating film 6 interposed therebetween. Thereafter, impurities such as As are ion-implanted into the surface region of the substrate 1 to form the source / drain regions 8.
【００３３】次に、図１（ｄ）に示すようにＳｉＯ2の
ような絶縁体を堆積して絶縁膜９を形成する。さらに、
図２（ｅ）に示すようにＣＭＰ法を用いて表面の平坦化
を行うことにより、ダミーゲート電極４の上面を露出さ
せる。Next, as shown in FIG. 1D, an insulator such as SiO 2 is deposited to form an insulating film 9. further,
As shown in FIG. 2E, the upper surface of the dummy gate electrode 4 is exposed by flattening the surface using the CMP method.
【００３４】その後、ＣＤＥ法を用いてダミーゲート電
極４を除去することにより、溝部１０を形成する。な
お、この段階で、閾値電圧を調整するために、ＢやＩｎ
のような不純物をイオン注入してもよい。さらに、ダミ
ーゲート酸化膜３の溝部１０の底部に露出した部分を例
えば希ＨＦ溶液を用いてエッチングして、図２（ｆ）に
示す構造を得る。Thereafter, the trench 10 is formed by removing the dummy gate electrode 4 using the CDE method. Note that, at this stage, B or In is used to adjust the threshold voltage.
May be ion-implanted. Further, the portion of the dummy gate oxide film 3 exposed at the bottom of the groove 10 is etched using, for example, a dilute HF solution to obtain the structure shown in FIG.
【００３５】次に、図２（ｇ）に示すように、溝部１０
の側壁及び底面を被覆するようにＴａ2Ｏ5のような高誘
電率の絶縁体をＬＰ−ＣＶＤ法等を用いて堆積させ、例
えば厚さ１０ｎｍ程度のゲート絶縁膜１１を形成する。
さらに、ゲート絶縁膜１１を構成する絶縁体との反応を
生じにくい金属からなる金属膜１２及び金属膜１２より
も低抵抗率の金属からなる金属膜１３を順次形成する。
例えば、ゲート絶縁膜１１をＴａ2Ｏ5で構成する場合に
は、金属層１２にはＴｉＮ、ＴａＮ、及びＺｒＮ等を用
いることができ、金属層１３にはＷ、Ａｌ、及びＣｕ等
を用いることができる。Next, as shown in FIG.
A high dielectric constant insulator such as Ta 2 O 5 is deposited by LP-CVD or the like so as to cover the side wall and bottom surface of the gate insulating film 11 to form a gate insulating film 11 having a thickness of, for example, about 10 nm.
Further, a metal film 12 made of a metal that hardly reacts with the insulator constituting the gate insulating film 11 and a metal film 13 made of a metal having a lower resistivity than the metal film 12 are sequentially formed.
For example, when the gate insulating film 11 is made of Ta 2 O 5 , TiN, TaN, ZrN, or the like can be used for the metal layer 12, and W, Al, Cu, or the like can be used for the metal layer 13. be able to.
【００３６】ゲート絶縁膜１１と基板１とが反応してゲ
ート耐圧の劣化などを生ずる場合には、ゲート絶縁膜１
１の界面に非常に薄いシリコン酸化膜やシリコン窒化膜
等を設けることが好ましい。そのような薄膜を設けるこ
とにより、ゲート絶縁膜１１と基板１との間の反応を防
止することができる。When the gate insulating film 11 and the substrate 1 react with each other to cause deterioration of the gate breakdown voltage, etc., the gate insulating film 1
It is preferable to provide an extremely thin silicon oxide film, silicon nitride film, or the like at the interface of the first. By providing such a thin film, a reaction between the gate insulating film 11 and the substrate 1 can be prevented.
【００３７】次に、図２（ｈ）に示すように、ＣＭＰ法
を用いて、ゲート絶縁膜１１、金属膜１２、及び金属膜
１３の溝部１０の外部に位置する部分を除去して、ゲー
ト電極１４を形成する。その後、通常の方法でトランジ
スタ上に絶縁膜を形成し、コンタクト及び配線を形成す
ることにより、ｎ型ＭＩＳＦＥＴが得られる。Next, as shown in FIG. 2 (h), portions of the gate insulating film 11, the metal film 12, and the metal film 13 located outside the groove 10 are removed by using the CMP method to remove the gate. An electrode 14 is formed. Thereafter, an insulating film is formed on the transistor by a normal method, and a contact and a wiring are formed, whereby an n-type MISFET is obtained.
【００３８】図３（ａ）は、上述した方法により製造し
たＭＩＳＦＥＴの一部を拡大して示す断面図である。ま
た、図３（ｂ）は、図７及び図８に関して説明した従来
技術に係る方法により製造したＭＩＳＦＥＴの一部を拡
大して示す断面図である。FIG. 3A is an enlarged sectional view showing a part of the MISFET manufactured by the above-described method. FIG. 3B is an enlarged cross-sectional view showing a part of the MISFET manufactured by the method according to the related art described with reference to FIGS.
【００３９】図３（ｂ）に示すように、従来のＭＩＳＦ
ＥＴでは、ゲート電極１１４と基板１０１との間の距離
は一定であり、ゲート電極１１４とエクステンション１
０５との間に極めて大きな寄生容量が生じる。As shown in FIG. 3B, the conventional MISF
In ET, the distance between the gate electrode 114 and the substrate 101 is constant, and the gate electrode 114 and the extension 1
05, an extremely large parasitic capacitance occurs.
【００４０】それに対し、図３（ａ）に示すように、本
実施形態に係るＭＩＳＦＥＴによると、ゲート電極１４
の端部における基板１とゲート電極１４との間の距離ｄ
2は、ゲート電極１４の中央部における基板１とゲート
電極１４との間の距離ｄ1に比べてより長い。そのた
め、図３（ａ）に示すＭＩＳＦＥＴでは、図３（ｂ）に
示すＭＩＳＦＥＴに比べて寄生容量が小さく、したがっ
て実効的なチャネル容量の低下が抑制されている。On the other hand, as shown in FIG. 3A, according to the MISFET of this embodiment, the gate electrode 14
Distance d between substrate 1 and gate electrode 14 at the end of
2 is longer than the distance d 1 between the substrate 1 and the gate electrode 14 at the center of the gate electrode 14. Therefore, the parasitic capacitance of the MISFET shown in FIG. 3A is smaller than that of the MISFET shown in FIG. 3B, and therefore, a decrease in the effective channel capacitance is suppressed.
【００４１】ゲート電極１４とエクステンション５との
間の寄生容量は、距離ｄ2が長いほど良好に抑制するこ
とができる。また、ゲート電極１４とエクステンション
５との間の寄生容量は、基板２とゲート電極１４との間
の距離がより短い領域（距離ｄ1の領域）とより長い領
域（距離ｄ2の領域）との境界の位置−すなわち、ゲー
ト電極１４の側面から境界部までの距離ｄ3−とも相関
している。すなわち、距離ｄ3が長いほど寄生容量を良
好に抑制することができる。例えば、距離ｄ3が、エク
ステンション５のゲート溝とオーバーラップした長さｙ
の１／２以上である場合には、極めて良好に寄生容量を
抑制することができる。The parasitic capacitance between the gate electrode 14 and the extension 5 can be suppressed better as the distance d 2 is longer. Further, parasitic capacitance between the gate electrode 14 and the extension 5 is provided with a longer region distance and a shorter region (region of the distance d 1) between the substrate 2 and the gate electrode 14 (the region of the distance d 2) , Ie, the distance d 3 from the side surface of the gate electrode 14 to the boundary. That is, the longer the distance d 3 , the better the parasitic capacitance can be suppressed. For example, the length y where the distance d 3 overlaps the gate groove of the extension 5
When the value is 1/2 or more, the parasitic capacitance can be suppressed very well.
【００４２】しかしながら、距離ｄ2及び距離ｄ3を過剰
に長くした場合、ゲート電極１４の断面積が減少するた
め、その抵抗値が増大する。したがって、ゲート電極１
４の抵抗値が十分に低いレベルに維持され且つ寄生容量
が良好に抑制されるように、距離ｄ2及び距離ｄ3を設定
することが好ましい。However, if the distances d 2 and d 3 are excessively long, the cross-sectional area of the gate electrode 14 decreases, and the resistance value increases. Therefore, the gate electrode 1
Resistance of 4 is maintained at a sufficiently low level and so the parasitic capacitance is sufficiently suppressed, it is preferable to set the distance d 2 and a distance d 3.
【００４３】また、上述した境界部は、図３（ａ）に示
すようにエクステンション５の内側端部よりも外側に位
置することが好ましい。この場合、良好な性能のＭＩＳ
ＦＥＴを得ることができる。Further, it is preferable that the above-mentioned boundary is located outside the inner end of the extension 5 as shown in FIG. In this case, the MIS with good performance
FET can be obtained.
【００４４】距離ｄ2及び距離ｄ3は、絶縁膜６の基板１
とゲート絶縁膜１４との間に介在する部分の高さＨと長
さＬとで制御することができる。すなわち、理想的に
は、高さＨに応じて距離ｄ2が変化し、長さＬに応じて
距離ｄ3が変化する。The distance d 2 and the distance d 3 are different from those of the substrate 1 of the insulating film 6.
Can be controlled by the height H and the length L of the portion interposed between the gate insulating film 14 and the gate insulating film 14. That is, ideally, the distance d 2 changes according to the height H, and the distance d 3 changes according to the length L.
【００４５】上述した要求を満足する距離ｄ2を実現す
るには、例えば、高さＨを距離ｄ1の１／２〜１／３倍
以上とし且つ２倍以下とすればよい。なお、一般に、高
さＨは３０オングストローム以上であり、通常は５０〜
６０オングストローム程度であるが、８０〜１００オン
グストローム程度であってもよい。また、上述した要求
を満足する距離ｄ3を実現するには、例えば、長さＬを
１００〜２００オングストローム程度とすればよい。In order to realize the distance d 2 that satisfies the above-mentioned requirement, for example, the height H may be set to ２〜 to 倍 times or more and twice or less of the distance d 1 . In general, the height H is 30 Å or more, and usually 50 to
Although it is about 60 angstroms, it may be about 80 to 100 angstroms. Further, in order to realize the distance d 3 that satisfies the above requirements, for example, the length L may be about 100 to 200 angstroms.
【００４６】以上、距離ｄ2を距離ｄ1に比べて短くする
ことにより寄生容量が低減されることを説明したが、図
３（ａ）に示すＭＩＳＦＥＴによると、他の原理で寄生
容量が低減され得る。As described above, the parasitic capacitance is reduced by making the distance d 2 shorter than the distance d 1. According to the MISFET shown in FIG. 3A, the parasitic capacitance is reduced by another principle. Can be done.
【００４７】図３（ａ）に示すＭＩＳＦＥＴにおいて
は、ゲート電極１４の端部からエクステンション５に至
る電気力線の一部は絶縁膜６を経由する。絶縁膜６がゲ
ート絶縁膜１４に比べて誘電率の小さな絶縁体からなる
場合、絶縁膜６を経由する電気力線に関しては、ゲート
電極１４の端部とエクステンション５との間の距離が長
くなったのと同様の効果が得られる。すなわち、絶縁膜
６の材料として、ゲート絶縁膜１１に比べて誘電率の小
さな絶縁体を用いることにより、寄生容量を低減するこ
とができる。In the MISFET shown in FIG. 3A, part of the lines of electric force from the end of the gate electrode 14 to the extension 5 passes through the insulating film 6. When the insulating film 6 is made of an insulator having a smaller dielectric constant than the gate insulating film 14, the distance between the end of the gate electrode 14 and the extension 5 becomes longer with respect to the lines of electric force passing through the insulating film 6. The same effect as described above can be obtained. That is, by using an insulator having a smaller dielectric constant than the gate insulating film 11 as a material of the insulating film 6, the parasitic capacitance can be reduced.
【００４８】以上説明した図３（ａ）では、簡略化のた
めに、ゲート電極１４の端部を矩形状に描いている。し
かしながら、現実的には、ゲート電極１４の端部の形状
は、ゲート絶縁膜１１の形成に用いる成膜方法及び成膜
条件等に応じて異なる。これについては、図４を参照し
ながら説明する。In FIG. 3A described above, the end of the gate electrode 14 is drawn in a rectangular shape for simplification. However, in reality, the shape of the end portion of the gate electrode 14 differs depending on the film forming method used for forming the gate insulating film 11, the film forming conditions, and the like. This will be described with reference to FIG.
【００４９】図４（ａ）〜（ｅ）は、それぞれ、本発明
の第１の実施形態に係る半導体装置の製造方法により形
成したＭＩＳＦＥＴの一部を示す断面図である。図４
（ａ）は、ＣＶＤ法を用いて理想的な条件下でゲート絶
縁膜１１を形成した場合に得られた断面形状を示してい
る。図４（ａ）に示すように、理想的な条件下であって
も、ゲート電極１４の端部は僅かに丸みを帯びている。FIGS. 4A to 4E are cross-sectional views each showing a part of the MISFET formed by the method for manufacturing a semiconductor device according to the first embodiment of the present invention. FIG.
(A) shows a cross-sectional shape obtained when the gate insulating film 11 is formed under ideal conditions using a CVD method. As shown in FIG. 4A, the end of the gate electrode 14 is slightly rounded even under ideal conditions.
【００５０】図４（ｂ）は、ＣＶＤ法を用いて供給律速
条件下でゲート絶縁膜１１を形成した場合に得られた断
面形状を示している。また、図４（ｃ）は、ＣＶＤ法を
用い、基板１表面での成長レートが側壁上での成長レー
トよりも大きい条件下でゲート絶縁膜１１を形成した場
合に得られた断面形状を示している。図４（ａ）〜
（ｃ）の比較から分かるように、同じＣＶＤ法を用いた
場合であっても、成膜条件に応じて得られるゲート電極
１４の断面形状は異なっている。FIG. 4B shows a cross-sectional shape obtained when the gate insulating film 11 is formed under the supply-limiting condition by using the CVD method. FIG. 4C shows a cross-sectional shape obtained when the gate insulating film 11 is formed under the condition that the growth rate on the surface of the substrate 1 is higher than the growth rate on the side wall by using the CVD method. ing. FIG.
As can be seen from the comparison of (c), even when the same CVD method is used, the cross-sectional shape of the gate electrode 14 obtained according to the film forming conditions is different.
【００５１】図４（ｄ）は、従来の一般的なスパッタ法
を用いてゲート絶縁膜１１を形成した場合に得られた断
面形状を示している。また、図４（ｅ）は、ｌｏｎｅ
ｔｈｒｏｕｇｈ（ＬＴ）スパッタ法を用いてゲート絶縁
膜１１を形成した場合に得られた断面形状を示してい
る。図４（ｄ）及び（ｅ）の比較から分かるように、Ｃ
ＶＤ法でなくとも、ＬＴスパッタ法を用いれば比較的良
好な断面形状を得ることができる。FIG. 4D shows a cross-sectional shape obtained when the gate insulating film 11 is formed using a conventional general sputtering method. Further, FIG.
The cross-sectional shape obtained when the gate insulating film 11 is formed by using a through (LT) sputtering method is shown. As can be seen from the comparison between FIGS. 4D and 4E, C
Even if not the VD method, a relatively good cross-sectional shape can be obtained by using the LT sputtering method.
【００５２】次に、本発明の第２の実施形態について、
図５を参照しながら説明する。図５（ａ）〜（ｃ）は、
それぞれ、本発明の第２の実施形態に係る半導体装置の
製造方法を概略的に示す断面図である。なお、以下、ｎ
型ＭＩＳＦＥＴについて説明するが、導電型を逆にすれ
ば、後述するのと同様の方法によりｐ型ＭＩＳＦＥＴを
製造することができる。Next, a second embodiment of the present invention will be described.
This will be described with reference to FIG. FIGS. 5 (a) to 5 (c)
6A to 6C are cross-sectional views schematically showing a method for manufacturing a semiconductor device according to a second embodiment of the present invention. In the following, n
A p-type MISFET can be manufactured by a method similar to that described later, if the conductivity type is reversed.
【００５３】ｎ型ＭＩＳＦＥＴを有する半導体装置を製
造するに当たり、まず、第１の実施形態において図１
（ａ）に関して説明したのと同様の工程を実施する。次
に、図５（ａ）に示すように、ダミーゲート電極４の露
出面を酸化して酸化膜１５を形成する。このとき、ダミ
ーゲート電極４の角部は酸化されて丸みを帯びる。In manufacturing a semiconductor device having an n-type MISFET, first, in the first embodiment, FIG.
Perform the same steps as described for (a). Next, as shown in FIG. 5A, the exposed surface of the dummy gate electrode 4 is oxidized to form an oxide film 15. At this time, the corners of the dummy gate electrode 4 are oxidized and rounded.
【００５４】その後、図５（ｂ）に示すように、ダミー
ゲート酸化膜３及び酸化膜１５をエッチングする。ダミ
ーゲート酸化膜３及び酸化膜１５のエッチングは、これ
らがＳｉＯ2で構成される場合は希ＨＦ溶液等を用いて
行うことができる。また、このエッチングは、酸化膜１
５並びにダミーゲート絶縁膜３の露出部が除去されるよ
うに、及びダミーゲート電極４と基板１との間に介在す
るダミーゲート絶縁膜３の端部が除去されるように行
う。すなわち、ダミーゲート電極４の下部でサイドエッ
チを生じさせて、ダミーゲート電極４の下部両側に楔型
断面を有する溝部を形成する。Thereafter, as shown in FIG. 5B, the dummy gate oxide film 3 and the oxide film 15 are etched. The etching of the dummy gate oxide film 3 and the oxide film 15 can be performed using a dilute HF solution or the like when these are made of SiO 2 . This etching is performed on the oxide film 1.
5 and the exposed portion of the dummy gate insulating film 3 are removed, and the end of the dummy gate insulating film 3 interposed between the dummy gate electrode 4 and the substrate 1 is removed. That is, a side etch is generated below the dummy gate electrode 4 to form a groove having a wedge-shaped cross section on both sides below the dummy gate electrode 4.
【００５５】次に、図５（ｃ）に示すように、絶縁体を
堆積させて、ダミーゲート電極４を被覆する絶縁膜６を
形成する。絶縁膜６の形成は、上記楔型断面を有する溝
部が完全に埋め込まれるように行う。したがって、絶縁
膜６の形成には、ＬＰ−ＣＶＤ法のような被覆性の良好
な堆積方法を用いることが好ましい。Next, as shown in FIG. 5C, an insulator is deposited, and an insulating film 6 covering the dummy gate electrode 4 is formed. The insulating film 6 is formed so that the groove having the wedge-shaped cross section is completely buried. Therefore, it is preferable to use a deposition method with good coverage such as the LP-CVD method for forming the insulating film 6.
【００５６】絶縁膜６を形成した後、図５（ｃ）に示す
ように、ダミーゲート電極４の側面に絶縁膜６を介して
例えばＳｉＯ2等からなるゲート側壁７を形成する。そ
の後、基板１の表面領域にＡｓなどの不純物をイオン注
入して、ソース／ドレイン領域８を形成する。After forming the insulating film 6, as shown in FIG. 5C, a gate sidewall 7 made of, for example, SiO 2 is formed on the side surface of the dummy gate electrode 4 with the insulating film 6 interposed therebetween. Thereafter, impurities such as As are ion-implanted into the surface region of the substrate 1 to form the source / drain regions 8.
【００５７】その後、第１の実施形態において図１
（ｄ）及び図２（ｅ）〜（ｈ）を参照しながら説明した
のと同様の工程を実施する。さらに、通常の方法でトラ
ンジスタ上に絶縁膜を形成し、コンタクト及び配線を形
成することにより、ｎ型ＭＩＳＦＥＴが得られる。Thereafter, in the first embodiment, FIG.
Steps similar to those described with reference to FIG. 2D and FIGS. 2E to 2H are performed. Furthermore, an n-type MISFET can be obtained by forming an insulating film on a transistor by a usual method and forming a contact and a wiring.
【００５８】図６は、上述した方法により製造したＭＩ
ＳＦＥＴの一部を拡大して示す断面図である。図６に示
すように、本実施形態に係るＭＩＳＦＥＴでは、第１の
実施形態とは異なり、ゲート電極１４の角部はなだらか
である。このように、ゲート電極１４の角部をなだらか
に形成した場合、電界集中を避けることができるため、
ゲート耐圧を高めることができる。FIG. 6 shows the MI manufactured by the method described above.
It is sectional drawing which expands and shows a part of SFET. As shown in FIG. 6, in the MISFET according to the present embodiment, the corners of the gate electrode 14 are gentle unlike the first embodiment. As described above, when the corners of the gate electrode 14 are formed gently, electric field concentration can be avoided.
The gate breakdown voltage can be increased.
【００５９】[0059]
【発明の効果】以上説明したように、本発明によると、
例えば、半導体基板の一方の主面とゲート電極の底面と
の間の距離が、ゲート電極の中央部に比べてゲート電極
の両端部においてより長くなるようにゲート電極が形成
される。この場合、ゲート電極とエクステンションであ
る不純物拡散層との間の距離が長くなるため、ゲート電
極と不純物拡散層との寄生容量を低減することができ
る。As described above, according to the present invention,
For example, the gate electrode is formed such that the distance between one main surface of the semiconductor substrate and the bottom surface of the gate electrode is longer at both ends of the gate electrode than at the center of the gate electrode. In this case, since the distance between the gate electrode and the impurity diffusion layer which is an extension becomes longer, the parasitic capacitance between the gate electrode and the impurity diffusion layer can be reduced.
【００６０】また、本発明によると、ゲート電極の両端
部で半導体基板とゲート絶縁膜との間に、ゲート絶縁膜
に比べてより小さな誘電率を有する容量制御用絶縁膜が
配置される。このような位置に容量制御用絶縁膜を設け
た場合、ゲート電極の端部から不純物拡散層に至る電気
力線の一部は容量制御用絶縁膜を経由する。そのため、
容量制御用絶縁膜を設けることにより、ゲート電極と不
純物拡散層との距離を長くしたのと同様の効果を得るこ
とができる。According to the present invention, the capacitance control insulating film having a smaller dielectric constant than the gate insulating film is disposed between the semiconductor substrate and the gate insulating film at both ends of the gate electrode. When the capacitance control insulating film is provided at such a position, a part of the electric flux lines from the end of the gate electrode to the impurity diffusion layer passes through the capacitance control insulating film. for that reason,
By providing the capacitance control insulating film, the same effect as that obtained by increasing the distance between the gate electrode and the impurity diffusion layer can be obtained.
【００６１】すなわち、本発明によると、寄生容量の小
さなＭＩＳＦＥＴを有する半導体装置及びその製造方法
が提供される。That is, according to the present invention, a semiconductor device having a MISFET having a small parasitic capacitance and a method of manufacturing the same are provided.
【図１】（ａ）〜（ｄ）は、それぞれ、本発明の第１の
実施形態に係る半導体装置の製造方法を概略的に示す断
面図。FIGS. 1A to 1D are cross-sectional views schematically illustrating a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
【図２】（ｅ）〜（ｈ）は、それぞれ、本発明の第１の
実施形態に係る半導体装置の製造方法を概略的に示す断
面図。FIGS. 2E to 2H are cross-sectional views schematically showing a method for manufacturing a semiconductor device according to the first embodiment of the present invention.
【図３】（ａ）は本発明の第１の実施形態に係る半導体
装置の一部を拡大して示す断面図、（ｂ）は従来の半導
体装置の一部を拡大して示す断面図。FIG. 3A is an enlarged cross-sectional view of a part of a semiconductor device according to a first embodiment of the present invention, and FIG. 3B is an enlarged cross-sectional view of a part of a conventional semiconductor device.
【図４】（ａ）〜（ｅ）は、それぞれ、本発明の第１の
実施形態に係る半導体装置の製造方法により形成したＭ
ＩＳＦＥＴの一部を示す断面図。FIGS. 4A to 4E respectively show M formed by the method for manufacturing a semiconductor device according to the first embodiment of the present invention;
FIG. 4 is a cross-sectional view illustrating a part of an ISFET.
【図５】（ａ）〜（ｃ）は、それぞれ、本発明の第２の
実施形態に係る半導体装置の製造方法を概略的に示す断
面図。FIGS. 5A to 5C are cross-sectional views schematically illustrating a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
【図６】本発明の第２の実施形態に係る半導体装置の一
部を拡大して示す断面図。FIG. 6 is an enlarged sectional view showing a part of a semiconductor device according to a second embodiment of the present invention;
【図７】（ａ）〜（ｄ）は、それぞれ、従来技術に係る
ＭＩＳＦＥＴの製造方法を概略的に示す断面図。FIGS. 7A to 7D are cross-sectional views schematically illustrating a method for manufacturing a MISFET according to the related art.
【図８】（ｅ）〜（ｇ）は、それぞれ、従来技術に係る
ＭＩＳＦＥＴの製造方法を概略的に示す断面図。FIGS. 8E to 8G are cross-sectional views schematically illustrating a method for manufacturing a MISFET according to the related art.
１，１０１…基板 ２，１０２…素子分離領域 ３，１０３…ダミーゲート絶縁膜 ４，１０４…ダミーゲート電極 ５，１０５…不純物拡散層 ６，９，１０６，１０９…絶縁膜 ７，１０７…ゲート側壁 ８，１０８…ソース／ドレイン領域 １０，１１０…溝部 １１…ゲート絶縁膜 １２，１３，１１２，１１３…金属層 １４，１１４…ゲート電極 １５…酸化膜 DESCRIPTION OF SYMBOLS 1, 101 ... Substrate 2, 102 ... Element isolation region 3, 103 ... Dummy gate insulating film 4, 104 ... Dummy gate electrode 5, 105 ... Impurity diffusion layer 6, 9, 106, 109 ... Insulating film 7, 107 ... Gate sidewall 8, 108 source / drain region 10, 110 groove 11 gate insulating film 12, 13, 112, 113 metal layer 14, 114 gate electrode 15 oxide film
Claims (4)
主面上に設けられ底面が前記半導体基板の一方の主面で
構成された溝部を有する層間絶縁膜と、前記溝部内に設
けられたゲート電極と、前記ゲート電極の底面及び側面
上に設けられたゲート絶縁膜とを具備し、前記半導体基
板の一方の主面の表面領域は前記ゲート電極の両側に不
純物拡散層を有する半導体装置であって、 前記半導体基板の一方の主面と前記ゲート電極の底面と
の間の距離は、前記ゲート電極の中央部に比べて前記ゲ
ート電極の両端部においてより長いことを特徴とする半
導体装置。A semiconductor substrate; an interlayer insulating film having a groove provided on one main surface of the semiconductor substrate and having a bottom surface formed by the one main surface of the semiconductor substrate; and an interlayer insulating film provided in the groove. A semiconductor device comprising: a gate electrode; and a gate insulating film provided on a bottom surface and side surfaces of the gate electrode, and a surface region of one main surface of the semiconductor substrate has an impurity diffusion layer on both sides of the gate electrode. A semiconductor device, wherein a distance between one main surface of the semiconductor substrate and a bottom surface of the gate electrode is longer at both ends of the gate electrode than at a center of the gate electrode.
主面上に設けられ底面が前記半導体基板の一方の主面で
構成された溝部を有する層間絶縁膜と、前記溝部内に設
けられたゲート電極と、前記ゲート電極の底面及び側面
上に設けられたゲート絶縁膜と、前記ゲート絶縁膜と前
記溝部の側壁との間並びに前記層間絶縁膜と前記半導体
基板の一方の主面との間に設けられた容量制御用絶縁膜
とを具備し、前記半導体基板の一方の主面の表面領域は
前記ゲート電極の両側に不純物拡散層を有する半導体装
置であって、 前記容量制御用絶縁膜の誘電率はゲート絶縁膜の誘電率
に比べてより小さく、 前記ゲート電極の両端部で前記容量制御用絶縁膜の一部
は前記半導体基板とゲート絶縁膜との間に介在し、前記
ゲート電極の中央部で前記半導体基板と前記ゲート絶縁
膜とは直接接触したことを特徴とする半導体装置。2. A semiconductor substrate, an interlayer insulating film having a groove provided on one main surface of the semiconductor substrate and having a bottom surface formed by one main surface of the semiconductor substrate, and provided in the groove. A gate electrode, a gate insulating film provided on the bottom surface and side surfaces of the gate electrode, between the gate insulating film and a side wall of the groove, and between the interlayer insulating film and one main surface of the semiconductor substrate. A semiconductor device having an impurity diffusion layer on both sides of the gate electrode, wherein a surface region of one main surface of the semiconductor substrate is provided. The dielectric constant is smaller than the dielectric constant of the gate insulating film, and at both ends of the gate electrode, part of the capacitance controlling insulating film is interposed between the semiconductor substrate and the gate insulating film, The semiconductor substrate in the center Wherein a in contact directly with the gate insulating film.
ト電極の底面との間の距離は、前記ゲート電極の中央部
に比べて前記ゲート電極の両端部においてより長いこと
を特徴とする請求項２に記載の半導体装置。3. The semiconductor device according to claim 2, wherein a distance between one main surface of the semiconductor substrate and a bottom surface of the gate electrode is longer at both ends of the gate electrode than at a center of the gate electrode. Item 3. The semiconductor device according to item 2.
ト絶縁膜を形成する工程と、 前記ダミーゲート絶縁膜上にダミーゲート電極を形成す
る工程と、 前記ダミーゲート電極をマスクとして用いて前記半導体
基板の表面領域に不純物拡散層を形成する工程と、 前記ダミーゲート絶縁膜の露出部並びに前記ダミーゲー
ト絶縁膜の前記半導体基板と前記ダミーゲート電極との
間に位置する部分の端部を除去して前記ダミーゲート電
極の下部両側に第１の溝部を形成する工程と、 前記ダミーゲート電極を被覆するように及び少なくとも
前記第１の溝部が埋め込まれるように第１の絶縁膜を形
成する工程と、 前記第１の絶縁膜上に層間絶縁膜となる第２の絶縁膜を
形成する工程と、 前記第１及び第２の絶縁膜を研磨して前記半導体基板の
一方の主面を平坦化するのとともに前記ダミーゲート電
極の上面を露出させる工程と、 前記第１の絶縁膜を除去することなく前記ダミーゲート
電極及び前記ダミーゲート絶縁膜を除去して前記半導体
基板の一方の主面に溝部を形成する工程と、 前記半導体基板の一方の主面上に絶縁体を堆積させて前
記溝部の側壁及び底面を被覆するゲート絶縁膜を形成す
る工程と、 前記半導体基板の一方の主面上に金属を堆積させてゲー
ト絶縁膜が形成された溝部を前記金属で埋め込む工程
と、 前記溝部の外側に堆積した前記絶縁体及び前記金属を除
去する工程とを具備することを特徴とする半導体装置の
製造方法。A step of forming a dummy gate insulating film on one main surface of the semiconductor substrate; a step of forming a dummy gate electrode on the dummy gate insulating film; and using the dummy gate electrode as a mask. Forming an impurity diffusion layer in a surface region of the semiconductor substrate; removing an exposed portion of the dummy gate insulating film and an end of a portion of the dummy gate insulating film located between the semiconductor substrate and the dummy gate electrode Forming first trenches on both lower sides of the dummy gate electrode, and forming a first insulating film so as to cover the dummy gate electrode and at least fill the first trench. Forming a second insulating film to be an interlayer insulating film on the first insulating film; polishing the first and second insulating films to one main surface of the semiconductor substrate; Exposing an upper surface of the dummy gate electrode while removing the dummy gate electrode and the dummy gate insulating film without removing the first insulating film. Forming a groove in a surface; forming an insulating material on one main surface of the semiconductor substrate to form a gate insulating film covering sidewalls and a bottom surface of the groove; A step of depositing a metal on a surface to bury a groove in which a gate insulating film is formed with the metal; and a step of removing the insulator and the metal deposited outside the groove. A method for manufacturing a semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26835699A JP2001093860A (en) | 1999-09-22 | 1999-09-22 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26835699A JP2001093860A (en) | 1999-09-22 | 1999-09-22 | Semiconductor device and manufacturing method thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001093860A true JP2001093860A (en) | 2001-04-06 |
Family
ID=17457395
Family Applications (1)
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| JP26835699A Abandoned JP2001093860A (en) | 1999-09-22 | 1999-09-22 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001093860A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003046079A (en) * | 2001-07-27 | 2003-02-14 | Hitachi Ltd | Semiconductor device and production method therefor |
-
1999
- 1999-09-22 JP JP26835699A patent/JP2001093860A/en not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003046079A (en) * | 2001-07-27 | 2003-02-14 | Hitachi Ltd | Semiconductor device and production method therefor |
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