JPH1174480A - 半導体メモリ及びその製造方法 - Google Patents
半導体メモリ及びその製造方法Info
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- JPH1174480A JPH1174480A JP9249344A JP24934497A JPH1174480A JP H1174480 A JPH1174480 A JP H1174480A JP 9249344 A JP9249344 A JP 9249344A JP 24934497 A JP24934497 A JP 24934497A JP H1174480 A JPH1174480 A JP H1174480A
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- JP
- Japan
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- oxide film
- bit line
- groove
- etching
- semiconductor memory
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 熱処理工程の際にビット線が移動する心配の
無い半導体メモリ及びその製造方法を提供する。 【解決手段】 半導体基板1の表面に形成されたメモリ
セルにデータを入出力させるためのビット線10を備え
た半導体メモリにおいて,ビット線10の配線方向に沿
って伸びる溝19が酸化膜18に形成され,この溝19
に係合させてビット線10が配置されている。溝19に
係合してビット線10が配置されているので,酸化膜1
8に対してビット線10はしっかりと固定された状態と
なる。このため,ビット線10の側面に応力が加わって
も,移動しない。
無い半導体メモリ及びその製造方法を提供する。 【解決手段】 半導体基板1の表面に形成されたメモリ
セルにデータを入出力させるためのビット線10を備え
た半導体メモリにおいて,ビット線10の配線方向に沿
って伸びる溝19が酸化膜18に形成され,この溝19
に係合させてビット線10が配置されている。溝19に
係合してビット線10が配置されているので,酸化膜1
8に対してビット線10はしっかりと固定された状態と
なる。このため,ビット線10の側面に応力が加わって
も,移動しない。
Description
【0001】
【発明の属する技術分野】この発明は,例えばダイナミ
ックランダムアクセスメモリ(DRAM)のごとき半導
体メモリとその製造方法に関する。
ックランダムアクセスメモリ(DRAM)のごとき半導
体メモリとその製造方法に関する。
【0002】
【従来の技術】今日,様々な電子機器で半導体メモリが
使用されている。半導体メモリの一つであるDRAM
は,メモリセルを構成しているキャパシタ部の充放電に
よってデータの書き込みと読み出しを行っている。デー
タの書き込みは,ワード線の電位を上げてトランジスタ
をオンにし,選択したビット線からデータに対応した電
荷をキャパシタ部に充電することによって行われる。ま
た,読み出しは,トランジスタをオンにしたときにキャ
パシタ部に蓄えられた電荷によってビット線に現れる電
位を検出することによって行われる。かかるDRAM
は,構造が比較的簡単で高集積化・大容量化がし易いた
め,コンピュータやOA機器などの主記憶装置として大
量に使用されている。
使用されている。半導体メモリの一つであるDRAM
は,メモリセルを構成しているキャパシタ部の充放電に
よってデータの書き込みと読み出しを行っている。デー
タの書き込みは,ワード線の電位を上げてトランジスタ
をオンにし,選択したビット線からデータに対応した電
荷をキャパシタ部に充電することによって行われる。ま
た,読み出しは,トランジスタをオンにしたときにキャ
パシタ部に蓄えられた電荷によってビット線に現れる電
位を検出することによって行われる。かかるDRAM
は,構造が比較的簡単で高集積化・大容量化がし易いた
め,コンピュータやOA機器などの主記憶装置として大
量に使用されている。
【0003】ここで,従来のスタックト(積層)型のメ
モリセルの構成を,その製造方法に従って図7,8を用
いて説明する。なお,図7,8において左側に示した図
(a)はメモリセルの構成をワード線104の配線方向
に直交する断面で示しており,右側に示した図(b)は
メモリセルの構成をビット線110の配線方向に直交す
る断面で示している。
モリセルの構成を,その製造方法に従って図7,8を用
いて説明する。なお,図7,8において左側に示した図
(a)はメモリセルの構成をワード線104の配線方向
に直交する断面で示しており,右側に示した図(b)は
メモリセルの構成をビット線110の配線方向に直交す
る断面で示している。
【0004】先ず,図7(1)に示すように,半導体基
板(シリコン基板)101の表面にフィールド酸化膜1
02を形成する。その後,図7(2)に示すように,ゲ
ート酸化膜103を形成する。そして,フィールド酸化
膜102の上にポリシリコンを積層してホトリソ/エッ
チングによりパターニングすることにより,ワード線1
04を形成する。更に,ワード線104を覆うようにC
VD酸化膜105を設け,次いでLP−CVD法により
厚い酸化膜を堆積し,RIE法によりエッチングすると
サイドウォール106が形成される。その後,イオン注
入法で拡散層107を形成する。
板(シリコン基板)101の表面にフィールド酸化膜1
02を形成する。その後,図7(2)に示すように,ゲ
ート酸化膜103を形成する。そして,フィールド酸化
膜102の上にポリシリコンを積層してホトリソ/エッ
チングによりパターニングすることにより,ワード線1
04を形成する。更に,ワード線104を覆うようにC
VD酸化膜105を設け,次いでLP−CVD法により
厚い酸化膜を堆積し,RIE法によりエッチングすると
サイドウォール106が形成される。その後,イオン注
入法で拡散層107を形成する。
【0005】次に,図7(3)に示すように,第1の絶
縁膜としてリンやボロンを含んだ酸化膜108を常圧C
VD法によって堆積し,熱処理によりフローを行った
後,ホトリソ/エッチングによりビットコンタクト10
9を開口する。次いでポリシリコンを堆積してホトリソ
/エッチングすることにより,図7(4)に示すよう
に,ビット線110を形成する。その後,図7(5)に
示すように,第2の絶縁膜として,常圧CVD法によ
り,リンやボロンを含んだ酸化膜111を堆積し,熱処
理によりフローを行う。
縁膜としてリンやボロンを含んだ酸化膜108を常圧C
VD法によって堆積し,熱処理によりフローを行った
後,ホトリソ/エッチングによりビットコンタクト10
9を開口する。次いでポリシリコンを堆積してホトリソ
/エッチングすることにより,図7(4)に示すよう
に,ビット線110を形成する。その後,図7(5)に
示すように,第2の絶縁膜として,常圧CVD法によ
り,リンやボロンを含んだ酸化膜111を堆積し,熱処
理によりフローを行う。
【0006】次に,後工程で形成するキャパシタ絶縁膜
を薄く形成し,十分なキャパシタ容量を確保するために
必要な,厚い酸化膜112をLP−CVD法により堆積
した後,ホトリソ/エッチングによりセルコンタクト1
13を開口する。次に,図8(6)に示すように,キャ
パシタ部となるストレージ電極114を形成する。更
に,図8(7)に示すように,薄い窒化膜から成るキャ
パシタ絶縁膜115及びセルプレート電極116を順次
形成するとメモリセルの主要部は完成する。
を薄く形成し,十分なキャパシタ容量を確保するために
必要な,厚い酸化膜112をLP−CVD法により堆積
した後,ホトリソ/エッチングによりセルコンタクト1
13を開口する。次に,図8(6)に示すように,キャ
パシタ部となるストレージ電極114を形成する。更
に,図8(7)に示すように,薄い窒化膜から成るキャ
パシタ絶縁膜115及びセルプレート電極116を順次
形成するとメモリセルの主要部は完成する。
【0007】
【発明が解決しようとする課題】このようにしてメモリ
セルにキャパシタ部を形成する場合,不純物を活性化す
る目的などで熱処理工程が行われる。その際,リンやボ
ロンを含んだ流動性を有する酸化膜111上に,応力を
有する膜が存在していると,酸化膜111が熱応力によ
り流動することとなる。その結果,ビット線110も側
面から応力を受け,配線長の長い箇所では,パターンも
一緒に移動するという不具合が生じる心配がある。この
ようにビット線110のパターンが移動してしまうと,
半導体メモリが正常に動作しなくなってしまう。
セルにキャパシタ部を形成する場合,不純物を活性化す
る目的などで熱処理工程が行われる。その際,リンやボ
ロンを含んだ流動性を有する酸化膜111上に,応力を
有する膜が存在していると,酸化膜111が熱応力によ
り流動することとなる。その結果,ビット線110も側
面から応力を受け,配線長の長い箇所では,パターンも
一緒に移動するという不具合が生じる心配がある。この
ようにビット線110のパターンが移動してしまうと,
半導体メモリが正常に動作しなくなってしまう。
【0008】一方,酸化膜111上に応力を有する膜が
存在しない場合は,キャパシタ絶縁膜115の膜厚を薄
くできず,半導体メモリを正常に動作させるために必要
なキャパシタ容量を十分に得られなくなってしまう。キ
ャパシタ絶縁膜115の膜厚を薄くするためには,酸化
膜111上には,応力を有する膜を配置せざるを得な
い。
存在しない場合は,キャパシタ絶縁膜115の膜厚を薄
くできず,半導体メモリを正常に動作させるために必要
なキャパシタ容量を十分に得られなくなってしまう。キ
ャパシタ絶縁膜115の膜厚を薄くするためには,酸化
膜111上には,応力を有する膜を配置せざるを得な
い。
【0009】従って本発明の目的は,熱処理工程の際に
ビット線が移動する心配の無い半導体メモリ及びその製
造方法を提供することにある。
ビット線が移動する心配の無い半導体メモリ及びその製
造方法を提供することにある。
【0010】
【課題を解決するための手段】この目的を達成するため
に,請求項1の発明は,半導体基板の表面に形成された
メモリセルにデータを入出力させるためのビット線を備
えた半導体メモリにおいて,前記ビット線の配線方向に
沿って伸びる溝が半導体基板に積層された酸化膜に形成
され,該溝に係合させてビット線が配置されていること
を特徴とする。
に,請求項1の発明は,半導体基板の表面に形成された
メモリセルにデータを入出力させるためのビット線を備
えた半導体メモリにおいて,前記ビット線の配線方向に
沿って伸びる溝が半導体基板に積層された酸化膜に形成
され,該溝に係合させてビット線が配置されていること
を特徴とする。
【0011】この請求項1の半導体メモリにあっては,
酸化膜に形成された溝に係合してビット線が配置されて
いるので,酸化膜に対してビット線はしっかりと固定さ
れた状態となる。このため,ビット線の側面に応力が加
わっても,ビット線は移動しない。
酸化膜に形成された溝に係合してビット線が配置されて
いるので,酸化膜に対してビット線はしっかりと固定さ
れた状態となる。このため,ビット線の側面に応力が加
わっても,ビット線は移動しない。
【0012】この請求項1の半導体メモリにおいて,ビ
ット線の配線方向に直交する断面形状は,例えば請求項
2に記載したような「T」字型,請求項3に記載したよ
うな「エ」字型,請求項4に記載したような溝の断面形
状と同じ形状,などであっても良い。
ット線の配線方向に直交する断面形状は,例えば請求項
2に記載したような「T」字型,請求項3に記載したよ
うな「エ」字型,請求項4に記載したような溝の断面形
状と同じ形状,などであっても良い。
【0013】また請求項5の発明は,半導体基板に積層
された酸化膜上にビット線を形成する工程と,キャパシ
タ部を形成する工程を含む半導体メモリの製造方法にお
いて,前記酸化膜上のビット線形成予定領域にビット線
の配線方向に沿って伸びる溝を予め形成する工程と,該
溝に係合させてビット線を形成する工程を含むことを特
徴とする。
された酸化膜上にビット線を形成する工程と,キャパシ
タ部を形成する工程を含む半導体メモリの製造方法にお
いて,前記酸化膜上のビット線形成予定領域にビット線
の配線方向に沿って伸びる溝を予め形成する工程と,該
溝に係合させてビット線を形成する工程を含むことを特
徴とする。
【0014】この請求項5の製造方法により,酸化膜に
対してビット線がしっかりと固定された,ビット線の移
動の心配のない半導体メモリを製造することができる。
対してビット線がしっかりと固定された,ビット線の移
動の心配のない半導体メモリを製造することができる。
【0015】この請求項5の製造方法において,例えば
請求項6に記載したように,前記溝を形成する工程が,
前記酸化膜をエッチングする工程を含んでいても良い。
その場合,請求項7に記載したように,前記酸化膜が,
互いにエッチングレートの異なる複数の酸化膜部を積層
させた構成を備え,前記酸化膜をエッチングする工程に
より,溝の内側面に凹凸を形成させるように構成されて
いても良い。また,請求項8に記載したように,ビット
線を形成する工程が,導体を堆積する工程と,該導体を
所望の形状にエッチングする工程を含んでいても良い。
請求項6に記載したように,前記溝を形成する工程が,
前記酸化膜をエッチングする工程を含んでいても良い。
その場合,請求項7に記載したように,前記酸化膜が,
互いにエッチングレートの異なる複数の酸化膜部を積層
させた構成を備え,前記酸化膜をエッチングする工程に
より,溝の内側面に凹凸を形成させるように構成されて
いても良い。また,請求項8に記載したように,ビット
線を形成する工程が,導体を堆積する工程と,該導体を
所望の形状にエッチングする工程を含んでいても良い。
【0016】
【発明の実施の形態】以下,本発明の好ましい実施の形
態を,スタックト(積層)型のメモリセルに基づいて説
明する。図1,2は,本発明の第1の実施の形態にかか
るメモリセルの製造工程を順を追って示している。な
お,これら図1,2において左側に示した(a)は第1
の実施の形態のメモリセルの構成をワード線4の配線方
向に直交する断面で示しており,右側に示した(b)は
同じメモリセルの構成をビット線10の配線方向に直交
する断面で示している。
態を,スタックト(積層)型のメモリセルに基づいて説
明する。図1,2は,本発明の第1の実施の形態にかか
るメモリセルの製造工程を順を追って示している。な
お,これら図1,2において左側に示した(a)は第1
の実施の形態のメモリセルの構成をワード線4の配線方
向に直交する断面で示しており,右側に示した(b)は
同じメモリセルの構成をビット線10の配線方向に直交
する断面で示している。
【0017】先ず,図1(1)に示すように,半導体基
板(P型シリコン基板)1上に選択酸化法を用いて,フ
ィールド酸化膜2を形成し,半導体基板1上にメモリセ
ルを製造するための分離領域を設ける。フィールド酸化
膜2は,半導体基板1の表面を例えば1000℃,We
t雰囲気で熱酸化し,1000〜8000オングストロ
ームの厚さに形成する。また,ゲート酸化膜3を50〜
200オングストロームの厚さに熱酸化法で形成した
後,ポリシリコンをLP−CVD法で1000〜300
0オングストロームの厚さに堆積し,リン等の不純物を
熱拡散で1〜6E20cm-3程度ドープする。更に,そ
の上にCVD法で酸化膜を1000〜3000オングス
トローム成長し,ホトリソ/エッチングにより,酸化膜
とポリシリコンを加工してパターニングすることによ
り,ワード線4を形成する。そして,LP−CVD法に
より酸化膜を500〜3000オングストローム成長
し,RIE法によりエッチングしてサイドウォール6を
形成する。その後,イオン注入により,リン又はヒ素
(As)をエネルギー10〜100KeVで1E14〜
16cm-2程度ドープして拡散層7を形成する。次に,
常圧CVDにより,リンやボロンを含んだ第1の酸化膜
(流動性を有する第1の酸化膜)8を3000〜800
0オングストローム成長する。
板(P型シリコン基板)1上に選択酸化法を用いて,フ
ィールド酸化膜2を形成し,半導体基板1上にメモリセ
ルを製造するための分離領域を設ける。フィールド酸化
膜2は,半導体基板1の表面を例えば1000℃,We
t雰囲気で熱酸化し,1000〜8000オングストロ
ームの厚さに形成する。また,ゲート酸化膜3を50〜
200オングストロームの厚さに熱酸化法で形成した
後,ポリシリコンをLP−CVD法で1000〜300
0オングストロームの厚さに堆積し,リン等の不純物を
熱拡散で1〜6E20cm-3程度ドープする。更に,そ
の上にCVD法で酸化膜を1000〜3000オングス
トローム成長し,ホトリソ/エッチングにより,酸化膜
とポリシリコンを加工してパターニングすることによ
り,ワード線4を形成する。そして,LP−CVD法に
より酸化膜を500〜3000オングストローム成長
し,RIE法によりエッチングしてサイドウォール6を
形成する。その後,イオン注入により,リン又はヒ素
(As)をエネルギー10〜100KeVで1E14〜
16cm-2程度ドープして拡散層7を形成する。次に,
常圧CVDにより,リンやボロンを含んだ第1の酸化膜
(流動性を有する第1の酸化膜)8を3000〜800
0オングストローム成長する。
【0018】次に,この酸化膜8を800〜1000℃
の窒素雰囲気中でリフローを行った後,LP−CVD法
により,エッチングストッパーとなる窒化膜17を10
0〜1000オングストローム成長する。次いで,LP
−CVD法により酸化膜(流動性のない第1の酸化膜)
18を500〜1000オングストローム成長し,ホト
リソ/エッチングによりビットコンタクト9を開口す
る。
の窒素雰囲気中でリフローを行った後,LP−CVD法
により,エッチングストッパーとなる窒化膜17を10
0〜1000オングストローム成長する。次いで,LP
−CVD法により酸化膜(流動性のない第1の酸化膜)
18を500〜1000オングストローム成長し,ホト
リソ/エッチングによりビットコンタクト9を開口す
る。
【0019】次に,この酸化膜18上のビット線10形
成予定領域に,ビット線10の配線方向に沿って伸びる
溝19を形成する(この溝19は,図1(2)の右側に
示した(b)に現れる)。なお,第1の実施の形態で
は,溝19は,酸化膜18上のビット線10の形成予定
領域に溝19のパターンのマスクを形成し,窒化膜17
をストッパーとして酸化膜18をエッチングすることに
よって形成する。
成予定領域に,ビット線10の配線方向に沿って伸びる
溝19を形成する(この溝19は,図1(2)の右側に
示した(b)に現れる)。なお,第1の実施の形態で
は,溝19は,酸化膜18上のビット線10の形成予定
領域に溝19のパターンのマスクを形成し,窒化膜17
をストッパーとして酸化膜18をエッチングすることに
よって形成する。
【0020】次に,配線材料であるポリシリコンをCV
D法で500〜3000オングストローム堆積し,溝1
9内にもポリシリコンを埋め込む。そして,リン等の不
純物を1〜6E20cm-3程度ドープして導電性を持た
せる。これはイオン注入法でも熱拡散法でもよい。次い
で,ポリシリコン上に溝19よりも配線幅が太くなるよ
うに配線パターンのマスクを形成し,ポリシリコンをエ
ッチングしてビット線10を形成する。なお,このマス
クは,溝19の上方に溝19よりも幅の広い配線パター
ンを形成させるような形状にする。こうしてホトリソ/
エッチングすることにより,図1(3)の(b)に示し
たように,ビット線10の配線方向に直交する断面形状
は,「T」字型となり,ビット線10の下部10aが溝
19に係合することにより,酸化膜18に対してビット
線10はしっかりと固定された状態となる。
D法で500〜3000オングストローム堆積し,溝1
9内にもポリシリコンを埋め込む。そして,リン等の不
純物を1〜6E20cm-3程度ドープして導電性を持た
せる。これはイオン注入法でも熱拡散法でもよい。次い
で,ポリシリコン上に溝19よりも配線幅が太くなるよ
うに配線パターンのマスクを形成し,ポリシリコンをエ
ッチングしてビット線10を形成する。なお,このマス
クは,溝19の上方に溝19よりも幅の広い配線パター
ンを形成させるような形状にする。こうしてホトリソ/
エッチングすることにより,図1(3)の(b)に示し
たように,ビット線10の配線方向に直交する断面形状
は,「T」字型となり,ビット線10の下部10aが溝
19に係合することにより,酸化膜18に対してビット
線10はしっかりと固定された状態となる。
【0021】次に,図1(4)に示すように,常圧CV
Dによりリンやボロンを含んだ第2の酸化膜(流動性を
有する第2の酸化膜)11を3000〜8000オング
ストローム成長させ,800〜1000℃の窒素雰囲気
中でリフローを行った後,LP−CVD法により酸化膜
12を1000オングストローム程度成長させる。この
酸化膜12は,後述する工程で形成させるキャパシタ絶
縁膜15を薄く形成し,十分なキャパシタ容量を確保す
るために必要な膜である。次いで,ホトリソ/エッチン
グによりセルコンタクト13を開口する。
Dによりリンやボロンを含んだ第2の酸化膜(流動性を
有する第2の酸化膜)11を3000〜8000オング
ストローム成長させ,800〜1000℃の窒素雰囲気
中でリフローを行った後,LP−CVD法により酸化膜
12を1000オングストローム程度成長させる。この
酸化膜12は,後述する工程で形成させるキャパシタ絶
縁膜15を薄く形成し,十分なキャパシタ容量を確保す
るために必要な膜である。次いで,ホトリソ/エッチン
グによりセルコンタクト13を開口する。
【0022】次に,図2(5)に示すように,LP−C
VD法で電極材料であるポリシリコンを1000〜10
000オングストローム程度成長し,イオン注入または
熱拡散で1〜6E20cm-3程度のリンをドーピングし
て導電性をもたせる。そして,ホトリソ/エッチングを
行うことによりストレージ電極14が形成される。次
に,LP−CVD法によりキャパシタ絶縁膜15となる
窒化膜を40〜60オングストローム程度成長させる。
このキャパシタ絶縁膜15を薄く形成し,十分なキャパ
シタ容量を確保する。更に,電極材料であるポリシリコ
ンを形成し,不純物を1〜6E20cm-3程度ドーピン
グして導電性をもたせ,ホトリソ/エッチングによりセ
ルプレート電極16を形成する。これにより,第1の実
施の形態にかかる半導体メモリのメモリセルA1が製造
される。
VD法で電極材料であるポリシリコンを1000〜10
000オングストローム程度成長し,イオン注入または
熱拡散で1〜6E20cm-3程度のリンをドーピングし
て導電性をもたせる。そして,ホトリソ/エッチングを
行うことによりストレージ電極14が形成される。次
に,LP−CVD法によりキャパシタ絶縁膜15となる
窒化膜を40〜60オングストローム程度成長させる。
このキャパシタ絶縁膜15を薄く形成し,十分なキャパ
シタ容量を確保する。更に,電極材料であるポリシリコ
ンを形成し,不純物を1〜6E20cm-3程度ドーピン
グして導電性をもたせ,ホトリソ/エッチングによりセ
ルプレート電極16を形成する。これにより,第1の実
施の形態にかかる半導体メモリのメモリセルA1が製造
される。
【0023】以上のように製造されたメモリセルA
1は,半導体基板1の表面にはフィールド酸化膜2が形
成され,隣接する他のセルと電気的に分離された状態に
なっている。ワード線4はゲート酸化膜3を介して配置
されている。ワード線4(トランジスタ)の両サイドに
拡散層7があり,ビットコンタクト9を介してビット線
10は一方の拡散層7に接続されている。ワード線4と
ビット線10は酸化膜8,17,18により電気的に分
離されている。ビット線10は,その配線方向に垂直な
断面形状が「T」字型を有し,ビット線10の下部10
aは酸化膜18に形成された溝19に係合した状態とな
っている。ストレージ電極14は,セルコンタクト13
を介して他方の拡散層7に接続されている。ストレージ
電極14は薄い絶縁膜15を介してセルプレート電極1
6との間に容量を形成している。
1は,半導体基板1の表面にはフィールド酸化膜2が形
成され,隣接する他のセルと電気的に分離された状態に
なっている。ワード線4はゲート酸化膜3を介して配置
されている。ワード線4(トランジスタ)の両サイドに
拡散層7があり,ビットコンタクト9を介してビット線
10は一方の拡散層7に接続されている。ワード線4と
ビット線10は酸化膜8,17,18により電気的に分
離されている。ビット線10は,その配線方向に垂直な
断面形状が「T」字型を有し,ビット線10の下部10
aは酸化膜18に形成された溝19に係合した状態とな
っている。ストレージ電極14は,セルコンタクト13
を介して他方の拡散層7に接続されている。ストレージ
電極14は薄い絶縁膜15を介してセルプレート電極1
6との間に容量を形成している。
【0024】この第1の実施の形態にかかる半導体メモ
リにあっては,「T」字型を有するビット線10の下部
10aが酸化膜18に形成された溝19に係合した構成
になっているので,酸化膜18に対してビット線10は
しっかりと固定された状態となる。このため,第2の酸
化膜11を800〜1000℃の窒素雰囲気中でリフロ
ーなどする際に,熱応力によってビット線10の側面に
応力が加わっても,ビット線10は移動しない。
リにあっては,「T」字型を有するビット線10の下部
10aが酸化膜18に形成された溝19に係合した構成
になっているので,酸化膜18に対してビット線10は
しっかりと固定された状態となる。このため,第2の酸
化膜11を800〜1000℃の窒素雰囲気中でリフロ
ーなどする際に,熱応力によってビット線10の側面に
応力が加わっても,ビット線10は移動しない。
【0025】次に,図3,4は,本発明の第2の実施の
形態にかかるメモリセルの製造工程を順を追って示して
いる。なお,これら図3,4においても左側に示した
(a)は第2の実施の形態のメモリセルの構成をワード
線24の配線方向に直交する断面で示しており,右側に
示した(b)は同じメモリセルの構成をビット線30の
配線方向に直交する断面で示している。
形態にかかるメモリセルの製造工程を順を追って示して
いる。なお,これら図3,4においても左側に示した
(a)は第2の実施の形態のメモリセルの構成をワード
線24の配線方向に直交する断面で示しており,右側に
示した(b)は同じメモリセルの構成をビット線30の
配線方向に直交する断面で示している。
【0026】先ず,図3(1)に示すように,半導体基
板21上にフィールド酸化膜22を形成してメモリセル
の分離領域を設け,ゲート酸化膜23を形成する。その
後,ポリシリコンを堆積して不純物ドープし,ホトリソ
/エッチングによりワード線24を形成する。そして,
サイドウォール26を形成する。その後,拡散層27を
形成し,第1の酸化膜(流動性を有する第1の酸化膜)
28を成長する。なお,ここまでの工程は,先に図1,
2で説明した第1の実施の形態と同様である。
板21上にフィールド酸化膜22を形成してメモリセル
の分離領域を設け,ゲート酸化膜23を形成する。その
後,ポリシリコンを堆積して不純物ドープし,ホトリソ
/エッチングによりワード線24を形成する。そして,
サイドウォール26を形成する。その後,拡散層27を
形成し,第1の酸化膜(流動性を有する第1の酸化膜)
28を成長する。なお,ここまでの工程は,先に図1,
2で説明した第1の実施の形態と同様である。
【0027】次に,この酸化膜28を800〜1000
℃,窒素雰囲気中でリフローを行った後,LP−CVD
法により,窒化膜37を100〜1000オングストロ
ーム成長する。次に,この第2の実施の形態において
は,CVD法によりSPG(Phospho−Sili
cate−Glass)酸化膜40を500〜1000
オングストローム成長し,さらにLP−CVD法により
SPG酸化膜40とエッチングレートの異なるNSG酸
化膜38を500〜1000オングストローム成長させ
る。その後,ホトリソ/エッチングによりビットコンタ
クト29を開口する。
℃,窒素雰囲気中でリフローを行った後,LP−CVD
法により,窒化膜37を100〜1000オングストロ
ーム成長する。次に,この第2の実施の形態において
は,CVD法によりSPG(Phospho−Sili
cate−Glass)酸化膜40を500〜1000
オングストローム成長し,さらにLP−CVD法により
SPG酸化膜40とエッチングレートの異なるNSG酸
化膜38を500〜1000オングストローム成長させ
る。その後,ホトリソ/エッチングによりビットコンタ
クト29を開口する。
【0028】次に,図3(2)に示すように,これら酸
化膜38,40上のビット線30形成予定領域に,ビッ
ト線30の配線方向に沿って伸びる溝39を形成する
(この溝39は,図3(2)の右側に示した(b)に現
れる)。なお,第2の実施の形態では,溝39は,NS
G酸化膜38上のビット線30の形成予定領域に溝39
のパターンのマスクを形成し,窒化膜37をストッパー
として酸化膜38,40を例えば希フッ酸などを用いて
ウェットエッチングすることによって形成する。このよ
うに希フッ酸などを用いたウエットエッチングを行うこ
とにより,PSG酸化膜40とNSG酸化膜38のエッ
チングレートの違いにより,PSG酸化膜40がNSG
酸化膜38よりも多くエッチングされることとなる。こ
れにより,図3(2)の(b)に示したように,溝39
の溝39の内側面に凹凸が形成され,溝39の幅が下部
で広く,上部で狭い形状となる。
化膜38,40上のビット線30形成予定領域に,ビッ
ト線30の配線方向に沿って伸びる溝39を形成する
(この溝39は,図3(2)の右側に示した(b)に現
れる)。なお,第2の実施の形態では,溝39は,NS
G酸化膜38上のビット線30の形成予定領域に溝39
のパターンのマスクを形成し,窒化膜37をストッパー
として酸化膜38,40を例えば希フッ酸などを用いて
ウェットエッチングすることによって形成する。このよ
うに希フッ酸などを用いたウエットエッチングを行うこ
とにより,PSG酸化膜40とNSG酸化膜38のエッ
チングレートの違いにより,PSG酸化膜40がNSG
酸化膜38よりも多くエッチングされることとなる。こ
れにより,図3(2)の(b)に示したように,溝39
の溝39の内側面に凹凸が形成され,溝39の幅が下部
で広く,上部で狭い形状となる。
【0029】次に,配線材料であるポリシリコンをCV
D法で500〜3000オングストローム堆積し,溝3
9内にもポリシリコンを埋め込む。そして,リン等の不
純物を1〜6E20cm-3程度ドープして導電性を持た
せる。これはイオン注入法でも熱拡散法でもよい。次い
で,ポリシリコン上に溝39の上部の幅よりも配線幅が
太くなるように配線パターンのマスクを形成し,ポリシ
リコンをエッチングしてビット線30を形成する。これ
により,図3(3)の(b)に示したように,ビット線
30の配線方向に直交する断面形状は,「エ」字型とな
り,ビット線30の下部30aが溝39に係合すること
により,酸化膜38,40に対してビット線30はしっ
かりと固定された状態となる。なお,この第2の実施の
形態では,先に説明したように,溝39の溝39の内側
面が下部で広く,上部で狭いに凹凸形状となっているの
で,第1の実施の形態に比べてビット線30の下部30
aと酸化膜38,40の接触面積が広く,ビット線30
は酸化膜38,40に対して更にしっかりと固定され
る。
D法で500〜3000オングストローム堆積し,溝3
9内にもポリシリコンを埋め込む。そして,リン等の不
純物を1〜6E20cm-3程度ドープして導電性を持た
せる。これはイオン注入法でも熱拡散法でもよい。次い
で,ポリシリコン上に溝39の上部の幅よりも配線幅が
太くなるように配線パターンのマスクを形成し,ポリシ
リコンをエッチングしてビット線30を形成する。これ
により,図3(3)の(b)に示したように,ビット線
30の配線方向に直交する断面形状は,「エ」字型とな
り,ビット線30の下部30aが溝39に係合すること
により,酸化膜38,40に対してビット線30はしっ
かりと固定された状態となる。なお,この第2の実施の
形態では,先に説明したように,溝39の溝39の内側
面が下部で広く,上部で狭いに凹凸形状となっているの
で,第1の実施の形態に比べてビット線30の下部30
aと酸化膜38,40の接触面積が広く,ビット線30
は酸化膜38,40に対して更にしっかりと固定され
る。
【0030】次に,図3(4)に示すように,常圧CV
Dによりリンやボロンを含んだ第2の酸化膜31を30
00〜8000オングストローム成長させ,800〜1
000℃の窒素雰囲気中でリフローを行った後,LP−
CVD法により酸化膜32を1000オングストローム
程度成長する。この酸化膜32は,後述する工程で形成
させるキャパシタ絶縁膜35を薄く形成し,十分なキャ
パシタ容量を確保するために必要な膜である。次いで,
ホトリソ/エッチングによりセルコンタクト33を開口
する。
Dによりリンやボロンを含んだ第2の酸化膜31を30
00〜8000オングストローム成長させ,800〜1
000℃の窒素雰囲気中でリフローを行った後,LP−
CVD法により酸化膜32を1000オングストローム
程度成長する。この酸化膜32は,後述する工程で形成
させるキャパシタ絶縁膜35を薄く形成し,十分なキャ
パシタ容量を確保するために必要な膜である。次いで,
ホトリソ/エッチングによりセルコンタクト33を開口
する。
【0031】次に,図4(5)に示すように,LP−C
VD法で電極材料であるポリシリコンを1000〜10
000オングストローム程度成長し,イオン注入または
熱拡散で1〜6E20cm-3程度のリンをドーピングし
導電性をもたせる。そして,ホトリソ/エッチングを行
うことによりストレージ電極34が形成される。次に,
LP−CVD法によりキャパシタ絶縁膜35となる窒化
膜を40〜60オングストローム程度成長させる。更
に,電極材料であるポリシリコンを形成し,不純物を1
〜6E20cm-3程度ドーピングして導電性をもたせ,
ホトリソ/エッチングによりセルプレート電極36を形
成する。これにより,第2の実施の形態にかかる半導体
メモリのメモリセルA2が製造される。
VD法で電極材料であるポリシリコンを1000〜10
000オングストローム程度成長し,イオン注入または
熱拡散で1〜6E20cm-3程度のリンをドーピングし
導電性をもたせる。そして,ホトリソ/エッチングを行
うことによりストレージ電極34が形成される。次に,
LP−CVD法によりキャパシタ絶縁膜35となる窒化
膜を40〜60オングストローム程度成長させる。更
に,電極材料であるポリシリコンを形成し,不純物を1
〜6E20cm-3程度ドーピングして導電性をもたせ,
ホトリソ/エッチングによりセルプレート電極36を形
成する。これにより,第2の実施の形態にかかる半導体
メモリのメモリセルA2が製造される。
【0032】以上のように製造されたメモリセルA
2は,半導体基板21上にフィールド酸化膜22が形成
され,隣接する他のセルと電気的に分離された状態にな
っている。ワード線24はゲート酸化膜23を介して配
置されている。ワード線24(トランジスタ)の両サイ
ドに拡散層27があり,ビットコンタクト29を介して
ビット線30は一方の拡散層27に接続される。ワード
線24とビット線30は絶縁膜28,37,38により
電気的に分離されている。ビット線30は,その配線方
向に垂直な断面形状が「エ」字型を有し,ビット線30
の下部30aは酸化膜38,40に形成された溝39に
係合した状態となっている。ストレージ電極34はセル
コンタクト33を介して他方の拡散層27に接続されて
いる。ストレージ電極34は,薄い絶縁膜35を介して
セルプレート36との間に容量を形成している。
2は,半導体基板21上にフィールド酸化膜22が形成
され,隣接する他のセルと電気的に分離された状態にな
っている。ワード線24はゲート酸化膜23を介して配
置されている。ワード線24(トランジスタ)の両サイ
ドに拡散層27があり,ビットコンタクト29を介して
ビット線30は一方の拡散層27に接続される。ワード
線24とビット線30は絶縁膜28,37,38により
電気的に分離されている。ビット線30は,その配線方
向に垂直な断面形状が「エ」字型を有し,ビット線30
の下部30aは酸化膜38,40に形成された溝39に
係合した状態となっている。ストレージ電極34はセル
コンタクト33を介して他方の拡散層27に接続されて
いる。ストレージ電極34は,薄い絶縁膜35を介して
セルプレート36との間に容量を形成している。
【0033】この第2の実施の形態にかかる半導体メモ
リにあっては,「エ」字型を有するビット線30の下部
30aが酸化膜38,40に形成された溝39に係合し
ており,溝39の溝39の内側面が下部で広く,上部で
狭いに凹凸形状となっているので,第1の実施の形態に
比べてビット線30の下部30aと酸化膜38,40の
接触面積が広く,ビット線30は酸化膜38,40に対
して更にしっかりと固定される。このため,第2の酸化
膜31を800〜1000℃の窒素雰囲気中でリフロー
などする際にも,ビット線30の移動をより確実に抑止
できる。
リにあっては,「エ」字型を有するビット線30の下部
30aが酸化膜38,40に形成された溝39に係合し
ており,溝39の溝39の内側面が下部で広く,上部で
狭いに凹凸形状となっているので,第1の実施の形態に
比べてビット線30の下部30aと酸化膜38,40の
接触面積が広く,ビット線30は酸化膜38,40に対
して更にしっかりと固定される。このため,第2の酸化
膜31を800〜1000℃の窒素雰囲気中でリフロー
などする際にも,ビット線30の移動をより確実に抑止
できる。
【0034】次に,図5,6は,本発明の第2の実施の
形態にかかるメモリセルの製造工程を順を追って示して
いる。なお,これら図5,6においても左側に示した
(a)は第3の実施の形態のメモリセルの構成をワード
線44の配線方向に直交する断面で示しており,右側に
示した(b)は同じメモリセルの構成をビット線50の
配線方向に直交する断面で示している。
形態にかかるメモリセルの製造工程を順を追って示して
いる。なお,これら図5,6においても左側に示した
(a)は第3の実施の形態のメモリセルの構成をワード
線44の配線方向に直交する断面で示しており,右側に
示した(b)は同じメモリセルの構成をビット線50の
配線方向に直交する断面で示している。
【0035】先ず,図5(1)に示すように,半導体基
板41上にフィールド酸化膜42を形成してメモリセル
の分離領域を設け,ゲート酸化膜43を形成する。その
後,ポリシリコンを堆積して不純物ドープし,ホトリソ
/エッチングによりワード線44を形成する。そして,
サイドウォール46を形成する。その後,拡散層47を
形成し,第1の酸化膜(流動性を有する第1の酸化膜)
48を成長する。なお,ここまでの工程は,先に図1,
2で説明した第1の実施の形態と同様である。
板41上にフィールド酸化膜42を形成してメモリセル
の分離領域を設け,ゲート酸化膜43を形成する。その
後,ポリシリコンを堆積して不純物ドープし,ホトリソ
/エッチングによりワード線44を形成する。そして,
サイドウォール46を形成する。その後,拡散層47を
形成し,第1の酸化膜(流動性を有する第1の酸化膜)
48を成長する。なお,ここまでの工程は,先に図1,
2で説明した第1の実施の形態と同様である。
【0036】次に,この酸化膜8を800〜1000℃
の窒素雰囲気中でリフローを行った後,LP−CVD法
により,エッチングストッパーとなる窒化膜57を10
0〜1000オングストローム成長する。次いで,LP
−CVD法によりNSG酸化膜58を500〜1000
オングストローム成長させる。その後,ホトリソ/エッ
チングによりビットコンタクト49を開口する。
の窒素雰囲気中でリフローを行った後,LP−CVD法
により,エッチングストッパーとなる窒化膜57を10
0〜1000オングストローム成長する。次いで,LP
−CVD法によりNSG酸化膜58を500〜1000
オングストローム成長させる。その後,ホトリソ/エッ
チングによりビットコンタクト49を開口する。
【0037】次に,図5(2)に示すように,この酸化
膜58上のビット線50形成予定領域に,ビット線50
の配線方向に沿って伸びる溝59を形成する(この溝5
9は,図5(2)の右側に示した(b)に現れる)。な
お,第3の実施の形態では,溝59は,第1の実施の形
態と同様に,酸化膜58上のビット線50の形成予定領
域に溝59のパターンのマスクを形成し,窒化膜57を
ストッパーとして酸化膜58をエッチングすることによ
って形成する。
膜58上のビット線50形成予定領域に,ビット線50
の配線方向に沿って伸びる溝59を形成する(この溝5
9は,図5(2)の右側に示した(b)に現れる)。な
お,第3の実施の形態では,溝59は,第1の実施の形
態と同様に,酸化膜58上のビット線50の形成予定領
域に溝59のパターンのマスクを形成し,窒化膜57を
ストッパーとして酸化膜58をエッチングすることによ
って形成する。
【0038】次に,配線材料であるポリシリコンをCV
D法で500〜3000オングストローム堆積し,溝5
9内にもポリシリコンを埋め込む。そして,リン等の不
純物を1〜6E20cm-3程度ドープして導電性を持た
せる。これはイオン注入法でも熱拡散法でもよい。次い
で,ポリシリコンをエッチバックし,酸化膜58を露出
させる。これにより,図5(3)の(b)に示されるよ
うに,酸化膜58の溝59内に埋め込まれたような断面
形状をもったビット線50を形成することができる。な
お,この第3の実施の形態では,ビット線50を形成す
る際に,配線パターンのマスクを形成する必要がない。
D法で500〜3000オングストローム堆積し,溝5
9内にもポリシリコンを埋め込む。そして,リン等の不
純物を1〜6E20cm-3程度ドープして導電性を持た
せる。これはイオン注入法でも熱拡散法でもよい。次い
で,ポリシリコンをエッチバックし,酸化膜58を露出
させる。これにより,図5(3)の(b)に示されるよ
うに,酸化膜58の溝59内に埋め込まれたような断面
形状をもったビット線50を形成することができる。な
お,この第3の実施の形態では,ビット線50を形成す
る際に,配線パターンのマスクを形成する必要がない。
【0039】次に,図5(4)に示すように,常圧CV
Dによりリンやボロンを含んだ第2の酸化膜51を30
00〜8000オングストローム成長させ,800〜1
000℃の窒素雰囲気中でリフローを行った後,LP−
CVD法により酸化膜52を1000オングストローム
程度成長する。この酸化膜52は,後述する工程で形成
させるキャパシタ絶縁膜55を薄く形成し,十分なキャ
パシタ容量を確保するために必要な膜である。次いで,
ホトリソ/エッチングによりセルコンタクト53を開口
する。
Dによりリンやボロンを含んだ第2の酸化膜51を30
00〜8000オングストローム成長させ,800〜1
000℃の窒素雰囲気中でリフローを行った後,LP−
CVD法により酸化膜52を1000オングストローム
程度成長する。この酸化膜52は,後述する工程で形成
させるキャパシタ絶縁膜55を薄く形成し,十分なキャ
パシタ容量を確保するために必要な膜である。次いで,
ホトリソ/エッチングによりセルコンタクト53を開口
する。
【0040】次に,図6(5)に示すように,LP−C
VD法で電極材料であるポリシリコンを1000〜10
000オングストローム程度成長し,イオン注入または
熱拡散で1〜6E20cm-3程度のリンをドーピングし
導電性をもたせる。そして,ホトリソ/エッチングを行
うことによりストレージ電極54が形成される。次に,
図6(6)に示すように,LP−CVD法によりキャパ
シタ絶縁膜55となる窒化膜を40〜60オングストロ
ーム程度成長させる。更に,電極材料であるポリシリコ
ンを形成し,不純物を1〜6E20cm-3程度ドーピン
グして導電性をもたせ,ホトリソ/エッチングによりセ
ルプレート電極56を形成する。これにより,第3の実
施の形態にかかる半導体メモリのメモリセルA3が製造
される。
VD法で電極材料であるポリシリコンを1000〜10
000オングストローム程度成長し,イオン注入または
熱拡散で1〜6E20cm-3程度のリンをドーピングし
導電性をもたせる。そして,ホトリソ/エッチングを行
うことによりストレージ電極54が形成される。次に,
図6(6)に示すように,LP−CVD法によりキャパ
シタ絶縁膜55となる窒化膜を40〜60オングストロ
ーム程度成長させる。更に,電極材料であるポリシリコ
ンを形成し,不純物を1〜6E20cm-3程度ドーピン
グして導電性をもたせ,ホトリソ/エッチングによりセ
ルプレート電極56を形成する。これにより,第3の実
施の形態にかかる半導体メモリのメモリセルA3が製造
される。
【0041】以上のように製造されたメモリセルA
3は,図6(6)に示すように,半導体基板41上にフ
ィールド酸化膜42が形成され,隣接する他のセルと電
気的に分離された状態になっている。ワード線44はゲ
ート酸化膜43を介して配置されている。ワード線44
(トランジスタ)の両サイドに拡散層47があり,ビッ
トコンタクト59を介してビット線50は一方の拡散層
47に接続される。ワード線44とビット線50は絶縁
膜48,47,58により電気的に分離されている。ビ
ット線50は,その配線方向に垂直な断面形状が酸化膜
58の溝59内に埋め込まれたような形状を有する。ス
トレージ電極54はセルコンタクト53を介して他方の
拡散層47に接続されている。ストレージ電極54は,
薄い絶縁膜55を介してセルプレート56との間に容量
を形成している。
3は,図6(6)に示すように,半導体基板41上にフ
ィールド酸化膜42が形成され,隣接する他のセルと電
気的に分離された状態になっている。ワード線44はゲ
ート酸化膜43を介して配置されている。ワード線44
(トランジスタ)の両サイドに拡散層47があり,ビッ
トコンタクト59を介してビット線50は一方の拡散層
47に接続される。ワード線44とビット線50は絶縁
膜48,47,58により電気的に分離されている。ビ
ット線50は,その配線方向に垂直な断面形状が酸化膜
58の溝59内に埋め込まれたような形状を有する。ス
トレージ電極54はセルコンタクト53を介して他方の
拡散層47に接続されている。ストレージ電極54は,
薄い絶縁膜55を介してセルプレート56との間に容量
を形成している。
【0042】この第3の実施の形態にかかる半導体メモ
リにあっては,ビット線50が酸化膜58の溝59内に
埋め込まれた形状を有しており,第1,2の実施の形態
と同様に,ビット線50は酸化膜58に対して固定され
るので,第2の酸化膜51を800〜1000℃の窒素
雰囲気中でリフローなどする際にも,ビット線50の移
動を押さえることができる。更に,この第3の実施の形
態では,ビット線50を形成する際に,配線パターンの
マスクを形成する必要がなくホトリソ工程を省略でき,
第1,2の実施の形態に比べて,製造工程が少なくて済
む。
リにあっては,ビット線50が酸化膜58の溝59内に
埋め込まれた形状を有しており,第1,2の実施の形態
と同様に,ビット線50は酸化膜58に対して固定され
るので,第2の酸化膜51を800〜1000℃の窒素
雰囲気中でリフローなどする際にも,ビット線50の移
動を押さえることができる。更に,この第3の実施の形
態では,ビット線50を形成する際に,配線パターンの
マスクを形成する必要がなくホトリソ工程を省略でき,
第1,2の実施の形態に比べて,製造工程が少なくて済
む。
【0043】以上,本発明の好ましい実施の形態を説明
したが,本発明は以上の形態に限定されない。当業者で
あれば,特許請求の範囲に記載された技術的思想の範疇
内において各種の変更例,修正例に想到し得ることは明
らかであり,それらも当然に本発明の技術的範囲に含ま
れる。
したが,本発明は以上の形態に限定されない。当業者で
あれば,特許請求の範囲に記載された技術的思想の範疇
内において各種の変更例,修正例に想到し得ることは明
らかであり,それらも当然に本発明の技術的範囲に含ま
れる。
【0044】
【発明の効果】本発明によれば,酸化膜に対してビット
線がしっかりと固定されているので,ビット線の側面に
応力が加わってもビット線は移動しない。このように,
ビット線を流動性のない酸化膜で固定しているので,ビ
ット線上に流動性を有する膜を配した場合でも,キャパ
シタ形成工程などにおいて熱処理を行なった際に,ビッ
ト線の移動がないので,高歩留まりが得られる。
線がしっかりと固定されているので,ビット線の側面に
応力が加わってもビット線は移動しない。このように,
ビット線を流動性のない酸化膜で固定しているので,ビ
ット線上に流動性を有する膜を配した場合でも,キャパ
シタ形成工程などにおいて熱処理を行なった際に,ビッ
ト線の移動がないので,高歩留まりが得られる。
【0045】また本発明によれば,キャパシタ絶縁膜を
薄くできるので,従来に比べてキャパシタ容量が飛躍的
に大きいメモリセルを形成できる。例えば64MbDR
AMを例として具体的な効果を説明すると次のようにな
る。64MbDRAMのセルサイズを1.52×0.8
um2とすると,ストレージ電極のサイズは1.2×
0.52um2である。キャパシタ絶縁膜の実効的な膜
厚を70オングストロームとすると,従来のメモリセル
の容量C1は,C1=3.9×8.854E−14×
2.730E−8/70E−8=1.346E−15
[F]=13.46[fF]となる。本発明によれば,
キャパシタ絶縁膜の膜厚を薄く形成することが可能にな
るので,キャパシタ絶縁膜の実効的な膜厚を50オング
ストロームとすると,その容量C2は,C2=3.9×
8.854E−14×2.730E−8/50E−8=
1.884E−14[F]=18.8[fF]となる。
従って,従来例に比べて約40%の容量増加を達成でき
る。
薄くできるので,従来に比べてキャパシタ容量が飛躍的
に大きいメモリセルを形成できる。例えば64MbDR
AMを例として具体的な効果を説明すると次のようにな
る。64MbDRAMのセルサイズを1.52×0.8
um2とすると,ストレージ電極のサイズは1.2×
0.52um2である。キャパシタ絶縁膜の実効的な膜
厚を70オングストロームとすると,従来のメモリセル
の容量C1は,C1=3.9×8.854E−14×
2.730E−8/70E−8=1.346E−15
[F]=13.46[fF]となる。本発明によれば,
キャパシタ絶縁膜の膜厚を薄く形成することが可能にな
るので,キャパシタ絶縁膜の実効的な膜厚を50オング
ストロームとすると,その容量C2は,C2=3.9×
8.854E−14×2.730E−8/50E−8=
1.884E−14[F]=18.8[fF]となる。
従って,従来例に比べて約40%の容量増加を達成でき
る。
【図1】本発明の第1の実施の形態にかかるメモリセル
の製造方法の説明図である。
の製造方法の説明図である。
【図2】本発明の第1の実施の形態にかかるメモリセル
の製造方法の説明図である。
の製造方法の説明図である。
【図3】本発明の第2の実施の形態にかかるメモリセル
の製造方法の説明図である。
の製造方法の説明図である。
【図4】本発明の第2の実施の形態にかかるメモリセル
の製造方法の説明図である。
の製造方法の説明図である。
【図5】本発明の第3の実施の形態にかかるメモリセル
の製造方法の説明図である。
の製造方法の説明図である。
【図6】本発明の第3の実施の形態にかかるメモリセル
の製造方法の説明図である。
の製造方法の説明図である。
【図7】従来のメモリセルの製造方法の説明図である。
【図8】従来のメモリセルの製造方法の説明図である。
1 半導体基板 2 フィールド酸化膜 3 ゲート酸化膜 4 ワード線 7 拡散層 10 ビット線 18 酸化膜 19 溝
Claims (8)
- 【請求項1】 半導体基板の表面に形成されたメモリセ
ルにデータを入出力させるためのビット線を備えた半導
体メモリにおいて,前記ビット線の配線方向に沿って伸
びる溝が半導体基板に積層された酸化膜に形成され,該
溝に係合させてビット線が配置されていることを特徴と
する半導体メモリ。 - 【請求項2】 前記ビット線の配線方向に直交する断面
形状が,「T」字型であることを特徴とする請求項1に
記載の半導体装置。 - 【請求項3】 前記ビット線の配線方向に直交する断面
形状が,「エ」字型であることを特徴とする請求項1に
記載の半導体装置。 - 【請求項4】 前記ビット線の配線方向に直交する断面
形状が,前記溝の断面形状と同じ形状であることを特徴
とする請求項1に記載の半導体装置。 - 【請求項5】 半導体基板に積層された酸化膜上にビッ
ト線を形成する工程と,キャパシタ部を形成する工程を
含む半導体メモリの製造方法において,前記酸化膜上の
ビット線形成予定領域にビット線の配線方向に沿って伸
びる溝を予め形成する工程と,該溝に係合させてビット
線を形成する工程を含むことを特徴とする半導体メモリ
の製造方法。 - 【請求項6】 前記溝を形成する工程が,前記酸化膜を
エッチングする工程を含むことを特徴とする請求項5に
記載の半導体メモリの製造方法。 - 【請求項7】 前記酸化膜が,互いにエッチングレート
の異なる複数の酸化膜部を積層させた構成を備え,前記
酸化膜をエッチングする工程により,溝の内側面に凹凸
を形成させることを特徴とする請求項6に記載の半導体
メモリの製造方法。 - 【請求項8】 ビット線を形成する工程が,導体を堆積
する工程と,該導体を所望の形状にエッチングする工程
を含むことを特徴とする請求項5,6又は7のいずれか
に記載の半導体メモリの製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9249344A JPH1174480A (ja) | 1997-08-29 | 1997-08-29 | 半導体メモリ及びその製造方法 |
US09/135,650 US6049102A (en) | 1997-08-29 | 1998-08-18 | Semiconductor memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9249344A JPH1174480A (ja) | 1997-08-29 | 1997-08-29 | 半導体メモリ及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1174480A true JPH1174480A (ja) | 1999-03-16 |
Family
ID=17191637
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9249344A Withdrawn JPH1174480A (ja) | 1997-08-29 | 1997-08-29 | 半導体メモリ及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6049102A (ja) |
JP (1) | JPH1174480A (ja) |
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-
1997
- 1997-08-29 JP JP9249344A patent/JPH1174480A/ja not_active Withdrawn
-
1998
- 1998-08-18 US US09/135,650 patent/US6049102A/en not_active Expired - Fee Related
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Publication number | Publication date |
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US6049102A (en) | 2000-04-11 |
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