JPH1174480A - 半導体メモリ及びその製造方法 - Google Patents
半導体メモリ及びその製造方法Info
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- JPH1174480A JPH1174480A JP9249344A JP24934497A JPH1174480A JP H1174480 A JPH1174480 A JP H1174480A JP 9249344 A JP9249344 A JP 9249344A JP 24934497 A JP24934497 A JP 24934497A JP H1174480 A JPH1174480 A JP H1174480A
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- Japan
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- oxide film
- bit line
- groove
- etching
- semiconductor memory
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 熱処理工程の際にビット線が移動する心配の
無い半導体メモリ及びその製造方法を提供する。 【解決手段】 半導体基板１の表面に形成されたメモリ
セルにデータを入出力させるためのビット線１０を備え
た半導体メモリにおいて，ビット線１０の配線方向に沿
って伸びる溝１９が酸化膜１８に形成され，この溝１９
に係合させてビット線１０が配置されている。溝１９に
係合してビット線１０が配置されているので，酸化膜１
８に対してビット線１０はしっかりと固定された状態と
なる。このため，ビット線１０の側面に応力が加わって
も，移動しない。
無い半導体メモリ及びその製造方法を提供する。 【解決手段】 半導体基板１の表面に形成されたメモリ
セルにデータを入出力させるためのビット線１０を備え
た半導体メモリにおいて，ビット線１０の配線方向に沿
って伸びる溝１９が酸化膜１８に形成され，この溝１９
に係合させてビット線１０が配置されている。溝１９に
係合してビット線１０が配置されているので，酸化膜１
８に対してビット線１０はしっかりと固定された状態と
なる。このため，ビット線１０の側面に応力が加わって
も，移動しない。
Description
【０００１】
【発明の属する技術分野】この発明は，例えばダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）のごとき半導
体メモリとその製造方法に関する。
ックランダムアクセスメモリ（ＤＲＡＭ）のごとき半導
体メモリとその製造方法に関する。
【０００２】
【従来の技術】今日，様々な電子機器で半導体メモリが
使用されている。半導体メモリの一つであるＤＲＡＭ
は，メモリセルを構成しているキャパシタ部の充放電に
よってデータの書き込みと読み出しを行っている。デー
タの書き込みは，ワード線の電位を上げてトランジスタ
をオンにし，選択したビット線からデータに対応した電
荷をキャパシタ部に充電することによって行われる。ま
た，読み出しは，トランジスタをオンにしたときにキャ
パシタ部に蓄えられた電荷によってビット線に現れる電
位を検出することによって行われる。かかるＤＲＡＭ
は，構造が比較的簡単で高集積化・大容量化がし易いた
め，コンピュータやＯＡ機器などの主記憶装置として大
量に使用されている。
使用されている。半導体メモリの一つであるＤＲＡＭ
は，メモリセルを構成しているキャパシタ部の充放電に
よってデータの書き込みと読み出しを行っている。デー
タの書き込みは，ワード線の電位を上げてトランジスタ
をオンにし，選択したビット線からデータに対応した電
荷をキャパシタ部に充電することによって行われる。ま
た，読み出しは，トランジスタをオンにしたときにキャ
パシタ部に蓄えられた電荷によってビット線に現れる電
位を検出することによって行われる。かかるＤＲＡＭ
は，構造が比較的簡単で高集積化・大容量化がし易いた
め，コンピュータやＯＡ機器などの主記憶装置として大
量に使用されている。
【０００３】ここで，従来のスタックト（積層）型のメ
モリセルの構成を，その製造方法に従って図７，８を用
いて説明する。なお，図７，８において左側に示した図
（ａ）はメモリセルの構成をワード線１０４の配線方向
に直交する断面で示しており，右側に示した図（ｂ）は
メモリセルの構成をビット線１１０の配線方向に直交す
る断面で示している。
モリセルの構成を，その製造方法に従って図７，８を用
いて説明する。なお，図７，８において左側に示した図
（ａ）はメモリセルの構成をワード線１０４の配線方向
に直交する断面で示しており，右側に示した図（ｂ）は
メモリセルの構成をビット線１１０の配線方向に直交す
る断面で示している。
【０００４】先ず，図７（１）に示すように，半導体基
板（シリコン基板）１０１の表面にフィールド酸化膜１
０２を形成する。その後，図７（２）に示すように，ゲ
ート酸化膜１０３を形成する。そして，フィールド酸化
膜１０２の上にポリシリコンを積層してホトリソ／エッ
チングによりパターニングすることにより，ワード線１
０４を形成する。更に，ワード線１０４を覆うようにＣ
ＶＤ酸化膜１０５を設け，次いでＬＰ−ＣＶＤ法により
厚い酸化膜を堆積し，ＲＩＥ法によりエッチングすると
サイドウォール１０６が形成される。その後，イオン注
入法で拡散層１０７を形成する。
板（シリコン基板）１０１の表面にフィールド酸化膜１
０２を形成する。その後，図７（２）に示すように，ゲ
ート酸化膜１０３を形成する。そして，フィールド酸化
膜１０２の上にポリシリコンを積層してホトリソ／エッ
チングによりパターニングすることにより，ワード線１
０４を形成する。更に，ワード線１０４を覆うようにＣ
ＶＤ酸化膜１０５を設け，次いでＬＰ−ＣＶＤ法により
厚い酸化膜を堆積し，ＲＩＥ法によりエッチングすると
サイドウォール１０６が形成される。その後，イオン注
入法で拡散層１０７を形成する。
【０００５】次に，図７（３）に示すように，第１の絶
縁膜としてリンやボロンを含んだ酸化膜１０８を常圧Ｃ
ＶＤ法によって堆積し，熱処理によりフローを行った
後，ホトリソ／エッチングによりビットコンタクト１０
９を開口する。次いでポリシリコンを堆積してホトリソ
／エッチングすることにより，図７（４）に示すよう
に，ビット線１１０を形成する。その後，図７（５）に
示すように，第２の絶縁膜として，常圧ＣＶＤ法によ
り，リンやボロンを含んだ酸化膜１１１を堆積し，熱処
理によりフローを行う。
縁膜としてリンやボロンを含んだ酸化膜１０８を常圧Ｃ
ＶＤ法によって堆積し，熱処理によりフローを行った
後，ホトリソ／エッチングによりビットコンタクト１０
９を開口する。次いでポリシリコンを堆積してホトリソ
／エッチングすることにより，図７（４）に示すよう
に，ビット線１１０を形成する。その後，図７（５）に
示すように，第２の絶縁膜として，常圧ＣＶＤ法によ
り，リンやボロンを含んだ酸化膜１１１を堆積し，熱処
理によりフローを行う。
【０００６】次に，後工程で形成するキャパシタ絶縁膜
を薄く形成し，十分なキャパシタ容量を確保するために
必要な，厚い酸化膜１１２をＬＰ−ＣＶＤ法により堆積
した後，ホトリソ／エッチングによりセルコンタクト１
１３を開口する。次に，図８（６）に示すように，キャ
パシタ部となるストレージ電極１１４を形成する。更
に，図８（７）に示すように，薄い窒化膜から成るキャ
パシタ絶縁膜１１５及びセルプレート電極１１６を順次
形成するとメモリセルの主要部は完成する。
を薄く形成し，十分なキャパシタ容量を確保するために
必要な，厚い酸化膜１１２をＬＰ−ＣＶＤ法により堆積
した後，ホトリソ／エッチングによりセルコンタクト１
１３を開口する。次に，図８（６）に示すように，キャ
パシタ部となるストレージ電極１１４を形成する。更
に，図８（７）に示すように，薄い窒化膜から成るキャ
パシタ絶縁膜１１５及びセルプレート電極１１６を順次
形成するとメモリセルの主要部は完成する。
【０００７】
【発明が解決しようとする課題】このようにしてメモリ
セルにキャパシタ部を形成する場合，不純物を活性化す
る目的などで熱処理工程が行われる。その際，リンやボ
ロンを含んだ流動性を有する酸化膜１１１上に，応力を
有する膜が存在していると，酸化膜１１１が熱応力によ
り流動することとなる。その結果，ビット線１１０も側
面から応力を受け，配線長の長い箇所では，パターンも
一緒に移動するという不具合が生じる心配がある。この
ようにビット線１１０のパターンが移動してしまうと，
半導体メモリが正常に動作しなくなってしまう。
セルにキャパシタ部を形成する場合，不純物を活性化す
る目的などで熱処理工程が行われる。その際，リンやボ
ロンを含んだ流動性を有する酸化膜１１１上に，応力を
有する膜が存在していると，酸化膜１１１が熱応力によ
り流動することとなる。その結果，ビット線１１０も側
面から応力を受け，配線長の長い箇所では，パターンも
一緒に移動するという不具合が生じる心配がある。この
ようにビット線１１０のパターンが移動してしまうと，
半導体メモリが正常に動作しなくなってしまう。
【０００８】一方，酸化膜１１１上に応力を有する膜が
存在しない場合は，キャパシタ絶縁膜１１５の膜厚を薄
くできず，半導体メモリを正常に動作させるために必要
なキャパシタ容量を十分に得られなくなってしまう。キ
ャパシタ絶縁膜１１５の膜厚を薄くするためには，酸化
膜１１１上には，応力を有する膜を配置せざるを得な
い。
存在しない場合は，キャパシタ絶縁膜１１５の膜厚を薄
くできず，半導体メモリを正常に動作させるために必要
なキャパシタ容量を十分に得られなくなってしまう。キ
ャパシタ絶縁膜１１５の膜厚を薄くするためには，酸化
膜１１１上には，応力を有する膜を配置せざるを得な
い。
【０００９】従って本発明の目的は，熱処理工程の際に
ビット線が移動する心配の無い半導体メモリ及びその製
造方法を提供することにある。
ビット線が移動する心配の無い半導体メモリ及びその製
造方法を提供することにある。
【００１０】
【課題を解決するための手段】この目的を達成するため
に，請求項１の発明は，半導体基板の表面に形成された
メモリセルにデータを入出力させるためのビット線を備
えた半導体メモリにおいて，前記ビット線の配線方向に
沿って伸びる溝が半導体基板に積層された酸化膜に形成
され，該溝に係合させてビット線が配置されていること
を特徴とする。
に，請求項１の発明は，半導体基板の表面に形成された
メモリセルにデータを入出力させるためのビット線を備
えた半導体メモリにおいて，前記ビット線の配線方向に
沿って伸びる溝が半導体基板に積層された酸化膜に形成
され，該溝に係合させてビット線が配置されていること
を特徴とする。
【００１１】この請求項１の半導体メモリにあっては，
酸化膜に形成された溝に係合してビット線が配置されて
いるので，酸化膜に対してビット線はしっかりと固定さ
れた状態となる。このため，ビット線の側面に応力が加
わっても，ビット線は移動しない。
酸化膜に形成された溝に係合してビット線が配置されて
いるので，酸化膜に対してビット線はしっかりと固定さ
れた状態となる。このため，ビット線の側面に応力が加
わっても，ビット線は移動しない。
【００１２】この請求項１の半導体メモリにおいて，ビ
ット線の配線方向に直交する断面形状は，例えば請求項
２に記載したような「Ｔ」字型，請求項３に記載したよ
うな「エ」字型，請求項４に記載したような溝の断面形
状と同じ形状，などであっても良い。
ット線の配線方向に直交する断面形状は，例えば請求項
２に記載したような「Ｔ」字型，請求項３に記載したよ
うな「エ」字型，請求項４に記載したような溝の断面形
状と同じ形状，などであっても良い。
【００１３】また請求項５の発明は，半導体基板に積層
された酸化膜上にビット線を形成する工程と，キャパシ
タ部を形成する工程を含む半導体メモリの製造方法にお
いて，前記酸化膜上のビット線形成予定領域にビット線
の配線方向に沿って伸びる溝を予め形成する工程と，該
溝に係合させてビット線を形成する工程を含むことを特
徴とする。
された酸化膜上にビット線を形成する工程と，キャパシ
タ部を形成する工程を含む半導体メモリの製造方法にお
いて，前記酸化膜上のビット線形成予定領域にビット線
の配線方向に沿って伸びる溝を予め形成する工程と，該
溝に係合させてビット線を形成する工程を含むことを特
徴とする。
【００１４】この請求項５の製造方法により，酸化膜に
対してビット線がしっかりと固定された，ビット線の移
動の心配のない半導体メモリを製造することができる。
対してビット線がしっかりと固定された，ビット線の移
動の心配のない半導体メモリを製造することができる。
【００１５】この請求項５の製造方法において，例えば
請求項６に記載したように，前記溝を形成する工程が，
前記酸化膜をエッチングする工程を含んでいても良い。
その場合，請求項７に記載したように，前記酸化膜が，
互いにエッチングレートの異なる複数の酸化膜部を積層
させた構成を備え，前記酸化膜をエッチングする工程に
より，溝の内側面に凹凸を形成させるように構成されて
いても良い。また，請求項８に記載したように，ビット
線を形成する工程が，導体を堆積する工程と，該導体を
所望の形状にエッチングする工程を含んでいても良い。
請求項６に記載したように，前記溝を形成する工程が，
前記酸化膜をエッチングする工程を含んでいても良い。
その場合，請求項７に記載したように，前記酸化膜が，
互いにエッチングレートの異なる複数の酸化膜部を積層
させた構成を備え，前記酸化膜をエッチングする工程に
より，溝の内側面に凹凸を形成させるように構成されて
いても良い。また，請求項８に記載したように，ビット
線を形成する工程が，導体を堆積する工程と，該導体を
所望の形状にエッチングする工程を含んでいても良い。
【００１６】
【発明の実施の形態】以下，本発明の好ましい実施の形
態を，スタックト（積層）型のメモリセルに基づいて説
明する。図１，２は，本発明の第１の実施の形態にかか
るメモリセルの製造工程を順を追って示している。な
お，これら図１，２において左側に示した（ａ）は第１
の実施の形態のメモリセルの構成をワード線４の配線方
向に直交する断面で示しており，右側に示した（ｂ）は
同じメモリセルの構成をビット線１０の配線方向に直交
する断面で示している。
態を，スタックト（積層）型のメモリセルに基づいて説
明する。図１，２は，本発明の第１の実施の形態にかか
るメモリセルの製造工程を順を追って示している。な
お，これら図１，２において左側に示した（ａ）は第１
の実施の形態のメモリセルの構成をワード線４の配線方
向に直交する断面で示しており，右側に示した（ｂ）は
同じメモリセルの構成をビット線１０の配線方向に直交
する断面で示している。
【００１７】先ず，図１（１）に示すように，半導体基
板（Ｐ型シリコン基板）１上に選択酸化法を用いて，フ
ィールド酸化膜２を形成し，半導体基板１上にメモリセ
ルを製造するための分離領域を設ける。フィールド酸化
膜２は，半導体基板１の表面を例えば１０００℃，Ｗｅ
ｔ雰囲気で熱酸化し，１０００〜８０００オングストロ
ームの厚さに形成する。また，ゲート酸化膜３を５０〜
２００オングストロームの厚さに熱酸化法で形成した
後，ポリシリコンをＬＰ−ＣＶＤ法で１０００〜３００
０オングストロームの厚さに堆積し，リン等の不純物を
熱拡散で１〜６Ｅ２０ｃｍ-3程度ドープする。更に，そ
の上にＣＶＤ法で酸化膜を１０００〜３０００オングス
トローム成長し，ホトリソ／エッチングにより，酸化膜
とポリシリコンを加工してパターニングすることによ
り，ワード線４を形成する。そして，ＬＰ−ＣＶＤ法に
より酸化膜を５００〜３０００オングストローム成長
し，ＲＩＥ法によりエッチングしてサイドウォール６を
形成する。その後，イオン注入により，リン又はヒ素
（Ａｓ）をエネルギー１０〜１００ＫｅＶで１Ｅ１４〜
１６ｃｍ-2程度ドープして拡散層７を形成する。次に，
常圧ＣＶＤにより，リンやボロンを含んだ第１の酸化膜
（流動性を有する第１の酸化膜）８を３０００〜８００
０オングストローム成長する。
板（Ｐ型シリコン基板）１上に選択酸化法を用いて，フ
ィールド酸化膜２を形成し，半導体基板１上にメモリセ
ルを製造するための分離領域を設ける。フィールド酸化
膜２は，半導体基板１の表面を例えば１０００℃，Ｗｅ
ｔ雰囲気で熱酸化し，１０００〜８０００オングストロ
ームの厚さに形成する。また，ゲート酸化膜３を５０〜
２００オングストロームの厚さに熱酸化法で形成した
後，ポリシリコンをＬＰ−ＣＶＤ法で１０００〜３００
０オングストロームの厚さに堆積し，リン等の不純物を
熱拡散で１〜６Ｅ２０ｃｍ-3程度ドープする。更に，そ
の上にＣＶＤ法で酸化膜を１０００〜３０００オングス
トローム成長し，ホトリソ／エッチングにより，酸化膜
とポリシリコンを加工してパターニングすることによ
り，ワード線４を形成する。そして，ＬＰ−ＣＶＤ法に
より酸化膜を５００〜３０００オングストローム成長
し，ＲＩＥ法によりエッチングしてサイドウォール６を
形成する。その後，イオン注入により，リン又はヒ素
（Ａｓ）をエネルギー１０〜１００ＫｅＶで１Ｅ１４〜
１６ｃｍ-2程度ドープして拡散層７を形成する。次に，
常圧ＣＶＤにより，リンやボロンを含んだ第１の酸化膜
（流動性を有する第１の酸化膜）８を３０００〜８００
０オングストローム成長する。
【００１８】次に，この酸化膜８を８００〜１０００℃
の窒素雰囲気中でリフローを行った後，ＬＰ−ＣＶＤ法
により，エッチングストッパーとなる窒化膜１７を１０
０〜１０００オングストローム成長する。次いで，ＬＰ
−ＣＶＤ法により酸化膜（流動性のない第１の酸化膜）
１８を５００〜１０００オングストローム成長し，ホト
リソ／エッチングによりビットコンタクト９を開口す
る。
の窒素雰囲気中でリフローを行った後，ＬＰ−ＣＶＤ法
により，エッチングストッパーとなる窒化膜１７を１０
０〜１０００オングストローム成長する。次いで，ＬＰ
−ＣＶＤ法により酸化膜（流動性のない第１の酸化膜）
１８を５００〜１０００オングストローム成長し，ホト
リソ／エッチングによりビットコンタクト９を開口す
る。
【００１９】次に，この酸化膜１８上のビット線１０形
成予定領域に，ビット線１０の配線方向に沿って伸びる
溝１９を形成する（この溝１９は，図１（２）の右側に
示した（ｂ）に現れる）。なお，第１の実施の形態で
は，溝１９は，酸化膜１８上のビット線１０の形成予定
領域に溝１９のパターンのマスクを形成し，窒化膜１７
をストッパーとして酸化膜１８をエッチングすることに
よって形成する。
成予定領域に，ビット線１０の配線方向に沿って伸びる
溝１９を形成する（この溝１９は，図１（２）の右側に
示した（ｂ）に現れる）。なお，第１の実施の形態で
は，溝１９は，酸化膜１８上のビット線１０の形成予定
領域に溝１９のパターンのマスクを形成し，窒化膜１７
をストッパーとして酸化膜１８をエッチングすることに
よって形成する。
【００２０】次に，配線材料であるポリシリコンをＣＶ
Ｄ法で５００〜３０００オングストローム堆積し，溝１
９内にもポリシリコンを埋め込む。そして，リン等の不
純物を１〜６Ｅ２０ｃｍ-3程度ドープして導電性を持た
せる。これはイオン注入法でも熱拡散法でもよい。次い
で，ポリシリコン上に溝１９よりも配線幅が太くなるよ
うに配線パターンのマスクを形成し，ポリシリコンをエ
ッチングしてビット線１０を形成する。なお，このマス
クは，溝１９の上方に溝１９よりも幅の広い配線パター
ンを形成させるような形状にする。こうしてホトリソ／
エッチングすることにより，図１（３）の（ｂ）に示し
たように，ビット線１０の配線方向に直交する断面形状
は，「Ｔ」字型となり，ビット線１０の下部１０ａが溝
１９に係合することにより，酸化膜１８に対してビット
線１０はしっかりと固定された状態となる。
Ｄ法で５００〜３０００オングストローム堆積し，溝１
９内にもポリシリコンを埋め込む。そして，リン等の不
純物を１〜６Ｅ２０ｃｍ-3程度ドープして導電性を持た
せる。これはイオン注入法でも熱拡散法でもよい。次い
で，ポリシリコン上に溝１９よりも配線幅が太くなるよ
うに配線パターンのマスクを形成し，ポリシリコンをエ
ッチングしてビット線１０を形成する。なお，このマス
クは，溝１９の上方に溝１９よりも幅の広い配線パター
ンを形成させるような形状にする。こうしてホトリソ／
エッチングすることにより，図１（３）の（ｂ）に示し
たように，ビット線１０の配線方向に直交する断面形状
は，「Ｔ」字型となり，ビット線１０の下部１０ａが溝
１９に係合することにより，酸化膜１８に対してビット
線１０はしっかりと固定された状態となる。
【００２１】次に，図１（４）に示すように，常圧ＣＶ
Ｄによりリンやボロンを含んだ第２の酸化膜（流動性を
有する第２の酸化膜）１１を３０００〜８０００オング
ストローム成長させ，８００〜１０００℃の窒素雰囲気
中でリフローを行った後，ＬＰ−ＣＶＤ法により酸化膜
１２を１０００オングストローム程度成長させる。この
酸化膜１２は，後述する工程で形成させるキャパシタ絶
縁膜１５を薄く形成し，十分なキャパシタ容量を確保す
るために必要な膜である。次いで，ホトリソ／エッチン
グによりセルコンタクト１３を開口する。
Ｄによりリンやボロンを含んだ第２の酸化膜（流動性を
有する第２の酸化膜）１１を３０００〜８０００オング
ストローム成長させ，８００〜１０００℃の窒素雰囲気
中でリフローを行った後，ＬＰ−ＣＶＤ法により酸化膜
１２を１０００オングストローム程度成長させる。この
酸化膜１２は，後述する工程で形成させるキャパシタ絶
縁膜１５を薄く形成し，十分なキャパシタ容量を確保す
るために必要な膜である。次いで，ホトリソ／エッチン
グによりセルコンタクト１３を開口する。
【００２２】次に，図２（５）に示すように，ＬＰ−Ｃ
ＶＤ法で電極材料であるポリシリコンを１０００〜１０
０００オングストローム程度成長し，イオン注入または
熱拡散で１〜６Ｅ２０ｃｍ-3程度のリンをドーピングし
て導電性をもたせる。そして，ホトリソ／エッチングを
行うことによりストレージ電極１４が形成される。次
に，ＬＰ−ＣＶＤ法によりキャパシタ絶縁膜１５となる
窒化膜を４０〜６０オングストローム程度成長させる。
このキャパシタ絶縁膜１５を薄く形成し，十分なキャパ
シタ容量を確保する。更に，電極材料であるポリシリコ
ンを形成し，不純物を１〜６Ｅ２０ｃｍ-3程度ドーピン
グして導電性をもたせ，ホトリソ／エッチングによりセ
ルプレート電極１６を形成する。これにより，第１の実
施の形態にかかる半導体メモリのメモリセルＡ1が製造
される。
ＶＤ法で電極材料であるポリシリコンを１０００〜１０
０００オングストローム程度成長し，イオン注入または
熱拡散で１〜６Ｅ２０ｃｍ-3程度のリンをドーピングし
て導電性をもたせる。そして，ホトリソ／エッチングを
行うことによりストレージ電極１４が形成される。次
に，ＬＰ−ＣＶＤ法によりキャパシタ絶縁膜１５となる
窒化膜を４０〜６０オングストローム程度成長させる。
このキャパシタ絶縁膜１５を薄く形成し，十分なキャパ
シタ容量を確保する。更に，電極材料であるポリシリコ
ンを形成し，不純物を１〜６Ｅ２０ｃｍ-3程度ドーピン
グして導電性をもたせ，ホトリソ／エッチングによりセ
ルプレート電極１６を形成する。これにより，第１の実
施の形態にかかる半導体メモリのメモリセルＡ1が製造
される。
【００２３】以上のように製造されたメモリセルＡ
1は，半導体基板１の表面にはフィールド酸化膜２が形
成され，隣接する他のセルと電気的に分離された状態に
なっている。ワード線４はゲート酸化膜３を介して配置
されている。ワード線４（トランジスタ）の両サイドに
拡散層７があり，ビットコンタクト９を介してビット線
１０は一方の拡散層７に接続されている。ワード線４と
ビット線１０は酸化膜８，１７，１８により電気的に分
離されている。ビット線１０は，その配線方向に垂直な
断面形状が「Ｔ」字型を有し，ビット線１０の下部１０
ａは酸化膜１８に形成された溝１９に係合した状態とな
っている。ストレージ電極１４は，セルコンタクト１３
を介して他方の拡散層７に接続されている。ストレージ
電極１４は薄い絶縁膜１５を介してセルプレート電極１
６との間に容量を形成している。
1は，半導体基板１の表面にはフィールド酸化膜２が形
成され，隣接する他のセルと電気的に分離された状態に
なっている。ワード線４はゲート酸化膜３を介して配置
されている。ワード線４（トランジスタ）の両サイドに
拡散層７があり，ビットコンタクト９を介してビット線
１０は一方の拡散層７に接続されている。ワード線４と
ビット線１０は酸化膜８，１７，１８により電気的に分
離されている。ビット線１０は，その配線方向に垂直な
断面形状が「Ｔ」字型を有し，ビット線１０の下部１０
ａは酸化膜１８に形成された溝１９に係合した状態とな
っている。ストレージ電極１４は，セルコンタクト１３
を介して他方の拡散層７に接続されている。ストレージ
電極１４は薄い絶縁膜１５を介してセルプレート電極１
６との間に容量を形成している。
【００２４】この第１の実施の形態にかかる半導体メモ
リにあっては，「Ｔ」字型を有するビット線１０の下部
１０ａが酸化膜１８に形成された溝１９に係合した構成
になっているので，酸化膜１８に対してビット線１０は
しっかりと固定された状態となる。このため，第２の酸
化膜１１を８００〜１０００℃の窒素雰囲気中でリフロ
ーなどする際に，熱応力によってビット線１０の側面に
応力が加わっても，ビット線１０は移動しない。
リにあっては，「Ｔ」字型を有するビット線１０の下部
１０ａが酸化膜１８に形成された溝１９に係合した構成
になっているので，酸化膜１８に対してビット線１０は
しっかりと固定された状態となる。このため，第２の酸
化膜１１を８００〜１０００℃の窒素雰囲気中でリフロ
ーなどする際に，熱応力によってビット線１０の側面に
応力が加わっても，ビット線１０は移動しない。
【００２５】次に，図３，４は，本発明の第２の実施の
形態にかかるメモリセルの製造工程を順を追って示して
いる。なお，これら図３，４においても左側に示した
（ａ）は第２の実施の形態のメモリセルの構成をワード
線２４の配線方向に直交する断面で示しており，右側に
示した（ｂ）は同じメモリセルの構成をビット線３０の
配線方向に直交する断面で示している。
形態にかかるメモリセルの製造工程を順を追って示して
いる。なお，これら図３，４においても左側に示した
（ａ）は第２の実施の形態のメモリセルの構成をワード
線２４の配線方向に直交する断面で示しており，右側に
示した（ｂ）は同じメモリセルの構成をビット線３０の
配線方向に直交する断面で示している。
【００２６】先ず，図３（１）に示すように，半導体基
板２１上にフィールド酸化膜２２を形成してメモリセル
の分離領域を設け，ゲート酸化膜２３を形成する。その
後，ポリシリコンを堆積して不純物ドープし，ホトリソ
／エッチングによりワード線２４を形成する。そして，
サイドウォール２６を形成する。その後，拡散層２７を
形成し，第１の酸化膜（流動性を有する第１の酸化膜）
２８を成長する。なお，ここまでの工程は，先に図１，
２で説明した第１の実施の形態と同様である。
板２１上にフィールド酸化膜２２を形成してメモリセル
の分離領域を設け，ゲート酸化膜２３を形成する。その
後，ポリシリコンを堆積して不純物ドープし，ホトリソ
／エッチングによりワード線２４を形成する。そして，
サイドウォール２６を形成する。その後，拡散層２７を
形成し，第１の酸化膜（流動性を有する第１の酸化膜）
２８を成長する。なお，ここまでの工程は，先に図１，
２で説明した第１の実施の形態と同様である。
【００２７】次に，この酸化膜２８を８００〜１０００
℃，窒素雰囲気中でリフローを行った後，ＬＰ−ＣＶＤ
法により，窒化膜３７を１００〜１０００オングストロ
ーム成長する。次に，この第２の実施の形態において
は，ＣＶＤ法によりＳＰＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉ
ｃａｔｅ−Ｇｌａｓｓ）酸化膜４０を５００〜１０００
オングストローム成長し，さらにＬＰ−ＣＶＤ法により
ＳＰＧ酸化膜４０とエッチングレートの異なるＮＳＧ酸
化膜３８を５００〜１０００オングストローム成長させ
る。その後，ホトリソ／エッチングによりビットコンタ
クト２９を開口する。
℃，窒素雰囲気中でリフローを行った後，ＬＰ−ＣＶＤ
法により，窒化膜３７を１００〜１０００オングストロ
ーム成長する。次に，この第２の実施の形態において
は，ＣＶＤ法によりＳＰＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉ
ｃａｔｅ−Ｇｌａｓｓ）酸化膜４０を５００〜１０００
オングストローム成長し，さらにＬＰ−ＣＶＤ法により
ＳＰＧ酸化膜４０とエッチングレートの異なるＮＳＧ酸
化膜３８を５００〜１０００オングストローム成長させ
る。その後，ホトリソ／エッチングによりビットコンタ
クト２９を開口する。
【００２８】次に，図３（２）に示すように，これら酸
化膜３８，４０上のビット線３０形成予定領域に，ビッ
ト線３０の配線方向に沿って伸びる溝３９を形成する
（この溝３９は，図３（２）の右側に示した（ｂ）に現
れる）。なお，第２の実施の形態では，溝３９は，ＮＳ
Ｇ酸化膜３８上のビット線３０の形成予定領域に溝３９
のパターンのマスクを形成し，窒化膜３７をストッパー
として酸化膜３８，４０を例えば希フッ酸などを用いて
ウェットエッチングすることによって形成する。このよ
うに希フッ酸などを用いたウエットエッチングを行うこ
とにより，ＰＳＧ酸化膜４０とＮＳＧ酸化膜３８のエッ
チングレートの違いにより，ＰＳＧ酸化膜４０がＮＳＧ
酸化膜３８よりも多くエッチングされることとなる。こ
れにより，図３（２）の（ｂ）に示したように，溝３９
の溝３９の内側面に凹凸が形成され，溝３９の幅が下部
で広く，上部で狭い形状となる。
化膜３８，４０上のビット線３０形成予定領域に，ビッ
ト線３０の配線方向に沿って伸びる溝３９を形成する
（この溝３９は，図３（２）の右側に示した（ｂ）に現
れる）。なお，第２の実施の形態では，溝３９は，ＮＳ
Ｇ酸化膜３８上のビット線３０の形成予定領域に溝３９
のパターンのマスクを形成し，窒化膜３７をストッパー
として酸化膜３８，４０を例えば希フッ酸などを用いて
ウェットエッチングすることによって形成する。このよ
うに希フッ酸などを用いたウエットエッチングを行うこ
とにより，ＰＳＧ酸化膜４０とＮＳＧ酸化膜３８のエッ
チングレートの違いにより，ＰＳＧ酸化膜４０がＮＳＧ
酸化膜３８よりも多くエッチングされることとなる。こ
れにより，図３（２）の（ｂ）に示したように，溝３９
の溝３９の内側面に凹凸が形成され，溝３９の幅が下部
で広く，上部で狭い形状となる。
【００２９】次に，配線材料であるポリシリコンをＣＶ
Ｄ法で５００〜３０００オングストローム堆積し，溝３
９内にもポリシリコンを埋め込む。そして，リン等の不
純物を１〜６Ｅ２０ｃｍ-3程度ドープして導電性を持た
せる。これはイオン注入法でも熱拡散法でもよい。次い
で，ポリシリコン上に溝３９の上部の幅よりも配線幅が
太くなるように配線パターンのマスクを形成し，ポリシ
リコンをエッチングしてビット線３０を形成する。これ
により，図３（３）の（ｂ）に示したように，ビット線
３０の配線方向に直交する断面形状は，「エ」字型とな
り，ビット線３０の下部３０ａが溝３９に係合すること
により，酸化膜３８，４０に対してビット線３０はしっ
かりと固定された状態となる。なお，この第２の実施の
形態では，先に説明したように，溝３９の溝３９の内側
面が下部で広く，上部で狭いに凹凸形状となっているの
で，第１の実施の形態に比べてビット線３０の下部３０
ａと酸化膜３８，４０の接触面積が広く，ビット線３０
は酸化膜３８，４０に対して更にしっかりと固定され
る。
Ｄ法で５００〜３０００オングストローム堆積し，溝３
９内にもポリシリコンを埋め込む。そして，リン等の不
純物を１〜６Ｅ２０ｃｍ-3程度ドープして導電性を持た
せる。これはイオン注入法でも熱拡散法でもよい。次い
で，ポリシリコン上に溝３９の上部の幅よりも配線幅が
太くなるように配線パターンのマスクを形成し，ポリシ
リコンをエッチングしてビット線３０を形成する。これ
により，図３（３）の（ｂ）に示したように，ビット線
３０の配線方向に直交する断面形状は，「エ」字型とな
り，ビット線３０の下部３０ａが溝３９に係合すること
により，酸化膜３８，４０に対してビット線３０はしっ
かりと固定された状態となる。なお，この第２の実施の
形態では，先に説明したように，溝３９の溝３９の内側
面が下部で広く，上部で狭いに凹凸形状となっているの
で，第１の実施の形態に比べてビット線３０の下部３０
ａと酸化膜３８，４０の接触面積が広く，ビット線３０
は酸化膜３８，４０に対して更にしっかりと固定され
る。
【００３０】次に，図３（４）に示すように，常圧ＣＶ
Ｄによりリンやボロンを含んだ第２の酸化膜３１を３０
００〜８０００オングストローム成長させ，８００〜１
０００℃の窒素雰囲気中でリフローを行った後，ＬＰ−
ＣＶＤ法により酸化膜３２を１０００オングストローム
程度成長する。この酸化膜３２は，後述する工程で形成
させるキャパシタ絶縁膜３５を薄く形成し，十分なキャ
パシタ容量を確保するために必要な膜である。次いで，
ホトリソ／エッチングによりセルコンタクト３３を開口
する。
Ｄによりリンやボロンを含んだ第２の酸化膜３１を３０
００〜８０００オングストローム成長させ，８００〜１
０００℃の窒素雰囲気中でリフローを行った後，ＬＰ−
ＣＶＤ法により酸化膜３２を１０００オングストローム
程度成長する。この酸化膜３２は，後述する工程で形成
させるキャパシタ絶縁膜３５を薄く形成し，十分なキャ
パシタ容量を確保するために必要な膜である。次いで，
ホトリソ／エッチングによりセルコンタクト３３を開口
する。
【００３１】次に，図４（５）に示すように，ＬＰ−Ｃ
ＶＤ法で電極材料であるポリシリコンを１０００〜１０
０００オングストローム程度成長し，イオン注入または
熱拡散で１〜６Ｅ２０ｃｍ-3程度のリンをドーピングし
導電性をもたせる。そして，ホトリソ／エッチングを行
うことによりストレージ電極３４が形成される。次に，
ＬＰ−ＣＶＤ法によりキャパシタ絶縁膜３５となる窒化
膜を４０〜６０オングストローム程度成長させる。更
に，電極材料であるポリシリコンを形成し，不純物を１
〜６Ｅ２０ｃｍ-3程度ドーピングして導電性をもたせ，
ホトリソ／エッチングによりセルプレート電極３６を形
成する。これにより，第２の実施の形態にかかる半導体
メモリのメモリセルＡ２が製造される。
ＶＤ法で電極材料であるポリシリコンを１０００〜１０
０００オングストローム程度成長し，イオン注入または
熱拡散で１〜６Ｅ２０ｃｍ-3程度のリンをドーピングし
導電性をもたせる。そして，ホトリソ／エッチングを行
うことによりストレージ電極３４が形成される。次に，
ＬＰ−ＣＶＤ法によりキャパシタ絶縁膜３５となる窒化
膜を４０〜６０オングストローム程度成長させる。更
に，電極材料であるポリシリコンを形成し，不純物を１
〜６Ｅ２０ｃｍ-3程度ドーピングして導電性をもたせ，
ホトリソ／エッチングによりセルプレート電極３６を形
成する。これにより，第２の実施の形態にかかる半導体
メモリのメモリセルＡ２が製造される。
【００３２】以上のように製造されたメモリセルＡ
2は，半導体基板２１上にフィールド酸化膜２２が形成
され，隣接する他のセルと電気的に分離された状態にな
っている。ワード線２４はゲート酸化膜２３を介して配
置されている。ワード線２４（トランジスタ）の両サイ
ドに拡散層２７があり，ビットコンタクト２９を介して
ビット線３０は一方の拡散層２７に接続される。ワード
線２４とビット線３０は絶縁膜２８，３７，３８により
電気的に分離されている。ビット線３０は，その配線方
向に垂直な断面形状が「エ」字型を有し，ビット線３０
の下部３０ａは酸化膜３８，４０に形成された溝３９に
係合した状態となっている。ストレージ電極３４はセル
コンタクト３３を介して他方の拡散層２７に接続されて
いる。ストレージ電極３４は，薄い絶縁膜３５を介して
セルプレート３６との間に容量を形成している。
2は，半導体基板２１上にフィールド酸化膜２２が形成
され，隣接する他のセルと電気的に分離された状態にな
っている。ワード線２４はゲート酸化膜２３を介して配
置されている。ワード線２４（トランジスタ）の両サイ
ドに拡散層２７があり，ビットコンタクト２９を介して
ビット線３０は一方の拡散層２７に接続される。ワード
線２４とビット線３０は絶縁膜２８，３７，３８により
電気的に分離されている。ビット線３０は，その配線方
向に垂直な断面形状が「エ」字型を有し，ビット線３０
の下部３０ａは酸化膜３８，４０に形成された溝３９に
係合した状態となっている。ストレージ電極３４はセル
コンタクト３３を介して他方の拡散層２７に接続されて
いる。ストレージ電極３４は，薄い絶縁膜３５を介して
セルプレート３６との間に容量を形成している。
【００３３】この第２の実施の形態にかかる半導体メモ
リにあっては，「エ」字型を有するビット線３０の下部
３０ａが酸化膜３８，４０に形成された溝３９に係合し
ており，溝３９の溝３９の内側面が下部で広く，上部で
狭いに凹凸形状となっているので，第１の実施の形態に
比べてビット線３０の下部３０ａと酸化膜３８，４０の
接触面積が広く，ビット線３０は酸化膜３８，４０に対
して更にしっかりと固定される。このため，第２の酸化
膜３１を８００〜１０００℃の窒素雰囲気中でリフロー
などする際にも，ビット線３０の移動をより確実に抑止
できる。
リにあっては，「エ」字型を有するビット線３０の下部
３０ａが酸化膜３８，４０に形成された溝３９に係合し
ており，溝３９の溝３９の内側面が下部で広く，上部で
狭いに凹凸形状となっているので，第１の実施の形態に
比べてビット線３０の下部３０ａと酸化膜３８，４０の
接触面積が広く，ビット線３０は酸化膜３８，４０に対
して更にしっかりと固定される。このため，第２の酸化
膜３１を８００〜１０００℃の窒素雰囲気中でリフロー
などする際にも，ビット線３０の移動をより確実に抑止
できる。
【００３４】次に，図５，６は，本発明の第２の実施の
形態にかかるメモリセルの製造工程を順を追って示して
いる。なお，これら図５，６においても左側に示した
（ａ）は第３の実施の形態のメモリセルの構成をワード
線４４の配線方向に直交する断面で示しており，右側に
示した（ｂ）は同じメモリセルの構成をビット線５０の
配線方向に直交する断面で示している。
形態にかかるメモリセルの製造工程を順を追って示して
いる。なお，これら図５，６においても左側に示した
（ａ）は第３の実施の形態のメモリセルの構成をワード
線４４の配線方向に直交する断面で示しており，右側に
示した（ｂ）は同じメモリセルの構成をビット線５０の
配線方向に直交する断面で示している。
【００３５】先ず，図５（１）に示すように，半導体基
板４１上にフィールド酸化膜４２を形成してメモリセル
の分離領域を設け，ゲート酸化膜４３を形成する。その
後，ポリシリコンを堆積して不純物ドープし，ホトリソ
／エッチングによりワード線４４を形成する。そして，
サイドウォール４６を形成する。その後，拡散層４７を
形成し，第１の酸化膜（流動性を有する第１の酸化膜）
４８を成長する。なお，ここまでの工程は，先に図１，
２で説明した第１の実施の形態と同様である。
板４１上にフィールド酸化膜４２を形成してメモリセル
の分離領域を設け，ゲート酸化膜４３を形成する。その
後，ポリシリコンを堆積して不純物ドープし，ホトリソ
／エッチングによりワード線４４を形成する。そして，
サイドウォール４６を形成する。その後，拡散層４７を
形成し，第１の酸化膜（流動性を有する第１の酸化膜）
４８を成長する。なお，ここまでの工程は，先に図１，
２で説明した第１の実施の形態と同様である。
【００３６】次に，この酸化膜８を８００〜１０００℃
の窒素雰囲気中でリフローを行った後，ＬＰ−ＣＶＤ法
により，エッチングストッパーとなる窒化膜５７を１０
０〜１０００オングストローム成長する。次いで，ＬＰ
−ＣＶＤ法によりＮＳＧ酸化膜５８を５００〜１０００
オングストローム成長させる。その後，ホトリソ／エッ
チングによりビットコンタクト４９を開口する。
の窒素雰囲気中でリフローを行った後，ＬＰ−ＣＶＤ法
により，エッチングストッパーとなる窒化膜５７を１０
０〜１０００オングストローム成長する。次いで，ＬＰ
−ＣＶＤ法によりＮＳＧ酸化膜５８を５００〜１０００
オングストローム成長させる。その後，ホトリソ／エッ
チングによりビットコンタクト４９を開口する。
【００３７】次に，図５（２）に示すように，この酸化
膜５８上のビット線５０形成予定領域に，ビット線５０
の配線方向に沿って伸びる溝５９を形成する（この溝５
９は，図５（２）の右側に示した（ｂ）に現れる）。な
お，第３の実施の形態では，溝５９は，第１の実施の形
態と同様に，酸化膜５８上のビット線５０の形成予定領
域に溝５９のパターンのマスクを形成し，窒化膜５７を
ストッパーとして酸化膜５８をエッチングすることによ
って形成する。
膜５８上のビット線５０形成予定領域に，ビット線５０
の配線方向に沿って伸びる溝５９を形成する（この溝５
９は，図５（２）の右側に示した（ｂ）に現れる）。な
お，第３の実施の形態では，溝５９は，第１の実施の形
態と同様に，酸化膜５８上のビット線５０の形成予定領
域に溝５９のパターンのマスクを形成し，窒化膜５７を
ストッパーとして酸化膜５８をエッチングすることによ
って形成する。
【００３８】次に，配線材料であるポリシリコンをＣＶ
Ｄ法で５００〜３０００オングストローム堆積し，溝５
９内にもポリシリコンを埋め込む。そして，リン等の不
純物を１〜６Ｅ２０ｃｍ-3程度ドープして導電性を持た
せる。これはイオン注入法でも熱拡散法でもよい。次い
で，ポリシリコンをエッチバックし，酸化膜５８を露出
させる。これにより，図５（３）の（ｂ）に示されるよ
うに，酸化膜５８の溝５９内に埋め込まれたような断面
形状をもったビット線５０を形成することができる。な
お，この第３の実施の形態では，ビット線５０を形成す
る際に，配線パターンのマスクを形成する必要がない。
Ｄ法で５００〜３０００オングストローム堆積し，溝５
９内にもポリシリコンを埋め込む。そして，リン等の不
純物を１〜６Ｅ２０ｃｍ-3程度ドープして導電性を持た
せる。これはイオン注入法でも熱拡散法でもよい。次い
で，ポリシリコンをエッチバックし，酸化膜５８を露出
させる。これにより，図５（３）の（ｂ）に示されるよ
うに，酸化膜５８の溝５９内に埋め込まれたような断面
形状をもったビット線５０を形成することができる。な
お，この第３の実施の形態では，ビット線５０を形成す
る際に，配線パターンのマスクを形成する必要がない。
【００３９】次に，図５（４）に示すように，常圧ＣＶ
Ｄによりリンやボロンを含んだ第２の酸化膜５１を３０
００〜８０００オングストローム成長させ，８００〜１
０００℃の窒素雰囲気中でリフローを行った後，ＬＰ−
ＣＶＤ法により酸化膜５２を１０００オングストローム
程度成長する。この酸化膜５２は，後述する工程で形成
させるキャパシタ絶縁膜５５を薄く形成し，十分なキャ
パシタ容量を確保するために必要な膜である。次いで，
ホトリソ／エッチングによりセルコンタクト５３を開口
する。
Ｄによりリンやボロンを含んだ第２の酸化膜５１を３０
００〜８０００オングストローム成長させ，８００〜１
０００℃の窒素雰囲気中でリフローを行った後，ＬＰ−
ＣＶＤ法により酸化膜５２を１０００オングストローム
程度成長する。この酸化膜５２は，後述する工程で形成
させるキャパシタ絶縁膜５５を薄く形成し，十分なキャ
パシタ容量を確保するために必要な膜である。次いで，
ホトリソ／エッチングによりセルコンタクト５３を開口
する。
【００４０】次に，図６（５）に示すように，ＬＰ−Ｃ
ＶＤ法で電極材料であるポリシリコンを１０００〜１０
０００オングストローム程度成長し，イオン注入または
熱拡散で１〜６Ｅ２０ｃｍ-3程度のリンをドーピングし
導電性をもたせる。そして，ホトリソ／エッチングを行
うことによりストレージ電極５４が形成される。次に，
図６（６）に示すように，ＬＰ−ＣＶＤ法によりキャパ
シタ絶縁膜５５となる窒化膜を４０〜６０オングストロ
ーム程度成長させる。更に，電極材料であるポリシリコ
ンを形成し，不純物を１〜６Ｅ２０ｃｍ-3程度ドーピン
グして導電性をもたせ，ホトリソ／エッチングによりセ
ルプレート電極５６を形成する。これにより，第３の実
施の形態にかかる半導体メモリのメモリセルＡ３が製造
される。
ＶＤ法で電極材料であるポリシリコンを１０００〜１０
０００オングストローム程度成長し，イオン注入または
熱拡散で１〜６Ｅ２０ｃｍ-3程度のリンをドーピングし
導電性をもたせる。そして，ホトリソ／エッチングを行
うことによりストレージ電極５４が形成される。次に，
図６（６）に示すように，ＬＰ−ＣＶＤ法によりキャパ
シタ絶縁膜５５となる窒化膜を４０〜６０オングストロ
ーム程度成長させる。更に，電極材料であるポリシリコ
ンを形成し，不純物を１〜６Ｅ２０ｃｍ-3程度ドーピン
グして導電性をもたせ，ホトリソ／エッチングによりセ
ルプレート電極５６を形成する。これにより，第３の実
施の形態にかかる半導体メモリのメモリセルＡ３が製造
される。
【００４１】以上のように製造されたメモリセルＡ
3は，図６（６）に示すように，半導体基板４１上にフ
ィールド酸化膜４２が形成され，隣接する他のセルと電
気的に分離された状態になっている。ワード線４４はゲ
ート酸化膜４３を介して配置されている。ワード線４４
（トランジスタ）の両サイドに拡散層４７があり，ビッ
トコンタクト５９を介してビット線５０は一方の拡散層
４７に接続される。ワード線４４とビット線５０は絶縁
膜４８，４７，５８により電気的に分離されている。ビ
ット線５０は，その配線方向に垂直な断面形状が酸化膜
５８の溝５９内に埋め込まれたような形状を有する。ス
トレージ電極５４はセルコンタクト５３を介して他方の
拡散層４７に接続されている。ストレージ電極５４は，
薄い絶縁膜５５を介してセルプレート５６との間に容量
を形成している。
3は，図６（６）に示すように，半導体基板４１上にフ
ィールド酸化膜４２が形成され，隣接する他のセルと電
気的に分離された状態になっている。ワード線４４はゲ
ート酸化膜４３を介して配置されている。ワード線４４
（トランジスタ）の両サイドに拡散層４７があり，ビッ
トコンタクト５９を介してビット線５０は一方の拡散層
４７に接続される。ワード線４４とビット線５０は絶縁
膜４８，４７，５８により電気的に分離されている。ビ
ット線５０は，その配線方向に垂直な断面形状が酸化膜
５８の溝５９内に埋め込まれたような形状を有する。ス
トレージ電極５４はセルコンタクト５３を介して他方の
拡散層４７に接続されている。ストレージ電極５４は，
薄い絶縁膜５５を介してセルプレート５６との間に容量
を形成している。
【００４２】この第３の実施の形態にかかる半導体メモ
リにあっては，ビット線５０が酸化膜５８の溝５９内に
埋め込まれた形状を有しており，第１，２の実施の形態
と同様に，ビット線５０は酸化膜５８に対して固定され
るので，第２の酸化膜５１を８００〜１０００℃の窒素
雰囲気中でリフローなどする際にも，ビット線５０の移
動を押さえることができる。更に，この第３の実施の形
態では，ビット線５０を形成する際に，配線パターンの
マスクを形成する必要がなくホトリソ工程を省略でき，
第１，２の実施の形態に比べて，製造工程が少なくて済
む。
リにあっては，ビット線５０が酸化膜５８の溝５９内に
埋め込まれた形状を有しており，第１，２の実施の形態
と同様に，ビット線５０は酸化膜５８に対して固定され
るので，第２の酸化膜５１を８００〜１０００℃の窒素
雰囲気中でリフローなどする際にも，ビット線５０の移
動を押さえることができる。更に，この第３の実施の形
態では，ビット線５０を形成する際に，配線パターンの
マスクを形成する必要がなくホトリソ工程を省略でき，
第１，２の実施の形態に比べて，製造工程が少なくて済
む。
【００４３】以上，本発明の好ましい実施の形態を説明
したが，本発明は以上の形態に限定されない。当業者で
あれば，特許請求の範囲に記載された技術的思想の範疇
内において各種の変更例，修正例に想到し得ることは明
らかであり，それらも当然に本発明の技術的範囲に含ま
れる。
したが，本発明は以上の形態に限定されない。当業者で
あれば，特許請求の範囲に記載された技術的思想の範疇
内において各種の変更例，修正例に想到し得ることは明
らかであり，それらも当然に本発明の技術的範囲に含ま
れる。
【００４４】
【発明の効果】本発明によれば，酸化膜に対してビット
線がしっかりと固定されているので，ビット線の側面に
応力が加わってもビット線は移動しない。このように，
ビット線を流動性のない酸化膜で固定しているので，ビ
ット線上に流動性を有する膜を配した場合でも，キャパ
シタ形成工程などにおいて熱処理を行なった際に，ビッ
ト線の移動がないので，高歩留まりが得られる。
線がしっかりと固定されているので，ビット線の側面に
応力が加わってもビット線は移動しない。このように，
ビット線を流動性のない酸化膜で固定しているので，ビ
ット線上に流動性を有する膜を配した場合でも，キャパ
シタ形成工程などにおいて熱処理を行なった際に，ビッ
ト線の移動がないので，高歩留まりが得られる。
【００４５】また本発明によれば，キャパシタ絶縁膜を
薄くできるので，従来に比べてキャパシタ容量が飛躍的
に大きいメモリセルを形成できる。例えば６４ＭｂＤＲ
ＡＭを例として具体的な効果を説明すると次のようにな
る。６４ＭｂＤＲＡＭのセルサイズを１．５２×０．８
ｕｍ2とすると，ストレージ電極のサイズは１．２×
０．５２ｕｍ2である。キャパシタ絶縁膜の実効的な膜
厚を７０オングストロームとすると，従来のメモリセル
の容量Ｃ１は，Ｃ１＝３．９×８．８５４Ｅ−１４×
２．７３０Ｅ−８／７０Ｅ−８＝１．３４６Ｅ−１５
［Ｆ］＝１３．４６［ｆＦ］となる。本発明によれば，
キャパシタ絶縁膜の膜厚を薄く形成することが可能にな
るので，キャパシタ絶縁膜の実効的な膜厚を５０オング
ストロームとすると，その容量Ｃ２は，Ｃ２＝３．９×
８．８５４Ｅ−１４×２．７３０Ｅ−８／５０Ｅ−８＝
１．８８４Ｅ−１４［Ｆ］＝１８．８［ｆＦ］となる。
従って，従来例に比べて約４０％の容量増加を達成でき
る。
薄くできるので，従来に比べてキャパシタ容量が飛躍的
に大きいメモリセルを形成できる。例えば６４ＭｂＤＲ
ＡＭを例として具体的な効果を説明すると次のようにな
る。６４ＭｂＤＲＡＭのセルサイズを１．５２×０．８
ｕｍ2とすると，ストレージ電極のサイズは１．２×
０．５２ｕｍ2である。キャパシタ絶縁膜の実効的な膜
厚を７０オングストロームとすると，従来のメモリセル
の容量Ｃ１は，Ｃ１＝３．９×８．８５４Ｅ−１４×
２．７３０Ｅ−８／７０Ｅ−８＝１．３４６Ｅ−１５
［Ｆ］＝１３．４６［ｆＦ］となる。本発明によれば，
キャパシタ絶縁膜の膜厚を薄く形成することが可能にな
るので，キャパシタ絶縁膜の実効的な膜厚を５０オング
ストロームとすると，その容量Ｃ２は，Ｃ２＝３．９×
８．８５４Ｅ−１４×２．７３０Ｅ−８／５０Ｅ−８＝
１．８８４Ｅ−１４［Ｆ］＝１８．８［ｆＦ］となる。
従って，従来例に比べて約４０％の容量増加を達成でき
る。
【図１】本発明の第１の実施の形態にかかるメモリセル
の製造方法の説明図である。
の製造方法の説明図である。
【図２】本発明の第１の実施の形態にかかるメモリセル
の製造方法の説明図である。
の製造方法の説明図である。
【図３】本発明の第２の実施の形態にかかるメモリセル
の製造方法の説明図である。
の製造方法の説明図である。
【図４】本発明の第２の実施の形態にかかるメモリセル
の製造方法の説明図である。
の製造方法の説明図である。
【図５】本発明の第３の実施の形態にかかるメモリセル
の製造方法の説明図である。
の製造方法の説明図である。
【図６】本発明の第３の実施の形態にかかるメモリセル
の製造方法の説明図である。
の製造方法の説明図である。
【図７】従来のメモリセルの製造方法の説明図である。
【図８】従来のメモリセルの製造方法の説明図である。
１ 半導体基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ワード線 ７ 拡散層 １０ ビット線 １８ 酸化膜 １９ 溝
Claims (8)
- 【請求項１】 半導体基板の表面に形成されたメモリセ
ルにデータを入出力させるためのビット線を備えた半導
体メモリにおいて，前記ビット線の配線方向に沿って伸
びる溝が半導体基板に積層された酸化膜に形成され，該
溝に係合させてビット線が配置されていることを特徴と
する半導体メモリ。 - 【請求項２】 前記ビット線の配線方向に直交する断面
形状が，「Ｔ」字型であることを特徴とする請求項１に
記載の半導体装置。 - 【請求項３】 前記ビット線の配線方向に直交する断面
形状が，「エ」字型であることを特徴とする請求項１に
記載の半導体装置。 - 【請求項４】 前記ビット線の配線方向に直交する断面
形状が，前記溝の断面形状と同じ形状であることを特徴
とする請求項１に記載の半導体装置。 - 【請求項５】 半導体基板に積層された酸化膜上にビッ
ト線を形成する工程と，キャパシタ部を形成する工程を
含む半導体メモリの製造方法において，前記酸化膜上の
ビット線形成予定領域にビット線の配線方向に沿って伸
びる溝を予め形成する工程と，該溝に係合させてビット
線を形成する工程を含むことを特徴とする半導体メモリ
の製造方法。 - 【請求項６】 前記溝を形成する工程が，前記酸化膜を
エッチングする工程を含むことを特徴とする請求項５に
記載の半導体メモリの製造方法。 - 【請求項７】 前記酸化膜が，互いにエッチングレート
の異なる複数の酸化膜部を積層させた構成を備え，前記
酸化膜をエッチングする工程により，溝の内側面に凹凸
を形成させることを特徴とする請求項６に記載の半導体
メモリの製造方法。 - 【請求項８】 ビット線を形成する工程が，導体を堆積
する工程と，該導体を所望の形状にエッチングする工程
を含むことを特徴とする請求項５，６又は７のいずれか
に記載の半導体メモリの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9249344A JPH1174480A (ja) | 1997-08-29 | 1997-08-29 | 半導体メモリ及びその製造方法 |
| US09/135,650 US6049102A (en) | 1997-08-29 | 1998-08-18 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9249344A JPH1174480A (ja) | 1997-08-29 | 1997-08-29 | 半導体メモリ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174480A true JPH1174480A (ja) | 1999-03-16 |
Family
ID=17191637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9249344A Withdrawn JPH1174480A (ja) | 1997-08-29 | 1997-08-29 | 半導体メモリ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6049102A (ja) |
| JP (1) | JPH1174480A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100322884B1 (ko) * | 1999-07-01 | 2002-02-08 | 박종섭 | 반도체 소자의 전도 배선 제조방법 |
| US7126650B2 (en) | 2002-03-29 | 2006-10-24 | Matsushita Electric Industrial Co., Ltd. | Illumination unit and liquid crystal display apparatus comprising same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI774007B (zh) * | 2020-06-16 | 2022-08-11 | 華邦電子股份有限公司 | 圖案化的方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7700879A (nl) * | 1977-01-28 | 1978-08-01 | Philips Nv | Halfgeleiderinrichting. |
| JP2584986B2 (ja) * | 1987-03-10 | 1997-02-26 | 三菱電機株式会社 | 半導体装置の配線構造 |
| KR960001601B1 (ko) * | 1992-01-23 | 1996-02-02 | 삼성전자주식회사 | 반도체 장치의 접촉구 매몰방법 및 구조 |
| US5384287A (en) * | 1991-12-13 | 1995-01-24 | Nec Corporation | Method of forming a semiconductor device having self-aligned contact holes |
| JPH05308056A (ja) * | 1992-04-30 | 1993-11-19 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP3033376B2 (ja) * | 1993-01-22 | 2000-04-17 | 株式会社デンソー | 半導体装置の製造方法 |
| JP2560625B2 (ja) * | 1993-10-29 | 1996-12-04 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JPH07202017A (ja) * | 1993-12-28 | 1995-08-04 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| US5659201A (en) * | 1995-06-05 | 1997-08-19 | Advanced Micro Devices, Inc. | High conductivity interconnection line |
-
1997
- 1997-08-29 JP JP9249344A patent/JPH1174480A/ja not_active Withdrawn
-
1998
- 1998-08-18 US US09/135,650 patent/US6049102A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100322884B1 (ko) * | 1999-07-01 | 2002-02-08 | 박종섭 | 반도체 소자의 전도 배선 제조방법 |
| US7126650B2 (en) | 2002-03-29 | 2006-10-24 | Matsushita Electric Industrial Co., Ltd. | Illumination unit and liquid crystal display apparatus comprising same |
Also Published As
| Publication number | Publication date |
|---|---|
| US6049102A (en) | 2000-04-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041102 |