JPH1174348A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH1174348A JPH1174348A JP21765697A JP21765697A JPH1174348A JP H1174348 A JPH1174348 A JP H1174348A JP 21765697 A JP21765697 A JP 21765697A JP 21765697 A JP21765697 A JP 21765697A JP H1174348 A JPH1174348 A JP H1174348A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- insulating film
- dielectric constant
- film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 低比誘電率物質を配線間絶縁膜として用いた
半導体装置が配線の腐食や信頼性が十分でないといった
問題があった。本発明は、この問題を回避しながら、配
線間の容量を低減し、テバイスの配線遅延を低減する半
導体装置およびその製造方法を提供する。 【解決手段】 金属配線と該金属配線間を絶縁する絶縁
膜を有する半導体装置において、前記絶縁膜が少なくと
もＳｉＯ2 よりなる絶縁膜と、比誘電率が１．２〜３．
０の数値の低い比誘電率を有する低比誘電率絶縁膜とを
備えていることを特徴とする半導体装置を提供する。
半導体装置が配線の腐食や信頼性が十分でないといった
問題があった。本発明は、この問題を回避しながら、配
線間の容量を低減し、テバイスの配線遅延を低減する半
導体装置およびその製造方法を提供する。 【解決手段】 金属配線と該金属配線間を絶縁する絶縁
膜を有する半導体装置において、前記絶縁膜が少なくと
もＳｉＯ2 よりなる絶縁膜と、比誘電率が１．２〜３．
０の数値の低い比誘電率を有する低比誘電率絶縁膜とを
備えていることを特徴とする半導体装置を提供する。
Description
【０００１】
【発明の属する技術分野】本発明は、金属配線と金属配
線の間の容量（配線間容量）の少ない半導体装置及びそ
の製造方法に関する。
線の間の容量（配線間容量）の少ない半導体装置及びそ
の製造方法に関する。
【０００２】
【従来の技術】ＬＳＩ製造プロセスの微細化が進み、金
属配線ピッチが狭くなるにつれ、配線とその間の誘電体
（層間絶縁膜）で形成される配線間容量や配線抵抗によ
って引き起こされる配線遅延がデバイスの高速動作に与
える影響は深刻な問題となりつつある。その対策とし
て、従来のシリコン酸化膜よりも比誘電率の低い物質を
層間絶縁膜として利用する、あるいは現在用いられてい
る金属配線のアルミよりも低抵抗の材料（銅など）を配
線に使用する試みがなされてきた。
属配線ピッチが狭くなるにつれ、配線とその間の誘電体
（層間絶縁膜）で形成される配線間容量や配線抵抗によ
って引き起こされる配線遅延がデバイスの高速動作に与
える影響は深刻な問題となりつつある。その対策とし
て、従来のシリコン酸化膜よりも比誘電率の低い物質を
層間絶縁膜として利用する、あるいは現在用いられてい
る金属配線のアルミよりも低抵抗の材料（銅など）を配
線に使用する試みがなされてきた。
【０００３】
【発明が解決しようとする課題】しかし、低比誘電率物
質を配線間絶縁膜として用いた場合の配線材料との相
性、配線の信頼性の確保は、未だ研究の域をでていな
い。低比誘電率物質に溝を形成し、直接金属膜を埋め込
むことによって配線を形成する方法（ダマシン法）が現
在検討されているが、低比誘電率物質上に形成された配
線の腐食も懸念され、配線の信頼性が問題となってい
る。つまり、現在ＬＳＩに応用が考えられている低比誘
電率物質は以下の理由により問題となっている。
質を配線間絶縁膜として用いた場合の配線材料との相
性、配線の信頼性の確保は、未だ研究の域をでていな
い。低比誘電率物質に溝を形成し、直接金属膜を埋め込
むことによって配線を形成する方法（ダマシン法）が現
在検討されているが、低比誘電率物質上に形成された配
線の腐食も懸念され、配線の信頼性が問題となってい
る。つまり、現在ＬＳＩに応用が考えられている低比誘
電率物質は以下の理由により問題となっている。
【０００４】（１）従来、層間絶縁膜として使用されて
きたシリコン酸化膜と比較して熱的安定性にかける（熱
履歴による膨張、収縮）。 （２）アウトガスや配線物質との化学反応等の影響で配
線の腐食を招く可能性がある。 （３）熱伝導率が従来のシリコン酸化膜と比較して小さ
いため（プラズマＴＥＯＳ酸化膜：１１．５ｍＷ／ｃｍ
℃、ポリイミド、Ｓｐｉｎ−ｏｎ−Ｐｏｌｙｍｅｒなど
ノ低比誘電率物質：２．４〜３．７ｍＷ／ｃｍ℃）、配
線にから発生するジュール熱が上層の配線温度を上昇さ
せ、配線寿命が短くなることが考えられる為である。
きたシリコン酸化膜と比較して熱的安定性にかける（熱
履歴による膨張、収縮）。 （２）アウトガスや配線物質との化学反応等の影響で配
線の腐食を招く可能性がある。 （３）熱伝導率が従来のシリコン酸化膜と比較して小さ
いため（プラズマＴＥＯＳ酸化膜：１１．５ｍＷ／ｃｍ
℃、ポリイミド、Ｓｐｉｎ−ｏｎ−Ｐｏｌｙｍｅｒなど
ノ低比誘電率物質：２．４〜３．７ｍＷ／ｃｍ℃）、配
線にから発生するジュール熱が上層の配線温度を上昇さ
せ、配線寿命が短くなることが考えられる為である。
【０００５】他の方法として、配線を形成した後に、線
間に低比誘電率の物質を埋め込む技術は既に成されてい
るが、Ｃｕのようなエッチングによる配線形成が困難な
物質では、このような方法は使えない。配線を形成した
後に低比誘電率の物質を埋め込む方法を用いた場合、薄
い下地層（酸化膜等）を形成することによって低比誘電
率と配線の接触を回避することも考えられるが下地層形
成には高いスデップカバレージが要求されるため、配線
ピッチが狭くなるにつれ困難さが増すことになる。本発
明は、このような問題を回避しながら、配線間の容量を
低減し、デバイスの配線遅延を低減する半導体装置およ
びその製造方法を提供することにある。
間に低比誘電率の物質を埋め込む技術は既に成されてい
るが、Ｃｕのようなエッチングによる配線形成が困難な
物質では、このような方法は使えない。配線を形成した
後に低比誘電率の物質を埋め込む方法を用いた場合、薄
い下地層（酸化膜等）を形成することによって低比誘電
率と配線の接触を回避することも考えられるが下地層形
成には高いスデップカバレージが要求されるため、配線
ピッチが狭くなるにつれ困難さが増すことになる。本発
明は、このような問題を回避しながら、配線間の容量を
低減し、デバイスの配線遅延を低減する半導体装置およ
びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】かかる課題を解決するた
めに、請求項１の半導体装置は、金属配線と該金属配線
間を絶縁する絶縁膜を有する半導体装置であって、前記
絶縁膜が少なくともＳｉＯ2 よりなる絶縁膜と、比誘電
率が１．２〜３．０の数値の低い比誘電率を有する低比
誘電率絶縁膜とを備えていることを特徴とするものであ
る。また、請求項２の半導体装置は、請求項１の半導体
装置であって、前記金属配線間のピッチが０．２〜１．
０μｍであることを特徴とするものである。
めに、請求項１の半導体装置は、金属配線と該金属配線
間を絶縁する絶縁膜を有する半導体装置であって、前記
絶縁膜が少なくともＳｉＯ2 よりなる絶縁膜と、比誘電
率が１．２〜３．０の数値の低い比誘電率を有する低比
誘電率絶縁膜とを備えていることを特徴とするものであ
る。また、請求項２の半導体装置は、請求項１の半導体
装置であって、前記金属配線間のピッチが０．２〜１．
０μｍであることを特徴とするものである。
【０００７】また、請求項３の半導体装置は、請求項１
または請求項２の半導体装置であって、前記比誘電率
１．２〜３．０の数値の低い比誘電率を有する低比誘電
率絶縁膜が前記金属配線間のＳｉＯ2 よりなる絶縁膜に
設けられた溝に埋設されていることを特徴とするもので
ある。また、請求項４の半導体装置は、請求項１の半導
体装置であって、前記ＳｉＯ 2 よりなる絶縁膜が前記低
比誘電率絶縁膜の溝に埋設されていることを特徴とする
ものである。また、請求項５の半導体装置の製造方法
は、絶縁膜を有する半導体装置の製造方法であって、該
絶縁膜に所望の領域に第一の溝を形成し、前記絶縁膜の
比誘電率よりも低い比誘電率を有する低比誘電率絶縁膜
を前記第一の溝に埋設し、その後ＣＭＰ（化学的機械的
研磨）で表面を平坦にすることを特徴とするものであ
る。
または請求項２の半導体装置であって、前記比誘電率
１．２〜３．０の数値の低い比誘電率を有する低比誘電
率絶縁膜が前記金属配線間のＳｉＯ2 よりなる絶縁膜に
設けられた溝に埋設されていることを特徴とするもので
ある。また、請求項４の半導体装置は、請求項１の半導
体装置であって、前記ＳｉＯ 2 よりなる絶縁膜が前記低
比誘電率絶縁膜の溝に埋設されていることを特徴とする
ものである。また、請求項５の半導体装置の製造方法
は、絶縁膜を有する半導体装置の製造方法であって、該
絶縁膜に所望の領域に第一の溝を形成し、前記絶縁膜の
比誘電率よりも低い比誘電率を有する低比誘電率絶縁膜
を前記第一の溝に埋設し、その後ＣＭＰ（化学的機械的
研磨）で表面を平坦にすることを特徴とするものであ
る。
【０００８】また、請求項６の半導体装置の製造方法
は、金属配線と該金属配線間を絶縁する絶縁膜を有する
半導体装置の製造方法であって、前記絶縁膜に所望の領
域に第一の溝を形成し、前記絶縁膜の比誘電率よりも低
い比誘電率を有する低比誘電率絶縁膜を前記第一の溝に
埋設し、前記第一の溝以外の領域に前記第一の溝との間
に一部絶縁膜を残して第二の溝を形成し、配線材料を該
第二の溝に埋設し、ＣＭＰで前記配線材料を少なくとも
第二の溝まで表面を露出させ平坦にすることを特徴とす
るものである。
は、金属配線と該金属配線間を絶縁する絶縁膜を有する
半導体装置の製造方法であって、前記絶縁膜に所望の領
域に第一の溝を形成し、前記絶縁膜の比誘電率よりも低
い比誘電率を有する低比誘電率絶縁膜を前記第一の溝に
埋設し、前記第一の溝以外の領域に前記第一の溝との間
に一部絶縁膜を残して第二の溝を形成し、配線材料を該
第二の溝に埋設し、ＣＭＰで前記配線材料を少なくとも
第二の溝まで表面を露出させ平坦にすることを特徴とす
るものである。
【０００９】また、請求項７の半導体装置の製造方法
は、金属配線と該金属配線間を絶縁する絶縁膜を有する
半導体装置の製造方法であって、低比誘電率絶縁膜の所
望の領域に溝を形成し、該溝にＳｉＯ2 よりなる絶縁膜
を埋設し、該埋設したＳｉＯ2よりなる絶縁膜に前記溝
より小さい溝を形成し、該小さい溝に金属配線材料を埋
設することを特徴とするものである。また、請求項８の
半導体装置の製造方法は、請求項５乃至請求項７のいず
れかに記載の半導体装置の製造方法であって、前記低比
誘電率絶縁膜の比誘電率が１．２〜３．０の数値の低い
比誘電率を有する低比誘電率絶縁膜であることを特徴と
するものである。
は、金属配線と該金属配線間を絶縁する絶縁膜を有する
半導体装置の製造方法であって、低比誘電率絶縁膜の所
望の領域に溝を形成し、該溝にＳｉＯ2 よりなる絶縁膜
を埋設し、該埋設したＳｉＯ2よりなる絶縁膜に前記溝
より小さい溝を形成し、該小さい溝に金属配線材料を埋
設することを特徴とするものである。また、請求項８の
半導体装置の製造方法は、請求項５乃至請求項７のいず
れかに記載の半導体装置の製造方法であって、前記低比
誘電率絶縁膜の比誘電率が１．２〜３．０の数値の低い
比誘電率を有する低比誘電率絶縁膜であることを特徴と
するものである。
【００１０】
【発明の実施の形態】本発明を詳細に説明する。本発明
の半導体装置は、金属配線と金属配線の間の絶縁膜が、
ＳｉＯ2 よりなる絶縁膜と、比誘電率が１．２〜３．０
の数値の低い比誘電率を有する低比誘電率絶縁膜とを備
えている。ＳｉＯ2 よりなる絶縁膜は、Ｓｉ（シリコ
ン）の熱酸化膜、ＣＶＤ法による酸化膜、プラズマＣＶ
Ｄ法による酸化膜、スパッタ法による酸化膜、回転塗布
法による酸化膜等である。
の半導体装置は、金属配線と金属配線の間の絶縁膜が、
ＳｉＯ2 よりなる絶縁膜と、比誘電率が１．２〜３．０
の数値の低い比誘電率を有する低比誘電率絶縁膜とを備
えている。ＳｉＯ2 よりなる絶縁膜は、Ｓｉ（シリコ
ン）の熱酸化膜、ＣＶＤ法による酸化膜、プラズマＣＶ
Ｄ法による酸化膜、スパッタ法による酸化膜、回転塗布
法による酸化膜等である。
【００１１】そして、低比誘電率絶縁膜は表１に示す物
質で構成される絶縁膜で比誘電率が１．２〜３．０の数
値を示す。比誘電率の数値は、低い程好ましい。特に
３．０以下が好ましい。低比誘電率の絶縁膜の形成方法
は、金属配線間の絶縁膜の一部に第一の溝を形成し、上
記の物質をＣＶＤ法あるいはスパッタリング法等を利用
して埋設することができる。ここで、先に通常のＣＭＰ
法によって表面研磨して平坦にして、さらに金属配線上
の領域に一部絶縁膜を残して第二の溝を形成して、配線
材料を第二の溝に埋設して、再度ＣＭＰ法で表面研磨す
る場合と、先に第二の溝を形成し、配線材料を第二の溝
に埋設して、ＣＭＰ法で表面研磨して平坦にする方法が
ある。いずれの場合も可能である。第二の溝を形成する
方法はドライエッチング法が適している。また、第二の
溝に配線材料を埋設する方法はＣＶＤ法、スパッタリン
グ法が用いられる。配線材料を埋設する前に、バリヤメ
タルを形成してもよい。バリヤメタルとしては、Ｔｉ、
Ｔａ、ＴｉＮが好適である。配線材料としては、Ａｌ、
Ｃｕ、Ａｕ、Ｐｔ、Ａｇ、Ｍｏ、Ｗ、Ｔｉ、Ｃｒ、Ｚ
ｒ、Ｚｎ、Ｓｉ、Ｇｅあるいはこれらの合金が考えられ
る。
質で構成される絶縁膜で比誘電率が１．２〜３．０の数
値を示す。比誘電率の数値は、低い程好ましい。特に
３．０以下が好ましい。低比誘電率の絶縁膜の形成方法
は、金属配線間の絶縁膜の一部に第一の溝を形成し、上
記の物質をＣＶＤ法あるいはスパッタリング法等を利用
して埋設することができる。ここで、先に通常のＣＭＰ
法によって表面研磨して平坦にして、さらに金属配線上
の領域に一部絶縁膜を残して第二の溝を形成して、配線
材料を第二の溝に埋設して、再度ＣＭＰ法で表面研磨す
る場合と、先に第二の溝を形成し、配線材料を第二の溝
に埋設して、ＣＭＰ法で表面研磨して平坦にする方法が
ある。いずれの場合も可能である。第二の溝を形成する
方法はドライエッチング法が適している。また、第二の
溝に配線材料を埋設する方法はＣＶＤ法、スパッタリン
グ法が用いられる。配線材料を埋設する前に、バリヤメ
タルを形成してもよい。バリヤメタルとしては、Ｔｉ、
Ｔａ、ＴｉＮが好適である。配線材料としては、Ａｌ、
Ｃｕ、Ａｕ、Ｐｔ、Ａｇ、Ｍｏ、Ｗ、Ｔｉ、Ｃｒ、Ｚ
ｒ、Ｚｎ、Ｓｉ、Ｇｅあるいはこれらの合金が考えられ
る。
【００１２】本発明では、層間絶縁膜上に溝を形成し、
その層間絶縁膜よりも比誘電率が低い誘電体を埋め込む
構造を形成し、しかる後に第２の溝を形成し配線材料を
埋め込む構造を形成することによって、低比誘電率物質
上に配線を形成する際に懸念される問題点（信頼性、密
着性、腐食）を回避することができ、簡単に配線間の容
量を低減でき、より高性能な半導体装置の製造が可能に
なる。
その層間絶縁膜よりも比誘電率が低い誘電体を埋め込む
構造を形成し、しかる後に第２の溝を形成し配線材料を
埋め込む構造を形成することによって、低比誘電率物質
上に配線を形成する際に懸念される問題点（信頼性、密
着性、腐食）を回避することができ、簡単に配線間の容
量を低減でき、より高性能な半導体装置の製造が可能に
なる。
【００１３】
【表１】
【００１４】
【実施例１】以下、本発明を実施例に基づいて説明す
る。図１は、本発明の半導体装置の製造方法に使用する
層間絶縁膜の断面図である。まず、メタル配線形成後
（図示せず）、層間絶縁膜として、プラズマＴＥＯＳ
（テトラエトキシシラン）酸化膜１をプラズマＣＶＤ法
によって形成し、ＣＭＰ法によって平坦化した。次に、
図２に示すように、平坦化したプラズマＴＥＯＳ酸化膜
１上に、ドライエッチング法によって第１の溝を形成し
た。次いで、図３に示すように、ＢＣＢ（表１参照、比
誘電率２．７）を回転塗布法によって膜厚１μｍのＢＣ
Ｂ膜２を成膜し、完全に第一の溝に埋め込んだ後、２５
０℃下で３０分キュアする。ＢＣＢ膜２を埋め込んだ
後、図４に示すように、ＢＣＢ膜２が埋め込まれていな
い領域に第二の溝を、ドライエッチング法によって形成
した。
る。図１は、本発明の半導体装置の製造方法に使用する
層間絶縁膜の断面図である。まず、メタル配線形成後
（図示せず）、層間絶縁膜として、プラズマＴＥＯＳ
（テトラエトキシシラン）酸化膜１をプラズマＣＶＤ法
によって形成し、ＣＭＰ法によって平坦化した。次に、
図２に示すように、平坦化したプラズマＴＥＯＳ酸化膜
１上に、ドライエッチング法によって第１の溝を形成し
た。次いで、図３に示すように、ＢＣＢ（表１参照、比
誘電率２．７）を回転塗布法によって膜厚１μｍのＢＣ
Ｂ膜２を成膜し、完全に第一の溝に埋め込んだ後、２５
０℃下で３０分キュアする。ＢＣＢ膜２を埋め込んだ
後、図４に示すように、ＢＣＢ膜２が埋め込まれていな
い領域に第二の溝を、ドライエッチング法によって形成
した。
【００１５】次いで、図５に示すように、スパッタリン
グ法によってバリヤメタルとしてＴａ層３を５０ｎｍ形
成した。バリヤメタル形成後、図６に示すようにスパッ
タリング法によって膜厚２μｍのＣｕ薄膜４を成膜し
た。Ｃｕ薄膜４成膜後、ＣＭＰ法によって、溝以外に形
成されたＢＣＢ膜２、Ｃｕ薄膜４、バリヤメタル層とし
てのＴａ層３を除去する。研磨剤としてはアルミナを硝
酸ベースの水溶液に分散させたものを、研磨パッドとし
てはポリウレタンを発泡させたものを用いた。
グ法によってバリヤメタルとしてＴａ層３を５０ｎｍ形
成した。バリヤメタル形成後、図６に示すようにスパッ
タリング法によって膜厚２μｍのＣｕ薄膜４を成膜し
た。Ｃｕ薄膜４成膜後、ＣＭＰ法によって、溝以外に形
成されたＢＣＢ膜２、Ｃｕ薄膜４、バリヤメタル層とし
てのＴａ層３を除去する。研磨剤としてはアルミナを硝
酸ベースの水溶液に分散させたものを、研磨パッドとし
てはポリウレタンを発泡させたものを用いた。
【００１６】本実施例では、配線幅は０．４μｍ、配線
ピッチは０．８μｍ、ＢＣＢ膜の埋め込まれた長さは
０．２μｍで実施した。本実施例の配線間を測定し、従
来と比較した。図７に示す埋め込み構造形成後、配線間
の容量を測定したところ、ＢＣＢ膜２の埋め込み構造を
形成しない場合と比較して８０％に低減した。また形成
された配線には腐食は見られず、エレクトロマイグレー
ション耐性は、従来のシリコン酸化膜上にダマシン法に
よって形成されたＣｕ配線と同等であった。
ピッチは０．８μｍ、ＢＣＢ膜の埋め込まれた長さは
０．２μｍで実施した。本実施例の配線間を測定し、従
来と比較した。図７に示す埋め込み構造形成後、配線間
の容量を測定したところ、ＢＣＢ膜２の埋め込み構造を
形成しない場合と比較して８０％に低減した。また形成
された配線には腐食は見られず、エレクトロマイグレー
ション耐性は、従来のシリコン酸化膜上にダマシン法に
よって形成されたＣｕ配線と同等であった。
【００１７】
【実施例２】以下に、他の実施例について説明する。図
８は、本発明の半導体装置の製造方法に使用する層間絶
縁膜の断面図である。まず、メタル配線形成後（図示せ
ず）、層間絶縁膜として、プラズマＴＥＯＳ酸化膜１を
プラズマＣＶＤ法によって形成し、ＣＶＤ法によって平
坦化した。次に、図９に示すように、平坦化したプラズ
マＴＥＯＳ酸化膜１上に、ドライエッチング法によって
第一の溝を形成した。次いで、図１０に示すように、ポ
リイミド膜（ＰＩ−２６１１、デュポン製、比誘電率
３．０）を回転塗布法によって約１μｍのポリイミド膜
５を成膜し、第一の溝を埋め込んだ。
８は、本発明の半導体装置の製造方法に使用する層間絶
縁膜の断面図である。まず、メタル配線形成後（図示せ
ず）、層間絶縁膜として、プラズマＴＥＯＳ酸化膜１を
プラズマＣＶＤ法によって形成し、ＣＶＤ法によって平
坦化した。次に、図９に示すように、平坦化したプラズ
マＴＥＯＳ酸化膜１上に、ドライエッチング法によって
第一の溝を形成した。次いで、図１０に示すように、ポ
リイミド膜（ＰＩ−２６１１、デュポン製、比誘電率
３．０）を回転塗布法によって約１μｍのポリイミド膜
５を成膜し、第一の溝を埋め込んだ。
【００１８】次いで、図１１に示すように、ＣＭＰ法に
よって、溝以外に形成されたポリイミド膜５を除去し
た。研磨剤としては、シリカをアンモニアベースの水溶
液に分散させたものを、研磨パッドとしてはポリウレタ
ンを発泡させた、上層がハード（硬度９５）、下層がソ
フト（硬度３５）の２層パッドを用いた。ポリイミド膜
５の埋め込み構造を形成後、ＣＭＰ後洗浄を施し、図１
２に示すように、埋め込み構造が形成されていない領域
に、ドライエッチング法によって第二の溝を形成し、図
１３に示すように、スパッタリング法によってＴｉＮ層
６を５００Å形成した。しかる後に高温Ａｌスパッタリ
ング法によってＡｌ薄膜７を２μｍ形成した。
よって、溝以外に形成されたポリイミド膜５を除去し
た。研磨剤としては、シリカをアンモニアベースの水溶
液に分散させたものを、研磨パッドとしてはポリウレタ
ンを発泡させた、上層がハード（硬度９５）、下層がソ
フト（硬度３５）の２層パッドを用いた。ポリイミド膜
５の埋め込み構造を形成後、ＣＭＰ後洗浄を施し、図１
２に示すように、埋め込み構造が形成されていない領域
に、ドライエッチング法によって第二の溝を形成し、図
１３に示すように、スパッタリング法によってＴｉＮ層
６を５００Å形成した。しかる後に高温Ａｌスパッタリ
ング法によってＡｌ薄膜７を２μｍ形成した。
【００１９】しかる後に、ＣＭＰ法によってバリヤ層と
してのＴｉＮ層６、Ａｌ薄膜７を除去した。研磨剤とし
てはアルミナを硝酸ベースの水溶液に分散させたもの、
研磨パッドとしてはフッ素樹脂パッドをもちいた。本実
施例の配線幅は０．４μｍ、配線ピッチは０．８μｍ、
ポリイミドの埋め込まれた長さは０．２μｍで実施し
た。本実施例の配線間容量を測定し、従来と比較した。
図１４の構造形成後、配線間の容量を測定したところ、
配線間容量が従来と比較して８６％に低減した。また、
形成された配線には腐食は見られず、エレクトロマイグ
レーション耐性は、従来のシリコン酸化膜上に、ダマシ
ン法で形成されたＡｌ配線と同等であった。
してのＴｉＮ層６、Ａｌ薄膜７を除去した。研磨剤とし
てはアルミナを硝酸ベースの水溶液に分散させたもの、
研磨パッドとしてはフッ素樹脂パッドをもちいた。本実
施例の配線幅は０．４μｍ、配線ピッチは０．８μｍ、
ポリイミドの埋め込まれた長さは０．２μｍで実施し
た。本実施例の配線間容量を測定し、従来と比較した。
図１４の構造形成後、配線間の容量を測定したところ、
配線間容量が従来と比較して８６％に低減した。また、
形成された配線には腐食は見られず、エレクトロマイグ
レーション耐性は、従来のシリコン酸化膜上に、ダマシ
ン法で形成されたＡｌ配線と同等であった。
【００２０】
【実施例３】以下に他の実施例について説明する。図１
５は、本発明の半導体装置の製造方法に使用する層間絶
縁膜の断面図である。まず、メタル配線形成後（図示せ
ず）、層間絶縁膜としてプラズマＴＥＯＳ酸化膜１をプ
ラズマＣＶＤ法によって形成し、ＣＭＰ法によって平坦
化した。次に、図１６に示すように、平坦化したプラズ
マＴＥＯＳ酸化膜１上に、ＢＣＢ（表１参照、比誘電率
２．７）を回転塗布法によって膜厚約１μｍのＢＣＢ膜
２を成膜し、２５０℃で３０分キュアする。次いで、図
１７の様にＢＣＢ膜２上にドライエッチング法によって
溝を形成し、その上にＥＣＲ−ＣＶＤ法によってシリコ
ン酸化膜８を８０００Å堆積し、溝を完全に埋め込ん
だ。
５は、本発明の半導体装置の製造方法に使用する層間絶
縁膜の断面図である。まず、メタル配線形成後（図示せ
ず）、層間絶縁膜としてプラズマＴＥＯＳ酸化膜１をプ
ラズマＣＶＤ法によって形成し、ＣＭＰ法によって平坦
化した。次に、図１６に示すように、平坦化したプラズ
マＴＥＯＳ酸化膜１上に、ＢＣＢ（表１参照、比誘電率
２．７）を回転塗布法によって膜厚約１μｍのＢＣＢ膜
２を成膜し、２５０℃で３０分キュアする。次いで、図
１７の様にＢＣＢ膜２上にドライエッチング法によって
溝を形成し、その上にＥＣＲ−ＣＶＤ法によってシリコ
ン酸化膜８を８０００Å堆積し、溝を完全に埋め込ん
だ。
【００２１】次いで、図１８に示す様に溝以外の部分に
形成されたシリコン酸化膜８をＣＭＰ法で除去した。研
磨パッドはポリウレタンを発泡させたもの、研磨剤はア
ンモニア水溶液にシリカ（基本粒径３００〜４００Å）
を分散させたものを用いた。次いで、図１９に示す様
に、埋め込まれたシリコン酸化膜８上にドライエッチン
グ法によって前記溝より小さい溝を形成した。この時、
溝の内壁にはシリコン酸化膜８の一部が残る。
形成されたシリコン酸化膜８をＣＭＰ法で除去した。研
磨パッドはポリウレタンを発泡させたもの、研磨剤はア
ンモニア水溶液にシリカ（基本粒径３００〜４００Å）
を分散させたものを用いた。次いで、図１９に示す様
に、埋め込まれたシリコン酸化膜８上にドライエッチン
グ法によって前記溝より小さい溝を形成した。この時、
溝の内壁にはシリコン酸化膜８の一部が残る。
【００２２】溝の中にスパッタリング法によってバリヤ
メタルとしてＴａ層３を５０ｎｍ形成した。その後、図
２０に示す様にＣＶＤ法によってＣｕ薄膜４を１μｍ成
膜した。Ｃｕ薄膜４成膜後、ＣＭＰ法によって溝以外に
形成されたＣｕ薄膜４、バリヤメタル層としてのＴａ層
３を除去した。研磨剤としてはアルミナを硝酸ベースの
水溶液に分散させたものを使用した。研磨パッドとして
はポリウレタンを発泡させたものを用いた。その結果図
２１のようになった。
メタルとしてＴａ層３を５０ｎｍ形成した。その後、図
２０に示す様にＣＶＤ法によってＣｕ薄膜４を１μｍ成
膜した。Ｃｕ薄膜４成膜後、ＣＭＰ法によって溝以外に
形成されたＣｕ薄膜４、バリヤメタル層としてのＴａ層
３を除去した。研磨剤としてはアルミナを硝酸ベースの
水溶液に分散させたものを使用した。研磨パッドとして
はポリウレタンを発泡させたものを用いた。その結果図
２１のようになった。
【００２３】本実施例の配線幅は０．４μｍ、配線ピッ
チは０．８μｍ、ＢＣＢ膜２の埋め込まれた長さは０．
２μｍで実施した。図２１に示す埋込み構造形成後、配
線間の容量を測定したところ、ＢＣＢ膜の埋込み構造を
形成しない場合と比較して８０％に低減した。また、形
成された配線には腐食は見られず、エレクトロマイグレ
ーション耐性は、従来のシリコン酸化膜上に、ダマシン
法で形成されたＣｕ配線と同等であった。
チは０．８μｍ、ＢＣＢ膜２の埋め込まれた長さは０．
２μｍで実施した。図２１に示す埋込み構造形成後、配
線間の容量を測定したところ、ＢＣＢ膜の埋込み構造を
形成しない場合と比較して８０％に低減した。また、形
成された配線には腐食は見られず、エレクトロマイグレ
ーション耐性は、従来のシリコン酸化膜上に、ダマシン
法で形成されたＣｕ配線と同等であった。
【００２４】
【実施例４】以下に他の実施例について説明する。図２
２は、本発明の半導体装置の製造方法に使用する層間絶
縁膜を示す断面図である。まず、メタル配線形成後（図
示せず）、層間絶縁膜としてプラズマＴＥＯＳ酸化膜１
をプラズマＣＶＤ法によって形成し、ＣＭＰ法によって
平坦化した。次に、図２３に示すように、平坦化したプ
ラズマＴＥＯＳ酸化膜１上に、ポリイミド膜（ＰＩ−２
６１１、ＤｕＰｏｎｔ製）を回転塗布法によって約０．
８μｍのポリイミド膜５を成膜し、２５０℃で３０分キ
ュアする。
２は、本発明の半導体装置の製造方法に使用する層間絶
縁膜を示す断面図である。まず、メタル配線形成後（図
示せず）、層間絶縁膜としてプラズマＴＥＯＳ酸化膜１
をプラズマＣＶＤ法によって形成し、ＣＭＰ法によって
平坦化した。次に、図２３に示すように、平坦化したプ
ラズマＴＥＯＳ酸化膜１上に、ポリイミド膜（ＰＩ−２
６１１、ＤｕＰｏｎｔ製）を回転塗布法によって約０．
８μｍのポリイミド膜５を成膜し、２５０℃で３０分キ
ュアする。
【００２５】次いで、図２４に示す様にドライエッチン
グ法によってポリイミド膜５に溝を形成し、しかる後に
その上にＥＣＲ−ＣＶＤ法によってシリコン酸化膜８を
８０００Å形成した。そして、図２５の様に溝以外の領
域に形成されたシリコン酸化膜８をＣＭＰ法によって除
去した。研磨パッドはポリウレタンを発泡させた上層が
ハード（硬度９５）、下層がソフト（硬度３５）の２層
パッドを用いた。研磨剤としてはシリカ（基本粒径３０
０〜４００Å）をカリウムベースの水溶液に分散させた
ものを用いた。
グ法によってポリイミド膜５に溝を形成し、しかる後に
その上にＥＣＲ−ＣＶＤ法によってシリコン酸化膜８を
８０００Å形成した。そして、図２５の様に溝以外の領
域に形成されたシリコン酸化膜８をＣＭＰ法によって除
去した。研磨パッドはポリウレタンを発泡させた上層が
ハード（硬度９５）、下層がソフト（硬度３５）の２層
パッドを用いた。研磨剤としてはシリカ（基本粒径３０
０〜４００Å）をカリウムベースの水溶液に分散させた
ものを用いた。
【００２６】次いで、図２６に示す様に、シリコン酸化
膜８が埋め込まれた領域にドライエッチング法によって
前記溝より小さい溝を形成した。この時、溝の内壁にシ
リコン酸化膜８の一部が残っている。次いで、スパッタ
リング法によってバリヤ層としてＴｉＮ層６を５００Å
形成した。その後、高温Ａｌスパッタリング法によって
Ａｌ薄膜７を１μｍ形成した。
膜８が埋め込まれた領域にドライエッチング法によって
前記溝より小さい溝を形成した。この時、溝の内壁にシ
リコン酸化膜８の一部が残っている。次いで、スパッタ
リング法によってバリヤ層としてＴｉＮ層６を５００Å
形成した。その後、高温Ａｌスパッタリング法によって
Ａｌ薄膜７を１μｍ形成した。
【００２７】しかる後、図２７に示す様に、ＣＭＰ法に
よってバリヤ層としてのＴｉＮ層６、Ａｌ薄膜７を除去
した。研磨剤としてはアルミナを硝酸ベースの水溶液に
分散させたものを使用した。研磨パッドとしてはフッ素
樹脂パッドを用いた。本実施例の配線幅は０．４μｍ、
配線ピッチは０．８μｍ、ポリイミド膜の埋め込まれた
長さは０．２μｍで実施した。図２７に示す埋込み構造
形成後、配線間の容量を測定したところ、配線間容量が
８６％に低減した。また、形成された配線には腐食は見
られず、エレクトロマイグレーション耐性は、従来のシ
リコン酸化膜上に、ダマシン法で形成されたＡｌ配線と
同等であった。
よってバリヤ層としてのＴｉＮ層６、Ａｌ薄膜７を除去
した。研磨剤としてはアルミナを硝酸ベースの水溶液に
分散させたものを使用した。研磨パッドとしてはフッ素
樹脂パッドを用いた。本実施例の配線幅は０．４μｍ、
配線ピッチは０．８μｍ、ポリイミド膜の埋め込まれた
長さは０．２μｍで実施した。図２７に示す埋込み構造
形成後、配線間の容量を測定したところ、配線間容量が
８６％に低減した。また、形成された配線には腐食は見
られず、エレクトロマイグレーション耐性は、従来のシ
リコン酸化膜上に、ダマシン法で形成されたＡｌ配線と
同等であった。
【００２８】
【発明の効果】以上のように、本発明によれば、低比誘
電率物質を層間絶縁膜に埋め込む構造を形成し、さらに
低比誘電率物質を埋め込んでいない領域に金属配線を形
成することによって、ステップカバレージ性の高いＣＶ
Ｄ技術を使用せずに、低比誘電率物質と配線の接触を避
けることができ、低比誘電率物質と配線の接触の際懸念
される配線の腐食や信頼性劣化などの問題を回避できる
他に、配線間の容量を低減し、デバイスの配線遅延を低
減することができ、高性能な半導体装置の製造が可能に
なる。
電率物質を層間絶縁膜に埋め込む構造を形成し、さらに
低比誘電率物質を埋め込んでいない領域に金属配線を形
成することによって、ステップカバレージ性の高いＣＶ
Ｄ技術を使用せずに、低比誘電率物質と配線の接触を避
けることができ、低比誘電率物質と配線の接触の際懸念
される配線の腐食や信頼性劣化などの問題を回避できる
他に、配線間の容量を低減し、デバイスの配線遅延を低
減することができ、高性能な半導体装置の製造が可能に
なる。
【図１】実施例１における、平坦化されたプラズマＴＥ
ＯＳ酸化膜である。
ＯＳ酸化膜である。
【図２】実施例１において、第一の溝を形成した構造を
示したものである。
示したものである。
【図３】実施例１において、第一の溝にＢＣＢを埋め込
んだ構造を示した図である。
んだ構造を示した図である。
【図４】実施例１において、第二の溝を形成した構造を
示した図である。
示した図である。
【図５】実施例１において、第二の溝にバリヤ層を形成
した構造を示す図である。
した構造を示す図である。
【図６】実施例１において、第二の溝に、Ｃｕ膜を形成
した構造を示す図。
した構造を示す図。
【図７】実施例１において、ＣＭＰによって、表面を平
坦にした図。
坦にした図。
【図８】実施例２における、平坦化されたプラズマＴＥ
ＯＳ酸化膜である。
ＯＳ酸化膜である。
【図９】実施例２において、第一の溝を形成した構造を
示したものである。
示したものである。
【図１０】実施例２において、第一の溝にポリイミドを
埋め込んだ構造の図。
埋め込んだ構造の図。
【図１１】実施例２において、ＣＭＰによって、表面を
平坦にした図。
平坦にした図。
【図１２】実施例２において、第二の溝を形成した構造
を示す。
を示す。
【図１３】実施例２において、第二の溝にバリヤ層とＡ
ｌ薄膜を形成した図を示す。
ｌ薄膜を形成した図を示す。
【図１４】実施例２において、ＣＭＰによって溝以外の
ＴｉＮ、Ａｌ薄膜を除去した図。
ＴｉＮ、Ａｌ薄膜を除去した図。
【図１５】実施例３における、平坦化されたプラズマＴ
ＥＯＳ酸化膜である。
ＥＯＳ酸化膜である。
【図１６】実施例３において、酸化膜上にＢＣＢを成膜
した構造を示したものである。
した構造を示したものである。
【図１７】実施例３において、ＢＣＢの溝にシリコン酸
化膜を埋め込んだ構造である。
化膜を埋め込んだ構造である。
【図１８】実施例３において、ＣＭＰによって溝以外の
シリコン酸化膜を除去した図。
シリコン酸化膜を除去した図。
【図１９】実施例３において、シリコン酸化膜の溝にバ
リヤ層を形成した構造の図。
リヤ層を形成した構造の図。
【図２０】実施例３において、シリコン酸化膜の溝にＣ
ｕ膜を形成した構造を示す図。
ｕ膜を形成した構造を示す図。
【図２１】実施例３において、ＣＭＰによって、溝以外
を除去し表面を平坦にした図。
を除去し表面を平坦にした図。
【図２２】実施例４における、平坦化されたプラズマＴ
ＥＯＳ酸化膜である。
ＥＯＳ酸化膜である。
【図２３】実施例４において、酸化膜上にポリイミド膜
を成膜した図である。
を成膜した図である。
【図２４】実施例４において、ポリイミド膜の溝にシリ
コン酸化膜を埋め込んだ図。
コン酸化膜を埋め込んだ図。
【図２５】実施例４において、ＣＭＰによって溝以外の
シリコン酸化膜を除去した図。
シリコン酸化膜を除去した図。
【図２６】実施例４において、シリコン酸化膜の溝にバ
リヤ層とＡｌ膜を埋めた図。
リヤ層とＡｌ膜を埋めた図。
【図２７】実施例４において、ＣＭＰによって、溝以外
を除去し表面を平坦にした図。
を除去し表面を平坦にした図。
１ プラズマＴＥＯＳ酸化膜 ２ ＢＣＢ膜 ３ Ｔａ層 ４ Ｃｕ薄膜 ５ ポリイミド膜 ６ ＴｉＮ層 ７ Ａｌ薄膜 ８ シリコン酸化膜
Claims (8)
- 【請求項１】 金属配線と該金属配線間を絶縁する絶縁
膜を有する半導体装置において、前記絶縁膜が少なくと
もＳｉＯ2 よりなる絶縁膜と、比誘電率が１．２〜３．
０の数値の低い比誘電率を有する低比誘電率絶縁膜とを
備えていることを特徴とする半導体装置。 - 【請求項２】 請求項１の半導体装置において、前記金
属配線間のピッチが０．２〜１．０μｍであることを特
徴とする半導体装置。 - 【請求項３】請求項１または請求項２の半導体装置にお
いて、前記比誘電率１．２〜３．０の数値の低い比誘電
率を有する低比誘電率絶縁膜が前記金属配線間のＳｉＯ
2 よりなる絶縁膜に設けられた溝に埋設されていること
を特徴とする半導体装置。 - 【請求項４】 請求項１の半導体装置において、前記Ｓ
ｉＯ2 よりなる絶縁膜が前記低比誘電率絶縁膜の溝に埋
設されていることを特徴とする半導体装置。 - 【請求項５】 絶縁膜を有する半導体装置の製造方法に
おいて、該絶縁膜に所望の領域に第一の溝を形成し、前
記絶縁膜の比誘電率よりも低い比誘電率を有する低比誘
電率絶縁膜を前記第一の溝に埋設し、その後ＣＭＰ（化
学的機械的研磨）で表面を平坦にすることを特徴とする
半導体装置の製造方法。 - 【請求項６】 金属配線と該金属配線間を絶縁する絶縁
膜を有する半導体装置の製造方法において、前記絶縁膜
に所望の領域に第一の溝を形成し、前記絶縁膜の比誘電
率よりも低い比誘電率を有する低比誘電率絶縁膜を前記
第一の溝に埋設し、前記第一の溝以外の領域に前記第一
の溝との間に一部絶縁膜を残して第二の溝を形成し、配
線材料を該第二の溝に埋設し、ＣＭＰで前記配線材料を
少なくとも第二の溝まで表面を露出させ平坦にすること
を特徴とする半導体装置の製造方法。 - 【請求項７】 金属配線と該金属配線間を絶縁する絶縁
膜を有する半導体装置の製造方法において、低比誘電率
絶縁膜の所望の領域に溝を形成し、該溝にＳｉＯ2 より
なる絶縁膜を埋設し、該埋設したＳｉＯ2 よりなる絶縁
膜に前記溝より小さい溝を形成し、該小さい溝に金属配
線材料を埋設することを特徴とする半導体装置の製造方
法。 - 【請求項８】 請求項５乃至請求項７のいずれかに記載
の半導体装置の製造方法において、前記低比誘電率絶縁
膜の比誘電率が１．２〜３．０の数値の低い比誘電率を
有する低比誘電率絶縁膜であることを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21765697A JPH1174348A (ja) | 1996-08-16 | 1997-08-12 | 半導体装置およびその製造方法 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21618896 | 1996-08-16 | ||
| JP9-169090 | 1997-06-25 | ||
| JP16909097 | 1997-06-25 | ||
| JP8-216188 | 1997-06-25 | ||
| JP21765697A JPH1174348A (ja) | 1996-08-16 | 1997-08-12 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174348A true JPH1174348A (ja) | 1999-03-16 |
Family
ID=27323122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21765697A Withdrawn JPH1174348A (ja) | 1996-08-16 | 1997-08-12 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1174348A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002014576A1 (en) * | 2000-08-15 | 2002-02-21 | Honeywell International Inc. | Sputtering target |
| DE10220999A1 (de) * | 2003-02-06 | 2003-11-20 | United Monolithic Semiconduct | Verfahren zur Herstellung eines Halbleiterbauelements und danach hergestelltes Halbleiterelement |
| US6833058B1 (en) | 2000-10-24 | 2004-12-21 | Honeywell International Inc. | Titanium-based and zirconium-based mixed materials and sputtering targets |
| US7041541B2 (en) | 2002-05-11 | 2006-05-09 | United Monolithic Semiconductors Gmbh | Method for producing a semiconductor component, and semiconductor component produced by the same |
-
1997
- 1997-08-12 JP JP21765697A patent/JPH1174348A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002014576A1 (en) * | 2000-08-15 | 2002-02-21 | Honeywell International Inc. | Sputtering target |
| US6833058B1 (en) | 2000-10-24 | 2004-12-21 | Honeywell International Inc. | Titanium-based and zirconium-based mixed materials and sputtering targets |
| US7041541B2 (en) | 2002-05-11 | 2006-05-09 | United Monolithic Semiconductors Gmbh | Method for producing a semiconductor component, and semiconductor component produced by the same |
| US7432563B2 (en) | 2002-05-11 | 2008-10-07 | United Monolithic Semiconductors Gmbh | Method for producing a semiconductor component and semiconductor component produced by the same |
| DE10220999A1 (de) * | 2003-02-06 | 2003-11-20 | United Monolithic Semiconduct | Verfahren zur Herstellung eines Halbleiterbauelements und danach hergestelltes Halbleiterelement |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100288496B1 (ko) | 집적회로구조체의구리오염방지방법 | |
| JP4615078B2 (ja) | 集積回路 | |
| JP3305251B2 (ja) | 配線構造体の形成方法 | |
| CN100382302C (zh) | 双重镶嵌互连结构及其制作方法 | |
| TW201011861A (en) | Method for fabricating integrated circuit | |
| JP3615205B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2004146800A (ja) | 相互接続構造の製造方法およびその構造 | |
| JP2001176879A (ja) | 半導体基板の表面上における銅のデュアル・ダマシン構造体の表面を処理する方法 | |
| KR101031682B1 (ko) | 초저 ｋ 유전체를 갖는 금속을 집적시키는 방법 | |
| TW406313B (en) | Semiconductor device and manufacturing method of the same | |
| JPH11204645A (ja) | 半導体素子の層間絶縁膜及びその製造方法 | |
| JP2004095916A (ja) | 半導体装置及びその製造方法 | |
| US6831363B2 (en) | Structure and method for reducing thermo-mechanical stress in stacked vias | |
| JP3920590B2 (ja) | 半導体装置の製造方法 | |
| JP4638140B2 (ja) | 半導体素子の銅配線形成方法 | |
| JPH1187510A (ja) | 配線構造およびこの配線構造の形成方法ならびにこの配線構造を適用する半導体集積回路 | |
| JPH1174348A (ja) | 半導体装置およびその製造方法 | |
| TW200409172A (en) | Manufacturing method for semiconductor device and the semiconductor device | |
| JP2002075992A (ja) | シリコン窒化膜の成膜方法および半導体装置の製造方法および半導体装置 | |
| JP2003303880A (ja) | 積層層間絶縁膜構造を利用した配線構造およびその製造方法 | |
| JPH1117007A (ja) | 半導体装置およびその製造方法 | |
| JP2000269215A (ja) | 半導体装置およびその製造方法 | |
| JP4472286B2 (ja) | 変形されたデュアルダマシン工程を利用した半導体素子の金属配線形成方法 | |
| JPH10335461A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2003258085A (ja) | 配線構造及びその形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041102 |