JPH1174276A - エピタキシャルシリコン半導体基板とその製造方法 - Google Patents
エピタキシャルシリコン半導体基板とその製造方法Info
- Publication number
- JPH1174276A JPH1174276A JP24765797A JP24765797A JPH1174276A JP H1174276 A JPH1174276 A JP H1174276A JP 24765797 A JP24765797 A JP 24765797A JP 24765797 A JP24765797 A JP 24765797A JP H1174276 A JPH1174276 A JP H1174276A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- silicon semiconductor
- substrate
- epitaxial
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 シリコン中での拡散係数の大小にかかわら
ず、全ての重金属不純物のゲッタリング能力を向上させ
たエピタキシャルシリコン半導体基板の提供。 【解決手段】 シリコン半導体基板１を鏡面研磨後、基
板表面よりイオン注入を行い基板表面近傍に転位・歪み
層２を形成し、その後基板表面にシリコンエピタキシャ
ル層３をエピタキシャル成長、成膜することにより、デ
バイスプロセスで使用される表面より数μｍ程度の領域
においては何ら悪影響がなく、シリコン中での拡散係数
の大きい重金属元素、小さい重金属元素にかかわらずゲ
ッタリングが可能である。
ず、全ての重金属不純物のゲッタリング能力を向上させ
たエピタキシャルシリコン半導体基板の提供。 【解決手段】 シリコン半導体基板１を鏡面研磨後、基
板表面よりイオン注入を行い基板表面近傍に転位・歪み
層２を形成し、その後基板表面にシリコンエピタキシャ
ル層３をエピタキシャル成長、成膜することにより、デ
バイスプロセスで使用される表面より数μｍ程度の領域
においては何ら悪影響がなく、シリコン中での拡散係数
の大きい重金属元素、小さい重金属元素にかかわらずゲ
ッタリングが可能である。
Description
【０００１】
【発明の属する技術分野】この発明は、エピタキシャル
シリコン半導体基板の改良に係り、半導体基板製造プロ
セスにおいて、半導体基板を鏡面研磨後の工程からエピ
タキシャル層を形成する以前の工程でシリコン半導体基
板表面側よりイオン注入を行うことにより、重金属不純
物のゲッタリング能力を向上させたエピタキシャルシリ
コン半導体基板とその製造方法に関する。
シリコン半導体基板の改良に係り、半導体基板製造プロ
セスにおいて、半導体基板を鏡面研磨後の工程からエピ
タキシャル層を形成する以前の工程でシリコン半導体基
板表面側よりイオン注入を行うことにより、重金属不純
物のゲッタリング能力を向上させたエピタキシャルシリ
コン半導体基板とその製造方法に関する。
【０００２】
【従来の技術】近年、半導体デバイスの微細化に伴い、
ＷＥＬＬ拡散層の形成に高エネルギーイオン注入が用い
られるようになり、また、接合深さをより浅くするため
に、デバイスプロセスの温度は１０００℃以下の低温で
行われるようになってきた。このために、酸素外方拡散
が充分に起こらず表面近傍でのＤＺ層の形成が困難にな
ることから、基板の酸素濃度を低下させることが行われ
てきたが、表面近傍での結晶欠陥の発生を完全に抑制す
ることは困難であった。
ＷＥＬＬ拡散層の形成に高エネルギーイオン注入が用い
られるようになり、また、接合深さをより浅くするため
に、デバイスプロセスの温度は１０００℃以下の低温で
行われるようになってきた。このために、酸素外方拡散
が充分に起こらず表面近傍でのＤＺ層の形成が困難にな
ることから、基板の酸素濃度を低下させることが行われ
てきたが、表面近傍での結晶欠陥の発生を完全に抑制す
ることは困難であった。
【０００３】かかる状況から、結晶欠陥をほぼ完全に含
まない高品質のエピタキシャル層をシリコンウェーハ上
に成長させたいわゆるシリコンエピタキシャルウェーハ
が、今日の高集積デバイスに多く用いられるようになっ
てきた。
まない高品質のエピタキシャル層をシリコンウェーハ上
に成長させたいわゆるシリコンエピタキシャルウェーハ
が、今日の高集積デバイスに多く用いられるようになっ
てきた。
【０００４】従来、エピタキシャルシリコン半導体基板
として使用されるウェーハは、おおよそ、 インゴット
からのスライス→ラッピング→エッチング→鏡面研磨
なる工程にて製造されている。
として使用されるウェーハは、おおよそ、 インゴット
からのスライス→ラッピング→エッチング→鏡面研磨
なる工程にて製造されている。
【０００５】このエピタキシャルシリコン半導体基板の
ゲッタリング源としては、基板裏面に損傷を施すＢＳＤ
タイプ、エッチングまたは鏡面研磨後、減圧ＣＶＤ法等
で裏面側表面に多結晶シリコン膜を形成するＰＢＳタイ
プのものがあり、またボロンを高濃度にドープした基板
を用いたり、さらにシリコン半導体基板内部の酸素析出
物によるもの（ＩＧ）等がある。
ゲッタリング源としては、基板裏面に損傷を施すＢＳＤ
タイプ、エッチングまたは鏡面研磨後、減圧ＣＶＤ法等
で裏面側表面に多結晶シリコン膜を形成するＰＢＳタイ
プのものがあり、またボロンを高濃度にドープした基板
を用いたり、さらにシリコン半導体基板内部の酸素析出
物によるもの（ＩＧ）等がある。
【０００６】
【発明が解決しようとする課題】エピタキシャルシリコ
ン半導体基板において、表面より重金属汚染が生じた場
合にシリコン中での拡散係数が大きい重金属元素（鉄、
銅等）は通常のデバイス工程の熱処理で基板裏面のゲッ
タリング源および基板内部のゲッタリング源まで十分に
拡散が可能である。
ン半導体基板において、表面より重金属汚染が生じた場
合にシリコン中での拡散係数が大きい重金属元素（鉄、
銅等）は通常のデバイス工程の熱処理で基板裏面のゲッ
タリング源および基板内部のゲッタリング源まで十分に
拡散が可能である。
【０００７】しかし、シリコン中での拡散係数が小さい
重金属元素（モリブデン等）はシリコン半導体基板裏面
のゲッタリング源およびシリコン半導体基板内部のゲッ
タリング源まで十分に拡散できず、エピタキシャル層に
残っていることを本発明者は確認した。
重金属元素（モリブデン等）はシリコン半導体基板裏面
のゲッタリング源およびシリコン半導体基板内部のゲッ
タリング源まで十分に拡散できず、エピタキシャル層に
残っていることを本発明者は確認した。
【０００８】また、このような状態ではエピタキシャル
シリコン半導体基板のライフタイムを悪くすることを本
発明者は確認し、報告（宮崎他；第４０回応物予稿１９
９３年春３０ｐ‐ＺＰ‐１２）した。
シリコン半導体基板のライフタイムを悪くすることを本
発明者は確認し、報告（宮崎他；第４０回応物予稿１９
９３年春３０ｐ‐ＺＰ‐１２）した。
【０００９】この発明は、シリコン中での拡散係数が大
きい元素、小さい元素共に十分にゲッタリング可能な、
すなわち全ての重金属不純物のゲッタリング能力を向上
させたエピタキシャルシリコン半導体基板とその製造方
法の提供を目的とする。
きい元素、小さい元素共に十分にゲッタリング可能な、
すなわち全ての重金属不純物のゲッタリング能力を向上
させたエピタキシャルシリコン半導体基板とその製造方
法の提供を目的とする。
【００１０】
【課題を解決するための手段】発明者らは、重金属不純
物のゲッタリング能力を向上させるゲッタリング源を目
的に種々検討した結果、イオン注入による転位・歪み層
の導入に着目した。すなわち、半導体デバイスプロセス
では高エネルギーイオン注入が用いられるが、従来のエ
ピタキシャルシリコン半導体基板製造プロセスにおいて
は、シリコン半導体基板にエピタキシャル層を形成する
以前の工程でイオン注入を施すことはない。それは、イ
オン注入により生じた表面近傍の転位、歪み等の存在
は、デバイスに悪影響を与えるためである。
物のゲッタリング能力を向上させるゲッタリング源を目
的に種々検討した結果、イオン注入による転位・歪み層
の導入に着目した。すなわち、半導体デバイスプロセス
では高エネルギーイオン注入が用いられるが、従来のエ
ピタキシャルシリコン半導体基板製造プロセスにおいて
は、シリコン半導体基板にエピタキシャル層を形成する
以前の工程でイオン注入を施すことはない。それは、イ
オン注入により生じた表面近傍の転位、歪み等の存在
は、デバイスに悪影響を与えるためである。
【００１１】発明者らは、イオン注入による転位・歪み
層の導入を目的に種々検討した結果、シリコン半導体基
板を鏡面研磨後、基板表面よりイオン注入を行い基板表
面近傍に転位・歪み層を形成し、その後基板表面にシリ
コン層をエピタキシャル成長、成膜することにより、デ
バイスプロセスで使用される表面より数μｍ程度の領域
においては何ら悪影響がないことを知見し、この発明を
完成した。
層の導入を目的に種々検討した結果、シリコン半導体基
板を鏡面研磨後、基板表面よりイオン注入を行い基板表
面近傍に転位・歪み層を形成し、その後基板表面にシリ
コン層をエピタキシャル成長、成膜することにより、デ
バイスプロセスで使用される表面より数μｍ程度の領域
においては何ら悪影響がないことを知見し、この発明を
完成した。
【００１２】この発明による、基板表面近傍にイオン注
入による転位・歪み層を有し、基板表面上に成膜したエ
ピタキシャルシリコン層を有するエピタキシャルシリコ
ン半導体基板は、エピタキシャル層付近にゲッタリング
源をもつことで、シリコン中での拡散係数の大きい重金
属元素、小さい重金属元素にかかわらずゲッタリングが
可能であり、かつデバイス工程に供される領域がデバイ
スに何ら悪影響のないエピタキシャルシリコン半導体基
板である。
入による転位・歪み層を有し、基板表面上に成膜したエ
ピタキシャルシリコン層を有するエピタキシャルシリコ
ン半導体基板は、エピタキシャル層付近にゲッタリング
源をもつことで、シリコン中での拡散係数の大きい重金
属元素、小さい重金属元素にかかわらずゲッタリングが
可能であり、かつデバイス工程に供される領域がデバイ
スに何ら悪影響のないエピタキシャルシリコン半導体基
板である。
【００１３】
【発明の実施の形態】シリコン半導体基板におけるＭｏ
不純物の電気特性への影響を調べるため、ＣＺ法による
６インチ、Ｐ（１００）、Ｎ（１００）、酸素濃度１２
×１０17ａｔｏｍｓ／ｃｃ（ＡＳＴＭ Ｆ‐１２１、１
９７９）、比抵抗１１Ωｃｍのシリコン半導体基板を用
い、Ｍｏ水溶液でスピンコート汚染後、乾燥酸素中１０
００℃、１０分の熱処理を行った。
不純物の電気特性への影響を調べるため、ＣＺ法による
６インチ、Ｐ（１００）、Ｎ（１００）、酸素濃度１２
×１０17ａｔｏｍｓ／ｃｃ（ＡＳＴＭ Ｆ‐１２１、１
９７９）、比抵抗１１Ωｃｍのシリコン半導体基板を用
い、Ｍｏ水溶液でスピンコート汚染後、乾燥酸素中１０
００℃、１０分の熱処理を行った。
【００１４】汚染後の表面のＭｏ濃度及び熱処理後の酸
化膜中のＭｏ濃度は、気相分解法により回収後、ＩＣＰ
‐ＭＳ（ネブライザー法）により分析した。評価につい
ては、再結合ライフタイム（τｒ）の測定はμ‐ｗａｖ
ｅ Ｐｈｏｔｏｃｏｎｄｕｃｔｉｖｅ Ｄｅｃａｙ（μ
‐ＰＣＤ）法により行った。その結果を図２にモリブデ
ン（Ｍｏ）の表面汚染量とシリコンの再結合ライフタイ
ムの関係を示すごとく、Ｍｏはシリコンの再結合ライフ
タイムを悪くすることがわかる。
化膜中のＭｏ濃度は、気相分解法により回収後、ＩＣＰ
‐ＭＳ（ネブライザー法）により分析した。評価につい
ては、再結合ライフタイム（τｒ）の測定はμ‐ｗａｖ
ｅ Ｐｈｏｔｏｃｏｎｄｕｃｔｉｖｅ Ｄｅｃａｙ（μ
‐ＰＣＤ）法により行った。その結果を図２にモリブデ
ン（Ｍｏ）の表面汚染量とシリコンの再結合ライフタイ
ムの関係を示すごとく、Ｍｏはシリコンの再結合ライフ
タイムを悪くすることがわかる。
【００１５】また、表１にＭｏ、鉄（Ｆｅ）および銅
（Ｃｕ）のシリコン中での拡散距離を比較した表を示
す。この表より、ＭｏはＦｅやＣｕに比べ拡散速度が極
めて遅い元素であることがわかる。例えば、エピタキシ
ャルシリコン半導体基板表面側よりＭｏ汚染が起こった
場合、厚さ６００μｍのエピタキシャルシリコン半導体
基板の裏面側へ到達するには、１０００℃で１０００時
間以上の時間を要するため裏面に形成したゲッタリング
源では通常行われているデバイス工程の熱処理中にはゲ
ッタリング不可能であることが容易に想像できる。
（Ｃｕ）のシリコン中での拡散距離を比較した表を示
す。この表より、ＭｏはＦｅやＣｕに比べ拡散速度が極
めて遅い元素であることがわかる。例えば、エピタキシ
ャルシリコン半導体基板表面側よりＭｏ汚染が起こった
場合、厚さ６００μｍのエピタキシャルシリコン半導体
基板の裏面側へ到達するには、１０００℃で１０００時
間以上の時間を要するため裏面に形成したゲッタリング
源では通常行われているデバイス工程の熱処理中にはゲ
ッタリング不可能であることが容易に想像できる。
【００１６】従って、シリコン中での拡散速度の遅い元
素をゲッタリングするにはエピタキシャルシリコン半導
体基板に用いるシリコン半導体基板の表面近傍にゲッタ
リング源を形成する必要がある。
素をゲッタリングするにはエピタキシャルシリコン半導
体基板に用いるシリコン半導体基板の表面近傍にゲッタ
リング源を形成する必要がある。
【００１７】
【表１】
【００１８】図１に基づいてこの発明によるエピタキシ
ャルシリコン半導体基板の製造方法を説明する。図１Ａ
に示すごとく、シリコン半導体基板１表面よりイオン注
入を行う。このイオン注入により図１Ｂに示すごとく、
該基板１の表面近傍には転位・歪み層２が形成され、こ
の部分がゲッタリング源となる。表面近傍に形成された
ゲッタリング源により、拡散係数の小さい元素について
もゲッタリングが可能となる。
ャルシリコン半導体基板の製造方法を説明する。図１Ａ
に示すごとく、シリコン半導体基板１表面よりイオン注
入を行う。このイオン注入により図１Ｂに示すごとく、
該基板１の表面近傍には転位・歪み層２が形成され、こ
の部分がゲッタリング源となる。表面近傍に形成された
ゲッタリング源により、拡散係数の小さい元素について
もゲッタリングが可能となる。
【００１９】しかしながら、イオン注入により形成され
たゲッタリング源である転位・歪み層２は、このまま基
板を使用するとデバイス形成領域内に存在するため、イ
オン注入により生じた転位・歪み等によりデバイスに悪
影響を及ぼすため、図１Ｃに示すごとく、イオン注入を
施しゲッタリング源の転位・歪み層２を形成した基板１
にエピタキシャル層３を形成することにより、デバイス
プロセスで使用される領域、すなわち表面より数μｍ程
度はエピタキシャル層３であり、転位・歪み等は存在し
ないためデバイスに供することが可能である。
たゲッタリング源である転位・歪み層２は、このまま基
板を使用するとデバイス形成領域内に存在するため、イ
オン注入により生じた転位・歪み等によりデバイスに悪
影響を及ぼすため、図１Ｃに示すごとく、イオン注入を
施しゲッタリング源の転位・歪み層２を形成した基板１
にエピタキシャル層３を形成することにより、デバイス
プロセスで使用される領域、すなわち表面より数μｍ程
度はエピタキシャル層３であり、転位・歪み等は存在し
ないためデバイスに供することが可能である。
【００２０】さらに、この発明によるエピタキシャルシ
リコン半導体基板は、エピタキシャル層３の近くにゲッ
タリング源が存在しているため、従来のエピタキシャル
シリコン半導体基板よりもゲッタリング能力が優れてい
る。
リコン半導体基板は、エピタキシャル層３の近くにゲッ
タリング源が存在しているため、従来のエピタキシャル
シリコン半導体基板よりもゲッタリング能力が優れてい
る。
【００２１】この発明において、ゲッタリング源である
転位・歪み層を形成するためのイオン注入の条件は、要
求されるゲッタリング源の強度、表面からの深さなどに
応じて、イオンの注入量、注入エネルギー等を適宜選定
することにより制御可能である。好ましくは、イオン種
は水素、ヘリウム等の軽元素でデバイスへの影響のない
ものがよい。注入量は、１×１０15ａｔｏｍｓ／ｃｍ2
以上、１×１０18ａｔｏｍｓ／ｃｍ2以下がよい。注入
エネルギーは、３０ｋｅＶ〜３００ｋｅＶがよい。
転位・歪み層を形成するためのイオン注入の条件は、要
求されるゲッタリング源の強度、表面からの深さなどに
応じて、イオンの注入量、注入エネルギー等を適宜選定
することにより制御可能である。好ましくは、イオン種
は水素、ヘリウム等の軽元素でデバイスへの影響のない
ものがよい。注入量は、１×１０15ａｔｏｍｓ／ｃｍ2
以上、１×１０18ａｔｏｍｓ／ｃｍ2以下がよい。注入
エネルギーは、３０ｋｅＶ〜３００ｋｅＶがよい。
【００２２】
【実施例】比抵抗１０Ωｃｍ、酸素濃度１２〜１５×１
０17ａｔｏｍｓ／ｃｃ（ＡＳＴＭＦ‐１２１、１９７
９）のシリコン半導体基板（１）と、このシリコン半導
体基板（１）に比抵抗１０Ωｃｍ、酸素濃度１２〜１５
×１０17／ａｔｏｍｓ／ｃｃのエピタキシャル層を設け
たエピタキシャルシリコン半導体基板（２）、さらに前
記エピタキシャルシリコン半導体基板（２）と同等のス
ペックからなるこの発明の製造方法によるエピタキシャ
ルシリコン半導体基板（３）を作製した。なお、イオン
注入の条件は、イオン種はヘリウム（Ｈｅ）、注入量１
×１０16ａｔｏｍｓ／ｃｍ2、注入エネルギー４０ｋｅ
Ｖである。
０17ａｔｏｍｓ／ｃｃ（ＡＳＴＭＦ‐１２１、１９７
９）のシリコン半導体基板（１）と、このシリコン半導
体基板（１）に比抵抗１０Ωｃｍ、酸素濃度１２〜１５
×１０17／ａｔｏｍｓ／ｃｃのエピタキシャル層を設け
たエピタキシャルシリコン半導体基板（２）、さらに前
記エピタキシャルシリコン半導体基板（２）と同等のス
ペックからなるこの発明の製造方法によるエピタキシャ
ルシリコン半導体基板（３）を作製した。なお、イオン
注入の条件は、イオン種はヘリウム（Ｈｅ）、注入量１
×１０16ａｔｏｍｓ／ｃｍ2、注入エネルギー４０ｋｅ
Ｖである。
【００２３】上記のシリコン半導体基板を用いて、Ｍｏ
汚染後にＭｏ濃度の測定を行った。Ｍｏの表面汚染はス
ピンコート法により行い、汚染量は１×１０12ａｔｏｍ
ｓ／ｃｍ2である。また、Ｍｏの拡散熱処理は１０００
℃×１時間、窒素雰囲気中で行った。Ｍｏ濃度はＤＬＴ
Ｓ（Ｄｅｅｐ Ｌｅｖｅｌ Ｔｒａｎｓｉｅｎｔ Ｓｐ
ｅｃｔｒｏｓｃｏｐｙ）法により測定した。
汚染後にＭｏ濃度の測定を行った。Ｍｏの表面汚染はス
ピンコート法により行い、汚染量は１×１０12ａｔｏｍ
ｓ／ｃｍ2である。また、Ｍｏの拡散熱処理は１０００
℃×１時間、窒素雰囲気中で行った。Ｍｏ濃度はＤＬＴ
Ｓ（Ｄｅｅｐ Ｌｅｖｅｌ Ｔｒａｎｓｉｅｎｔ Ｓｐ
ｅｃｔｒｏｓｃｏｐｙ）法により測定した。
【００２４】図３に３種類のシリコン半導体基板を用い
たＭｏ濃度の比較を示す。（１）〜（３）の各々のサン
プル水準は、（１）シリコン半導体基板：比抵抗１０Ω
・ｃｍ、酸素濃度１２〜１５×１０17ａｔｏｍｓ／ｃ
ｃ、（２）エピタキシャルシリコン半導体基板：シリコ
ン半導体基板の比抵抗１５Ω・ｃｍ、エピタキシャル層
の比抵抗１０Ω・ｃｍで酸素濃度はそれぞれ（１）と同
じである。（３）Ｈｅイオン注入を施したシリコン半導
体基板にエピタキシャル層を形成したエピタキシャルシ
リコン半導体基板：シリコン半導体基板、エピタキシャ
ル層の各々の比抵抗、酸素濃度は（２）と同じである。
たＭｏ濃度の比較を示す。（１）〜（３）の各々のサン
プル水準は、（１）シリコン半導体基板：比抵抗１０Ω
・ｃｍ、酸素濃度１２〜１５×１０17ａｔｏｍｓ／ｃ
ｃ、（２）エピタキシャルシリコン半導体基板：シリコ
ン半導体基板の比抵抗１５Ω・ｃｍ、エピタキシャル層
の比抵抗１０Ω・ｃｍで酸素濃度はそれぞれ（１）と同
じである。（３）Ｈｅイオン注入を施したシリコン半導
体基板にエピタキシャル層を形成したエピタキシャルシ
リコン半導体基板：シリコン半導体基板、エピタキシャ
ル層の各々の比抵抗、酸素濃度は（２）と同じである。
【００２５】図３よりＭｏはシリコン半導体基板にイオ
ン注入を施したエピタキシャルシリコン半導体基板での
み濃度の低下がみられた。これはイオン注入したことに
より表面近傍にゲッタリング源が形成されＭｏがゲッタ
リングされたことを示している。ここではＭｏの結果の
みを示したが、Ｆｅ、Ｃｕについてもイオン注入を施し
たエピタキシャルシリコン半導体基板で最も濃度の低下
がみられた。
ン注入を施したエピタキシャルシリコン半導体基板での
み濃度の低下がみられた。これはイオン注入したことに
より表面近傍にゲッタリング源が形成されＭｏがゲッタ
リングされたことを示している。ここではＭｏの結果の
みを示したが、Ｆｅ、Ｃｕについてもイオン注入を施し
たエピタキシャルシリコン半導体基板で最も濃度の低下
がみられた。
【００２６】
【発明の効果】この発明は、シリコン半導体基板を鏡面
研磨後、基板表面よりイオン注入を行い基板表面近傍に
転位・歪み層を形成し、その後基板表面にシリコン層を
エピタキシャル成長、成膜することにより、デバイスプ
ロセスで使用される表面より数μｍ程度の領域において
は何ら悪影響がなく、シリコン中での拡散係数の大きい
重金属元素、小さい重金属元素にかかわらずゲッタリン
グが可能である。
研磨後、基板表面よりイオン注入を行い基板表面近傍に
転位・歪み層を形成し、その後基板表面にシリコン層を
エピタキシャル成長、成膜することにより、デバイスプ
ロセスで使用される表面より数μｍ程度の領域において
は何ら悪影響がなく、シリコン中での拡散係数の大きい
重金属元素、小さい重金属元素にかかわらずゲッタリン
グが可能である。
【図１】Ａ，Ｂ，Ｃはこの発明によるエピタキシャルシ
リコン半導体基板の製造方法を示す基板の断面説明図で
ある。
リコン半導体基板の製造方法を示す基板の断面説明図で
ある。
【図２】表面Ｍｏ汚染濃度と再結合ライフタイムとの関
係を示すグラフである。
係を示すグラフである。
【図３】実施例におけるシリコン半導体基板違いと表面
Ｍｏ汚染濃度との関係を示すグラフである。
Ｍｏ汚染濃度との関係を示すグラフである。
１ シリコン半導体基板 ２ 転位・歪み層 ３ エピタキシャル層
Claims (2)
- 【請求項１】 基板表面近傍にイオン注入による転位・
歪み層を有し、基板表面上に成膜したエピタキシャルシ
リコン層を有するエピタキシャルシリコン半導体基板。 - 【請求項２】 シリコン半導体基板を鏡面研磨後、基板
表面よりイオン注入を行い基板表面近傍に転位・歪み層
を形成し、その後基板表面にシリコン層をエピタキシャ
ル成長、成膜するエピタキシャルシリコン半導体基板の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24765797A JPH1174276A (ja) | 1997-08-27 | 1997-08-27 | エピタキシャルシリコン半導体基板とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24765797A JPH1174276A (ja) | 1997-08-27 | 1997-08-27 | エピタキシャルシリコン半導体基板とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174276A true JPH1174276A (ja) | 1999-03-16 |
Family
ID=17166742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24765797A Pending JPH1174276A (ja) | 1997-08-27 | 1997-08-27 | エピタキシャルシリコン半導体基板とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1174276A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004165225A (ja) * | 2002-11-08 | 2004-06-10 | Sony Corp | 半導体基板の製造方法、固体撮像装置の製造方法及び固体撮像装置用の選別方法 |
| JP2007281119A (ja) * | 2006-04-05 | 2007-10-25 | Sumco Corp | 熱処理評価用ウェーハ、熱処理評価方法、および半導体ウェーハの製造方法 |
| JP2009206385A (ja) * | 2008-02-29 | 2009-09-10 | Shin Etsu Handotai Co Ltd | 歪みシリコン層が形成されたシリコンウェーハ及びその製造方法 |
| JP2009252759A (ja) * | 2008-04-01 | 2009-10-29 | Shin Etsu Handotai Co Ltd | 半導体デバイス用シリコン単結晶ウェーハ及びその作製法 |
| JP2014099478A (ja) * | 2012-11-13 | 2014-05-29 | Sumco Corp | エピタキシャルシリコンウェーハの汚染評価方法およびエピタキシャル成長装置炉内の汚染評価方法 |
| CN104823269A (zh) * | 2012-11-13 | 2015-08-05 | 胜高股份有限公司 | 半导体外延晶片的制造方法、半导体外延晶片以及固体摄像元件的制造方法 |
-
1997
- 1997-08-27 JP JP24765797A patent/JPH1174276A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004165225A (ja) * | 2002-11-08 | 2004-06-10 | Sony Corp | 半導体基板の製造方法、固体撮像装置の製造方法及び固体撮像装置用の選別方法 |
| JP2007281119A (ja) * | 2006-04-05 | 2007-10-25 | Sumco Corp | 熱処理評価用ウェーハ、熱処理評価方法、および半導体ウェーハの製造方法 |
| JP2009206385A (ja) * | 2008-02-29 | 2009-09-10 | Shin Etsu Handotai Co Ltd | 歪みシリコン層が形成されたシリコンウェーハ及びその製造方法 |
| JP2009252759A (ja) * | 2008-04-01 | 2009-10-29 | Shin Etsu Handotai Co Ltd | 半導体デバイス用シリコン単結晶ウェーハ及びその作製法 |
| JP2014099478A (ja) * | 2012-11-13 | 2014-05-29 | Sumco Corp | エピタキシャルシリコンウェーハの汚染評価方法およびエピタキシャル成長装置炉内の汚染評価方法 |
| CN104823269A (zh) * | 2012-11-13 | 2015-08-05 | 胜高股份有限公司 | 半导体外延晶片的制造方法、半导体外延晶片以及固体摄像元件的制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101340004B1 (ko) | Ｓｏｉ 웨이퍼의 제조방법 | |
| CN103498196B (zh) | 硅晶片的制造方法 | |
| JP7110204B2 (ja) | イントリンシックゲッタリングおよびゲート酸化物完全性歩留まりを有するシリコンウエハを処理する方法 | |
| JPWO2004008521A1 (ja) | 高抵抗シリコンウエーハ及びその製造方法 | |
| JP2005522879A (ja) | 理想的酸素析出シリコンウエハにおいてデヌーデッドゾーン深さを制御する方法 | |
| JP2010040864A (ja) | エピタキシャルシリコンウェーハ及びその製造方法 | |
| EP0954018B1 (en) | Method for manufacturing semiconductor silicon epitaxial wafer and semiconductor device | |
| JP2003163216A (ja) | エピタキシャルシリコンウエハおよびその製造方法 | |
| JP4419147B2 (ja) | 貼り合わせウェーハの製造方法 | |
| JP2002184960A (ja) | Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ | |
| US20090309190A1 (en) | Semiconductor processing | |
| US20080251879A1 (en) | Method for Manufacturing Simox Substrate and Simox Substrate Obtained by this Method | |
| JPH1174276A (ja) | エピタキシャルシリコン半導体基板とその製造方法 | |
| JP3579069B2 (ja) | 半導体装置の製造方法 | |
| JPS6142855B2 (ja) | ||
| EP4002430A1 (en) | Bonded wafer and method of producing bonded wafer | |
| CN108885998B (zh) | 外延晶圆的制造方法及外延晶圆 | |
| JP4035886B2 (ja) | シリコンエピタキシャルウェーハとその製造方法 | |
| JP2003100760A (ja) | エピタキシャルシリコンウェハおよびその製造方法 | |
| US7799660B2 (en) | Method for manufacturing SOI substrate | |
| JP3660469B2 (ja) | Ｓｏｉ基板の製造方法 | |
| JPH05235005A (ja) | 半導体基板及びその製造方法 | |
| JPH06216137A (ja) | 半導体装置およびその製造方法 | |
| US20230268222A1 (en) | Method for manufacturing soi wafer and soi wafer | |
| JP2022067962A (ja) | Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040402 |
|
| RD05 | Notification of revocation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7425 Effective date: 20040721 |
|
| A977 | Report on retrieval |
Effective date: 20061121 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20061212 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070213 |
|
| RD02 | Notification of acceptance of power of attorney |
Effective date: 20070213 Free format text: JAPANESE INTERMEDIATE CODE: A7422 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070313 |