JPH1174218A - Semiconductor device and its manufacture - Google Patents
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- JPH1174218A JPH1174218A JP17028598A JP17028598A JPH1174218A JP H1174218 A JPH1174218 A JP H1174218A JP 17028598 A JP17028598 A JP 17028598A JP 17028598 A JP17028598 A JP 17028598A JP H1174218 A JPH1174218 A JP H1174218A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特にシリコン基板表面の不純物拡散
領域と配線との低抵抗接続を可能とする半導体装置及び
その製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device and a method of manufacturing the same which enable a low-resistance connection between an impurity diffusion region on the surface of a silicon substrate and a wiring.
【0002】[0002]
【従来の技術】シリコン基板表面層に不純物を添加して
形成された高濃度拡散領域と、その上に形成されるAl
またはAl合金等の配線とを電気的に接続する場合、両
者の間にバリアメタル層が挿入される。バリアメタル層
の挿入により、接触部の高信頼化を図ることが可能にな
る。2. Description of the Related Art A high-concentration diffusion region formed by adding impurities to a surface layer of a silicon substrate, and an Al layer formed thereon are formed.
Alternatively, when electrically connecting a wiring made of an Al alloy or the like, a barrier metal layer is inserted between the two. By inserting the barrier metal layer, it is possible to increase the reliability of the contact portion.
【0003】バリアメタルの材料として、WSi2 、M
oSi2 等の高融点金属シリサイド、TiW等の高融点
金属合金が知られている。最近では、耐熱性、バリア性
向上のため、高融点金属層と高融点金属窒化物層との積
層構造、例えばTiNとTiとの積層構造、HfNとT
iとの積層構造等が用いられる場合もある。[0003] WSi 2 , M
High melting point metal silicides such as oSi 2 and high melting point metal alloys such as TiW are known. Recently, in order to improve heat resistance and barrier properties, a laminated structure of a high melting point metal layer and a high melting point metal nitride layer, for example, a laminated structure of TiN and Ti, HfN and T
In some cases, a laminated structure with i may be used.
【0004】[0004]
【発明が解決しようとする課題】金属配線と半導体基板
との接触抵抗は、半導体基板の不純物濃度と金属の仕事
関数とに依存する。半導体と金属との界面におけるショ
ットキバリアの高さをφ B 、半導体基板の不純物濃度を
ND 、半導体基板中のキャリアの有効質量をm*、半導
体材料の誘電率をεS 、素電荷量をq、プランク定数を
hとすると、接触抵抗率ρC は、SUMMARY OF THE INVENTION Metal wiring and semiconductor substrate
The contact resistance with the impurity concentration of the semiconductor substrate and the work of the metal
Function and depend on. Show at the interface between semiconductor and metal
The height of the barrier is φ B, The impurity concentration of the semiconductor substrate
ND, The effective mass of the carrier in the semiconductor substrate is m*, Semiconductive
Let the dielectric constant of the body material be εS, Elementary charge q, Planck's constant
h, the contact resistivity ρCIs
【0005】[0005]
【数1】 ρC =C ×exp(4 π( εS m * )1/2/(qh) ×( φB /ND )) …(1) と表される。ここで、Cは比例定数である。Ρ C = C × exp (4π (ε S m * ) 1/2 / (qh) × (φ B / N D )) (1) Here, C is a proportional constant.
【0006】式(1)から分かるように、不純物濃度N
D を高くすることにより、接触抵抗を下げることができ
る。しかし、現状でも既に固溶限界に近い不純物が添加
されており、これ以上不純物濃度を高くするのは困難で
ある。As can be seen from equation (1), the impurity concentration N
By increasing D , the contact resistance can be reduced. However, even at present, impurities near the solid solution limit have already been added, and it is difficult to further increase the impurity concentration.
【0007】本発明の目的は、シリコン基板の不純物拡
散領域と金属配線との接触抵抗を下げることができる半
導体装置及びその製造方法を提供することである。An object of the present invention is to provide a semiconductor device capable of reducing the contact resistance between an impurity diffusion region of a silicon substrate and a metal wiring, and a method of manufacturing the same.
【0008】[0008]
【課題を解決するための手段】本発明の一観点による
と、シリコン基板と、前記シリコン基板の表面層に形成
された不純物添加領域と、前記不純物添加領域の表面に
接触し、TiMo、TiNb、TiV、TiW、TiM
oNb、TiMoTa、TiMoV、TiMoW、Ti
NbTa、TiNbV、TiNbW、TiMoNbT
a、TiMoNbV、TiMoNbW、TiMoTa
W、TiMoVW、TiNbTaW、TiNbVW、T
iMoNbTaW、TiMoNbVW、ZrNb、Zr
NbTa、HfNb、HfNbTa、TiZrNbT
a、TiHfNb、TiHfNbTa、TiZrHfN
b、TiZrHfNbTa、TiTa、ZrTa、Hf
Ta、TiZrTa、TiHfTa、TiZrHfTa
からなる群より選ばれた1つの合金により形成されたコ
ンタクト層と、前記コンタクト層の上に配置され、高融
点金属窒化物または高融点金属窒化酸化物からなるバリ
ア層と、前記バリア層の上に配置された金属配線とを有
する半導体装置が提供される。According to one aspect of the present invention, a silicon substrate, an impurity-added region formed in a surface layer of the silicon substrate, and a surface of the impurity-added region are contacted with TiMo, TiNb, TiV, TiW, TiM
oNb, TiMoTa, TiMoV, TiMoW, Ti
NbTa, TiNbV, TiNbW, TiMoNbT
a, TiMoNbV, TiMoNbW, TiMoTa
W, TiMoVW, TiNbTaW, TiNbVW, T
iMoNbTaW, TiMoNbVW, ZrNb, Zr
NbTa, HfNb, HfNbTa, TiZrNbT
a, TiHfNb, TiHfNbTa, TiZrHfN
b, TiZrHfNbTa, TiTa, ZrTa, Hf
Ta, TiZrTa, TiHfTa, TiZrHfTa
A contact layer formed of one alloy selected from the group consisting of: a barrier layer disposed on the contact layer and made of a high melting point metal nitride or a high melting point metal nitride oxide; And a metal wiring arranged in the semiconductor device.
【0009】本発明の他の観点によると、シリコン基板
の表面層に、n型不純物添加領域とp型不純物添加領域
とを形成する工程と、前記シリコン基板の上に層間絶縁
膜を堆積し、該層間絶縁膜に前記n型不純物添加領域と
p型不純物添加領域の各々の表面の一部を露出させるコ
ンタクトホールを形成する工程と、前記コンタクトホー
ルの内面及び前記層間絶縁膜の表面上に、TiMo、T
iNb、TiV、TiW、TiMoNb、TiMoT
a、TiMoV、TiMoW、TiNbTa、TiNb
V、TiNbW、TiMoNbTa、TiMoNbV、
TiMoNbW、TiMoTaW、TiMoVW、Ti
NbTaW、TiNbVW、TiMoNbTaW、Ti
MoNbVW、ZrNb、ZrNbTa、HfNb、H
fNbTa、TiZrNbTa、TiHfNb、TiH
fNbTa、TiZrHfNb、TiZrHfNbT
a、TiTa、ZrTa、HfTa、TiZrTa、T
iHfTa、TiZrHfTaからなる群より選ばれた
1つの合金からなるコンタクト層を形成する工程と、前
記コンタクト層の表面層を窒素雰囲気中で窒化し、また
は窒素酸素雰囲気中で窒化酸化し、該コンタクト層の表
面上に金属窒化物または金属窒化酸化物からなるバリア
層を形成する工程と、前記バリア層の上に金属配線層を
形成する工程とを有する半導体装置の製造方法が提供さ
れる。According to another aspect of the present invention, a step of forming an n-type impurity added region and a p-type impurity added region in a surface layer of a silicon substrate, and depositing an interlayer insulating film on the silicon substrate, Forming a contact hole exposing a part of the surface of each of the n-type doped region and the p-type doped region in the interlayer insulating film; and forming an inner surface of the contact hole and a surface of the interlayer insulating film, TiMo, T
iNb, TiV, TiW, TiMoNb, TiMoT
a, TiMoV, TiMoW, TiNbTa, TiNb
V, TiNbW, TiMoNbTa, TiMoNbV,
TiMoNbW, TiMoTaW, TiMoVW, Ti
NbTaW, TiNbVW, TiMoNbTaW, Ti
MoNbVW, ZrNb, ZrNbTa, HfNb, H
fNbTa, TiZrNbTa, TiHfNb, TiH
fNbTa, TiZrHfNb, TiZrHfNbT
a, TiTa, ZrTa, HfTa, TiZrTa, T
forming a contact layer made of one alloy selected from the group consisting of iHfTa and TiZrHfTa, and nitriding the surface layer of the contact layer in a nitrogen atmosphere or nitriding and oxidizing in a nitrogen oxygen atmosphere; Forming a barrier layer made of a metal nitride or a metal nitride oxide on a surface of the semiconductor device; and forming a metal wiring layer on the barrier layer.
【0010】本発明の他の観点によると、シリコン基板
の表面層に、n型不純物添加領域とp型不純物添加領域
とを形成する工程と、前記シリコン基板の上に層間絶縁
膜を堆積し、該層間絶縁膜に前記n型不純物添加領域と
p型不純物添加領域の各々の表面の一部を露出させるコ
ンタクトホールを形成する工程と、前記コンタクトホー
ルの内面及び前記層間絶縁膜の表面上に、TiMo、T
iNb、TiV、TiW、TiMoNb、TiMoT
a、TiMoV、TiMoW、TiNbTa、TiNb
V、TiNbW、TiMoNbTa、TiMoNbV、
TiMoNbW、TiMoTaW、TiMoVW、Ti
NbTaW、TiNbVW、TiMoNbTaW、Ti
MoNbVW、ZrNb、ZrNbTa、HfNb、H
fNbTa、TiZrNbTa、TiHfNb、TiH
fNbTa、TiZrHfNb、TiZrHfNbT
a、TiTa、ZrTa、HfTa、TiZrTa、T
iHfTa、TiZrHfTaからなる群より選ばれた
1つの合金をターゲットとし、希ガスをスパッタガスと
して、スパッタリングにより前記合金からなるコンタク
ト層を堆積する工程と、前記コンタクト層を形成する工
程の後、連続して、少なくとも窒素ガスを含むガスまた
は窒素ガスと酸素ガスとを含むガスをスパッタガスとし
た反応性スパッタリングにより、前記コンタクト層の上
に前記合金の窒化物または窒化酸化物からなるバリア層
を堆積する工程とを有する半導体装置の製造方法が提供
される。According to another aspect of the present invention, a step of forming an n-type impurity added region and a p-type impurity added region in a surface layer of a silicon substrate, and depositing an interlayer insulating film on the silicon substrate, Forming a contact hole exposing a part of the surface of each of the n-type doped region and the p-type doped region in the interlayer insulating film; and forming an inner surface of the contact hole and a surface of the interlayer insulating film, TiMo, T
iNb, TiV, TiW, TiMoNb, TiMoT
a, TiMoV, TiMoW, TiNbTa, TiNb
V, TiNbW, TiMoNbTa, TiMoNbV,
TiMoNbW, TiMoTaW, TiMoVW, Ti
NbTaW, TiNbVW, TiMoNbTaW, Ti
MoNbVW, ZrNb, ZrNbTa, HfNb, H
fNbTa, TiZrNbTa, TiHfNb, TiH
fNbTa, TiZrHfNb, TiZrHfNbT
a, TiTa, ZrTa, HfTa, TiZrTa, T
After a step of depositing a contact layer made of the alloy by sputtering using an alloy selected from the group consisting of iHfTa and TiZrHfTa as a target and using a rare gas as a sputtering gas, and a step of forming the contact layer, Depositing a barrier layer made of a nitride or nitrided oxide of the alloy on the contact layer by reactive sputtering using a gas containing at least a nitrogen gas or a gas containing a nitrogen gas and an oxygen gas as a sputtering gas. And a method for manufacturing a semiconductor device comprising the steps of:
【0011】コンタクト層が、シリコンよりも標準生成
熱の大きな金属と小さな金属との合金により形成されて
いる。この合金の組成を調節することにより、シリコン
基板のn型不純物拡散領域及びp型不純物拡散領域とコ
ンタクト層との界面におけるショットキバリアの高さを
好適な値に制御することができる。このため、n型領域
とp型領域の双方に対する接触抵抗のバランスをとるこ
とが可能になる。The contact layer is formed of an alloy of a metal having a higher standard heat of formation than silicon and a metal having a lower standard heat of generation. By adjusting the composition of the alloy, the height of the Schottky barrier at the interface between the n-type impurity diffusion region and the p-type impurity diffusion region of the silicon substrate and the contact layer can be controlled to a suitable value. For this reason, it is possible to balance contact resistance for both the n-type region and the p-type region.
【0012】また、シリコンよりも標準生成熱の大きな
金属元素が、シリコン基板表面に形成された自然酸化膜
を還元するため、自然酸化膜の介在による接触抵抗の増
加を抑制することができる。Further, since the metal element having a higher standard heat of formation than silicon reduces the natural oxide film formed on the surface of the silicon substrate, an increase in the contact resistance due to the interposition of the natural oxide film can be suppressed.
【0013】[0013]
【発明の実施の形態】本発明の実施例を説明する前に、
半導体と金属との界面のショットキバリアと接触抵抗と
の関係について考察する。式(1)から、ショットキバ
リアφB の小さな材料を選択することにより、接触抵抗
を減少させられることがわかる。シリコン基板を用いた
集積回路装置においては、As、P等をドープしたn型
の拡散領域とB等をドープしたp型の拡散領域の双方に
対して金属配線を接触させる必要がある。n型Siに対
するショットキバリアの高さをφBn、p型Siに対する
ショットキバリアの高さをφBp、Siのバンドギャップ
をEg とすると、DESCRIPTION OF THE PREFERRED EMBODIMENTS Before describing embodiments of the present invention,
The relationship between the Schottky barrier at the interface between the semiconductor and the metal and the contact resistance is considered. From equation (1), by selecting a material having small Schottky barrier phi B, it can be seen that is reduced contact resistance. In an integrated circuit device using a silicon substrate, it is necessary to make the metal wiring contact both the n-type diffusion region doped with As, P, etc. and the p-type diffusion region doped with B, etc. When the height of the Schottky barrier for n-type Si is φ Bn , the height of the Schottky barrier for p-type Si is φ Bp , and the band gap of Si is E g ,
【0014】[0014]
【数2】 Eg ≒φBn+φBp …(2) なる関係があることが知られている。It is known that there is a relationship of E g ≒ φ Bn + φ Bp (2)
【0015】式(2)から分かるように、φBnとφBpと
の和はほぼ一定であるため、n型とp型のいずれか一方
の拡散領域におけるショットキバリアφB が低くなるよ
うな材料を選択すると、他方の拡散領域におけるショッ
トキバリアφB が高くなる。n型拡散領域とp型拡散領
域との双方において接触抵抗を減少させるためには、φ
BnとφBpが共にSiのバンドギャップEg の約半分の
値、すなわち約0.56eVとなるような材料を選択す
ることが好ましい。As can be seen from equation (2), since the sum of φ Bn and φ Bp is substantially constant, a material that reduces the Schottky barrier φ B in either the n-type or p-type diffusion region. selecting, the higher the Schottky barrier phi B at the other diffusion region. To reduce the contact resistance in both the n-type and p-type diffusion regions, φ
About half the value of the band gap E g of Bn and phi Bp are both Si, namely it is preferable to select a material that is about 0.56 eV.
【0016】図5は、シリコン基板上にコンタクト層と
してTi、バリア層としてTiNを用いてAl配線を形
成したときの、シリコン基板表面の不純物拡散領域と配
線との接触抵抗を示す。横軸はコンタクトホールの径を
単位μmで表し、縦軸は接触抵抗を単位Ωで表す。図中
の記号●及び○は、それぞれn型拡散領域及びp型拡散
領域における接触抵抗を示す。n型拡散領域の不純物濃
度は4×1020cm-3、p型不純物領域の不純物濃度
は、2×1020cm-3である。FIG. 5 shows the contact resistance between the impurity diffusion region on the silicon substrate surface and the wiring when an Al wiring is formed on the silicon substrate using Ti as a contact layer and TiN as a barrier layer. The horizontal axis represents the diameter of the contact hole in μm, and the vertical axis represents the contact resistance in Ω. The symbols ● and ○ in the figure indicate the contact resistance in the n-type diffusion region and the p-type diffusion region, respectively. The impurity concentration of the n-type diffusion region is 4 × 10 20 cm −3 , and the impurity concentration of the p-type impurity region is 2 × 10 20 cm −3 .
【0017】金属Tiとn型Siとの界面におけるショ
ットキバリアの高さφBnは約0.52eVであり、Si
のバンドギャップの約1/2である0.56eVに近
い。すなわち、Tiは、n型Siとp型Siの双方との
接触抵抗を小さくするための好ましい材料であると考え
られる。The height φ Bn of the Schottky barrier at the interface between the metal Ti and the n-type Si is about 0.52 eV,
Is close to 0.56 eV, which is about の of the band gap of the above. That is, Ti is considered to be a preferable material for reducing the contact resistance between both n-type Si and p-type Si.
【0018】しかし、図5に示すように、p型Siとの
接触抵抗は、n型Siとの接触抵抗の約3倍になってい
る。また、コンタクトホールの径が0.5μm以下の範
囲において、接触抵抗のばらつきが大きくなっている。
これは、コンタクトホール形成時のシリコン基板表面の
ダメージ、シリコン基板表面に形成された自然酸化膜等
の影響によるものと考えられる。p型Siとの接触抵抗
を下げるためには、p型Siとのショットキバリアの低
い材料を使用すればよいが、この場合には、n型Siと
のショットキバリアが高くなり、接触抵抗が増大してし
まう。However, as shown in FIG. 5, the contact resistance with p-type Si is about three times the contact resistance with n-type Si. Further, in the range where the diameter of the contact hole is 0.5 μm or less, the variation in the contact resistance is large.
This is considered to be due to the damage of the silicon substrate surface at the time of forming the contact hole and the influence of the natural oxide film and the like formed on the silicon substrate surface. In order to reduce the contact resistance with p-type Si, a material having a low Schottky barrier with p-type Si may be used, but in this case, the Schottky barrier with n-type Si increases and the contact resistance increases. Resulting in.
【0019】〔第1の実施例〕次に、図1を参照して、
本発明の第1の実施例による半導体装置について説明す
る。[First Embodiment] Next, referring to FIG.
A semiconductor device according to a first embodiment of the present invention will be described.
【0020】図1は、シリコン基板表面の不純物拡散領
域と配線との接続部の断面図を示す。シリコン基板1の
表面に形成されたフィールド酸化膜2により活性領域が
画定されている。この活性領域の表面層に、高濃度に不
純物が添加された不純物拡散領域3が形成されている。
シリコン基板1の表面上に層間絶縁膜4が形成され、こ
の層間絶縁膜4に、拡散領域3の表面の一部を露出させ
るコンタクトホール5が形成されている。FIG. 1 is a sectional view of a connection portion between an impurity diffusion region on the surface of a silicon substrate and a wiring. An active region is defined by a field oxide film 2 formed on the surface of a silicon substrate 1. In the surface layer of the active region, an impurity diffusion region 3 to which an impurity is added at a high concentration is formed.
An interlayer insulating film 4 is formed on the surface of silicon substrate 1, and contact hole 5 exposing a part of the surface of diffusion region 3 is formed in interlayer insulating film 4.
【0021】コンタクトホール5の内面から層間絶縁膜
4の上面の一部の領域までを連続的に覆うように、コン
タクト層6、バリア層7、配線8の3層からなる積層構
造が形成されている。A laminated structure including three layers of a contact layer 6, a barrier layer 7, and a wiring 8 is formed so as to continuously cover from the inner surface of the contact hole 5 to a part of the upper surface of the interlayer insulating film 4. I have.
【0022】コンタクト層6は、TiMo、TiNb、
TiV、TiW、TiMoNb、TiMoTa、TiM
oV、TiMoW、TiNbTa、TiNbV、TiN
bW、TiMoNbTa、TiMoNbV、TiMoN
bW、TiMoTaW、TiMoVW、TiNbTa
W、TiNbVW、TiMoNbTaW、TiMoNb
VW、ZrNb、ZrNbTa、HfNb、HfNbT
a、TiZrNbTa、TiHfNb、TiHfNbT
a、TiZrHfNb、TiZrHfNbTaからなる
群より選ばれた1つの合金により形成されている。バリ
ア層7は、コンタクト層6を形成する合金の窒化物また
は窒化酸化物により形成されている。配線8は、Alま
たはAl合金により形成されている。The contact layer 6 is made of TiMo, TiNb,
TiV, TiW, TiMoNb, TiMoTa, TiM
oV, TiMoW, TiNbTa, TiNbV, TiN
bW, TiMoNbTa, TiMoNbV, TiMoN
bW, TiMoTaW, TiMoVW, TiNbTa
W, TiNbVW, TiMoNbTaW, TiMoNb
VW, ZrNb, ZrNbTa, HfNb, HfNbT
a, TiZrNbTa, TiHfNb, TiHfNbT
a, TiZrHfNb, and one alloy selected from the group consisting of TiZrHfNbTa. The barrier layer 7 is formed of a nitride or a nitride oxide of an alloy forming the contact layer 6. The wiring 8 is formed of Al or an Al alloy.
【0023】バリア層7は、例えばコンタクト層6を堆
積した後、窒素雰囲気中で基板を熱処理して表面層を窒
化することにより形成される。または、コンタクト層6
をArガスを用いたスパッタリングにより堆積し、その
後スパッタガス中に窒素ガスを導入して反応性スパッタ
リングを行うことにより形成される。The barrier layer 7 is formed, for example, by depositing the contact layer 6 and then heat-treating the substrate in a nitrogen atmosphere to nitride the surface layer. Or contact layer 6
Is deposited by sputtering using Ar gas, and then nitrogen gas is introduced into the sputtering gas to perform reactive sputtering.
【0024】コンタクト層6は、Siよりも標準生成熱
の大きな第1群の金属、すなわちSiよりも酸化されや
すい金属と、Siよりも標準生成熱の小さな第2群の金
属を含む。第1群の金属には、Ti、Zr、Hf等が含
まれ、第2群の金属には、V、Mo、W、Nb等が含ま
れる。The contact layer 6 includes a first group of metals having a higher standard heat of formation than Si, that is, a metal that is more easily oxidized than Si, and a second group of metals having a lower standard heat of formation than Si. The first group of metals includes Ti, Zr, Hf, and the like, and the second group of metals includes V, Mo, W, Nb, and the like.
【0025】第1群の金属とn型Siとの間のショット
キバリアの高さφBnは、おおよそ0.6eV以下であ
り、第2群の金属のそれは、おおよそ0.6eV以上で
ある。すなわち、第1群の金属はn型Siとの接触に適
し、第2群の金属はp型Siとの接触に適しているとい
える。The height φ Bn of the Schottky barrier between the first group of metals and the n-type Si is about 0.6 eV or less, and that of the second group of metals is about 0.6 eV or more. That is, it can be said that the first group of metals is suitable for contact with n-type Si, and the second group of metals is suitable for contact with p-type Si.
【0026】また、第1群の金属は、Siよりも酸化さ
れやすいため、Si表面に形成されている自然酸化膜を
還元し、良好な電気的接触を得ることが可能になる。さ
らに、第1群の金属を含むコンタクト層6は、層間絶縁
膜と配線との密着性を高め、配線パターン倒れや、パタ
ーンが絶縁膜上で移動して剥離してしまうパターン飛び
を防止することができる。Further, since the first group of metals is more easily oxidized than Si, it is possible to reduce the natural oxide film formed on the Si surface and obtain good electrical contact. Furthermore, the contact layer 6 containing the first group of metals enhances the adhesion between the interlayer insulating film and the wiring, and prevents the wiring pattern from falling down and the pattern from jumping when the pattern moves on the insulating film and peels off. Can be.
【0027】第1群の金属と第2群の金属の各々から少
なくとも1つずつ選ばれた2種の金属を組み合わせてコ
ンタクト層とする場合、固溶体を形成する組み合わせが
好ましく、金属間化合物を形成する組み合わせは好まし
くない。この観点から、TiMo、TiNb、TiV、
TiW、TiMoNb、TiMoTa、TiMoV、T
iMoW、TiNbTa、TiNbV、TiNbW、T
iMoNbTa、TiMoNbV、TiMoNbW、T
iMoTaW、TiMoVW、TiNbTaW、TiN
bVW、TiMoNbTaW、TiMoNbVW、Zr
Nb、ZrNbTa、HfNb、HfNbTa、TiZ
rNb、TiZrNbTa、TiHfNb、TiHfN
bTa、TiZrHfNb、TiZrHfNbTa等の
高融点金属合金がコンタクト層として好ましい。When a contact layer is formed by combining two metals selected from at least one of each of the first group of metals and the second group of metals, a combination that forms a solid solution is preferable, and an intermetallic compound is formed. Are not preferred. From this viewpoint, TiMo, TiNb, TiV,
TiW, TiMoNb, TiMoTa, TiMoV, T
iMoW, TiNbTa, TiNbV, TiNbW, T
iMoNbTa, TiMoNbV, TiMoNbW, T
iMoTaW, TiMoVW, TiNbTaW, TiN
bVW, TiMoNbTaW, TiMoNbVW, Zr
Nb, ZrNbTa, HfNb, HfNbTa, TiZ
rNb, TiZrNbTa, TiHfNb, TiHfN
A high melting point metal alloy such as bTa, TiZrHfNb, TiZrHfNbTa is preferable as the contact layer.
【0028】このように、第1群の金属と第2群の金属
とを組み合わせて、シリコンとのショットキバリアφBn
とφBpとを調節し、n型Siとp型Siの各々に対して
好適な接触抵抗を得ることが可能になる。特に、TiM
o、TiV等のように、全組成域で固溶体を形成する組
み合わせを選択することにより、ショットキバリアφ Bn
の値の設定の自由度を高めることができる。Thus, the first group of metals and the second group of metals
And Schottky barrier φ with siliconBn
And φBpAnd for each of n-type Si and p-type Si
A suitable contact resistance can be obtained. In particular, TiM
A group that forms a solid solution in the entire composition range, such as o, TiV, etc.
Schottky barrier φ Bn
Can be set more freely.
【0029】第1群の金属と第2群の金属との組み合わ
せによる合金中の、第1群の金属の組成は、好ましくは
約50モル%から約80モル%である。第1群の金属で
あるHfは、0.46eVの低いショットキバリアφBn
を有し、合金全体としてのショットキバリアφBnを広い
範囲で選択可能とする。第2群の金属であるNbおよび
Moは、0.65eV以上の高いショットキバリアφBn
を有し、合金全体としてのショットバリアφBnを広い範
囲で選択可能とする。第2群の金属であるTaは、0.
59eVの低いショットキバリアφBnを有するが、Ta
Nの形に窒化させれると、20℃で13.26g/cm
3 の高い密度を提供する。TaNは、高いバリア機能を
果たすことが期待される。第2群の金属の窒化物WN
も、12.12g/cm3 の高い密度を示す。これらの
密度の値は、第1群の金属の窒化物TiNの密度4.0
8g/cm3 と比較されるべきである。The composition of the first group metal in the alloy of the combination of the first group metal and the second group metal is preferably from about 50 mol% to about 80 mol%. Hf, which is a first group of metals, has a low Schottky barrier φ Bn of 0.46 eV.
And the Schottky barrier φBn as the whole alloy can be selected in a wide range. Nb and Mo, which are the second group of metals, have a high Schottky barrier φ Bn of 0.65 eV or more.
And the shot barrier φBn as the whole alloy can be selected in a wide range. Ta, which is a second group of metals, has a content of 0.1.
Although it has a low Schottky barrier φ Bn of 59 eV,
13.26 g / cm at 20 ° C. when nitrided into N
Provides a high density of 3 . TaN is expected to fulfill a high barrier function. Second Group Metal Nitride WN
Also show a high density of 12.12 g / cm 3 . These density values correspond to a density of the first group of metal nitrides, TiN, of 4.0.
Should be compared to 8 g / cm 3 .
【0030】また、コンタクト層6を構成する第2群の
金属がシリコン基板に対する拡散種となり、Siと合金
化する。金属とSiとの実質的な界面が、コンタクトホ
ール形成時のドライエッチングダメージの残る基板最表
面よりも深くなるため、清浄な界面を得ることができ、
接触抵抗を下げることができる。Further, the second group of metals constituting the contact layer 6 becomes a diffusion species with respect to the silicon substrate and is alloyed with Si. Since the substantial interface between the metal and Si is deeper than the outermost surface of the substrate where the dry etching damage during the formation of the contact hole remains, a clean interface can be obtained,
The contact resistance can be reduced.
【0031】上記実施例では、コンタクト層の表面層の
熱窒化、または、コンタクト層のスパッタリングによる
堆積に引き続いて、スパッタガスに窒素ガスを混入させ
て反応性スパッタリングを行うことにより、容易にバリ
ア層を形成することができる。In the above embodiment, the thermal sputtering of the surface layer of the contact layer or the deposition of the contact layer by sputtering is followed by the reactive sputtering performed by mixing a sputter gas with nitrogen gas to easily form the barrier layer. Can be formed.
【0032】次に、実施例による半導体装置の製造方法
について、nチャネルMOSFET及びpチャネルMO
SFETを形成する場合を例にとって説明する。Next, a method of manufacturing a semiconductor device according to an embodiment will be described with reference to an n-channel MOSFET and a p-channel MOSFET.
A case where an SFET is formed will be described as an example.
【0033】図2(A)に示すように、面方位が(10
0)、基板抵抗率が4Ω・cm、酸素濃度が1.5×1
017cm-3のp型シリコン基板10の表面層に、図中の
左側にn型ウェル12、右側にp型ウェル13が形成さ
れている。シリコン基板10の表面にフィールド酸化膜
11が形成され、n型ウェル12及びp型ウェル13内
に活性領域が画定されている。As shown in FIG. 2A, the plane orientation is (10).
0), substrate resistivity 4 Ω · cm, oxygen concentration 1.5 × 1
An n-type well 12 is formed on the left side in the figure and a p-type well 13 is formed on the right side in the surface layer of the p-type silicon substrate 10 of 0 17 cm -3 . A field oxide film 11 is formed on the surface of a silicon substrate 10, and an active region is defined in an n-type well 12 and a p-type well 13.
【0034】n型ウェル12内の活性領域に、ソース領
域14S、ドレイン領域14D、及びゲート電極14G
からなるpチャネルMOSFET14が形成され、p型
ウェル13内の活性領域に、ソース領域15S、ドレイ
ン領域15D、及びゲート電極15Gからなるnチャネ
ルMOSFET15が形成されている。The active region in the n-type well 12 has a source region 14S, a drain region 14D, and a gate electrode 14G.
Is formed, and an n-channel MOSFET 15 including a source region 15S, a drain region 15D, and a gate electrode 15G is formed in an active region in the p-type well 13.
【0035】各ゲート電極14G、15Gの側壁上に
は、サイドウォール絶縁体が形成されている。このサイ
ドウォール絶縁体は、低濃度ドレイン(LDD)構造の
高濃度領域へのイオン注入時のマスクとして使用され
る。A sidewall insulator is formed on the sidewall of each of the gate electrodes 14G and 15G. This sidewall insulator is used as a mask when ions are implanted into a high-concentration region having a low-concentration drain (LDD) structure.
【0036】MOSFET14及び15を覆うように基
板全面に層間絶縁膜16が形成されている。層間絶縁膜
16は、フォスフォシリケートガラス(PSG)とボロ
フォスフォシリケートガラス(BPSG)との2層構造
を有し、合計の膜厚は0.4〜1.0μm、好ましくは
0.8μmである。PSG膜のリン(P)濃度は3〜1
0重量%、好ましくは8重量%であり、BPSG膜のP
濃度は3〜8重量%、ボロン(B)濃度は5〜12重量
%、好ましくは、それぞれ5重量%、9重量%である。An interlayer insulating film 16 is formed on the entire surface of the substrate so as to cover MOSFETs 14 and 15. The interlayer insulating film 16 has a two-layer structure of phosphosilicate glass (PSG) and borophosphosilicate glass (BPSG), and has a total thickness of 0.4 to 1.0 μm, preferably 0.8 μm. is there. The phosphorus (P) concentration of the PSG film is 3-1.
0% by weight, preferably 8% by weight.
The concentration is 3 to 8% by weight, and the boron (B) concentration is 5 to 12% by weight, preferably 5% by weight and 9% by weight, respectively.
【0037】レジストパターンをマスクとした異方性エ
ッチングにより、層間絶縁膜16の所定の領域にコンタ
クトホールを形成する。コンタクトホールの底面に、ソ
ース/ドレイン領域14S、14D、15S及び15D
の表面の一部が露出する。層間絶縁膜16のエッチング
は、例えば、エッチングガスとして流量5sccmのC
F4 と流量30sccmのCHF3 、及び流量100s
ccmのArを用い、圧力を200mTorr、13.
56MHzのRF電力を700W、磁場を40ガウスと
したマグネトロン反応性イオンエッチングにより行う。
この条件におけるBPSG膜のエッチング速度は450
±20nm/minであり、所望の形状のコンタクトホ
ールを形成することができる。コンタクトホールの底面
に、自然酸化膜18が形成される。コンタクトホールを
形成した後に、ドライエッチングによりコンタクトホー
ル底部に残存する酸化膜18を除去して、Si基板を露
出させる。しかし、露出されたSi基板の最表面には、
エッチングによるダメージを受けた層が残っている。こ
のダメージを受けた層の除去およびSi最表面を洗浄化
するために、緩衝フッ酸(BHF)を用いて基板洗浄お
よびエッチングを行う。A contact hole is formed in a predetermined region of the interlayer insulating film 16 by anisotropic etching using the resist pattern as a mask. Source / drain regions 14S, 14D, 15S and 15D
A part of the surface of is exposed. The etching of the interlayer insulating film 16 is performed, for example, by using a C gas having a flow rate of 5 sccm as an etching gas.
F 4 and the flow rate 30sccm of CHF 3, and the flow rate 100s
12. Using ccm of Ar at a pressure of 200 mTorr,
This is performed by magnetron reactive ion etching with a RF power of 56 MHz of 700 W and a magnetic field of 40 Gauss.
Under this condition, the etching rate of the BPSG film is 450
It is ± 20 nm / min, and a contact hole having a desired shape can be formed. A natural oxide film 18 is formed on the bottom of the contact hole. After forming the contact hole, the oxide film 18 remaining at the bottom of the contact hole is removed by dry etching to expose the Si substrate. However, on the outermost surface of the exposed Si substrate,
Layers damaged by etching remain. In order to remove the damaged layer and clean the outermost surface of the Si, the substrate is cleaned and etched using buffered hydrofluoric acid (BHF).
【0038】この工程によりSi最表面の酸化膜が除去
される。層間絶縁膜16のエッチング時間は、上記エッ
チング速度で丁度全膜厚分をエッチングするのに必要な
時間(主エッチング時間)に、その30〜100%、好
ましくは50%程度の時間(オーバエッチング時間)を
加えた時間とする。By this step, the oxide film on the outermost surface of Si is removed. The etching time of the interlayer insulating film 16 is 30 to 100%, preferably about 50% of the time (main etching time) required to etch just the entire film thickness at the above-mentioned etching rate (over-etching time). ) Is added.
【0039】図2(B)に示すように、コンタクトホー
ル17の内面及び層間絶縁膜16の上面を覆うように、
TiMo合金からなる厚さ5〜50nm、好ましくは2
0nmのコンタクト層20を堆積する。コンタクト層
は、Si表面に低抵抗の接触(コンタクト)を形成する
ことを主な機能とする。コンタクト層20の堆積は、例
えばターゲットとしてTiMo合金、スパッタガスとし
て流量30sccmのArガスを用い、基板温度を15
0℃、圧力を3mTorr、印加電力を1150Wとし
たDCマグネトロンスパッタリングにより行う。TiM
o合金による膜が、コンタクトホール底面のSi基板に
接触して形成されているので、上記清浄化後に生成され
た自然酸化膜18は還元されて消失する。その結果、再
度自然酸化膜18をエッチング等で除去する工程が不要
となる。As shown in FIG. 2B, the inner surface of the contact hole 17 and the upper surface of the interlayer insulating film 16 are covered.
5-50 nm, preferably 2 nm, made of TiMo alloy
A 0 nm contact layer 20 is deposited. The main function of the contact layer is to form a low-resistance contact (contact) on the Si surface. The contact layer 20 is deposited by using, for example, a TiMo alloy as a target, an Ar gas at a flow rate of 30 sccm as a sputtering gas, and a substrate temperature of 15 ° C.
DC magnetron sputtering is performed at 0 ° C., a pressure of 3 mTorr, and an applied power of 1150 W. TiM
Since the film made of the o-alloy is formed in contact with the Si substrate on the bottom surface of the contact hole, the natural oxide film 18 generated after the cleaning is reduced and disappears. As a result, the step of removing the natural oxide film 18 again by etching or the like becomes unnecessary.
【0040】TiMo合金中のTiの組成は、好ましく
は50モル%から85モル%(Moで表すと、50モル
%から15モル%)であり、0.55eVから0.6e
VのショットキバリアφBnに相当する。このショットキ
バリアは、Siのバンドギャップの約半分である。Ti
の量は、薄い自然酸化膜を還元するのに十分な量であ
る。金属Moは、20℃で4.77μΩcmの低い抵抗
率を有し(Tiの場合20℃で47μΩcmの抵抗率を
有する)、全体のコンタクト抵抗を下げるのに有利であ
る。The composition of Ti in the TiMo alloy is preferably from 50 mol% to 85 mol% (50 mol% to 15 mol% in Mo), and from 0.55 eV to 0.6 e
V corresponds to a Schottky barrier φ Bn . This Schottky barrier is about half the band gap of Si. Ti
Is sufficient to reduce a thin native oxide film. Metal Mo has a low resistivity of 4.77 μΩcm at 20 ° C. (has a resistivity of 47 μΩcm at 20 ° C. for Ti), which is advantageous for lowering the overall contact resistance.
【0041】Ti原子はMo原子よりも軽いため、Ti
原子の方がMo原子よりもスパッタリングされやすい。
このため、TiとMoとを同時にスパッタリングする
と、成膜されるTiMo膜のTi組成比がターゲットの
Ti組成比よりも多くなる。従って、ターゲットのTi
組成を、目的とする組成よりも少なくしておくことが好
ましい。例えば、Ti組成を目的とする組成よりも数〜
10重量%、好ましくは5重量%程度少なくしておく。
なお、TiターゲットとMoターゲットとを用い、コス
パッタ(同時スパッタ)を行ってTiMo合金膜を堆積
することも可能である。Since Ti atoms are lighter than Mo atoms,
Atoms are more easily sputtered than Mo atoms.
Therefore, if Ti and Mo are simultaneously sputtered, the Ti composition ratio of the formed TiMo film becomes larger than the Ti composition ratio of the target. Therefore, the target Ti
It is preferable that the composition is smaller than the desired composition. For example, the number of the Ti compositions is more than that of the target composition.
It is reduced by about 10% by weight, preferably about 5% by weight.
In addition, it is also possible to deposit a TiMo alloy film by performing co-sputtering (simultaneous sputtering) using a Ti target and a Mo target.
【0042】また、微細なコンタクトホールの底面まで
再現性よく成膜するためには、コリメートスパッタリン
グ法、ロングスロースパッタリング法等を用いることが
好ましい。In order to form a film with good reproducibility up to the bottom of a fine contact hole, it is preferable to use a collimated sputtering method, a long throw sputtering method or the like.
【0043】図2(C)に示すように、コンタクト層2
0の表面上に、TiMoNx (x=〜1.0)もしくは
TiMoNx Oy (x=0.9、y=0.1)からなる
バリア層21を形成する。バリア層は、その上に形成す
る配線層と下のSi基板との相互拡散を防止することを
主な機能とする。バリア層21は、コンタクト層20の
堆積に引き続き、スパッタガスに窒素ガスまたは窒素ガ
スと酸素ガスを追加導入することにより堆積する。バリ
ア層21の膜厚は、例えば数〜250nm、好ましくは
50〜150nm、より好ましくは約100nmであ
る。As shown in FIG. 2C, the contact layer 2
The barrier layer 21 made of TiMoN x (x = 〜1.0) or TiMoN x O y (x = 0.9, y = 0.1) is formed on the surface of the “0”. The main function of the barrier layer is to prevent interdiffusion between the wiring layer formed thereon and the underlying Si substrate. The barrier layer 21 is deposited by additionally introducing a nitrogen gas or a nitrogen gas and an oxygen gas into the sputtering gas, following the deposition of the contact layer 20. The thickness of the barrier layer 21 is, for example, several to 250 nm, preferably 50 to 150 nm, and more preferably about 100 nm.
【0044】TiMoN膜の堆積は、例えばArガス流
量を50sccm、窒素ガス流量を90sccm、圧力
を4mTorr、印加電力を530Wとして行う。Ti
MoNO膜の堆積は、例えばArガス流量を50scc
m、酸素ガス流量を10sccm、窒素ガス流量を90
sccm、圧力を4mTorr、印加電力を530Wと
して行う。The TiMoN film is deposited, for example, at an Ar gas flow rate of 50 sccm, a nitrogen gas flow rate of 90 sccm, a pressure of 4 mTorr, and an applied power of 530 W. Ti
The deposition of the MoNO film is performed, for example, by setting the Ar gas flow rate to 50 scc.
m, oxygen gas flow rate 10 sccm, nitrogen gas flow rate 90
The operation is performed at a sccm, a pressure of 4 mTorr, and an applied power of 530 W.
【0045】また、TiMoN膜を10〜100nmの
厚さ堆積した後、TiMoNO膜を30〜100nmの
厚さ堆積してもよい。After depositing a TiMoN film to a thickness of 10 to 100 nm, a TiMoNO film may be deposited to a thickness of 30 to 100 nm.
【0046】バリア層21の堆積後、窒素雰囲気中で基
板温度を500〜800℃程度まで急速ランプ加熱し、
10〜60秒間の熱処理を行う。この熱処理により、バ
リア層21の耐熱性、バリア性を向上させることができ
る。After the barrier layer 21 is deposited, the substrate temperature is rapidly ramped to about 500 to 800 ° C. in a nitrogen atmosphere,
Heat treatment is performed for 10 to 60 seconds. By this heat treatment, the heat resistance and barrier properties of the barrier layer 21 can be improved.
【0047】なお、バリア層21は、図2(B)の工程
でコンタクト層20を堆積した後、窒素雰囲気中または
アンモニア雰囲気中で熱処理し、コンタクト層20の表
面層を窒化することにより形成してもよい。熱処理温度
を500〜900℃、好ましくは700℃とし、5〜3
0秒間、好ましくは15秒間程度の熱処理を行うことに
より、シリコン基板内に形成されている不純物拡散領域
の不純物濃度分布に影響を与えることなく、コンタクト
層20の表面層のみを窒化することができる。The barrier layer 21 is formed by depositing the contact layer 20 in the step shown in FIG. 2B and then performing a heat treatment in a nitrogen atmosphere or an ammonia atmosphere to nitride the surface layer of the contact layer 20. You may. The heat treatment temperature is 500 to 900 ° C, preferably 700 ° C,
By performing the heat treatment for 0 second, preferably about 15 seconds, only the surface layer of the contact layer 20 can be nitrided without affecting the impurity concentration distribution of the impurity diffusion region formed in the silicon substrate. .
【0048】上述のスパッタリング及び熱窒化の方法で
は、バリア層21が、コンタクト層20と同じ組成の金
属合金の窒化物により形成される。コンタクト層20の
堆積後、スパッタリングのターゲットを交換してバリア
層21を堆積し、バリア層21を他の高融点金属の窒化
物、例えばTiN等で形成してもよい。また、コンタク
ト層20と同じ組成を持つ金属合金のホウ化物で形成し
てもよい。または、これらの積層膜としてもよい。In the above-described methods of sputtering and thermal nitriding, the barrier layer 21 is formed of a nitride of a metal alloy having the same composition as the contact layer 20. After depositing the contact layer 20, the sputtering target may be exchanged to deposit the barrier layer 21, and the barrier layer 21 may be formed of a nitride of another refractory metal, such as TiN. Alternatively, the contact layer 20 may be formed of a boride of a metal alloy having the same composition. Alternatively, a stacked film of these may be used.
【0049】図2(D)に示すように、バリア層21の
表面上に配線層を堆積し、この配線層をパターニングし
て配線22を形成する。さらに、バリア層21とコンタ
クト層20を配線22と同一形状にパターニングする。
配線22は、Al、またはAlSi、AlSiCu等の
Al合金により形成され、その膜厚は100〜1000
nm、好ましくは500nmである。As shown in FIG. 2D, a wiring layer is deposited on the surface of the barrier layer 21, and the wiring layer is patterned to form a wiring 22. Further, the barrier layer 21 and the contact layer 20 are patterned into the same shape as the wiring 22.
The wiring 22 is formed of Al or an Al alloy such as AlSi or AlSiCu, and has a thickness of 100 to 1000.
nm, preferably 500 nm.
【0050】Al合金膜は、例えばターゲットとしてA
l合金、スパッタガスとして流量33sccmのArガ
スを用い、基板温度を200℃、圧力を2mTorr、
印加電力を9000WとしたDCスパッタリングにより
堆積する。Al合金膜を堆積後、基板を400〜550
℃まで加熱し、リフロー処理を行う。The Al alloy film is made of, for example, A
1 alloy, an Ar gas having a flow rate of 33 sccm as a sputtering gas, a substrate temperature of 200 ° C., a pressure of 2 mTorr,
Deposition is performed by DC sputtering with an applied power of 9000 W. After depositing the Al alloy film, the substrate is
Heat to ℃ and perform reflow treatment.
【0051】リフロー処理は、AlまたはAl合金を流
動化させ、凹部を埋め込んだ配線層を形成することを主
な機能とする。コンタクトホール17内がAl合金で埋
め尽くされる。なお、コリメートスパッタリング、ロン
グスロースパッタリング等を用いることにより、微細な
コンタクトホール内にも十分な初期厚さを有する膜を堆
積することができる。The main function of the reflow treatment is to fluidize Al or an Al alloy to form a wiring layer in which recesses are buried. The contact hole 17 is completely filled with the Al alloy. Note that a film having a sufficient initial thickness can be deposited even in a fine contact hole by using collimated sputtering, long throw sputtering, or the like.
【0052】なお、配線22を、AlまたはAl合金の
代わりに、CuまたはCuCr、CuZr、CuPd等
のCu合金で形成してもよい。The wiring 22 may be formed of Cu or a Cu alloy such as CuCr, CuZr or CuPd instead of Al or an Al alloy.
【0053】上記実施例では、配線層をスパッタリング
により堆積した後、リフロー処理を行ったが、スパッタ
リングによる成膜中に基板温度を徐々に上昇させ、最終
的に基板温度が400〜550℃となるようにしてもよ
い。In the above embodiment, the reflow process was performed after the wiring layer was deposited by sputtering. However, the substrate temperature was gradually increased during the film formation by sputtering, and the substrate temperature finally reached 400 to 550 ° C. You may do so.
【0054】また、CVDにより配線層を堆積してもよ
い。CVDによる堆積の利点は、コンタクトホールの微
細化が進み、開口面積がさらに小さくなった場合にも、
コンタクトホール内を容易に配線材料で埋め込むことが
できることである。例えば、原料ガスとしてジメチルア
ルミニウムハイドライド(DMAH)等を用い、キャリ
アガスとして水素ガスを用い、基板温度を100〜25
0℃、ガス流量を200〜500sccmとしてAl膜
を堆積する。基板温度の設定が低い場合には、成膜され
たAl膜の流動性が低いため、ほぼコンフォーマルに堆
積する。成膜後にリフロー処理を行うことにより、Al
膜の表面を平坦化することができる。The wiring layer may be deposited by CVD. The advantage of deposition by CVD is that even if the contact hole is further miniaturized and the opening area is further reduced,
That is, the inside of the contact hole can be easily filled with a wiring material. For example, dimethylaluminum hydride (DMAH) or the like is used as a source gas, hydrogen gas is used as a carrier gas, and the substrate temperature is set to 100 to 25.
An Al film is deposited at 0 ° C. and a gas flow rate of 200 to 500 sccm. When the setting of the substrate temperature is low, the deposited Al film has low fluidity, and is deposited almost conformally. By performing a reflow process after film formation, Al
The surface of the film can be flattened.
【0055】配線層22からコンタクト層20までの3
層のパターニングは、配線層22上にレジストパターン
を形成し、例えば誘導結合型プラズマエッチャ装置を用
いて行う。配線層22のパターニングは、例えばエッチ
ングガスとして流量40sccmのCl2 ガスと流量2
0sccmのBCl3 ガスを用い、圧力を15mTor
r、コイルに印加する高周波電力(13.56MHz)
を350W、下部電極に印加する高周波電力(13.5
6MHz)を175Wとして行う。3 from the wiring layer 22 to the contact layer 20
The patterning of the layer is performed by forming a resist pattern on the wiring layer 22 and using, for example, an inductively coupled plasma etcher. The patterning of the wiring layer 22 is performed, for example, by using a Cl 2 gas having a flow rate of 40 sccm as an etching gas and a flow rate of 2
Using 0 sccm BCl 3 gas, the pressure was set to 15 mTorr.
r, high frequency power applied to the coil (13.56 MHz)
At 350 W and the high frequency power applied to the lower electrode (13.5
6 MHz) at 175 W.
【0056】バリア層21とコンタクト層20のパター
ニングは、エッチングガスとして流量30sccmのC
l2 ガスと流量30sccmのBCl3 ガスを用い、圧
力を10mTorr、コイルに印加する高周波電力を3
40W、下部電極に印加する高周波電力を120Wとし
て行う。コンタクト層20のエッチング後、オーバエッ
チングを行う。オーバエッチング時間は、例えば配線層
22からコンタクト層20までのエッチング時間の60
〜90%程度とする。The patterning of the barrier layer 21 and the contact layer 20 is performed by using C gas at a flow rate of 30 sccm as an etching gas.
Using l 2 gas and BCl 3 gas at a flow rate of 30 sccm, the pressure was 10 mTorr, and the high-frequency power applied to the coil was 3
40 W and the high frequency power applied to the lower electrode is 120 W. After etching the contact layer 20, over-etching is performed. The over-etching time is, for example, 60 times the etching time from the wiring layer 22 to the contact layer 20.
About 90%.
【0057】〔第2の実施例〕次に、図3を参照して、
第2の実施例について説明する。図2(A)までの工程
は、上述の実施例と同様である。[Second Embodiment] Next, referring to FIG.
A second embodiment will be described. Steps up to FIG. 2A are the same as those in the above-described embodiment.
【0058】図3(A)に示すように、コンタクトホー
ル17内を埋め尽くすように、TiMoからなるコンタ
クト層30をDCスパッタリングにより堆積する。使用
するターゲットは図2(B)のコンタクト層20の堆積
の場合と同じであり、スパッタガスは流量300scc
mのArガスであり、基板温度を150℃、圧力を3m
Torr、印加電力を1200Wとする。コンタクト層
30が基板に接触して形成されることで、基板上に残存
していた自然酸化膜は消失する。As shown in FIG. 3A, a contact layer 30 made of TiMo is deposited by DC sputtering so as to fill the inside of the contact hole 17. The target to be used is the same as that in the case of depositing the contact layer 20 in FIG.
m Ar gas, a substrate temperature of 150 ° C. and a pressure of 3 m
Torr and the applied power are 1200 W. When the contact layer 30 is formed in contact with the substrate, the natural oxide film remaining on the substrate disappears.
【0059】図3(B)に示すように、RIE等のドラ
イエッチングにより、コンタクト層30を異方性エッチ
ングし、コンタクトホール17内にのみプラグ30aを
残す。コンタクト層30のエッチングは、例えばエッチ
ングガスとして流量30〜140sccm、好ましくは
110sccmのSF6 ガス、及び流量40〜140s
ccm、好ましくは90sccmのArガスを用い、印
加高周波電力を450W、圧力を32Paとして行う。
このエッチングの終点の検出は、F+ の発光強度(波長
704nm)を観測することにより行う。この発光強度
が上昇してくる時点を終点と判断する。As shown in FIG. 3B, the contact layer 30 is anisotropically etched by dry etching such as RIE to leave the plug 30 a only in the contact hole 17. The etching of the contact layer 30 is performed, for example, by using SF 6 gas at a flow rate of 30 to 140 sccm, preferably 110 sccm as an etching gas, and a flow rate of 40 to 140 s.
The operation is performed using an Ar gas of ccm, preferably 90 sccm, an applied high-frequency power of 450 W and a pressure of 32 Pa.
The end point of this etching is detected by observing the emission intensity of F + (wavelength 704 nm). The point at which the light emission intensity increases is determined as the end point.
【0060】コンタクト層30のエッチング後、オーバ
エッチングを行う。オーバエッチングは、エッチングガ
スとして流量50〜180sccm、好ましくは80s
ccmのSF6 ガス、及び流量0〜90sccm、好ま
しくは60sccmのArガスを用い、印加高周波電力
を200W、圧力を28Paとして行う。After etching the contact layer 30, over-etching is performed. The over-etching is performed at a flow rate of 50 to 180 sccm, preferably 80 s as an etching gas.
SF 6 gas ccm, and flow 0~90Sccm, preferably carried out using Ar gas 60 sccm, a high frequency power applied 200 W, a pressure of 28 Pa.
【0061】図3(C)に示すように、層間絶縁膜16
及びプラグ30aの表面上に、バリア層31と配線層3
2を堆積する。バリア層31の堆積は、図2(C)のバ
リア層21のスパッタリングによる堆積と同一条件で行
い、配線層32の堆積は、図2(D)の配線層22の堆
積と同一の条件で行う。As shown in FIG. 3C, the interlayer insulating film 16
And a barrier layer 31 and a wiring layer 3 on the surface of the plug 30a.
2 is deposited. The deposition of the barrier layer 31 is performed under the same conditions as the deposition of the barrier layer 21 in FIG. 2C by sputtering, and the deposition of the wiring layer 32 is performed under the same conditions as the deposition of the wiring layer 22 in FIG. .
【0062】バリア層31の膜厚は、図2(C)の場合
より薄くてもよく、数nm〜250nm、好ましくは3
0〜100nm、より好ましくは50nmである。バリ
ア層31は、配線層32をCVDで堆積するときの密着
層としても働く。The thickness of the barrier layer 31 may be smaller than that of FIG. 2C, and is several nm to 250 nm, preferably 3 nm.
It is 0-100 nm, more preferably 50 nm. The barrier layer 31 also functions as an adhesion layer when the wiring layer 32 is deposited by CVD.
【0063】バリア層31の堆積前に、図3(A)のコ
ンタクト層30と同様の方法で合金膜を薄く堆積しても
よい。この合金膜により、層間絶縁膜16やプラグ30
aへのバリア層31の密着性を高めることができる。密
着性を高めるための合金膜の厚さは、数nm〜20nm
で十分である。Before depositing the barrier layer 31, a thin alloy film may be deposited in the same manner as the contact layer 30 shown in FIG. With this alloy film, the interlayer insulating film 16 and the plug 30 are formed.
The adhesion of the barrier layer 31 to a can be increased. The thickness of the alloy film for improving adhesion is several nm to 20 nm.
Is enough.
【0064】図3(D)に示すように、バリア層31と
配線層32を、図2(D)の場合と同様の方法でパター
ニングし、配線を形成する。As shown in FIG. 3D, the barrier layer 31 and the wiring layer 32 are patterned by the same method as in FIG. 2D to form a wiring.
【0065】なお、図3(A)のコンタクト層30を、
CVDにより堆積してもよい。例えば、TiW合金を堆
積する場合には、原料ガスとしてTiCl4 とWF6 、
キャリアガスとしてH2 とArを用い、それぞれのガス
流量を40sccm、40sccm、400sccm、
2250sccmとし、圧力を80Torr、基板温度
を450℃として行う。The contact layer 30 shown in FIG.
It may be deposited by CVD. For example, when depositing a TiW alloy, TiCl 4 and WF 6 as source gases,
Using H 2 and Ar as carrier gases, the respective gas flow rates were 40 sccm, 40 sccm, 400 sccm,
The pressure is set to 80 Torr and the substrate temperature is set to 450 ° C.
【0066】その他、低沸点、高蒸気圧の化合物ガスの
存在する金属であれば、Wと同様に利用可能である。例
えば、MoF6 (成膜温度400〜800℃)、TaF
2 (成膜温度600〜1000℃)、TiCl4 (成膜
温度350〜600℃)、Ni(CO)4 (成膜温度1
00〜300℃)等を用いることができる。In addition, any metal having a compound gas having a low boiling point and a high vapor pressure can be used in the same manner as W. For example, MoF 6 (film formation temperature 400 to 800 ° C.), TaF
2 (film formation temperature 600-1000 ° C.), TiCl 4 (film formation temperature 350-600 ° C.), Ni (CO) 4 (film formation temperature 1
00 to 300 ° C.).
【0067】なお、スパッタリングにより10〜150
nm程度の膜を堆積しておき、その後CVDによりコン
タクトホール部分の埋込を行ってもよい。スパッタリン
グにより堆積した膜が密着層として働き、CVDにより
堆積した膜の密着性を高めることができる。It should be noted that 10 to 150
A film having a thickness of about nm may be deposited, and then the contact hole may be buried by CVD. The film deposited by sputtering functions as an adhesion layer, and the adhesion of the film deposited by CVD can be improved.
【0068】また、コンタクトホールの底面に露出した
シリコン表面上にのみ選択成長する条件で金属を堆積す
ることにより、コンタクトホール17内にのみ金属プラ
グを成長させることができる。Also, by depositing a metal under the condition of selective growth only on the silicon surface exposed at the bottom of the contact hole, a metal plug can be grown only in the contact hole 17.
【0069】〔第3の実施例〕図4を参照して、本発明
の第3の実施例を説明する。Third Embodiment A third embodiment of the present invention will be described with reference to FIG.
【0070】図4(A)に示す断面図は、第1の実施例
の図2(A)のものと同一である。図4(A)〜4
(C)の各構成部分には、図2(A)〜2(D)の対応
する構成部分と同一の参照符号を付している。The sectional view shown in FIG. 4A is the same as that shown in FIG. 2A of the first embodiment. 4 (A) to 4
Each component in (C) is given the same reference numeral as the corresponding component in FIGS. 2 (A) to 2 (D).
【0071】図4(A)に示す半導体基板においても、
コンタクトホールの底面に自然酸化膜18が残存してい
る。In the semiconductor substrate shown in FIG.
The natural oxide film 18 remains on the bottom of the contact hole.
【0072】図4(B)に示すように、コンタクトホー
ルの底面に残存している自然酸化膜18をウェットエッ
チングによって除去する。ウェットエッチングは、緩衝
フッ酸(BHF)を使用して行う。As shown in FIG. 4B, the natural oxide film 18 remaining on the bottom of the contact hole is removed by wet etching. The wet etching is performed using buffered hydrofluoric acid (BHF).
【0073】図4(C)に示すように、コンタクトホー
ル底部の自然酸化膜18を除去した後に第1実施例と同
様な条件でTiMo合金からなるコンタクト層30を基
板上に形成する。コンタクト層30としては、TiMo
合金のほかに、第1実施例で挙げたTiNb、TiV、
TiW、TiMoNb、TiMoTa、TiMoV、T
iMoW、TiNbTa、TiNbV、TiNbW、T
iMoNbTa、TiMoNbV、TiMoNbW、T
iMoTaW、TiMoVW、TiNbTaW、TiN
bVW、TiMoNbTaW、TiMoNbVW、Zr
Nb、ZrNbTa、HfNb、HfNbTa、TiZ
rNbTa、TiHfNb、TiHfNbTa、TiZ
rHfNb、TiZrHfNbTa等を使用できる。As shown in FIG. 4C, after removing the natural oxide film 18 at the bottom of the contact hole, a contact layer 30 made of a TiMo alloy is formed on the substrate under the same conditions as in the first embodiment. As the contact layer 30, TiMo
In addition to the alloys, TiNb, TiV,
TiW, TiMoNb, TiMoTa, TiMoV, T
iMoW, TiNbTa, TiNbV, TiNbW, T
iMoNbTa, TiMoNbV, TiMoNbW, T
iMoTaW, TiMoVW, TiNbTaW, TiN
bVW, TiMoNbTaW, TiMoNbVW, Zr
Nb, ZrNbTa, HfNb, HfNbTa, TiZ
rNbTa, TiHfNb, TiHfNbTa, TiZ
rHfNb, TiZrHfNbTa or the like can be used.
【0074】また、第3の実施例においては、ウェット
エッチングで自然酸化膜18を、さらに除去しているの
で、標準生成熱を考慮せず、合金を構成する金属のショ
ットキバリアの高さφBnだけを考慮して決めることがで
きる。すなわち、合金を構成する第1群の金属のショッ
トキバリアの高さφBnをおおよそ0.6eV以下のもの
を選択して使用し、第2群の金属ショットキバリアの高
さφBnをおおよそ0.6eV以上のものを選択して使用
する。In the third embodiment, since the natural oxide film 18 is further removed by wet etching, the height φ Bn of the Schottky barrier of the metal constituting the alloy is taken into consideration without considering the standard heat of formation. Can be determined only by taking into account. That is, the first group of metals constituting the alloy having a Schottky barrier height φ Bn of about 0.6 eV or less is selected and used, and the second group metal Schottky barrier height φ Bn is about 0.3 eV. 6 eV or more is selected and used.
【0075】このような条件を満たす金属は、上記金属
の他にTiTa、ZrTa、HfTa、TiZrTa、
TiHfTa、TiZrHfTa等が挙げられる。Metals satisfying such conditions include TiTa, ZrTa, HfTa, TiZrTa,
TiHfTa, TiZrHfTa and the like can be mentioned.
【0076】第4(C)以降の工程は、第1の実施例の
図2(C)と同様の工程で行われる。The fourth and subsequent steps are performed in the same manner as in FIG. 2C of the first embodiment.
【0077】第3の実施例の手法は、第2の実施例にか
かる構造にも適用することができる。The method of the third embodiment can be applied to the structure according to the second embodiment.
【0078】図2及び図3に示す実施例による半導体装
置では、シリコン基板表面層に形成されたソース/ドレ
イン領域とTiMo合金が接触している。従って、図1
の実施例の場合と同様に、接触抵抗を下げることができ
る。また、p型領域とn型領域の双方に対して、望まし
い接触抵抗を得ることが可能になる。In the semiconductor device according to the embodiment shown in FIGS. 2 and 3, the source / drain regions formed in the surface layer of the silicon substrate are in contact with the TiMo alloy. Therefore, FIG.
As in the case of the embodiment, the contact resistance can be reduced. Further, it is possible to obtain a desirable contact resistance for both the p-type region and the n-type region.
【0079】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。The present invention has been described in connection with the preferred embodiments.
The present invention is not limited to these. For example, it will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.
【0080】[0080]
【発明の効果】以上説明したように、本発明によれば、
シリコン基板表面の不純物拡散領域に、シリコンよりも
標準生成熱の大きな金属と小さな金属とを組み合わせた
合金を接触させることにより、不純物拡散領域と金属配
線との接触抵抗を下げることができる。As described above, according to the present invention,
The contact resistance between the impurity diffusion region and the metal wiring can be reduced by bringing the impurity diffusion region on the surface of the silicon substrate into contact with an alloy obtained by combining a metal having a larger standard heat of generation and a metal having a smaller standard heat of generation than silicon.
【図1】 本発明の実施例による半導体装置の断面図で
ある。FIG. 1 is a sectional view of a semiconductor device according to an embodiment of the present invention.
【図2】 本発明の第1の実施例をMOSFETのソー
ス/ドレイン領域と配線との接続に適用した半導体装置
の断面図である。FIG. 2 is a cross-sectional view of a semiconductor device in which the first embodiment of the present invention is applied to connection between a source / drain region of a MOSFET and a wiring.
【図3】 本発明の第2の実施例をMOSFETのソー
ス/ドレイン領域と配線との接続に適用した半導体装置
の断面図である。FIG. 3 is a cross-sectional view of a semiconductor device in which a second embodiment of the present invention is applied to a connection between a source / drain region of a MOSFET and a wiring.
【図4】 本発明の第3の実施例をMOSFETのソー
ス/ドレイン領域と配線との接続に適用した半導体装置
の断面図である。FIG. 4 is a cross-sectional view of a semiconductor device in which a third embodiment of the present invention is applied to connection between a source / drain region of a MOSFET and a wiring.
【図5】 シリコン基板の不純物拡散領域と配線との接
触抵抗をコンタクトホール径の関数として示すグラフで
ある。FIG. 5 is a graph showing contact resistance between an impurity diffusion region of a silicon substrate and a wiring as a function of a contact hole diameter.
1、10…シリコン基板、2、11…フィールド酸化
膜、3…不純物拡散領域、4、16…層間絶縁膜、5、
17…コンタクトホール、6、20、30…コンタクト
層、7、21、31…バリア層、8、22、32…配
線、12…n型ウェル、13…p型ウェル、14…pチ
ャネルMOSトランジスタ、15…nチャネルMOSト
ランジスタ、30a…プラグ1, 10: silicon substrate, 2, 11: field oxide film, 3: impurity diffusion region, 4, 16: interlayer insulating film, 5,
17 contact hole, 6, 20, 30 contact layer, 7, 21, 31 barrier layer, 8, 22, 32 wiring, 12 n-type well, 13 p-type well, 14 p-channel MOS transistor, 15 ... n-channel MOS transistor, 30a ... plug
Claims (4)
と、 前記不純物添加領域の表面に接触し、TiMo、TiN
b、TiV、TiW、TiMoNb、TiMoTa、T
iMoV、TiMoW、TiNbTa、TiNbV、T
iNbW、TiMoNbTa、TiMoNbV、TiM
oNbW、TiMoTaW、TiMoVW、TiNbT
aW、TiNbVW、TiMoNbTaW、TiMoN
bVW、ZrNb、ZrNbTa、HfNb、HfNb
Ta、TiZrNbTa、TiHfNb、TiHfNb
Ta、TiZrHfNb、TiZrHfNbTa、Ti
Ta、ZrTa、HfTa、TiZrTa、TiHfT
a、TiZrHfTaからなる群より選ばれた1つの合
金により形成されたコンタクト層と、 前記コンタクト層の上に配置され、高融点金属窒化物ま
たは高融点金属窒化酸化物からなるバリア層と、 前記バリア層の上に配置された金属配線とを有する半導
体装置。A silicon substrate, an impurity-added region formed in a surface layer of the silicon substrate, and a surface of the impurity-added region, wherein TiMo, TiN
b, TiV, TiW, TiMoNb, TiMoTa, T
iMoV, TiMoW, TiNbTa, TiNbV, T
iNbW, TiMoNbTa, TiMoNbV, TiM
oNbW, TiMoTaW, TiMoVW, TiNbT
aW, TiNbVW, TiMoNbTaW, TiMoN
bVW, ZrNb, ZrNbTa, HfNb, HfNb
Ta, TiZrNbTa, TiHfNb, TiHfNb
Ta, TiZrHfNb, TiZrHfNbTa, Ti
Ta, ZrTa, HfTa, TiZrTa, TiHfT
a, a contact layer formed of one alloy selected from the group consisting of TiZrHfTa, a barrier layer disposed on the contact layer and made of a refractory metal nitride or a refractory metal nitride oxide, and the barrier And a metal wiring disposed on the layer.
加領域とp型不純物添加領域とを形成する工程と、 前記シリコン基板の上に層間絶縁膜を堆積し、該層間絶
縁膜に前記n型不純物添加領域とp型不純物添加領域の
各々の表面の一部を露出させるコンタクトホールを形成
する工程と、 前記コンタクトホールの内面及び前記層間絶縁膜の表面
上に、TiMo、TiNb、TiV、TiW、TiMo
Nb、TiMoTa、TiMoV、TiMoW、TiN
bTa、TiNbV、TiNbW、TiMoNbTa、
TiMoNbV、TiMoNbW、TiMoTaW、T
iMoVW、TiNbTaW、TiNbVW、TiMo
NbTaW、TiMoNbVW、ZrNb、ZrNbT
a、HfNb、HfNbTa、TiZrNbTa、Ti
HfNb、TiHfNbTa、TiZrHfNb、Ti
ZrHfNbTa、TiTa、ZrTa、HfTa、T
iZrTa、TiHfTa、TiZrHfTaからなる
群より選ばれた1つの合金からなるコンタクト層を形成
する工程と、 前記コンタクト層の表面層を窒素雰囲気中で窒化し、ま
たは窒素酸素雰囲気中で窒化酸化し、該コンタクト層の
表面上に金属窒化物または金属窒化酸化物からなるバリ
ア層を形成する工程と、 前記バリア層の上に金属配線層を形成する工程とを有す
る半導体装置の製造方法。Forming an n-type impurity-added region and a p-type impurity-added region in a surface layer of a silicon substrate; depositing an interlayer insulating film on the silicon substrate; Forming a contact hole exposing a part of the surface of each of the p-type impurity added region and the p-type impurity added region; and forming TiMo, TiNb, TiV, TiW on the inner surface of the contact hole and the surface of the interlayer insulating film. , TiMo
Nb, TiMoTa, TiMoV, TiMoW, TiN
bTa, TiNbV, TiNbW, TiMoNbTa,
TiMoNbV, TiMoNbW, TiMoTaW, T
iMoVW, TiNbTaW, TiNbVW, TiMo
NbTaW, TiMoNbVW, ZrNb, ZrNbT
a, HfNb, HfNbTa, TiZrNbTa, Ti
HfNb, TiHfNbTa, TiZrHfNb, Ti
ZrHfNbTa, TiTa, ZrTa, HfTa, T
forming a contact layer made of one alloy selected from the group consisting of iZrTa, TiHfTa, TiZrHfTa; and nitriding the surface layer of the contact layer in a nitrogen atmosphere or nitriding and oxidizing in a nitrogen-oxygen atmosphere. A method of manufacturing a semiconductor device, comprising: a step of forming a barrier layer made of a metal nitride or a metal nitride oxide on a surface of a contact layer; and a step of forming a metal wiring layer on the barrier layer.
加領域とp型不純物添加領域とを形成する工程と、 前記シリコン基板の上に層間絶縁膜を堆積し、該層間絶
縁膜に前記n型不純物添加領域とp型不純物添加領域の
各々の表面の一部を露出させるコンタクトホールを形成
する工程と、 前記コンタクトホールの内面及び前記層間絶縁膜の表面
上に、TiMo、TiNb、TiV、TiW、TiMo
Nb、TiMoTa、TiMoV、TiMoW、TiN
bTa、TiNbV、TiNbW、TiMoNbTa、
TiMoNbV、TiMoNbW、TiMoTaW、T
iMoVW、TiNbTaW、TiNbVW、TiMo
NbTaW、TiMoNbVW、ZrNb、ZrNbT
a、HfNb、HfNbTa、TiZrNbTa、Ti
HfNb、TiHfNbTa、TiZrHfNb、Ti
ZrHfNbTa、TiTa、ZrTa、HfTa、T
iZrTa、TiHfTa、TiZrHfTaからなる
群より選ばれた1つの合金をターゲットとし、希ガスを
スパッタガスとして、スパッタリングにより前記合金か
らなるコンタクト層を堆積する工程と、 前記コンタクト層を形成する工程の後、連続して、少な
くとも窒素ガスを含むガスまたは窒素ガスと酸素ガスと
を含むガスをスパッタガスとした反応性スパッタリング
により、前記コンタクト層の上に前記合金の窒化物また
は窒化酸化物からなるバリア層を堆積する工程とを有す
る半導体装置の製造方法。Forming an n-type impurity-added region and a p-type impurity-added region in a surface layer of a silicon substrate; depositing an interlayer insulating film on the silicon substrate; Forming a contact hole exposing a part of the surface of each of the p-type impurity-added region and the p-type impurity-added region; , TiMo
Nb, TiMoTa, TiMoV, TiMoW, TiN
bTa, TiNbV, TiNbW, TiMoNbTa,
TiMoNbV, TiMoNbW, TiMoTaW, T
iMoVW, TiNbTaW, TiNbVW, TiMo
NbTaW, TiMoNbVW, ZrNb, ZrNbT
a, HfNb, HfNbTa, TiZrNbTa, Ti
HfNb, TiHfNbTa, TiZrHfNb, Ti
ZrHfNbTa, TiTa, ZrTa, HfTa, T
depositing a contact layer made of the alloy by sputtering using a rare gas as a sputtering gas with one alloy selected from the group consisting of iZrTa, TiHfTa, TiZrHfTa; and forming the contact layer, Continuously, by reactive sputtering using a gas containing at least a nitrogen gas or a gas containing a nitrogen gas and an oxygen gas as a sputtering gas, a barrier layer made of a nitride or nitrided oxide of the alloy is formed on the contact layer. And a step of depositing the semiconductor device.
後、基板上の酸化膜を除去した後にコンタクト層を堆積
させる請求項2または3記載の半導体装置の製造方法。4. The method according to claim 2, wherein after the step of forming the contact hole, a contact layer is deposited after removing an oxide film on the substrate.
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