JPH1174218A - Semiconductor device and its manufacture - Google Patents

Semiconductor device and its manufacture

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JPH1174218A
JPH1174218A JP17028598A JP17028598A JPH1174218A JP H1174218 A JPH1174218 A JP H1174218A JP 17028598 A JP17028598 A JP 17028598A JP 17028598 A JP17028598 A JP 17028598A JP H1174218 A JPH1174218 A JP H1174218A
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contact
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silicon substrate
contact layer
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昌良 大村
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device which enables reduction in contact resistance between an impurity diffused region of a silicon substrate and a metal wiring, and a method for manufacturing the same. SOLUTION: A semiconductor device has a silicon substrate 1, an impurity- adding region 3 formed in a surface layer of the silicon substrate 1, a contact layer 6 in contact with the surface of the impurity adding region 3 and made of an alloy selected from a group consisting of TiMo, TiV, TiW, TiMoNb, TiMoTa, TiMoV, TiMoW, TiNbV, TiNbW, TiMoNbTa, TiMoNbV, TiMoNbW, TiMoTaW, TiMoVW, TiNbTaW, TiNbVW, TiMoNbTaW, TiMoNbVW and the like, a barrier layer 7 arranged on the contact layer 6 and made of a high m.p. metal nitride or a high m.p. metal nitride-oxide, and a metal wiring 8 arranged on the barrier layer 7.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特にシリコン基板表面の不純物拡散
領域と配線との低抵抗接続を可能とする半導体装置及び
その製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device and a method of manufacturing the same which enable a low-resistance connection between an impurity diffusion region on the surface of a silicon substrate and a wiring.

【０００２】[0002]

【従来の技術】シリコン基板表面層に不純物を添加して
形成された高濃度拡散領域と、その上に形成されるＡｌ
またはＡｌ合金等の配線とを電気的に接続する場合、両
者の間にバリアメタル層が挿入される。バリアメタル層
の挿入により、接触部の高信頼化を図ることが可能にな
る。2. Description of the Related Art A high-concentration diffusion region formed by adding impurities to a surface layer of a silicon substrate, and an Al layer formed thereon are formed.
Alternatively, when electrically connecting a wiring made of an Al alloy or the like, a barrier metal layer is inserted between the two. By inserting the barrier metal layer, it is possible to increase the reliability of the contact portion.

【０００３】バリアメタルの材料として、ＷＳｉ2 、Ｍ
ｏＳｉ2 等の高融点金属シリサイド、ＴｉＷ等の高融点
金属合金が知られている。最近では、耐熱性、バリア性
向上のため、高融点金属層と高融点金属窒化物層との積
層構造、例えばＴｉＮとＴｉとの積層構造、ＨｆＮとＴ
ｉとの積層構造等が用いられる場合もある。[0003] WSi 2 , M
High melting point metal silicides such as oSi 2 and high melting point metal alloys such as TiW are known. Recently, in order to improve heat resistance and barrier properties, a laminated structure of a high melting point metal layer and a high melting point metal nitride layer, for example, a laminated structure of TiN and Ti, HfN and T
In some cases, a laminated structure with i may be used.

【０００４】[0004]

【発明が解決しようとする課題】金属配線と半導体基板
との接触抵抗は、半導体基板の不純物濃度と金属の仕事
関数とに依存する。半導体と金属との界面におけるショ
ットキバリアの高さをφ B 、半導体基板の不純物濃度を
ＮD 、半導体基板中のキャリアの有効質量をｍ*、半導
体材料の誘電率をεS 、素電荷量をｑ、プランク定数を
ｈとすると、接触抵抗率ρC は、SUMMARY OF THE INVENTION Metal wiring and semiconductor substrate
The contact resistance with the impurity concentration of the semiconductor substrate and the work of the metal
Function and depend on. Show at the interface between semiconductor and metal
The height of the barrier is φ B, The impurity concentration of the semiconductor substrate
ND, The effective mass of the carrier in the semiconductor substrate is m*, Semiconductive
Let the dielectric constant of the body material be εS, Elementary charge q, Planck's constant
h, the contact resistivity ρCIs

【０００５】[0005]

【数１】 ρC ＝C ×exp(4 π( εS m * )1/2/(qh) ×( φB /ND )) …（１） と表される。ここで、Ｃは比例定数である。Ρ C = C × exp (4π (ε S m * ) 1/2 / (qh) × (φ B / N D )) (1) Here, C is a proportional constant.

【０００６】式（１）から分かるように、不純物濃度Ｎ
D を高くすることにより、接触抵抗を下げることができ
る。しかし、現状でも既に固溶限界に近い不純物が添加
されており、これ以上不純物濃度を高くするのは困難で
ある。As can be seen from equation (1), the impurity concentration N
By increasing D , the contact resistance can be reduced. However, even at present, impurities near the solid solution limit have already been added, and it is difficult to further increase the impurity concentration.

【０００７】本発明の目的は、シリコン基板の不純物拡
散領域と金属配線との接触抵抗を下げることができる半
導体装置及びその製造方法を提供することである。An object of the present invention is to provide a semiconductor device capable of reducing the contact resistance between an impurity diffusion region of a silicon substrate and a metal wiring, and a method of manufacturing the same.

【０００８】[0008]

【課題を解決するための手段】本発明の一観点による
と、シリコン基板と、前記シリコン基板の表面層に形成
された不純物添加領域と、前記不純物添加領域の表面に
接触し、ＴｉＭｏ、ＴｉＮｂ、ＴｉＶ、ＴｉＷ、ＴｉＭ
ｏＮｂ、ＴｉＭｏＴａ、ＴｉＭｏＶ、ＴｉＭｏＷ、Ｔｉ
ＮｂＴａ、ＴｉＮｂＶ、ＴｉＮｂＷ、ＴｉＭｏＮｂＴ
ａ、ＴｉＭｏＮｂＶ、ＴｉＭｏＮｂＷ、ＴｉＭｏＴａ
Ｗ、ＴｉＭｏＶＷ、ＴｉＮｂＴａＷ、ＴｉＮｂＶＷ、Ｔ
ｉＭｏＮｂＴａＷ、ＴｉＭｏＮｂＶＷ、ＺｒＮｂ、Ｚｒ
ＮｂＴａ、ＨｆＮｂ、ＨｆＮｂＴａ、ＴｉＺｒＮｂＴ
ａ、ＴｉＨｆＮｂ、ＴｉＨｆＮｂＴａ、ＴｉＺｒＨｆＮ
ｂ、ＴｉＺｒＨｆＮｂＴａ、ＴｉＴａ、ＺｒＴａ、Ｈｆ
Ｔａ、ＴｉＺｒＴａ、ＴｉＨｆＴａ、ＴｉＺｒＨｆＴａ
からなる群より選ばれた１つの合金により形成されたコ
ンタクト層と、前記コンタクト層の上に配置され、高融
点金属窒化物または高融点金属窒化酸化物からなるバリ
ア層と、前記バリア層の上に配置された金属配線とを有
する半導体装置が提供される。According to one aspect of the present invention, a silicon substrate, an impurity-added region formed in a surface layer of the silicon substrate, and a surface of the impurity-added region are contacted with TiMo, TiNb, TiV, TiW, TiM
oNb, TiMoTa, TiMoV, TiMoW, Ti
NbTa, TiNbV, TiNbW, TiMoNbT
a, TiMoNbV, TiMoNbW, TiMoTa
W, TiMoVW, TiNbTaW, TiNbVW, T
iMoNbTaW, TiMoNbVW, ZrNb, Zr
NbTa, HfNb, HfNbTa, TiZrNbT
a, TiHfNb, TiHfNbTa, TiZrHfN
b, TiZrHfNbTa, TiTa, ZrTa, Hf
Ta, TiZrTa, TiHfTa, TiZrHfTa
A contact layer formed of one alloy selected from the group consisting of: a barrier layer disposed on the contact layer and made of a high melting point metal nitride or a high melting point metal nitride oxide; And a metal wiring arranged in the semiconductor device.

【０００９】本発明の他の観点によると、シリコン基板
の表面層に、ｎ型不純物添加領域とｐ型不純物添加領域
とを形成する工程と、前記シリコン基板の上に層間絶縁
膜を堆積し、該層間絶縁膜に前記ｎ型不純物添加領域と
ｐ型不純物添加領域の各々の表面の一部を露出させるコ
ンタクトホールを形成する工程と、前記コンタクトホー
ルの内面及び前記層間絶縁膜の表面上に、ＴｉＭｏ、Ｔ
ｉＮｂ、ＴｉＶ、ＴｉＷ、ＴｉＭｏＮｂ、ＴｉＭｏＴ
ａ、ＴｉＭｏＶ、ＴｉＭｏＷ、ＴｉＮｂＴａ、ＴｉＮｂ
Ｖ、ＴｉＮｂＷ、ＴｉＭｏＮｂＴａ、ＴｉＭｏＮｂＶ、
ＴｉＭｏＮｂＷ、ＴｉＭｏＴａＷ、ＴｉＭｏＶＷ、Ｔｉ
ＮｂＴａＷ、ＴｉＮｂＶＷ、ＴｉＭｏＮｂＴａＷ、Ｔｉ
ＭｏＮｂＶＷ、ＺｒＮｂ、ＺｒＮｂＴａ、ＨｆＮｂ、Ｈ
ｆＮｂＴａ、ＴｉＺｒＮｂＴａ、ＴｉＨｆＮｂ、ＴｉＨ
ｆＮｂＴａ、ＴｉＺｒＨｆＮｂ、ＴｉＺｒＨｆＮｂＴ
ａ、ＴｉＴａ、ＺｒＴａ、ＨｆＴａ、ＴｉＺｒＴａ、Ｔ
ｉＨｆＴａ、ＴｉＺｒＨｆＴａからなる群より選ばれた
１つの合金からなるコンタクト層を形成する工程と、前
記コンタクト層の表面層を窒素雰囲気中で窒化し、また
は窒素酸素雰囲気中で窒化酸化し、該コンタクト層の表
面上に金属窒化物または金属窒化酸化物からなるバリア
層を形成する工程と、前記バリア層の上に金属配線層を
形成する工程とを有する半導体装置の製造方法が提供さ
れる。According to another aspect of the present invention, a step of forming an n-type impurity added region and a p-type impurity added region in a surface layer of a silicon substrate, and depositing an interlayer insulating film on the silicon substrate, Forming a contact hole exposing a part of the surface of each of the n-type doped region and the p-type doped region in the interlayer insulating film; and forming an inner surface of the contact hole and a surface of the interlayer insulating film, TiMo, T
iNb, TiV, TiW, TiMoNb, TiMoT
a, TiMoV, TiMoW, TiNbTa, TiNb
V, TiNbW, TiMoNbTa, TiMoNbV,
TiMoNbW, TiMoTaW, TiMoVW, Ti
NbTaW, TiNbVW, TiMoNbTaW, Ti
MoNbVW, ZrNb, ZrNbTa, HfNb, H
fNbTa, TiZrNbTa, TiHfNb, TiH
fNbTa, TiZrHfNb, TiZrHfNbT
a, TiTa, ZrTa, HfTa, TiZrTa, T
forming a contact layer made of one alloy selected from the group consisting of iHfTa and TiZrHfTa, and nitriding the surface layer of the contact layer in a nitrogen atmosphere or nitriding and oxidizing in a nitrogen oxygen atmosphere; Forming a barrier layer made of a metal nitride or a metal nitride oxide on a surface of the semiconductor device; and forming a metal wiring layer on the barrier layer.

【００１０】本発明の他の観点によると、シリコン基板
の表面層に、ｎ型不純物添加領域とｐ型不純物添加領域
とを形成する工程と、前記シリコン基板の上に層間絶縁
膜を堆積し、該層間絶縁膜に前記ｎ型不純物添加領域と
ｐ型不純物添加領域の各々の表面の一部を露出させるコ
ンタクトホールを形成する工程と、前記コンタクトホー
ルの内面及び前記層間絶縁膜の表面上に、ＴｉＭｏ、Ｔ
ｉＮｂ、ＴｉＶ、ＴｉＷ、ＴｉＭｏＮｂ、ＴｉＭｏＴ
ａ、ＴｉＭｏＶ、ＴｉＭｏＷ、ＴｉＮｂＴａ、ＴｉＮｂ
Ｖ、ＴｉＮｂＷ、ＴｉＭｏＮｂＴａ、ＴｉＭｏＮｂＶ、
ＴｉＭｏＮｂＷ、ＴｉＭｏＴａＷ、ＴｉＭｏＶＷ、Ｔｉ
ＮｂＴａＷ、ＴｉＮｂＶＷ、ＴｉＭｏＮｂＴａＷ、Ｔｉ
ＭｏＮｂＶＷ、ＺｒＮｂ、ＺｒＮｂＴａ、ＨｆＮｂ、Ｈ
ｆＮｂＴａ、ＴｉＺｒＮｂＴａ、ＴｉＨｆＮｂ、ＴｉＨ
ｆＮｂＴａ、ＴｉＺｒＨｆＮｂ、ＴｉＺｒＨｆＮｂＴ
ａ、ＴｉＴａ、ＺｒＴａ、ＨｆＴａ、ＴｉＺｒＴａ、Ｔ
ｉＨｆＴａ、ＴｉＺｒＨｆＴａからなる群より選ばれた
１つの合金をターゲットとし、希ガスをスパッタガスと
して、スパッタリングにより前記合金からなるコンタク
ト層を堆積する工程と、前記コンタクト層を形成する工
程の後、連続して、少なくとも窒素ガスを含むガスまた
は窒素ガスと酸素ガスとを含むガスをスパッタガスとし
た反応性スパッタリングにより、前記コンタクト層の上
に前記合金の窒化物または窒化酸化物からなるバリア層
を堆積する工程とを有する半導体装置の製造方法が提供
される。According to another aspect of the present invention, a step of forming an n-type impurity added region and a p-type impurity added region in a surface layer of a silicon substrate, and depositing an interlayer insulating film on the silicon substrate, Forming a contact hole exposing a part of the surface of each of the n-type doped region and the p-type doped region in the interlayer insulating film; and forming an inner surface of the contact hole and a surface of the interlayer insulating film, TiMo, T
iNb, TiV, TiW, TiMoNb, TiMoT
a, TiMoV, TiMoW, TiNbTa, TiNb
V, TiNbW, TiMoNbTa, TiMoNbV,
TiMoNbW, TiMoTaW, TiMoVW, Ti
NbTaW, TiNbVW, TiMoNbTaW, Ti
MoNbVW, ZrNb, ZrNbTa, HfNb, H
fNbTa, TiZrNbTa, TiHfNb, TiH
fNbTa, TiZrHfNb, TiZrHfNbT
a, TiTa, ZrTa, HfTa, TiZrTa, T
After a step of depositing a contact layer made of the alloy by sputtering using an alloy selected from the group consisting of iHfTa and TiZrHfTa as a target and using a rare gas as a sputtering gas, and a step of forming the contact layer, Depositing a barrier layer made of a nitride or nitrided oxide of the alloy on the contact layer by reactive sputtering using a gas containing at least a nitrogen gas or a gas containing a nitrogen gas and an oxygen gas as a sputtering gas. And a method for manufacturing a semiconductor device comprising the steps of:

【００１１】コンタクト層が、シリコンよりも標準生成
熱の大きな金属と小さな金属との合金により形成されて
いる。この合金の組成を調節することにより、シリコン
基板のｎ型不純物拡散領域及びｐ型不純物拡散領域とコ
ンタクト層との界面におけるショットキバリアの高さを
好適な値に制御することができる。このため、ｎ型領域
とｐ型領域の双方に対する接触抵抗のバランスをとるこ
とが可能になる。The contact layer is formed of an alloy of a metal having a higher standard heat of formation than silicon and a metal having a lower standard heat of generation. By adjusting the composition of the alloy, the height of the Schottky barrier at the interface between the n-type impurity diffusion region and the p-type impurity diffusion region of the silicon substrate and the contact layer can be controlled to a suitable value. For this reason, it is possible to balance contact resistance for both the n-type region and the p-type region.

【００１２】また、シリコンよりも標準生成熱の大きな
金属元素が、シリコン基板表面に形成された自然酸化膜
を還元するため、自然酸化膜の介在による接触抵抗の増
加を抑制することができる。Further, since the metal element having a higher standard heat of formation than silicon reduces the natural oxide film formed on the surface of the silicon substrate, an increase in the contact resistance due to the interposition of the natural oxide film can be suppressed.

【００１３】[0013]

【発明の実施の形態】本発明の実施例を説明する前に、
半導体と金属との界面のショットキバリアと接触抵抗と
の関係について考察する。式（１）から、ショットキバ
リアφB の小さな材料を選択することにより、接触抵抗
を減少させられることがわかる。シリコン基板を用いた
集積回路装置においては、Ａｓ、Ｐ等をドープしたｎ型
の拡散領域とＢ等をドープしたｐ型の拡散領域の双方に
対して金属配線を接触させる必要がある。ｎ型Ｓｉに対
するショットキバリアの高さをφBn、ｐ型Ｓｉに対する
ショットキバリアの高さをφBp、Ｓｉのバンドギャップ
をＥg とすると、DESCRIPTION OF THE PREFERRED EMBODIMENTS Before describing embodiments of the present invention,
The relationship between the Schottky barrier at the interface between the semiconductor and the metal and the contact resistance is considered. From equation (1), by selecting a material having small Schottky barrier phi B, it can be seen that is reduced contact resistance. In an integrated circuit device using a silicon substrate, it is necessary to make the metal wiring contact both the n-type diffusion region doped with As, P, etc. and the p-type diffusion region doped with B, etc. When the height of the Schottky barrier for n-type Si is φ Bn , the height of the Schottky barrier for p-type Si is φ Bp , and the band gap of Si is E g ,

【００１４】[0014]

【数２】 Ｅg ≒φBn＋φBp …（２） なる関係があることが知られている。It is known that there is a relationship of E g ≒ φ Bn + φ Bp (2)

【００１５】式（２）から分かるように、φBnとφBpと
の和はほぼ一定であるため、ｎ型とｐ型のいずれか一方
の拡散領域におけるショットキバリアφB が低くなるよ
うな材料を選択すると、他方の拡散領域におけるショッ
トキバリアφB が高くなる。ｎ型拡散領域とｐ型拡散領
域との双方において接触抵抗を減少させるためには、φ
BnとφBpが共にＳｉのバンドギャップＥg の約半分の
値、すなわち約０．５６ｅＶとなるような材料を選択す
ることが好ましい。As can be seen from equation (2), since the sum of φ Bn and φ Bp is substantially constant, a material that reduces the Schottky barrier φ B in either the n-type or p-type diffusion region. selecting, the higher the Schottky barrier phi B at the other diffusion region. To reduce the contact resistance in both the n-type and p-type diffusion regions, φ
About half the value of the band gap E g of Bn and phi Bp are both Si, namely it is preferable to select a material that is about 0.56 eV.

【００１６】図５は、シリコン基板上にコンタクト層と
してＴｉ、バリア層としてＴｉＮを用いてＡｌ配線を形
成したときの、シリコン基板表面の不純物拡散領域と配
線との接触抵抗を示す。横軸はコンタクトホールの径を
単位μｍで表し、縦軸は接触抵抗を単位Ωで表す。図中
の記号●及び○は、それぞれｎ型拡散領域及びｐ型拡散
領域における接触抵抗を示す。ｎ型拡散領域の不純物濃
度は４×１０20ｃｍ-3、ｐ型不純物領域の不純物濃度
は、２×１０20ｃｍ-3である。FIG. 5 shows the contact resistance between the impurity diffusion region on the silicon substrate surface and the wiring when an Al wiring is formed on the silicon substrate using Ti as a contact layer and TiN as a barrier layer. The horizontal axis represents the diameter of the contact hole in μm, and the vertical axis represents the contact resistance in Ω. The symbols ● and ○ in the figure indicate the contact resistance in the n-type diffusion region and the p-type diffusion region, respectively. The impurity concentration of the n-type diffusion region is 4 × 10 20 cm −3 , and the impurity concentration of the p-type impurity region is 2 × 10 20 cm −3 .

【００１７】金属Ｔｉとｎ型Ｓｉとの界面におけるショ
ットキバリアの高さφBnは約０．５２ｅＶであり、Ｓｉ
のバンドギャップの約１／２である０．５６ｅＶに近
い。すなわち、Ｔｉは、ｎ型Ｓｉとｐ型Ｓｉの双方との
接触抵抗を小さくするための好ましい材料であると考え
られる。The height φ Bn of the Schottky barrier at the interface between the metal Ti and the n-type Si is about 0.52 eV,
Is close to 0.56 eV, which is about の of the band gap of the above. That is, Ti is considered to be a preferable material for reducing the contact resistance between both n-type Si and p-type Si.

【００１８】しかし、図５に示すように、ｐ型Ｓｉとの
接触抵抗は、ｎ型Ｓｉとの接触抵抗の約３倍になってい
る。また、コンタクトホールの径が０．５μｍ以下の範
囲において、接触抵抗のばらつきが大きくなっている。
これは、コンタクトホール形成時のシリコン基板表面の
ダメージ、シリコン基板表面に形成された自然酸化膜等
の影響によるものと考えられる。ｐ型Ｓｉとの接触抵抗
を下げるためには、ｐ型Ｓｉとのショットキバリアの低
い材料を使用すればよいが、この場合には、ｎ型Ｓｉと
のショットキバリアが高くなり、接触抵抗が増大してし
まう。However, as shown in FIG. 5, the contact resistance with p-type Si is about three times the contact resistance with n-type Si. Further, in the range where the diameter of the contact hole is 0.5 μm or less, the variation in the contact resistance is large.
This is considered to be due to the damage of the silicon substrate surface at the time of forming the contact hole and the influence of the natural oxide film and the like formed on the silicon substrate surface. In order to reduce the contact resistance with p-type Si, a material having a low Schottky barrier with p-type Si may be used, but in this case, the Schottky barrier with n-type Si increases and the contact resistance increases. Resulting in.

【００１９】〔第１の実施例〕次に、図１を参照して、
本発明の第１の実施例による半導体装置について説明す
る。[First Embodiment] Next, referring to FIG.
A semiconductor device according to a first embodiment of the present invention will be described.

【００２０】図１は、シリコン基板表面の不純物拡散領
域と配線との接続部の断面図を示す。シリコン基板１の
表面に形成されたフィールド酸化膜２により活性領域が
画定されている。この活性領域の表面層に、高濃度に不
純物が添加された不純物拡散領域３が形成されている。
シリコン基板１の表面上に層間絶縁膜４が形成され、こ
の層間絶縁膜４に、拡散領域３の表面の一部を露出させ
るコンタクトホール５が形成されている。FIG. 1 is a sectional view of a connection portion between an impurity diffusion region on the surface of a silicon substrate and a wiring. An active region is defined by a field oxide film 2 formed on the surface of a silicon substrate 1. In the surface layer of the active region, an impurity diffusion region 3 to which an impurity is added at a high concentration is formed.
An interlayer insulating film 4 is formed on the surface of silicon substrate 1, and contact hole 5 exposing a part of the surface of diffusion region 3 is formed in interlayer insulating film 4.

【００２１】コンタクトホール５の内面から層間絶縁膜
４の上面の一部の領域までを連続的に覆うように、コン
タクト層６、バリア層７、配線８の３層からなる積層構
造が形成されている。A laminated structure including three layers of a contact layer 6, a barrier layer 7, and a wiring 8 is formed so as to continuously cover from the inner surface of the contact hole 5 to a part of the upper surface of the interlayer insulating film 4. I have.

【００２２】コンタクト層６は、ＴｉＭｏ、ＴｉＮｂ、
ＴｉＶ、ＴｉＷ、ＴｉＭｏＮｂ、ＴｉＭｏＴａ、ＴｉＭ
ｏＶ、ＴｉＭｏＷ、ＴｉＮｂＴａ、ＴｉＮｂＶ、ＴｉＮ
ｂＷ、ＴｉＭｏＮｂＴａ、ＴｉＭｏＮｂＶ、ＴｉＭｏＮ
ｂＷ、ＴｉＭｏＴａＷ、ＴｉＭｏＶＷ、ＴｉＮｂＴａ
Ｗ、ＴｉＮｂＶＷ、ＴｉＭｏＮｂＴａＷ、ＴｉＭｏＮｂ
ＶＷ、ＺｒＮｂ、ＺｒＮｂＴａ、ＨｆＮｂ、ＨｆＮｂＴ
ａ、ＴｉＺｒＮｂＴａ、ＴｉＨｆＮｂ、ＴｉＨｆＮｂＴ
ａ、ＴｉＺｒＨｆＮｂ、ＴｉＺｒＨｆＮｂＴａからなる
群より選ばれた１つの合金により形成されている。バリ
ア層７は、コンタクト層６を形成する合金の窒化物また
は窒化酸化物により形成されている。配線８は、Ａｌま
たはＡｌ合金により形成されている。The contact layer 6 is made of TiMo, TiNb,
TiV, TiW, TiMoNb, TiMoTa, TiM
oV, TiMoW, TiNbTa, TiNbV, TiN
bW, TiMoNbTa, TiMoNbV, TiMoN
bW, TiMoTaW, TiMoVW, TiNbTa
W, TiNbVW, TiMoNbTaW, TiMoNb
VW, ZrNb, ZrNbTa, HfNb, HfNbT
a, TiZrNbTa, TiHfNb, TiHfNbT
a, TiZrHfNb, and one alloy selected from the group consisting of TiZrHfNbTa. The barrier layer 7 is formed of a nitride or a nitride oxide of an alloy forming the contact layer 6. The wiring 8 is formed of Al or an Al alloy.

【００２３】バリア層７は、例えばコンタクト層６を堆
積した後、窒素雰囲気中で基板を熱処理して表面層を窒
化することにより形成される。または、コンタクト層６
をＡｒガスを用いたスパッタリングにより堆積し、その
後スパッタガス中に窒素ガスを導入して反応性スパッタ
リングを行うことにより形成される。The barrier layer 7 is formed, for example, by depositing the contact layer 6 and then heat-treating the substrate in a nitrogen atmosphere to nitride the surface layer. Or contact layer 6
Is deposited by sputtering using Ar gas, and then nitrogen gas is introduced into the sputtering gas to perform reactive sputtering.

【００２４】コンタクト層６は、Ｓｉよりも標準生成熱
の大きな第１群の金属、すなわちＳｉよりも酸化されや
すい金属と、Ｓｉよりも標準生成熱の小さな第２群の金
属を含む。第１群の金属には、Ｔｉ、Ｚｒ、Ｈｆ等が含
まれ、第２群の金属には、Ｖ、Ｍｏ、Ｗ、Ｎｂ等が含ま
れる。The contact layer 6 includes a first group of metals having a higher standard heat of formation than Si, that is, a metal that is more easily oxidized than Si, and a second group of metals having a lower standard heat of formation than Si. The first group of metals includes Ti, Zr, Hf, and the like, and the second group of metals includes V, Mo, W, Nb, and the like.

【００２５】第１群の金属とｎ型Ｓｉとの間のショット
キバリアの高さφBnは、おおよそ０．６ｅＶ以下であ
り、第２群の金属のそれは、おおよそ０．６ｅＶ以上で
ある。すなわち、第１群の金属はｎ型Ｓｉとの接触に適
し、第２群の金属はｐ型Ｓｉとの接触に適しているとい
える。The height φ Bn of the Schottky barrier between the first group of metals and the n-type Si is about 0.6 eV or less, and that of the second group of metals is about 0.6 eV or more. That is, it can be said that the first group of metals is suitable for contact with n-type Si, and the second group of metals is suitable for contact with p-type Si.

【００２６】また、第１群の金属は、Ｓｉよりも酸化さ
れやすいため、Ｓｉ表面に形成されている自然酸化膜を
還元し、良好な電気的接触を得ることが可能になる。さ
らに、第１群の金属を含むコンタクト層６は、層間絶縁
膜と配線との密着性を高め、配線パターン倒れや、パタ
ーンが絶縁膜上で移動して剥離してしまうパターン飛び
を防止することができる。Further, since the first group of metals is more easily oxidized than Si, it is possible to reduce the natural oxide film formed on the Si surface and obtain good electrical contact. Furthermore, the contact layer 6 containing the first group of metals enhances the adhesion between the interlayer insulating film and the wiring, and prevents the wiring pattern from falling down and the pattern from jumping when the pattern moves on the insulating film and peels off. Can be.

【００２７】第１群の金属と第２群の金属の各々から少
なくとも１つずつ選ばれた２種の金属を組み合わせてコ
ンタクト層とする場合、固溶体を形成する組み合わせが
好ましく、金属間化合物を形成する組み合わせは好まし
くない。この観点から、ＴｉＭｏ、ＴｉＮｂ、ＴｉＶ、
ＴｉＷ、ＴｉＭｏＮｂ、ＴｉＭｏＴａ、ＴｉＭｏＶ、Ｔ
ｉＭｏＷ、ＴｉＮｂＴａ、ＴｉＮｂＶ、ＴｉＮｂＷ、Ｔ
ｉＭｏＮｂＴａ、ＴｉＭｏＮｂＶ、ＴｉＭｏＮｂＷ、Ｔ
ｉＭｏＴａＷ、ＴｉＭｏＶＷ、ＴｉＮｂＴａＷ、ＴｉＮ
ｂＶＷ、ＴｉＭｏＮｂＴａＷ、ＴｉＭｏＮｂＶＷ、Ｚｒ
Ｎｂ、ＺｒＮｂＴａ、ＨｆＮｂ、ＨｆＮｂＴａ、ＴｉＺ
ｒＮｂ、ＴｉＺｒＮｂＴａ、ＴｉＨｆＮｂ、ＴｉＨｆＮ
ｂＴａ、ＴｉＺｒＨｆＮｂ、ＴｉＺｒＨｆＮｂＴａ等の
高融点金属合金がコンタクト層として好ましい。When a contact layer is formed by combining two metals selected from at least one of each of the first group of metals and the second group of metals, a combination that forms a solid solution is preferable, and an intermetallic compound is formed. Are not preferred. From this viewpoint, TiMo, TiNb, TiV,
TiW, TiMoNb, TiMoTa, TiMoV, T
iMoW, TiNbTa, TiNbV, TiNbW, T
iMoNbTa, TiMoNbV, TiMoNbW, T
iMoTaW, TiMoVW, TiNbTaW, TiN
bVW, TiMoNbTaW, TiMoNbVW, Zr
Nb, ZrNbTa, HfNb, HfNbTa, TiZ
rNb, TiZrNbTa, TiHfNb, TiHfN
A high melting point metal alloy such as bTa, TiZrHfNb, TiZrHfNbTa is preferable as the contact layer.

【００２８】このように、第１群の金属と第２群の金属
とを組み合わせて、シリコンとのショットキバリアφBn
とφBpとを調節し、ｎ型Ｓｉとｐ型Ｓｉの各々に対して
好適な接触抵抗を得ることが可能になる。特に、ＴｉＭ
ｏ、ＴｉＶ等のように、全組成域で固溶体を形成する組
み合わせを選択することにより、ショットキバリアφ Bn
の値の設定の自由度を高めることができる。Thus, the first group of metals and the second group of metals
And Schottky barrier φ with siliconBn
And φBpAnd for each of n-type Si and p-type Si
A suitable contact resistance can be obtained. In particular, TiM
A group that forms a solid solution in the entire composition range, such as o, TiV, etc.
Schottky barrier φ Bn
Can be set more freely.

【００２９】第１群の金属と第２群の金属との組み合わ
せによる合金中の、第１群の金属の組成は、好ましくは
約５０モル％から約８０モル％である。第１群の金属で
あるＨｆは、０．４６ｅＶの低いショットキバリアφBn
を有し、合金全体としてのショットキバリアφBnを広い
範囲で選択可能とする。第２群の金属であるＮｂおよび
Ｍｏは、０．６５ｅＶ以上の高いショットキバリアφBn
を有し、合金全体としてのショットバリアφBnを広い範
囲で選択可能とする。第２群の金属であるＴａは、０．
５９ｅＶの低いショットキバリアφBnを有するが、Ｔａ
Ｎの形に窒化させれると、２０℃で１３．２６ｇ／ｃｍ
3 の高い密度を提供する。ＴａＮは、高いバリア機能を
果たすことが期待される。第２群の金属の窒化物ＷＮ
も、１２．１２ｇ／ｃｍ3 の高い密度を示す。これらの
密度の値は、第１群の金属の窒化物ＴｉＮの密度４．０
８ｇ／ｃｍ3 と比較されるべきである。The composition of the first group metal in the alloy of the combination of the first group metal and the second group metal is preferably from about 50 mol% to about 80 mol%. Hf, which is a first group of metals, has a low Schottky barrier φ Bn of 0.46 eV.
And the Schottky barrier φBn as the whole alloy can be selected in a wide range. Nb and Mo, which are the second group of metals, have a high Schottky barrier φ Bn of 0.65 eV or more.
And the shot barrier φBn as the whole alloy can be selected in a wide range. Ta, which is a second group of metals, has a content of 0.1.
Although it has a low Schottky barrier φ Bn of 59 eV,
13.26 g / cm at 20 ° C. when nitrided into N
Provides a high density of 3 . TaN is expected to fulfill a high barrier function. Second Group Metal Nitride WN
Also show a high density of 12.12 g / cm 3 . These density values correspond to a density of the first group of metal nitrides, TiN, of 4.0.
Should be compared to 8 g / cm 3 .

【００３０】また、コンタクト層６を構成する第２群の
金属がシリコン基板に対する拡散種となり、Ｓｉと合金
化する。金属とＳｉとの実質的な界面が、コンタクトホ
ール形成時のドライエッチングダメージの残る基板最表
面よりも深くなるため、清浄な界面を得ることができ、
接触抵抗を下げることができる。Further, the second group of metals constituting the contact layer 6 becomes a diffusion species with respect to the silicon substrate and is alloyed with Si. Since the substantial interface between the metal and Si is deeper than the outermost surface of the substrate where the dry etching damage during the formation of the contact hole remains, a clean interface can be obtained,
The contact resistance can be reduced.

【００３１】上記実施例では、コンタクト層の表面層の
熱窒化、または、コンタクト層のスパッタリングによる
堆積に引き続いて、スパッタガスに窒素ガスを混入させ
て反応性スパッタリングを行うことにより、容易にバリ
ア層を形成することができる。In the above embodiment, the thermal sputtering of the surface layer of the contact layer or the deposition of the contact layer by sputtering is followed by the reactive sputtering performed by mixing a sputter gas with nitrogen gas to easily form the barrier layer. Can be formed.

【００３２】次に、実施例による半導体装置の製造方法
について、ｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯ
ＳＦＥＴを形成する場合を例にとって説明する。Next, a method of manufacturing a semiconductor device according to an embodiment will be described with reference to an n-channel MOSFET and a p-channel MOSFET.
A case where an SFET is formed will be described as an example.

【００３３】図２（Ａ）に示すように、面方位が（１０
０）、基板抵抗率が４Ω・ｃｍ、酸素濃度が１．５×１
０17ｃｍ-3のｐ型シリコン基板１０の表面層に、図中の
左側にｎ型ウェル１２、右側にｐ型ウェル１３が形成さ
れている。シリコン基板１０の表面にフィールド酸化膜
１１が形成され、ｎ型ウェル１２及びｐ型ウェル１３内
に活性領域が画定されている。As shown in FIG. 2A, the plane orientation is (10).
0), substrate resistivity 4 Ω · cm, oxygen concentration 1.5 × 1
An n-type well 12 is formed on the left side in the figure and a p-type well 13 is formed on the right side in the surface layer of the p-type silicon substrate 10 of 0 17 cm -3 . A field oxide film 11 is formed on the surface of a silicon substrate 10, and an active region is defined in an n-type well 12 and a p-type well 13.

【００３４】ｎ型ウェル１２内の活性領域に、ソース領
域１４Ｓ、ドレイン領域１４Ｄ、及びゲート電極１４Ｇ
からなるｐチャネルＭＯＳＦＥＴ１４が形成され、ｐ型
ウェル１３内の活性領域に、ソース領域１５Ｓ、ドレイ
ン領域１５Ｄ、及びゲート電極１５Ｇからなるｎチャネ
ルＭＯＳＦＥＴ１５が形成されている。The active region in the n-type well 12 has a source region 14S, a drain region 14D, and a gate electrode 14G.
Is formed, and an n-channel MOSFET 15 including a source region 15S, a drain region 15D, and a gate electrode 15G is formed in an active region in the p-type well 13.

【００３５】各ゲート電極１４Ｇ、１５Ｇの側壁上に
は、サイドウォール絶縁体が形成されている。このサイ
ドウォール絶縁体は、低濃度ドレイン（ＬＤＤ）構造の
高濃度領域へのイオン注入時のマスクとして使用され
る。A sidewall insulator is formed on the sidewall of each of the gate electrodes 14G and 15G. This sidewall insulator is used as a mask when ions are implanted into a high-concentration region having a low-concentration drain (LDD) structure.

【００３６】ＭＯＳＦＥＴ１４及び１５を覆うように基
板全面に層間絶縁膜１６が形成されている。層間絶縁膜
１６は、フォスフォシリケートガラス（ＰＳＧ）とボロ
フォスフォシリケートガラス（ＢＰＳＧ）との２層構造
を有し、合計の膜厚は０．４〜１．０μｍ、好ましくは
０．８μｍである。ＰＳＧ膜のリン（Ｐ）濃度は３〜１
０重量％、好ましくは８重量％であり、ＢＰＳＧ膜のＰ
濃度は３〜８重量％、ボロン（Ｂ）濃度は５〜１２重量
％、好ましくは、それぞれ５重量％、９重量％である。An interlayer insulating film 16 is formed on the entire surface of the substrate so as to cover MOSFETs 14 and 15. The interlayer insulating film 16 has a two-layer structure of phosphosilicate glass (PSG) and borophosphosilicate glass (BPSG), and has a total thickness of 0.4 to 1.0 μm, preferably 0.8 μm. is there. The phosphorus (P) concentration of the PSG film is 3-1.
0% by weight, preferably 8% by weight.
The concentration is 3 to 8% by weight, and the boron (B) concentration is 5 to 12% by weight, preferably 5% by weight and 9% by weight, respectively.

【００３７】レジストパターンをマスクとした異方性エ
ッチングにより、層間絶縁膜１６の所定の領域にコンタ
クトホールを形成する。コンタクトホールの底面に、ソ
ース／ドレイン領域１４Ｓ、１４Ｄ、１５Ｓ及び１５Ｄ
の表面の一部が露出する。層間絶縁膜１６のエッチング
は、例えば、エッチングガスとして流量５ｓｃｃｍのＣ
Ｆ4 と流量３０ｓｃｃｍのＣＨＦ3 、及び流量１００ｓ
ｃｃｍのＡｒを用い、圧力を２００ｍＴｏｒｒ、１３．
５６ＭＨｚのＲＦ電力を７００Ｗ、磁場を４０ガウスと
したマグネトロン反応性イオンエッチングにより行う。
この条件におけるＢＰＳＧ膜のエッチング速度は４５０
±２０ｎｍ／ｍｉｎであり、所望の形状のコンタクトホ
ールを形成することができる。コンタクトホールの底面
に、自然酸化膜１８が形成される。コンタクトホールを
形成した後に、ドライエッチングによりコンタクトホー
ル底部に残存する酸化膜１８を除去して、Ｓｉ基板を露
出させる。しかし、露出されたＳｉ基板の最表面には、
エッチングによるダメージを受けた層が残っている。こ
のダメージを受けた層の除去およびＳｉ最表面を洗浄化
するために、緩衝フッ酸（ＢＨＦ）を用いて基板洗浄お
よびエッチングを行う。A contact hole is formed in a predetermined region of the interlayer insulating film 16 by anisotropic etching using the resist pattern as a mask. Source / drain regions 14S, 14D, 15S and 15D
A part of the surface of is exposed. The etching of the interlayer insulating film 16 is performed, for example, by using a C gas having a flow rate of 5 sccm as an etching gas.
F 4 and the flow rate 30sccm of CHF 3, and the flow rate 100s
12. Using ccm of Ar at a pressure of 200 mTorr,
This is performed by magnetron reactive ion etching with a RF power of 56 MHz of 700 W and a magnetic field of 40 Gauss.
Under this condition, the etching rate of the BPSG film is 450
It is ± 20 nm / min, and a contact hole having a desired shape can be formed. A natural oxide film 18 is formed on the bottom of the contact hole. After forming the contact hole, the oxide film 18 remaining at the bottom of the contact hole is removed by dry etching to expose the Si substrate. However, on the outermost surface of the exposed Si substrate,
Layers damaged by etching remain. In order to remove the damaged layer and clean the outermost surface of the Si, the substrate is cleaned and etched using buffered hydrofluoric acid (BHF).

【００３８】この工程によりＳｉ最表面の酸化膜が除去
される。層間絶縁膜１６のエッチング時間は、上記エッ
チング速度で丁度全膜厚分をエッチングするのに必要な
時間（主エッチング時間）に、その３０〜１００％、好
ましくは５０％程度の時間（オーバエッチング時間）を
加えた時間とする。By this step, the oxide film on the outermost surface of Si is removed. The etching time of the interlayer insulating film 16 is 30 to 100%, preferably about 50% of the time (main etching time) required to etch just the entire film thickness at the above-mentioned etching rate (over-etching time). ) Is added.

【００３９】図２（Ｂ）に示すように、コンタクトホー
ル１７の内面及び層間絶縁膜１６の上面を覆うように、
ＴｉＭｏ合金からなる厚さ５〜５０ｎｍ、好ましくは２
０ｎｍのコンタクト層２０を堆積する。コンタクト層
は、Ｓｉ表面に低抵抗の接触（コンタクト）を形成する
ことを主な機能とする。コンタクト層２０の堆積は、例
えばターゲットとしてＴｉＭｏ合金、スパッタガスとし
て流量３０ｓｃｃｍのＡｒガスを用い、基板温度を１５
０℃、圧力を３ｍＴｏｒｒ、印加電力を１１５０Ｗとし
たＤＣマグネトロンスパッタリングにより行う。ＴｉＭ
ｏ合金による膜が、コンタクトホール底面のＳｉ基板に
接触して形成されているので、上記清浄化後に生成され
た自然酸化膜１８は還元されて消失する。その結果、再
度自然酸化膜１８をエッチング等で除去する工程が不要
となる。As shown in FIG. 2B, the inner surface of the contact hole 17 and the upper surface of the interlayer insulating film 16 are covered.
5-50 nm, preferably 2 nm, made of TiMo alloy
A 0 nm contact layer 20 is deposited. The main function of the contact layer is to form a low-resistance contact (contact) on the Si surface. The contact layer 20 is deposited by using, for example, a TiMo alloy as a target, an Ar gas at a flow rate of 30 sccm as a sputtering gas, and a substrate temperature of 15 ° C.
DC magnetron sputtering is performed at 0 ° C., a pressure of 3 mTorr, and an applied power of 1150 W. TiM
Since the film made of the o-alloy is formed in contact with the Si substrate on the bottom surface of the contact hole, the natural oxide film 18 generated after the cleaning is reduced and disappears. As a result, the step of removing the natural oxide film 18 again by etching or the like becomes unnecessary.

【００４０】ＴｉＭｏ合金中のＴｉの組成は、好ましく
は５０モル％から８５モル％（Ｍｏで表すと、５０モル
％から１５モル％）であり、０．５５ｅＶから０．６ｅ
ＶのショットキバリアφBnに相当する。このショットキ
バリアは、Ｓｉのバンドギャップの約半分である。Ｔｉ
の量は、薄い自然酸化膜を還元するのに十分な量であ
る。金属Ｍｏは、２０℃で４．７７μΩｃｍの低い抵抗
率を有し（Ｔｉの場合２０℃で４７μΩｃｍの抵抗率を
有する）、全体のコンタクト抵抗を下げるのに有利であ
る。The composition of Ti in the TiMo alloy is preferably from 50 mol% to 85 mol% (50 mol% to 15 mol% in Mo), and from 0.55 eV to 0.6 e
V corresponds to a Schottky barrier φ Bn . This Schottky barrier is about half the band gap of Si. Ti
Is sufficient to reduce a thin native oxide film. Metal Mo has a low resistivity of 4.77 μΩcm at 20 ° C. (has a resistivity of 47 μΩcm at 20 ° C. for Ti), which is advantageous for lowering the overall contact resistance.

【００４１】Ｔｉ原子はＭｏ原子よりも軽いため、Ｔｉ
原子の方がＭｏ原子よりもスパッタリングされやすい。
このため、ＴｉとＭｏとを同時にスパッタリングする
と、成膜されるＴｉＭｏ膜のＴｉ組成比がターゲットの
Ｔｉ組成比よりも多くなる。従って、ターゲットのＴｉ
組成を、目的とする組成よりも少なくしておくことが好
ましい。例えば、Ｔｉ組成を目的とする組成よりも数〜
１０重量％、好ましくは５重量％程度少なくしておく。
なお、ＴｉターゲットとＭｏターゲットとを用い、コス
パッタ（同時スパッタ）を行ってＴｉＭｏ合金膜を堆積
することも可能である。Since Ti atoms are lighter than Mo atoms,
Atoms are more easily sputtered than Mo atoms.
Therefore, if Ti and Mo are simultaneously sputtered, the Ti composition ratio of the formed TiMo film becomes larger than the Ti composition ratio of the target. Therefore, the target Ti
It is preferable that the composition is smaller than the desired composition. For example, the number of the Ti compositions is more than that of the target composition.
It is reduced by about 10% by weight, preferably about 5% by weight.
In addition, it is also possible to deposit a TiMo alloy film by performing co-sputtering (simultaneous sputtering) using a Ti target and a Mo target.

【００４２】また、微細なコンタクトホールの底面まで
再現性よく成膜するためには、コリメートスパッタリン
グ法、ロングスロースパッタリング法等を用いることが
好ましい。In order to form a film with good reproducibility up to the bottom of a fine contact hole, it is preferable to use a collimated sputtering method, a long throw sputtering method or the like.

【００４３】図２（Ｃ）に示すように、コンタクト層２
０の表面上に、ＴｉＭｏＮx （ｘ＝〜１．０）もしくは
ＴｉＭｏＮx Ｏy （ｘ＝０．９、ｙ＝０．１）からなる
バリア層２１を形成する。バリア層は、その上に形成す
る配線層と下のＳｉ基板との相互拡散を防止することを
主な機能とする。バリア層２１は、コンタクト層２０の
堆積に引き続き、スパッタガスに窒素ガスまたは窒素ガ
スと酸素ガスを追加導入することにより堆積する。バリ
ア層２１の膜厚は、例えば数〜２５０ｎｍ、好ましくは
５０〜１５０ｎｍ、より好ましくは約１００ｎｍであ
る。As shown in FIG. 2C, the contact layer 2
The barrier layer 21 made of TiMoN x (x = 〜1.0) or TiMoN x O y (x = 0.9, y = 0.1) is formed on the surface of the “0”. The main function of the barrier layer is to prevent interdiffusion between the wiring layer formed thereon and the underlying Si substrate. The barrier layer 21 is deposited by additionally introducing a nitrogen gas or a nitrogen gas and an oxygen gas into the sputtering gas, following the deposition of the contact layer 20. The thickness of the barrier layer 21 is, for example, several to 250 nm, preferably 50 to 150 nm, and more preferably about 100 nm.

【００４４】ＴｉＭｏＮ膜の堆積は、例えばＡｒガス流
量を５０ｓｃｃｍ、窒素ガス流量を９０ｓｃｃｍ、圧力
を４ｍＴｏｒｒ、印加電力を５３０Ｗとして行う。Ｔｉ
ＭｏＮＯ膜の堆積は、例えばＡｒガス流量を５０ｓｃｃ
ｍ、酸素ガス流量を１０ｓｃｃｍ、窒素ガス流量を９０
ｓｃｃｍ、圧力を４ｍＴｏｒｒ、印加電力を５３０Ｗと
して行う。The TiMoN film is deposited, for example, at an Ar gas flow rate of 50 sccm, a nitrogen gas flow rate of 90 sccm, a pressure of 4 mTorr, and an applied power of 530 W. Ti
The deposition of the MoNO film is performed, for example, by setting the Ar gas flow rate to 50 scc.
m, oxygen gas flow rate 10 sccm, nitrogen gas flow rate 90
The operation is performed at a sccm, a pressure of 4 mTorr, and an applied power of 530 W.

【００４５】また、ＴｉＭｏＮ膜を１０〜１００ｎｍの
厚さ堆積した後、ＴｉＭｏＮＯ膜を３０〜１００ｎｍの
厚さ堆積してもよい。After depositing a TiMoN film to a thickness of 10 to 100 nm, a TiMoNO film may be deposited to a thickness of 30 to 100 nm.

【００４６】バリア層２１の堆積後、窒素雰囲気中で基
板温度を５００〜８００℃程度まで急速ランプ加熱し、
１０〜６０秒間の熱処理を行う。この熱処理により、バ
リア層２１の耐熱性、バリア性を向上させることができ
る。After the barrier layer 21 is deposited, the substrate temperature is rapidly ramped to about 500 to 800 ° C. in a nitrogen atmosphere,
Heat treatment is performed for 10 to 60 seconds. By this heat treatment, the heat resistance and barrier properties of the barrier layer 21 can be improved.

【００４７】なお、バリア層２１は、図２（Ｂ）の工程
でコンタクト層２０を堆積した後、窒素雰囲気中または
アンモニア雰囲気中で熱処理し、コンタクト層２０の表
面層を窒化することにより形成してもよい。熱処理温度
を５００〜９００℃、好ましくは７００℃とし、５〜３
０秒間、好ましくは１５秒間程度の熱処理を行うことに
より、シリコン基板内に形成されている不純物拡散領域
の不純物濃度分布に影響を与えることなく、コンタクト
層２０の表面層のみを窒化することができる。The barrier layer 21 is formed by depositing the contact layer 20 in the step shown in FIG. 2B and then performing a heat treatment in a nitrogen atmosphere or an ammonia atmosphere to nitride the surface layer of the contact layer 20. You may. The heat treatment temperature is 500 to 900 ° C, preferably 700 ° C,
By performing the heat treatment for 0 second, preferably about 15 seconds, only the surface layer of the contact layer 20 can be nitrided without affecting the impurity concentration distribution of the impurity diffusion region formed in the silicon substrate. .

【００４８】上述のスパッタリング及び熱窒化の方法で
は、バリア層２１が、コンタクト層２０と同じ組成の金
属合金の窒化物により形成される。コンタクト層２０の
堆積後、スパッタリングのターゲットを交換してバリア
層２１を堆積し、バリア層２１を他の高融点金属の窒化
物、例えばＴｉＮ等で形成してもよい。また、コンタク
ト層２０と同じ組成を持つ金属合金のホウ化物で形成し
てもよい。または、これらの積層膜としてもよい。In the above-described methods of sputtering and thermal nitriding, the barrier layer 21 is formed of a nitride of a metal alloy having the same composition as the contact layer 20. After depositing the contact layer 20, the sputtering target may be exchanged to deposit the barrier layer 21, and the barrier layer 21 may be formed of a nitride of another refractory metal, such as TiN. Alternatively, the contact layer 20 may be formed of a boride of a metal alloy having the same composition. Alternatively, a stacked film of these may be used.

【００４９】図２（Ｄ）に示すように、バリア層２１の
表面上に配線層を堆積し、この配線層をパターニングし
て配線２２を形成する。さらに、バリア層２１とコンタ
クト層２０を配線２２と同一形状にパターニングする。
配線２２は、Ａｌ、またはＡｌＳｉ、ＡｌＳｉＣｕ等の
Ａｌ合金により形成され、その膜厚は１００〜１０００
ｎｍ、好ましくは５００ｎｍである。As shown in FIG. 2D, a wiring layer is deposited on the surface of the barrier layer 21, and the wiring layer is patterned to form a wiring 22. Further, the barrier layer 21 and the contact layer 20 are patterned into the same shape as the wiring 22.
The wiring 22 is formed of Al or an Al alloy such as AlSi or AlSiCu, and has a thickness of 100 to 1000.
nm, preferably 500 nm.

【００５０】Ａｌ合金膜は、例えばターゲットとしてＡ
ｌ合金、スパッタガスとして流量３３ｓｃｃｍのＡｒガ
スを用い、基板温度を２００℃、圧力を２ｍＴｏｒｒ、
印加電力を９０００ＷとしたＤＣスパッタリングにより
堆積する。Ａｌ合金膜を堆積後、基板を４００〜５５０
℃まで加熱し、リフロー処理を行う。The Al alloy film is made of, for example, A
1 alloy, an Ar gas having a flow rate of 33 sccm as a sputtering gas, a substrate temperature of 200 ° C., a pressure of 2 mTorr,
Deposition is performed by DC sputtering with an applied power of 9000 W. After depositing the Al alloy film, the substrate is
Heat to ℃ and perform reflow treatment.

【００５１】リフロー処理は、ＡｌまたはＡｌ合金を流
動化させ、凹部を埋め込んだ配線層を形成することを主
な機能とする。コンタクトホール１７内がＡｌ合金で埋
め尽くされる。なお、コリメートスパッタリング、ロン
グスロースパッタリング等を用いることにより、微細な
コンタクトホール内にも十分な初期厚さを有する膜を堆
積することができる。The main function of the reflow treatment is to fluidize Al or an Al alloy to form a wiring layer in which recesses are buried. The contact hole 17 is completely filled with the Al alloy. Note that a film having a sufficient initial thickness can be deposited even in a fine contact hole by using collimated sputtering, long throw sputtering, or the like.

【００５２】なお、配線２２を、ＡｌまたはＡｌ合金の
代わりに、ＣｕまたはＣｕＣｒ、ＣｕＺｒ、ＣｕＰｄ等
のＣｕ合金で形成してもよい。The wiring 22 may be formed of Cu or a Cu alloy such as CuCr, CuZr or CuPd instead of Al or an Al alloy.

【００５３】上記実施例では、配線層をスパッタリング
により堆積した後、リフロー処理を行ったが、スパッタ
リングによる成膜中に基板温度を徐々に上昇させ、最終
的に基板温度が４００〜５５０℃となるようにしてもよ
い。In the above embodiment, the reflow process was performed after the wiring layer was deposited by sputtering. However, the substrate temperature was gradually increased during the film formation by sputtering, and the substrate temperature finally reached 400 to 550 ° C. You may do so.

【００５４】また、ＣＶＤにより配線層を堆積してもよ
い。ＣＶＤによる堆積の利点は、コンタクトホールの微
細化が進み、開口面積がさらに小さくなった場合にも、
コンタクトホール内を容易に配線材料で埋め込むことが
できることである。例えば、原料ガスとしてジメチルア
ルミニウムハイドライド（ＤＭＡＨ）等を用い、キャリ
アガスとして水素ガスを用い、基板温度を１００〜２５
０℃、ガス流量を２００〜５００ｓｃｃｍとしてＡｌ膜
を堆積する。基板温度の設定が低い場合には、成膜され
たＡｌ膜の流動性が低いため、ほぼコンフォーマルに堆
積する。成膜後にリフロー処理を行うことにより、Ａｌ
膜の表面を平坦化することができる。The wiring layer may be deposited by CVD. The advantage of deposition by CVD is that even if the contact hole is further miniaturized and the opening area is further reduced,
That is, the inside of the contact hole can be easily filled with a wiring material. For example, dimethylaluminum hydride (DMAH) or the like is used as a source gas, hydrogen gas is used as a carrier gas, and the substrate temperature is set to 100 to 25.
An Al film is deposited at 0 ° C. and a gas flow rate of 200 to 500 sccm. When the setting of the substrate temperature is low, the deposited Al film has low fluidity, and is deposited almost conformally. By performing a reflow process after film formation, Al
The surface of the film can be flattened.

【００５５】配線層２２からコンタクト層２０までの３
層のパターニングは、配線層２２上にレジストパターン
を形成し、例えば誘導結合型プラズマエッチャ装置を用
いて行う。配線層２２のパターニングは、例えばエッチ
ングガスとして流量４０ｓｃｃｍのＣｌ2 ガスと流量２
０ｓｃｃｍのＢＣｌ3 ガスを用い、圧力を１５ｍＴｏｒ
ｒ、コイルに印加する高周波電力（１３．５６ＭＨｚ）
を３５０Ｗ、下部電極に印加する高周波電力（１３．５
６ＭＨｚ）を１７５Ｗとして行う。3 from the wiring layer 22 to the contact layer 20
The patterning of the layer is performed by forming a resist pattern on the wiring layer 22 and using, for example, an inductively coupled plasma etcher. The patterning of the wiring layer 22 is performed, for example, by using a Cl 2 gas having a flow rate of 40 sccm as an etching gas and a flow rate of 2
Using 0 sccm BCl 3 gas, the pressure was set to 15 mTorr.
r, high frequency power applied to the coil (13.56 MHz)
At 350 W and the high frequency power applied to the lower electrode (13.5
6 MHz) at 175 W.

【００５６】バリア層２１とコンタクト層２０のパター
ニングは、エッチングガスとして流量３０ｓｃｃｍのＣ
ｌ2 ガスと流量３０ｓｃｃｍのＢＣｌ3 ガスを用い、圧
力を１０ｍＴｏｒｒ、コイルに印加する高周波電力を３
４０Ｗ、下部電極に印加する高周波電力を１２０Ｗとし
て行う。コンタクト層２０のエッチング後、オーバエッ
チングを行う。オーバエッチング時間は、例えば配線層
２２からコンタクト層２０までのエッチング時間の６０
〜９０％程度とする。The patterning of the barrier layer 21 and the contact layer 20 is performed by using C gas at a flow rate of 30 sccm as an etching gas.
Using l 2 gas and BCl 3 gas at a flow rate of 30 sccm, the pressure was 10 mTorr, and the high-frequency power applied to the coil was 3
40 W and the high frequency power applied to the lower electrode is 120 W. After etching the contact layer 20, over-etching is performed. The over-etching time is, for example, 60 times the etching time from the wiring layer 22 to the contact layer 20.
About 90%.

【００５７】〔第２の実施例〕次に、図３を参照して、
第２の実施例について説明する。図２（Ａ）までの工程
は、上述の実施例と同様である。[Second Embodiment] Next, referring to FIG.
A second embodiment will be described. Steps up to FIG. 2A are the same as those in the above-described embodiment.

【００５８】図３（Ａ）に示すように、コンタクトホー
ル１７内を埋め尽くすように、ＴｉＭｏからなるコンタ
クト層３０をＤＣスパッタリングにより堆積する。使用
するターゲットは図２（Ｂ）のコンタクト層２０の堆積
の場合と同じであり、スパッタガスは流量３００ｓｃｃ
ｍのＡｒガスであり、基板温度を１５０℃、圧力を３ｍ
Ｔｏｒｒ、印加電力を１２００Ｗとする。コンタクト層
３０が基板に接触して形成されることで、基板上に残存
していた自然酸化膜は消失する。As shown in FIG. 3A, a contact layer 30 made of TiMo is deposited by DC sputtering so as to fill the inside of the contact hole 17. The target to be used is the same as that in the case of depositing the contact layer 20 in FIG.
m Ar gas, a substrate temperature of 150 ° C. and a pressure of 3 m
Torr and the applied power are 1200 W. When the contact layer 30 is formed in contact with the substrate, the natural oxide film remaining on the substrate disappears.

【００５９】図３（Ｂ）に示すように、ＲＩＥ等のドラ
イエッチングにより、コンタクト層３０を異方性エッチ
ングし、コンタクトホール１７内にのみプラグ３０ａを
残す。コンタクト層３０のエッチングは、例えばエッチ
ングガスとして流量３０〜１４０ｓｃｃｍ、好ましくは
１１０ｓｃｃｍのＳＦ6 ガス、及び流量４０〜１４０ｓ
ｃｃｍ、好ましくは９０ｓｃｃｍのＡｒガスを用い、印
加高周波電力を４５０Ｗ、圧力を３２Ｐａとして行う。
このエッチングの終点の検出は、Ｆ+ の発光強度（波長
７０４ｎｍ）を観測することにより行う。この発光強度
が上昇してくる時点を終点と判断する。As shown in FIG. 3B, the contact layer 30 is anisotropically etched by dry etching such as RIE to leave the plug 30 a only in the contact hole 17. The etching of the contact layer 30 is performed, for example, by using SF 6 gas at a flow rate of 30 to 140 sccm, preferably 110 sccm as an etching gas, and a flow rate of 40 to 140 s.
The operation is performed using an Ar gas of ccm, preferably 90 sccm, an applied high-frequency power of 450 W and a pressure of 32 Pa.
The end point of this etching is detected by observing the emission intensity of F + (wavelength 704 nm). The point at which the light emission intensity increases is determined as the end point.

【００６０】コンタクト層３０のエッチング後、オーバ
エッチングを行う。オーバエッチングは、エッチングガ
スとして流量５０〜１８０ｓｃｃｍ、好ましくは８０ｓ
ｃｃｍのＳＦ6 ガス、及び流量０〜９０ｓｃｃｍ、好ま
しくは６０ｓｃｃｍのＡｒガスを用い、印加高周波電力
を２００Ｗ、圧力を２８Ｐａとして行う。After etching the contact layer 30, over-etching is performed. The over-etching is performed at a flow rate of 50 to 180 sccm, preferably 80 s as an etching gas.
SF 6 gas ccm, and flow 0～90Sccm, preferably carried out using Ar gas 60 sccm, a high frequency power applied 200 W, a pressure of 28 Pa.

【００６１】図３（Ｃ）に示すように、層間絶縁膜１６
及びプラグ３０ａの表面上に、バリア層３１と配線層３
２を堆積する。バリア層３１の堆積は、図２（Ｃ）のバ
リア層２１のスパッタリングによる堆積と同一条件で行
い、配線層３２の堆積は、図２（Ｄ）の配線層２２の堆
積と同一の条件で行う。As shown in FIG. 3C, the interlayer insulating film 16
And a barrier layer 31 and a wiring layer 3 on the surface of the plug 30a.
2 is deposited. The deposition of the barrier layer 31 is performed under the same conditions as the deposition of the barrier layer 21 in FIG. 2C by sputtering, and the deposition of the wiring layer 32 is performed under the same conditions as the deposition of the wiring layer 22 in FIG. .

【００６２】バリア層３１の膜厚は、図２（Ｃ）の場合
より薄くてもよく、数ｎｍ〜２５０ｎｍ、好ましくは３
０〜１００ｎｍ、より好ましくは５０ｎｍである。バリ
ア層３１は、配線層３２をＣＶＤで堆積するときの密着
層としても働く。The thickness of the barrier layer 31 may be smaller than that of FIG. 2C, and is several nm to 250 nm, preferably 3 nm.
It is 0-100 nm, more preferably 50 nm. The barrier layer 31 also functions as an adhesion layer when the wiring layer 32 is deposited by CVD.

【００６３】バリア層３１の堆積前に、図３（Ａ）のコ
ンタクト層３０と同様の方法で合金膜を薄く堆積しても
よい。この合金膜により、層間絶縁膜１６やプラグ３０
ａへのバリア層３１の密着性を高めることができる。密
着性を高めるための合金膜の厚さは、数ｎｍ〜２０ｎｍ
で十分である。Before depositing the barrier layer 31, a thin alloy film may be deposited in the same manner as the contact layer 30 shown in FIG. With this alloy film, the interlayer insulating film 16 and the plug 30 are formed.
The adhesion of the barrier layer 31 to a can be increased. The thickness of the alloy film for improving adhesion is several nm to 20 nm.
Is enough.

【００６４】図３（Ｄ）に示すように、バリア層３１と
配線層３２を、図２（Ｄ）の場合と同様の方法でパター
ニングし、配線を形成する。As shown in FIG. 3D, the barrier layer 31 and the wiring layer 32 are patterned by the same method as in FIG. 2D to form a wiring.

【００６５】なお、図３（Ａ）のコンタクト層３０を、
ＣＶＤにより堆積してもよい。例えば、ＴｉＷ合金を堆
積する場合には、原料ガスとしてＴｉＣｌ4 とＷＦ6 、
キャリアガスとしてＨ2 とＡｒを用い、それぞれのガス
流量を４０ｓｃｃｍ、４０ｓｃｃｍ、４００ｓｃｃｍ、
２２５０ｓｃｃｍとし、圧力を８０Ｔｏｒｒ、基板温度
を４５０℃として行う。The contact layer 30 shown in FIG.
It may be deposited by CVD. For example, when depositing a TiW alloy, TiCl 4 and WF 6 as source gases,
Using H 2 and Ar as carrier gases, the respective gas flow rates were 40 sccm, 40 sccm, 400 sccm,
The pressure is set to 80 Torr and the substrate temperature is set to 450 ° C.

【００６６】その他、低沸点、高蒸気圧の化合物ガスの
存在する金属であれば、Ｗと同様に利用可能である。例
えば、ＭｏＦ6 （成膜温度４００〜８００℃）、ＴａＦ
2 （成膜温度６００〜１０００℃）、ＴｉＣｌ4 （成膜
温度３５０〜６００℃）、Ｎｉ（ＣＯ）4 （成膜温度１
００〜３００℃）等を用いることができる。In addition, any metal having a compound gas having a low boiling point and a high vapor pressure can be used in the same manner as W. For example, MoF 6 (film formation temperature 400 to 800 ° C.), TaF
2 (film formation temperature 600-1000 ° C.), TiCl 4 (film formation temperature 350-600 ° C.), Ni (CO) 4 (film formation temperature 1
00 to 300 ° C.).

【００６７】なお、スパッタリングにより１０〜１５０
ｎｍ程度の膜を堆積しておき、その後ＣＶＤによりコン
タクトホール部分の埋込を行ってもよい。スパッタリン
グにより堆積した膜が密着層として働き、ＣＶＤにより
堆積した膜の密着性を高めることができる。It should be noted that 10 to 150
A film having a thickness of about nm may be deposited, and then the contact hole may be buried by CVD. The film deposited by sputtering functions as an adhesion layer, and the adhesion of the film deposited by CVD can be improved.

【００６８】また、コンタクトホールの底面に露出した
シリコン表面上にのみ選択成長する条件で金属を堆積す
ることにより、コンタクトホール１７内にのみ金属プラ
グを成長させることができる。Also, by depositing a metal under the condition of selective growth only on the silicon surface exposed at the bottom of the contact hole, a metal plug can be grown only in the contact hole 17.

【００６９】〔第３の実施例〕図４を参照して、本発明
の第３の実施例を説明する。Third Embodiment A third embodiment of the present invention will be described with reference to FIG.

【００７０】図４（Ａ）に示す断面図は、第１の実施例
の図２（Ａ）のものと同一である。図４（Ａ）〜４
（Ｃ）の各構成部分には、図２（Ａ）〜２（Ｄ）の対応
する構成部分と同一の参照符号を付している。The sectional view shown in FIG. 4A is the same as that shown in FIG. 2A of the first embodiment. 4 (A) to 4
Each component in (C) is given the same reference numeral as the corresponding component in FIGS. 2 (A) to 2 (D).

【００７１】図４（Ａ）に示す半導体基板においても、
コンタクトホールの底面に自然酸化膜１８が残存してい
る。In the semiconductor substrate shown in FIG.
The natural oxide film 18 remains on the bottom of the contact hole.

【００７２】図４（Ｂ）に示すように、コンタクトホー
ルの底面に残存している自然酸化膜１８をウェットエッ
チングによって除去する。ウェットエッチングは、緩衝
フッ酸（ＢＨＦ）を使用して行う。As shown in FIG. 4B, the natural oxide film 18 remaining on the bottom of the contact hole is removed by wet etching. The wet etching is performed using buffered hydrofluoric acid (BHF).

【００７３】図４（Ｃ）に示すように、コンタクトホー
ル底部の自然酸化膜１８を除去した後に第１実施例と同
様な条件でＴｉＭｏ合金からなるコンタクト層３０を基
板上に形成する。コンタクト層３０としては、ＴｉＭｏ
合金のほかに、第１実施例で挙げたＴｉＮｂ、ＴｉＶ、
ＴｉＷ、ＴｉＭｏＮｂ、ＴｉＭｏＴａ、ＴｉＭｏＶ、Ｔ
ｉＭｏＷ、ＴｉＮｂＴａ、ＴｉＮｂＶ、ＴｉＮｂＷ、Ｔ
ｉＭｏＮｂＴａ、ＴｉＭｏＮｂＶ、ＴｉＭｏＮｂＷ、Ｔ
ｉＭｏＴａＷ、ＴｉＭｏＶＷ、ＴｉＮｂＴａＷ、ＴｉＮ
ｂＶＷ、ＴｉＭｏＮｂＴａＷ、ＴｉＭｏＮｂＶＷ、Ｚｒ
Ｎｂ、ＺｒＮｂＴａ、ＨｆＮｂ、ＨｆＮｂＴａ、ＴｉＺ
ｒＮｂＴａ、ＴｉＨｆＮｂ、ＴｉＨｆＮｂＴａ、ＴｉＺ
ｒＨｆＮｂ、ＴｉＺｒＨｆＮｂＴａ等を使用できる。As shown in FIG. 4C, after removing the natural oxide film 18 at the bottom of the contact hole, a contact layer 30 made of a TiMo alloy is formed on the substrate under the same conditions as in the first embodiment. As the contact layer 30, TiMo
In addition to the alloys, TiNb, TiV,
TiW, TiMoNb, TiMoTa, TiMoV, T
iMoW, TiNbTa, TiNbV, TiNbW, T
iMoNbTa, TiMoNbV, TiMoNbW, T
iMoTaW, TiMoVW, TiNbTaW, TiN
bVW, TiMoNbTaW, TiMoNbVW, Zr
Nb, ZrNbTa, HfNb, HfNbTa, TiZ
rNbTa, TiHfNb, TiHfNbTa, TiZ
rHfNb, TiZrHfNbTa or the like can be used.

【００７４】また、第３の実施例においては、ウェット
エッチングで自然酸化膜１８を、さらに除去しているの
で、標準生成熱を考慮せず、合金を構成する金属のショ
ットキバリアの高さφBnだけを考慮して決めることがで
きる。すなわち、合金を構成する第１群の金属のショッ
トキバリアの高さφBnをおおよそ０．６ｅＶ以下のもの
を選択して使用し、第２群の金属ショットキバリアの高
さφBnをおおよそ０．６ｅＶ以上のものを選択して使用
する。In the third embodiment, since the natural oxide film 18 is further removed by wet etching, the height φ Bn of the Schottky barrier of the metal constituting the alloy is taken into consideration without considering the standard heat of formation. Can be determined only by taking into account. That is, the first group of metals constituting the alloy having a Schottky barrier height φ Bn of about 0.6 eV or less is selected and used, and the second group metal Schottky barrier height φ Bn is about 0.3 eV. 6 eV or more is selected and used.

【００７５】このような条件を満たす金属は、上記金属
の他にＴｉＴａ、ＺｒＴａ、ＨｆＴａ、ＴｉＺｒＴａ、
ＴｉＨｆＴａ、ＴｉＺｒＨｆＴａ等が挙げられる。Metals satisfying such conditions include TiTa, ZrTa, HfTa, TiZrTa,
TiHfTa, TiZrHfTa and the like can be mentioned.

【００７６】第４（Ｃ）以降の工程は、第１の実施例の
図２（Ｃ）と同様の工程で行われる。The fourth and subsequent steps are performed in the same manner as in FIG. 2C of the first embodiment.

【００７７】第３の実施例の手法は、第２の実施例にか
かる構造にも適用することができる。The method of the third embodiment can be applied to the structure according to the second embodiment.

【００７８】図２及び図３に示す実施例による半導体装
置では、シリコン基板表面層に形成されたソース／ドレ
イン領域とＴｉＭｏ合金が接触している。従って、図１
の実施例の場合と同様に、接触抵抗を下げることができ
る。また、ｐ型領域とｎ型領域の双方に対して、望まし
い接触抵抗を得ることが可能になる。In the semiconductor device according to the embodiment shown in FIGS. 2 and 3, the source / drain regions formed in the surface layer of the silicon substrate are in contact with the TiMo alloy. Therefore, FIG.
As in the case of the embodiment, the contact resistance can be reduced. Further, it is possible to obtain a desirable contact resistance for both the p-type region and the n-type region.

【００７９】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。The present invention has been described in connection with the preferred embodiments.
The present invention is not limited to these. For example, it will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.

【００８０】[0080]

【発明の効果】以上説明したように、本発明によれば、
シリコン基板表面の不純物拡散領域に、シリコンよりも
標準生成熱の大きな金属と小さな金属とを組み合わせた
合金を接触させることにより、不純物拡散領域と金属配
線との接触抵抗を下げることができる。As described above, according to the present invention,
The contact resistance between the impurity diffusion region and the metal wiring can be reduced by bringing the impurity diffusion region on the surface of the silicon substrate into contact with an alloy obtained by combining a metal having a larger standard heat of generation and a metal having a smaller standard heat of generation than silicon.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 本発明の実施例による半導体装置の断面図で
ある。FIG. 1 is a sectional view of a semiconductor device according to an embodiment of the present invention.

【図２】 本発明の第１の実施例をＭＯＳＦＥＴのソー
ス／ドレイン領域と配線との接続に適用した半導体装置
の断面図である。FIG. 2 is a cross-sectional view of a semiconductor device in which the first embodiment of the present invention is applied to connection between a source / drain region of a MOSFET and a wiring.

【図３】 本発明の第２の実施例をＭＯＳＦＥＴのソー
ス／ドレイン領域と配線との接続に適用した半導体装置
の断面図である。FIG. 3 is a cross-sectional view of a semiconductor device in which a second embodiment of the present invention is applied to a connection between a source / drain region of a MOSFET and a wiring.

【図４】 本発明の第３の実施例をＭＯＳＦＥＴのソー
ス／ドレイン領域と配線との接続に適用した半導体装置
の断面図である。FIG. 4 is a cross-sectional view of a semiconductor device in which a third embodiment of the present invention is applied to connection between a source / drain region of a MOSFET and a wiring.

【図５】 シリコン基板の不純物拡散領域と配線との接
触抵抗をコンタクトホール径の関数として示すグラフで
ある。FIG. 5 is a graph showing contact resistance between an impurity diffusion region of a silicon substrate and a wiring as a function of a contact hole diameter.

【符号の説明】[Explanation of symbols]

１、１０…シリコン基板、２、１１…フィールド酸化
膜、３…不純物拡散領域、４、１６…層間絶縁膜、５、
１７…コンタクトホール、６、２０、３０…コンタクト
層、７、２１、３１…バリア層、８、２２、３２…配
線、１２…ｎ型ウェル、１３…ｐ型ウェル、１４…ｐチ
ャネルＭＯＳトランジスタ、１５…ｎチャネルＭＯＳト
ランジスタ、３０ａ…プラグ1, 10: silicon substrate, 2, 11: field oxide film, 3: impurity diffusion region, 4, 16: interlayer insulating film, 5,
17 contact hole, 6, 20, 30 contact layer, 7, 21, 31 barrier layer, 8, 22, 32 wiring, 12 n-type well, 13 p-type well, 14 p-channel MOS transistor, 15 ... n-channel MOS transistor, 30a ... plug

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 シリコン基板と、 前記シリコン基板の表面層に形成された不純物添加領域
と、 前記不純物添加領域の表面に接触し、ＴｉＭｏ、ＴｉＮ
ｂ、ＴｉＶ、ＴｉＷ、ＴｉＭｏＮｂ、ＴｉＭｏＴａ、Ｔ
ｉＭｏＶ、ＴｉＭｏＷ、ＴｉＮｂＴａ、ＴｉＮｂＶ、Ｔ
ｉＮｂＷ、ＴｉＭｏＮｂＴａ、ＴｉＭｏＮｂＶ、ＴｉＭ
ｏＮｂＷ、ＴｉＭｏＴａＷ、ＴｉＭｏＶＷ、ＴｉＮｂＴ
ａＷ、ＴｉＮｂＶＷ、ＴｉＭｏＮｂＴａＷ、ＴｉＭｏＮ
ｂＶＷ、ＺｒＮｂ、ＺｒＮｂＴａ、ＨｆＮｂ、ＨｆＮｂ
Ｔａ、ＴｉＺｒＮｂＴａ、ＴｉＨｆＮｂ、ＴｉＨｆＮｂ
Ｔａ、ＴｉＺｒＨｆＮｂ、ＴｉＺｒＨｆＮｂＴａ、Ｔｉ
Ｔａ、ＺｒＴａ、ＨｆＴａ、ＴｉＺｒＴａ、ＴｉＨｆＴ
ａ、ＴｉＺｒＨｆＴａからなる群より選ばれた１つの合
金により形成されたコンタクト層と、 前記コンタクト層の上に配置され、高融点金属窒化物ま
たは高融点金属窒化酸化物からなるバリア層と、 前記バリア層の上に配置された金属配線とを有する半導
体装置。A silicon substrate, an impurity-added region formed in a surface layer of the silicon substrate, and a surface of the impurity-added region, wherein TiMo, TiN
b, TiV, TiW, TiMoNb, TiMoTa, T
iMoV, TiMoW, TiNbTa, TiNbV, T
iNbW, TiMoNbTa, TiMoNbV, TiM
oNbW, TiMoTaW, TiMoVW, TiNbT
aW, TiNbVW, TiMoNbTaW, TiMoN
bVW, ZrNb, ZrNbTa, HfNb, HfNb
Ta, TiZrNbTa, TiHfNb, TiHfNb
Ta, TiZrHfNb, TiZrHfNbTa, Ti
Ta, ZrTa, HfTa, TiZrTa, TiHfT
a, a contact layer formed of one alloy selected from the group consisting of TiZrHfTa, a barrier layer disposed on the contact layer and made of a refractory metal nitride or a refractory metal nitride oxide, and the barrier And a metal wiring disposed on the layer. 【請求項２】 シリコン基板の表面層に、ｎ型不純物添
加領域とｐ型不純物添加領域とを形成する工程と、 前記シリコン基板の上に層間絶縁膜を堆積し、該層間絶
縁膜に前記ｎ型不純物添加領域とｐ型不純物添加領域の
各々の表面の一部を露出させるコンタクトホールを形成
する工程と、 前記コンタクトホールの内面及び前記層間絶縁膜の表面
上に、ＴｉＭｏ、ＴｉＮｂ、ＴｉＶ、ＴｉＷ、ＴｉＭｏ
Ｎｂ、ＴｉＭｏＴａ、ＴｉＭｏＶ、ＴｉＭｏＷ、ＴｉＮ
ｂＴａ、ＴｉＮｂＶ、ＴｉＮｂＷ、ＴｉＭｏＮｂＴａ、
ＴｉＭｏＮｂＶ、ＴｉＭｏＮｂＷ、ＴｉＭｏＴａＷ、Ｔ
ｉＭｏＶＷ、ＴｉＮｂＴａＷ、ＴｉＮｂＶＷ、ＴｉＭｏ
ＮｂＴａＷ、ＴｉＭｏＮｂＶＷ、ＺｒＮｂ、ＺｒＮｂＴ
ａ、ＨｆＮｂ、ＨｆＮｂＴａ、ＴｉＺｒＮｂＴａ、Ｔｉ
ＨｆＮｂ、ＴｉＨｆＮｂＴａ、ＴｉＺｒＨｆＮｂ、Ｔｉ
ＺｒＨｆＮｂＴａ、ＴｉＴａ、ＺｒＴａ、ＨｆＴａ、Ｔ
ｉＺｒＴａ、ＴｉＨｆＴａ、ＴｉＺｒＨｆＴａからなる
群より選ばれた１つの合金からなるコンタクト層を形成
する工程と、 前記コンタクト層の表面層を窒素雰囲気中で窒化し、ま
たは窒素酸素雰囲気中で窒化酸化し、該コンタクト層の
表面上に金属窒化物または金属窒化酸化物からなるバリ
ア層を形成する工程と、 前記バリア層の上に金属配線層を形成する工程とを有す
る半導体装置の製造方法。Forming an n-type impurity-added region and a p-type impurity-added region in a surface layer of a silicon substrate; depositing an interlayer insulating film on the silicon substrate; Forming a contact hole exposing a part of the surface of each of the p-type impurity added region and the p-type impurity added region; and forming TiMo, TiNb, TiV, TiW on the inner surface of the contact hole and the surface of the interlayer insulating film. , TiMo
Nb, TiMoTa, TiMoV, TiMoW, TiN
bTa, TiNbV, TiNbW, TiMoNbTa,
TiMoNbV, TiMoNbW, TiMoTaW, T
iMoVW, TiNbTaW, TiNbVW, TiMo
NbTaW, TiMoNbVW, ZrNb, ZrNbT
a, HfNb, HfNbTa, TiZrNbTa, Ti
HfNb, TiHfNbTa, TiZrHfNb, Ti
ZrHfNbTa, TiTa, ZrTa, HfTa, T
forming a contact layer made of one alloy selected from the group consisting of iZrTa, TiHfTa, TiZrHfTa; and nitriding the surface layer of the contact layer in a nitrogen atmosphere or nitriding and oxidizing in a nitrogen-oxygen atmosphere. A method of manufacturing a semiconductor device, comprising: a step of forming a barrier layer made of a metal nitride or a metal nitride oxide on a surface of a contact layer; and a step of forming a metal wiring layer on the barrier layer. 【請求項３】 シリコン基板の表面層に、ｎ型不純物添
加領域とｐ型不純物添加領域とを形成する工程と、 前記シリコン基板の上に層間絶縁膜を堆積し、該層間絶
縁膜に前記ｎ型不純物添加領域とｐ型不純物添加領域の
各々の表面の一部を露出させるコンタクトホールを形成
する工程と、 前記コンタクトホールの内面及び前記層間絶縁膜の表面
上に、ＴｉＭｏ、ＴｉＮｂ、ＴｉＶ、ＴｉＷ、ＴｉＭｏ
Ｎｂ、ＴｉＭｏＴａ、ＴｉＭｏＶ、ＴｉＭｏＷ、ＴｉＮ
ｂＴａ、ＴｉＮｂＶ、ＴｉＮｂＷ、ＴｉＭｏＮｂＴａ、
ＴｉＭｏＮｂＶ、ＴｉＭｏＮｂＷ、ＴｉＭｏＴａＷ、Ｔ
ｉＭｏＶＷ、ＴｉＮｂＴａＷ、ＴｉＮｂＶＷ、ＴｉＭｏ
ＮｂＴａＷ、ＴｉＭｏＮｂＶＷ、ＺｒＮｂ、ＺｒＮｂＴ
ａ、ＨｆＮｂ、ＨｆＮｂＴａ、ＴｉＺｒＮｂＴａ、Ｔｉ
ＨｆＮｂ、ＴｉＨｆＮｂＴａ、ＴｉＺｒＨｆＮｂ、Ｔｉ
ＺｒＨｆＮｂＴａ、ＴｉＴａ、ＺｒＴａ、ＨｆＴａ、Ｔ
ｉＺｒＴａ、ＴｉＨｆＴａ、ＴｉＺｒＨｆＴａからなる
群より選ばれた１つの合金をターゲットとし、希ガスを
スパッタガスとして、スパッタリングにより前記合金か
らなるコンタクト層を堆積する工程と、 前記コンタクト層を形成する工程の後、連続して、少な
くとも窒素ガスを含むガスまたは窒素ガスと酸素ガスと
を含むガスをスパッタガスとした反応性スパッタリング
により、前記コンタクト層の上に前記合金の窒化物また
は窒化酸化物からなるバリア層を堆積する工程とを有す
る半導体装置の製造方法。Forming an n-type impurity-added region and a p-type impurity-added region in a surface layer of a silicon substrate; depositing an interlayer insulating film on the silicon substrate; Forming a contact hole exposing a part of the surface of each of the p-type impurity-added region and the p-type impurity-added region; , TiMo
Nb, TiMoTa, TiMoV, TiMoW, TiN
bTa, TiNbV, TiNbW, TiMoNbTa,
TiMoNbV, TiMoNbW, TiMoTaW, T
iMoVW, TiNbTaW, TiNbVW, TiMo
NbTaW, TiMoNbVW, ZrNb, ZrNbT
a, HfNb, HfNbTa, TiZrNbTa, Ti
HfNb, TiHfNbTa, TiZrHfNb, Ti
ZrHfNbTa, TiTa, ZrTa, HfTa, T
depositing a contact layer made of the alloy by sputtering using a rare gas as a sputtering gas with one alloy selected from the group consisting of iZrTa, TiHfTa, TiZrHfTa; and forming the contact layer, Continuously, by reactive sputtering using a gas containing at least a nitrogen gas or a gas containing a nitrogen gas and an oxygen gas as a sputtering gas, a barrier layer made of a nitride or nitrided oxide of the alloy is formed on the contact layer. And a step of depositing the semiconductor device. 【請求項４】 前記コンタクトホールを形成する工程の
後、基板上の酸化膜を除去した後にコンタクト層を堆積
させる請求項２または３記載の半導体装置の製造方法。4. The method according to claim 2, wherein after the step of forming the contact hole, a contact layer is deposited after removing an oxide film on the substrate.
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