JPH1173166A - Display control device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To prevent the chip area of a display control device from expanding even if the screen area of a display panel is enlarged. SOLUTION: Display data to be displayed on a liquid crystal panel 9 are written in a flash memory 14. And, read-out data of the flash memory 14 are latched to latch circuits 17-1 to 17-x, and further, in parallel with an operation to successively read out the latched data from the latch circuits 17-1 to 17-x and display them on a liquid crystal panel 9, by repeating an operation to write new display data to be displayed next on the liquid crystal panel 9 in the flash memory 14, a series of liquid crystal displays are achieved. Consequently, even when a screen area of the liquid crystal panel 9 is enlarged, a capacity of the flash memory 14 is maintained in the current state or decreased.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、表示パネル（ＬＣ
Ｄ等）に表示を行う表示制御装置に関する。The present invention relates to a display panel (LC)
D)).

【０００２】[0002]

【従来の技術】図３は従来の表示制御装置を示すブロッ
ク図である。尚、液晶パネル以外の構成は１チップマイ
クロコンピュータとして集積化されるものとする。図３
において、（１）は縦ｍドットＸ横ｎドットの液晶パネ
ルであり、ｍ本のコモン電極及びｎ本のセグメント電極
がマトリクス配置されたものである。（２）はコモン駆
動回路であり、液晶パネル（１）のコモン電極を選択す
る為の電圧信号を発生するものである。（３）はセグメ
ント駆動回路であり、液晶パネル（１）のセグメント電
極を活性化又は非活性化する為の電圧信号を発生するも
のである。2. Description of the Related Art FIG. 3 is a block diagram showing a conventional display control device. The components other than the liquid crystal panel are integrated as a one-chip microcomputer. FIG.
In (1), there is shown a liquid crystal panel having m dots vertically and n dots horizontally, wherein m common electrodes and n segment electrodes are arranged in a matrix. (2) is a common drive circuit for generating a voltage signal for selecting a common electrode of the liquid crystal panel (1). (3) is a segment driving circuit for generating a voltage signal for activating or deactivating the segment electrode of the liquid crystal panel (1).

【０００３】（４）は制御回路であり、１チップマイク
ロコンピュータの動作を制御するものである。制御回路
（４）は、ＲＯＭ、ＡＬＵ、各種カウンタ、各種レジス
タ等を含むものとする。（５）は表示ＲＡＭであり、制
御回路（４）からの指示に基づいて、液晶パネル（１）
にドット表示を行う為の表示データが書き込まれるもの
である。表示ＲＡＭ（５）のアドレスは液晶パネル
（１）の表示位置と１対１に対応している。表示データ
の各ビットは、液晶パネル（１）のドットを点灯させる
時は論理値「１」、液晶パネル（１）のドットを消灯さ
せる時は論理値「０」と設定する。[0003] A control circuit (4) controls the operation of a one-chip microcomputer. The control circuit (4) includes a ROM, an ALU, various counters, various registers, and the like. A display RAM (5) is a liquid crystal panel (1) based on an instruction from the control circuit (4).
The display data for performing the dot display is written in. The addresses of the display RAM (5) correspond one-to-one with the display positions of the liquid crystal panel (1). Each bit of the display data is set to a logical value "1" when turning on the dot of the liquid crystal panel (1), and to a logical value "0" when turning off the dot of the liquid crystal panel (1).

【０００４】（６）はパラレルシリアル変換回路であ
り、表示ＲＡＭ（５）から読み出される１ワード毎の表
示データをパラレル状態からシリアル状態へ変換するも
のである。（７）はｎビットのシフトレジスタであり、
パラレルシリアル変換回路（６）から出力されたシリア
ル状態の表示データを、制御回路（４）から発生するク
ロック信号ＣＫに同期して順次シフトする。シフトレジ
スタ（７）は、ｎビットの表示データを保持し、この時
保持されているｎビットの表示データはラッチ回路
（８）にラッチされる。即ち、シフトレジスタ（７）が
保持するｎビットの表示データは、液晶パネル（１）の
１行分のドットデータに対応する。シフトレジスタ
（７）は、ラッチ回路（８）がラッチ動作を終了する
と、液晶パネル（１）の次の行の表示データを保持する
動作に移行する。[0004] A parallel-serial conversion circuit (6) converts display data for each word read from the display RAM (5) from a parallel state to a serial state. (7) is an n-bit shift register,
The serial display data output from the parallel-serial conversion circuit (6) is sequentially shifted in synchronization with a clock signal CK generated from the control circuit (4). The shift register (7) holds the n-bit display data, and the held n-bit display data is latched by the latch circuit (8). That is, the n-bit display data held by the shift register (7) corresponds to one line of dot data of the liquid crystal panel (1). When the latch circuit (8) completes the latch operation, the shift register (7) shifts to an operation for holding the display data of the next row of the liquid crystal panel (1).

【０００５】セグメント駆動回路（３）は、ラッチ回路
（８）が保持した論理値「１」又は論理値「０」のｎビ
ットの表示データに基づいて、液晶パネル（１）のセグ
メント電極を活性化又は非活性化する為の電圧信号を発
生する。そして、液晶パネル（１）において、或るコモ
ン電極と或るセグメント電極との交差位置で、当該コモ
ン電極が選択されると共に当該セグメント電極が活性化
されると、当該交差位置のドットが点灯することにな
る。これより、液晶パネル（１）には、ドットの点灯及
び消灯を組み合わせたキャラクタが表示されることにな
る。A segment drive circuit (3) activates a segment electrode of the liquid crystal panel (1) based on n-bit display data of a logical value "1" or a logical value "0" held by the latch circuit (8). And a voltage signal for deactivating or inactivating. Then, in the liquid crystal panel (1), when the common electrode is selected and the segment electrode is activated at the intersection of a certain common electrode and a certain segment electrode, the dot at the intersection position is lit. Will be. As a result, on the liquid crystal panel (1), a character that combines turning on and off the dots is displayed.

【０００６】[0006]

【発明が解決しようとする課題】さて、液晶パネル
（１）の表示位置と表示ＲＡＭ（５）のアドレスとは１
対１に対応していることは先に述べた。従って、液晶パ
ネル（１）の表示領域を拡大する場合は、表示ＲＡＭ
（５）の書き込み容量を増やさなければならず、これよ
り、１チップマイクロコンピュータのチップサイズが大
きくなってしまう問題があった。The display position of the liquid crystal panel (1) and the address of the display RAM (5) are one.
It was mentioned earlier that this corresponds to one-to-one. Therefore, when enlarging the display area of the liquid crystal panel (1), the display RAM
The writing capacity of (5) must be increased, which causes a problem that the chip size of the one-chip microcomputer increases.

【０００７】そこで、本発明は、表示パネルの表示領域
が増えても、表示制御を行う１チップマイクロコンピュ
ータ等のチップサイズが大きくなるのを防止できる表示
制御装置を提供することを目的とする。SUMMARY OF THE INVENTION It is therefore an object of the present invention to provide a display control device which can prevent a chip size of a one-chip microcomputer or the like for performing display control from increasing even if the display area of a display panel increases.

【０００８】[0008]

【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、表示パネルに表示を
行うべき表示データを、データを電気消去でき且つデー
タを繰り返し書き込み及び読み出しできる不揮発性メモ
リに書き込む様にしたことを特徴とする。また、前記表
示パネルの１行分の表示量に相当するビット数を有し、
前記不揮発性メモリから読み出された表示データを順次
保持するシフトレジスタと、少なくとも前記シフトレジ
スタの全ビット数と同等のビット数を有し、前記シフト
レジスタの全ビットが表示データを保持する毎に、当該
表示データを順次ラッチする前記表示パネルの全行数以
下の複数のラッチ回路と、前記複数のラッチ回路から順
次出力される表示データを、前記表示パネルに表示でき
る状態とする表示駆動回路と、を備え、前記表示パネル
の大きさに関係なく、前記不揮発性メモリの容量を固定
したことを特徴とする。SUMMARY OF THE INVENTION The present invention has been made in order to solve the above-mentioned problems. Display data to be displayed on a display panel can be electrically erased and can be repeatedly written and read. It is characterized in that it is written in a readable nonvolatile memory. In addition, the display panel has a number of bits corresponding to a display amount for one row of the display panel,
A shift register for sequentially holding the display data read from the nonvolatile memory, and having at least a bit number equal to the total number of bits of the shift register, each time all the bits of the shift register hold the display data A plurality of latch circuits for sequentially latching the display data, the number of latch circuits being equal to or less than the total number of rows of the display panel, and a display driving circuit for displaying display data sequentially output from the plurality of latch circuits on the display panel. , And the capacity of the nonvolatile memory is fixed irrespective of the size of the display panel.

【０００９】また、前記不揮発性メモリは、前記複数の
ラッチ回路から前記表示駆動回路へ表示データを順次出
力して表示動作を行っている期間に、前記表示パネルに
表示すべき次の表示データを書き込むことを特徴とす
る。The nonvolatile memory sequentially outputs display data from the plurality of latch circuits to the display drive circuit, and performs a next display data to be displayed on the display panel during a display operation. It is characterized by writing.

【００１０】[0010]

【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図１は本発明の表示制御装置を示す回路
ブロック図である。尚、液晶パネルを除く構成は１チッ
プマイクロコンピュータとして集積化されているものと
する。図１において、（９）は縦ｍドットＸ横ｎドット
の液晶パネルであり、ｍ本のコモン電極とｎ本のセグメ
ント電極とをマトリクス配置させたものである。（１
０）はコモン駆動回路であり、所定のコモン電極を選択
する為の電圧信号を発生するものである。（１１）はセ
グメント駆動回路であり、所定のセグメント電極を活性
化又は非活性化する為の電圧信号を発生するものであ
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The details of the present invention will be specifically described with reference to the drawings. FIG. 1 is a circuit block diagram showing a display control device of the present invention. The configuration excluding the liquid crystal panel is assumed to be integrated as a one-chip microcomputer. In FIG. 1, (9) is a liquid crystal panel having m dots vertically and n dots horizontally, in which m common electrodes and n segment electrodes are arranged in a matrix. (1
Reference numeral 0) denotes a common drive circuit that generates a voltage signal for selecting a predetermined common electrode. (11) is a segment drive circuit for generating a voltage signal for activating or deactivating a predetermined segment electrode.

【００１１】（１２）は制御回路であり、１チップマイ
クロコンピュータの動作を制御するものである。制御回
路（１２）は、プログラムメモリ、演算論理ユニット、
各種レジスタ、各種カウンタ等から構成されるものとす
る。（１３）はＲＯＭであり、液晶パネル（９）に表示
を行うべきドットデータのテーブルデータ及びプログラ
ムデータが格納されている。A control circuit (12) controls the operation of the one-chip microcomputer. The control circuit (12) includes a program memory, an arithmetic logic unit,
It is assumed to be composed of various registers, various counters and the like. A ROM (13) stores dot data table data and program data to be displayed on the liquid crystal panel (9).

【００１２】（１４）はフラッシュメモリ（不揮発性メ
モリ）であり、データを一括して電気消去でき且つデー
タを繰り返し書き込み及び読み出しできる特性を有して
いる。例えば、フラッシュメモリ（１４）の１ワードは
８ビットとする。フラッシュメモリ（１４）は、液晶パ
ネル（９）の表示データを書き込む為のものであり、制
御回路（１２）の指示に基づいて、ＲＯＭ（１３）のテ
ーブルデータを書き込むものである。表示データは、液
晶パネル（９）の各ドット（コモン電極及びセグメント
電極の交差位置の点灯又は消灯）に１対１に対応した論
理値「１」又は論理値「０」のバイナリデータであり、
具体的には、液晶パネル（９）のドットを点灯させる時
は論理値「１」、液晶パネル（９）のドットを消灯させ
る時は論理値「０」となる。Reference numeral (14) denotes a flash memory (non-volatile memory), which has characteristics that data can be collectively electrically erased and data can be repeatedly written and read. For example, one word of the flash memory (14) has 8 bits. The flash memory (14) is for writing display data of the liquid crystal panel (9), and is for writing table data of the ROM (13) based on an instruction from the control circuit (12). The display data is binary data of a logical value “1” or a logical value “0” corresponding to each dot (lighting or extinguishing at the intersection of the common electrode and the segment electrode) of the liquid crystal panel (9),
Specifically, when the dots on the liquid crystal panel (9) are turned on, the logical value is “1”, and when the dots on the liquid crystal panel (9) are turned off, the logical value is “0”.

【００１３】（１５）はパラレルシリアル変換回路であ
り、フラッシュメモリ（１４）から読み出された１ワー
ド毎の表示データをパラレル状態からシリアル状態に変
換するものである。（１６）はｎビットのシフトレジス
タであり、制御回路（１２）から発生するクロック信号
ＣＫ１に同期して、パラレルシリアル変換回路（１５）
から出力されたシリアル状態の表示データを順次シフト
するものである。即ち、シフトレジスタ（１６）は、フ
ラッシュメモリ（１４）からｎビットの表示データが読
み出されるまでシフト動作を行う。尚、シフトレジスタ
（１６）がシフト動作を行う為のクロック信号ＣＫ１の
周波数は、フラッシュメモリ（１４）のデータ書き込み
時間が短いほど高く設定しても良い。また、シフトレジ
スタ（１６）のビット数は液晶パネル（９）の１行分の
ドット数と等しい。A parallel-to-serial conversion circuit (15) converts display data for each word read from the flash memory (14) from a parallel state to a serial state. Reference numeral (16) denotes an n-bit shift register, which synchronizes with a clock signal CK1 generated from the control circuit (12) and converts the parallel-serial conversion circuit (15).
Are sequentially shifted in the serial state. That is, the shift register (16) performs a shift operation until n-bit display data is read from the flash memory (14). Note that the frequency of the clock signal CK1 for performing the shift operation by the shift register (16) may be set higher as the data write time of the flash memory (14) becomes shorter. The number of bits of the shift register (16) is equal to the number of dots for one row of the liquid crystal panel (9).

【００１４】（１７−１）〜（１７−ｘ）はｎビットの
ラッチ回路であり、シフトレジスタ（１６）がｎビット
の表示データを保持する毎に、当該表示データを順次ラ
ッチするものである。ラッチ回路（１７−１）〜（１７
−ｘ）の数は、液晶パネル（１）の全行数ｍ以下であ
り、フラッシュメモリ（１４）のデータ書き込み時間が
短いほど少なくできる。（１８−１）〜（１８−ｘ）は
ｎ本のトランスミッションゲートであり、入力端子はラ
ッチ回路（１７−１）〜（１７−ｘ）の出力端子と接続
されると共に出力端子はセグメント駆動回路（１１）の
入力端子と共通接続されている。トランスミッションゲ
ート（１８−１）〜（１８−ｘ）は、ラッチ回路（１７
−１）〜（１７−ｘ）がラッチしたｎビットの表示デー
タをセグメント駆動回路（１１）に順次供給する。セグ
メント駆動回路（１１）は、ラッチ回路（１７−１）〜
（１７−ｘ）から出力されるｎビットの表示データに基
づいて、所定のセグメント電極のドットを点灯又は消灯
させる為の電圧信号を出力する。そして、液晶パネル
（９）の或るコモン電極と或るセグメント電極との交差
位置において、当該コモン電極が選択されると共に当該
セグメント電極が活性化されると、当該交差位置のドッ
トは点灯する。Reference numerals (17-1) to (17-x) denote n-bit latch circuits, each time the shift register (16) holds n-bit display data, sequentially latches the display data. . Latch circuits (17-1) to (17
The number -x) is equal to or less than the total number m of rows of the liquid crystal panel (1), and can be reduced as the data writing time of the flash memory (14) becomes shorter. (18-1) to (18-x) are n transmission gates, the input terminals of which are connected to the output terminals of the latch circuits (17-1) to (17-x), and the output terminals of which are segment drive circuits. Commonly connected to the input terminal of (11). The transmission gates (18-1) to (18-x) are connected to the latch circuit (17
The n-bit display data latched by -1) to (17-x) are sequentially supplied to the segment drive circuit (11). The segment drive circuit (11) includes the latch circuits (17-1) to
Based on the n-bit display data output from (17-x), a voltage signal for turning on or off the dots of the predetermined segment electrodes is output. Then, when the common electrode is selected and the segment electrode is activated at the intersection of a certain common electrode and a certain segment electrode of the liquid crystal panel (9), the dot at the intersection is lit.

【００１５】（１９）はｎを計数できるビット数を有す
るレジスタであり、ｎに相当するバイナリデータ（ｎ）
がセットされる。（２０）はダウンカウンタであり、プ
ログラムメモリから読み出された命令の解読結果に従っ
て、プリセットされたバイナリデータ（ｎ）をクロック
信号ＣＫ１に同期してデクリメントし、バイナリデータ
が「０」となる期間にクロック信号ＣＫ２を出力するも
のである。即ち、ダウンカウンタ（２０）は、シフトレ
ジスタ（１６）がｎビットの表示データを保持する毎に
クロック信号ＣＫ２を出力する。また、クロック信号Ｃ
Ｋ３は、ダウンカウンタ（２０）の計数値が「０」とな
る期間に制御回路（１２）の指示に従って発生するもの
である。よって、ＡＮＤゲート（２１）の出力は、シフ
トレジスタ（１６）がｎビットの表示データを保持した
タイミングでハイレベルとなり、ＡＮＤゲート（２２−
１）〜（２２−ｘ）の一方の入力端子に供給される。(19) is a register having a bit number capable of counting n, and binary data (n) corresponding to n
Is set. Reference numeral (20) denotes a down counter, which decrements the preset binary data (n) in synchronization with the clock signal CK1 in accordance with the result of decoding the instruction read from the program memory, and during which the binary data becomes "0" To output the clock signal CK2. That is, the down counter (20) outputs the clock signal CK2 every time the shift register (16) holds the n-bit display data. The clock signal C
K3 is generated in accordance with an instruction from the control circuit (12) during a period when the count value of the down counter (20) is "0". Therefore, the output of the AND gate (21) becomes high level at the timing when the shift register (16) holds the n-bit display data, and the output of the AND gate (22-).
1) to (22-x).

【００１６】（２３）はｘ進カウンタであり、クロック
信号ＣＫ２が供給される毎にインクリメントを行うもの
である。（２４）は選択回路であり、ｘ進カウンタ（２
３）の値を解読し、ｘ進カウンタ（２３）がインクリメ
ントを行う毎に、シフトレジスタ（１６）が保持したｎ
ビットの表示データをラッチ回路（１７−１）〜（１７
−ｘ）に順次ラッチさせる為のハイレベルの選択信号を
ＡＮＤゲート（２２−１）〜（２２−ｘ）の他方の入力
端子に順次供給するものである。ＡＮＤゲート（２２−
１）〜（２２−ｘ）のハイレベルの出力信号はラッチ回
路（１７−１）〜（１７−ｘ）がシフトレジスタ（１
６）の値をラッチする為のクロック信号となる。(23) is an x-ary counter which increments each time the clock signal CK2 is supplied. (24) is a selection circuit, which is an x-ary counter (2
3) The value of 3) is decoded, and each time the x-ary counter (23) increments, the shift register (16) holds n
Bit display data is stored in the latch circuits (17-1) to (17-1).
-X) are sequentially supplied to the other input terminals of the AND gates (22-1) to (22-x) for sequentially latching them at (x). AND gate (22-
The latch circuits (17-1) to (17-x) output the high-level output signals of (1) to (22-x) by the shift registers (1 to 22).
It becomes a clock signal for latching the value of 6).

【００１７】（２５）は発振回路であり、水晶振動子、
セラミック振動子等を用いて自走発振し、当該振動子の
固有振動数に応じた周波数の発振クロックを発生するも
のである。（２６）は分周回路であり、発振回路（２
５）の発振クロックを１／ｙ分周するものである。尚、
分周回路（２６）の分周数１／ｙは、液晶パネル（９）
の交番周波数に相当する分周数に設定される。具体的に
は、分周数１／ｙは、液晶パネル（９）に１画面（ｍ
行）表示を行う時間とトランスミッションゲート（１８
−１）〜（１８−ｘ）を順次オンする際に要する時間と
が一致する値に設定される。（２７）はｘ進カウンタで
あり、分周回路（２６）の分周クロックが供給される毎
にインクリメントを行うものである。（２８）は選択回
路であり、ｘ進カウンタ（２７）の値を解読し、ｘ進カ
ウンタ（２７）がインクリメントを行う毎に、ラッチ回
路（１７−１）〜（１７−ｘ）がラッチしたｎビットの
表示データをトランスミッションゲート（１８−１）〜
（１８−ｘ）から順次通過させる為のハイレベルの選択
信号をトランスミッションゲート（１８−１）〜（１８
−ｘ）の制御端子に順次供給するものである。(25) is an oscillation circuit, which comprises a crystal oscillator,
Self-running oscillation is performed using a ceramic vibrator or the like, and an oscillation clock having a frequency corresponding to the natural frequency of the vibrator is generated. (26) is a frequency dividing circuit, and an oscillation circuit (2)
The oscillation clock of 5) is divided by 1 / y. still,
The frequency division number 1 / y of the frequency dividing circuit (26) is equal to the liquid crystal panel (9).
Is set to the frequency division number corresponding to the alternating frequency of Specifically, the frequency division number 1 / y is set to one screen (m) on the liquid crystal panel (9).
Line) display time and transmission gate (18
-1) to (18-x) are set to values that coincide with the time required for sequentially turning on. (27) is an x-ary counter, which increments every time a frequency-divided clock of the frequency-divider circuit (26) is supplied. (28) is a selection circuit which decodes the value of the x-ary counter (27) and latches the latch circuits (17-1) to (17-x) every time the x-ary counter (27) increments. Transmission gate (18-1) to display data of n bits
Transmission gates (18-1) to (18-1) to (18-x) transmit high-level selection signals to be sequentially passed.
-X) are sequentially supplied to the control terminal.

【００１８】これより、フラッシュメモリ（１４）の読
み出しデータをラッチ回路（１７−１）〜（１７−ｎ）
にラッチし、更に、ラッチ回路（１７−１）〜（１７−
ｘ）のラッチデータを順次読み出して液晶パネル（９）
に表示を行う動作と平行して、液晶パネル（９）に次の
表示を行う為の表示データをフラッシュメモリ（１４）
に書き込むという動作を繰り返すことにより、一連の液
晶表示を実現できる。Thus, the read data of the flash memory (14) is stored in the latch circuits (17-1) to (17-n).
And latch circuits (17-1) to (17-
The latch data of x) is sequentially read and the liquid crystal panel (9)
The display data for performing the next display on the liquid crystal panel (9) is stored in the flash memory (14) in parallel with the operation for displaying on the liquid crystal panel (9).
A series of liquid crystal displays can be realized by repeating the operation of writing data to the LCD.

【００１９】ここで、ラッチ回路（１７−１）〜（１７
−ｘ）の数は、フラッシュメモリ（１４）のデータの書
き換え時間に依存する。具体的には、ラッチ回路（１７
−１）〜（１７−ｘ）の数は、フラッシュメモリ（１
４）のデータの書き換え時間が短いほど当該データの書
き換え効率が高まる為、最大でｍ個ではあるが、ｍ個未
満に設定することも可能である。Here, the latch circuits (17-1) to (17-1)
The number -x) depends on the data rewriting time of the flash memory (14). Specifically, the latch circuit (17
-1) to (17-x) correspond to the flash memory (1
The shorter the data rewriting time in 4) is, the higher the data rewriting efficiency is. Therefore, although the number is m at maximum, it can be set to less than m.

【００２０】以上より、液晶パネル（９）の表示面積を
拡大する場合、フラッシュメモリ（１４）の容量を増大
しないで済む。特に、フラッシュメモリ（１４）のデー
タの書き換え時間が短い場合は、フラッシュメモリ（１
４）の容量とラッチ回路（１７−１）〜（１７−ｘ）の
数とを減少できる。従って、液晶パネル（９）の表示面
積を拡大する場合、１チップマイクロコンピュータのチ
ップサイズが拡大するのを防止できる。As described above, when increasing the display area of the liquid crystal panel (9), the capacity of the flash memory (14) does not need to be increased. In particular, when the data rewriting time of the flash memory (14) is short, the flash memory (1
4) The number of the capacitances and the number of the latch circuits (17-1) to (17-x) can be reduced. Therefore, when increasing the display area of the liquid crystal panel (9), it is possible to prevent the chip size of the one-chip microcomputer from increasing.

【００２１】[0021]

【発明の効果】本発明によれば、表示パネルの表示面積
を拡大する場合、不揮発性メモリの容量を増大しないで
済む。特に、不揮発性メモリのデータの書き換え時間が
短い場合は、不揮発性メモリの容量と複数のラッチ回路
の数とを減少でき、従来とは逆に１チップマイクロコン
ピュータのチップサイズを縮小できる。従って、表示パ
ネルの表示面積を拡大する場合、１チップマイクロコン
ピュータのチップサイズの拡大を確実に防止できる利点
が得られる。According to the present invention, when the display area of the display panel is increased, the capacity of the nonvolatile memory does not need to be increased. In particular, when the data rewriting time of the nonvolatile memory is short, the capacity of the nonvolatile memory and the number of the plurality of latch circuits can be reduced, and the chip size of the one-chip microcomputer can be reduced in contrast to the conventional case. Therefore, when the display area of the display panel is enlarged, there is obtained an advantage that the chip size of the one-chip microcomputer can be reliably prevented from being increased.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の表示制御装置を示す回路ブロック図で
ある。FIG. 1 is a circuit block diagram showing a display control device of the present invention.

【図２】図１の要部のタイムチャートである。FIG. 2 is a time chart of a main part of FIG.

【図３】従来の表示制御装置を示すブロック図である。FIG. 3 is a block diagram showing a conventional display control device.

【符号の説明】[Explanation of symbols]

（９） 液晶パネル （１４） フラッシュメモリ （１６） シフトレジスタ （１７−１）〜（１７−ｘ） ラッチ回路 (9) Liquid crystal panel (14) Flash memory (16) Shift register (17-1) to (17-x) Latch circuit

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 表示パネルに表示を行うべき表示データ
を、データを電気消去でき且つデータを繰り返し書き込
み及び読み出しできる不揮発性メモリに書き込む様にし
たことを特徴とする表示制御装置。1. A display control device, wherein display data to be displayed on a display panel is written in a nonvolatile memory capable of electrically erasing data and repeatedly writing and reading data. 【請求項２】 前記表示パネルの１行分の表示量に相当
するビット数を有し、前記不揮発性メモリから読み出さ
れた表示データを順次保持するシフトレジスタと、 少なくとも前記シフトレジスタの全ビット数と同等のビ
ット数を有し、前記シフトレジスタの全ビットが表示デ
ータを保持する毎に、当該表示データを順次ラッチする
前記表示パネルの全行数以下の複数のラッチ回路と、 前記複数のラッチ回路から順次出力される表示データ
を、前記表示パネルに表示できる状態とする表示駆動回
路と、を備え、 前記表示パネルの大きさに関係なく、前記不揮発性メモ
リの容量を固定したことを特徴とする請求項１記載の表
示制御装置。2. A shift register having a bit number corresponding to a display amount for one row of the display panel and sequentially holding display data read from the nonvolatile memory, and at least all bits of the shift register. A plurality of latch circuits having the same number of bits as the number, and each time all the bits of the shift register hold display data, a plurality of latch circuits of not more than the total number of rows of the display panel for sequentially latching the display data; A display driving circuit for displaying display data sequentially output from the latch circuit on the display panel, wherein the capacity of the nonvolatile memory is fixed regardless of the size of the display panel. The display control device according to claim 1, wherein 【請求項３】 前記不揮発性メモリは、前記複数のラッ
チ回路から前記表示駆動回路へ表示データを順次出力し
て表示動作を行っている期間に、前記表示パネルに表示
すべき次の表示データを書き込むことを特徴とする請求
項２記載の表示制御装置。3. The non-volatile memory according to claim 1, wherein the display data is sequentially output from the plurality of latch circuits to the display drive circuit and a next display data to be displayed on the display panel is displayed during a display operation. 3. The display control device according to claim 2, wherein writing is performed.