JPS59100629A - Programmable integrated circuit - Google Patents
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- JPS59100629A JPS59100629A JP57209983A JP20998382A JPS59100629A JP S59100629 A JPS59100629 A JP S59100629A JP 57209983 A JP57209983 A JP 57209983A JP 20998382 A JP20998382 A JP 20998382A JP S59100629 A JPS59100629 A JP S59100629A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
- H03K23/54—Ring counters, i.e. feedback shift register counters
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- Electronic Switches (AREA)
Abstract
Description
【発明の詳細な説明】
この発明は、外部から初期設定するデータに応じて動作
内容が具体的に特定されるプログラマブル集積回路に関
し、特に、メモリセル群に初期設定データを書込むため
の書込み１５０連回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a programmable integrated circuit whose operation contents are specifically specified according to data initialized from the outside, and in particular, to a programmable integrated circuit whose operation contents are specifically specified according to data initialized from the outside, and in particular, to a programmable integrated circuit that performs a write operation for writing initial setting data to a group of memory cells. Regarding the connection circuit.
例えばプログラマブルカウンタでは、外部から与える数
値データでもってカウント動作を具体的に規定すること
ができる。この場合、集積回路の外部入力端子に上述の
数値データを並列に印加するための専用の端子群が設け
られていて、その端子群に与える数値データを随時変え
ることができる。For example, in a programmable counter, the counting operation can be specifically defined using externally provided numerical data. In this case, a dedicated terminal group for applying the above-mentioned numerical data in parallel to the external input terminals of the integrated circuit is provided, and the numerical data applied to the terminal group can be changed at any time.
これに対し、上述の数値データに相当するようなプログ
ラムを半固定的に設定記憶するプログラマブル集積回路
が考えられている。つまり、集積回路中に一種のＰＲＯ
Ｍからなる記憶回路を内蔵しておき、この記憶回路に書
込むデータによって主となる信号処理回路の動作内容を
規定するように構成したものである。−例をあげれば、
本出願人らが先に提案したものとして、発振回路、プロ
グラマブルカウンタ、波形整形回路、ラッチ回路。In contrast, a programmable integrated circuit has been considered in which a program corresponding to the above-mentioned numerical data is set and stored in a semi-fixed manner. In other words, there is a kind of PRO in the integrated circuit.
A memory circuit consisting of M is built-in, and the operation content of the main signal processing circuit is defined by the data written to this memory circuit. -For example,
The applicants have previously proposed an oscillation circuit, a programmable counter, a waveform shaping circuit, and a latch circuit.
各種ゲート類の組合せで上記主となる信号処理回路を構
成し、このうちのプログラマブルカウンタの数値データ
や、各回路要素の接続関係を規定することになる各ゲー
ト類の制御信号を、上記記憶回路の書込みデータで決定
する。このことにより主となる信号処理回路を、例えば
車両のランプの点滅の７ラツシヤ回路等に用いられる出
力周波数を任意に設定できる発振器、一定時間ランプが
点灯するルームランプタイマ回路等に用いられる動作時
間を任意に設定できるタイマ、あるいは入力周波数と基
準周波数とを比較して、両者の周波数が一致したときチ
ャイムを駆動する制限速度オーバ警報回路等に用いられ
る基準周波数を任意に設定できる周波数コンパレータ等
、複数種類の回路機能を果し得るものとし、そのうちの
任意の一つの機能を選んで使い分けるようにするものが
ある。The main signal processing circuit is composed of a combination of various gates, and the numerical data of the programmable counter and the control signals of each gate, which define the connection relationships of each circuit element, are stored in the storage circuit. Determined by the written data. This allows the main signal processing circuit to be used, for example, as an oscillator whose output frequency can be set arbitrarily, which is used in a 7-latency circuit for flashing vehicle lamps, and an operating timer circuit, which is used in a room lamp timer circuit that lights a lamp for a certain period of time. A timer that can be set arbitrarily, or a frequency comparator that can arbitrarily set the reference frequency used in speed limit over warning circuits that compare the input frequency and the reference frequency and drive a chime when the two frequencies match. There are circuits that can perform multiple types of circuit functions, and any one of them can be selected for use.
このようなプログラマブル集積回路によれば、回路要素
に共通部分が多いにもかかわらず最終的な回路機能が異
なることから個々別々に作られていた複数種類の回路を
、１つの同じ集積回路として作ることが可能となり、量
産効果を最大限に発３−
揮することが可能となる。According to such programmable integrated circuits, multiple types of circuits, which were previously made individually because their final circuit functions differ even though their circuit elements have many common parts, can now be made into one integrated circuit. This makes it possible to maximize the effectiveness of mass production.
上述のＪ：うなプログラマブル集積回路にあっては、そ
の記憶回路にデータを書込む系に関連して次のような問
題がある。Ｎビット容量の記憶回路にデータを書込むの
に、従来一般には、ｎビットの信号でアドレス指定して
ｂビットずつ並列にデータを書込むように構成している
（２’ ｘｂ ＝Ｎ）。この場合、ｎビットのアドレス
信号線とｂビットのデータ信号線が必要で、これを集積
回路の外部端子として設けると、集積回路チップ上にお
けるポンディングパッド部の占有面積が大きくなること
、およびパッケージのビン数を多くしなければならない
等、集積回路を歩留よく安価に構成する面での大きな制
約が生ずる。特に、上述したこの種のプログラマブル集
積回路のように初期設定としてデータの聞込を行なうも
のでは、初期設定時にしか使われない外部端子を多数設
けることは極めて不合理である。The above-mentioned programmable integrated circuit has the following problems related to the system for writing data into its memory circuit. In order to write data into a memory circuit having an N-bit capacity, a conventional configuration is generally such that addressing is specified using an n-bit signal and data is written in b-bit units in parallel (2' xb =N). In this case, an n-bit address signal line and a b-bit data signal line are required, and if these are provided as external terminals of the integrated circuit, the area occupied by the bonding pad on the integrated circuit chip will increase, and the package This poses major constraints on the ability to construct integrated circuits at high yields and at low cost, such as the need to increase the number of bins. In particular, in a programmable integrated circuit of this kind described above, which performs data listening as an initial setting, it is extremely unreasonable to provide a large number of external terminals that are used only during initial setting.
この発明は上述したような背景に基づいてなされたもの
で、その目的は、書込専用の端子を全く４−
必要とせず、上述の主たる信号処理回路の１つの端子を
）り用して初期設定のデータ書込が行なえるようにした
プログラマブル集積回路を提供することにある。This invention was made based on the above-mentioned background, and its purpose is to eliminate the need for a write-only terminal at all, and to use one terminal of the main signal processing circuit described above to perform initial processing. An object of the present invention is to provide a programmable integrated circuit in which setting data can be written.
上記の目的を達成するために、この発明は、メモリセル
群と、アドレス設定情報と書込データ情報を含んだ直列
入力信号が印加される入力端子と、この入力端子に印加
される信号を受ける禁止ゲートと、この禁止ゲートを介
して入力される上記直列入力信号を解読して上記メモリ
セル群の各セルにそれぞれ該当するデータを出込む書込
回路と、上記メモリセル群のうちの特定のセルの出力と
上記禁止ゲートとを結び、このセルに゛１″信号が書込
まれた状態で上記禁止ゲートを禁止する信号経路と、上
記メモリセル群に書込まれたデータを受けて動作内容が
特定され、上記入力端子からの入力信号により作動する
信号処理回路とを含んで集積形成したことを特徴とする
。To achieve the above object, the present invention provides a group of memory cells, an input terminal to which a serial input signal containing address setting information and write data information is applied, and a signal to be applied to the input terminal. an inhibit gate, a write circuit that decodes the serial input signal inputted through the inhibit gate and outputs and writes corresponding data to each cell of the memory cell group; A signal path that connects the output of the cell and the above-mentioned prohibition gate, and inhibits the above-mentioned prohibition gate when a "1" signal is written to this cell, and the operation contents upon receiving the data written to the above-mentioned memory cell group. The device is characterized in that it is integrated and includes a signal processing circuit that is specified and operated by an input signal from the input terminal.
以下、この発明の実施例を図面に基づいて詳細に説明す
る。Hereinafter, embodiments of the present invention will be described in detail based on the drawings.
５−
第１図はこの発明に係るプログラマブル集積回路の第１
実施例を示す。この集積回路における主たる信号処理回
路１は１つの入力端子２と１つの出力端子３を有し、こ
れの信号処理動作の具体的な内容はメモリセル群４のｎ
ビットの出力Ｑ１〜ＱｎのうちのＱ１〜Ｑｎ−＋によっ
て規定される。5- Figure 1 shows the first diagram of the programmable integrated circuit according to the present invention.
An example is shown. The main signal processing circuit 1 in this integrated circuit has one input terminal 2 and one output terminal 3, and the specific content of its signal processing operation is as follows:
It is defined by Q1 to Qn-+ of the bit outputs Q1 to Qn.
メモリセル群４の各セルＭ１〜Ｍｎには当該集積回路の
使用開始時に初期設定としてデータが書込まれる。この
データの書込は信号処理回路１の入力端子２を利用して
行なわれる。入力端子２に印加される信号は禁止ゲート
５にも入力される。Data is written into each cell M1 to Mn of the memory cell group 4 as an initial setting when the integrated circuit starts to be used. This data writing is performed using the input terminal 2 of the signal processing circuit 1. The signal applied to the input terminal 2 is also input to the inhibit gate 5.
禁止ゲート５にはメモリセル群４の最終ビットの出力Ｑ
ｎが制御信号として入力されるようになっており、メモ
リセル群４に何もデータが書込まれていない初期状態に
ては、出力Ｑｎは′Ｏ″で禁止ゲート５は禁止されてい
ない。従って、この状態にて入力端子２に印加される信
号が禁止ゲート５を経て書込回路６に入力される。The inhibition gate 5 receives the output Q of the final bit of the memory cell group 4.
n is input as a control signal, and in an initial state in which no data is written in the memory cell group 4, the output Qn is 'O' and the inhibit gate 5 is not inhibited. Therefore, the signal applied to the input terminal 2 in this state is input to the write circuit 6 via the inhibit gate 5.
書込回路６は、アドレス設定情報と書込データ情報を含
んだパルス幅変調された所定のパルス列６−
信号を受（プて、メモリセル群４の各セルＭ１〜Ｍｎに
それぞれ該当するデータを書込む。The write circuit 6 receives a predetermined pulse-width-modulated pulse train 6- signal containing address setting information and write data information, and writes corresponding data to each cell M1 to Mn of the memory cell group 4. Write.
データ書込時に入力端子２に印加される直列入力信号は
ｎ発のパルス列で、その周期は一定で、各パルスのパル
ス幅が書込みデータの“１′′または“０”に対応して
変えられている。第２図にこの直列入力信号ｄの具体的
波形例を示している。The serial input signal applied to input terminal 2 during data writing is a train of n pulses, the period of which is constant, and the pulse width of each pulse is changed depending on whether the write data is "1" or "0". FIG. 2 shows a specific waveform example of this serial input signal d.
この例では、パルス列の周期は６０ＩＩｌｓで、“１″
に対応するパルス幅が５４ｍ５．’“０″に対応するパ
ルス幅が１１１１８となっている。In this example, the period of the pulse train is 60 IIls and “1”
The corresponding pulse width is 54m5. The pulse width corresponding to '0' is 11118.
また以下の説明から明らかになるように、ｎ発のパルス
列はメモリセル群４の各セルＭ１〜Ｍｎにその番号と発
生順序が一致するように対応する。Furthermore, as will become clear from the following description, the n pulse trains correspond to each of the cells M1 to Mn of the memory cell group 4 so that their numbers and generation order match.
上記書込回路６は、上記パルス列信号ｄの各パルスの幅
を２値弁別し、その弁別出力Ｐを上記メモリセル群４の
各書込信号端に共通に印加する書込信号発生回路と（図
中の２つのＤ型フリップフロップ７および８と、ＡＮＤ
ゲート９でもって構成されている）、上記パルス列信号
ｄによって歩進制御され、上記メモリセル群４に対して
各セルを順番に択一的に選択するアドレス信号Ａ１〜へ
〇を印加するアドレス信号発生回路（図中のカウンタ１
０とデコーダ１１で構成される）とを有している。The write circuit 6 includes a write signal generation circuit that performs binary discrimination on the width of each pulse of the pulse train signal d and applies the discrimination output P in common to each write signal end of the memory cell group 4; The two D-type flip-flops 7 and 8 in the figure and the AND
an address signal which is step-controlled by the pulse train signal d and applies 0 to address signals A1 to selectively select each cell in the memory cell group 4; Generation circuit (counter 1 in the diagram)
0 and a decoder 11).
フリップフロップ７．８およびカウンタ１ｏは電源投入
時に生ずる信号Ｒによってリセットされる。カウンタ１
０は禁止ゲート５を介して供給される各パルスの立ち上
がりで歩進制御され、その計数出力がデコーダ１１で択
一信号に変換され、メモリセル群４の各セルＭ１〜Ｍｎ
に対して順番にアドレス信＠Ａ１〜Ａｎを印加する。Flip-flop 7.8 and counter 1o are reset by signal R which occurs at power-on. counter 1
0 is controlled in steps at the rising edge of each pulse supplied via the inhibition gate 5, and its counting output is converted into an alternative signal by the decoder 11, and the output from each cell M1 to Mn of the memory cell group 4 is
Address signals @A1 to An are sequentially applied to the address signals @A1 to An.
上述の書込信号発生回路の動作を第２図の波形図に示し
ている。フリップフロップ７．８には図示しない発振回
路より周期２．５ｍｓのクロック信号φＯが印加され、
前段の７リツプ７０ツブ７はこれに同期して入力信号の
論理を読取り、後段のフリップ７０ツブ８はこれに同期
して前段の７リツプ７０ツブ７の出力ａの論理を読取る
。ＡＮＤゲート９では後段のフリップ７日ツブ８の出力
ｂと入力信号の論理積がとられ、その結果が上記信号Ｐ
となる。The operation of the write signal generation circuit described above is shown in the waveform diagram of FIG. A clock signal φO with a period of 2.5 ms is applied to the flip-flop 7.8 from an oscillation circuit (not shown).
The 7-lip 70 tube 7 at the front stage reads the logic of the input signal in synchronization with this, and the flip 70 tube 8 at the rear stage reads the logic of the output a of the 7-lip 70 tube 7 at the previous stage in synchronization with this. In the AND gate 9, the output b of the flip 7-day knob 8 in the subsequent stage is ANDed with the input signal, and the result is the above-mentioned signal P.
becomes.
この結果、第２図から明らかなように、直列入力信号ｄ
中に１″に対応する幅が５４ｍ５と大きなパルス信号が
含まれると、これに応答してＡＮＤゲート９から４９〜
５１．５１１１Ｓ程度のパルス信号が生じ、このパルス
が１゛の書込信号となる。As a result, as is clear from FIG. 2, the series input signal d
When a large pulse signal with a width of 54 m5 corresponding to 1" is included in the signal, in response, the AND gate 9 outputs 49 to 49.
A pulse signal of about 51.5111S is generated, and this pulse becomes a write signal of 1''.
この“１″書込信号Ｐはそのときデコーダ１１の出力Ａ
ｉ（ただしｉ−１〜ｎ）にて指定された１つのメモリセ
ルＭｔ（ただしｉ＝１〜ｎ）に対してのみ有効で、その
メモリセルＭｉに“１″データが書込まれる。This “1” write signal P is then the output A of the decoder 11.
It is valid only for one memory cell Mt (where i=1 to n) designated by i (however, i-1 to n), and "1" data is written to that memory cell Mi.
上記のように、入力端子２に印加されるパルス列信号に
対応してメモリセル群４に順番にデータが書込まれて行
く。ここで、メモリセルＭｎに対応する６発めのパルス
信号は必ず°゛１″の大きなパルス幅の信号とする。こ
の最後のｎ発めのパルスによってメモリセルＭｎに゛１
″データが書込まれると、その出力Ｑｎが１″となり、
これによって禁止ゲート５が禁止状態にされる。その結
果、入力端子２にその後印加される信号は全て禁９−
止ゲート５で阻止され、書込回路６側には伝わらない。As described above, data is sequentially written into the memory cell group 4 in response to the pulse train signal applied to the input terminal 2. Here, the sixth pulse signal corresponding to the memory cell Mn is always a signal with a large pulse width of ゛1''.The last n-th pulse signals the memory cell Mn
``When data is written, its output Qn becomes 1'',
As a result, the prohibition gate 5 is placed in the prohibition state. As a result, all signals subsequently applied to the input terminal 2 are blocked by the inhibit gate 5 and are not transmitted to the write circuit 6 side.
従って、メモリセル群４のデータが誤って書換えられる
ようなことがない。Therefore, the data in the memory cell group 4 will not be erroneously rewritten.
このようにメモリセル群４へのデータ書込みが終了する
と入力端子２は書込回路６に同等関与しなくなり、信号
処理回路１の入力端子としての本来の機能を果す。In this manner, when data writing to the memory cell group 4 is completed, the input terminal 2 no longer participates in the writing circuit 6 in the same manner, and performs its original function as an input terminal of the signal processing circuit 1.
なお、第３図はメモリセル群４の１つのセルＭｉの構成
を示しており、これは、ＦＡＭＯ８素子４１と書込用ト
ランジスタ４２と読出用トランジスタ４３によって構成
されている。Note that FIG. 3 shows the configuration of one cell Mi of the memory cell group 4, which is composed of an FAMO8 element 41, a write transistor 42, and a read transistor 43.
第４図はこの発明に係るプログラマブル集積回路の第２
の実施例を示すもので、第１図と同一または対応する部
分には同一符号を付している。FIG. 4 shows the second programmable integrated circuit according to the present invention.
1, in which the same or corresponding parts as in FIG. 1 are given the same reference numerals.
この第２実施例では書込回路６の構成が前記第１実施例
と異なる。また、この場合も前記実施例と同様にパルス
幅変調されたｎ発のパルス列信号でもってメモリセル群
４に書込むデータが直列に与えられる。In this second embodiment, the structure of the write circuit 6 is different from that of the first embodiment. Also in this case, data to be written to the memory cell group 4 is applied in series using n pulse train signals which are pulse width modulated, as in the previous embodiment.
ただし、パルス列の発生順番とメモリセル群４−１〇−
の各セルＭ１〜Ｍｎの番号の対応関係が第１実施例とは
逆になり、−発めのパルス信号がメモリセルＭｎに対応
し、最後の０発めのパルス信号がメモリセルＭ１に対応
する。However, the correspondence relationship between the generation order of the pulse train and the numbers of each cell M1 to Mn of the memory cell group 4-10- is reversed from the first embodiment, and the pulse signal starting from - corresponds to the memory cell Mn. , the last 0th pulse signal corresponds to memory cell M1.
またこの実施例では、最初のパルス信号は“１″に対応
する幅の大きい信号とする必要がある。上述のパルス列
信号は、初期状態にて禁止されていない禁止ゲート５を
経て書込回路６に入力される。Further, in this embodiment, the first pulse signal needs to be a signal with a large width corresponding to "1". The above-mentioned pulse train signal is input to the write circuit 6 via the inhibit gate 5 which is not inhibited in the initial state.
書込回路６は、ｎビットの直列入力並列出力型シフトレ
ジスタ６１と、上記パルス列信号をパルス幅弁別しなが
ら、その弁別信号をシフトレジスタ６１に順次直列入力
せしめるカウンタ６２と、カウンタ６２に基本クロック
ＣＬを与えるクロック発生部６３と、シフトレジスタ６
１で並列変換されたデータＤ１〜Ｄｎをメモリセル群４
に所定のタイミングで書込むメモリ制御部６４とを備え
ている。The write circuit 6 includes an n-bit serial input parallel output type shift register 61, a counter 62 that discriminates the pulse width of the pulse train signal and serially inputs the discrimination signal to the shift register 61, and a basic clock input to the counter 62. A clock generator 63 that provides CL and a shift register 6
The data D1 to Dn parallel-converted in step 1 are transferred to memory cell group 4.
and a memory control unit 64 that writes data at a predetermined timing.
上記書込回路６の各部の動作波形を第５図のタイミング
チャートに示している。The operating waveforms of each part of the write circuit 6 are shown in the timing chart of FIG.
シフトレジスタ６１は、図示しないリセット信号発生回
路からの信号Ｒ１により、電源ＶＣＣの投入時にリセッ
トされる。また、カウンタ６２は、図示しないリセット
信号発生回路からの信号Ｒ２により、電源Ｖｃｃの投入
時と、禁止ゲート５を経た入力信号ｄの立ち上がり時と
、シフトレジスタ６１の最終段出力Ｑｎの立ち下がり時
にそれぞれ応動してクリアされる。また後の説明から明
らかになるように、クロック発生部６３は、第４図中の
信号※１と※２を受けて、電ＦＨＡＶｃｃの投入時から
メモリセルフ！￥ ４へのデータ書込みが終了するまで
の間だけ動作し、カウンタ６２に充分高い周波数の基本
クロックＣＬを入力する。The shift register 61 is reset by a signal R1 from a reset signal generation circuit (not shown) when the power supply VCC is turned on. Further, the counter 62 is activated by a signal R2 from a reset signal generation circuit (not shown) when the power supply Vcc is turned on, when the input signal d that has passed through the inhibition gate 5 rises, and when the final stage output Qn of the shift register 61 falls. Each responds and is cleared. Also, as will become clear from the explanation that follows, the clock generator 63 receives the signals *1 and *2 in FIG. It operates only until data writing to \4 is completed, and inputs a basic clock CL of a sufficiently high frequency to the counter 62.
カウンタ６２は、信＠Ｒ２によってクリアされてから基
本クロックＣＬをカウントし、シフトレジスタ６１に対
してクリアされてから４１時間後にシフトパルスＣＰを
与える。これにより、後の説明から明らかになるように
、０発のパルス列信＠ｄが入力されると、シフトレジス
タ６１はその入力に応動して０回シフトされる。The counter 62 counts the basic clock CL after being cleared by the signal @R2, and provides a shift pulse CP to the shift register 61 41 hours after being cleared. As a result, as will become clear from the description below, when zero pulse train signals @d are input, the shift register 61 is shifted zero times in response to the input.
上述したシフトタイミングに関する時間６丁は、入力信
号ｄの１″に対応するパルス幅より小さく、かつ“ＯＩ
Ｉに対応するパルス幅より大きく設定されている。その
結果、入力信号ｄとしてパルス幅変調された上記パルス
列信号が与えられると、幅の広いパルス信号は°″Ｉ
ＩＩ倍信号してシフトレジスタ６１に直列入力され、幅
の狭いパルス信号は′０”としてシフトレジスタ６１に
直列入力される。The above-mentioned time period 6 regarding the shift timing is smaller than the pulse width corresponding to 1'' of the input signal d, and
It is set larger than the pulse width corresponding to I. As a result, when the pulse width modulated pulse train signal is given as the input signal d, the wide pulse signal is
The narrow pulse signal is serially inputted to the shift register 61 as an II times signal, and the narrow pulse signal is serially inputted to the shift register 61 as '0'.
先に説明したように、パルス列信号の最初のパルスは１
″の大きな幅のパルスであるから、ｎ発目のパルス信号
が入力された時点で、１段のシフトレジスタ６１の最終
段出力ＤＯに″゛１″１″信号ベル〉が現われる。上記
のようにシフトレジスタ６１の最終段に“′１”が読込
まれ、ＤｎがＬレベル、ＤｎがＨレベルになると、禁止
ゲート５が禁止状態にされ、以後の信号が書込回路６に
入力されるのが阻止されるとともにカウンタ６２がクリ
アされ、更に、メモリ制御部６４が起動されて以下に述
べるようにデータの書込動作が行なわれる。As explained earlier, the first pulse of the pulse train signal is 1
Since the pulse has a large width of "1", a "1"1" signal bell appears at the final stage output DO of the first stage shift register 61 at the time when the n-th pulse signal is input. As described above, when "'1" is read into the final stage of the shift register 61 and Dn becomes L level and Dn becomes H level, the inhibit gate 5 is disabled and the subsequent signals are input to the write circuit 6. The counter 62 is cleared, and the memory control unit 64 is activated to perform a data write operation as described below.
１３−
第５図に示すように、シフトレジスタ６１の最終段出力
ＤｎがＬレベル゛１″になると、カウンタ６２の１２．
５ｔ−１ｚの出力信号に同期してゲートＱ’ｎが動作し
、その出力が１−ルベル゛１″となる。このゲートＧｎ
の出力はメモリセル群４のメモリセルＭｎのデータ入力
端ｗｎに入力される。13- As shown in FIG. 5, when the final stage output Dn of the shift register 61 reaches the L level "1", the 12.
Gate Q'n operates in synchronization with the output signal of 5t-1z, and its output becomes 1-level "1".This gate Gn
The output of is input to the data input terminal wn of the memory cell Mn of the memory cell group 4.
また、ゲートＧｎの出力はインバータ６５で反転されて
各ゲート０１〜Ｑｎ−１に供給される。その結果、シフ
トレジスタ６１の並列出力Ｄ１〜Ｄｎ−，がゲートＧ１
〜Ｑｎ−１を経てメモリセル群４の各セルＭ１〜１ｙｌ
ｎ−１のデータ入力端ｗ１〜Ｗｎ−＋に入力される。つ
まり、シフトレジスタ６１のｎビットの並列出力信号Ｄ
１〜［）ｎがメモリセル群４のデータ入力端ｗ１〜ｗｎ
に供給される。Further, the output of the gate Gn is inverted by an inverter 65 and supplied to each gate 01 to Qn-1. As a result, the parallel outputs D1 to Dn- of the shift register 61 are connected to the gate G1.
~ Qn-1 to each cell M1 to 1yl of memory cell group 4
It is input to n-1 data input terminals w1 to Wn-+. In other words, the n-bit parallel output signal D of the shift register 61
1 to [)n are data input terminals w1 to wn of memory cell group 4
supplied to
上記と同時に、ゲートＱｎの出力がＨレベル１１１１１
になると制御電圧発生回路６６が動作し、メモリセル群
４の各セルＭ１〜Ｍｎに共通に印加されている制御電圧
Ｖｐを続出モードの低電圧（約Ｖ ｃｃ／ ２ ）から
書込モードの高電圧（約ｖｃｃ）１４−
に一定時間だけ保つ。At the same time as above, the output of gate Qn becomes H level 11111
When this happens, the control voltage generation circuit 66 operates, changing the control voltage Vp commonly applied to each cell M1 to Mn of the memory cell group 4 from a low voltage (approximately V cc/2) in the continuous mode to a high voltage in the write mode. The voltage (approximately VCC) is maintained at 14- for a certain period of time.
その結果、シフトレジスタ６１の並列出力Ｄ１〜Ｄｎが
メモリセル群４の各セルＭ１〜１ｙｌｎに書込まれ、出
力Ｑ１〜Ｑｎとして現われる。As a result, the parallel outputs D1-Dn of the shift register 61 are written to each cell M1-1yln of the memory cell group 4, and appear as outputs Q1-Qn.
このとき、シフトレジスタ６１の最終段出力Ｄｎは“１
″であるから、メモリセルＭｎの出力Ｑｎも１′″とな
り、これが禁止ゲート５に供給されてこれを禁止状態に
保つ。Ｑｎ−“１″を受けて禁止ゲート５が禁止される
と、その後電源のオン・オフによってシフトレジスタ６
１の出力面が反転しても、メモリセル群４のデータが維
持される限り禁止状態が継続する。この後は、入力端子
２は信号処理回路１０入力端子として本来の機能を果す
ことになる。At this time, the final stage output Dn of the shift register 61 is “1”.
'', the output Qn of the memory cell Mn also becomes 1'', which is supplied to the inhibition gate 5 to keep it in the inhibited state. When the inhibit gate 5 is inhibited by receiving Qn-“1”, the shift register 6 is disabled by turning the power on and off.
Even if the output surface of memory cell group 4 is reversed, the inhibited state continues as long as the data in memory cell group 4 is maintained. After this, the input terminal 2 will perform its original function as the input terminal of the signal processing circuit 10.
ここで第４図におけるメモリセル群４の１つのセルＭ＋
の構成について説明する。このメモリセルはＦＡＭＯ８
素子４１を用いたもので、これにＷ／Ｌの大きな書込用
トランジスタ４２とＷ／Ｌの小さな続出用トランジスタ
４３を組み合わせている。続出用トランジスタ４３のゲ
ートには常時電源電圧ＶＣＣが印加され、書込用トラン
ジスタ４２のゲートには上述の書込みデータ信号（ゲー
トＧｉの出力）が印加され、ＦΔＭＯ８素子４１のゲー
トに上記制御電圧Ｖｐが印加される。この場合、メモリ
セル群４に所定のデータを書込む初期設定時には電源電
圧Ｖｃｃを２０Ｖ程度とし、その後の電源電圧Ｖｃｃは
ＩＯＶ程葭とする。Here, one cell M+ of memory cell group 4 in FIG.
The configuration of is explained below. This memory cell is FAMO8
This element 41 is combined with a writing transistor 42 having a large W/L and a successive writing transistor 43 having a small W/L. The power supply voltage VCC is always applied to the gate of the successive transistor 43, the above write data signal (output of gate Gi) is applied to the gate of the write transistor 42, and the above control voltage Vp is applied to the gate of the FΔMO8 element 41. is applied. In this case, the power supply voltage Vcc is set to about 20V at the time of initial setting for writing predetermined data to the memory cell group 4, and the power supply voltage Vcc thereafter is set to about IOV.
第６図はこの発明に適用可能なメモリセルの他の構造を
示すもので、これはヒユーズ式のメモリセルで、ヒユー
ズ４５と書込用トランジスタ４６と読出用抵抗４７によ
って構成される。こ場合上述の制御電圧Ｖｐは不要で、
書込データ信号を書込用トランジスタ４３に印加すれば
良い。FIG. 6 shows another structure of a memory cell applicable to the present invention. This is a fuse type memory cell, which is composed of a fuse 45, a write transistor 46, and a read resistor 47. In this case, the above-mentioned control voltage Vp is unnecessary,
A write data signal may be applied to the write transistor 43.
以上詳細に説明したように、この発明に係るプログラマ
ブル集積回路にあっては、初期設定データを書込むのに
直列信号でもってこれを行なえるので、データ書込みに
必要な入力端子は１つでよく、しかも書込回路の入力側
に書込みが終了したときに禁止される禁止ゲートを設け
られていて、その禁止状態にては入力端子は他の主たる
信号処理回路の入力端子として使用される。つまり、初
期設定データの書込みのみに使用される入力端子は全く
必要なく、主たる信号処理回路の入力端子または出力端
子のうちの１つをデータ書込用の入力端子として流用す
ることとなる。このため集積回路チップ上におけるポン
ディングパッドの数は極めて少くてすみ、パッケージの
ビン数も少くなる。このことは集積回路を歩留よく安価
に量産する面で極めて有利である。As explained in detail above, in the programmable integrated circuit according to the present invention, since initial setting data can be written using a serial signal, only one input terminal is required for data writing. Moreover, an inhibit gate is provided on the input side of the write circuit, which is inhibited when writing is completed, and in the inhibited state, the input terminal is used as an input terminal of another main signal processing circuit. In other words, there is no need for an input terminal used only for writing initial setting data, and one of the input terminals or output terminals of the main signal processing circuit is used as an input terminal for data writing. Therefore, the number of bonding pads on the integrated circuit chip is extremely small, and the number of package bins is also reduced. This is extremely advantageous in mass producing integrated circuits at high yields and at low cost.
【図面の簡単な説明】
第１図はこの発明に係るプログラマブル集積回路の第１
実施例を示すブロック図、第２図は第１実施例の動作を
説明するためのタイミングチャート、第３図は第１図に
おける１つのメモリセルの構成を示す図、第４図はこの
発明に係るプログラマブル集積回路の第２実施例を示す
ブロック図、第５図は第２実施例の動作を説明するため
のタイミングチャート、第６図はメモリセルの他の構造
例を示す図である。
１・・・信号処理回路
１７−
２・・・入力回路
３・・・出力回路
４・・・メモリセル群
５・・・禁止ゲート
６・・・書込回路
特許出願人
日産自動車株式会社
１８−[BRIEF DESCRIPTION OF THE DRAWINGS] FIG. 1 shows a first diagram of a programmable integrated circuit according to the present invention.
FIG. 2 is a timing chart for explaining the operation of the first embodiment, FIG. 3 is a diagram showing the configuration of one memory cell in FIG. 1, and FIG. 4 is a diagram showing the structure of one memory cell in FIG. FIG. 5 is a block diagram showing a second embodiment of the programmable integrated circuit, FIG. 5 is a timing chart for explaining the operation of the second embodiment, and FIG. 6 is a diagram showing another example of the structure of a memory cell. 1... Signal processing circuit 17- 2... Input circuit 3... Output circuit 4... Memory cell group 5... Inhibition gate 6... Write circuit Patent applicant Nissan Motor Co., Ltd. 18-
Claims (1)
情報を含んだ直列入力信号が印加される入力端子と、こ
の入力端子に印加される信号を受【プる禁止ゲートと、
この禁止ゲートを介して入力される上記直列入力信号を
解読して上記メモリセル群の各セルにそれぞれ該当する
データを書込む書込回路と、上記メモリセル群のうちの
特定のセルの出力と上記禁止ゲートとを結び、このセル
に１１１１１信号が書込まれた状態で上記禁止ゲートを
禁止する信号経路と、上記メモリセル群に書込まれたデ
ータを受けて動作内容が特定され、上記入力端子からの
入力信号により作動する信号処理回路とを含んで集積形
成されてなるプログラマブル集積回路。(1) a group of memory cells, an input terminal to which a serial input signal containing address setting information and write data information is applied, and an inhibit gate that receives the signal applied to this input terminal;
a write circuit that decodes the serial input signal inputted through the inhibition gate and writes corresponding data to each cell of the memory cell group; and an output circuit of a specific cell of the memory cell group. A signal path connects the inhibit gate and inhibits the inhibit gate when the 11111 signal is written in this cell, and the operation content is specified in response to the data written to the memory cell group, and the input A programmable integrated circuit that is integrated and includes a signal processing circuit that is activated by an input signal from a terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57209983A JPS59100629A (en) | 1982-11-30 | 1982-11-30 | Programmable integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57209983A JPS59100629A (en) | 1982-11-30 | 1982-11-30 | Programmable integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59100629A true JPS59100629A (en) | 1984-06-09 |
| JPH041438B2 JPH041438B2 (en) | 1992-01-13 |
Family
ID=16581911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57209983A Granted JPS59100629A (en) | 1982-11-30 | 1982-11-30 | Programmable integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59100629A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04265187A (en) * | 1991-02-19 | 1992-09-21 | Shingo Kaneko | Waste disposal plant |
| JPH04306407A (en) * | 1991-04-03 | 1992-10-29 | Inshinaa Kogyo Kk | Automatic and continuous tire incinerator |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5414130A (en) * | 1977-07-01 | 1979-02-02 | Ncr Co | Memory having less connecting pins |
-
1982
- 1982-11-30 JP JP57209983A patent/JPS59100629A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5414130A (en) * | 1977-07-01 | 1979-02-02 | Ncr Co | Memory having less connecting pins |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04265187A (en) * | 1991-02-19 | 1992-09-21 | Shingo Kaneko | Waste disposal plant |
| JPH04306407A (en) * | 1991-04-03 | 1992-10-29 | Inshinaa Kogyo Kk | Automatic and continuous tire incinerator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH041438B2 (en) | 1992-01-13 |
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