JPH1166033A - Peアレイ装置および連想メモリブロック - Google Patents
Peアレイ装置および連想メモリブロックInfo
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- JPH1166033A JPH1166033A JP24195397A JP24195397A JPH1166033A JP H1166033 A JPH1166033 A JP H1166033A JP 24195397 A JP24195397 A JP 24195397A JP 24195397 A JP24195397 A JP 24195397A JP H1166033 A JPH1166033 A JP H1166033A
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Abstract
設けなくても、PEアレイ装置を構成する全てのPEの
データを高速に加算処理することができるPEアレイ装
置を提供することを目的とするものである。 【解決手段】 w個(wは任意の自然数)のPEと、シ
フト動作可能なヒットフラグレジスタと、パイプライン
レジスタまたはカウンタとして動作可能な機能共有型レ
ジスタと、制御回路とを有するn個(nは2以上の自然
数)の連想メモリブロックを設け、上記連想メモリブロ
ック間を結合するブロック間専用バスを設けたPEアレ
イ装置であり、上記制御回路は、上記連想メモリブロッ
ク間のデータ転送用のパイプラインレジスタとして、上
記機能共有型レジスタを動作させる手段と、ヒットフラ
グの数を数えるカウンタとして、上記機能共有型レジス
タを動作させる手段とのうちのいずれか一方の手段を選
択する回路である。
Description
等の様々な超並列型計算装置を構成するための超並列型
プロセッシングエレメントアレイ装置(PEアレイ装
置)に関する。
高付加価値化によって、高度な画像処理、音響処理、知
識処理の必要性が高まっている。ところで、上記のよう
な処理は、一般に膨大な処理性能が要求されるので、ノ
イマンアーキテクチャに基づいた既存のマイクロプロセ
ッサ、信号処理プロセッサを使用したのでは、実行困難
な場合が多い。
並列型PEアレイ装置が知られている。この超並列型P
Eアレイ装置は、種々の論理、算術演算処理を行うPE
(プロセッシングエレメント)を多数搭載し、単一命令
ストリーム・複数データストリーム方式(SIMD)に
よって、1つの制御回路から各PEに対して単一の命令
列を与え、これによって、各PEが上記演算処理を同時
に実行することができる機構を有する装置である。
献:Ogura,T.et al."A 20-kbit Associative Memory LS
I for Artificial Intelligence Machines", IEEE J.So
lid-State Circuits, Vol.24, No.4,pp.1014-1020 Aug.
1989)。この連想メモリは、上記のような超並列型PE
アレイ装置を極めて少ないハード量で実現できる集積回
路である。
る。この2次元PEアレイ装置は、上記連想メモリを構
成要素として、数十万個のPEを2次元的に搭載した装
置である(参考文献:Ikenaga,T.et al."CAM2 : A High
ly-parallel 2-D Cellular Automata Architecture for
Real-time and Palm-top Pixel-level Image Processi
ng", Euro-Par '96, Aug. 1996)。
図である。
ように、マスクレジスタ46、アドレスデコーダ45、
ヒットフラグレジスタ48、W個のPE47、制御回路
44によって構成されている。上記PEアレイ装置40
は、通常のメモリのように、アドレス入出力ポート41
に所定のアドレス(値)を与えることによって、W個の
PE47のうちの任意のPEに対して、データ入出力ポ
ート42を介してデータを読み書きできる機能を有する
ものである。
データ入出力ポート42から与えられる検索データとP
Eの内容とを並列に照合し、一致したPEに対してヒッ
トフラグを立てるマスク検索機能と、上記ヒットフラグ
が立っているPEに対して、データ入出力ポート42か
ら与えられるデータを並列に書き込む並列部分書き込み
機能とを有する。
のデータ転送、論理、算術演算処理を、ワード並列(wo
rd parallel )、ビット直列(bit serial)に実行する
ことができる。また、マスク検索(検索データとPEの
内容とを並列に照合した結果、一致したPEに対してヒ
ットフラグを立てる処理)を行った後、上記ヒットフラ
グレジスタをシフトさせ、並列部分書き込みを行うこと
によって、近傍PE間(ワード間)において、データ転
送を実行することができる。
おいて、上記各PEにおける並列処理機能、または近傍
PE間のデータ転送機能のみを使用した場合、PEアレ
イ装置40を構成する全てのPEのデータを足し合わせ
ることができず、すなわち、グローバルな処理を実現す
ることができない。たとえば、PEアレイ装置40に白
黒画像データが格納され、所定のPEの各データが1で
あるもの(黒画素)の合計数を、PEアレイ装置40に
格納されている全ての白黒画像データについて求めるこ
とができない。
を構成する全てのPEのデータを足し合わせるために
は、プロセッサまたは加算器等の追加回路を、PEアレ
イ装置40の外部に予め設け、1系統のデータ入出力ポ
ート42を介してPE毎にデータを外部に読み出し、上
記プロセッサまたは加算器等を使用して加算し、これら
の読出し、加算の操作を繰り返す必要がある。
追加回路を設けることによって、ハード量が増大すると
いう問題があり、しかも、システムが複雑化するという
問題があり、また、処理時間が長くなるという問題があ
る。
中には、全PEのデータを足し合わせる処理を必ず実行
するものが多く存在する。たとえば、モルフォロジーを
用いたパターンスペクトラム算出(参考文献:小畑、モ
ルフォロジー、7章、コロナ社)における面積計算等に
おいて、全PEのデータを足し合わせる処理を必ず実行
する。
理アプリケーションが増え、これらのアプリケーション
に適用するには、アルゴリズム全体の処理時間がビデオ
レート(33ミリ秒)内に収まる必要がある。このため
に、上記全PEのデータを足し合わせる処理を、極めて
短い時間で実現できることが望まれている。
画像処理システムへの要求が強く、これを実現するため
には、できるだけシステムの構成要素のハード量が少な
く、簡易な構成な装置が望まれている。
追加ハードを設けなくても、PEアレイ装置を構成する
全てのPEのデータを高速に加算処理することができる
PEアレイ装置を提供することを目的とするものであ
る。
意の自然数)のPEと、シフト動作可能なヒットフラグ
レジスタと、パイプラインレジスタまたはカウンタとし
て動作可能な機能共有型レジスタと、制御回路とを有す
るn個(nは2以上の自然数)の連想メモリブロックを
設け、上記連想メモリブロック間を結合するブロック間
専用バスを設けたPEアレイ装置であり、上記制御回路
は、上記連想メモリブロック間のデータ転送用のパイプ
ラインレジスタとして、上記機能共有型レジスタを動作
させる手段と、ヒットフラグの数を数えるカウンタとし
て、上記機能共有型レジスタを動作させる手段とのうち
のいずれか一方の手段を選択する回路であるPEアレイ
装置である。
実施例であるPEアレイ装置10の基本構成を示す図で
ある。
ように、n個(nは2以上の自然数)の連想メモリ(C
AM)ブロック20(1) 、20(2) 、……、20(n) を
有し、各連想メモリブロック20(1) 、20(2) 、…
…、20(n) 間は、ブロック間専用バス14によって結
合されている。
(2)に示すように、w個(wは任意の自然数)のPE
(ワード)24(1) 、24(2) 、……、24(n) で構成
され、このPEは、単一命令ストリーム・複数データス
トリーム方式(SIMD)のPEとして利用できるもの
である。なお、連想メモリブロック20(2) 、……、2
0(n) のそれぞれの構成は、連想メモリブロック20
(1) の上記構成と同様である。したがって、PEアレイ
装置10全体では、n×w個のPE(プロセッシングエ
レメント)を有する。
(2)に示すように、アドレスデコーダ22と、マスク
レジスタ23と、PE24(1) 、24(2) 、……、24
(n) と、ヒットフラグレジスタ25と、機能共有型レジ
スタ26と、制御部27と、制御線28と、パス切り替
え回路29とによって構成されている。
(2) 、……、20(n) の構成は、連想メモリブロック2
0(1) の構成と同様であるので、以下では、これらを代
表して連想メモリブロック20として説明する。また、
PE24(1) 、24(2) 、……、24(n) を代表してP
E24として説明する。
ポート11から与える検索データと、PE24(1) 、2
4(2) 、……、24(n) の内容とを並列に照合し、この
照合が一致したPEに対してヒットフラグを立てるマス
ク検索機能を有している。また、連想メモリブロック2
0は、ヒットフラグの立っているPEに対して、データ
入出力ポート11から与えるデータを並列に書き込む並
列部分書き込み機能をも有している。いずれの機能も、
処理するビットを、マスクレジスタ23によって限定す
ることができる。これらの機能を用いることによって、
加算を含む種々のデータ転送、論理、算術演算処理をワ
ード並列(word parallel )、ビット直列(bit seria
l)に実行することができる。
有型レジスタ26をカウンタとして動作させ、ヒットフ
ラグ制御線21を介して、ヒットフラグレジスタ25の
内容を順次シフトすることによって、ヒットフラグの数
をカウントする機能を有するものである。上記ヒットフ
ラグレジスタ25のカウント機能は、各連想メモリブロ
ック20で独立して動作させることができる。
り替え回路29によって、PE24からのパスを機能共
有型レジスタ26に切り替え、機能共有型レジスタ26
をパイプラインレジスタとして動作させる機能を有す
る。この機能を用いることによって、ブロック間専用バ
ス14を介して、隣接連想メモリブロック20間で、P
Eのデータを転送することができる。
りながら、レジスタ部を共有しているので、少ないハー
ド量によって、パイプラインレジスタとカウンタとを実
現することができる。機能共有型レジスタ26は、制御
線によってパイプラインレジスタとカウンタとが切り替
わり、F/Fを共有するものであり、ハード量を少なく
する場合、次のような機能記述によって実現している。
(0か1)が1の時だけ、カウントアップする)という
機能記述によって、実現している。
経由する制御信号によって、上記ヒットフラグレジスタ
25のカウント機能とブロック間データ転送機能との2
つの機能が制御される。
いので、単独では動作しない。なお、連想メモリブロッ
ク20内の制御回路27は単なる命令デコーダである。
図2に示す命令シーケンスを、PEアレイ装置10の命
令入力ポート13に与えるシーケンサ(図示せず)を、
外部に設ける必要がある。
(ワード)の加算処理手順について説明する。
メモリ20を構成する全てのPEの内容を加算する処理
手順を示すフローチャートである。
E(ワード)の加算処理は、ブロック内加算(S10)
とブロック間加算(S20)とに分けて行われる。
いて、検索マスクを設定する(S11)ことによって、
PEのビットの中で加算すべきデータが格納されている
ビット位置(1ビット)以外のビットをマスクする。そ
して、マスク検索を行い(S12)、各PEに格納され
ている加算すべきデータをヒットフラグレジスタ25に
転送する。
として動作させ、ヒットフラグレジスタ25をシフトす
ることによって、ヒットフラグの数をカウントする(S
13)。連想メモリブロック20に設けられているPE
の数Wと同じ数W回だけ、上記カウント処理を繰り返す
(S14)。また、各連想メモリブロック20におい
て、上記カウント処理を同時に実行する。最後に、機能
共有型レジスタ26に蓄えられた加算結果を所定のPE
24に書き込む(S15)。上記一連の処理によって、
各連想メモリブロック20毎にPEの加算結果を得るこ
とができる。
ブロック間転送を行い(S21)、ビットシリアル加算
を行い(S22)、ブロック間転送(S21)とビット
シリアル加算(S22)とを繰り返し、つまり、加算結
果が1つのPEに集約されるまで繰り返し(S23)、
上記連想メモリブロック毎の加算結果をツリー状に集約
しながら加算する。最後に、1つのPEに集約された加
算結果を、PEの読み出しによって、PEアレイ装置1
0の外部に取り出す(S24)。
細に説明する。
る場合におけるブロック間加算処理(S20)の例を示
す図である。
各連想メモリブロック20の所定のPE(ワード)に蓄
えられたブロック内加算結果A、B、C、Dのうち、加
算結果A、Cを、ブロック間転送によって、右側に隣接
する連想メモリブロック20が有するPEのうちで、加
算結果B、Dを格納しているPE(ワード)のそれぞれ
に転送する。
プラインレジスタとして用い、ブロック間専用バス14
を介して、加算結果A、Cを転送する。次に、マスク検
索、並列部分書き込みの繰り返しによって、A+B(=
E)、C+D(=F)の加算を、ビットシリアルに実行
する。なお、上記転送処理、加算処理を、同時に実行す
るようにしてもよい。
送を2度実行することによって、加算結果Fを格納して
いるPEに転送し、このようにマスク検索と並列部分書
き込みとを繰り返すことによって、加算結果E+F(=
G)をビットシリアルに計算する。この加算結果Gが、
1つの連想メモリ20を構成する全てのPEの加算結果
になる。
によってPEアレイ装置10の外部に、加算結果Gを取
り出す。連想メモリ20の数nが増えた場合も、上記と
同様な手順によって、ブロック間加算処理(S20)を
実行することができる。
いては、上記のような全PE(ワード)の加算処理を実
行する場合、PEアレイ装置40の外部にプロセッサ等
を設け、1系統しかないデータ入出力ポート42を介し
て、PE毎に読み出し、上記外部のプロセッサ等を用い
て加算を繰り返し実行する必要がある。したがって、全
PE数と同数の処理サイクルが必要であり、処理時間が
長くなり、また、加算を実行するための特別な回路を、
PEアレイ装置40の外部に設ける必要がある。
(ワード)数/nのサイクルで、ブロック内加算処理
(S10)を実行することができ、ブロック転送と加算
とを、log2n回、繰り返すサイクルによって、ブロック
間加算処理(S20)を実行することができる。したが
って、連想メモリ20の数nを増やした場合、従来例で
必要とする処理時間のほぼ1/nの処理時間で、加算処
理を終了することができる。
0の個数n=4である例において、ブロック間転送とビ
ットシリアル加算とを2回繰り返せば、ブロック毎の加
算結果の個数が4→2→1になる。これと同様に、n=
8である場合、ブロック間転送とビットシリアル加算と
を3回繰り返せば、ブロック毎の加算結果の個数が8→
4→2→1になり、n=16である場合、ブロック間転
送とビットシリアル加算とを4回繰り返すことによっ
て、ブロック毎の加算結果の個数が16→8→4→2→
1になる。つまり、ブロック間転送とビットシリアル加
算との繰り返し回数は、log2nで足りる。すなわち、ブ
ロック間加算処理は、nに対して、対数オーダの処理時
間で処理することができ、nを増やせば、ブロック間加
算処理時間は無視できる値になる。
装置10に外部装置を設けずに、PEアレイ装置10の
機能のみを用いて、連想メモリ20を構成する全PEの
データに対する加算処理を実行することができる。
20間をデータ転送するためのパイプラインレジスタ
(機能共有型レジスタ26)に、カウンタの機能を持た
せ、ヒットフラグレジスタ25のシフト出力を入力する
ことによって、ヒットフラグの数をカウントすることが
できる。これによって、各連想メモリブロック20毎
に、それを構成する全てのPEの加算結果を得ることが
できる。また、上記連想メモリブロック20毎の加算結
果は、ブロック間転送を用いてツリー状にデータを集約
しながら、加算処理を繰り返すことによって、最終的に
は、特定の連想メモリブロック20が有する1つのワー
ドに、全PEの加算データを集めることができる。この
加算データを読み出すことによって、外部に特別な追加
ハードを設けることなく、PEアレイ装置10を構成す
る全てのPEのデータの加算処理を、PEアレイ装置1
0内で実行することができる。
処理を、全ての連想メモリブロック20で並列に処理で
き、また連想メモリブロック20間の加算を、ツリー状
に集約しながら行うことによって、短時間で処理でき
る。したがって、従来のように、各PE(ワード)を1
つづつ読み出しながら加算処理する場合と比較すると、
全てのPEのデータの加算処理を短時間で実行すること
ができる。
に特別な追加ハードを設けなくても、PEアレイ装置を
構成する全てのPEのデータを加算することができ、し
かも、その加算処理が高速であるという効果を奏する。
基本構成を示す図である。
構成する全てのPEの内容を加算する処理手順を示すフ
ローチャートである。
るブロック間加算処理(S20)の例を示す図である。
Claims (4)
- 【請求項1】 w個(wは任意の自然数)のPEと、シ
フト動作可能なヒットフラグレジスタと、パイプライン
レジスタまたはカウンタとして動作可能な機能共有型レ
ジスタと、制御回路とを有するn個(nは2以上の自然
数)の連想メモリブロックと;上記連想メモリブロック
間を結合するブロック間専用バスと;を有し、上記制御
回路は、上記連想メモリブロック間のデータ転送用のパ
イプラインレジスタとして、上記機能共有型レジスタを
動作させる手段と、ヒットフラグの数を数えるカウンタ
として、上記機能共有型レジスタを動作させる手段との
うちのいずれか一方の手段を選択する回路であることを
特徴とするPEアレイ装置。 - 【請求項2】 w個(wは任意の自然数)のPEと;シ
フト動作可能なヒットフラグレジスタと;パイプライン
レジスタまたはカウンタとして動作可能な機能共有型レ
ジスタと;連想メモリブロック間のデータ転送用のパイ
プラインレジスタとして、上記機能共有型レジスタを動
作させる手段と、ヒットフラグの数を数えるカウンタと
して、上記機能共有型レジスタを動作させる手段とのう
ちのいずれか一方の手段を選択する制御回路と;を有す
ることを特徴とする連想メモリブロック。 - 【請求項3】 PEのビットの中で加算すべきデータが
格納されているビット位置以外のビットをマスクする検
索マスク設定段階と;各PEに格納されている加算すべ
きデータをヒットフラグレジスタに転送するマスク検索
段階と;機能共有型レジスタをカウンタとして動作さ
せ、上記ヒットフラグレジスタをシフトすることによっ
て、ヒットフラグの数をカウントするヒットフラグ数カ
ウント段階と;連想メモリブロックに設けられているP
Eの数と同じ数だけ、上記カウント段階を繰り返し、ま
た、各連想メモリブロックにおいて、上記カウント処理
を同時に実行するカウント繰り返し段階と;上記機能共
有型レジスタに蓄えられた加算結果を、所定のPEに書
き込む加算結果書き込み段階と;パイプラインレジスタ
として機能させた機能共有型レジスタを介してブロック
間のデータ転送を行うブロック間転送段階と、マスク検
索と並列部分書き込みとを繰り返すことによって実行す
るビットシリアル加算段階とを繰り返すことによって、
上記加算結果を1つの上記PEにツリー状に集約しなが
ら加算する集約加算段階と;上記1つのPEに集約され
た加算結果を、PEアレイ装置の外部に取り出す加算結
果取り出し段階と;を有することを特徴とするPEアレ
イ装置を用いた演算方法。 - 【請求項4】 w個(wは任意の自然数)のPEとシフ
ト動作可能なヒットフラグレジスタとパイプラインレジ
スタまたはカウンタとして動作可能な機能共有型レジス
タと制御回路とを有するn個(nは2以上の自然数)の
連想メモリブロックと、上記連想メモリブロック間を結
合するブロック間専用バスとを有し、上記制御回路は、
上記連想メモリブロック間のデータ転送用のパイプライ
ンレジスタとして、上記機能共有型レジスタを動作させ
る手段と、ヒットフラグの数を数えるカウンタとして、
上記機能共有型レジスタを動作させる手段とのうちのい
ずれか一方の手段を選択する回路であるPEアレイ装置
と;上記連想メモリブロック内の加算処理と上記連想メ
モリブロック間の加算処理とを制御するシークエンサ
と;を有し、上記PEアレイ装置と上記シークエンサと
が命令入力ポートで接続されていることを特徴とする超
並列型演算処理システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24195397A JP3627953B2 (ja) | 1997-08-22 | 1997-08-22 | Peアレイ装置および連想メモリブロック |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publication Number | Publication Date |
---|---|
JPH1166033A true JPH1166033A (ja) | 1999-03-09 |
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Family
ID=17082036
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007200090A (ja) * | 2006-01-27 | 2007-08-09 | Renesas Technology Corp | 半導体演算処理装置 |
JP2008524691A (ja) * | 2004-12-17 | 2008-07-10 | エヌエックスピー ビー ヴィ | 算術/論理演算ツリーの計算 |
US9129085B2 (en) | 2011-07-21 | 2015-09-08 | Renesas Electronics Corporation | Memory controller and SIMD processor |
-
1997
- 1997-08-22 JP JP24195397A patent/JP3627953B2/ja not_active Expired - Fee Related
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US8326909B2 (en) | 2004-12-17 | 2012-12-04 | Nxp B.V. | Arithmetic or logical operation tree computation |
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