JPH1166033A - Ｐｅアレイ装置および連想メモリブロック - Google Patents
Ｐｅアレイ装置および連想メモリブロックInfo
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- JPH1166033A JPH1166033A JP24195397A JP24195397A JPH1166033A JP H1166033 A JPH1166033 A JP H1166033A JP 24195397 A JP24195397 A JP 24195397A JP 24195397 A JP24195397 A JP 24195397A JP H1166033 A JPH1166033 A JP H1166033A
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Abstract
(57)【要約】
【課題】 ＰＥアレイ装置の外部に特別な追加ハードを
設けなくても、ＰＥアレイ装置を構成する全てのＰＥの
データを高速に加算処理することができるＰＥアレイ装
置を提供することを目的とするものである。 【解決手段】 ｗ個（ｗは任意の自然数）のＰＥと、シ
フト動作可能なヒットフラグレジスタと、パイプライン
レジスタまたはカウンタとして動作可能な機能共有型レ
ジスタと、制御回路とを有するｎ個（ｎは２以上の自然
数）の連想メモリブロックを設け、上記連想メモリブロ
ック間を結合するブロック間専用バスを設けたＰＥアレ
イ装置であり、上記制御回路は、上記連想メモリブロッ
ク間のデータ転送用のパイプラインレジスタとして、上
記機能共有型レジスタを動作させる手段と、ヒットフラ
グの数を数えるカウンタとして、上記機能共有型レジス
タを動作させる手段とのうちのいずれか一方の手段を選
択する回路である。
設けなくても、ＰＥアレイ装置を構成する全てのＰＥの
データを高速に加算処理することができるＰＥアレイ装
置を提供することを目的とするものである。 【解決手段】 ｗ個（ｗは任意の自然数）のＰＥと、シ
フト動作可能なヒットフラグレジスタと、パイプライン
レジスタまたはカウンタとして動作可能な機能共有型レ
ジスタと、制御回路とを有するｎ個（ｎは２以上の自然
数）の連想メモリブロックを設け、上記連想メモリブロ
ック間を結合するブロック間専用バスを設けたＰＥアレ
イ装置であり、上記制御回路は、上記連想メモリブロッ
ク間のデータ転送用のパイプラインレジスタとして、上
記機能共有型レジスタを動作させる手段と、ヒットフラ
グの数を数えるカウンタとして、上記機能共有型レジス
タを動作させる手段とのうちのいずれか一方の手段を選
択する回路である。
Description
【０００１】
【発明の属する技術分野】本発明は、画像処理システム
等の様々な超並列型計算装置を構成するための超並列型
プロセッシングエレメントアレイ装置（ＰＥアレイ装
置）に関する。
等の様々な超並列型計算装置を構成するための超並列型
プロセッシングエレメントアレイ装置（ＰＥアレイ装
置）に関する。
【０００２】
【従来の技術】ネットワークサービスのビジュアル化、
高付加価値化によって、高度な画像処理、音響処理、知
識処理の必要性が高まっている。ところで、上記のよう
な処理は、一般に膨大な処理性能が要求されるので、ノ
イマンアーキテクチャに基づいた既存のマイクロプロセ
ッサ、信号処理プロセッサを使用したのでは、実行困難
な場合が多い。
高付加価値化によって、高度な画像処理、音響処理、知
識処理の必要性が高まっている。ところで、上記のよう
な処理は、一般に膨大な処理性能が要求されるので、ノ
イマンアーキテクチャに基づいた既存のマイクロプロセ
ッサ、信号処理プロセッサを使用したのでは、実行困難
な場合が多い。
【０００３】上記のような処理の有効な装置として、超
並列型ＰＥアレイ装置が知られている。この超並列型Ｐ
Ｅアレイ装置は、種々の論理、算術演算処理を行うＰＥ
（プロセッシングエレメント）を多数搭載し、単一命令
ストリーム・複数データストリーム方式（ＳＩＭＤ）に
よって、１つの制御回路から各ＰＥに対して単一の命令
列を与え、これによって、各ＰＥが上記演算処理を同時
に実行することができる機構を有する装置である。
並列型ＰＥアレイ装置が知られている。この超並列型Ｐ
Ｅアレイ装置は、種々の論理、算術演算処理を行うＰＥ
（プロセッシングエレメント）を多数搭載し、単一命令
ストリーム・複数データストリーム方式（ＳＩＭＤ）に
よって、１つの制御回路から各ＰＥに対して単一の命令
列を与え、これによって、各ＰＥが上記演算処理を同時
に実行することができる機構を有する装置である。
【０００４】また、連想メモリが知られている（参考文
献：Ogura,T.et al."A 20-kbit Associative Memory LS
I for Artificial Intelligence Machines", IEEE J.So
lid-State Circuits, Vol.24, No.4,pp.1014-1020 Aug.
1989）。この連想メモリは、上記のような超並列型ＰＥ
アレイ装置を極めて少ないハード量で実現できる集積回
路である。
献：Ogura,T.et al."A 20-kbit Associative Memory LS
I for Artificial Intelligence Machines", IEEE J.So
lid-State Circuits, Vol.24, No.4,pp.1014-1020 Aug.
1989）。この連想メモリは、上記のような超並列型ＰＥ
アレイ装置を極めて少ないハード量で実現できる集積回
路である。
【０００５】また、２次元ＰＥアレイ装置が知られてい
る。この２次元ＰＥアレイ装置は、上記連想メモリを構
成要素として、数十万個のＰＥを２次元的に搭載した装
置である（参考文献：Ikenaga,T.et al."CAM2 : A High
ly-parallel 2-D Cellular Automata Architecture for
Real-time and Palm-top Pixel-level Image Processi
ng", Euro-Par '96, Aug. 1996）。
る。この２次元ＰＥアレイ装置は、上記連想メモリを構
成要素として、数十万個のＰＥを２次元的に搭載した装
置である（参考文献：Ikenaga,T.et al."CAM2 : A High
ly-parallel 2-D Cellular Automata Architecture for
Real-time and Palm-top Pixel-level Image Processi
ng", Euro-Par '96, Aug. 1996）。
【０００６】図４は、従来のＰＥアレイ装置４０を示す
図である。
図である。
【０００７】従来のＰＥアレイ装置４０は、図４に示す
ように、マスクレジスタ４６、アドレスデコーダ４５、
ヒットフラグレジスタ４８、Ｗ個のＰＥ４７、制御回路
４４によって構成されている。上記ＰＥアレイ装置４０
は、通常のメモリのように、アドレス入出力ポート４１
に所定のアドレス（値）を与えることによって、Ｗ個の
ＰＥ４７のうちの任意のＰＥに対して、データ入出力ポ
ート４２を介してデータを読み書きできる機能を有する
ものである。
ように、マスクレジスタ４６、アドレスデコーダ４５、
ヒットフラグレジスタ４８、Ｗ個のＰＥ４７、制御回路
４４によって構成されている。上記ＰＥアレイ装置４０
は、通常のメモリのように、アドレス入出力ポート４１
に所定のアドレス（値）を与えることによって、Ｗ個の
ＰＥ４７のうちの任意のＰＥに対して、データ入出力ポ
ート４２を介してデータを読み書きできる機能を有する
ものである。
【０００８】また、上記従来のＰＥアレイ装置４０は、
データ入出力ポート４２から与えられる検索データとＰ
Ｅの内容とを並列に照合し、一致したＰＥに対してヒッ
トフラグを立てるマスク検索機能と、上記ヒットフラグ
が立っているＰＥに対して、データ入出力ポート４２か
ら与えられるデータを並列に書き込む並列部分書き込み
機能とを有する。
データ入出力ポート４２から与えられる検索データとＰ
Ｅの内容とを並列に照合し、一致したＰＥに対してヒッ
トフラグを立てるマスク検索機能と、上記ヒットフラグ
が立っているＰＥに対して、データ入出力ポート４２か
ら与えられるデータを並列に書き込む並列部分書き込み
機能とを有する。
【０００９】これら両機能を用いることによって、種々
のデータ転送、論理、算術演算処理を、ワード並列（wo
rd parallel ）、ビット直列（bit serial）に実行する
ことができる。また、マスク検索（検索データとＰＥの
内容とを並列に照合した結果、一致したＰＥに対してヒ
ットフラグを立てる処理）を行った後、上記ヒットフラ
グレジスタをシフトさせ、並列部分書き込みを行うこと
によって、近傍ＰＥ間（ワード間）において、データ転
送を実行することができる。
のデータ転送、論理、算術演算処理を、ワード並列（wo
rd parallel ）、ビット直列（bit serial）に実行する
ことができる。また、マスク検索（検索データとＰＥの
内容とを並列に照合した結果、一致したＰＥに対してヒ
ットフラグを立てる処理）を行った後、上記ヒットフラ
グレジスタをシフトさせ、並列部分書き込みを行うこと
によって、近傍ＰＥ間（ワード間）において、データ転
送を実行することができる。
【００１０】
【発明が解決しようとする課題】しかし、上記従来例に
おいて、上記各ＰＥにおける並列処理機能、または近傍
ＰＥ間のデータ転送機能のみを使用した場合、ＰＥアレ
イ装置４０を構成する全てのＰＥのデータを足し合わせ
ることができず、すなわち、グローバルな処理を実現す
ることができない。たとえば、ＰＥアレイ装置４０に白
黒画像データが格納され、所定のＰＥの各データが１で
あるもの（黒画素）の合計数を、ＰＥアレイ装置４０に
格納されている全ての白黒画像データについて求めるこ
とができない。
おいて、上記各ＰＥにおける並列処理機能、または近傍
ＰＥ間のデータ転送機能のみを使用した場合、ＰＥアレ
イ装置４０を構成する全てのＰＥのデータを足し合わせ
ることができず、すなわち、グローバルな処理を実現す
ることができない。たとえば、ＰＥアレイ装置４０に白
黒画像データが格納され、所定のＰＥの各データが１で
あるもの（黒画素）の合計数を、ＰＥアレイ装置４０に
格納されている全ての白黒画像データについて求めるこ
とができない。
【００１１】上記従来例において、ＰＥアレイ装置４０
を構成する全てのＰＥのデータを足し合わせるために
は、プロセッサまたは加算器等の追加回路を、ＰＥアレ
イ装置４０の外部に予め設け、１系統のデータ入出力ポ
ート４２を介してＰＥ毎にデータを外部に読み出し、上
記プロセッサまたは加算器等を使用して加算し、これら
の読出し、加算の操作を繰り返す必要がある。
を構成する全てのＰＥのデータを足し合わせるために
は、プロセッサまたは加算器等の追加回路を、ＰＥアレ
イ装置４０の外部に予め設け、１系統のデータ入出力ポ
ート４２を介してＰＥ毎にデータを外部に読み出し、上
記プロセッサまたは加算器等を使用して加算し、これら
の読出し、加算の操作を繰り返す必要がある。
【００１２】したがって、上記従来例においては、上記
追加回路を設けることによって、ハード量が増大すると
いう問題があり、しかも、システムが複雑化するという
問題があり、また、処理時間が長くなるという問題があ
る。
追加回路を設けることによって、ハード量が増大すると
いう問題があり、しかも、システムが複雑化するという
問題があり、また、処理時間が長くなるという問題があ
る。
【００１３】画像処理等の様々な超並列アルゴリズムの
中には、全ＰＥのデータを足し合わせる処理を必ず実行
するものが多く存在する。たとえば、モルフォロジーを
用いたパターンスペクトラム算出（参考文献：小畑、モ
ルフォロジー、７章、コロナ社）における面積計算等に
おいて、全ＰＥのデータを足し合わせる処理を必ず実行
する。
中には、全ＰＥのデータを足し合わせる処理を必ず実行
するものが多く存在する。たとえば、モルフォロジーを
用いたパターンスペクトラム算出（参考文献：小畑、モ
ルフォロジー、７章、コロナ社）における面積計算等に
おいて、全ＰＥのデータを足し合わせる処理を必ず実行
する。
【００１４】また、近年、実時間処理を要求する画像処
理アプリケーションが増え、これらのアプリケーション
に適用するには、アルゴリズム全体の処理時間がビデオ
レート（３３ミリ秒）内に収まる必要がある。このため
に、上記全ＰＥのデータを足し合わせる処理を、極めて
短い時間で実現できることが望まれている。
理アプリケーションが増え、これらのアプリケーション
に適用するには、アルゴリズム全体の処理時間がビデオ
レート（３３ミリ秒）内に収まる必要がある。このため
に、上記全ＰＥのデータを足し合わせる処理を、極めて
短い時間で実現できることが望まれている。
【００１５】さらに、近年、コンパクトかつ低コストな
画像処理システムへの要求が強く、これを実現するため
には、できるだけシステムの構成要素のハード量が少な
く、簡易な構成な装置が望まれている。
画像処理システムへの要求が強く、これを実現するため
には、できるだけシステムの構成要素のハード量が少な
く、簡易な構成な装置が望まれている。
【００１６】本発明は、ＰＥアレイ装置の外部に特別な
追加ハードを設けなくても、ＰＥアレイ装置を構成する
全てのＰＥのデータを高速に加算処理することができる
ＰＥアレイ装置を提供することを目的とするものであ
る。
追加ハードを設けなくても、ＰＥアレイ装置を構成する
全てのＰＥのデータを高速に加算処理することができる
ＰＥアレイ装置を提供することを目的とするものであ
る。
【００１７】
【課題を解決するための手段】本発明は、ｗ個（ｗは任
意の自然数）のＰＥと、シフト動作可能なヒットフラグ
レジスタと、パイプラインレジスタまたはカウンタとし
て動作可能な機能共有型レジスタと、制御回路とを有す
るｎ個（ｎは２以上の自然数）の連想メモリブロックを
設け、上記連想メモリブロック間を結合するブロック間
専用バスを設けたＰＥアレイ装置であり、上記制御回路
は、上記連想メモリブロック間のデータ転送用のパイプ
ラインレジスタとして、上記機能共有型レジスタを動作
させる手段と、ヒットフラグの数を数えるカウンタとし
て、上記機能共有型レジスタを動作させる手段とのうち
のいずれか一方の手段を選択する回路であるＰＥアレイ
装置である。
意の自然数）のＰＥと、シフト動作可能なヒットフラグ
レジスタと、パイプラインレジスタまたはカウンタとし
て動作可能な機能共有型レジスタと、制御回路とを有す
るｎ個（ｎは２以上の自然数）の連想メモリブロックを
設け、上記連想メモリブロック間を結合するブロック間
専用バスを設けたＰＥアレイ装置であり、上記制御回路
は、上記連想メモリブロック間のデータ転送用のパイプ
ラインレジスタとして、上記機能共有型レジスタを動作
させる手段と、ヒットフラグの数を数えるカウンタとし
て、上記機能共有型レジスタを動作させる手段とのうち
のいずれか一方の手段を選択する回路であるＰＥアレイ
装置である。
【００１８】
【発明の実施の形態および実施例】図１は、本発明の一
実施例であるＰＥアレイ装置１０の基本構成を示す図で
ある。
実施例であるＰＥアレイ装置１０の基本構成を示す図で
ある。
【００１９】ＰＥアレイ装置１０は、図１（１）に示す
ように、ｎ個（ｎは２以上の自然数）の連想メモリ（Ｃ
ＡＭ）ブロック２０(1) 、２０(2) 、……、２０(n) を
有し、各連想メモリブロック２０(1) 、２０(2) 、…
…、２０(n) 間は、ブロック間専用バス１４によって結
合されている。
ように、ｎ個（ｎは２以上の自然数）の連想メモリ（Ｃ
ＡＭ）ブロック２０(1) 、２０(2) 、……、２０(n) を
有し、各連想メモリブロック２０(1) 、２０(2) 、…
…、２０(n) 間は、ブロック間専用バス１４によって結
合されている。
【００２０】連想メモリブロック２０(1) は、図１
（２）に示すように、ｗ個（ｗは任意の自然数）のＰＥ
（ワード）２４(1) 、２４(2) 、……、２４(n) で構成
され、このＰＥは、単一命令ストリーム・複数データス
トリーム方式（ＳＩＭＤ）のＰＥとして利用できるもの
である。なお、連想メモリブロック２０(2) 、……、２
０(n) のそれぞれの構成は、連想メモリブロック２０
(1) の上記構成と同様である。したがって、ＰＥアレイ
装置１０全体では、ｎ×ｗ個のＰＥ（プロセッシングエ
レメント）を有する。
（２）に示すように、ｗ個（ｗは任意の自然数）のＰＥ
（ワード）２４(1) 、２４(2) 、……、２４(n) で構成
され、このＰＥは、単一命令ストリーム・複数データス
トリーム方式（ＳＩＭＤ）のＰＥとして利用できるもの
である。なお、連想メモリブロック２０(2) 、……、２
０(n) のそれぞれの構成は、連想メモリブロック２０
(1) の上記構成と同様である。したがって、ＰＥアレイ
装置１０全体では、ｎ×ｗ個のＰＥ（プロセッシングエ
レメント）を有する。
【００２１】連想メモリブロック２０(1) は、図１
（２）に示すように、アドレスデコーダ２２と、マスク
レジスタ２３と、ＰＥ２４(1) 、２４(2) 、……、２４
(n) と、ヒットフラグレジスタ２５と、機能共有型レジ
スタ２６と、制御部２７と、制御線２８と、パス切り替
え回路２９とによって構成されている。
（２）に示すように、アドレスデコーダ２２と、マスク
レジスタ２３と、ＰＥ２４(1) 、２４(2) 、……、２４
(n) と、ヒットフラグレジスタ２５と、機能共有型レジ
スタ２６と、制御部２７と、制御線２８と、パス切り替
え回路２９とによって構成されている。
【００２２】上記のように、連想メモリブロック２０
(2) 、……、２０(n) の構成は、連想メモリブロック２
０(1) の構成と同様であるので、以下では、これらを代
表して連想メモリブロック２０として説明する。また、
ＰＥ２４(1) 、２４(2) 、……、２４(n) を代表してＰ
Ｅ２４として説明する。
(2) 、……、２０(n) の構成は、連想メモリブロック２
０(1) の構成と同様であるので、以下では、これらを代
表して連想メモリブロック２０として説明する。また、
ＰＥ２４(1) 、２４(2) 、……、２４(n) を代表してＰ
Ｅ２４として説明する。
【００２３】連想メモリブロック２０は、データ入出力
ポート１１から与える検索データと、ＰＥ２４(1) 、２
４(2) 、……、２４(n) の内容とを並列に照合し、この
照合が一致したＰＥに対してヒットフラグを立てるマス
ク検索機能を有している。また、連想メモリブロック２
０は、ヒットフラグの立っているＰＥに対して、データ
入出力ポート１１から与えるデータを並列に書き込む並
列部分書き込み機能をも有している。いずれの機能も、
処理するビットを、マスクレジスタ２３によって限定す
ることができる。これらの機能を用いることによって、
加算を含む種々のデータ転送、論理、算術演算処理をワ
ード並列（word parallel ）、ビット直列（bit seria
l）に実行することができる。
ポート１１から与える検索データと、ＰＥ２４(1) 、２
４(2) 、……、２４(n) の内容とを並列に照合し、この
照合が一致したＰＥに対してヒットフラグを立てるマス
ク検索機能を有している。また、連想メモリブロック２
０は、ヒットフラグの立っているＰＥに対して、データ
入出力ポート１１から与えるデータを並列に書き込む並
列部分書き込み機能をも有している。いずれの機能も、
処理するビットを、マスクレジスタ２３によって限定す
ることができる。これらの機能を用いることによって、
加算を含む種々のデータ転送、論理、算術演算処理をワ
ード並列（word parallel ）、ビット直列（bit seria
l）に実行することができる。
【００２４】また、連想メモリブロック２０は、機能共
有型レジスタ２６をカウンタとして動作させ、ヒットフ
ラグ制御線２１を介して、ヒットフラグレジスタ２５の
内容を順次シフトすることによって、ヒットフラグの数
をカウントする機能を有するものである。上記ヒットフ
ラグレジスタ２５のカウント機能は、各連想メモリブロ
ック２０で独立して動作させることができる。
有型レジスタ２６をカウンタとして動作させ、ヒットフ
ラグ制御線２１を介して、ヒットフラグレジスタ２５の
内容を順次シフトすることによって、ヒットフラグの数
をカウントする機能を有するものである。上記ヒットフ
ラグレジスタ２５のカウント機能は、各連想メモリブロ
ック２０で独立して動作させることができる。
【００２５】また、連想メモリブロック２０は、パス切
り替え回路２９によって、ＰＥ２４からのパスを機能共
有型レジスタ２６に切り替え、機能共有型レジスタ２６
をパイプラインレジスタとして動作させる機能を有す
る。この機能を用いることによって、ブロック間専用バ
ス１４を介して、隣接連想メモリブロック２０間で、Ｐ
Ｅのデータを転送することができる。
り替え回路２９によって、ＰＥ２４からのパスを機能共
有型レジスタ２６に切り替え、機能共有型レジスタ２６
をパイプラインレジスタとして動作させる機能を有す
る。この機能を用いることによって、ブロック間専用バ
ス１４を介して、隣接連想メモリブロック２０間で、Ｐ
Ｅのデータを転送することができる。
【００２６】機能共有型レジスタ２６は、カウンタであ
りながら、レジスタ部を共有しているので、少ないハー
ド量によって、パイプラインレジスタとカウンタとを実
現することができる。機能共有型レジスタ２６は、制御
線によってパイプラインレジスタとカウンタとが切り替
わり、Ｆ／Ｆを共有するものであり、ハード量を少なく
する場合、次のような機能記述によって実現している。
りながら、レジスタ部を共有しているので、少ないハー
ド量によって、パイプラインレジスタとカウンタとを実
現することができる。機能共有型レジスタ２６は、制御
線によってパイプラインレジスタとカウンタとが切り替
わり、Ｆ／Ｆを共有するものであり、ハード量を少なく
する場合、次のような機能記述によって実現している。
【００２７】つまり、 出力＝レジスタ； ｉｆ制御線＝０ レジスタ＜＝入力； ｅｌｓｅ ｉｆ制御線＝１ レジスタ＜＝レジスタ＋ヒットフラグのデータ； （つまり制御線が１で、かつ、ヒットフラグのデータ
（０か１）が１の時だけ、カウントアップする）という
機能記述によって、実現している。
（０か１）が１の時だけ、カウントアップする）という
機能記述によって、実現している。
【００２８】制御回路２７から出力され、制御線２８を
経由する制御信号によって、上記ヒットフラグレジスタ
２５のカウント機能とブロック間データ転送機能との２
つの機能が制御される。
経由する制御信号によって、上記ヒットフラグレジスタ
２５のカウント機能とブロック間データ転送機能との２
つの機能が制御される。
【００２９】ＰＥアレイ装置１０は、プロセッサではな
いので、単独では動作しない。なお、連想メモリブロッ
ク２０内の制御回路２７は単なる命令デコーダである。
図２に示す命令シーケンスを、ＰＥアレイ装置１０の命
令入力ポート１３に与えるシーケンサ（図示せず）を、
外部に設ける必要がある。
いので、単独では動作しない。なお、連想メモリブロッ
ク２０内の制御回路２７は単なる命令デコーダである。
図２に示す命令シーケンスを、ＰＥアレイ装置１０の命
令入力ポート１３に与えるシーケンサ（図示せず）を、
外部に設ける必要がある。
【００３０】次に、ＰＥアレイ装置１０における全ＰＥ
（ワード）の加算処理手順について説明する。
（ワード）の加算処理手順について説明する。
【００３１】図２は、上記実施例において、１つの連想
メモリ２０を構成する全てのＰＥの内容を加算する処理
手順を示すフローチャートである。
メモリ２０を構成する全てのＰＥの内容を加算する処理
手順を示すフローチャートである。
【００３２】１つの連想メモリ２０を構成する全てのＰ
Ｅ（ワード）の加算処理は、ブロック内加算（Ｓ１０）
とブロック間加算（Ｓ２０）とに分けて行われる。
Ｅ（ワード）の加算処理は、ブロック内加算（Ｓ１０）
とブロック間加算（Ｓ２０）とに分けて行われる。
【００３３】まず、ブロック内加算処理（Ｓ１０）にお
いて、検索マスクを設定する（Ｓ１１）ことによって、
ＰＥのビットの中で加算すべきデータが格納されている
ビット位置（１ビット）以外のビットをマスクする。そ
して、マスク検索を行い（Ｓ１２）、各ＰＥに格納され
ている加算すべきデータをヒットフラグレジスタ２５に
転送する。
いて、検索マスクを設定する（Ｓ１１）ことによって、
ＰＥのビットの中で加算すべきデータが格納されている
ビット位置（１ビット）以外のビットをマスクする。そ
して、マスク検索を行い（Ｓ１２）、各ＰＥに格納され
ている加算すべきデータをヒットフラグレジスタ２５に
転送する。
【００３４】次に、機能共有型レジスタ２６をカウンタ
として動作させ、ヒットフラグレジスタ２５をシフトす
ることによって、ヒットフラグの数をカウントする（Ｓ
１３）。連想メモリブロック２０に設けられているＰＥ
の数Ｗと同じ数Ｗ回だけ、上記カウント処理を繰り返す
（Ｓ１４）。また、各連想メモリブロック２０におい
て、上記カウント処理を同時に実行する。最後に、機能
共有型レジスタ２６に蓄えられた加算結果を所定のＰＥ
２４に書き込む（Ｓ１５）。上記一連の処理によって、
各連想メモリブロック２０毎にＰＥの加算結果を得るこ
とができる。
として動作させ、ヒットフラグレジスタ２５をシフトす
ることによって、ヒットフラグの数をカウントする（Ｓ
１３）。連想メモリブロック２０に設けられているＰＥ
の数Ｗと同じ数Ｗ回だけ、上記カウント処理を繰り返す
（Ｓ１４）。また、各連想メモリブロック２０におい
て、上記カウント処理を同時に実行する。最後に、機能
共有型レジスタ２６に蓄えられた加算結果を所定のＰＥ
２４に書き込む（Ｓ１５）。上記一連の処理によって、
各連想メモリブロック２０毎にＰＥの加算結果を得るこ
とができる。
【００３５】ブロック間加算処理（Ｓ２０）において、
ブロック間転送を行い（Ｓ２１）、ビットシリアル加算
を行い（Ｓ２２）、ブロック間転送（Ｓ２１）とビット
シリアル加算（Ｓ２２）とを繰り返し、つまり、加算結
果が１つのＰＥに集約されるまで繰り返し（Ｓ２３）、
上記連想メモリブロック毎の加算結果をツリー状に集約
しながら加算する。最後に、１つのＰＥに集約された加
算結果を、ＰＥの読み出しによって、ＰＥアレイ装置１
０の外部に取り出す（Ｓ２４）。
ブロック間転送を行い（Ｓ２１）、ビットシリアル加算
を行い（Ｓ２２）、ブロック間転送（Ｓ２１）とビット
シリアル加算（Ｓ２２）とを繰り返し、つまり、加算結
果が１つのＰＥに集約されるまで繰り返し（Ｓ２３）、
上記連想メモリブロック毎の加算結果をツリー状に集約
しながら加算する。最後に、１つのＰＥに集約された加
算結果を、ＰＥの読み出しによって、ＰＥアレイ装置１
０の外部に取り出す（Ｓ２４）。
【００３６】次に、ブロック間加算処理（Ｓ２０）を詳
細に説明する。
細に説明する。
【００３７】図３は、上記実施例において、ｎ＝４であ
る場合におけるブロック間加算処理（Ｓ２０）の例を示
す図である。
る場合におけるブロック間加算処理（Ｓ２０）の例を示
す図である。
【００３８】ブロック間加算処理（Ｓ２０）によって、
各連想メモリブロック２０の所定のＰＥ（ワード）に蓄
えられたブロック内加算結果Ａ、Ｂ、Ｃ、Ｄのうち、加
算結果Ａ、Ｃを、ブロック間転送によって、右側に隣接
する連想メモリブロック２０が有するＰＥのうちで、加
算結果Ｂ、Ｄを格納しているＰＥ（ワード）のそれぞれ
に転送する。
各連想メモリブロック２０の所定のＰＥ（ワード）に蓄
えられたブロック内加算結果Ａ、Ｂ、Ｃ、Ｄのうち、加
算結果Ａ、Ｃを、ブロック間転送によって、右側に隣接
する連想メモリブロック２０が有するＰＥのうちで、加
算結果Ｂ、Ｄを格納しているＰＥ（ワード）のそれぞれ
に転送する。
【００３９】この場合、機能共有型レジスタ２６をパイ
プラインレジスタとして用い、ブロック間専用バス１４
を介して、加算結果Ａ、Ｃを転送する。次に、マスク検
索、並列部分書き込みの繰り返しによって、Ａ＋Ｂ（＝
Ｅ）、Ｃ＋Ｄ（＝Ｆ）の加算を、ビットシリアルに実行
する。なお、上記転送処理、加算処理を、同時に実行す
るようにしてもよい。
プラインレジスタとして用い、ブロック間専用バス１４
を介して、加算結果Ａ、Ｃを転送する。次に、マスク検
索、並列部分書き込みの繰り返しによって、Ａ＋Ｂ（＝
Ｅ）、Ｃ＋Ｄ（＝Ｆ）の加算を、ビットシリアルに実行
する。なお、上記転送処理、加算処理を、同時に実行す
るようにしてもよい。
【００４０】上記と同様に、加算結果Ｅのブロック間転
送を２度実行することによって、加算結果Ｆを格納して
いるＰＥに転送し、このようにマスク検索と並列部分書
き込みとを繰り返すことによって、加算結果Ｅ＋Ｆ（＝
Ｇ）をビットシリアルに計算する。この加算結果Ｇが、
１つの連想メモリ２０を構成する全てのＰＥの加算結果
になる。
送を２度実行することによって、加算結果Ｆを格納して
いるＰＥに転送し、このようにマスク検索と並列部分書
き込みとを繰り返すことによって、加算結果Ｅ＋Ｆ（＝
Ｇ）をビットシリアルに計算する。この加算結果Ｇが、
１つの連想メモリ２０を構成する全てのＰＥの加算結果
になる。
【００４１】最後に、ＰＥ読出し（ワードの読み出し）
によってＰＥアレイ装置１０の外部に、加算結果Ｇを取
り出す。連想メモリ２０の数ｎが増えた場合も、上記と
同様な手順によって、ブロック間加算処理（Ｓ２０）を
実行することができる。
によってＰＥアレイ装置１０の外部に、加算結果Ｇを取
り出す。連想メモリ２０の数ｎが増えた場合も、上記と
同様な手順によって、ブロック間加算処理（Ｓ２０）を
実行することができる。
【００４２】ところで、従来のＰＥアレイ装置４０にお
いては、上記のような全ＰＥ（ワード）の加算処理を実
行する場合、ＰＥアレイ装置４０の外部にプロセッサ等
を設け、１系統しかないデータ入出力ポート４２を介し
て、ＰＥ毎に読み出し、上記外部のプロセッサ等を用い
て加算を繰り返し実行する必要がある。したがって、全
ＰＥ数と同数の処理サイクルが必要であり、処理時間が
長くなり、また、加算を実行するための特別な回路を、
ＰＥアレイ装置４０の外部に設ける必要がある。
いては、上記のような全ＰＥ（ワード）の加算処理を実
行する場合、ＰＥアレイ装置４０の外部にプロセッサ等
を設け、１系統しかないデータ入出力ポート４２を介し
て、ＰＥ毎に読み出し、上記外部のプロセッサ等を用い
て加算を繰り返し実行する必要がある。したがって、全
ＰＥ数と同数の処理サイクルが必要であり、処理時間が
長くなり、また、加算を実行するための特別な回路を、
ＰＥアレイ装置４０の外部に設ける必要がある。
【００４３】ところが、上記実施例においては、全ＰＥ
（ワード）数／ｎのサイクルで、ブロック内加算処理
（Ｓ１０）を実行することができ、ブロック転送と加算
とを、log2ｎ回、繰り返すサイクルによって、ブロック
間加算処理（Ｓ２０）を実行することができる。したが
って、連想メモリ２０の数ｎを増やした場合、従来例で
必要とする処理時間のほぼ１／ｎの処理時間で、加算処
理を終了することができる。
（ワード）数／ｎのサイクルで、ブロック内加算処理
（Ｓ１０）を実行することができ、ブロック転送と加算
とを、log2ｎ回、繰り返すサイクルによって、ブロック
間加算処理（Ｓ２０）を実行することができる。したが
って、連想メモリ２０の数ｎを増やした場合、従来例で
必要とする処理時間のほぼ１／ｎの処理時間で、加算処
理を終了することができる。
【００４４】つまり、図３に示す連想メモリブロック２
０の個数ｎ＝４である例において、ブロック間転送とビ
ットシリアル加算とを２回繰り返せば、ブロック毎の加
算結果の個数が４→２→１になる。これと同様に、ｎ＝
８である場合、ブロック間転送とビットシリアル加算と
を３回繰り返せば、ブロック毎の加算結果の個数が８→
４→２→１になり、ｎ＝１６である場合、ブロック間転
送とビットシリアル加算とを４回繰り返すことによっ
て、ブロック毎の加算結果の個数が１６→８→４→２→
１になる。つまり、ブロック間転送とビットシリアル加
算との繰り返し回数は、log2ｎで足りる。すなわち、ブ
ロック間加算処理は、ｎに対して、対数オーダの処理時
間で処理することができ、ｎを増やせば、ブロック間加
算処理時間は無視できる値になる。
０の個数ｎ＝４である例において、ブロック間転送とビ
ットシリアル加算とを２回繰り返せば、ブロック毎の加
算結果の個数が４→２→１になる。これと同様に、ｎ＝
８である場合、ブロック間転送とビットシリアル加算と
を３回繰り返せば、ブロック毎の加算結果の個数が８→
４→２→１になり、ｎ＝１６である場合、ブロック間転
送とビットシリアル加算とを４回繰り返すことによっ
て、ブロック毎の加算結果の個数が１６→８→４→２→
１になる。つまり、ブロック間転送とビットシリアル加
算との繰り返し回数は、log2ｎで足りる。すなわち、ブ
ロック間加算処理は、ｎに対して、対数オーダの処理時
間で処理することができ、ｎを増やせば、ブロック間加
算処理時間は無視できる値になる。
【００４５】また、上記実施例においては、ＰＥアレイ
装置１０に外部装置を設けずに、ＰＥアレイ装置１０の
機能のみを用いて、連想メモリ２０を構成する全ＰＥの
データに対する加算処理を実行することができる。
装置１０に外部装置を設けずに、ＰＥアレイ装置１０の
機能のみを用いて、連想メモリ２０を構成する全ＰＥの
データに対する加算処理を実行することができる。
【００４６】上記実施例において、連想メモリブロック
２０間をデータ転送するためのパイプラインレジスタ
（機能共有型レジスタ２６）に、カウンタの機能を持た
せ、ヒットフラグレジスタ２５のシフト出力を入力する
ことによって、ヒットフラグの数をカウントすることが
できる。これによって、各連想メモリブロック２０毎
に、それを構成する全てのＰＥの加算結果を得ることが
できる。また、上記連想メモリブロック２０毎の加算結
果は、ブロック間転送を用いてツリー状にデータを集約
しながら、加算処理を繰り返すことによって、最終的に
は、特定の連想メモリブロック２０が有する１つのワー
ドに、全ＰＥの加算データを集めることができる。この
加算データを読み出すことによって、外部に特別な追加
ハードを設けることなく、ＰＥアレイ装置１０を構成す
る全てのＰＥのデータの加算処理を、ＰＥアレイ装置１
０内で実行することができる。
２０間をデータ転送するためのパイプラインレジスタ
（機能共有型レジスタ２６）に、カウンタの機能を持た
せ、ヒットフラグレジスタ２５のシフト出力を入力する
ことによって、ヒットフラグの数をカウントすることが
できる。これによって、各連想メモリブロック２０毎
に、それを構成する全てのＰＥの加算結果を得ることが
できる。また、上記連想メモリブロック２０毎の加算結
果は、ブロック間転送を用いてツリー状にデータを集約
しながら、加算処理を繰り返すことによって、最終的に
は、特定の連想メモリブロック２０が有する１つのワー
ドに、全ＰＥの加算データを集めることができる。この
加算データを読み出すことによって、外部に特別な追加
ハードを設けることなく、ＰＥアレイ装置１０を構成す
る全てのＰＥのデータの加算処理を、ＰＥアレイ装置１
０内で実行することができる。
【００４７】上記処理のうち、ヒットフラグのカウント
処理を、全ての連想メモリブロック２０で並列に処理で
き、また連想メモリブロック２０間の加算を、ツリー状
に集約しながら行うことによって、短時間で処理でき
る。したがって、従来のように、各ＰＥ（ワード）を１
つづつ読み出しながら加算処理する場合と比較すると、
全てのＰＥのデータの加算処理を短時間で実行すること
ができる。
処理を、全ての連想メモリブロック２０で並列に処理で
き、また連想メモリブロック２０間の加算を、ツリー状
に集約しながら行うことによって、短時間で処理でき
る。したがって、従来のように、各ＰＥ（ワード）を１
つづつ読み出しながら加算処理する場合と比較すると、
全てのＰＥのデータの加算処理を短時間で実行すること
ができる。
【００４８】
【発明の効果】本発明によれば、ＰＥアレイ装置の外部
に特別な追加ハードを設けなくても、ＰＥアレイ装置を
構成する全てのＰＥのデータを加算することができ、し
かも、その加算処理が高速であるという効果を奏する。
に特別な追加ハードを設けなくても、ＰＥアレイ装置を
構成する全てのＰＥのデータを加算することができ、し
かも、その加算処理が高速であるという効果を奏する。
【図１】本発明の一実施例であるＰＥアレイ装置１０の
基本構成を示す図である。
基本構成を示す図である。
【図２】上記実施例において、１つの連想メモリ２０を
構成する全てのＰＥの内容を加算する処理手順を示すフ
ローチャートである。
構成する全てのＰＥの内容を加算する処理手順を示すフ
ローチャートである。
【図３】上記実施例において、ｎ＝４である場合におけ
るブロック間加算処理（Ｓ２０）の例を示す図である。
るブロック間加算処理（Ｓ２０）の例を示す図である。
【図４】従来のＰＥアレイ装置４０を示す図である。
１０…ＰＥアレイ装置、 １４…ブロック間専用バス、 ２０…連想メモリブロック、 ２２…アドレスデコーダ、 ２３…マスクレジスタ、 ２４…ＰＥ（ワード）、 ２５…ヒットフラグレジスタ、 ２６…機能共有型レジスタ、 ２７…制御部、 ２９…パス切り替え回路。
Claims (4)
- 【請求項１】 ｗ個（ｗは任意の自然数）のＰＥと、シ
フト動作可能なヒットフラグレジスタと、パイプライン
レジスタまたはカウンタとして動作可能な機能共有型レ
ジスタと、制御回路とを有するｎ個（ｎは２以上の自然
数）の連想メモリブロックと；上記連想メモリブロック
間を結合するブロック間専用バスと；を有し、上記制御
回路は、上記連想メモリブロック間のデータ転送用のパ
イプラインレジスタとして、上記機能共有型レジスタを
動作させる手段と、ヒットフラグの数を数えるカウンタ
として、上記機能共有型レジスタを動作させる手段との
うちのいずれか一方の手段を選択する回路であることを
特徴とするＰＥアレイ装置。 - 【請求項２】 ｗ個（ｗは任意の自然数）のＰＥと；シ
フト動作可能なヒットフラグレジスタと；パイプライン
レジスタまたはカウンタとして動作可能な機能共有型レ
ジスタと；連想メモリブロック間のデータ転送用のパイ
プラインレジスタとして、上記機能共有型レジスタを動
作させる手段と、ヒットフラグの数を数えるカウンタと
して、上記機能共有型レジスタを動作させる手段とのう
ちのいずれか一方の手段を選択する制御回路と；を有す
ることを特徴とする連想メモリブロック。 - 【請求項３】 ＰＥのビットの中で加算すべきデータが
格納されているビット位置以外のビットをマスクする検
索マスク設定段階と；各ＰＥに格納されている加算すべ
きデータをヒットフラグレジスタに転送するマスク検索
段階と；機能共有型レジスタをカウンタとして動作さ
せ、上記ヒットフラグレジスタをシフトすることによっ
て、ヒットフラグの数をカウントするヒットフラグ数カ
ウント段階と；連想メモリブロックに設けられているＰ
Ｅの数と同じ数だけ、上記カウント段階を繰り返し、ま
た、各連想メモリブロックにおいて、上記カウント処理
を同時に実行するカウント繰り返し段階と；上記機能共
有型レジスタに蓄えられた加算結果を、所定のＰＥに書
き込む加算結果書き込み段階と；パイプラインレジスタ
として機能させた機能共有型レジスタを介してブロック
間のデータ転送を行うブロック間転送段階と、マスク検
索と並列部分書き込みとを繰り返すことによって実行す
るビットシリアル加算段階とを繰り返すことによって、
上記加算結果を１つの上記ＰＥにツリー状に集約しなが
ら加算する集約加算段階と；上記１つのＰＥに集約され
た加算結果を、ＰＥアレイ装置の外部に取り出す加算結
果取り出し段階と；を有することを特徴とするＰＥアレ
イ装置を用いた演算方法。 - 【請求項４】 ｗ個（ｗは任意の自然数）のＰＥとシフ
ト動作可能なヒットフラグレジスタとパイプラインレジ
スタまたはカウンタとして動作可能な機能共有型レジス
タと制御回路とを有するｎ個（ｎは２以上の自然数）の
連想メモリブロックと、上記連想メモリブロック間を結
合するブロック間専用バスとを有し、上記制御回路は、
上記連想メモリブロック間のデータ転送用のパイプライ
ンレジスタとして、上記機能共有型レジスタを動作させ
る手段と、ヒットフラグの数を数えるカウンタとして、
上記機能共有型レジスタを動作させる手段とのうちのい
ずれか一方の手段を選択する回路であるＰＥアレイ装置
と；上記連想メモリブロック内の加算処理と上記連想メ
モリブロック間の加算処理とを制御するシークエンサ
と；を有し、上記ＰＥアレイ装置と上記シークエンサと
が命令入力ポートで接続されていることを特徴とする超
並列型演算処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24195397A JP3627953B2 (ja) | 1997-08-22 | 1997-08-22 | Ｐｅアレイ装置および連想メモリブロック |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24195397A JP3627953B2 (ja) | 1997-08-22 | 1997-08-22 | Ｐｅアレイ装置および連想メモリブロック |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1166033A true JPH1166033A (ja) | 1999-03-09 |
| JP3627953B2 JP3627953B2 (ja) | 2005-03-09 |
Family
ID=17082036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24195397A Expired - Fee Related JP3627953B2 (ja) | 1997-08-22 | 1997-08-22 | Ｐｅアレイ装置および連想メモリブロック |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3627953B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007200090A (ja) * | 2006-01-27 | 2007-08-09 | Renesas Technology Corp | 半導体演算処理装置 |
| JP2008524691A (ja) * | 2004-12-17 | 2008-07-10 | エヌエックスピー ビー ヴィ | 算術／論理演算ツリーの計算 |
| US9129085B2 (en) | 2011-07-21 | 2015-09-08 | Renesas Electronics Corporation | Memory controller and SIMD processor |
-
1997
- 1997-08-22 JP JP24195397A patent/JP3627953B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008524691A (ja) * | 2004-12-17 | 2008-07-10 | エヌエックスピー ビー ヴィ | 算術／論理演算ツリーの計算 |
| US8326909B2 (en) | 2004-12-17 | 2012-12-04 | Nxp B.V. | Arithmetic or logical operation tree computation |
| JP2007200090A (ja) * | 2006-01-27 | 2007-08-09 | Renesas Technology Corp | 半導体演算処理装置 |
| US9129085B2 (en) | 2011-07-21 | 2015-09-08 | Renesas Electronics Corporation | Memory controller and SIMD processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3627953B2 (ja) | 2005-03-09 |
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