JPH1166020A - Abnormality detection circuit for microcomputer - Google Patents
Abnormality detection circuit for microcomputerInfo
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- JPH1166020A JPH1166020A JP9224899A JP22489997A JPH1166020A JP H1166020 A JPH1166020 A JP H1166020A JP 9224899 A JP9224899 A JP 9224899A JP 22489997 A JP22489997 A JP 22489997A JP H1166020 A JPH1166020 A JP H1166020A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、マイクロコンピ
ュータシステムを構成するマイクロコンピュータ（以
下、「ＭＣ」と記す）の異常を検出する回路に関し、特
に複数のＭＣの異常を少ないハードウェア構成で信頼性
を損なうことなく効果的に検出することのできるＭＣの
異常検出回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for detecting an abnormality of a microcomputer (hereinafter, referred to as "MC") constituting a microcomputer system, and more particularly, to a circuit having a hardware configuration capable of reducing abnormality of a plurality of MCs with a small hardware configuration. The present invention relates to an MC abnormality detection circuit capable of effectively detecting the abnormality without impairing the MC.
【０００２】[0002]
【従来の技術】図１３はたとえばＣＱ出版発行の「トラ
ンジスタ技術」（１９９０年５月号、第４１１〜４１３
頁）に記載された従来のＭＣの異常検出回路を示すブロ
ック構成図であり、参照し易い程度に、実質的でない若
干の変形を加えている。FIG. 13 shows, for example, "Transistor Technology" published by CQ Publishing (May 1990, 411-413).
FIG. 2 is a block diagram showing a conventional MC abnormality detection circuit described in (a) of FIG.
【０００３】図１３において、ＭＣ１は、アドレス出力
端子と、書込信号ＷＲ用の出力端子と、クロック信号Ｋ
用の入力端子ＣＬＫと、ノンマスカブル（マスクできな
い最優先の）割り込み入力端子ＮＭＩとを有する。アド
レスデコード回路２は、ＭＣ１のアドレス出力端子に接
続され、ＭＣ１が所定のアドレスを選択したときに、ア
ドレス信号に応答して「Ｌ（ロー）」レベルの信号ＡＤ
を出力する。In FIG. 13, MC1 has an address output terminal, an output terminal for a write signal WR, and a clock signal K.
Input terminal CLK and a non-maskable (highest priority, non-maskable) interrupt input terminal NMI. The address decode circuit 2 is connected to an address output terminal of the MC 1 and, when the MC 1 selects a predetermined address, responds to an address signal with an “L (low)” level signal AD.
Is output.
【０００４】論理積回路３は、Ｌレベルで動作する入力
端子を有し、論理積回路３の各入力端子には、ＭＣ１の
書込出力端子と、アドレスデコード回路２の出力端子と
が接続されている。これにより、論理積回路３は、ＭＣ
１のアドレス空間に書き込みを行うときに出力される書
込信号ＷＲと、アドレスデコード回路２の出力信号ＡＤ
との論理積を求め、論理積信号Ｇを出力する。The AND circuit 3 has an input terminal that operates at the L level, and each input terminal of the AND circuit 3 is connected to a write output terminal of the MC 1 and an output terminal of the address decode circuit 2. ing. As a result, the AND circuit 3 outputs the MC
1 and a write signal WR output when writing to the address space 1 and an output signal AD of the address decode circuit 2.
And outputs a logical product signal G.
【０００５】外部タイマ４は、論理積回路３の出力端子
に接続され、論理積信号ＧがＬレベルから「Ｈ（ハ
イ）」レベルに変化するときに時間の計測を開始し、あ
らかじめ設定された所定時間を経過した時点でＨレベル
からＬレベルに変化するタイマ信号Ｔを出力する。The external timer 4 is connected to the output terminal of the AND circuit 3 and starts measuring time when the AND signal G changes from the L level to the "H (high)" level. A timer signal T that changes from the H level to the L level when a predetermined time has elapsed is output.
【０００６】論理積信号Ｇは、外部タイマ４の駆動信号
として機能し、タイマ信号Ｔは、ＭＣ１のノンマスカブ
ル割り込み入力端子ＮＭＩに入力されるとともに、ＭＣ
１の異常を示す異常検出信号として機能する。発振器５
は、ＭＣ１のクロック入力端子ＣＬＫに対してクロック
信号Ｋを供給する。The AND signal G functions as a drive signal for the external timer 4, and the timer signal T is input to the non-maskable interrupt input terminal NMI of MC1 and
It functions as an abnormality detection signal indicating the abnormality of No. 1. Oscillator 5
Supplies a clock signal K to a clock input terminal CLK of MC1.
【０００７】次に、図１４のタイミングチャートおよび
図１５のフローチャートを参照しながら、図１３に示し
た従来のＭＣの異常検出回路の動作について説明する。
図１４は論理積信号Ｇ（外部タイマ４の駆動信号）およ
びタイマ信号Ｔ（異常検出信号）の波形を示し、図１５
はＭＣ１を含むＭＣシステムの制御プログラムを示して
いる。Next, the operation of the conventional MC abnormality detecting circuit shown in FIG. 13 will be described with reference to the timing chart of FIG. 14 and the flowchart of FIG.
FIG. 14 shows waveforms of an AND signal G (a driving signal of the external timer 4) and a timer signal T (an abnormality detection signal).
Indicates a control program of the MC system including the MC1.
【０００８】図１５において、ステップ１２０からステ
ップ１１０への復帰処理は、バックグランドループを構
成している。また、ステップ１３０Ａ〜１３０Ｎは複数
の処理手段を構成している。In FIG. 15, the return processing from step 120 to step 110 forms a background loop. Steps 130A to 130N constitute a plurality of processing units.
【０００９】まず、ＭＣシステムのセットアップ処理を
行い（ステップ１０１）、論理積信号Ｇ（起動指令）に
より外部タイマ４を起動させる（ステップ１１０）。た
とえば、図１４に示すように、外部タイマ起動信号とし
て論理積信号Ｇを外部タイマ４に印加することにより、
タイマ信号ＴをＨレベルに立ち上げる。First, the MC system is set up (step 101), and the external timer 4 is started by the AND signal G (start command) (step 110). For example, as shown in FIG. 14, by applying an AND signal G to the external timer 4 as an external timer start signal,
The timer signal T rises to H level.
【００１０】続いて、割り込みなどの状態変化があるか
否かを監視し（ステップ１２０）、もし、状態変化があ
った（すなわち、ＹＥＳ）と判定されれば、その状態変
化に対応した処理Ａ〜Ｎ（ステップ１３０Ａ〜１３０
Ｎ）を実行する。そして、ステップ１３０Ａ〜１３０Ｎ
の終了後に、バックグランドループに戻り、再びステッ
プ１１０を実行して外部タイマ４を再起動させる。Subsequently, it is monitored whether or not there is a state change such as an interrupt (step 120). If it is determined that there is a state change (ie, YES), a process A corresponding to the state change is performed. To N (Steps 130A to 130
N). Then, steps 130A to 130N
After the end of the process, the process returns to the background loop, executes step 110 again, and restarts the external timer 4.
【００１１】このとき、目的の処理Ａ〜Ｎ（ステップ１
３０Ａ〜１３０Ｎ）の実行時間と、バックグランドルー
プの時間とを加算した時間を、外部タイマ４の設定時間
（所定時間）とすることにより、外部タイマ４は、タイ
ムアウトすることがなく、図１４のように連続してＨレ
ベルを出力し続ける。At this time, target processes A to N (step 1)
30A to 130N) and the time obtained by adding the time of the background loop to the set time (predetermined time) of the external timer 4, the external timer 4 does not time out, and The H level is continuously output as described above.
【００１２】いま、ここで、プログラムが暴走して、バ
ックグランドループを逸脱し、バックグランドループに
復帰しない状態になったと仮定する。このとき、図１４
内の破線のように、論理積信号Ｇが得られない状態とな
る。この場合、外部タイマ４は、再起動処理（ステップ
１２０）が実行されないのでタイムアウトし、タイマ信
号ＴをＬレベルにしてＭＣ１の異常検出状態を出力す
る。Here, it is assumed that the program has run away, has escaped from the background loop, and has not returned to the background loop. At this time, FIG.
As shown by the broken line in the figure, the AND signal G cannot be obtained. In this case, the external timer 4 times out because the restart process (step 120) is not executed, and sets the timer signal T to the L level to output the abnormality detection state of the MC1.
【００１３】外部タイマ４からのタイマ信号Ｔは、ＭＣ
１のノンマスカブル割り込み端子ＮＭＩに供給されると
ともに、ＭＣ１の異常を示す信号として外部保護回路
（図示せず）に供給する。これにより、プログラムをＭ
Ｃ１の異常時に実行すべきルーチンに復帰させるように
する。The timer signal T from the external timer 4 is MC
1 and is supplied to an external protection circuit (not shown) as a signal indicating abnormality of MC1. As a result, the program
The routine is returned to the routine to be executed when C1 is abnormal.
【００１４】[0014]
【発明が解決しようとする課題】従来のＭＣの異常検出
回路は以上のように、論理積信号Ｇにより駆動される外
部タイマ４のタイマ信号Ｔから異常検出しているので、
複数のＭＣを有するＭＣシステムにおいては、個々のＭ
Ｃに対応した数の異常検出回路が必要となり、ハードウ
ェア構成が増大するという問題点があった。As described above, the abnormality detection circuit of the conventional MC detects abnormality from the timer signal T of the external timer 4 driven by the AND signal G as described above.
In an MC system with multiple MCs, each M
There is a problem that a number of abnormality detection circuits corresponding to C are required, and the hardware configuration increases.
【００１５】この発明は上記のような問題点を解決する
ためになされたもので、複数のＭＣの異常を少ないハー
ドウェア構成で信頼性を損なうことなく効果的に検出す
ることのできるＭＣの異常検出回路を得ることを目的と
する。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and is provided with an abnormality of an MC which can effectively detect an abnormality of a plurality of MCs with a small hardware configuration without impairing reliability. An object is to obtain a detection circuit.
【００１６】[0016]
【課題を解決するための手段】この発明の請求項１に係
るＭＣの異常検出回路は、ＭＣシステムを構成する第１
および第２のＭＣを備え、第１および第２のＭＣは、各
他方の出力信号に基づいて各他方のＭＣの異常を検出す
る異常検出手段を含み、異常検出手段は、各他方のＭＣ
の出力信号の状態を監視するために第１の所定時間で動
作する監視タイマ手段と、割り込みなどの状態変化が発
生したときに実行する複数の処理手段と、状態変化が発
生しない場合に実行するバックグランドループとを有
し、各他方のＭＣからの出力信号の状態を監視して、第
１の所定時間以内に各他方のＭＣの状態変化が発生しな
い場合には、バックグランドループにより異常検出処理
を実行するものである。According to a first aspect of the present invention, there is provided an MC abnormality detection circuit comprising:
And the second MC, wherein the first and second MCs include abnormality detection means for detecting abnormality of each other MC based on the output signal of each other, and the abnormality detection means comprises:
A monitoring timer means that operates for a first predetermined time to monitor the state of the output signal, a plurality of processing means that executes when a state change such as an interrupt occurs, and a processing method that executes when a state change does not occur. A background loop, and monitors the state of the output signal from each other MC. If the state of each other MC does not change within a first predetermined time, an abnormality is detected by the background loop. The processing is executed.
【００１７】また、この発明の請求項２に係るＭＣの異
常検出回路は、請求項１において、第１のＭＣの出力信
号によりセットされ、且つ、第２のＭＣの出力信号によ
りリセットされるフリップフロップを備え、フリップフ
ロップの出力信号は、第１および第２のＭＣに入力さ
れ、異常検出手段は、フリップフロップの出力信号に基
づいて各他方のＭＣの異常を検出するものである。According to a second aspect of the present invention, there is provided an abnormality detection circuit for an MC according to the first aspect, wherein the flip-flop is set by an output signal of a first MC and reset by an output signal of a second MC. The output signal of the flip-flop is input to the first and second MCs, and the abnormality detecting means detects abnormality of each of the other MCs based on the output signal of the flip-flop.
【００１８】また、この発明の請求項３に係るＭＣの異
常検出回路は、請求項２において、異常検出手段は、第
１の所定時間以内にフリップフロップの状態変化が発生
した場合には、フリップフロップの出力状態を元に戻す
ための復帰信号を生成し、第１の所定時間以内にフリッ
プフロップの状態変化が発生しない場合には、バックグ
ランドループにより異常検出処理を実行するものであ
る。According to a third aspect of the present invention, there is provided the MC abnormality detecting circuit according to the second aspect, wherein the abnormality detecting means includes a flip-flop when a state change of the flip-flop occurs within a first predetermined time. A recovery signal for returning the output state of the flip-flop to the original state is generated, and if the state change of the flip-flop does not occur within the first predetermined time, the abnormality detection processing is executed by a background loop.
【００１９】また、この発明の請求項４に係るＭＣの異
常検出回路は、請求項１において、第１および第２のＭ
Ｃは、それぞれ、トグル出力端子および監視ビット入力
端子を備え、第１および第２のＭＣの各トグル出力端子
は、各他方のＭＣの各監視ビット入力端子に接続され、
異常検出手段は、各他方のＭＣのトグル出力端子からの
トグル信号の状態を監視するものである。An MC abnormality detection circuit according to a fourth aspect of the present invention is the same as the first aspect, wherein the first and second M
C includes a toggle output terminal and a monitor bit input terminal, respectively, and each toggle output terminal of the first and second MCs is connected to each monitor bit input terminal of each other MC;
The abnormality detecting means monitors the state of the toggle signal from the toggle output terminal of each other MC.
【００２０】また、この発明の請求項５に係るＭＣの異
常検出回路は、請求項４において、異常検出手段は、バ
ックグランドループにより、トグル信号を第１の所定時
間以上で状態変化させる処理を行い、タイマ割り込み処
理により第１の所定時間以内に各他方のＭＣから出力さ
れるトグル信号の状態変化を監視するものである。According to a fifth aspect of the present invention, there is provided the MC abnormality detection circuit according to the fourth aspect, wherein the abnormality detection means performs a process of changing a state of the toggle signal by a background loop for a first predetermined time or more. Then, a change in the state of the toggle signal output from each other MC is monitored within a first predetermined time by a timer interrupt process.
【００２１】また、この発明の請求項６に係るＭＣの異
常検出回路は、請求項１から請求項５までのいずれかに
おいて、異常検出手段は、第１および第２のＭＣのセッ
トアップ時間差を求める時間差演算手段と、セットアッ
プ時間差に基づいて異常検出の誤動作を防止する誤動作
防止手段とを含み、誤動作防止手段は、第１および第２
のＭＣのうちで速くセットアップされるＭＣの異常検出
動作を、セットアップ時間差分だけ待たせることによ
り、セットアップ時間差による異常検出の誤動作を防止
したものである。According to a sixth aspect of the present invention, there is provided an abnormality detection circuit for an MC according to any one of the first to fifth aspects, wherein the abnormality detection means determines a setup time difference between the first and second MCs. A time difference calculating means, and a malfunction preventing means for preventing a malfunction of the abnormality detection based on the setup time difference, wherein the malfunction preventing means comprises first and second
Among the MCs, the abnormality detection operation of the MC that is set up quickly is made to wait for the setup time difference, thereby preventing malfunction of the abnormality detection due to the setup time difference.
【００２２】また、この発明の請求項７に係るＭＣの異
常検出回路は、請求項１から請求項６までのいずれかに
おいて、異常検出手段は、各他方のＭＣのセットアップ
起動時間に対応した第２の所定時間で動作する起動監視
タイマを含み、第１および第２のＭＣのセットアップ処
理の完了後に、各他方のＭＣの出力信号の状態を監視
し、第２の所定時間以内に各他方のＭＣの出力信号の状
態変化が発生しない場合には、各他方のＭＣの起動失敗
を検出するものである。According to a seventh aspect of the present invention, in the abnormality detecting circuit for an MC according to any one of the first to sixth aspects, the abnormality detecting means is configured to correspond to a setup activation time corresponding to the setup activation time of each other MC. A start-up monitoring timer that operates for a predetermined period of time, and monitors the state of the output signal of each other MC after the completion of the setup process of the first and second MCs, and within a second predetermined period of time, If the state change of the output signal of the MC does not occur, the failure of the start of each other MC is detected.
【００２３】また、この発明の請求項８に係るＭＣの異
常検出回路は、請求項１から請求項７までのいずれかに
おいて、第１および第２のＭＣに個別にクロック信号を
入力する発振器を備え、異常検出手段は、タイマ割り込
みにより、クロック信号の周期に対応した第３の所定時
間以内に第１および第２のＭＣの状態変化が発生したか
否かを監視し、第３の所定時間以内に状態変化が発生し
たときに発振器の異常を検出するものである。An MC abnormality detecting circuit according to claim 8 of the present invention is the MC abnormality detecting circuit according to any one of claims 1 to 7, wherein the oscillator individually inputs a clock signal to the first and second MCs. The abnormality detecting means monitors whether or not the state change of the first and second MCs has occurred within a third predetermined time corresponding to the cycle of the clock signal by a timer interrupt, and monitors the third predetermined time. When a state change occurs within the range, an abnormality of the oscillator is detected.
【００２４】また、この発明の請求項９に係るＭＣの異
常検出回路は、請求項１から請求項８までのいずれかに
おいて、異常検出手段は、各他方のＭＣの異常を検出し
たときに異常検出信号を生成し、異常検出信号により、
異常検出された各他方のＭＣをリセットして、各他方の
ＭＣの処理状態を復帰させるものである。According to a ninth aspect of the present invention, there is provided an abnormality detecting circuit for an MC according to any one of the first to eighth aspects, wherein the abnormality detecting means detects an abnormality when an abnormality of the other MC is detected. Generate a detection signal, and
Each of the other MCs detected as abnormal is reset, and the processing state of each of the other MCs is restored.
【００２５】[0025]
実施の形態１．以下、この発明の実施の形態１を図につ
いて説明する。図１はこの発明の実施の形態１を示すブ
ロック構成図であり、図１において、１〜３、５、Ｗ
Ｒ、ＧおよびＫは前述と同様のものである。Embodiment 1 FIG. Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a first embodiment of the present invention. In FIG.
R, G and K are the same as described above.
【００２６】ここでは、複数のＭＣ１ａおよび１ｂに対
応させて、各符号１〜３および５の後にサフィックス
ａ、ｂを付しており、サフィックスａは第１のＭＣ１ａ
に対応し、サフィックスｂは第２のＭＣ１ｂに対応した
構成要素を示している。Here, suffixes a and b are given after the respective codes 1-3 and 5 in correspondence with the plurality of MCs 1a and 1b, and the suffix a is the first MC 1a.
, And the suffix b indicates a component corresponding to the second MC 1b.
【００２７】この場合、ＭＣ１ａおよび１ｂは、それぞ
れ、前述の入出力端子の他に、監視ビット入力端子およ
びＭＣ異常出力端子を備えている。各ＭＣ１ａおよび１
ｂの監視ビット入力端子には、ＲＳフリップフロップ回
路（以下、「ＦＦ」と記す）６の出力信号Ｐが供給され
る。In this case, each of the MCs 1a and 1b has a monitoring bit input terminal and an MC abnormal output terminal in addition to the above-mentioned input / output terminals. Each MC1a and 1
The output signal P of the RS flip-flop circuit (hereinafter, referred to as “FF”) 6 is supplied to the monitor bit input terminal b.
【００２８】また、各ＭＣ１ａ、１ｂのＭＣ異常出力端
子から出力される各他方のＭＣ１ｂ、１ａに関する異常
検出信号Ｅｂ、Ｅａは、各他方のＭＣ１ｂ、１ａのノン
マスカブル割り込み端子ＮＭＩに供給されるとともに、
外部保護回路（図示せず）に送出される。The abnormality detection signals Eb and Ea for the other MCs 1b and 1a output from the MC abnormality output terminals of the MCs 1a and 1b are supplied to the non-maskable interrupt terminals NMI of the other MCs 1b and 1a, respectively.
It is sent to an external protection circuit (not shown).
【００２９】ＦＦ６は、セット入力端子Ｓ、リセット入
力端子Ｒおよび出力端子Ｑを有し、セット入力端子Ｓに
は、ＭＣ１ａ側の論理積信号Ｇａが供給され、リセット
入力端子Ｒには、ＭＣ１ｂ側の論理積信号Ｇｂが供給さ
れ、出力端子Ｑは各ＭＣ１ａおよび１ｂの監視ビット入
力端子に接続されている。The FF 6 has a set input terminal S, a reset input terminal R, and an output terminal Q. The set input terminal S is supplied with the AND signal Ga of the MC1a side, and the reset input terminal R is connected to the MC1b side. And the output terminal Q is connected to the monitoring bit input terminal of each of the MCs 1a and 1b.
【００３０】ＦＦ６は、セット入力端子ＳにＨレベルの
信号Ｇａが入力されると、出力端子ＱからＨレベルの信
号Ｐを出力し、リセット入力端子ＲにＨレベルの信号Ｇ
ｂが入力されると、出力端子ＱからＬレベルの信号Ｐを
出力する。When the H level signal Ga is input to the set input terminal S, the FF 6 outputs an H level signal P from the output terminal Q, and outputs the H level signal G to the reset input terminal R.
When b is input, an L-level signal P is output from the output terminal Q.
【００３１】次に、図２のタイミングチャートおよび図
３のフローチャートを参照しながら、図１に示したこの
発明の実施の形態１の動作について説明する。図２は論
理積信号Ｇａ、Ｇｂ、ＦＦ６の出力信号Ｐ、異常検出信
号Ｅａ、Ｅｂの各波形とともに、ＭＣ１ａおよび１ｂの
各バックグランド処理タイミングＡ１〜Ａ４、Ｂ１およ
びＢ２を示している。Next, the operation of the first embodiment of the present invention shown in FIG. 1 will be described with reference to the timing chart of FIG. 2 and the flowchart of FIG. FIG. 2 shows the output signals P of the AND signals Ga, Gb and FF6, and the waveforms of the abnormality detection signals Ea and Eb, as well as the background processing timings A1 to A4, B1 and B2 of the MCs 1a and 1b.
【００３２】図３はこの発明の実施の形態１による制御
プログラムを示し、１０１、１１０、１２０および１３
０Ａ〜１３０Ｎは、前述（図１３参照）と同様のステッ
プである。この場合、ステップ１２０からステップ１４
５への復帰処理は、バックグランドループを構成してお
り、ステップ１３０Ａ〜１３０Ｎは、前述の処理手段を
構成している。FIG. 3 shows a control program according to the first embodiment of the present invention.
Steps 0A to 130N are the same as those described above (see FIG. 13). In this case, steps 120 to 14
The process of returning to 5 constitutes a background loop, and steps 130A to 130N constitute the above-described processing means.
【００３３】なお、ここでは、便宜的に、図３を一方の
ＭＣ１ａの制御プログラムとして説明するが、他方のＭ
Ｃ１ｂにおいても、図３と同様の制御プログラムが並列
に実行されることは言うまでもない。Here, for convenience, FIG. 3 is described as a control program for one MC 1a, but the other M
It goes without saying that a control program similar to that of FIG. 3 is also executed in parallel at C1b.
【００３４】まず、システムのセットアップ処理（ステ
ップ１０１）を実行した後、実行中のプログラムが第１
のＭＣ１ａであるか否かを判定し（ステップ１４１）、
もし、ＭＣ１ａである（すなわち、ＹＥＳ）と判定され
ればチェックビットをＬレベルにセットし（ステップ１
４２）、第２のＭＣ１ｂである（すなわち、ＮＯ）と判
定されればチェックビットをＨレベルにセットする（ス
テップ１４３）。First, after executing the system setup process (step 101), the program being executed
Is determined (step 141).
If it is determined that it is MC1a (that is, YES), the check bit is set to L level (step 1).
42), if it is determined to be the second MC 1b (that is, NO), the check bit is set to H level (step 143).
【００３５】続いて、ＭＣ１ａの内部にある監視タイマ
をスタートさせて時間を計測し（ステップ１４４）、Ｍ
Ｃ１ａのバックグランドループに進み、ＦＦ６の出力信
号Ｐ（監視ビット）とチェックビット（Ｌレベル）とを
比較して、「監視ビット＝チェックビット」であるか否
かを判定する（ステップ１４５）。Subsequently, a monitoring timer inside the MC 1a is started to measure time (step 144), and M
The process proceeds to the background loop of C1a, and compares the output signal P (monitoring bit) of the FF 6 with the check bit (L level) to determine whether or not “monitoring bit = check bit” (step 145).
【００３６】もし、監視ビットがＬレベル（監視ビット
＝チェックビット）である（すなわち、ＹＥＳ）と判定
されれば、ＦＦ６をセットして出力信号ＰをＨレベルと
し（ステップ１１０）、監視タイマを再スタートさせる
（ステップ１４６）。If the monitoring bit is determined to be at the L level (monitoring bit = check bit) (ie, YES), FF6 is set to set the output signal P to the H level (step 110), and the monitoring timer is reset. It is restarted (step 146).
【００３７】このときのバックグランド処理は、図２内
のタイミング波形Ａ１において実行される。以下、状態
変化の判定ステップ１２０を介して、前述の処理ステッ
プ１３０Ａ〜１３０Ｎが実行される。The background processing at this time is executed on the timing waveform A1 in FIG. Hereinafter, the above-described processing steps 130A to 130N are executed via the state change determination step 120.
【００３８】一方、バックグランド処理のステップ１４
５において、監視ビットがＨレベル（監視ビット≠チェ
ックビット）である（すなわち、ＮＯ）と判定されれ
ば、続いて、監視タイマがタイムアウトしたか否かを判
定する（ステップ１４７）。On the other hand, step 14 of the background processing
In 5, if it is determined that the monitoring bit is at the H level (monitoring bit / check bit) (that is, NO), then it is determined whether the monitoring timer has timed out (step 147).
【００３９】もし、ステップ１４７において、監視タイ
マがタイムアウトでない（すなわち、ＮＯ）と判定され
れば、状態変化の判定ステップ１２０に進み、監視タイ
マがタイムアウトである（すなわち、ＹＥＳ）と判定さ
れれば、第２のＭＣ１ｂの異常処理（ステップ１４８）
を実行した後に、ステップ１２０に進む。このときのバ
ックグランド処理は、図２内のタイミング波形Ａ２にお
いて実行される。If it is determined in step 147 that the monitoring timer has not timed out (ie, NO), the process proceeds to state change determination step 120, and if it is determined that the monitoring timer has timed out (ie, YES). And abnormal processing of the second MC 1b (step 148)
After that, the process proceeds to step 120. The background processing at this time is executed with the timing waveform A2 in FIG.
【００４０】一方、第２のＭＣ１ｂのバックグランドル
ープ（ステップ１１０および１４６に対応する）におい
ては、ＦＦ６の出力信号Ｐ（監視ビット）をＨレベルか
らＬレベルに設定してから、監視タイマを再スタートさ
せる。このときのＭＣ１ｂのバックグランド処理は、図
２内のタイミング波形Ｂ１において実行される。On the other hand, in the background loop of the second MC 1b (corresponding to steps 110 and 146), the output signal P (monitoring bit) of the FF 6 is set from H level to L level, and then the monitoring timer is restarted. Start. The background processing of the MC 1b at this time is executed with the timing waveform B1 in FIG.
【００４１】いま、ここで、第２のＭＣ１ｂのプログラ
ムが暴走して、バックグランドループを逸脱して、バッ
クグランドループに復帰しない状態になったと仮定す
る。この場合、ＭＣ１ｂは、ＦＦ６の出力信号ＰをＬレ
ベルにすることができず、ＦＦ６はＨレベルの信号Ｐを
出力し続けることになる。Now, it is assumed that the program of the second MC 1b runs out of control, goes out of the background loop, and does not return to the background loop. In this case, the MC 1b cannot set the output signal P of the FF 6 to L level, and the FF 6 continues to output the signal P of H level.
【００４２】したがって、第１のＭＣ１ａは、ＭＣ１ａ
内の監視タイマを再スタートさせる（ステップ１４６）
ことができず、ステップ１４７において、監視タイマの
タイムアウト（すなわち、ＹＥＳ）を検出し、ＭＣ１ｂ
の異常処理フロー（ステップ１４８）を実行する。Therefore, the first MC1a is MC1a
Restarts the monitoring timer in the server (step 146)
In step 147, the timeout of the monitoring timer (that is, YES) is detected, and MC1b
Is executed (step 148).
【００４３】このとき、図２内のタイミング波形Ｂ２に
おいて、第２のＭＣ１ｂ側の論理積信号Ｇｂが得られな
いので（破線参照）、タイミング波形Ａ４に示ように、
ＭＣ１ｂの異常を示す異常検出信号Ｅｂが出力される。
異常検出信号Ｅｂは、ＭＣ１ｂのノンマスカブル割り込
み端子ＮＭＩに供給されるとともに、外部保護回路に送
出されて異常発生状態を出力し、異常対応処理を可能に
する。At this time, in the timing waveform B2 in FIG. 2, since the AND signal Gb on the second MC1b side cannot be obtained (see the broken line), as shown in the timing waveform A4,
An abnormality detection signal Eb indicating an abnormality of MC1b is output.
The abnormality detection signal Eb is supplied to a non-maskable interrupt terminal NMI of the MC 1b, and is also sent to an external protection circuit to output an abnormality occurrence state, thereby enabling an abnormality handling process.
【００４４】このように、１つのＦＦ６と関連した異常
検出手段を各ＭＣ１ａおよび１ｂ内に設けることによ
り、少ないハードウェア構成で各他方のＭＣ１ｂおよび
１ａの異常を確実に検出し、これに対処することができ
る。As described above, by providing the abnormality detecting means associated with one FF 6 in each of the MCs 1a and 1b, the abnormality of each of the other MCs 1b and 1a can be reliably detected with a small hardware configuration, and the countermeasures are taken. be able to.
【００４５】実施の形態２．なお、上記実施の形態１で
は、図３の制御プログラムにおいて、システムのセット
アップ処理（ステップ１０１）の直後に、第１のＭＣ１
ａが実行中か否かを判定（ステップ１４１）したが、他
方のＭＣ１ｂの起動時間と自己のＭＣ１ａの起動時間と
の偏差分だけ待機する処理を追加してもよい。Embodiment 2 In the first embodiment, in the control program of FIG. 3, immediately after the system setup process (step 101), the first MC 1
Although it is determined whether or not “a” is being executed (step 141), a process of waiting for a deviation between the activation time of the other MC 1b and the activation time of its own MC 1a may be added.
【００４６】図４はこの発明の実施の形態２による制御
プログラム（便宜的に、一方のＭＣ１ａの制御プログラ
ム）を示すフローチャートであり、前述（図３参照）と
同様のステップについては同一符号を付してその詳細説
明を省略する。FIG. 4 is a flowchart showing a control program (for convenience, a control program for one MC1a) according to the second embodiment of the present invention. Steps similar to those described above (see FIG. 3) are denoted by the same reference numerals. The detailed description is omitted.
【００４７】ここで、前述の実施の形態２（図３）と異
なる点は、ステップ１０１と１４１との間にステップ１
４０（ＭＣ１ｂとＭＣ１ａとの起動時間の偏差分だけセ
ットアップ待機する処理）を追加したことのみである。
ここでは、第１のＭＣ１ａの起動時間が第２のＭＣ１ｂ
の起動時間よりも早い場合を示している。Here, the difference from the above-described second embodiment (FIG. 3) is that step 1 is performed between steps 101 and 141.
The only difference is that the process 40 (process of waiting for setup by the deviation of the startup time between MC1b and MC1a) is added.
Here, the activation time of the first MC 1a is the second MC 1b.
In this case, the time is shorter than the start time.
【００４８】通常、ＭＣシステムにおいては、ＭＣ１ａ
および１ｂの構成の違いにより、セットアップする内容
も違うため、セットアップに要する時間も各ＭＣシステ
ムによって異なる。Normally, in the MC system, MC1a
Since the contents to be set up are different due to the difference between the configurations 1 and 1b, the time required for the setup also differs for each MC system.
【００４９】たとえば、他方のＭＣ１ｂのシステムがま
だセットアップ処理中に、自己のＭＣ１ａのシステムの
セットアップ処理が完了して監視タイマが起動すると、
ＭＣ１ｂに対する異常検出処理が起動するが、監視タイ
マのタイムアップ時点までに他方のＭＣ１ｂのセットア
ップ処理が終了しないと、ＭＣ１ｂの異常を誤検出して
しまい、ＭＣ１ａから異常検出信号Ｅｂが出力されるこ
とになる。For example, if the setup process of the own MC1a system is completed and the monitoring timer is started while the other MC1b system is still in the setup process,
The abnormality detection process for the MC1b is started, but if the setup process of the other MC1b is not completed before the time-out of the monitoring timer, the abnormality of the MC1b is erroneously detected, and the abnormality detection signal Eb is output from the MC1a. become.
【００５０】そこで、あらかじめ、各ＭＣ１ａおよび１
ｂのシステムのセットアップ時間の偏差分を、ステップ
１４０において推定待ち時間として、早く処理が終わる
方のＭＣ（図４においては、ＭＣ１ａ）側に設定してお
く。Therefore, each MC 1a and 1
The deviation of the setup time of the system b is set as the estimated waiting time in step 140 on the MC (MC1a in FIG. 4) which finishes the processing earlier.
【００５１】すなわち、前述のシステムのセットアップ
処理（ステップ１０１）に続いて、ＭＣ１ｂとＭＣ１ａ
との起動時間偏差分（推定待ち時間）だけ待機する処理
（ステップ１４０）を実行し、ＭＣ１ａが実行中か否か
の判定（ステップ１４１）に進む。That is, following the above-described system setup processing (step 101), MC1b and MC1a
(Step 140), and the process proceeds to a determination (step 141) as to whether or not the MC 1a is being executed.
【００５２】一方、セットアップ処理が遅く終わるＭＣ
１ｂ側の制御プログラムにおいては、ステップ１４０の
待ち時間を０に設定しておけばよい。これにより、ＭＣ
１ａおよび１ｂの各監視タイマを同時に起動することが
でき、ＭＣ１ａおよび１ｂの各システムのセットアップ
時間のばらつきによるＭＣ異常検出の誤動作を防止する
ことができる。On the other hand, MC in which the setup process ends
In the control program on the 1b side, the waiting time in step 140 may be set to 0. Thereby, MC
The monitoring timers 1a and 1b can be started at the same time, and a malfunction of MC abnormality detection due to a variation in the setup time of each system of the MCs 1a and 1b can be prevented.
【００５３】実施の形態３．なお、上記実施の形態１で
は、各ＭＣ１ａおよび１ｂに関連するＦＦ６を設け、Ｆ
Ｆ６の出力状態により各ＭＣ１ａおよび１ｂを監視した
が、各ＭＣ１ａおよび１ｂの出力状態を直接監視するよ
うにしてもよい。Embodiment 3 In the first embodiment, the FF 6 associated with each of the MCs 1a and 1b is provided.
Although each of the MCs 1a and 1b is monitored based on the output state of F6, the output state of each of the MCs 1a and 1b may be directly monitored.
【００５４】図５は各ＭＣ１ａおよび１ｂにトグル出力
端子を設けて異常監視するようにしたこの発明の実施の
形態３を示すブロック構成図であり、前述（図１参照）
と同様の構成については同一符号を付してその詳細説明
を省略する。FIG. 5 is a block diagram showing a third embodiment of the present invention in which a toggle output terminal is provided for each of the MCs 1a and 1b to monitor an abnormality.
The same components as those described above are denoted by the same reference numerals, and detailed description thereof will be omitted.
【００５５】図５において、前述の実施の形態１（図
１）と異なる点は、図１内のアドレスデコード回路２
ａ、２ｂ、論理積回路３ａ、３ｂおよびＦＦ６が削除さ
れたこと、ならびに、各ＭＣ１ａ、１ｂにトグル出力端
子を設けて、各トグル出力端子を他方のＭＣ１ｂ、１ａ
の監視ビット入力端子に接続したことである。FIG. 5 differs from the first embodiment (FIG. 1) in that address decoding circuit 2 in FIG.
a, 2b, the AND circuits 3a, 3b and the FF6 have been eliminated, and a toggle output terminal is provided for each MC1a, 1b, and each toggle output terminal is connected to the other MC1b, 1a.
Is connected to the monitoring bit input terminal.
【００５６】以下、図６のタイミングチャートおよび図
７のフローチャートを参照しながら、図５に示したこの
発明の実施の形態３の動作について説明する。図６は各
トグル出力端子から出力されるトグル信号ＴＧａおよび
ＴＧｂ、各ＭＣ１ａおよび１ｂのバックグランド処理タ
イミングＡ０〜Ａ６およびＢ０〜Ｂ３、ならびに、各異
常検出信号ＥａおよびＥｂの波形を示している。Hereinafter, the operation of the third embodiment of the present invention shown in FIG. 5 will be described with reference to the timing chart of FIG. 6 and the flowchart of FIG. FIG. 6 shows the toggle signals TGa and TGb output from the respective toggle output terminals, the background processing timings A0 to A6 and B0 to B3 of the respective MCs 1a and 1b, and the waveforms of the respective abnormality detection signals Ea and Eb.
【００５７】また、図７はこの発明の実施の形態３によ
る制御プログラム（便宜的に、一方のＭＣ１ａの制御プ
ログラム）を示しており、前述（図３）と同様のステッ
プについては同一符号を付してその詳細説明を省略す
る。また、この場合も、図７と同様の制御プログラム
は、各ＭＣ１ａおよび１ｂにおいて並列に実行されるも
のとする。FIG. 7 shows a control program (for convenience, a control program for one MC1a) according to the third embodiment of the present invention. Steps similar to those described above (FIG. 3) are denoted by the same reference numerals. The detailed description is omitted. Also in this case, the control program similar to that in FIG. 7 is executed in parallel in each of the MCs 1a and 1b.
【００５８】図７において、ステップ１５１、１５２お
よび１５３の追加により、ＭＣ１ａおよび１ｂが同期し
てバックグランドループを実行することができるよう
に、互いのシステムのセットアップ処理の完了を相互に
監視しあっている。In FIG. 7, the addition of steps 151, 152 and 153 mutually monitors the completion of the system setup processing so that the MCs 1a and 1b can execute the background loop synchronously. ing.
【００５９】まず、ＭＣ１ａ内の制御プログラムは、ト
グル信号ＴＧａをＬレベルに設定し（ステップ１５
１）、セットアップ処理（ステップ１０１）の完了後
に、トグル信号ＴＧａをＨレベルにする（ステップ１５
２）。このときのトグル信号ＴＧａの立ち上がりタイミ
ングは、図６内のタイミング波形Ａ０で示される。First, the control program in MC1a sets the toggle signal TGa to L level (step 15).
1) After the completion of the setup process (step 101), the toggle signal TGa is set to the H level (step 15).
2). The rising timing of the toggle signal TGa at this time is indicated by a timing waveform A0 in FIG.
【００６０】こうして、自己のＭＣ１ａのシステムのセ
ットアップ処理（ステップ１０１）が完了した後、続い
て、監視ビット（他方のＭＣ１ｂのトグル信号ＴＧｂ）
の入力レベルを参照し、監視ビット（トグル信号ＴＧ
ｂ）がＨレベルか否かを判定する（ステップ１５３）。After the setup process (step 101) of the own MC1a is completed, the monitoring bit (the toggle signal TGb of the other MC1b) is subsequently applied.
Of the monitor bit (toggle signal TG)
It is determined whether or not b) is at the H level (step 153).
【００６１】このとき、もし、監視ビットがＬレベル
（すなわち、ＮＯ）と判定されれば、他方のＭＣ１ｂが
まだセットアップ処理を完了していない状態なので、Ｍ
Ｃ１ｂのセットアップ処理が完了するまで、ステップ１
５３において待機状態を保持する。At this time, if the monitoring bit is determined to be at the L level (ie, NO), the other MC 1b has not yet completed the setup process,
Step 1 until the setup process of C1b is completed.
At 53, the standby state is maintained.
【００６２】一方、ステップ１５３において、監視ビッ
トがＨレベル（すなわち、ＹＥＳ）と判定されれば、他
方のＭＣ１ｂのセットアップ処理が完了したことになる
ので、ＭＣ１ａの実行状態を確認（ステップ１４１）し
た後、トグル信号ＴＧａを再びＬレベルにして（ステッ
プ１５４）、監視タイマをスタートさせる（ステップ１
４４）。On the other hand, if it is determined in step 153 that the monitor bit is at the H level (ie, YES), it means that the setup processing of the other MC 1b has been completed, and the execution state of MC 1a has been confirmed (step 141). Thereafter, the toggle signal TGa is set to L level again (step 154), and the monitoring timer is started (step 1).
44).
【００６３】このときのトグル信号ＴＧａの立ち下がり
タイミングは、図６内のタイミング波形Ｂ０（トグル信
号ＴＧｂの立ち上がりタイミングに相当）で示される。
以下、ＭＣ１ａ内の監視タイマをスタート（ステップ１
４４）させた後、監視ビット（トグル信号ＴＧｂ）がト
グル（変化）したか否かを判定する（ステップ１５
５）。The falling timing of the toggle signal TGa at this time is shown by a timing waveform B0 (corresponding to the rising timing of the toggle signal TGb) in FIG.
Hereinafter, the monitoring timer in MC1a is started (step 1).
44) After that, it is determined whether or not the monitoring bit (toggle signal TGb) has toggled (changed) (step 15).
5).
【００６４】ここで、図７をそのまま用いて、第２のＭ
Ｃ１ｂ側の制御プログラムに注目すると、ＭＣ１ａから
ＭＣ１ｂ側の監視ビツトに入力されるトグル信号ＴＧａ
は、前回の判定ステップ１５３において、一度監視ビツ
トを判定したときにはＨレベルであったが、ステップ１
５４においてはＬレベルに変化している。Here, the second M
Focusing on the control program on the C1b side, a toggle signal TGa input from MC1a to the monitoring bit on the MC1b side
In the previous determination step 153, when the monitoring bit was determined once,
At 54, it changes to L level.
【００６５】したがって、ＭＣ１ｂ側のステップ１５５
において、監視ビツト（トグル信号ＴＧａ）を判定した
ときには、監視ビツトがＬレベルに変化（トグル）して
いるので、トグル信号ＴＧｂをトグル（すなわち、Ｈレ
ベルからＬレベルに変化）させる（ステップ１５６）。
このときのトグル信号ＴＧｂの立ち下がりタイミング
は、図６内のタイミング波形Ｂ１で示される。Therefore, step 155 on the MC1b side
In the above, when the monitoring bit (toggle signal TGa) is determined, since the monitoring bit has changed (toggled) to L level, the toggle signal TGb is toggled (that is, changed from H level to L level) (step 156). .
The falling timing of the toggle signal TGb at this time is shown by a timing waveform B1 in FIG.
【００６６】一方、第１のＭＣ１ａ側の制御プログラム
に注目すれば、最初の判定ステップ１５５においては、
監視ビット（トグル信号ＴＧｂ）がまだトグルしていな
い（すなわち、ＮＯ）と判定されるので、監視タイマの
タイムアウト判定ステップ１４７に進む。しかし、監視
タイマを起動したばかりなので、まだタイムアウトにな
らず、状態変化判定ステップ１２０に進む。On the other hand, paying attention to the control program of the first MC 1a, in the first judgment step 155,
Since it is determined that the monitoring bit (toggle signal TGb) has not been toggled (that is, NO), the process proceeds to the monitoring timer timeout determination step 147. However, since the monitoring timer has just been started, the timeout has not yet occurred, and the process proceeds to the state change determination step 120.
【００６７】その後、ＭＣ１ｂ側のトグル信号ＴＧｂの
出力レベルが変化（トグル）するので、ステップ１５５
において、監視ビット（トグル信号ＴＧｂ）のレベル変
化を検出し、ステップ１５６においてトグル信号ＴＧａ
をトグルさせる。すなわち、トグル信号ＴＧａをＬレベ
ルからＨレベルにする。このときのトグル信号ＴＧａの
立ち上がりタイミングは、図６内のタイミング波形Ａ１
で示される。Thereafter, the output level of the toggle signal TGb on the MC1b side changes (toggles).
In step 156, a change in the level of the monitoring bit (toggle signal TGb) is detected.
Toggle. That is, the toggle signal TGa is changed from L level to H level. At this time, the rising timing of the toggle signal TGa corresponds to the timing waveform A1 in FIG.
Indicated by
【００６８】このように、第１のＭＣ１ａと第２のＭＣ
１ｂとの間で、監視タイマがタイムアップする前に、交
互にトグル信号ＴＧａおよびＴＧｂをトグルさせてい
る。ここで、第２のＭＣ１ｂの制御プログラムが暴走し
て、バックグランドループ（図７内のステップ１２０か
らステップ１５５へのループ）を逸脱して、バックグラ
ンドループに戻らなくなった状態を想定する。As described above, the first MC 1 a and the second MC 1 a
1b, the toggle signals TGa and TGb are alternately toggled before the monitoring timer times out. Here, it is assumed that the control program of the second MC 1b runs out of control and goes out of the background loop (the loop from step 120 to step 155 in FIG. 7) and cannot return to the background loop.
【００６９】このとき、第２のＭＣ１ｂは、ステップ１
５６においてトグル信号ＴＧｂをトグルすることができ
ないので、第１のＭＣ１ａ側においては、内部監視タイ
マを再スタートすることができない。したがって、ステ
ップ１４７において監視タイマのタイムアウトが検出さ
れ、異常処理ステップ１４８において、ＭＣ１ｂの異常
を示す異常検出信号Ｅｂが生成される。At this time, the second MC 1 b
Since the toggle signal TGb cannot be toggled at 56, the internal monitoring timer cannot be restarted on the first MC1a side. Therefore, the timeout of the monitoring timer is detected in step 147, and an abnormality detection signal Eb indicating the abnormality of the MC 1b is generated in the abnormality processing step 148.
【００７０】異常検出信号Ｅｂは、ＭＣ１ｂのノンマス
カブル割り込み端子ＮＭＩに供給されるとともに、外部
保護回路に送出される。このときの異常検出信号Ｅｂの
出力タイミングは、図６内のタイミング波形Ａ６で示さ
れる。The abnormality detection signal Eb is supplied to the non-maskable interrupt terminal NMI of the MC 1b and is sent to an external protection circuit. The output timing of the abnormality detection signal Eb at this time is indicated by a timing waveform A6 in FIG.
【００７１】このように、各ＭＣ１ａおよび１ｂ間でト
グル信号ＴＧａおよびＴＧｂを送受信するための２本の
信号線を接続するのみで、ハードウェア構成をさらに低
減するとともに、各ＭＣ１ａおよび１ｂの異常を確実に
検出することができる。As described above, by merely connecting two signal lines for transmitting and receiving the toggle signals TGa and TGb between the MCs 1a and 1b, the hardware configuration is further reduced, and the abnormalities of the MCs 1a and 1b are reduced. It can be detected reliably.
【００７２】実施の形態４．なお、上記実施の形態３で
は、図７の制御プログラムにおいて、トグル信号ＴＧａ
の立ち上げ処理（ステップ１５２）の直後に、監視ビッ
トがＨレベルか否かを判定（ステップ１５３）したが、
他方のＭＣ１ｂの起動監視タイマ処理を追加し、起動時
の異常を検出してもよい。Embodiment 4 In the third embodiment, in the control program of FIG.
Immediately after the start-up processing (step 152), it was determined whether or not the monitoring bit was at the H level (step 153).
An activation monitoring timer process of the other MC 1b may be added to detect an abnormality at the time of activation.
【００７３】図８は起動監視タイマ処理を追加したこの
発明の実施の形態４による制御プログラム（便宜的に、
一方のＭＣ１ａの制御プログラム）を示すフローチャー
トであり、前述（図７参照）と同様のステップについて
は同一符号を付してその詳細説明を省略する。FIG. 8 shows a control program according to a fourth embodiment of the present invention to which a start monitoring timer process is added (for convenience,
9 is a flowchart showing a control program of one MC1a). Steps similar to those described above (see FIG. 7) are denoted by the same reference numerals, and detailed description thereof is omitted.
【００７４】ここで、前述の実施の形態３（図７）と異
なる点は、判定ステップ１５３の周辺に、他方のＭＣ１
ｂの起動監視タイマ処理ステップ１６１〜１６３を追加
したことのみである。Here, the difference from the above-described third embodiment (FIG. 7) is that the other MC1
The only difference is that the start monitoring timer processing steps 161 to 163 of b are added.
【００７５】図８において、第１のＭＣ１ａは、自己の
システムのセットアップ処理（ステップ１０１）を完了
してトグル信号ＴＧａを立ち上げる（ステップ１５２）
と、続いて、他方のＭＣ１ｂのセットアップ時の起動時
間を監視するための起動監視タイマをスタートさせる
（ステップ１６１）。起動監視タイマは、ＭＣ１ｂのセ
ットアップ起動時間に対応した第２の所定時間で動作す
るように設定されている。In FIG. 8, the first MC 1a completes its own system setup processing (step 101) and raises a toggle signal TGa (step 152).
Then, the start monitoring timer for monitoring the start time during setup of the other MC 1b is started (step 161). The activation monitoring timer is set to operate at a second predetermined time corresponding to the setup activation time of MC1b.
【００７６】続いて、ステップ１５３において監視ビッ
ト（他方のＭＣ１ｂの起動状態）を監視し、Ｌレベル
（すなわち、ＮＯ）と判定されれば、続いて、起動監視
タイマがタイムアウト（第２の所定時間が経過した）か
否かを判定して起動時間を監視する（ステップ１６
２）。Subsequently, in step 153, the monitoring bit (the activation state of the other MC1b) is monitored, and if it is determined to be at the L level (that is, NO), the activation monitoring timer subsequently times out (second predetermined time). Is determined), and the start-up time is monitored (step 16).
2).
【００７７】もし、他方のＭＣ１ｂのシステムのセット
アップ処理が第２の所定時間内に完了せず、ステップ１
６２においてタイムアウト（すなわち、ＹＥＳ）と判定
されれば、ＭＣ１ｂの起動失敗処理（ステップ１６３）
を実行した後、ステップ１４１に進む。これにより、Ｍ
Ｃ１ｂの起動失敗を検出することができる。If the setup process of the system of the other MC 1b is not completed within the second predetermined time, and
If it is determined in 62 that a timeout has occurred (ie, YES), the MC1b activation failure process (step 163)
, And the process proceeds to step 141. This gives M
Failure to start C1b can be detected.
【００７８】一方、ステップ１６２において、起動監視
タイマがタイムアウトでない（すなわち、ＮＯ）と判定
されれば、監視ビット判定ステップ１５３に戻る。同様
の起動監視タイマ処理は、ＭＣ１ｂにおいても実行さ
れ、ＭＣ１ａの起動失敗も検出される。On the other hand, if it is determined in step 162 that the activation monitoring timer has not timed out (that is, NO), the process returns to the monitoring bit determination step 153. The same activation monitoring timer process is executed in the MC 1b, and a failure in activation of the MC 1a is also detected.
【００７９】このように、システムのセットアップ時に
起動監視タイマ処理ステップ１６１〜１６３を実行する
ことにより、ＭＣ１ａおよび１ｂの異常を起動処理中に
おいても検出することができる。As described above, by executing the start monitoring timer processing steps 161 to 163 at the time of setting up the system, it is possible to detect an abnormality in the MCs 1a and 1b even during the start processing.
【００８０】実施の形態５．なお、上記実施の形態４で
は、図８の制御プログラムにおいて、起動監視タイマ処
理ステップ１６１〜１６３のみを追加したが、監視タイ
マスタートステップ１４４の後に、さらに、トグル信号
のパルス幅を計測するためのタイマ処理を追加してもよ
い。Embodiment 5 In the fourth embodiment, only the start monitoring timer processing steps 161 to 163 are added to the control program of FIG. 8. However, after the monitoring timer start step 144, the control program is further used to measure the pulse width of the toggle signal. Timer processing may be added.
【００８１】図９はトグル信号のタイマ処理を追加した
この発明の実施の形態５による制御プログラム（便宜的
に、一方のＭＣ１ａの制御プログラム）を示すフローチ
ャートであり、前述（図８参照）と同様のステップにつ
いては同一符号を付してその詳細説明を省略する。FIG. 9 is a flowchart showing a control program (for convenience, a control program for one MC1a) according to the fifth embodiment of the present invention to which a timer process for a toggle signal is added, which is the same as that described above (see FIG. 8). Steps are denoted by the same reference numerals and their detailed description is omitted.
【００８２】ここで、前述の実施の形態４（図８）と異
なる点は、ステップ１７２〜１７５を追加して、トグル
信号をトグルさせる最小時間を設定し、他方のＭＣの異
常検出処理をタイマ割り込み処理で実行するようにした
ことのみである。図９においては、ステップ１２０から
ステップ１７３へのループによりバックグランドループ
が構成される。Here, the difference from the above-described fourth embodiment (FIG. 8) is that steps 172 to 175 are added to set the minimum time for the toggle signal to toggle, and the abnormality detection processing of the other MC is performed by the timer. It is only executed in the interrupt processing. In FIG. 9, the loop from step 120 to step 173 forms a background loop.
【００８３】一般に、各ＭＣ１ａおよび１ｂの内部処理
の実行速度は、それぞれの処理内容の違いに応じて異な
るので、各ＭＣ１ａおよび１ｂの異常検出処理も、それ
ぞれの実行速度に合わせて行う必要がある。In general, the execution speed of the internal processing of each of the MCs 1a and 1b differs according to the difference in the content of each processing, so that the abnormality detection processing of each of the MCs 1a and 1b must also be performed in accordance with the respective execution speed. .
【００８４】そこで、ＭＣ１ａは、図９内の監視タイマ
のスタート処理（ステップ１４４）に続いて、トグル信
号ＴＧａの最小パルス幅を計測するトグル出力タイマを
スタートさせ（ステップ１７２）、最小パルス幅以上の
時間が経過したか否かを判定する（ステップ１７３）。Then, following the start processing of the monitoring timer in FIG. 9 (step 144), the MC 1a starts a toggle output timer for measuring the minimum pulse width of the toggle signal TGa (step 172), It is determined whether or not the time has elapsed (step 173).
【００８５】もし、最小パルス幅以上の設定時間が経過
した（すなわち、ＹＥＳ）と判定されれば、トグル信号
ＴＧａをトグル（ステップ１５４）させた後、トグル出
力タイマを再スタートさせる（ステップ１７４）。If it is determined that the set time longer than the minimum pulse width has elapsed (ie, YES), the toggle signal TGa is toggled (step 154), and the toggle output timer is restarted (step 174). .
【００８６】ここで、トグル出力タイマの設定値（設定
時間）は、実行すべき処理の中で最も低速の処理に合わ
せて設定されており、これにより、トグル信号ＴＧａを
ほぼ一定のパルス幅で変化（トグル）させることができ
る。Here, the set value (set time) of the toggle output timer is set in accordance with the slowest processing among the processing to be executed, whereby the toggle signal TGa is set to have a substantially constant pulse width. Can be changed (toggled).
【００８７】このようなトグル信号ＴＧａの変化を、タ
イマ割り込みで起動されるＭＣ異常検出処理（ステップ
１７５）で監視することにより、各ＭＣ１ａおよび１ｂ
の処理速度に応じたＭＣ異常検出を行うことができる。By monitoring such a change in the toggle signal TGa in the MC abnormality detection process (step 175) started by a timer interrupt, each of the MCs 1a and 1b is monitored.
MC abnormality detection according to the processing speed of.
【００８８】なお、ＭＣ異常検出処理（ステップ１７
５）を起動させるタイマ割り込みの周期は、他方のＭＣ
１ｂ側のトグル出力タイマよりも高速にする必要がある
ことは言うまでもない。The MC abnormality detection processing (step 17)
5) The timer interrupt cycle to activate
Needless to say, the speed must be faster than the toggle output timer on the 1b side.
【００８９】図１０はＭＣ異常検出処理（ステップ１７
５）を起動させるためのタイマ割り込み処理のみを詳細
に示すフローチャートである。図１０において、各ステ
ップ１４６〜１４８および１５５は、前述と同様のステ
ップである。このように、トグル出力タイマ処理を行う
ことにより、各ＭＣ１ａおよび１ｂの処理速度に応じた
ＭＣ異常検出を行うことができる。FIG. 10 shows the MC abnormality detection processing (step 17).
5 is a flowchart showing in detail only a timer interrupt process for activating 5). In FIG. 10, steps 146 to 148 and 155 are the same steps as described above. As described above, by performing the toggle output timer processing, it is possible to perform the MC abnormality detection according to the processing speed of each of the MCs 1a and 1b.
【００９０】実施の形態６．なお、上記実施の形態５で
は、図１０のタイマ割り込み処理において、監視ビット
の変化（トグル）を判定（ステップ１５５）した直後
に、監視タイマを再スタート（ステップ１４６）させた
が、ステップ１５５の後に第３の所定時間（クロック信
号Ｋａ、Ｋｂの周期に関連した監視ビットの最小パルス
幅に対応）の経過判定ステップを追加し、監視ビットの
最小パルス幅から発振器５ａおよび５ｂ（図５参照）の
異常を監視するようにしてもよい。Embodiment 6 FIG. In the fifth embodiment, in the timer interrupt processing of FIG. 10, the monitoring timer is restarted (step 146) immediately after the change (toggle) of the monitoring bit is determined (step 155). Later, a step of judging the elapse of a third predetermined time (corresponding to the minimum pulse width of the monitoring bit related to the period of the clock signals Ka and Kb) is added, and the oscillators 5a and 5b are determined from the minimum pulse width of the monitoring bit (see FIG. 5). May be monitored.
【００９１】図１１は第３の所定時間の経過判定ステッ
プを追加したこの発明の実施の形態６によるタイマ割り
込み処理を示すフローチャートであり、前述（図１０参
照）と同様のステップについては同一符号を付してその
詳細説明を省略する。FIG. 11 is a flowchart showing a timer interrupt process according to the sixth embodiment of the present invention to which a third predetermined time elapse determination step is added. Steps similar to those described above (see FIG. 10) are denoted by the same reference numerals. The detailed description is omitted.
【００９２】ここで、前述の実施の形態５（図１０）と
異なる点は、タイマ割り込みで起動するＭＣ異常検出処
理において、監視ビットの最小パルス幅を監視するため
の判定ステップ１８１を追加したことのみである。図１
１と同様のタイマ割り込み処理は、ＭＣ１ｂにおいても
実行されることは言うまでもない。The difference from the above-described fifth embodiment (FIG. 10) is that a determination step 181 for monitoring the minimum pulse width of the monitor bit is added in the MC abnormality detection process started by a timer interrupt. Only. FIG.
Needless to say, the same timer interrupt processing as in 1 is also executed in MC1b.
【００９３】一般に、発振器５ａまたは５ｂ（図５参
照）に異常が発生して、クロック信号Ｋａ、Ｋｂの周波
数が高くなると、ＭＣ１ａ、１ｂにおいて損失が増大し
て発熱するため、ＭＣ１ａ、１ｂの破損を招くおそれが
ある。Generally, when an abnormality occurs in the oscillator 5a or 5b (see FIG. 5) and the frequency of the clock signals Ka and Kb increases, the loss increases in the MCs 1a and 1b and heat is generated. May be caused.
【００９４】そこで、ＭＣ１ａ内の制御プログラムは、
図１１内のステップ１５５において、監視ビット（トグ
ル信号ＴＧｂ）の変化（トグル）を判定した場合に、第
３の所定時間が経過したか否かを判定し（ステップ１８
１）、トグル信号ＴＧｂのパルス幅が正常か異常（短く
なっている）かを判定する。Therefore, the control program in MC1a is as follows:
When it is determined in step 155 in FIG. 11 that the monitor bit (toggle signal TGb) has changed (toggled), it is determined whether a third predetermined time has elapsed (step 18).
1), it is determined whether the pulse width of the toggle signal TGb is normal or abnormal (shortened).
【００９５】もし、ステップ１８１において、第３の所
定時間が経過していない（すなわち、ＮＯ）と判定さ
れ、トグル信号ＴＧｂのパルス幅（クロック信号Ｋｂの
周期に対応）が短くなっていることが判定されれば、他
方のＭＣ１ｂの発振器５ｂの出力周波数が高くなり、処
理が異常に速くなっていることを検出することができ
る。If it is determined in step 181 that the third predetermined time has not elapsed (that is, NO), the pulse width of the toggle signal TGb (corresponding to the cycle of the clock signal Kb) is shortened. If it is determined, it is possible to detect that the output frequency of the oscillator 5b of the other MC 1b is high, and that the processing is abnormally fast.
【００９６】したがって、ＭＣ１ｂの異常処理ステップ
１４８に進み、異常検出信号Ｅｂを出力する。このよう
に、第３の所定時間の経過判定ステップ１８１を追加す
ることにより、ＭＣ１ｂ側の発振器５ｂの異常を検出す
ることができる。Therefore, the process proceeds to the abnormality processing step 148 of the MC 1b to output the abnormality detection signal Eb. As described above, by adding the third predetermined time lapse determination step 181, it is possible to detect the abnormality of the oscillator 5 b on the MC 1 b side.
【００９７】実施の形態７．なお、上記実施の形態３で
は、各ＭＣ１ａおよび１ｂの異常を検出するのみであっ
たが、各ＭＣ１ａおよび１ｂの処理を正常に復帰できる
ように構成してもよい。Embodiment 7 FIG. In the third embodiment, only the abnormality of each of the MCs 1a and 1b is detected. However, the processing of each of the MCs 1a and 1b may be restored to the normal state.
【００９８】図１２は各ＭＣ１ａおよび１ｂにリセット
入力端子ＲＳＴを設けたこの発明の実施の形態７を示す
ブロック構成図であり、前述（図５参照）と同様の構成
については同一符号を付してその詳細説明を省略する。
図１２において、前述の実施の形態３（図５）と異なる
点は、ＭＣ１ａ、１ｂからの異常検出信号Ｅｂ、Ｅａに
より、異常と判定されたＭＣ１ｂ、１ａをリセットする
ことのみである。FIG. 12 is a block diagram showing a seventh embodiment of the present invention in which a reset input terminal RST is provided for each of the MCs 1a and 1b. The same reference numerals are given to the same components as those described above (see FIG. 5). The detailed description is omitted.
12, the only difference from the third embodiment (FIG. 5) is that the MCs 1b and 1a determined to be abnormal are reset by the abnormality detection signals Eb and Ea from the MCs 1a and 1b.
【００９９】この場合、ＭＣ１ａ、１ｂから生成された
異常検出信号Ｅｂ、Ｅａは、論理和回路１３ａ、１３ｂ
を介して、各ＭＣ１ｂおよび１ａのリセット入力端子Ｒ
ＳＴに入力される。また、論理和回路１３ａ、１３ｂの
他方の入力端子には、外部からのシステムリセット信号
Ｒｓｔが入力される。In this case, the abnormality detection signals Eb and Ea generated from the MCs 1a and 1b are output from the OR circuits 13a and 13b.
, The reset input terminal R of each MC1b and 1a
Input to ST. An external system reset signal Rst is input to the other input terminals of the OR circuits 13a and 13b.
【０１００】一般に、ＭＣ１ａまたは１ｂが暴走して異
常検出された後に、ＭＣシステムによっては、ＭＣ１
ａ、１ｂの処理を通常状態に復帰させたい場合が生じ
る。しかし、ＭＣ１ａ、１ｂが一旦暴走すれば、どのよ
うな動作をするかを補償することができず、ＭＣ１ａ、
１ｂの内部設定レジスタまで書き換えられている可能性
もある。In general, after MC1a or 1b runs away and an abnormality is detected, depending on the MC system, MC1
In some cases, it is desired to return the processes a and 1b to the normal state. However, once the MCs 1a and 1b run away, it is impossible to compensate for the operation, and
It is possible that the internal setting register 1b has been rewritten.
【０１０１】そこで、ＭＣ１ａ、１ｂの異常を検出した
場合には、異常検出信号Ｅａ、Ｅｂを用いて、異常判定
されたＭＣ１ａ、１ｂをリセットすることにより、ＭＣ
１ａ、１ｂの内部設定レジスタの初期化を実行すればよ
い。Therefore, when an abnormality of the MCs 1a and 1b is detected, the MCs 1a and 1b determined to be abnormal are reset by using the abnormality detection signals Ea and Eb.
Initialization of the internal setting registers 1a and 1b may be performed.
【０１０２】図１２において、異常検出信号Ｅｂ、Ｅａ
は、論理和回路１３ａ、１３ｂを介してリセット入力端
子ＲＳＴに入力されるので、異常検出されたＭＣ１ｂ、
１ａを初期化して確実に正常状態に復帰させることがで
きる。In FIG. 12, abnormality detection signals Eb, Ea
Is input to the reset input terminal RST via the OR circuits 13a and 13b, so that MC1b,
1a can be initialized to reliably return to the normal state.
【０１０３】[0103]
【発明の効果】以上のようにこの発明の請求項１によれ
ば、ＭＣシステムを構成する第１および第２のＭＣを備
え、第１および第２のＭＣは、各他方の出力信号に基づ
いて各他方のＭＣの異常を検出する異常検出手段を含
み、異常検出手段は、各他方のＭＣの出力信号の状態を
監視するために第１の所定時間で動作する監視タイマ手
段と、割り込みなどの状態変化が発生したときに実行す
る複数の処理手段と、状態変化が発生しない場合に実行
するバックグランドループとを有し、各他方のＭＣから
の出力信号の状態を監視して、第１の所定時間以内に各
他方のＭＣの状態変化が発生しない場合には、バックグ
ランドループにより異常検出処理を実行するようにした
ので、複数のＭＣの異常を少ないハードウェア構成で信
頼性を損なうことなく効果的に検出することのできるＭ
Ｃの異常検出回路が得られる効果がある。As described above, according to the first aspect of the present invention, there are provided the first and second MCs constituting the MC system, wherein the first and second MCs are based on the other output signals. Abnormality detection means for detecting an abnormality of each other MC, the abnormality detection means comprising: a monitoring timer means operating at a first predetermined time for monitoring a state of an output signal of each other MC; A plurality of processing means to be executed when the state change occurs, and a background loop to be executed when the state change does not occur. When the status change of each other MC does not occur within the predetermined time, abnormality detection processing is executed by a background loop, so that the reliability of a plurality of MCs can be reduced with a small hardware configuration. What M which can be effectively detected
There is an effect that a C abnormality detection circuit can be obtained.
【０１０４】また、この発明の請求項２によれば、請求
項１において、第１のＭＣの出力信号によりセットさ
れ、且つ、第２のＭＣの出力信号によりリセットされる
フリップフロップを備え、フリップフロップの出力信号
は、第１および第２のＭＣに入力され、異常検出手段
は、フリップフロップの出力信号に基づいて各他方のＭ
Ｃの異常を検出するようにしたので、複数のＭＣの異常
を少ないハードウェア構成で信頼性を損なうことなく効
果的に検出することのできるＭＣの異常検出回路が得ら
れる効果がある。According to a second aspect of the present invention, in the first aspect, there is provided a flip-flop which is set by the output signal of the first MC and reset by the output signal of the second MC. The output signal of the flip-flop is input to the first and second MCs, and the abnormality detecting means determines the other M based on the output signal of the flip-flop.
Since the abnormality of C is detected, there is an effect that an abnormality detection circuit of MC which can effectively detect abnormality of a plurality of MCs with a small hardware configuration without impairing reliability is obtained.
【０１０５】また、この発明の請求項３によれば、請求
項２において、異常検出手段は、第１の所定時間以内に
フリップフロップの状態変化が発生した場合には、フリ
ップフロップの出力状態を元に戻すための復帰信号を生
成し、第１の所定時間以内にフリップフロップの状態変
化が発生しない場合には、バックグランドループにより
異常検出処理を実行するようにしたので、複数のＭＣの
異常を少ないハードウェア構成で信頼性を損なうことな
く効果的に検出することのできるＭＣの異常検出回路が
得られる効果がある。According to a third aspect of the present invention, in the second aspect, the abnormality detecting means changes the output state of the flip-flop when the state change of the flip-flop occurs within the first predetermined time. When a return signal for returning to the original state is generated and the state of the flip-flop does not change within the first predetermined time, the abnormality detection processing is executed by the background loop. This is advantageous in that an MC abnormality detection circuit can be obtained which can be effectively detected with a small hardware configuration without impairing reliability.
【０１０６】また、この発明の請求項４によれば、請求
項１において、第１および第２のＭＣは、それぞれ、ト
グル出力端子および監視ビット入力端子を備え、第１お
よび第２のＭＣの各トグル出力端子は、各他方のＭＣの
各監視ビット入力端子に接続され、異常検出手段は、各
他方のＭＣのトグル出力端子からのトグル信号の状態を
監視するようにしたので、複数のＭＣの異常を少ないハ
ードウェア構成で信頼性を損なうことなく効果的に検出
することのできるＭＣの異常検出回路が得られる効果が
ある。According to a fourth aspect of the present invention, in the first aspect, the first and second MCs each include a toggle output terminal and a monitoring bit input terminal, and the first and second MCs have the same configuration. Each toggle output terminal is connected to each monitoring bit input terminal of each other MC, and the abnormality detection means monitors the state of the toggle signal from the toggle output terminal of each other MC. This is effective in obtaining an MC abnormality detection circuit that can effectively detect the above abnormality with a small hardware configuration without impairing reliability.
【０１０７】また、この発明の請求項５によれば、請求
項４において、異常検出手段は、バックグランドループ
により、トグル信号を第１の所定時間以上で状態変化さ
せる処理を行い、タイマ割り込み処理により第１の所定
時間以内に各他方のＭＣから出力されるトグル信号の状
態変化を監視するようにしたので、複数のＭＣの異常を
少ないハードウェア構成で信頼性を損なうことなく効果
的に検出することのできるＭＣの異常検出回路が得られ
る効果がある。According to a fifth aspect of the present invention, in the fourth aspect, the abnormality detecting means performs a process of changing a state of the toggle signal for a first predetermined time or more by a background loop, and performs a timer interrupt process. Monitors the change in the state of the toggle signal output from each of the other MCs within the first predetermined time, thereby effectively detecting abnormalities in a plurality of MCs with a small hardware configuration without impairing reliability. There is an effect that an abnormality detection circuit of the MC that can perform the operation can be obtained.
【０１０８】また、この発明の請求項６によれば、請求
項１から請求項５までのいずれかにおいて、異常検出手
段は、第１および第２のＭＣのセットアップ時間差を求
める時間差演算手段と、セットアップ時間差に基づいて
異常検出の誤動作を防止する誤動作防止手段とを含み、
誤動作防止手段は、第１および第２のＭＣのうちで速く
セットアップされるＭＣの異常検出動作を、セットアッ
プ時間差分だけ待たせることにより、セットアップ時間
差による異常検出の誤動作を防止したので、複数のＭＣ
の異常を少ないハードウェア構成で信頼性を損なうこと
なく効果的に検出することのできるＭＣの異常検出回路
が得られる効果がある。According to a sixth aspect of the present invention, in any one of the first to fifth aspects, the abnormality detecting means includes a time difference calculating means for determining a setup time difference between the first and second MCs, Malfunction prevention means for preventing malfunction of abnormality detection based on the setup time difference,
The malfunction prevention means prevents the malfunction of the malfunction detection due to the setup time difference by causing the malfunction detection operation of the fastest set-up MC among the first and second MCs to wait for the setup time difference.
This is effective in obtaining an MC abnormality detection circuit that can effectively detect the above abnormality with a small hardware configuration without impairing reliability.
【０１０９】また、この発明の請求項７によれば、請求
項１から請求項６までのいずれかにおいて、異常検出手
段は、各他方のＭＣのセットアップ起動時間に対応した
第２の所定時間で動作する起動監視タイマを含み、第１
および第２のＭＣのセットアップ処理の完了後に、各他
方のＭＣの出力信号の状態を監視し、第２の所定時間以
内に各他方のＭＣの出力信号の状態変化が発生しない場
合には、各他方のＭＣの起動失敗を検出するようにした
ので、複数のＭＣの異常を少ないハードウェア構成で信
頼性を損なうことなく効果的に検出することのできるＭ
Ｃの異常検出回路が得られる効果がある。According to a seventh aspect of the present invention, in any one of the first to sixth aspects, the abnormality detecting means is configured to execute the second predetermined time corresponding to the setup activation time of each other MC. A first timer including an operating start monitoring timer;
And after the completion of the setup processing of the second MC, the state of the output signal of each other MC is monitored. If the state of the output signal of each other MC does not change within the second predetermined time, Since the startup failure of the other MC is detected, the abnormality of the plurality of MCs can be effectively detected without impairing the reliability with a small hardware configuration.
There is an effect that a C abnormality detection circuit can be obtained.
【０１１０】また、この発明の請求項８によれば、請求
項１から請求項７までのいずれかにおいて、第１および
第２のＭＣに個別にクロック信号を入力する発振器を備
え、異常検出手段は、タイマ割り込みにより、クロック
信号の周期に対応した第３の所定時間以内に第１および
第２のＭＣの状態変化が発生したか否かを監視し、第３
の所定時間以内に状態変化が発生したときに発振器の異
常を検出するようにしたので、複数のＭＣの異常を少な
いハードウェア構成で信頼性を損なうことなく効果的に
検出することのできるＭＣの異常検出回路が得られる効
果がある。According to an eighth aspect of the present invention, in any one of the first to seventh aspects, an oscillator for individually inputting a clock signal to the first and second MCs is provided, and the abnormality detecting means is provided. Monitors whether or not the state change of the first and second MCs has occurred within a third predetermined time corresponding to the cycle of the clock signal due to a timer interrupt;
When a state change occurs within a predetermined period of time, an abnormality of the oscillator is detected, so that an abnormality of a plurality of MCs can be effectively detected with a small hardware configuration without deteriorating reliability. There is an effect that an abnormality detection circuit can be obtained.
【０１１１】また、この発明の請求項９によれば、請求
項１から請求項８までのいずれかにおいて、異常検出手
段は、各他方のＭＣの異常を検出したときに異常検出信
号を生成し、異常検出信号により、異常検出された各他
方のＭＣをリセットして、各他方のＭＣの処理状態を復
帰させるようにしたので、複数のＭＣの異常を少ないハ
ードウェア構成で信頼性を損なうことなく効果的に検出
することのできるＭＣの異常検出回路が得られる効果が
ある。According to the ninth aspect of the present invention, in any one of the first to eighth aspects, the abnormality detecting means generates an abnormality detection signal when detecting an abnormality of each of the other MCs. The abnormality detection signal resets each of the other MCs in which abnormality has been detected, and restores the processing state of each of the other MCs. Therefore, it is possible to reduce the abnormality of a plurality of MCs with a small hardware configuration, thereby impairing reliability. There is an effect that an abnormality detection circuit of the MC which can be effectively detected without any problem is obtained.
【図１】 この発明の実施の形態１を示すブロック構成
図である。FIG. 1 is a block diagram showing a first embodiment of the present invention.
【図２】 この発明の実施の形態１の動作を説明するた
めのタイミングチャートである。FIG. 2 is a timing chart for explaining the operation of the first embodiment of the present invention.
【図３】 この発明の実施の形態１の動作を示すフロー
チャートである。FIG. 3 is a flowchart showing the operation of the first embodiment of the present invention.
【図４】 この発明の実施の形態２の動作を示すフロー
チャートである。FIG. 4 is a flowchart showing the operation of the second embodiment of the present invention.
【図５】 この発明の実施の形態３を示すブロック構成
図である。FIG. 5 is a block diagram showing a third embodiment of the present invention.
【図６】 この発明の実施の形態３の動作を説明するた
めのタイミングチャートである。FIG. 6 is a timing chart for explaining the operation of the third embodiment of the present invention.
【図７】 この発明の実施の形態３の動作を示すフロー
チャートである。FIG. 7 is a flowchart showing the operation of the third embodiment of the present invention.
【図８】 この発明の実施の形態４の動作を示すフロー
チャートである。FIG. 8 is a flowchart showing an operation of the fourth embodiment of the present invention.
【図９】 この発明の実施の形態５の動作を示すフロー
チャートである。FIG. 9 is a flowchart showing the operation of the fifth embodiment of the present invention.
【図１０】 この発明の実施の形態５によるタイマ割り
込み動作を示すフローチャートである。FIG. 10 is a flowchart showing a timer interrupt operation according to a fifth embodiment of the present invention.
【図１１】 この発明の実施の形態６によるタイマ割り
込み動作を示すフローチャートである。FIG. 11 is a flowchart showing a timer interrupt operation according to a sixth embodiment of the present invention.
【図１２】 この発明の実施の形態７を示すブロック構
成図である。FIG. 12 is a block diagram showing a seventh embodiment of the present invention.
【図１３】 従来のＭＣの異常検出回路を示すブロック
構成図である。FIG. 13 is a block diagram showing a conventional MC abnormality detection circuit.
【図１４】 従来のＭＣの異常検出回路の動作を説明す
るためのタイミングチャートである。FIG. 14 is a timing chart for explaining an operation of a conventional MC abnormality detection circuit.
【図１５】 従来のＭＣの異常検出回路の動作を示すフ
ローチャートである。FIG. 15 is a flowchart showing the operation of a conventional MC abnormality detection circuit.
１ａ、１ｂ ＭＣ（マイクロコンピュータ）、２ａ、２
ｂ アドレスデコード回路、３ａ、３ｂ 論理積回路、
５ａ、５ｂ 発振器、６ ＦＦ（ＲＳフリップフロップ
回路）、１３ａ、１３ｂ 論理和回路、Ｅａ、Ｅｂ 異
常検出信号、Ｋａ、Ｋｂ クロック信号、Ｇａ、Ｇｂ、
Ｐ 出力信号、Ｑ 出力端子、Ｒ、ＲＳＴ リセット入
力端子、Ｓ セット入力端子、ＴＧａ、ＴＧｂ トグル
信号、１０１ セットアップするステップ、１３０Ａ〜
１３０Ｎ 処理手段、１４０推定待ち時間処理ステップ
（時間差演算手段）、１４４ 監視タイマをスタートさ
せるステップ（監視タイマ手段）、１４７ 所定時間以
内の状態変化を判定するステップ、１４８ 異常検出処
理ステップ、１５５ 状態変化を監視するステップ、１
８１ 第３の所定時間の経過判定ステップ。1a, 1b MC (microcomputer), 2a, 2
b address decode circuit, 3a, 3b logical product circuit,
5a, 5b oscillator, 6 FF (RS flip-flop circuit), 13a, 13b OR circuit, Ea, Eb abnormality detection signal, Ka, Kb clock signal, Ga, Gb,
P output signal, Q output terminal, R, RST reset input terminal, S set input terminal, TGa, TGb toggle signal, 101 setup steps, 130A-
130N processing means, 140 estimated waiting time processing step (time difference calculating means), 144 starting a monitoring timer (monitoring timer means), 147 determining a state change within a predetermined time, 148 abnormality detection processing step, 155 state change Monitoring 1
81 Elapse determination step for a third predetermined time.
Claims (9)
る第１および第２のマイクロコンピュータを備え、 前記第１および第２のマイクロコンピュータは、各他方
の出力信号に基づいて前記各他方のマイクロコンピュー
タの異常を検出する異常検出手段を含み、 前記異常検出手段は、 前記各他方のマイクロコンピュータの出力信号の状態を
監視するために第１の所定時間で動作する監視タイマ手
段と、 割り込みなどの状態変化が発生したときに実行する複数
の処理手段と、 前記状態変化が発生しない場合に実行するバックグラン
ドループとを有し、 前記各他方のマイクロコンピュータからの出力信号の状
態を監視して、前記第１の所定時間以内に前記各他方の
マイクロコンピュータの状態変化が発生しない場合に
は、前記バックグランドループにより異常検出処理を実
行することを特徴とするマイクロコンピュータの異常検
出回路。1. A microcomputer system comprising first and second microcomputers, wherein the first and second microcomputers detect abnormality of each of the other microcomputers based on output signals of the other one. An abnormality detection means for detecting, the abnormality detection means comprising: a monitoring timer means operating at a first predetermined time for monitoring a state of an output signal of each of the other microcomputers; and a state change such as an interrupt occurring. A plurality of processing means for executing when the state change does not occur, and a background loop for executing when the state change does not occur, and monitoring a state of an output signal from each of the other microcomputers, If the status of the other microcomputer does not change within a predetermined time, the background An abnormality detection circuit for a microcomputer, wherein the abnormality detection processing is executed by a loop.
信号によりセットされ、且つ、前記第２のマイクロコン
ピュータの出力信号によりリセットされるフリップフロ
ップを備え、 前記フリップフロップの出力信号は、前記第１および第
２のマイクロコンピュータに入力され、 前記異常検出手段は、前記フリップフロップの出力信号
に基づいて前記各他方のマイクロコンピュータの異常を
検出することを特徴とする請求項１に記載のマイクロコ
ンピュータの異常検出回路。2. A flip-flop which is set by an output signal of the first microcomputer and reset by an output signal of the second microcomputer, wherein the output signals of the flip-flop are the first and the second signals. 2. The microcomputer according to claim 1, wherein the abnormality is input to a second microcomputer, and wherein the abnormality detection unit detects an abnormality of each of the other microcomputers based on an output signal of the flip-flop. 3. Detection circuit.
変化が発生した場合には、前記フリップフロップの出力
状態を元に戻すための復帰信号を生成し、 前記第１の所定時間以内に前記フリップフロップの状態
変化が発生しない場合には、前記バックグランドループ
により異常検出処理を実行することを特徴とする請求項
２に記載のマイクロコンピュータの異常検出回路。3. When the state of the flip-flop changes within the first predetermined time, the abnormality detecting means generates a return signal for returning the output state of the flip-flop to an original state. 3. The abnormality detection circuit according to claim 2, wherein when the state of the flip-flop does not change within the first predetermined time, an abnormality detection process is performed by the background loop.
ータは、それぞれ、トグル出力端子および監視ビット入
力端子を備え、 前記第１および第２のマイクロコンピュータの各トグル
出力端子は、前記各他方のマイクロコンピュータの各監
視ビット入力端子に接続され、 前記異常検出手段は、前記各他方のマイクロコンピュー
タのトグル出力端子からのトグル信号の状態を監視する
ことを特徴とする請求項１に記載のマイクロコンピュー
タの異常検出回路。4. The first and second microcomputers each include a toggle output terminal and a monitoring bit input terminal, and each of the toggle output terminals of the first and second microcomputers includes the other microcomputer. 2. The microcomputer according to claim 1, wherein the abnormality detecting means is connected to each monitor bit input terminal of the computer, and monitors a state of a toggle signal from a toggle output terminal of each of the other microcomputers. Abnormality detection circuit.
記第１の所定時間以上で状態変化させる処理を行い、 タイマ割り込み処理により前記第１の所定時間以内に前
記各他方のマイクロコンピュータから出力されるトグル
信号の状態変化を監視することを特徴とする請求項４に
記載のマイクロコンピュータの異常検出回路。5. The abnormality detecting means performs a process of changing the state of the toggle signal for a time equal to or longer than the first predetermined time by the background loop, and performs a process of changing the state of the toggle signal within the first predetermined time by a timer interrupt process. The microcomputer according to claim 4, wherein a change in the state of the toggle signal output from the other microcomputer is monitored.
ップ時間差を求める時間差演算手段と、 前記セットアップ時間差に基づいて異常検出の誤動作を
防止する誤動作防止手段とを含み、 前記誤動作防止手段は、前記第１および第２のマイクロ
コンピュータのうちで速くセットアップされるマイクロ
コンピュータの異常検出動作を、前記セットアップ時間
差分だけ待たせることにより、前記セットアップ時間差
による異常検出の誤動作を防止したことを特徴とする請
求項１から請求項５までのいずれかに記載のマイクロコ
ンピュータの異常検出回路。6. The abnormality detection means includes: a time difference calculation means for calculating a setup time difference between the first and second microcomputers; and a malfunction prevention means for preventing malfunction of malfunction detection based on the setup time difference. The malfunction prevention means prevents malfunction of malfunction detection due to the setup time difference by causing the malfunction detection operation of the microcomputer that is quickly set up among the first and second microcomputers to wait for the setup time difference. 6. An abnormality detection circuit for a microcomputer according to claim 1, wherein said abnormality detection circuit performs a malfunction.
時間に対応した第２の所定時間で動作する起動監視タイ
マを含み、 前記第１および第２のマイクロコンピュータのセットア
ップ処理の完了後に、前記各他方のマイクロコンピュー
タの出力信号の状態を監視し、 前記第２の所定時間以内に各他方のマイクロコンピュー
タの出力信号の状態変化が発生しない場合には、各他方
のマイクロコンピュータの起動失敗を検出することを特
徴とする請求項１から請求項６までのいずれかに記載の
マイクロコンピュータの異常検出回路。7. The setup processing of the first and second microcomputers, wherein the abnormality detection means includes a startup monitoring timer that operates for a second predetermined time corresponding to a setup startup time of each of the other microcomputers. Monitoring the state of the output signal of each of the other microcomputers after completion of the step, and if the state of the output signal of each of the other microcomputers does not change within the second predetermined time, the other microcomputer 7. The abnormality detection circuit for a microcomputer according to claim 1, wherein the failure detection of the microcomputer is detected.
ータに個別にクロック信号を入力する発振器を備え、 前記異常検出手段は、 タイマ割り込みにより、前記クロック信号の周期に対応
した第３の所定時間以内に前記第１および第２のマイク
ロコンピュータの状態変化が発生したか否かを監視し、
前記第３の所定時間以内に状態変化が発生したときに前
記発振器の異常を検出することを特徴とする請求項１か
ら請求項７までのいずれかに記載のマイクロコンピュー
タの異常検出回路。8. An oscillator for individually inputting a clock signal to each of the first and second microcomputers, wherein the abnormality detecting means is configured to execute a timer interrupt within a third predetermined time corresponding to a cycle of the clock signal. Monitoring whether the state change of the first and second microcomputers has occurred,
8. The abnormality detection circuit according to claim 1, wherein an abnormality of the oscillator is detected when a state change occurs within the third predetermined time.
きに異常検出信号を生成し、 前記異常検出信号により、異常検出された前記各他方の
マイクロコンピュータをリセットして、前記各他方のマ
イクロコンピュータの処理状態を復帰させることを特徴
とする請求項１から請求項８までのいずれかに記載のマ
イクロコンピュータの異常検出回路。9. The abnormality detection means generates an abnormality detection signal when detecting an abnormality in each of the other microcomputers, and resets each of the other microcomputers in which abnormality has been detected by the abnormality detection signal. 9. The abnormality detecting circuit for a microcomputer according to claim 1, wherein the processing state of each of the other microcomputers is restored.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9224899A JPH1166020A (en) | 1997-08-21 | 1997-08-21 | Abnormality detection circuit for microcomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9224899A JPH1166020A (en) | 1997-08-21 | 1997-08-21 | Abnormality detection circuit for microcomputer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1166020A true JPH1166020A (en) | 1999-03-09 |
Family
ID=16820906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9224899A Pending JPH1166020A (en) | 1997-08-21 | 1997-08-21 | Abnormality detection circuit for microcomputer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1166020A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008011031A (en) * | 2006-06-28 | 2008-01-17 | Fujitsu Ltd | Radio base station device |
| JP2017107273A (en) * | 2015-12-07 | 2017-06-15 | 日立オートモティブシステムズ株式会社 | Electronic control device for vehicle |
| CN112905402A (en) * | 2021-03-25 | 2021-06-04 | 长春捷翼汽车零部件有限公司 | Pilot circuit simulation device and pilot circuit compatibility test method |
-
1997
- 1997-08-21 JP JP9224899A patent/JPH1166020A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008011031A (en) * | 2006-06-28 | 2008-01-17 | Fujitsu Ltd | Radio base station device |
| JP2017107273A (en) * | 2015-12-07 | 2017-06-15 | 日立オートモティブシステムズ株式会社 | Electronic control device for vehicle |
| CN112905402A (en) * | 2021-03-25 | 2021-06-04 | 长春捷翼汽车零部件有限公司 | Pilot circuit simulation device and pilot circuit compatibility test method |
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