JPH1154631A - 半導体デバイス及びその製造方法 - Google Patents
半導体デバイス及びその製造方法Info
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Abstract
イス、及びその製造方法を提供することである。 【解決手段】 400℃以下でポリイミド樹脂基板に受
動素子を形成する受動素子形成工程、400℃以下で上
記ポリイミド樹脂基板に能動素子を形成する能動素子形
成工程、及び400℃以下で上記ポリイミド樹脂基板に
配線層を形成する配線層形成工程を含んでいる半導体デ
バイスの製造方法。
Description
導体デバイス及びその製造方法に関する。
ている。これらの電子機器では、DRAM(Dynamic Ra
ndom Accesess Memory)等の半導体チップがプリント配
線基板に実装された状態で使用されている。
されたものである。従来は、基板に単結晶シリコンのウ
エハを用いる。以下にCMOS DRAMのプロセスフ
ローを参照にして、単結晶シリコンのウエハが用いられ
る理由を説明する。
RAMのプロセスフローを断面図で示すものである。C
MOSを形成するためには、基板上にP型領域とN型領
域とを形成する必要がある。図6(a)は、P-型の単
結晶シリコンウエハ80の所定の領域に、N型不純物を
注入して拡散させることで、シリコンウエハ80にP-
領域とN-領域81とを形成する工程を示すものであ
る。
間をSiO2膜で分離する分離領域82を形成する工程
を示すものである。尚、表面リークを防止するため、分
離領域82の下部にはボロンが注入されたP+チャンネ
ルストッパー83が形成されている。
MOSキャパシタ部を形成する。図6(c)は、MOS
キャパシタを形成する部分以外をレジスト84でマスク
し、MOSキャパシタ形成部に、最初P型不純物のボロ
ンをイオン注入してP+層85aを形成し、次にN型不
純物のヒ素をイオン注入してN+層85bを形成する工
程を示す。P+層85aとN+層85bからなるP+−N+
接合層は、後に形成するMOSキャパシタの容量を増加
させるものである。
形成について説明する。N+−P+層接合層85上にポリ
シリコン86を形成する工程を図7(a)に示す。従来
は、ポリシリコン層を700〜900℃の高温で積層す
る。半導体チップの基板に単結晶シリコンウエハが採用
される理由の1つは、このような高温に耐熱性を有する
からである。
タ部を形成する。図7(b)はトランジスタを形成する
領域にボロンB+をイオン注入してチャンネル層を形成
するチャンネルドープ工程を示すものである。尚、応答
の速いトランジスタを得るには優れたキャリア移動度の
チャンネル層が要求される。この要求を満たすには良質
のシリコン層が必要となる。このことが半導体チップを
単結晶シリコンウエハ上に形成する理由の1つである。
する。図7(c)は、トランジスタ領域の所定位置にゲ
ート電極を形成し、ソース、ドレイン領域を形成する工
程を示すものである。通常ゲート電極には、N+ポリシ
リコンを使用する。しかしながら配線としてのポリシリ
コン膜が高抵抗である場合は、ポリシリコン上に例えば
MoSixやWSiを積層させるポリサイド87を使用
する場合もある。ソース、ドレイン領域の形成にはSi
O288が積層されたポリサイド87をマスクとして、
N-領域81にP型不純物のボロンを、P-領域80にN
型不純物のヒ素をそれぞれイオン注入し、P+ソース・
ドレイン領域89、N+ソース領域・ドレイン領域90
を形成する。
る。次に各構成要素を電気的に接続する配線工程につい
て説明する。図8(a)は、回路要素が完成した基板に
リン92を含有するSiO2であるPSG(リンガラ
ス)を層間絶縁膜91として積層させ、電極を形成する
位置にコンタクトホール93を開孔する工程を示したも
のである。
ンとボロンを含有するSiO2であるBPSGを用いて
もよい。層間絶縁膜91を形成後、コンタクトホール9
3を開孔する前に、基板全体をリフローさせて層間絶縁
膜91を平坦化する。これは、層間絶縁膜91の段差に
よって層間絶縁膜91上の配線層が断線することを未然
に防止するためである。このリフローは、700〜90
0℃で実行される。半導体チップが単結晶シリコン基板
上に形成される理由の1つは、このような高温に耐熱性
を有するからである。
4を形成する工程を示すものである。電極の材料には、
Al又はAl−Si−Cu合金が用いられる。配線層を
形成後、チップ表面にはチップを保護するためのSiO
2膜又はSiN膜がパッシベーション膜として形成され
る(図示せず)。
た半導体チップは、プリント配線基板に実装される。チ
ップを高密度で実装することで電子機器の小型化を実現
する為、様々なチップ実装技術が提案されてきた。日経
エレクトロニクス 1996年6月3日号で開示された
半導体チップの実装技術の推移を図9に示す。
示される半導体チップ95の電極とリード線96とをワ
イヤボンデング97で接続して、パッケージするQFP
(Quad Flat Package),図9(c)で示される半導体
チップ95からテープ98で電極を引き出すTCP(Ta
pe Carrier Package)が提案されている。尚、図9
(a)は、図9(b)〜(e)に対応する縮尺である。
(d)で示されるベアチップ95を基板に直接実装し、
ワイヤ97で電極を取り出すCOB(Chip On Boar
d)、同様にベアチップを直接プリント配線基板に実装
する図9(e)で示されるフリップチップ実装が提案さ
れている。
プ実装について説明する。
ト配線基板71にフリップ実装させる工程を断面図で示
したものである。図10(a)で示されるように、ベア
チップ95の入出力パッド51にはバンプ52が形成さ
れている。バンプ52は半田又はAuで形成される。他
方プリント配線基板71にも基板パッド72が形成され
る。
フリップチップ実装されたベアチップ95を示すもので
ある。入出力パッド52及び基板パッド72は、バンプ
52と接続材料53を介して接続されている。接続材料
53には半田、導電性接着剤又は異方性導電膜が用いら
れる。また封止樹脂74によって、ベアチップ95のプ
リント配線基板71への固定が強化される。
プチップ実装には以下に説明する問題点がある。携帯用
の電子機器が人間の体にフィットする場合、電子機器に
用いられているプリント配線基板に外力が加えられ曲げ
られることがある。この場合、プリント配線基板上に形
成された半導体チップのシリコン基板は固くて、柔軟性
に欠けるので、プリント配線基板の曲げにシリコン基板
が対応できずに、チップと配線基板との接合部が破壊さ
れて動作不良を引き起こす。
基板上に半導体チップを形成するのが好ましい。当然こ
の半導体チップのプロセスは、係る柔軟性に優れた基板
の耐熱温度以下で実行されなくてはならない。
するには、チャンネル領域に移動度の優れたポリシリコ
ンを用いるのが好ましい。先に本願出願人は、平成8年
4月26日特許出願の特願平08−107360号で低
温レーザアニールでアモルファスシリコン膜を低温でポ
リシリコン膜化する方法を提案している。
バイス、及びその製造方法を提供することである。
イスは、受動素子、能動素子及び配線層を有する半導体
デバイスであって、上記受動素子、上記能動素子及び上
記配線層が樹脂基板に形成されたものであることを特徴
とする。
において上記樹脂基板が、ポリイミド樹脂基板、シリコ
ン樹脂基板又はテフロン樹脂基板であるのが好ましい。
子、能動素子及び配線層を有する積層体が、回路基板に
フリップチップ実装された半導体デバイスであって、上
記積層体が樹脂層に形成されていることを特徴とする。
において上記樹脂層がポリイミド樹脂層、シリコン樹脂
層又はテフロン樹脂層であるのが好ましい。
は、受動素子、能動素子及び配線層を有する半導体デバ
イスの製造方法であって、400℃以下でポリイミド樹
脂基板に上記受動素子を形成する受動素子形成工程、4
00℃以下で上記ポリイミド樹脂基板に上記能動素子を
形成する能動素子形成工程、及び400℃以下で上記ポ
リイミド樹脂基板に上記配線層を形成する配線層形成工
程を含んでいることを特徴とする。
は、受動素子、能動素子及び配線層を有する半導体デバ
イスの製造方法であって、200℃以下でテフロン樹脂
基板に上記受動素子を形成する受動素子形成工程、20
0℃以下で上記テフロン樹脂基板に上記能動素子を形成
する能動素子形成工程、及び200℃以下で上記テフロ
ン樹脂基板に上記配線層を形成する配線層形成工程を含
んでいることを特徴とする。
は、受動素子、能動素子及び配線層を有する半導体デバ
イスの製造方法であって、ガラス基板に樹脂層を形成す
る樹脂層形成工程、上記樹脂層に上記受動素子を形成す
る受動素子形成工程、上記樹脂層に上記能動素子を形成
する能動素子形成工程、上記樹脂層に上記配線層を形成
する配線層形成工程、上記受動素子、上記能動素子、上
記配線層及び上記樹脂層を有する積層体を回路基板にフ
リップチップ実装する実装工程、及び上記積層体から上
記ガラス基板を除去するガラス基板除去工程を含んでい
ることを特徴とする。
は、請求項7において上記樹脂層形成工程が上記ガラス
基板にポリイミド樹脂層を形成するものであり、上記受
動素子形成工程、上記能動素子形成工程及び上記配線層
形成工程が、400℃以下で行われるのが好ましい。
は、請求項7において上記樹脂層形成工程が上記ガラス
基板にテフロン樹脂層を形成するものであり、上記受動
素子形成工程、上記能動素子形成工程及び上記配線層形
成工程が、200℃以下で行われるのが好ましい。
は、請求項7〜9のいずれか1つにおいて上記ガラス基
板除去工程が、上記ガラス基板と上記樹脂層との接合面
にアルコール又は有機溶媒を吹き付け、上記ガラス基板
を上記樹脂層から剥離するものであるのが好ましい。
は、請求項7〜9のいずれか1つにおいて、上記ガラス
基板除去工程がHF水溶液で上記ガラス基板を溶解させ
るものであるのが好ましい。
は、請求項5〜11のいずれか1つにおいて、上記能動
素子形成工程が、アモルファスシリコン層を形成するア
モルファスシリコン層形成工程と、レーザアニールによ
って上記アモルファスシリコン層をポリシリコン層化さ
せる導電層形成工程とを含んでいるのが好ましい。
RAMの断面図を示すものである。本実施例に係るDR
AMは、シリコン樹脂基板、ポリイミド樹脂基板又はテ
フロン樹脂基板である樹脂基板10上にSiO2膜の絶
縁膜11を介して形成されたものである。
モリセル部1と周辺回路部2とからなる。メモリセル部
1は、トランジスタ部20、キャパシタ部30及びチッ
プ保護部60を含んでいる。トランジスタ部20とキャ
パシタ部30とは、金属配線50とビット線23とを介
して電気的に接続される。また、ビット線23とキャパ
シタ部30との間にはSiO2膜である層間絶縁膜40
が積層されている。
とワード線22とを含んでいる。チャンネル層21は、
アモルファスシリコン膜であり、P型不純物又はN型不
純物が注入されたソース領域、ドレイン領域を有する
(図示せず)。ワード線22は、トランジスタ部20に
おいてゲート電極に相当するものであり、シリコンによ
って形成される。ビット線23はシリコン又は金属が積
層されたものであり、金属配線50とチャンネル層21
とを電気的に接続する。
キャパシタ部30は、ストレージノード31、誘電体膜
32及びセルプレート33を含んでいる。ストレージノ
ード31、セルプレート33は、それぞれキャパシタ部
30の下方電極、上方電極に相当し、両電極ともシリコ
ン、Al、Cu又はNiを材料とするものである。誘電
体膜32は、上記両電極に狭持されるものであり、Ta
2O5又はBaSrTiO3で形成されている。
41を介してキャパシタ部30とトランジスタ部20と
を電気的に接続するAlの金属配線50が形成されてい
る。さらに、金属配線50上にはチップ保護部60が積
層されている。チップ保護部60は、SiO2膜又はS
iN膜であるパッシベーション膜61とポリイミド膜で
あるα線保護膜62とが積層されたものである。
ンネル層21、ワード線22、金属配線50、パッシベ
ーション膜61及びα線保護膜62が形成されている。
施例1は前述した実施の形態1に係るDRAMの製造方
法であり、図2及び図3は製造方法を示す断面図であ
る。
ポン社製のポリイミド基板、カプトンー100Hを用い
た。この基板は約400℃まで物理的特性がほとんど変
化しない。従って、DRAMの製造工程は400℃以下
で行えばよい。
器部2とに、プラズマCVD法でシリコン酸化膜SiO
2を絶縁膜11として積層させる。続いて、積層された
絶縁膜11をSOG(Spin on Glass)法で平坦化する。
絶縁膜11の積層方法は、基板10を400℃以上に加
熱せずにSiO2の積層が可能なものであればよく、光
CVD法又はHOMO CVD法を用いることもでき
る。
ランジスタ部を形成する為に、メモリセル部1と周辺機
器部2の絶縁膜11上にアモルファスシリコン膜である
チャンネル層21を形成する。チャンネル層21を形成
する方法は、前述した絶縁膜11の形成方法と同様にプ
ラズマCVD法、光CVD法又はHOMO CVD法と
いった400℃以下でアモルファスシリコン膜の積層が
可能な方法を用いる。図2(a)は、前述した絶縁膜1
1形成工程とチャンネル層21形成工程を示したもので
ある。
高速にするため、アモルファスシリコン膜をレーザアニ
ール法によって融解再結晶させ、ポリシリコン膜化させ
る。尚、上記方法で形成されたアモルファスシリコン膜
は、大量に水素を含んでいるので、いきなり高エネルギ
ー密度のレーザを照射すると、水素が突沸して膜自身を
破壊する恐れがある。従って、レーザアニール法は、膜
から水素を追い出す低エネルギー密度によるレーザ照射
と、膜を融解再結晶化する高エネルギー密度のレーザ照
射の2段階のレーザ照射を必要とする。
ーに保持して冷却しつつチャンネル層21側からレーザ
照射を行うものであり、さらにレーザ照射は局所的なも
のであるから、基板10が400℃以上に加熱されるこ
とはない。
性化した後、チャンネル層21上の所定の位置にポリシ
リコン膜をワード線22として形成する工程を図2
(b)に示す。ワード線22は、DRAMのトランジス
タ部20においてゲート電極に相当するものである。ワ
ード線22の形成手段は、400℃以下の温度でポリシ
リコン膜の形成可能な、プラズマCVD法、光CVD法
が用いられる。ワード線22は、周辺機器部2にも形成
される。ワード線22の形成に続いて、ワード線22を
マスクにして、チャンネル層21にP型不純物、又はN
型不純物を注入することでチャンネル層21にソース領
域、ドレイン領域を形成する(図示せず)。
ンネル層21、及びゲート電極に相当するワード線22
を形成したすることでトランジスタ部20が完成する。
図2(c)は、チャンネル層21に接続されたビット線
23を、ポリシリコン又は金属で形成する工程を示すも
のである。
て、キャパシタ部30を形成する工程を図3(a)に示
す。層間絶縁膜40は、SiO2膜であり、前述した別
の膜同様にプラズマCVD法等を用いて形成される。層
間絶縁膜40を形成後、プラズマCVD法によってポリ
シリコン膜を積層させて、キャパシタ部30の下方電極
に相当するストレージノード31及び上方電極に相当す
るセルプレート33を形成する。ストレージノード31
及びセルプレート33は、Al、Cu又はNiをスパッ
タして形成したものでもよい。ストレージノード31と
セルプレート33に狭持される誘電体32膜は、プラズ
マCVD法でTa2O5膜又はBaSrTiO3膜を積層
させて、形成する。尚、BaSrTiO3膜は、低温C
VD法で積層させることも可能である。トランジスタ部
20同様に、キャパシタ部30は400℃以下で形成さ
れる。
1を介して金属配線50を形成する工程を図3(b)に
示す。層絶縁層41の形成方法は、前記の層間絶縁膜4
0と同様である。層間絶縁膜41を形成後、CMP法
(Chemical Mechanical Polishing)で、層間絶縁膜4
1を平坦化し、平坦化された層間絶縁層41上にAlを
スパッタして、金属配線50を形成する。
によってSiO2膜又はSiN膜をパッシベーション膜
61として形成し、さらにパッシベーション膜61上に
α線防護膜62をポリイミドで形成する。前述した別の
膜と同様にパッシベーション膜61は400℃以下で積
層される。こうして、図1に示されるDRAMが完成す
る。
位置にバンプを形成した後、DRAMチップが形成され
ている基板10をダイシングし、DRAMチップを分離
する。ダイシングされたDRAMチップをプリント配線
基板にフリップチップ実装することで、柔構造のDRA
Mチップを得ることができる。
M社製のEAGLE−10を、光CVDには関西新技術
研究所製のLC−1800を用いた。
は、ビット配線を形成後にキャパシタ領域を形成するフ
ロー、即ちビット線層上にキャパシタ領域が形成された
構造であるが、本発明はこれに制限されることなくキャ
パシタ領域を形成後にビット線を形成するフロー、即ち
キャパシタ領域上にビット線層が形成される構造であっ
てもよい。
板に用いたが、シリコン樹脂基板、テフロン基板等を用
いてもよい。尚、テフロン基板を用いた場合は、前述し
たDRAMの製造工程を200℃以下で実施する必要が
ある。
成したが、本発明は基板上に形成する半導体チップをD
RAMに制限するものではなく、DRAM以外の半導体
チップを基板上に形成することもできる。
の実施例2に係るDRAMについて説明する。図4は、
本発明の実施例2に係るDRAMの断面図を示すもので
ある。
2上にポリイミド、シリコン樹脂又はテフロンからなる
樹脂層13を介して形成されたものである。
モリセル部1と周辺回路部2とからなる。メモリセル部
1は、トランジスタ部20、キャパシタ部30及びチッ
プ保護部60を含んでいる。トランジスタ部20とキャ
パシタ部30とは、金属配線50とビット線23とを介
して電気的に接続される。また、ビット線23とキャパ
シタ部30との間にはSiO2膜である層間絶縁膜40
が積層されている。
とワード線22とを含んでいる。チャンネル層21は、
アモルファスシリコン膜であり、P型不純物又はN型不
純物が注入されたソース領域、ドレイン領域を有する
(図示せず)。ワード線22は、トランジスタ部20に
おいてゲート電極に相当するものであり、シリコンによ
って形成される。ビット線23はシリコン又は金属が積
層されたものであり、金属配線50とチャンネル層21
とを電気的に接続する。
キャパシタ部30は、ストレージノード31、誘電体膜
32及びセルプレート33を含んでいる。ストレージノ
ード31及びセルプレート33は、それぞれキャパシタ
部30の下方電極、上方電極に相当し、両方ともシリコ
ン、Al、Cu又はNiを材料とするものである。誘電
体膜32は、上記両電極に狭持されるものであり、Ta
2O5又はBaSrTiO3で形成されている。
41を介してキャパシタ部30とトランジスタ部20と
を電気的に接続するAlの金属配線50が形成されてい
る。さらに、金属配線50上にはチップ保護部60が積
層されている。チップ保護部60は、SiO2膜又はS
iN膜であるパッシベーション膜61とポリイミド膜で
あるα線保護膜62とが積層されたものである。
ンネル層21、ワード線22、金属配線50、パッシベ
ーション膜61及びα線保護膜62が形成されている。
ついて説明する。最初に約0.5mmの厚さのガラス基
板12に約10μmのポリイミド膜13を形成する。ポ
リイミド膜13の形成には、真空雰囲気中でポリイミド
膜をローラーによってガラス基板に圧着する方法、ポリ
イミド膜をガラス基板に糊付けする方法、又はガラス基
板にポリイミド溶融液を塗布し、焼成させる方法等が用
いられる。
形成する工程からα線防護膜62を形成する工程に関し
ては、先に説明した実施例1に係るDRAMの製造方法
と同様である。
リント配線基板に実装する工程について説明する。図4
で示されるDRAMの所定の位置にAlを用いて、DR
AMベアチップから外部に電極を取り出す入出力パッド
を形成し、さらに入出力パッド上にAu又は半田でバン
プを形成する。ガラス基板13上のDRAMベアチップ
70に形成された入出力電極52とプリント配線基板7
1に形成された基板パッド72とが、バンプ52を介し
て接するフリップチップ実装する工程を図5(a)に示
す。
と基板パッド72とは接続材料73で接続され、さらに
DRAMベアチップ70は封止樹脂74によってプリン
ト配線基板71に固定される。接続材料73には半田、
導電性接着剤又は異方性導電膜が用いられる。
ド膜とガラス基板12との接合面に表面張力の低いアル
コール又は有機溶媒を吹きかけることでガラス基板12
をDRAMベアチップ70から剥離する。尚、ガラス基
板12を剥離する代わりにHF水溶液を用いて、ガラス
基板12を溶解し、除去してもよい。このことで柔構造
のDRAMチップを得ることができる。
イミド層を形成したが、シリコン樹脂層、テフロン樹脂
層等を形成してもよい。尚、テフロン樹脂層を形成した
場合は、前述したDRAMの製造工程を200℃以下で
実施する必要がある。
板上に形成されたものである。こうすることで半導体デ
バイスが柔軟な構造となり、曲面形状のプリント基板配
線に実装が可能になる。
1において、樹脂基板をポリイミド樹脂基板、シリコン
樹脂基板又はテフロン樹脂基板としたものである。こう
することで半導体デバイスが柔軟な構造となり、曲面形
状のプリント基板配線に実装が可能になる。
子、能動素子及び配線層を有する積層体が樹脂層上に形
成され、さらに回路基板上にフリップチップ実装された
ものである。このことで柔軟な構造の半導体デバイスを
得ることができる。
3において樹脂層をポリイミド層としたものである。こ
のことで柔軟な構造の半導体デバイスを得ることができ
る。
は、400℃以下でポリイミド樹脂基板上に受動素子、
能動素子又は配線層を形成するものである。このことで
柔軟な構造かつ曲面形状のプリント回路基板に実装可能
な半導体デバイスを従来よりも低温で製造することがで
きる。
は、200℃以下でテフロン樹脂基板上に受動素子、能
動素子又は配線層を形成するものである。このことで柔
軟な構造かつ曲面形状のプリント回路基板に実装可能な
半導体デバイスを従来よりも低温で製造することができ
る。
は、ガラス基板上の樹脂層に受動素子、能動素子及び配
線層を形成し、プリント回路基板にフリップチップ実装
し、ガラス基板を除去するものである。このことで柔軟
な構造の半導体デバイスを製造することができる。
は、請求項7においてガラス基板上のポリイミド樹脂層
に受動素子、能動素子及び配線層を400℃以下で形成
したものである。このことで柔軟な構造の半導体デバイ
スを製造することができる。
は、請求項7において、ガラス基板上のテフロン樹脂層
に受動素子、能動素子及び配線層を200℃以下で形成
したものである。このことで柔軟な構造の半導体デバイ
スを製造することができる。
法は、請求項7〜9のいずれか1つにおいて、アルコー
ル又は有機溶剤を用いてガラス基板と樹脂層とを剥離す
るものである。このことで容易に樹脂層からガラス基板
を除去することができる。
法は、請求項7〜9のいずれか1つにおいて、HF水溶
液を用いてガラス基板を溶解させるものである。このこ
とで容易に樹脂層からガラス基板を除去することができ
る。
法は、請求項5〜10のいずれか1つにおいて、アモル
ファスシリコン層を形成し、係るアモルファスシリコン
層をレーザアニールでポリシリコン層を形成するもので
ある。このことによって能動素子のチャンネル領域を活
性化することができる。
ものである。
1に係るDRAMの製造方法を示すものである。
DRAMの製造方法を示すものである。
である。
DRAMの製造方法を示すものである。
の製造方法を示すものである。
の製造方法を示すものである。
法を示すものである。
ある。
る。
板、 11 絶縁膜、12 ガラス基板、 13 樹脂
層、 20 トランジスタ部、 21 チャンネル層、
22 ワード線、 23 ビット線、 30 キャパ
シタ部、 31 ストレージノード、 32 誘電体
膜、 40 層絶縁膜、 41 層間絶縁膜、 50
金属配線、 51 入出力パッド、 52 バンプ、
61 パッシベーション膜、 62 α線保護膜、 7
0 DRAMベアチップ、 71プリント配線基板、
72 基板パッド、 73 接続材料、 74 封止樹
脂、 80 シリコンウエハ、 81 N-領域、 8
2 分離領域、 83チャンネルストッパー、 84
レジスト、 85a P+層、 85b N+層、 85
P+−N+層、 86 ポリシリコン、 87 ポリサ
イド、 88SiO2膜、 89 P+ソース・ドレイン
領域、 90 N+ソース・ドレイン領域、 91 P
SG層、 92 リン、93 コンタクトホール、 9
4 電極、 95 半導体チップ、 96 リード線、
97 ワイヤボンディング、98 テープ。
Claims (12)
- 【請求項1】 受動素子、能動素子及び配線層を有する
半導体デバイスであって、 上記受動素子、上記能動素子及び上記配線層が樹脂基板
に形成されたものであることを特徴とする半導体デバイ
ス。 - 【請求項2】 上記樹脂基板が、ポリイミド樹脂基板、
シリコン樹脂基板又はテフロン樹脂基板である請求項1
記載の半導体デバイス。 - 【請求項3】 受動素子、能動素子及び配線層を有する
積層体が、回路基板にフリップチップ実装された半導体
デバイスであって、 上記積層体が樹脂層に形成されていることを特徴とする
半導体デバイス。 - 【請求項4】 上記樹脂層がポリイミド樹脂層、シリコ
ン樹脂層又はテフロン樹脂層である請求項3記載の半導
体デバイス。 - 【請求項5】 受動素子、能動素子及び配線層を有する
半導体デバイスの製造方法であって、 400℃以下でポリイミド樹脂基板に上記受動素子を形
成する受動素子形成工程、 400℃以下で上記ポリイミド樹脂基板に上記能動素子
を形成する能動素子形成工程、 及び400℃以下で上記ポリイミド樹脂基板に上記配線
層を形成する配線層形成工程を含んでいることを特徴と
する半導体デバイスの製造方法。 - 【請求項6】 受動素子、能動素子及び配線層を有する
半導体デバイスの製造方法であって、 200℃以下でテフロン樹脂基板に上記受動素子を形成
する受動素子形成工程、 200℃以下で上記テフロン樹脂基板に上記能動素子を
形成する能動素子形成工程、 及び200℃以下で上記テフロン樹脂基板に上記配線層
を形成する配線層形成工程を含んでいることを特徴とす
る半導体デバイスの製造方法。 - 【請求項7】 受動素子、能動素子及び配線層を有する
半導体デバイスの製造方法であって、 ガラス基板に樹脂層を形成する樹脂層形成工程、 上記樹脂層に上記受動素子を形成する受動素子形成工
程、 上記樹脂層に上記能動素子を形成する能動素子形成工
程、 上記樹脂層に上記配線層を形成する配線層形成工程、 上記受動素子、上記能動素子、上記配線層及び上記樹脂
層を有する積層体を回路基板にフリップチップ実装する
実装工程、 及び上記積層体から上記ガラス基板を除去するガラス基
板除去工程を含んでいることを特徴とする半導体デバイ
スの製造方法。 - 【請求項8】 上記樹脂層形成工程が上記ガラス基板に
ポリイミド樹脂層を形成するものであり、 上記受動素子形成工程、上記能動素子形成工程及び上記
配線層形成工程が、400℃以下で行われるものである
請求項7記載の半導体デバイスの製造方法。 - 【請求項9】 上記樹脂層形成工程が上記ガラス基板に
テフロン樹脂層を形成するものであり、 上記受動素子形成工程、上記能動素子形成工程及び上記
配線層形成工程が、200℃以下で行われるものである
請求項7記載の半導体デバイスの製造方法。 - 【請求項10】 上記ガラス基板除去工程が、上記ガラ
ス基板と上記樹脂層との接合面にアルコール又は有機溶
媒を吹き付け、上記ガラス基板を上記樹脂層から剥離す
るものである請求項7〜9のいずれか1つに記載の半導
体デバイスの製造方法。 - 【請求項11】 上記ガラス基板除去工程がHF水溶液
で上記ガラス基板を溶解させるものである請求項7〜9
のいずれか1つに記載の半導体デバイスの製造方法。 - 【請求項12】 上記能動素子形成工程が、 アモルファスシリコン層を形成するアモルファスシリコ
ン層形成工程と、 レーザアニールによって上記アモルファスシリコン層を
ポリシリコン層化させる導電層形成工程とを含んでいる
請求項5〜11のいずれか1つに記載の半導体デバイス
の製造方法。
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JP21302897A JP4249809B2 (ja) | 1997-08-07 | 1997-08-07 | 半導体デバイスの製造方法 |
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---|---|---|---|---|
JP2009514244A (ja) * | 2005-11-01 | 2009-04-02 | エルジー・ケム・リミテッド | フレキシブル基板を備えた素子の製造方法及びこれによって製造されたフレキシブル基板を備えた素子 |
CN104942859A (zh) * | 2014-03-28 | 2015-09-30 | 三星钻石工业股份有限公司 | 树脂片的分断方法及分断装置 |
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