JPH1154505A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH1154505A JPH1154505A JP9220011A JP22001197A JPH1154505A JP H1154505 A JPH1154505 A JP H1154505A JP 9220011 A JP9220011 A JP 9220011A JP 22001197 A JP22001197 A JP 22001197A JP H1154505 A JPH1154505 A JP H1154505A
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- JP
- Japan
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- silicon nitride
- film
- nitride film
- gate
- plasma cvd
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- Pending
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- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 本発明は、プラズマＣＶＤ法によるシリコン
窒化膜の形成に制限を加えることなく、形成後のシリコ
ン窒化膜の水素含有量を低減することができる半導体装
置の製造方法を提供する。 【解決手段】 半導体基板（１、１１）表面を覆うパシ
ベーション膜及び／又は層間絶縁膜として使用するシリ
コン窒化膜（９、１９、２３）をプラズマＣＶＤ法によ
り形成する工程と、前記シリコン窒化膜を真空雰囲気中
で熱処理して水素含有量を減少させる工程とを備えるよ
うに、半導体装置の製造方法を構成する。
窒化膜の形成に制限を加えることなく、形成後のシリコ
ン窒化膜の水素含有量を低減することができる半導体装
置の製造方法を提供する。 【解決手段】 半導体基板（１、１１）表面を覆うパシ
ベーション膜及び／又は層間絶縁膜として使用するシリ
コン窒化膜（９、１９、２３）をプラズマＣＶＤ法によ
り形成する工程と、前記シリコン窒化膜を真空雰囲気中
で熱処理して水素含有量を減少させる工程とを備えるよ
うに、半導体装置の製造方法を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、プラズマＣＶＤ法
により形成されたシリコン窒化膜の水素含有量を低減す
る半導体装置の製造方法に関する。
により形成されたシリコン窒化膜の水素含有量を低減す
る半導体装置の製造方法に関する。
【０００２】
【従来の技術】シリコン窒化膜（Ｓｉ3Ｎ4）は水分やナ
トリウム（Ｎａ）の拡散防止機能、および放射線遮断機
能等に優れるため、シリコン（Ｓｉ）基板の半導体集積
回路（ＩＣ／ＬＳＩ）のパシベーション膜や層間絶縁膜
として使用される。このシリコン窒化膜はまた、シリコ
ン基板の選択酸化時マスクとしても使用される。
トリウム（Ｎａ）の拡散防止機能、および放射線遮断機
能等に優れるため、シリコン（Ｓｉ）基板の半導体集積
回路（ＩＣ／ＬＳＩ）のパシベーション膜や層間絶縁膜
として使用される。このシリコン窒化膜はまた、シリコ
ン基板の選択酸化時マスクとしても使用される。
【０００３】シリコン窒化膜は、熱ＣＶＤ、光ＣＶＤ、
プラズマＣＶＤ等、種々の方法で形成される。プラズマ
ＣＶＤ法により形成されるシリコン窒化膜（以下、他の
方法によるシリコン窒化膜と区別するためＰ−ＳｉＮと
呼ぶ）は、膜中に比較的多量の水素（Ｈ2）を含む。水
素含有量は成長条件に依存する。プラズマＣＶＤにより
形成されたシリコン窒化膜（Ｐ−ＳｉＮ）の組成は、厳
密にはＳｉ3Ｎ4ではなく、水素がＳｉ−Ｈ及びＮ−Ｈの
形でＳｉおよびＮに結合したＳｉｘＮｙ Ｈｚの形態を
とる。
プラズマＣＶＤ等、種々の方法で形成される。プラズマ
ＣＶＤ法により形成されるシリコン窒化膜（以下、他の
方法によるシリコン窒化膜と区別するためＰ−ＳｉＮと
呼ぶ）は、膜中に比較的多量の水素（Ｈ2）を含む。水
素含有量は成長条件に依存する。プラズマＣＶＤにより
形成されたシリコン窒化膜（Ｐ−ＳｉＮ）の組成は、厳
密にはＳｉ3Ｎ4ではなく、水素がＳｉ−Ｈ及びＮ−Ｈの
形でＳｉおよびＮに結合したＳｉｘＮｙ Ｈｚの形態を
とる。
【０００４】プラズマＣＶＤは、例えば低圧ＣＶＤの処
理温度（７００−８００℃）より低い処理温度（２５０
−３５０℃）でシリコン窒化膜を成長させることができ
る利点がある反面、水素含有量（２０−２５原子％）が
大きく、低圧ＣＶＤの水素含有量（４−８原子％）の数
倍に達する。
理温度（７００−８００℃）より低い処理温度（２５０
−３５０℃）でシリコン窒化膜を成長させることができ
る利点がある反面、水素含有量（２０−２５原子％）が
大きく、低圧ＣＶＤの水素含有量（４−８原子％）の数
倍に達する。
【０００５】シリコン窒化膜を使用したＭＯＳ型の半導
体装置では、窒化膜中から遊離した水素がゲート酸化膜
中へ入ると、電子トラップを形成し、デバイス特性の不
安定要因となる。シリコン窒化膜を使用したバイポーラ
型の半導体装置では、窒化膜中の水素がＳｉ基板に入る
と、電流増幅率ｈＦＥの変動要因になる。
体装置では、窒化膜中から遊離した水素がゲート酸化膜
中へ入ると、電子トラップを形成し、デバイス特性の不
安定要因となる。シリコン窒化膜を使用したバイポーラ
型の半導体装置では、窒化膜中の水素がＳｉ基板に入る
と、電流増幅率ｈＦＥの変動要因になる。
【０００６】プラズマＣＶＤで形成されるシリコン窒化
膜中の水素含有量を低減するために、（１）成長時のガ
スに酸素（Ｏ2）を添加してＳｉＯ2とＳｉ3Ｎ4が混合さ
れた窒化酸化膜とするか、（２）プラズマ発生の電源周
波数を低下させる方法が知られている。
膜中の水素含有量を低減するために、（１）成長時のガ
スに酸素（Ｏ2）を添加してＳｉＯ2とＳｉ3Ｎ4が混合さ
れた窒化酸化膜とするか、（２）プラズマ発生の電源周
波数を低下させる方法が知られている。
【０００７】
【発明が解決しようとする課題】上述した（１）の酸素
添加法、あるいは（２）の電源周波数低下法は、プラズ
マＣＶＤ工程に付加条件を付けるものであるため、シリ
コン窒化膜の成長を制御するプラズマＣＶＤ本来の条件
設定が制限される問題がある。この点が本発明で解決し
ようとする課題である。
添加法、あるいは（２）の電源周波数低下法は、プラズ
マＣＶＤ工程に付加条件を付けるものであるため、シリ
コン窒化膜の成長を制御するプラズマＣＶＤ本来の条件
設定が制限される問題がある。この点が本発明で解決し
ようとする課題である。
【０００８】本発明は、プラズマＣＶＤ法によるシリコ
ン窒化膜の形成に制限を加えることなく、形成後のシリ
コン窒化膜の水素含有量を低減することができる半導体
装置の製造方法を提供することを目的としている。
ン窒化膜の形成に制限を加えることなく、形成後のシリ
コン窒化膜の水素含有量を低減することができる半導体
装置の製造方法を提供することを目的としている。
【０００９】
【課題を解決するための手段】本発明の上記目的は、半
導体基板表面を覆うパシベーション膜及び／又は層間絶
縁膜として使用するシリコン窒化膜をプラズマＣＶＤ法
により形成する工程と、前記シリコン窒化膜を真空雰囲
気中で熱処理して水素含有量を減少させる工程とを備え
る半導体装置の製造方法で達成できる。
導体基板表面を覆うパシベーション膜及び／又は層間絶
縁膜として使用するシリコン窒化膜をプラズマＣＶＤ法
により形成する工程と、前記シリコン窒化膜を真空雰囲
気中で熱処理して水素含有量を減少させる工程とを備え
る半導体装置の製造方法で達成できる。
【００１０】シリコン窒化膜を形成するプラズマＣＶＤ
工程の後に、シリコン窒化膜の水素含有量を低減する工
程を設けると、プラズマＣＶＤ工程では、成長しようと
するシリコン窒化膜の膜厚、組成等のシリコン窒化膜に
係る条件だけを念頭においてプラズマＣＶＤを実行でき
る。後工程としての熱処理は、真空雰囲気中で行われ、
シリコン窒化膜中に含有される水素を効率よく脱離させ
る。この結果、水素とホットキャリアとの反応が低減さ
れ、素子特性の劣化が防止される。
工程の後に、シリコン窒化膜の水素含有量を低減する工
程を設けると、プラズマＣＶＤ工程では、成長しようと
するシリコン窒化膜の膜厚、組成等のシリコン窒化膜に
係る条件だけを念頭においてプラズマＣＶＤを実行でき
る。後工程としての熱処理は、真空雰囲気中で行われ、
シリコン窒化膜中に含有される水素を効率よく脱離させ
る。この結果、水素とホットキャリアとの反応が低減さ
れ、素子特性の劣化が防止される。
【００１１】
【発明の実施の形態】以下、図面に示した実施形態を参
照して、本発明を詳細に説明する。図１は本発明の第１
の実施形態を示すＭＯＳ型半導体装置の断面図である。
図中、１はｐ型シリコン（Ｓｉ）半導体基板、２および
３は基板１の表面に拡散形成されたｎ+型のソース領域
及びドレイン領域、４は基板１表面のチャネル領域の上
層を酸化して形成した薄いゲート酸化膜（ＳｉＯ2）、
５は基板１の表面を酸化した厚いフィールド酸化膜（Ｓ
ｉＯ2）、６はゲート酸化膜４上に積層されたゲート、
７はソース領域２に接触するソース電極、８はドレイン
領域３に接触するドレイン電極である。
照して、本発明を詳細に説明する。図１は本発明の第１
の実施形態を示すＭＯＳ型半導体装置の断面図である。
図中、１はｐ型シリコン（Ｓｉ）半導体基板、２および
３は基板１の表面に拡散形成されたｎ+型のソース領域
及びドレイン領域、４は基板１表面のチャネル領域の上
層を酸化して形成した薄いゲート酸化膜（ＳｉＯ2）、
５は基板１の表面を酸化した厚いフィールド酸化膜（Ｓ
ｉＯ2）、６はゲート酸化膜４上に積層されたゲート、
７はソース領域２に接触するソース電極、８はドレイン
領域３に接触するドレイン電極である。
【００１２】ゲート６、ソース電極７、ドレイン電極８
は、いずれもアルミニウム（Ａｌ）素材である。このう
ちゲート６は、ゲート電極はｐｏｌｙ−ｓｉも多用され
る。これらのＡｌ配線層６，７，８およびフィールド酸
化膜５の表面は、パシベーション用のシリコン窒化膜９
で覆われる。このシリコン窒化膜９はプラズマＣＶＤで
形成されたＰ−ＳｉＮであり、組成はＳｉｘＮｙＨｚで
ある。本発明では、このＰ−ＳｉＮ膜９を真空雰囲気中
で熱処理し、膜中の水素含有量を低減する。
は、いずれもアルミニウム（Ａｌ）素材である。このう
ちゲート６は、ゲート電極はｐｏｌｙ−ｓｉも多用され
る。これらのＡｌ配線層６，７，８およびフィールド酸
化膜５の表面は、パシベーション用のシリコン窒化膜９
で覆われる。このシリコン窒化膜９はプラズマＣＶＤで
形成されたＰ−ＳｉＮであり、組成はＳｉｘＮｙＨｚで
ある。本発明では、このＰ−ＳｉＮ膜９を真空雰囲気中
で熱処理し、膜中の水素含有量を低減する。
【００１３】図２は本発明の第２の実施形態を示すバイ
ポーラ型半導体装置の断面図である。図中、１１はｎ型
Ｓｉ半導体基板、１２はこの基板１１の表面に深く拡散
形成されたｐ型のベース領域、１３はこのベース領域１
２の表面に薄く拡散形成されたｎ+型のエミッタ領域、
１４はｎ型基板１１の表面に薄く拡散形成されたｎ+型
のコレクタ取り出し領域（コレクタ領域はｎ型基板１１
そのもの）、１５は基板１１の表面を酸化したフィール
ド酸化膜（ＳｉＯ2）、１６、１７、１８はＡｌ素材の
ベース、エミッタ、コレクタの各電極、１９は表面全体
を覆うパシベーション用のシリコン窒化膜である。
ポーラ型半導体装置の断面図である。図中、１１はｎ型
Ｓｉ半導体基板、１２はこの基板１１の表面に深く拡散
形成されたｐ型のベース領域、１３はこのベース領域１
２の表面に薄く拡散形成されたｎ+型のエミッタ領域、
１４はｎ型基板１１の表面に薄く拡散形成されたｎ+型
のコレクタ取り出し領域（コレクタ領域はｎ型基板１１
そのもの）、１５は基板１１の表面を酸化したフィール
ド酸化膜（ＳｉＯ2）、１６、１７、１８はＡｌ素材の
ベース、エミッタ、コレクタの各電極、１９は表面全体
を覆うパシベーション用のシリコン窒化膜である。
【００１４】このシリコン窒化膜１９はプラズマＣＶＤ
で形成されたＰ−ＳｉＮであり、組成はＳｉｘＮｙＨｚ
ある。本発明では、このＰ−ＳｉＮ膜１９を真空雰囲
気中で熱処理し、膜中の水素含有量を低減する。
で形成されたＰ−ＳｉＮであり、組成はＳｉｘＮｙＨｚ
ある。本発明では、このＰ−ＳｉＮ膜１９を真空雰囲
気中で熱処理し、膜中の水素含有量を低減する。
【００１５】図３は本発明の第３の実施形態を示す２層
配線式のバイポーラ型半導体装置の断面図である。図
中、１１はｎ型Ｓｉ半導体基板、１２はこの基板１１の
表面に深く拡散形成されたｐ型のベース領域、１３はこ
のベース領域１２の表面に薄く拡散形成されたｎ+型の
エミッタ領域、１４はｎ型基板１１の表面に薄く拡散形
成されたｎ+型のコレクタ取り出し領域（コレクタ領域
はｎ型基板１１そのもので、１５は基板１１の表面を酸
化したフィールド酸化膜（ＳｉＯ2）、１６、１７、１
８はＡｌ素材のベース、エミッタ、コレクタの各電極、
１９は層間絶縁用の第１層のシリコン窒化膜である。
配線式のバイポーラ型半導体装置の断面図である。図
中、１１はｎ型Ｓｉ半導体基板、１２はこの基板１１の
表面に深く拡散形成されたｐ型のベース領域、１３はこ
のベース領域１２の表面に薄く拡散形成されたｎ+型の
エミッタ領域、１４はｎ型基板１１の表面に薄く拡散形
成されたｎ+型のコレクタ取り出し領域（コレクタ領域
はｎ型基板１１そのもので、１５は基板１１の表面を酸
化したフィールド酸化膜（ＳｉＯ2）、１６、１７、１
８はＡｌ素材のベース、エミッタ、コレクタの各電極、
１９は層間絶縁用の第１層のシリコン窒化膜である。
【００１６】第１層のシリコン窒化膜１９上には第２層
のＡｌ配線層２０、２１、２２が形成され、更にその表
面全体がパシベーション用の第２層のシリコン窒化膜２
３で覆われる。シリコン窒化膜１９、２３は何れもプラ
ズマＣＶＤで形成されたＰ−ＳｉＮであり、組成はＳｉ
ｘＮｙＨｚである。本発明では、第１および第２層のＰ
−ＳｉＮ膜１９、２３を真空雰囲気中で熱処理し、膜中
の水素含有量を低減する。
のＡｌ配線層２０、２１、２２が形成され、更にその表
面全体がパシベーション用の第２層のシリコン窒化膜２
３で覆われる。シリコン窒化膜１９、２３は何れもプラ
ズマＣＶＤで形成されたＰ−ＳｉＮであり、組成はＳｉ
ｘＮｙＨｚである。本発明では、第１および第２層のＰ
−ＳｉＮ膜１９、２３を真空雰囲気中で熱処理し、膜中
の水素含有量を低減する。
【００１７】［実施例１］図１〜図３に示した半導体装
置のＰ−ＳｉＮ膜９、１９、２３は処理温度（４００
℃）、処理時間（２３０ｓｅｃ）のプラズマＣＶＤで膜
厚（６５００Å）に形成し、その後、真空度（２×１０
-5Ｔｏｒｒ）、処理温度（３５０℃）、処理時間（３０
ｓｅｃ）の条件で真空熱処理した。
置のＰ−ＳｉＮ膜９、１９、２３は処理温度（４００
℃）、処理時間（２３０ｓｅｃ）のプラズマＣＶＤで膜
厚（６５００Å）に形成し、その後、真空度（２×１０
-5Ｔｏｒｒ）、処理温度（３５０℃）、処理時間（３０
ｓｅｃ）の条件で真空熱処理した。
【００１８】
【発明の効果】以上述べたように本発明によれば、プラ
ズマＣＶＤ法によるシリコン窒化膜の形成に制限を加え
ることなく、形成後のシリコン窒化膜の水素含有量を低
減することができる半導体装置の製造方法を提供するこ
とができる。
ズマＣＶＤ法によるシリコン窒化膜の形成に制限を加え
ることなく、形成後のシリコン窒化膜の水素含有量を低
減することができる半導体装置の製造方法を提供するこ
とができる。
【図１】本発明の第１の実施形態を示すＭＯＳ型半導体
装置の断面図である。
装置の断面図である。
【図２】本発明の第２の実施形態を示すバイポーラ型半
導体装置の断面図である。
導体装置の断面図である。
【図３】本発明の第３の実施形態を示す２層配線式のバ
イポーラ型半導体装置の断面図である。
イポーラ型半導体装置の断面図である。
１，１１ Ｓｉ半導体基板 ２ ソース領域 ３ ドレイン領域 ４ ゲート酸化膜 ５，１５ フィールド酸化膜 ６ ゲート ７ ソース電極 ８ ドレイン電極 ９，１９，２３ シリコン窒化膜（Ｐ−ＳｉＮ） １２ ベース領域 １３ エミッタ領域 １４ コレクタ取り出し領域 １６ ベース電極 １７ エミッタ電極 １８ コレクタ電極 ２０，２１，２２ 第２層のＡｌ配線層
Claims (1)
- 【請求項１】 半導体基板表面を覆うパシベーション膜
及び／又は層間絶縁膜として使用するシリコン窒化膜を
プラズマＣＶＤ法により形成する工程と、 前記シリコン窒化膜を真空雰囲気中で熱処理して水素含
有量を減少させる工程とを備えることを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9220011A JPH1154505A (ja) | 1997-07-30 | 1997-07-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9220011A JPH1154505A (ja) | 1997-07-30 | 1997-07-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1154505A true JPH1154505A (ja) | 1999-02-26 |
Family
ID=16744541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9220011A Pending JPH1154505A (ja) | 1997-07-30 | 1997-07-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1154505A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007194394A (ja) * | 2006-01-19 | 2007-08-02 | Renesas Technology Corp | 半導体装置の製造方法 |
-
1997
- 1997-07-30 JP JP9220011A patent/JPH1154505A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007194394A (ja) * | 2006-01-19 | 2007-08-02 | Renesas Technology Corp | 半導体装置の製造方法 |
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