JPH1154505A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH1154505A JPH1154505A JP9220011A JP22001197A JPH1154505A JP H1154505 A JPH1154505 A JP H1154505A JP 9220011 A JP9220011 A JP 9220011A JP 22001197 A JP22001197 A JP 22001197A JP H1154505 A JPH1154505 A JP H1154505A
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- JP
- Japan
- Prior art keywords
- silicon nitride
- film
- nitride film
- gate
- plasma cvd
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- Pending
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- Bipolar Transistors (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 本発明は、プラズマCVD法によるシリコン
窒化膜の形成に制限を加えることなく、形成後のシリコ
ン窒化膜の水素含有量を低減することができる半導体装
置の製造方法を提供する。 【解決手段】 半導体基板(1、11)表面を覆うパシ
ベーション膜及び/又は層間絶縁膜として使用するシリ
コン窒化膜(9、19、23)をプラズマCVD法によ
り形成する工程と、前記シリコン窒化膜を真空雰囲気中
で熱処理して水素含有量を減少させる工程とを備えるよ
うに、半導体装置の製造方法を構成する。
窒化膜の形成に制限を加えることなく、形成後のシリコ
ン窒化膜の水素含有量を低減することができる半導体装
置の製造方法を提供する。 【解決手段】 半導体基板(1、11)表面を覆うパシ
ベーション膜及び/又は層間絶縁膜として使用するシリ
コン窒化膜(9、19、23)をプラズマCVD法によ
り形成する工程と、前記シリコン窒化膜を真空雰囲気中
で熱処理して水素含有量を減少させる工程とを備えるよ
うに、半導体装置の製造方法を構成する。
Description
【0001】
【発明の属する技術分野】本発明は、プラズマCVD法
により形成されたシリコン窒化膜の水素含有量を低減す
る半導体装置の製造方法に関する。
により形成されたシリコン窒化膜の水素含有量を低減す
る半導体装置の製造方法に関する。
【0002】
【従来の技術】シリコン窒化膜(Si3N4)は水分やナ
トリウム(Na)の拡散防止機能、および放射線遮断機
能等に優れるため、シリコン(Si)基板の半導体集積
回路(IC/LSI)のパシベーション膜や層間絶縁膜
として使用される。このシリコン窒化膜はまた、シリコ
ン基板の選択酸化時マスクとしても使用される。
トリウム(Na)の拡散防止機能、および放射線遮断機
能等に優れるため、シリコン(Si)基板の半導体集積
回路(IC/LSI)のパシベーション膜や層間絶縁膜
として使用される。このシリコン窒化膜はまた、シリコ
ン基板の選択酸化時マスクとしても使用される。
【0003】シリコン窒化膜は、熱CVD、光CVD、
プラズマCVD等、種々の方法で形成される。プラズマ
CVD法により形成されるシリコン窒化膜(以下、他の
方法によるシリコン窒化膜と区別するためP−SiNと
呼ぶ)は、膜中に比較的多量の水素(H2)を含む。水
素含有量は成長条件に依存する。プラズマCVDにより
形成されたシリコン窒化膜(P−SiN)の組成は、厳
密にはSi3N4ではなく、水素がSi−H及びN−Hの
形でSiおよびNに結合したSixNy Hzの形態を
とる。
プラズマCVD等、種々の方法で形成される。プラズマ
CVD法により形成されるシリコン窒化膜(以下、他の
方法によるシリコン窒化膜と区別するためP−SiNと
呼ぶ)は、膜中に比較的多量の水素(H2)を含む。水
素含有量は成長条件に依存する。プラズマCVDにより
形成されたシリコン窒化膜(P−SiN)の組成は、厳
密にはSi3N4ではなく、水素がSi−H及びN−Hの
形でSiおよびNに結合したSixNy Hzの形態を
とる。
【0004】プラズマCVDは、例えば低圧CVDの処
理温度(700−800℃)より低い処理温度(250
−350℃)でシリコン窒化膜を成長させることができ
る利点がある反面、水素含有量(20−25原子%)が
大きく、低圧CVDの水素含有量(4−8原子%)の数
倍に達する。
理温度(700−800℃)より低い処理温度(250
−350℃)でシリコン窒化膜を成長させることができ
る利点がある反面、水素含有量(20−25原子%)が
大きく、低圧CVDの水素含有量(4−8原子%)の数
倍に達する。
【0005】シリコン窒化膜を使用したMOS型の半導
体装置では、窒化膜中から遊離した水素がゲート酸化膜
中へ入ると、電子トラップを形成し、デバイス特性の不
安定要因となる。シリコン窒化膜を使用したバイポーラ
型の半導体装置では、窒化膜中の水素がSi基板に入る
と、電流増幅率hFEの変動要因になる。
体装置では、窒化膜中から遊離した水素がゲート酸化膜
中へ入ると、電子トラップを形成し、デバイス特性の不
安定要因となる。シリコン窒化膜を使用したバイポーラ
型の半導体装置では、窒化膜中の水素がSi基板に入る
と、電流増幅率hFEの変動要因になる。
【0006】プラズマCVDで形成されるシリコン窒化
膜中の水素含有量を低減するために、(1)成長時のガ
スに酸素(O2)を添加してSiO2とSi3N4が混合さ
れた窒化酸化膜とするか、(2)プラズマ発生の電源周
波数を低下させる方法が知られている。
膜中の水素含有量を低減するために、(1)成長時のガ
スに酸素(O2)を添加してSiO2とSi3N4が混合さ
れた窒化酸化膜とするか、(2)プラズマ発生の電源周
波数を低下させる方法が知られている。
【0007】
【発明が解決しようとする課題】上述した(1)の酸素
添加法、あるいは(2)の電源周波数低下法は、プラズ
マCVD工程に付加条件を付けるものであるため、シリ
コン窒化膜の成長を制御するプラズマCVD本来の条件
設定が制限される問題がある。この点が本発明で解決し
ようとする課題である。
添加法、あるいは(2)の電源周波数低下法は、プラズ
マCVD工程に付加条件を付けるものであるため、シリ
コン窒化膜の成長を制御するプラズマCVD本来の条件
設定が制限される問題がある。この点が本発明で解決し
ようとする課題である。
【0008】本発明は、プラズマCVD法によるシリコ
ン窒化膜の形成に制限を加えることなく、形成後のシリ
コン窒化膜の水素含有量を低減することができる半導体
装置の製造方法を提供することを目的としている。
ン窒化膜の形成に制限を加えることなく、形成後のシリ
コン窒化膜の水素含有量を低減することができる半導体
装置の製造方法を提供することを目的としている。
【0009】
【課題を解決するための手段】本発明の上記目的は、半
導体基板表面を覆うパシベーション膜及び/又は層間絶
縁膜として使用するシリコン窒化膜をプラズマCVD法
により形成する工程と、前記シリコン窒化膜を真空雰囲
気中で熱処理して水素含有量を減少させる工程とを備え
る半導体装置の製造方法で達成できる。
導体基板表面を覆うパシベーション膜及び/又は層間絶
縁膜として使用するシリコン窒化膜をプラズマCVD法
により形成する工程と、前記シリコン窒化膜を真空雰囲
気中で熱処理して水素含有量を減少させる工程とを備え
る半導体装置の製造方法で達成できる。
【0010】シリコン窒化膜を形成するプラズマCVD
工程の後に、シリコン窒化膜の水素含有量を低減する工
程を設けると、プラズマCVD工程では、成長しようと
するシリコン窒化膜の膜厚、組成等のシリコン窒化膜に
係る条件だけを念頭においてプラズマCVDを実行でき
る。後工程としての熱処理は、真空雰囲気中で行われ、
シリコン窒化膜中に含有される水素を効率よく脱離させ
る。この結果、水素とホットキャリアとの反応が低減さ
れ、素子特性の劣化が防止される。
工程の後に、シリコン窒化膜の水素含有量を低減する工
程を設けると、プラズマCVD工程では、成長しようと
するシリコン窒化膜の膜厚、組成等のシリコン窒化膜に
係る条件だけを念頭においてプラズマCVDを実行でき
る。後工程としての熱処理は、真空雰囲気中で行われ、
シリコン窒化膜中に含有される水素を効率よく脱離させ
る。この結果、水素とホットキャリアとの反応が低減さ
れ、素子特性の劣化が防止される。
【0011】
【発明の実施の形態】以下、図面に示した実施形態を参
照して、本発明を詳細に説明する。図1は本発明の第1
の実施形態を示すMOS型半導体装置の断面図である。
図中、1はp型シリコン(Si)半導体基板、2および
3は基板1の表面に拡散形成されたn+型のソース領域
及びドレイン領域、4は基板1表面のチャネル領域の上
層を酸化して形成した薄いゲート酸化膜(SiO2)、
5は基板1の表面を酸化した厚いフィールド酸化膜(S
iO2)、6はゲート酸化膜4上に積層されたゲート、
7はソース領域2に接触するソース電極、8はドレイン
領域3に接触するドレイン電極である。
照して、本発明を詳細に説明する。図1は本発明の第1
の実施形態を示すMOS型半導体装置の断面図である。
図中、1はp型シリコン(Si)半導体基板、2および
3は基板1の表面に拡散形成されたn+型のソース領域
及びドレイン領域、4は基板1表面のチャネル領域の上
層を酸化して形成した薄いゲート酸化膜(SiO2)、
5は基板1の表面を酸化した厚いフィールド酸化膜(S
iO2)、6はゲート酸化膜4上に積層されたゲート、
7はソース領域2に接触するソース電極、8はドレイン
領域3に接触するドレイン電極である。
【0012】ゲート6、ソース電極7、ドレイン電極8
は、いずれもアルミニウム(Al)素材である。このう
ちゲート6は、ゲート電極はpoly−siも多用され
る。これらのAl配線層6,7,8およびフィールド酸
化膜5の表面は、パシベーション用のシリコン窒化膜9
で覆われる。このシリコン窒化膜9はプラズマCVDで
形成されたP−SiNであり、組成はSixNyHzで
ある。本発明では、このP−SiN膜9を真空雰囲気中
で熱処理し、膜中の水素含有量を低減する。
は、いずれもアルミニウム(Al)素材である。このう
ちゲート6は、ゲート電極はpoly−siも多用され
る。これらのAl配線層6,7,8およびフィールド酸
化膜5の表面は、パシベーション用のシリコン窒化膜9
で覆われる。このシリコン窒化膜9はプラズマCVDで
形成されたP−SiNであり、組成はSixNyHzで
ある。本発明では、このP−SiN膜9を真空雰囲気中
で熱処理し、膜中の水素含有量を低減する。
【0013】図2は本発明の第2の実施形態を示すバイ
ポーラ型半導体装置の断面図である。図中、11はn型
Si半導体基板、12はこの基板11の表面に深く拡散
形成されたp型のベース領域、13はこのベース領域1
2の表面に薄く拡散形成されたn+型のエミッタ領域、
14はn型基板11の表面に薄く拡散形成されたn+型
のコレクタ取り出し領域(コレクタ領域はn型基板11
そのもの)、15は基板11の表面を酸化したフィール
ド酸化膜(SiO2)、16、17、18はAl素材の
ベース、エミッタ、コレクタの各電極、19は表面全体
を覆うパシベーション用のシリコン窒化膜である。
ポーラ型半導体装置の断面図である。図中、11はn型
Si半導体基板、12はこの基板11の表面に深く拡散
形成されたp型のベース領域、13はこのベース領域1
2の表面に薄く拡散形成されたn+型のエミッタ領域、
14はn型基板11の表面に薄く拡散形成されたn+型
のコレクタ取り出し領域(コレクタ領域はn型基板11
そのもの)、15は基板11の表面を酸化したフィール
ド酸化膜(SiO2)、16、17、18はAl素材の
ベース、エミッタ、コレクタの各電極、19は表面全体
を覆うパシベーション用のシリコン窒化膜である。
【0014】このシリコン窒化膜19はプラズマCVD
で形成されたP−SiNであり、組成はSixNyHz
ある。本発明では、このP−SiN膜19を真空雰囲
気中で熱処理し、膜中の水素含有量を低減する。
で形成されたP−SiNであり、組成はSixNyHz
ある。本発明では、このP−SiN膜19を真空雰囲
気中で熱処理し、膜中の水素含有量を低減する。
【0015】図3は本発明の第3の実施形態を示す2層
配線式のバイポーラ型半導体装置の断面図である。図
中、11はn型Si半導体基板、12はこの基板11の
表面に深く拡散形成されたp型のベース領域、13はこ
のベース領域12の表面に薄く拡散形成されたn+型の
エミッタ領域、14はn型基板11の表面に薄く拡散形
成されたn+型のコレクタ取り出し領域(コレクタ領域
はn型基板11そのもので、15は基板11の表面を酸
化したフィールド酸化膜(SiO2)、16、17、1
8はAl素材のベース、エミッタ、コレクタの各電極、
19は層間絶縁用の第1層のシリコン窒化膜である。
配線式のバイポーラ型半導体装置の断面図である。図
中、11はn型Si半導体基板、12はこの基板11の
表面に深く拡散形成されたp型のベース領域、13はこ
のベース領域12の表面に薄く拡散形成されたn+型の
エミッタ領域、14はn型基板11の表面に薄く拡散形
成されたn+型のコレクタ取り出し領域(コレクタ領域
はn型基板11そのもので、15は基板11の表面を酸
化したフィールド酸化膜(SiO2)、16、17、1
8はAl素材のベース、エミッタ、コレクタの各電極、
19は層間絶縁用の第1層のシリコン窒化膜である。
【0016】第1層のシリコン窒化膜19上には第2層
のAl配線層20、21、22が形成され、更にその表
面全体がパシベーション用の第2層のシリコン窒化膜2
3で覆われる。シリコン窒化膜19、23は何れもプラ
ズマCVDで形成されたP−SiNであり、組成はSi
xNyHzである。本発明では、第1および第2層のP
−SiN膜19、23を真空雰囲気中で熱処理し、膜中
の水素含有量を低減する。
のAl配線層20、21、22が形成され、更にその表
面全体がパシベーション用の第2層のシリコン窒化膜2
3で覆われる。シリコン窒化膜19、23は何れもプラ
ズマCVDで形成されたP−SiNであり、組成はSi
xNyHzである。本発明では、第1および第2層のP
−SiN膜19、23を真空雰囲気中で熱処理し、膜中
の水素含有量を低減する。
【0017】[実施例1]図1〜図3に示した半導体装
置のP−SiN膜9、19、23は処理温度(400
℃)、処理時間(230sec)のプラズマCVDで膜
厚(6500Å)に形成し、その後、真空度(2×10
-5Torr)、処理温度(350℃)、処理時間(30
sec)の条件で真空熱処理した。
置のP−SiN膜9、19、23は処理温度(400
℃)、処理時間(230sec)のプラズマCVDで膜
厚(6500Å)に形成し、その後、真空度(2×10
-5Torr)、処理温度(350℃)、処理時間(30
sec)の条件で真空熱処理した。
【0018】
【発明の効果】以上述べたように本発明によれば、プラ
ズマCVD法によるシリコン窒化膜の形成に制限を加え
ることなく、形成後のシリコン窒化膜の水素含有量を低
減することができる半導体装置の製造方法を提供するこ
とができる。
ズマCVD法によるシリコン窒化膜の形成に制限を加え
ることなく、形成後のシリコン窒化膜の水素含有量を低
減することができる半導体装置の製造方法を提供するこ
とができる。
【図1】本発明の第1の実施形態を示すMOS型半導体
装置の断面図である。
装置の断面図である。
【図2】本発明の第2の実施形態を示すバイポーラ型半
導体装置の断面図である。
導体装置の断面図である。
【図3】本発明の第3の実施形態を示す2層配線式のバ
イポーラ型半導体装置の断面図である。
イポーラ型半導体装置の断面図である。
1,11 Si半導体基板 2 ソース領域 3 ドレイン領域 4 ゲート酸化膜 5,15 フィールド酸化膜 6 ゲート 7 ソース電極 8 ドレイン電極 9,19,23 シリコン窒化膜(P−SiN) 12 ベース領域 13 エミッタ領域 14 コレクタ取り出し領域 16 ベース電極 17 エミッタ電極 18 コレクタ電極 20,21,22 第2層のAl配線層
Claims (1)
- 【請求項1】 半導体基板表面を覆うパシベーション膜
及び/又は層間絶縁膜として使用するシリコン窒化膜を
プラズマCVD法により形成する工程と、 前記シリコン窒化膜を真空雰囲気中で熱処理して水素含
有量を減少させる工程とを備えることを特徴とする半導
体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9220011A JPH1154505A (ja) | 1997-07-30 | 1997-07-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9220011A JPH1154505A (ja) | 1997-07-30 | 1997-07-30 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1154505A true JPH1154505A (ja) | 1999-02-26 |
Family
ID=16744541
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9220011A Pending JPH1154505A (ja) | 1997-07-30 | 1997-07-30 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1154505A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007194394A (ja) * | 2006-01-19 | 2007-08-02 | Renesas Technology Corp | 半導体装置の製造方法 |
-
1997
- 1997-07-30 JP JP9220011A patent/JPH1154505A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007194394A (ja) * | 2006-01-19 | 2007-08-02 | Renesas Technology Corp | 半導体装置の製造方法 |
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