JPH1153888A - Memory cell and its layout structure - Google Patents
Memory cell and its layout structureInfo
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- JPH1153888A JPH1153888A JP9209040A JP20904097A JPH1153888A JP H1153888 A JPH1153888 A JP H1153888A JP 9209040 A JP9209040 A JP 9209040A JP 20904097 A JP20904097 A JP 20904097A JP H1153888 A JPH1153888 A JP H1153888A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体のメモリセ
ルおよびそのレイアウト構造に係わり、特にASICな
どのチップに内蔵されたRAMのメモリセルおよびその
レイアウト構造に関する。The present invention relates to a semiconductor memory cell and its layout structure, and more particularly to a RAM memory cell built in a chip such as an ASIC and its layout structure.
【0002】[0002]
【従来の技術】半導体装置に内蔵されるメモリ回路にお
いて、このメモリ回路の自動テストを行う場合や、信号
処理回路の信号データ格納用にメモリを用いる場合に
は、半導体装置への電源投入後にメモリ回路の初期化が
必要である。従来この種のメモリ回路を初期化するため
の一例が特開昭61−214198号公報に記載されて
いる。同公報記載の動作説明用フローチャートを参照す
ると、初期化プログラムの実行命令を行う処理ステップ
102と、初期化開始(0番地)を実行する処理ステッ
プ103と、アドレスインクリメントを実行する処理ス
テップ104と、この初期化処理が0番地から最終番地
まで終了したか否かを判断する最終番地判定処理ステッ
プ105とを有する。2. Description of the Related Art In a memory circuit built in a semiconductor device, when an automatic test of the memory circuit is performed or a memory is used for storing signal data of a signal processing circuit, the memory is turned on after the power supply to the semiconductor device is turned on. Circuit initialization is required. Conventionally, an example for initializing this type of memory circuit is described in JP-A-61-214198. Referring to the flowchart for explaining the operation described in the publication, a processing step 102 for executing an execution instruction of an initialization program, a processing step 103 for performing initialization start (address 0), a processing step 104 for performing address increment, and A final address determination processing step 105 for determining whether or not the initialization processing has been completed from address 0 to the final address.
【0003】この初期化処理は、メモリのアドレスが最
終番地を示すまでインクリメントを繰り返し、全てのア
ドレス分のサイクル時間経過後メモリセルの初期化が完
了するというものである。例えば、256ワードのメモ
リでは書き込みサイクルの256倍時間で初期化が完了
する。In this initialization processing, the increment is repeated until the address of the memory indicates the final address, and the initialization of the memory cell is completed after the lapse of the cycle time for all the addresses. For example, in a 256-word memory, initialization is completed in 256 times the writing cycle.
【0004】また初期化用の回路構成を用いて初期化す
る技術の一例が特開平1―303695公報に記載され
ている。同公報記載の初期化回路の構成を示した図8を
参照すると、複数ビットのアドレス信号が供給される第
1のアドレスデコード回路107および108と、この
第1のアドレスデコード回路107の出力および初期化
信号111を入力とするOR回路109と、第2のアド
レスデコード回路108の出力および初期化信号111
を入力とするOR回路110とを備え、OR回路109
および110の出力信号としてアドレスデコード信号1
12が得られる構成である。An example of a technique for performing initialization using a circuit configuration for initialization is described in Japanese Patent Application Laid-Open No. 1-303695. Referring to FIG. 8 showing the configuration of an initialization circuit described in the publication, first address decode circuits 107 and 108 to which a plurality of bits of an address signal are supplied, and outputs and initial values of first address decode circuit 107 Circuit 109 to which the initialization signal 111 is input, the output of the second address decode circuit 108 and the initialization signal 111
And an OR circuit 110 that receives
Address decode signal 1 as an output signal of
12 is obtained.
【0005】この初期化回路の動作説明用タイミングチ
ャートを示した図8を参照すると、初期化信号111が
初期化に必要な時間tだけハイレベルになると、第1の
アドレスデコード回路107および第2のアドレスデコ
ード回路108の状態によらずアドレスデコード信号1
12は、すべてのアドレスでハイレベルとなり、メモリ
セルを初期化する。この例では例えば256ワードのメ
モリでロウアドレス6本、カラムアドレス2本の場合、
68個のアドレスデコーダが存在する。即ち68個のO
Rゲートの追加と初期化信号端子の追加が必要となる。Referring to FIG. 8 showing a timing chart for explaining the operation of the initialization circuit, when the initialization signal 111 goes high for a time t required for initialization, the first address decode circuit 107 and the second Address decode signal 1 regardless of the state of the address decode circuit 108 of FIG.
12 goes high at all addresses to initialize the memory cells. In this example, for example, in the case of a memory of 256 words and six row addresses and two column addresses,
There are 68 address decoders. That is, 68 O
It is necessary to add an R gate and an initialization signal terminal.
【0006】この種の従来のメモリ回路に用いられるメ
モリセルを構成するラッチの回路図を示した図10を参
照すると、一端を第1の電源(VDD)113に接続し
た第1の第1導電型MOSトランジスタ114の他端
と、一端を第2の電源(GND)118に接続した第1
の第2導電型MOSトランジスタ115の他端とを第1
の入出力端子116に共通接続し、一端を第1の電源1
13に接続した第2の第1導電型MOSトランジスタ1
19の他端と、一端を第2の電源118に接続した第2
の第2導電型MOSトランジスタ120の他端とを第2
の入出力端117に共通接続し、第1の入出力端116
を第2の第1導電型MOSトランジスタ119および第
2の第2導電型MOSトランジスタ120のゲート電極
に接続し、第2の入出力端117を第1の第1導電型M
OSトランジスタ114および第1の第2導電型MOS
トランジスタ115のゲート電極に接続した構成となっ
ている。Referring to FIG. 10 which shows a circuit diagram of a latch constituting a memory cell used in a conventional memory circuit of this kind, a first first conductive member having one end connected to a first power supply (VDD) 113 is provided. The other end of the type MOS transistor 114 and a first end in which one end is connected to a second power supply (GND) 118
And the other end of the second conductivity type MOS transistor 115 to the first
Of the first power supply 1
13 and the second first conductivity type MOS transistor 1
19, the second end of which is connected to the second power supply 118 at one end.
Of the second conductivity type MOS transistor 120 with the second
Of the first input / output terminal 116
Are connected to the gate electrodes of the second first conductivity type MOS transistor 119 and the second second conductivity type MOS transistor 120, and the second input / output terminal 117 is connected to the first first conductivity type M transistor.
OS transistor 114 and first second conductivity type MOS
This is connected to the gate electrode of the transistor 115.
【0007】ここで第1の第1導電型MOSトランジス
タ114のゲート幅Wを小さく、第1の第2導電型MO
Sトランジスタ115のゲート幅Wを大きく、第2の第
2導電型MOSトランジスタ119のゲート幅Wを大き
く、第2の第2導電型トランジスタ120のゲート幅W
を小さくすることで、第1の第1導電型MOSトランジ
スタ114と第1の第2導電型MOSトランジスタ11
5で構成される第1のインバータの論理しきい値電圧を
低くし、第2の第1導電型MOSトランジスタ119お
よび第2の第2導電型MOSトランジスタ120で構成
される第2インバータの論理しきい値電圧を高くするこ
とで、電源投入時に第1のインバータをロウレベルに
し、第2のインバータをハイレベルにして初期化を行
う。Here, the gate width W of the first first conductivity type MOS transistor 114 is reduced, and the first second conductivity type MOS transistor
The gate width W of the S transistor 115 is increased, the gate width W of the second second conductivity type MOS transistor 119 is increased, and the gate width W of the second second conductivity type transistor 120 is increased.
Is reduced, the first first conductivity type MOS transistor 114 and the first second conductivity type MOS transistor 11
5, the logic threshold voltage of the first inverter constituted by the second inverter 5 is lowered, and the logic threshold voltage of the second inverter constituted by the second first conductivity type MOS transistor 119 and the second second conductivity type MOS transistor 120 is reduced. By increasing the threshold voltage, initialization is performed by setting the first inverter to a low level and turning the second inverter to a high level when the power is turned on.
【0008】[0008]
【発明が解決しようとする課題】上述したように、図7
に示したアプリケーションですべてのメモリセルを初期
化する場合、メモリサイズ分の初期化時間が必要であっ
た。また、図8に示した回路的に初期化を行う場合、ワ
ードおよびカラムのアドレスデコードをすべて開いてロ
ウ(“0”)データをメモリセルに書き込む必要があ
り、初期化を行うための信号、およびデコード回路への
追加回路が必要であった。またMOSトランジスタのサ
イズをアンバランスにすることで最適な面積とすること
ができずに面積拡大となるという問題点がある。As described above, FIG.
When all the memory cells are initialized by the application shown in (1), an initialization time corresponding to the memory size is required. In the case of performing initialization in the circuit shown in FIG. 8, it is necessary to open all address decodes of words and columns and write row (“0”) data to memory cells. And an additional circuit to the decoding circuit was required. In addition, there is a problem that the area cannot be optimized by making the size of the MOS transistor unbalanced, resulting in an increase in area.
【0009】本発明の目的は、上述した欠点に鑑みなさ
れたものであり、素子数、端子数の増加、初期化時間の
増加や回路特性を悪化させることなしに電源投入後にメ
モリセルを初期化することを目的とする。An object of the present invention has been made in view of the above-mentioned drawbacks, and it is an object of the present invention to initialize a memory cell after power-on without increasing the number of elements and terminals, increasing the initialization time and deteriorating circuit characteristics. The purpose is to do.
【0010】[0010]
【課題を解決するための手段】本発明のメモリセルの特
徴は、第1の第1導電型MOSトランジスタおよび第1
の第2導電型MOSトランジスタからなる第1のインバ
ータと、第2の第1導電型MOSトランジスタおよび第
2の第2導電型MOSトランジスタからなる第2のイン
バータとが互いに一方の出力端を他方の入力端に接続す
るとともに、前記第1および前記第2のインバータの出
力端をそれぞれ第1および第2の入出力端子として構成
するラッチを記憶素子とするメモリセルにおいて、電源
電圧印可時の初期設定時に前記第1の入出力端子をハイ
レベルまたはロウレベルのいずれかの任意のレベルが出
力されるように予め設定する初期状態設定手段を有する
ことにある。The feature of the memory cell of the present invention is that the first first conductivity type MOS transistor and the first first conductivity type MOS transistor are provided.
A first inverter composed of a second conductivity type MOS transistor and a second inverter composed of a second first conductivity type MOS transistor and a second second conductivity type MOS transistor have one output terminal connected to the other. Initial setting when a power supply voltage is applied to a memory cell connected to an input terminal and having a latch as a storage element, the output terminals of the first and second inverters being configured as first and second input / output terminals, respectively. Sometimes, the first input / output terminal has an initial state setting means for presetting an arbitrary level of a high level or a low level to be output.
【0011】また、前記初期状態設定手段は、前記第1
の入出力端と前記第1の電源との間で第1の容量を形成
し、前記第2の入出力端と前記第2の電源との間で第2
の容量を形成する。[0011] Further, the initial state setting means may include the first state setting means.
A first capacitor is formed between the input / output terminal of the second power supply and the first power supply, and a second capacitor is formed between the second input / output terminal and the second power supply.
Is formed.
【0012】さらに、前記初期状態設定手段は、前記第
1の入出力端と前記第2の電源との間で第1の容量を形
成し、前記第2の入出力端と前記第1の電源との間で第
2の容量を形成することもできる。Further, the initial state setting means forms a first capacitor between the first input / output terminal and the second power supply, and connects the second input / output terminal to the first power supply. And a second capacitor can be formed between the first capacitor and the second capacitor.
【0013】本発明のメモリセルの他の特徴は、第1の
第1導電型MOSトランジスタおよび第1の第2導電型
MOSトランジスタからなる第1のインバータと、第2
の第1導電型MOSトランジスタおよび第2の第2導電
型MOSトランジスタからなる第2のインバータとが互
いに一方の出力端を他方の入力端に接続するとともに、
前記第1および前記第2のインバータの出力端をそれぞ
れ第1および第2の入出力端子として構成するラッチを
記憶素子とするメモリセルであって、前記第1の入出力
端および第1の電源間に第1の容量を形成し、かつ前記
第2の入出力端および第2の電源間に第2の容量を形成
する第1のメモリセルと、前記第1の容量は前記第1の
入出力端および第2の電源間で形成し、かつ前記第2の
容量は前記第2の入出力端および第1の電源間で形成す
る第2のメモリセルとを有し、これら第1および第2の
メモリセルを所望のメモリテストパターンの初期データ
値に対応するように組み合わせて配置することにある。Another feature of the memory cell of the present invention is that a first inverter comprising a first first conductivity type MOS transistor and a first second conductivity type MOS transistor;
A first inverter of a first conductivity type and a second inverter of a second conductivity type connect one output terminal to the other input terminal, and
A memory cell having a latch as a storage element, wherein the first and second inverters have output terminals as first and second input / output terminals, respectively, wherein the first input / output terminal and a first power supply are provided. A first memory cell that forms a first capacitance between the second input / output terminal and a second power supply between the second input / output terminal and a second power supply; A second memory cell formed between the output terminal and the second power supply, and the second capacitor having a second memory cell formed between the second input / output terminal and the first power supply; The two memory cells are combined and arranged so as to correspond to an initial data value of a desired memory test pattern.
【0014】本発明のメモリセルのレイアウト構造の特
徴は、第1の電源にソース電極を形成する拡散層を接続
した第1の第1導電型MOSトランジスタのドレイン電
極の拡散層と第2の電源にソース電極の拡散層を接続し
た第1の第2導電型MOSトランジスタのドレイン電極
の拡散層とを平面上の垂直方向に第1の下層配線で接続
し、それぞれのゲート電極も前記垂直方向に第1のポリ
シリコン配線で接続した第1のインバータと、第1の電
源にソース電極の拡散層を接続した第2の第1導電型M
OSトランジスタのドレイン電極の拡散層と第2の電源
にソース電極の拡散層を接続した第2の第2導電型MO
Sトランジスタのドレイン電極の拡散層とを平面上の垂
直方向に第2の下層配線で接続し、それぞれのゲート電
極も前記垂直方向に第2のポリシリコン配線で接続した
第2のインバータとがゲート電極の前記第1および前記
第2のポリシリコン配線を挟んで互いに対向しかつ隣接
配置されるとともに、それぞれのドレイン電極の拡散層
を接続する前記第1および前記第2の下層配線をそれぞ
れ平面上の水平方向に延在させて他方のゲート電極に接
続して第1および第2の入出力端とするメモリセルのレ
イアウト構造において、前記第1の下層配線の配線上
に、この第1の下層配線と略等面積で前記第1の電源と
接続される上層配線を配置して第1の容量を形成し、前
記第2の下層配線の配線上にこの第2の下層配線と略等
面積で前記第2の電源と接続される上層配線を配置して
第2の容量を形成することにある。A feature of the layout structure of the memory cell of the present invention is that a diffusion layer of a drain electrode of a first first conductivity type MOS transistor in which a diffusion layer forming a source electrode is connected to a first power supply and a second power supply And a diffusion layer of a drain electrode of a first second conductivity type MOS transistor having a diffusion layer of a source electrode connected thereto in a vertical direction on a plane by a first lower layer wiring, and a gate electrode of each of the transistors is also connected in the vertical direction. A first inverter connected by a first polysilicon wiring, and a second first conductivity type M having a diffusion layer of a source electrode connected to a first power supply.
The second second conductivity type MO in which the diffusion layer of the source electrode is connected to the diffusion layer of the drain electrode of the OS transistor and the second power supply.
The drain layer of the S transistor is connected to the diffusion layer of the drain electrode in the vertical direction on the plane by a second lower wiring, and the respective gate electrodes are also connected to the second inverter connected by the second polysilicon wiring in the vertical direction. The first and second lower-layer wirings, which are opposed to and adjacent to each other with the first and second polysilicon wirings of the electrodes therebetween and connect the diffusion layers of the respective drain electrodes, are respectively formed on a plane. In the layout structure of a memory cell extending in the horizontal direction and connected to the other gate electrode and serving as first and second input / output terminals, the first lower layer wiring is provided on the wiring of the first lower layer wiring. An upper layer wiring which is connected to the first power supply with substantially the same area as the wiring is arranged to form a first capacitor, and is provided on the wiring of the second lower layer wiring with approximately the same area as the second lower layer wiring. The second By placing an upper wiring connected with it is to form a second capacitor.
【0015】また、前記第1の下層配線の配線上に前記
第2の電源と接続される上層配線を配置して第1の容量
を形成し、前記第2の下層配線の配線上に前記第1の電
源と接続される上層配線を配置して第2の容量を形成す
る。An upper wiring connected to the second power supply is arranged on the wiring of the first lower wiring to form a first capacitor, and the first capacitor is formed on the wiring of the second lower wiring. An upper layer wiring connected to the first power supply is arranged to form a second capacitor.
【0016】さらに、前記水平方向に延在させた前記第
1および前記第2の下層配線の線幅をそれぞれさらに拡
張して面積を大きくし、拡張された前記第1の下層配線
上に、略同等面積の第3の上層配線を第1の電源に接続
して配置することで前記第1の容量を形成し、拡張され
た前記第2の下層配線上に、略同等面積の第4の下層配
線を第2の電源に接続して配置することで前記第2の容
量を形成する。Further, the line widths of the first and second lower-layer wirings extending in the horizontal direction are further expanded, respectively, to increase the area. The first capacitor is formed by connecting and arranging a third upper wiring having the same area to the first power supply, and the fourth lower layer having substantially the same area is formed on the expanded second lower wiring. The second capacitor is formed by connecting and arranging the wiring to the second power supply.
【0017】さらにまた、前記略同等面積の第3の上層
配線を第2の電源に接続して配置することで前記第1の
容量を形成し、前記略同等面積の第4の下層配線を第1
の電源に接続して配置することで前記第2の容量を形成
することもできる。Furthermore, the first capacitor is formed by connecting and arranging the third upper wiring having substantially the same area to a second power supply, and the fourth lower wiring having the substantially equal area is connected to the fourth lower wiring. 1
The second capacitor can also be formed by arranging the second capacitor connected to the power supply.
【0018】また、前記垂直方向の第1の下層配線と平
行かつ隣接して前記第1の電源に接続される第5の下層
配線を配置して前記第1の容量を形成し、前記第2の垂
直方向の下層配線と平行かつ隣接して前記第2の電源に
接続される第6の下層配線を配置して前記第2の容量を
形成することもできる。A fifth lower wiring connected to the first power supply is arranged in parallel with and adjacent to the first lower wiring in the vertical direction to form the first capacitor, and The second capacitor may be formed by arranging a sixth lower layer wiring connected to the second power supply in parallel with and adjacent to the lower layer wiring in the vertical direction.
【0019】さらに、前記上層配線をアルミ配線で形成
し、前記下層配線をアルミ配線で形成することもでき
る。Further, the upper wiring may be formed of aluminum wiring, and the lower wiring may be formed of aluminum wiring.
【0020】さらにまた、前記上層配線をアルミ配線で
形成し、前記入出力端を形成する前記下層配線をポリシ
リコン配線で形成することもできる。Further, the upper layer wiring may be formed of aluminum wiring, and the lower layer wiring forming the input / output end may be formed of polysilicon wiring.
【0021】本発明のメモリセルのレイアウト構造の他
の特徴は、第1の電源にソース電極を形成する拡散層を
接続した第1の第1導電型MOSトランジスタのドレイ
ン電極の拡散層と第2の電源にソース電極の拡散層を接
続した第1の第2導電型MOSトランジスタのドレイン
電極の拡散層とを平面上の垂直方向に第1の下層配線で
接続し、それぞれのゲート電極も前記垂直方向に第1の
ポリシリコン配線で接続した第1のインバータと、第1
の電源にソース電極の拡散層を接続した第2の第1導電
型MOSトランジスタのドレイン電極の拡散層と第2の
電源にソース電極の拡散層を接続した第2の第2導電型
MOSトランジスタのドレイン電極の拡散層とを平面上
の垂直方向に第2の下層配線で接続し、それぞれのゲー
ト電極も前記垂直方向に第2のポリシリコン配線で接続
した第2のインバータとがゲート電極の前記第1および
前記第2のポリシリコン配線を挟んで互いに対向しかつ
隣接配置されるとともに、それぞれのドレイン電極の拡
散層を接続する前記第1および前記第2の下層配線をそ
れぞれ平面上の水平方向に延在させて他方のゲート電極
に接続して第1および第2の入出力端とするメモリセル
であって、前記第1および前記第2の下層配線の線幅を
それぞれさらに拡張して面積を大きくし、この拡張され
た前記第1の下層配線上に、略同等面積の第3の上層配
線を第1の電源に接続して配置することで第1の容量を
形成し、拡張された前記第2の下層配線上に、略同等面
積の第4の下層配線を第2の電源に接続して配置するこ
とで第2の容量を形成する第1のメモリセルと、前記略
同等面積の第3の上層配線を第2の電源に接続して配置
することで前記第1の容量を形成し、前記略同等面積の
第4の下層配線を第1の電源に接続して配置することで
前記第2の容量を形成する第2のメモリセルとがそれぞ
れ用いられ、これら第1および第2のメモリセルを所望
のメモリテストパターンまたはメモリマップの初期デー
タ値に対応するように組み合わせて配置することにあ
る。Another feature of the layout structure of the memory cell of the present invention is that the diffusion layer of the drain electrode of the first first conductivity type MOS transistor in which the diffusion layer forming the source electrode is connected to the first power supply and the second layer are formed. And a drain electrode diffusion layer of a first second conductivity type MOS transistor having a source electrode diffusion layer connected to a power supply, and a first lower wiring in a vertical direction on a plane, and each gate electrode is also connected to the vertical electrode. A first inverter connected in a direction by a first polysilicon wiring;
Of the second first conductivity type MOS transistor having the source electrode diffusion layer connected to the power supply of the second first conductivity type MOS transistor and the second second conductivity type MOS transistor having the source electrode diffusion layer connected to the second power source. The drain layer is connected to the diffusion layer in the vertical direction on the plane by a second lower wiring, and the respective gate electrodes are also connected to the second inverter in the vertical direction by the second polysilicon wiring. The first and second lower wirings, which are opposed to and adjacent to each other with the first and second polysilicon wirings interposed therebetween and connect the respective diffusion layers of the drain electrodes, are respectively connected to the horizontal direction on a plane. And a first and a second input / output terminal connected to the other gate electrode to further increase the line widths of the first and second lower wirings, respectively. Forming a first capacitor on the expanded first lower wiring by connecting a third upper wiring having substantially the same area to the first power supply, and forming a first capacitor on the expanded first lower wiring, A first memory cell that forms a second capacitance by connecting a fourth lower wiring having substantially the same area to a second power supply and disposing the fourth lower wiring on the expanded second lower wiring, The first capacitor is formed by connecting and arranging a third upper wiring having the same area to a second power supply, and connecting and arranging the fourth lower wiring having a substantially equal area to the first power supply. Then, a second memory cell forming the second capacitance is used, and these first and second memory cells are combined so as to correspond to a desired memory test pattern or an initial data value of a memory map. It is to arrange.
【0022】[0022]
【発明の実施の形態】まず、本発明の理解を容易にする
ために概要を述べると、第1の電源1をVDD端子に接
続(以下、第1の電源を電源VDDと称す)し、第2の
電源5をGND端子に接続(以下、第2の電源を電源G
NDと称す)した場合、電源投入後、電源VDDの電位
になるまでには、tαの時間がかかる。このときに、第
1の第1導電型MOSトランジスタと、第1の第2導電
型MOSトランジスタとで構成される第1のインバータ
は、第1の入出力端と電源VDDとの間で形成される第
1の容量の影響で論理しきい値と同電位となる。また第
2の第1導電型MOSトランジスタと第2の第2導電型
MOSトランジスタとで構成される第2のインバータ
は、第2の入出力端と電源GNDとの間で形成される第
2の容量の影響で論理しきい値よりも低い電位となる。
従って、この第1のインバータと第2のインバータで構
成されるラッチは、第1のインバータがハイ(“1”)
データ、第2のインバータがロウ(“0”)データ保持
となり、電源投入後にメモリセルの初期化が完了する。DESCRIPTION OF THE PREFERRED EMBODIMENTS First, in order to facilitate understanding of the present invention, an outline will be given. First power supply 1 is connected to a VDD terminal (hereinafter, the first power supply is referred to as power supply VDD). 2 power supply 5 to the GND terminal (hereinafter, the second power supply
ND), it takes time tα after the power is turned on to reach the potential of the power supply VDD. At this time, the first inverter including the first first conductivity type MOS transistor and the first second conductivity type MOS transistor is formed between the first input / output terminal and the power supply VDD. The potential becomes the same as the logical threshold value due to the influence of the first capacitance. A second inverter composed of a second first conductivity type MOS transistor and a second second conductivity type MOS transistor is a second inverter formed between a second input / output terminal and a power supply GND. The potential becomes lower than the logical threshold value due to the effect of the capacitance.
Therefore, in the latch constituted by the first inverter and the second inverter, the first inverter is high (“1”).
The data and the second inverter hold low ("0") data, and the initialization of the memory cell is completed after power-on.
【0023】次に本発明について図面を参照して説明す
る。図1は本発明の実施の形態の基本構成を示すメモリ
セルの回路図である。同図を参照すると、一端を電源V
DD1に接続した第1の第1導電型MOSトランジスタ
2の他端と、一端を電源GND5に接続した第1の第2
導電型MOSトランジスタ3の他端とを第1の入出力端
子4に共通接続し、一端を第1の電源VDD1に接続し
た第2の第1導電型MOSトランジスタ6の他端と、一
端を電源GND5に接続した第2の第2導電型MOSト
ランジスタ7の他端とを第2の入出力端8に共通接続
し、第1の入出力端4を第2の第1導電型MOSトラン
ジスタ6および第2の第2導電型MOSトランジスタ7
のゲート電極に共通接続し、第2の入出力端8を第1の
第1導電型MOSトランジスタ2および第1の第2導電
型MOSトランジスタ3のゲート電極に接続した構成を
有するメモリセルであって、第1の入出力端4と電源V
DD1との間で第1の容量9を形成し、第2の入出力端
8と電源GND5との間で第2の容量10を形成して構
成する。Next, the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram of a memory cell showing a basic configuration of an embodiment of the present invention. Referring to FIG.
The other end of the first first conductivity type MOS transistor 2 connected to DD1 and the first second MOS transistor 2 connected at one end to a power supply GND5.
The other end of the conductive type MOS transistor 3 is commonly connected to the first input / output terminal 4, and one end is connected to the first power supply VDD1. The other end of the second second conductivity type MOS transistor 7 connected to GND 5 is commonly connected to a second input / output terminal 8, and the first input / output terminal 4 is connected to the second first conductivity type MOS transistor 6 and Second second conductivity type MOS transistor 7
And a second input / output terminal 8 connected to the gate electrodes of the first first conductivity type MOS transistor 2 and the first second conductivity type MOS transistor 3. And the first input / output terminal 4 and the power supply V
A first capacitor 9 is formed between the second input / output terminal DD1 and the first input / output terminal DD1, and a second capacitor 10 is formed between the second input / output terminal 8 and the power supply GND5.
【0024】なお、上述した構成例では、第1の容量9
を入出力端子4と電源VDD1との間に形成し、第2の
容量10を入出力端子8と電源GND5との間に形成し
たが、それぞれの電源VDD1および電源GND5への
接続を逆にしてもよい。つまり、第1の容量9を入出力
端子4および電源GND5間に形成し、第2の容量10
を入出力端子8および電源VDD1間に形成することに
よって、第1のインバータの初期値を“0”に、第2の
インバータの初期値を“1”に設定することが出来る。In the configuration example described above, the first capacitor 9
Is formed between the input / output terminal 4 and the power supply VDD1, and the second capacitor 10 is formed between the input / output terminal 8 and the power supply GND5, but the connection to the respective power supplies VDD1 and GND5 is reversed. Is also good. That is, the first capacitor 9 is formed between the input / output terminal 4 and the power supply GND5, and the second capacitor 10
Is formed between the input / output terminal 8 and the power supply VDD1, the initial value of the first inverter can be set to "0" and the initial value of the second inverter can be set to "1".
【0025】上述した基本構成の第1の変形例のレイア
ウト図を示した図2を参照すると、この変形例は、配線
層として例えばアルミニュウム2層からなり、下層とな
る第1配線層(以下、第1金属配線層と称す)の上層に
第2配線層(以下、第2金属配線層と称す)が形成され
ている。電源VDD1に接続した第1の第1導電型MO
Sトランジスタのソース電極を形成する拡散層13と、
電源GND5に接続した第1の第2導電型MOSトラン
ジスタのソース電極を形成する拡散層15と、第1の第
1導電型MOSトランジスタのドレイン電極を形成する
拡散層11と、第1の第2導電型MOSトランジスタの
ドレイン電極を形成する拡散層14を垂直方向(図面の
縦方向)の第1の金属配線19で接続して第1の入出力
端とし、電源VDD1に接続した第2の第1導電型MO
Sトランジスタのソース電極を形成する拡散層16と、
電源GND5に接続した第2の第2導電型MOSトラン
ジスタのソース電極を形成する拡散層20と、第2の第
1導電型MOSトランジスタのドレイン電極を形成する
拡散層18と、第2の第2導電型MOSトランジスタの
ドレイン電極を形成する拡散層21を平面図の垂直方向
(縦方向)の第1の金属配線22で接続し第2の入出力
端とし、第1の入出力端を第2の第1導電型MOSトラ
ンジスタおよび第2の第2導電型MOSトランジスタの
ゲート電極を形成するポリシリコン17に平面図の水平
方向(横方向)の第1の金属配線23で接続し、第2の
入出力端を第1の第1導電型MOSトランジスタおよび
第1の第2導電型MOSトランジスタのゲート電極を形
成するポリシリコンの配線12に水平方向の第1の金属
配線24で接続した回路構成を有するメモリセルであっ
て、垂直方向に形成される第1の金属配線19の形成層
のさらに上層に第1の金属配線19とオーバラップさせ
て配置される第2の金属配線25を電源VDD1と接続
することで第1の容量9aを形成し、垂直方向に形成さ
れる第1の金属配線22の形成層のさらに上層に第1の
金属配線22とオーバラップさせて配置される第2の金
属配線26を電源GND5と接続することで第2の容量
10aを形成する構成である。Referring to FIG. 2 showing a layout diagram of a first modified example of the above-described basic configuration, this modified example is composed of, for example, two aluminum layers as wiring layers, and a first wiring layer (hereinafter, referred to as a lower layer). A second wiring layer (hereinafter, referred to as a second metal wiring layer) is formed above the first metal wiring layer. First first conductivity type MO connected to power supply VDD1
A diffusion layer 13 forming a source electrode of the S transistor;
A diffusion layer 15 forming a source electrode of the first second conductivity type MOS transistor connected to the power supply GND5, a diffusion layer 11 forming a drain electrode of the first first conductivity type MOS transistor, and a first second The second diffusion layer 14 forming the drain electrode of the conductivity type MOS transistor is connected to the first metal wiring 19 in the vertical direction (vertical direction in the drawing) as the first input / output terminal, and is connected to the power supply VDD1. One conductivity type MO
A diffusion layer 16 forming a source electrode of the S transistor;
A diffusion layer 20 forming the source electrode of the second second conductivity type MOS transistor connected to the power supply GND5, a diffusion layer 18 forming the drain electrode of the second first conductivity type MOS transistor, and a second second The diffusion layer 21 forming the drain electrode of the conductivity type MOS transistor is connected by a first metal wiring 22 in a vertical direction (vertical direction) in a plan view to be a second input / output terminal, and the first input / output terminal is a second input / output terminal. Of the first conductive type MOS transistor and the second conductive type MOS transistor are connected by a first metal wiring 23 in a horizontal direction (horizontal direction) in a plan view. The input / output terminal is connected to a polysilicon wiring 12 forming a gate electrode of the first first conductivity type MOS transistor and the first second conductivity type MOS transistor by a horizontal first metal wiring 24. A memory cell having a circuit configuration, wherein a second metal wiring 25 arranged so as to overlap with the first metal wiring 19 is further formed on a layer above the first metal wiring 19 formed in the vertical direction. The first capacitor 9a is formed by being connected to the power supply VDD1, and the first capacitor 9a is formed in a layer further above the formation layer of the first metal wiring 22 formed in the vertical direction so as to overlap with the first metal wiring 22. In this configuration, the second capacitor 10a is formed by connecting the second metal wiring 26 to the power supply GND5.
【0026】なお、第2の金属配線25を電源GND5
と接続して第1の容量9aを、第2の金属配線25を電
源VDD1と接続して第2の容量10aをそれぞれ形成
すれば、初期状態として第1のインバータを“0”に、
第2のインバータを“1”に設定することが出来る。Incidentally, the second metal wiring 25 is connected to the power supply GND5.
When the first capacitor 9a is connected to the first capacitor 9a and the second metal wiring 25 is connected to the power supply VDD1 to form the second capacitor 10a, the first inverter is set to "0" as an initial state.
The second inverter can be set to "1".
【0027】基本構成の第2の変形例のレイアウト図を
示した図3を参照すると、この変形例のレイアウト配置
によるメモリセル構造において、垂直方向の第1の金属
配線19および水平方向の第1の金属配線23よりも大
きな面積を持つ第1の金属配線27の上層に、この第1
の金属配線27と略等面積でかつオーバラップさせて形
成される第2の金属配線28を電源VDD1と接続する
ことで第1の容量9aを形成し、垂直方向の第1の金属
配線22および水平方向の第1の金属配線24よりも大
きな面積を持つ第1の金属配線29の上層に、この第1
の金属配線29と略等面積でかつオーバラップさせて形
成される第2の金属配線30を電源GND5と接続する
ことで第2の容量10aを形成する構成である。Referring to FIG. 3 showing a layout diagram of a second modification of the basic structure, in the memory cell structure according to the layout arrangement of this modification, the first metal wiring 19 in the vertical direction and the first metal wiring 19 in the horizontal direction are arranged. This first metal wiring 27 having an area larger than that of the first metal wiring 23 is
A first capacitor 9a is formed by connecting a second metal wiring 28 having substantially the same area and overlapping with the first metal wiring 27 to the power supply VDD1, thereby forming the first metal wiring 22 in the vertical direction. This first metal wiring 29 having an area larger than the horizontal first metal wiring 24 is
A second capacitor 10a is formed by connecting a second metal wiring 30 formed to have substantially the same area as the metal wiring 29 and overlapping with the power supply GND5.
【0028】この場合も、第2の金属配線28を電源G
ND5と接続して第1の容量9bを、第2の金属配線3
0を電源VDD1と接続して第2の容量10bをそれぞ
れ形成すれば、初期状態として第1のインバータを
“0”に、第2のインバータを“1”に設定することが
出来る。Also in this case, the second metal wiring 28 is connected to the power supply G.
The first capacitor 9b is connected to the ND5 and the second metal wiring 3
If 0 is connected to the power supply VDD1 to form the second capacitors 10b, the first inverter can be set to "0" and the second inverter can be set to "1" as an initial state.
【0029】基本構成の第3の変形例のレイアウト図を
示した図4を参照すると、この変形例のレイアウト配置
によるメモリセルのレイアウト構造において、垂直方向
の第1の金属配線19と平行かつ隣接して第1の金属配
線31を配置し、かつ、この第1の金属配線31を電源
VDD1に接続することで第1の容量9cを形成し、垂
直方向の第1の金属配線22と平行かつ隣接して配線3
2を配置し、かつ、この第1の金属配線32を電源GN
D5に接続することで第2の容量10cを形成した構成
である。Referring to FIG. 4 showing a layout diagram of a third modification of the basic structure, in the layout structure of the memory cell according to the layout arrangement of this modification, the first metal wiring 19 in the vertical direction is parallel and adjacent to the first metal wiring 19. Then, a first capacitor 9c is formed by arranging the first metal wiring 31 and connecting the first metal wiring 31 to the power supply VDD1, and the first capacitor 9c is formed in parallel with the first metal wiring 22 in the vertical direction. Wiring 3 adjacent
2 and power supply GN
This is a configuration in which the second capacitor 10c is formed by connecting to D5.
【0030】この場合も、第1の金属配線31を電源G
ND5と接続して第1の容量9cを形成し、第1の金属
配線32を電源VDD1と接続して第2の容量10cを
それぞれ形成すれば、初期状態として第1のインバータ
を“0”に、第2のインバータを“1”に設定すること
が出来る。Also in this case, the first metal wiring 31 is connected to the power supply G.
If the first capacitor 9c is formed by connecting to the ND5 and the second metal wiring 32 is connected to the power supply VDD1 to form the second capacitor 10c, the first inverter is set to "0" as an initial state. , The second inverter can be set to “1”.
【0031】上述した基本構成および第1〜第3の変形
例の動作は同様であるから、ここでは図1の基本構成の
回路を用いて動作を説明する。図1における容量9は、
図2〜図4では容量9a,9b,9cにそれぞれ対応す
る。The operation of the above-described basic configuration and the first to third modified examples are the same, and therefore the operation will be described here using the circuit of the basic configuration in FIG. The capacitance 9 in FIG.
2 to 4 correspond to the capacitors 9a, 9b, and 9c, respectively.
【0032】電源VDD1および電源GND5に電源投
入後は、電源VDD1の電位に上昇するまでには、tα
の時間がかかる。このときに、第1の第1導電型MOS
トランジスタ2と、第1の第2導電型MOSトランジス
タ3とで構成される第1のインバータは、第1の入出力
端4と電源VDD1との間で形成される第1の容量9の
影響で論理しきい値と同電位となる。After the power is supplied to the power supply VDD1 and the power supply GND5, tα is required until the potential of the power supply VDD1 rises.
It takes time. At this time, the first first conductivity type MOS
The first inverter including the transistor 2 and the first second-conductivity-type MOS transistor 3 is affected by the first capacitance 9 formed between the first input / output terminal 4 and the power supply VDD1. It has the same potential as the logical threshold.
【0033】また、第2の第1導電型MOSトランジス
タ6と第2の第2導電型MOSトランジスタ7とで構成
される第2のインバータは、第2の入出力端8と電源G
ND5との間で形成される第2の容量10の影響で論理
しきい値よりも低い電位となる。A second inverter composed of a second first conductivity type MOS transistor 6 and a second second conductivity type MOS transistor 7 has a second input / output terminal 8 and a power supply G.
The potential is lower than the logical threshold value due to the influence of the second capacitor 10 formed between the capacitor ND5.
【0034】従って、この第1のインバータと第2のイ
ンバータで構成されるラッチは、電源投入後、MOSト
ランジスタが活性化される時間が経過すると第1のイン
バータが“1”データ、第2のインバータが“0”デー
タ保持となり、メモリセルの初期化が完了する。Therefore, the latch composed of the first inverter and the second inverter is set so that the first inverter outputs “1” data and the second The inverter holds “0” data, and the initialization of the memory cell is completed.
【0035】また、前述したように、第1の容量9を入
出力端子4および電源GND5間で形成し、第2の容量
10を入出力端子8および電源VDD1間で形成した場
合は、第1の第1導電型MOSトランジスタ2と、第1
の第2導電型MOSトランジスタ3とで構成される第1
のインバータは、第1の入出力端4と電源GND5との
間で形成される第1の容量9の影響で論理しきい値より
も低い電位となる。As described above, when the first capacitor 9 is formed between the input / output terminal 4 and the power supply GND 5 and the second capacitor 10 is formed between the input / output terminal 8 and the power supply VDD 1, Of the first conductivity type MOS transistor 2
Of the second conductivity type MOS transistor 3
Has a potential lower than the logical threshold value due to the influence of the first capacitor 9 formed between the first input / output terminal 4 and the power supply GND5.
【0036】一方、第2の第1導電型MOSトランジス
タ6と第2の第2導電型MOSトランジスタ7とで構成
される第2のインバータは、第2の入出力端8と電源V
DD1との間で形成される第2の容量10の影響で論理
しきい値と同電位となる。従って、この第1のインバー
タと第2のインバータで構成されるラッチは、電源投入
後、MOSトランジスタが活性化される時間が経過する
と第1のインバータが“0”データ、第2のインバータ
が“1”データ保持となり、メモリセルの初期化が完了
する。On the other hand, a second inverter composed of the second first conductivity type MOS transistor 6 and the second second conductivity type MOS transistor 7 has a second input / output terminal 8 and a power supply V.
The potential becomes the same as the logical threshold value under the influence of the second capacitor 10 formed between the first capacitor DD1 and DD1. Therefore, the latch composed of the first inverter and the second inverter has the first inverter as "0" data and the second inverter as "0" after the power-on and the time when the MOS transistor is activated elapses. 1 "data is retained, and the initialization of the memory cell is completed.
【0037】すなわち、第1および第2の容量形成を電
源VDD側にするか、電源GND側にするかで、電源投
入時に、メモリセルを構成するラッチの2入出力端子間
に電位差が生じるようにして第1のインバータの出力が
“0”または“1”の所望のレベルに設定される初期化
を行っている。That is, depending on whether the first and second capacitors are formed on the power supply VDD side or the power supply GND side, a potential difference is generated between the two input / output terminals of the latch constituting the memory cell when the power supply is turned on. Then, the output of the first inverter is initialized to a desired level of "0" or "1".
【0038】第5の実施の形態としてメモリ配置を示し
た図6を参照すると、この図はメモリセルのテストを行
うときのテストパターンの一例であるチェッカーボード
パターンに本発明を適用するときのメモリ配置を示した
図である。すなわち、同図を参照すると、図2に示した
メモリセル構造、つまり、第1の容量9aは第2の金属
配線25を電源VDD1と接続して形成し、第2の容量
10aは第2の金属配線25を電源GND5と接続して
形成して第1のメモリセル33とし、初期状態として第
1のインバータを“1”に設定する。第2のメモリセル
34は、第1の変形例における構成の後半部分でも述べ
たように、第1の容量9aは第2の金属配線25を電源
VDD1と接続して形成し、第2の容量10aは第2の
金属配線25を電源GND5と接続して形成するメモリ
セルを用いることにより、初期状態として第1のインバ
ータを“0”に設定する。Referring to FIG. 6 showing a memory arrangement as a fifth embodiment, FIG. 6 shows a memory when the present invention is applied to a checkerboard pattern which is an example of a test pattern when a memory cell test is performed. It is a figure showing arrangement. That is, referring to the drawing, the memory cell structure shown in FIG. 2, that is, the first capacitor 9a is formed by connecting the second metal wiring 25 to the power supply VDD1, and the second capacitor 10a is formed by the second capacitor 10a. The metal wiring 25 is connected to the power supply GND5 to form a first memory cell 33, and the first inverter is set to “1” as an initial state. As described in the second half of the configuration of the first modification, the second capacitor cell 9a is formed by connecting the second metal wiring 25 to the power supply VDD1, and the second memory cell 34 is formed by the second capacitor. 10a sets the first inverter to "0" as an initial state by using a memory cell formed by connecting the second metal wiring 25 to the power supply GND5.
【0039】上述した第1のメモリセル33と第2のメ
モリセル34とを前述したチェッカーボードパターンに
対応させて、行方向および列方向とも交互にメモりセル
33および34を配置してある。The memory cells 33 and 34 are arranged alternately in the row and column directions so that the first memory cells 33 and the second memory cells 34 correspond to the checkerboard pattern described above.
【0040】このように配置することにより、初期設定
と同時に第1のメモリセル33が配置されたところは
“1”となり、第2のメモリセル34が配置されたとこ
ろは“0”となるので、初期設定後直ちにチェッカーボ
ードパターンのテストを実行することが出来る。したが
って、従来は初期設定後に行っていたチェッカーボード
パターンに対応するメモリ内容の設定動作が不要とな
り、テスト時間の短縮に寄与する。By arranging in this way, the location where the first memory cell 33 is located becomes "1" at the same time as the initial setting, and the location where the second memory cell 34 is located becomes "0". The test of the checkerboard pattern can be executed immediately after the initial setting. Therefore, the setting operation of the memory contents corresponding to the checkerboard pattern, which has conventionally been performed after the initial setting, becomes unnecessary, which contributes to shortening of the test time.
【0041】また、第1のメモリセル33として前述し
た第2の変形例、つまり、第1の容量9bは、第1の金
属配線23よりも大きな面積を持つ第1の金属配線27
の上層に、この第1の金属配線27と略等面積でかつオ
ーバラップさせて形成される第2の金属配線28を電源
VDD1と接続して形成し、第2の容量10bは、第1
の金属配線24よりも大きな面積を持つ第1の金属配線
29の上層に、この第1の金属配線29と略等面積でか
つオーバラップさせて形成される第2の金属配線30を
電源GND5と接続して形成したメモりセルを用い、初
期状態として第1のインバータを“1”に設定する。第
2のメモリセル34は、第2の変形例における構成の後
半部分でも述べたように、第1の容量9bは、第2の金
属配線28を電源GND5と接続して形成し、第2の容
量10bは、第2の金属配線30を電源VDD1と接続
して形成したメモリセルを用い、初期状態として第1の
インバータを“0”に設定することでもよい。Further, the second modification described above as the first memory cell 33, that is, the first capacitor 9b has a first metal wiring 27 having an area larger than that of the first metal wiring 23.
A second metal wiring 28 formed in an upper layer with substantially the same area as the first metal wiring 27 and overlapping with the first metal wiring 27 is connected to the power supply VDD1, and the second capacitor 10b
In the upper layer of the first metal wiring 29 having an area larger than that of the first metal wiring 24, a second metal wiring 30 having substantially the same area and overlapping with the first metal wiring 29 is connected to the power supply GND5. Using the memory cell formed by connection, the first inverter is set to "1" as an initial state. As described in the second half of the configuration of the second modification, the first capacitor 9b is formed by connecting the second metal wiring 28 to the power supply GND5 and forming the second memory cell 34 in the second modification. As the capacitor 10b, a memory cell formed by connecting the second metal wiring 30 to the power supply VDD1 may be used, and the first inverter may be set to “0” as an initial state.
【0042】さらに、上述した例だけでなく、第1、第
2および第3の変形例をそれぞれ組み合わせて配置して
実現出来ることは明らかである。Further, it is apparent that the present invention can be implemented by combining and arranging the first, second and third modified examples, in addition to the above-described example.
【0043】さらにまた、上層配線をアルミ配線で形成
し、入出力端を形成する下層配線部分をポリシリコン配
線で形成することでもよい。このときゲート電極を形成
するポリシリコン12と交差する個所のみはアルミ配線
で渡ればよい。Further, the upper wiring may be formed of aluminum wiring, and the lower wiring forming the input / output terminals may be formed of polysilicon wiring. At this time, only the portion that intersects with the polysilicon 12 forming the gate electrode may be crossed with aluminum wiring.
【0044】なお、チェッカーボードパターンだけでは
なく、マーチングパターン等の他のメモリテストパター
ンにも同様に対応させた初期値設定の配置が出来、ま
た、上述したメモリテストパターンだけでなく、メモリ
を用いるシステムアプリケーションのメモリマップもそ
の初期状態を電源投入時の初期設定時に決定出来ること
も明らかである。It is to be noted that not only the checkerboard pattern but also other memory test patterns such as a marching pattern can be similarly arranged in the initial value setting, and a memory is used in addition to the memory test pattern described above. It is clear that the memory map of the system application can also determine its initial state at the time of initial setting at power-on.
【0045】[0045]
【発明の効果】以上説明したように、本発明のメモリセ
ル構造は、第1の第1導電型MOSトランジスタと第1
の第2導電型MOSトランジスタとで構成される第1の
インバータが、第1の入出力端と電源VDDとの間で形
成される第1の容量の影響で論理しきい値と同電位とな
り、第2の第1導電型MOSトランジスタと第2の第2
導電型MOSトランジスタとで構成される第2のインバ
ータが、第2の入出力端と電源GNDとの間で形成され
る第2の容量の影響で論理しきい値よりも低い電位とな
り、この第1のインバータおよび第2のインバータで構
成されるラッチは、第1のインバータが“1”データ、
第2のインバータが“0”データ保持となって、電源投
入後の初期設定時にメモリセルの初期化も完了するの
で、メモリセルの初期化のための信号追加や回路素子の
追加が不要である。As described above, the memory cell structure according to the present invention comprises a first first conductivity type MOS transistor and a first first conductivity type MOS transistor.
A second inverter of the second conductivity type has the same potential as the logical threshold value under the influence of the first capacitance formed between the first input / output terminal and the power supply VDD, A second first conductivity type MOS transistor and a second second
The second inverter constituted by the conductive type MOS transistor has a potential lower than the logical threshold value due to the influence of the second capacitance formed between the second input / output terminal and the power supply GND. The latch constituted by the first inverter and the second inverter is such that the first inverter outputs “1” data,
Since the second inverter holds "0" data and the initialization of the memory cell is completed at the time of initialization after the power is turned on, it is unnecessary to add a signal for initializing the memory cell or an additional circuit element. .
【0046】例えば256ワードのメモリで、ロウアド
レス6本、カラムアドレス2本の場合、68個のアドレ
スデコーダが存在する。即ち68個のORゲートの追加
と初期化信号端子の追加が必要となるが、本発明では、
素子の追加および端子の追加なしでメモリセルの初期化
が行えるようになる。For example, in the case of a memory of 256 words and six row addresses and two column addresses, there are 68 address decoders. That is, it is necessary to add 68 OR gates and an initialization signal terminal.
The initialization of the memory cell can be performed without adding an element and a terminal.
【0047】また、電源投入時のメモリセルを構成する
ラッチの2入出力端子間に電位差を生じさせることで初
期化を行うため、従来行われていたアドレスをインクリ
メントすることや、データ入力を“0”に固定するなど
の状態を作らずに初期化が行えるようになる。例えば2
56ワードのメモリの場合、全てのアドレスを初期化す
るには書き込みサイクルの256倍時間が必要となる
が、本発明では、初期化は1サイクルで完了することが
でき、テスト時間の効率化に寄与する。In addition, since initialization is performed by generating a potential difference between two input / output terminals of a latch constituting a memory cell at the time of power-on, an address which has been conventionally performed is incremented, and a data input is set to "1". Initialization can be performed without creating a state such as fixing to "0". For example, 2
In the case of a 56-word memory, it takes 256 times as long as a write cycle to initialize all the addresses. However, in the present invention, the initialization can be completed in one cycle, and the test time is improved. Contribute.
【0048】さらに、メモリセル内配線上、またはメモ
リセル内空き空間に隣接して配線を配置するため、メモ
リの面積を増加することがないということである。これ
によりメモリの面積の増加なしにメモリセルの初期化が
行えるようになる。Further, since the wiring is arranged on the wiring in the memory cell or adjacent to the empty space in the memory cell, the area of the memory is not increased. As a result, the memory cells can be initialized without increasing the area of the memory.
【0049】さらにまた、通常の信号配線をメモリの配
線上に追加するとアクセスタイム等のスピードに影響を
およぼすが、電源に接続される配線を配置するため、ス
ピードには影響を出さないということである。これによ
りメモリの電気的特性を悪化させることなしにメモリの
初期化が行える。Furthermore, adding a normal signal wiring on the memory wiring affects the speed such as the access time, but since the wiring connected to the power supply is arranged, it does not affect the speed. is there. Thereby, the memory can be initialized without deteriorating the electrical characteristics of the memory.
【図1】本発明の実施の形態の基本構成を示す回路図で
ある。FIG. 1 is a circuit diagram showing a basic configuration of an embodiment of the present invention.
【図2】基本構成の第1の変形例を示すレイアウト図で
ある。FIG. 2 is a layout diagram showing a first modification of the basic configuration.
【図3】基本構成の第2の変形例を示すレイアウト図で
ある。FIG. 3 is a layout diagram showing a second modification of the basic configuration.
【図4】基本構成の第3の変形例を示すレイアウト図で
ある。FIG. 4 is a layout diagram showing a third modification of the basic configuration.
【図5】本発明の動作説明用の波形図である。FIG. 5 is a waveform chart for explaining the operation of the present invention.
【図6】本発明の応用例を示すブロック図である。FIG. 6 is a block diagram showing an application example of the present invention.
【図7】従来のメモリセル初期化の一例を示すフローチ
ャートである。FIG. 7 is a flowchart showing an example of a conventional memory cell initialization.
【図8】従来のメモリセル初期化の他の例を示す回路図
である。FIG. 8 is a circuit diagram showing another example of conventional memory cell initialization.
【図9】図8の回路の動作説明用タイミングチャートで
ある。FIG. 9 is a timing chart for explaining the operation of the circuit of FIG. 8;
【図10】従来のメモリセルの一例の回路図である。FIG. 10 is a circuit diagram of an example of a conventional memory cell.
1 第1の電源 2 第1の第1導電型MOSトランジスタ 3 第1の第2導電型MOSトランジスタ 4 第1の入出力端 5 第2の電源 6 第2の第1導電型MOSトランジスタ 7 第2の第2導電型MOSトランジスタ 8 第2の入出力端 9,9a,9b,9c 第1の容量 10,10a,10b,10c 第2の容量 11,13,16,18 拡散層 12,17 ポリシリコン 19,22,23,24,27,31,32 第1の
金属配線 25,26,28,30 第2の金属配線DESCRIPTION OF SYMBOLS 1 1st power supply 2 1st 1st conductivity type MOS transistor 3 1st 2nd conductivity type MOS transistor 4 1st input / output terminal 5 2nd power supply 6 2nd 1st conductivity type MOS transistor 7 2nd MOS transistor 8 of second conductivity type 8 Second input / output terminal 9, 9a, 9b, 9c First capacitance 10, 10a, 10b, 10c Second capacitance 11, 13, 16, 18 Diffusion layer 12, 17 Polysilicon 19, 22, 23, 24, 27, 31, 32 First metal wiring 25, 26, 28, 30 Second metal wiring
Claims (12)
よび第1の第2導電型MOSトランジスタからなる第1
のインバータと、第2の第1導電型MOSトランジスタ
および第2の第2導電型MOSトランジスタからなる第
2のインバータとが互いに一方の出力端を他方の入力端
に接続するとともに、前記第1および前記第2のインバ
ータの出力端をそれぞれ第1および第2の入出力端子と
して構成するラッチを記憶素子とするメモリセルにおい
て、電源電圧印可時の初期設定時に前記第1の入出力端
子をハイレベルまたはロウレベルのいずれかの任意のレ
ベルが出力されるように予め設定する初期状態設定手段
を有することを特徴とするメモリセル。1. A first MOS transistor comprising a first first conductivity type MOS transistor and a first second conductivity type MOS transistor.
And a second inverter comprising a second first conductivity type MOS transistor and a second second conductivity type MOS transistor connect one output terminal to the other input terminal, and In a memory cell using a latch as a storage element, in which an output terminal of the second inverter is configured as a first and a second input / output terminal, respectively, the first input / output terminal is set to a high level at an initial setting when a power supply voltage is applied. Or a memory cell having initial state setting means for presetting any one of low levels to be output.
出力端と前記第1の電源との間で第1の容量を形成し、
前記第2の入出力端と前記第2の電源との間で第2の容
量を形成する請求項1記載のメモリセル。2. The method according to claim 1, wherein the initial state setting means forms a first capacitor between the first input / output terminal and the first power supply.
2. The memory cell according to claim 1, wherein a second capacitance is formed between the second input / output terminal and the second power supply.
出力端と前記第2の電源との間で第1の容量を形成し、
前記第2の入出力端と前記第1の電源との間で第2の容
量を形成する請求項1記載のメモリセル。3. An initial state setting means forms a first capacitor between the first input / output terminal and the second power supply,
2. The memory cell according to claim 1, wherein a second capacitance is formed between the second input / output terminal and the first power supply.
よび第1の第2導電型MOSトランジスタからなる第1
のインバータと、第2の第1導電型MOSトランジスタ
および第2の第2導電型MOSトランジスタからなる第
2のインバータとが互いに一方の出力端を他方の入力端
に接続するとともに、前記第1および前記第2のインバ
ータの出力端をそれぞれ第1および第2の入出力端子と
して構成するラッチを記憶素子とするメモリセルであっ
て、前記第1の入出力端および第1の電源間に第1の容
量を形成し、かつ前記第2の入出力端および第2の電源
間に第2の容量を形成する第1のメモリセルと、前記第
1の容量は前記第1の入出力端および第2の電源間で形
成し、かつ前記第2の容量は前記第2の入出力端および
第1の電源間で形成する第2のメモリセルとを有し、こ
れら第1および第2のメモリセルを所望のメモリテスト
パターンの初期データ値に対応するように組み合わせて
配置することを特徴とするメモリセル。4. A first transistor comprising a first first conductivity type MOS transistor and a first second conductivity type MOS transistor.
And a second inverter comprising a second first conductivity type MOS transistor and a second second conductivity type MOS transistor connect one output terminal to the other input terminal, and A memory cell using a latch as a storage element, wherein an output terminal of the second inverter is configured as first and second input / output terminals, respectively, wherein a first power supply is provided between the first input / output terminal and a first power supply. And a first memory cell forming a second capacitor between the second input / output terminal and the second power supply, and the first capacitor is connected to the first input / output terminal and the second power supply. A second memory cell formed between the second power supply and the second power supply, and the second capacitor has a second memory cell formed between the second input / output terminal and the first power supply. The initial data of the desired memory test pattern. Memory cells, characterized in that arranged in combination so as to correspond to the data value.
層を接続した第1の第1導電型MOSトランジスタのド
レイン電極の拡散層と第2の電源にソース電極の拡散層
を接続した第1の第2導電型MOSトランジスタのドレ
イン電極の拡散層とを平面上の垂直方向に第1の下層配
線で接続し、それぞれのゲート電極も前記垂直方向に第
1のポリシリコン配線で接続した第1のインバータと、
第1の電源にソース電極の拡散層を接続した第2の第1
導電型MOSトランジスタのドレイン電極の拡散層と第
2の電源にソース電極の拡散層を接続した第2の第2導
電型MOSトランジスタのドレイン電極の拡散層とを平
面上の垂直方向に第2の下層配線で接続し、それぞれの
ゲート電極も前記垂直方向に第2のポリシリコン配線で
接続した第2のインバータとがゲート電極の前記第1お
よび前記第2のポリシリコン配線を挟んで互いに対向し
かつ隣接配置されるとともに、それぞれのドレイン電極
の拡散層を接続する前記第1および前記第2の下層配線
をそれぞれ平面上の水平方向に延在させて他方のゲート
電極に接続して第1および第2の入出力端とするメモリ
セルのレイアウト構造において、前記第1の下層配線の
配線上に、この第1の下層配線と略等面積で前記第1の
電源と接続される上層配線を配置して第1の容量を形成
し、前記第2の下層配線の配線上にこの第2の下層配線
と略等面積で前記第2の電源と接続される上層配線を配
置して第2の容量を形成することを特徴とするメモリセ
ルのレイアウト構造。5. A first power supply type MOS transistor in which a diffusion layer forming a source electrode is connected to a first power supply, and a diffusion layer of a source electrode connected to a second power supply. The first conductive type MOS transistor is connected to the diffusion layer of the drain electrode in the vertical direction on the plane by a first lower wiring, and the respective gate electrodes are also connected in the vertical direction by the first polysilicon wiring. One inverter,
A second power supply connected to a first power supply and a diffusion layer of a source electrode;
The diffusion layer of the drain electrode of the conductivity type MOS transistor and the diffusion layer of the drain electrode of the second second conductivity type MOS transistor having the diffusion layer of the source electrode connected to the second power supply are arranged in a second vertical direction on a plane. A second inverter connected by a lower layer wiring and each gate electrode also connected to the vertical direction by a second polysilicon wiring faces each other with the first and second polysilicon wirings of the gate electrodes interposed therebetween. The first and second lower wirings which are arranged adjacent to each other and connect the diffusion layers of the respective drain electrodes extend in the horizontal direction on a plane, respectively, and are connected to the other gate electrode to form the first and second lower wirings. In a layout structure of a memory cell serving as a second input / output terminal, the wiring of the first lower wiring is connected to the first power supply with substantially the same area as the first lower wiring. Forming a first capacitor by arranging layer wiring, and arranging an upper layer wiring connected to the second power supply with substantially the same area as the second lower layer wiring on the wiring of the second lower layer wiring; A layout structure of a memory cell, which forms a second capacitor.
の電源と接続される上層配線を配置して第1の容量を形
成し、前記第2の下層配線の配線上に前記第1の電源と
接続される上層配線を配置して第2の容量を形成する請
求項5記載のメモリセルのレイアウト構造。6. The second lower wiring layer on the second lower wiring layer.
The first capacitor is formed by arranging an upper layer wiring connected to the power supply of the second line, and the second capacitor is formed by arranging an upper layer wiring connected to the first power supply on the wiring of the second lower layer wiring. 6. The layout structure of a memory cell according to claim 5, wherein the layout structure is formed.
び前記第2の下層配線の線幅をそれぞれさらに拡張して
面積を大きくし、拡張された前記第1の下層配線上に、
略同等面積の第3の上層配線を第1の電源に接続して配
置することで前記第1の容量を形成し、拡張された前記
第2の下層配線上に、略同等面積の第4の下層配線を第
2の電源に接続して配置することで前記第2の容量を形
成する請求項6記載のメモリセルのレイアウト構造。7. The line width of each of the first and second lower-layer wirings extending in the horizontal direction is further expanded to increase the area, and on the expanded first lower-layer wirings,
The first capacitor is formed by connecting and arranging a third upper wiring having a substantially equal area to a first power supply, and a fourth capacitor having a substantially equal area is formed on the expanded second lower wiring. 7. The layout structure of a memory cell according to claim 6, wherein the second capacitance is formed by arranging a lower wiring connected to a second power supply.
の電源に接続して配置することで前記第1の容量を形成
し、前記略同等面積の第4の下層配線を第1の電源に接
続して配置することで前記第2の容量を形成する請求項
7記載のメモリセルのレイアウト構造。8. The method according to claim 8, wherein the third upper wiring having substantially the same area is
The first capacitance is formed by connecting to a first power supply, and the second capacitance is formed by connecting the fourth lower wiring having substantially the same area to the first power supply. A layout structure of the memory cell according to claim 7.
つ隣接して前記第1の電源に接続される第5の下層配線
を配置して前記第1の容量を形成し、前記第2の垂直方
向の下層配線と平行かつ隣接して前記第2の電源に接続
される第6の下層配線を配置して前記第2の容量を形成
する請求項8記載のメモリセルのレイアウト構造。9. The first capacitor is formed by arranging a fifth lower wiring connected to the first power supply in parallel with and adjacent to the first lower wiring in the vertical direction. 9. The layout structure of a memory cell according to claim 8, wherein a sixth lower wiring connected to said second power supply is arranged in parallel with and adjacent to the lower wiring in the vertical direction to form said second capacitor.
前記下層配線をアルミ配線で形成する請求項5,6,
7,8または9記載のメモリセルのレイアウト構造。10. The method according to claim 1, wherein the upper wiring is formed of aluminum wiring.
7. The semiconductor device according to claim 5, wherein the lower wiring is formed of aluminum wiring.
10. The layout structure of the memory cell according to 7, 8, or 9.
前記入出力端を形成する前記下層配線をポリシリコン配
線で形成する請求項5,6,7,8または9記載のメモ
リセルのレイアウト構造。11. The method according to claim 11, wherein the upper wiring is formed of aluminum wiring.
10. The layout structure of a memory cell according to claim 5, wherein said lower layer wiring forming said input / output end is formed of a polysilicon wiring.
散層を接続した第1の第1導電型MOSトランジスタの
ドレイン電極の拡散層と第2の電源にソース電極の拡散
層を接続した第1の第2導電型MOSトランジスタのド
レイン電極の拡散層とを平面上の垂直方向に第1の下層
配線で接続し、それぞれのゲート電極も前記垂直方向に
第1のポリシリコン配線で接続した第1のインバータ
と、第1の電源にソース電極の拡散層を接続した第2の
第1導電型MOSトランジスタのドレイン電極の拡散層
と第2の電源にソース電極の拡散層を接続した第2の第
2導電型MOSトランジスタのドレイン電極の拡散層と
を平面上の垂直方向に第2の下層配線で接続し、それぞ
れのゲート電極も前記垂直方向に第2のポリシリコン配
線で接続した第2のインバータとがゲート電極の前記第
1および前記第2のポリシリコン配線を挟んで互いに対
向しかつ隣接配置されるとともに、それぞれのドレイン
電極の拡散層を接続する前記第1および前記第2の下層
配線をそれぞれ平面上の水平方向に延在させて他方のゲ
ート電極に接続して第1および第2の入出力端とするメ
モリセルであって、前記第1および前記第2の下層配線
の線幅をそれぞれさらに拡張して面積を大きくし、この
拡張された前記第1の下層配線上に、略同等面積の第3
の上層配線を第1の電源に接続して配置することで第1
の容量を形成し、拡張された前記第2の下層配線上に、
略同等面積の第4の下層配線を第2の電源に接続して配
置することで第2の容量を形成する第1のメモリセル
と、前記略同等面積の第3の上層配線を第2の電源に接
続して配置することで前記第1の容量を形成し、前記略
同等面積の第4の下層配線を第1の電源に接続して配置
することで前記第2の容量を形成する第2のメモリセル
とがそれぞれ用いられ、これら第1および第2のメモリ
セルを所望のメモリテストパターンまたはメモリマップ
の初期データ値に対応するように組み合わせて配置する
ことを特徴とするメモリセルのレイアウト構造。12. A first power supply type MOS transistor having a drain electrode diffusion layer connected to a first power supply connected to a diffusion layer forming a source electrode, and a second power supply connected to a source electrode diffusion layer connected to a second power supply. The first conductive type MOS transistor is connected to the diffusion layer of the drain electrode in the vertical direction on the plane by a first lower wiring, and the respective gate electrodes are also connected in the vertical direction by the first polysilicon wiring. A second inverter having a first power supply connected to a diffusion layer of a source electrode and a second power supply having a diffusion layer of a source electrode connected to the second power supply; A second conductive type MOS transistor is connected to a diffusion layer of a drain electrode in a vertical direction on a plane by a second lower wiring, and each gate electrode is also connected to the vertical direction by a second polysilicon wiring. I An inverter is disposed opposite to and adjacent to the first and second polysilicon wirings of the gate electrode, and the first and second lower wirings connecting the diffusion layers of the respective drain electrodes. Are respectively extended in the horizontal direction on a plane and connected to the other gate electrode to be first and second input / output terminals, wherein the line widths of the first and second lower wirings are Are further expanded to increase the area, and a third area of substantially the same area is provided on the expanded first lower layer wiring.
Is connected to the first power supply and arranged.
And on the extended second lower layer wiring,
A first memory cell forming a second capacitor by connecting and arranging a fourth lower wiring having substantially the same area to a second power supply, and a third upper wiring having substantially the same area as a second upper wiring. The first capacitor is formed by being connected to a power supply, and the second capacitor is formed by connecting the fourth lower wiring having substantially the same area to the first power supply. Wherein two memory cells are used, and the first and second memory cells are combined and arranged so as to correspond to a desired memory test pattern or an initial data value of a memory map. Construction.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9209040A JPH1153888A (en) | 1997-08-04 | 1997-08-04 | Memory cell and its layout structure |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9209040A JPH1153888A (en) | 1997-08-04 | 1997-08-04 | Memory cell and its layout structure |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1153888A true JPH1153888A (en) | 1999-02-26 |
Family
ID=16566269
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9209040A Pending JPH1153888A (en) | 1997-08-04 | 1997-08-04 | Memory cell and its layout structure |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1153888A (en) |
-
1997
- 1997-08-04 JP JP9209040A patent/JPH1153888A/en active Pending
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---|---|---|---|
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