JPH11514153A - 半導体構成素子を表面実装するための構成素子ケーシング - Google Patents
半導体構成素子を表面実装するための構成素子ケーシングInfo
- Publication number
- JPH11514153A JPH11514153A JP10503747A JP50374798A JPH11514153A JP H11514153 A JPH11514153 A JP H11514153A JP 10503747 A JP10503747 A JP 10503747A JP 50374798 A JP50374798 A JP 50374798A JP H11514153 A JPH11514153 A JP H11514153A
- Authority
- JP
- Japan
- Prior art keywords
- chip carrier
- printed wiring
- wiring board
- mounting surface
- component casing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
- H01L23/047—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads being parallel to the base
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
- H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
- H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/1016—Shape being a cuboid
- H01L2924/10161—Shape being a cuboid with a rectangular active surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/15165—Monolayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09009—Substrate related
- H05K2201/09036—Recesses or grooves in insulating substrate
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10431—Details of mounted components
- H05K2201/10568—Integral adaptations of a component or an auxiliary PCB for mounting, e.g. integral spacer element
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10689—Leaded Integrated Circuit [IC] package, e.g. dual-in-line [DIL]
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10742—Details of leads
- H05K2201/10886—Other details
- H05K2201/10931—Exposed leads, i.e. encapsulation of component partly removed for exposing a part of lead, e.g. for soldering purposes
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Dispersion Chemistry (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Measuring Fluid Pressure (AREA)
Abstract
(57)【要約】
本発明は、プリント配線板(3)の実装表面(2)に半導体構成素子を表面実装するための構成素子ケーシングであって、この構成素子ケーシングが、ほぼ扁平なチップ担体面(4)を有する、電気絶縁材料から成るチップ担体(5)と、該チップ担体(5)を貫通し且つ半導体チップ(6)に電気的に接続されて表面実装可能に配置された複数の電極端子(7)とから成っており、前記チップ担体面(4)に、有利には集積されて形成された電子回路を備えた半導体チップ(6)が固定されている形式のものに関する。チップ担体(5)の、プリント配線板(3)の実装表面(2)に面した外側の制限面(12,13)は、プリント配線板(3)の実装表面(2)に対して、チップ担体(5)の縁部域(14,15)から中央域(16)へ向かって連続的に増大する間隔を有している。
Description
【発明の詳細な説明】
半導体構成素子を表面実装するための
構成素子ケーシング
本発明は、プリント配線板の実装表面に半導体構成素子を表面実装するための
組付け平面を備えた構成素子ケーシングであって、当該構成素子ケーシングが、
特にほぼ扁平なチップ担体面を有する、特に電気絶縁材料から成るチップ担体と
、該チップ担体を貫通し且つ半導体チップに電気的に接続されて表面実装可能に
配置された複数の電極端子とから成っており、前記チップ担体面に、有利には集
積されて形成された電子回路を備えた半導体チップが固定されている形式のもの
に関する。
サーフェース・マウンテッド・デザイン(SMD)配置形式としてもよく知ら
れているこのような表面実装は、回路板における電子構成素子の、特にスペース
節約型若しくは低構造型の適用を可能にする。このような組付け形態では、構成
素子端子は最早、挿入実装時のようにプリント配線板のホールに挿入されるので
はなく、プリント配線板の端子パッドに載置されてろう接される。表面実装用の
構成素子は、挿入実装用の構成素子よりも小さくてよい。それというのも、プリ
ント配線板のホール及びろう接用穴の直径は最早、端
子の接点間隔を規定しないからである。更に、プリント配線板において実装のた
めにしか必要でないホールを省略し、しかもスルーコンタクトのためだけに必要
とされるに過ぎないホールを技術的に可能な限り小さく構成することができる。
更に、プリント配線板の両面実装が可能なので、表面実装することによりかなり
のスペースが節約され且つ著しいコスト低減が得られる。チップ担体を貫通し且
つ半導体チップに電気的に接続された電極端子が、チップ担体の少なくとも2つ
の側面に向かって導出された端子脚片として形成されており、これらの端子脚片
が短いロッカー(rocker)形端子スタブを形成するように屈曲且つ切断さ
れていると、電子構成素子の特に小さな構造高さが得られる。
表面実装可能な半導体構成素子をプリント配線板の実装表面に適用する場合は
、主に製造誤差によって生じ得るプリント配線板の撓みを考慮しなければならな
い。さもないとこの撓みは、実装時及び実装されたプリント配線板のその後の使
用時に問題を生ぜしめる恐れがある。ケーシング側方部分から突出している端子
脚片端部の、1/10mmの範囲内の最小ボトムクリアランスだけのために、こ
のような構成素子の、プリント配線板への実装には、正確に作動するトリミング
及び二次成形用工具が、構成素子の製作時に必要となる。
本発明の課題は、プリント配線板の実装時に、如何なるトリミング及び二次成
形用工具も使用せずに済み、同時にプリント配線板の製造誤差によって生ぜしめ
られた撓みと、プリント配線板の熱的又は機械的な形式のひずみとを補償するこ
とができるような、プリント配線板の実装表面に半導体構成素子を表面実装する
ための構成素子ケーシングを提供することである。
この課題は、請求項1に記載の構成素子ケーシングによって解決される。
本発明によれば、プリント配線板の実装表面、つまり組付け平面に面して設け
られた、チップ担体の外側の制限面は、この制限面が組付け平面に対して、チッ
プ担体の縁部域から中央域に向かって連続的に増大する間隔を有しているように
形成されている。
本発明による配置形式に基づき、ケーシングの下側部分が屋根形に形成される
ことによって、この下側部分はプリント配線板の実装表面から持ち上げられる。
これにより、トリミング及び二次成形用工具を全く使用せずに済み、ひいては構
成素子ケーシングの下面とプリント配線板の実装表面との間のボトムクリアラン
スに対する要求も、より低く設定することができる。一般に、プリント配線板の
実装は比較的有利である。それというのも、実装時に使用される実装接着材の良
好な接着性が保証されており、撓みの形で生じ得るプリント配線板の製造誤差が
補償されるからである。更
に、熱的又は機械的な形式のひずみも阻止される。それというのも、構成素子と
プリント配線板との接触が、端子脚片によってしか行われていないからである。
本発明の有利な構成では、チップ担体の、プリント配線板の実装表面に面した
外側の制限面が、チップ担体の内側から見たチップ担体の横断面で見て、ほぼV
字形の延在部を有している。この場合の一実施例では、実装表面に面したチップ
担体の外側の制限面とプリント配線板との最大距離が、約0.1〜0.5mmの
値を有していてよい。
本発明の原理に従って、チップ担体を貫通し且つ半導体チップに電気的に接続
された、複数の電極端子は、チップ担体の少なくとも1つの側面、有利には2つ
の側面に向かって導出された端子脚片として形成されており、これらの端子脚片
は、短いロッカー形の端子スタブを形成するように屈曲且つ切断されている。
本発明の特に有利な構成では、電気絶縁材料から特に一体に製作されたチップ
担体が、プリント配線板の実装表面に対して持ち上げられた下側部分と、この下
側部分の両側面に配置された側方部分とを有している。本発明の別の特に有利な
構成では、端子脚片の屈曲部が部分的又は完全に、チップ担体の側方部分の内部
に収容されている。
ケーシング内部に端子脚片屈曲部を部分的若しくは完全に組み込むことにより
、電子構成素子のケーシン
グの寸法を一層縮小し、更に金属のシステム担体若しくはリードフレームのサイ
ズを縮小することもできる。SMDケーシングの内部に端子脚片屈曲部を設ける
ことにより、腐食性媒体のための沿面距離が著しく延長され、ひいては化学薬品
の浸透の危険も極めて減少される。同時にケーシング構成部材内部における端子
脚片の機械的な固定が達成される。このことはつまり、電気的な故障に対する信
頼性の増大に寄与する。
本発明による更に別の有利な構成では、端子脚片の、チップ担体の側方部分か
ら突出している端部が、プリント配線板の実装表面に対して僅かな傾斜を有して
おり、この場合、この傾斜はチップ担体の中央域から見て組付け平面の方向で下
方に向かって延びている。
更に別の特に有利な形式では、チップ担体が熱可塑性プラスチック材料から一
体に製作されている。
以下に、本発明の実施例を図面につき詳しく説明する。
第1図は、本発明の実施例による構成素子ケーシングの概略断面図であり;
第2図は、本発明の実施例による構成素子ケーシングのチップ担体の概略斜視
図である。
両図面には、プリント配線板3の実装表面2に表面実装するための組付け平面
を有する本発明による構成素子ケーシング1の一実施例が示されている。この構
成素子ケーシング1は、ほぼ扁平なチップ担体面4を
有する、電気絶縁プラスチック材料から成るチップ担体5と、チップ担体5を貫
通し且つ半導体チップ6に電気的に接続された複数の電極端子7とを有している
。これらの電極端子7の端部8は、それぞれプリント配線板3の実装表面2の端
子パッド(詳しくは図示せず)に載置されてろう接される。前記チップ担体面4
には、集積されて形成された圧力センサを備えた半導体チップ6と、前記圧力セ
ンサに対応配置された電子回路とが固定されている(圧力センサ及び回路は、詳
しくは図示せず)。自体公知のプラスチック注入成形方法を用いて特に一体に製
作されたチップ担体5は、組付け平面に対して、従って実装表面2に対して持ち
上げられた、半導体チップ6を支持する下側部分9と、この下側部分9の側面に
配置された側方部分10,10a及び11,11aとを有している。これらの側
方部分10,10a及び11,11aは、圧力センサケーシングの、側方を遮蔽
するケーシング壁を形成する。チップ担体5は、第1図にほぼ標準尺度で示した
ように、チップ担体5の、プリント配線板3の実装表面2に面した外側の制限面
12,13が、プリント配線板3の実装表面2に対して、チップ担体5の下側の
縁部域14,15から中央域16に向かって連続的に増大する間隔を有している
ように形成されている。特にチップ担体5の外側の制限面12,13は、横断面
で見てほぼ逆V字形の延在部、若しくは屋根形に形成
された延在部を有しており、この場合、逆V字の頂点は中央に配置されており、
しかもこの位置における、プリント配線板に対する最大間隔は、約0.1〜0.
5mmの値を有している。更に、チップ担体5を貫通し且つ半導体チップ6に電
気的に接続された複数の電極端子7が、チップ担体5の少なくとも2つの側面に
向かって導出された端子脚片として形成されており、これらの端子脚片は、短い
ロッカー形の端子スタブ17を形成するように屈曲且つ切断されている。このよ
うな配置形式は、センサ構成素子の最小構造高さを保証する。更に、端子脚片の
屈曲部18がチップ担体5の側方部分10,11の内部に完全に収容されており
、このことは、ケーシングの寸法を一層縮小し、これによりリードフレームのサ
イズが縮小され、更に、腐食性媒体のための延面距離が著しく延長され、ひいて
は化学薬品の混入も減少されるという利点を有している。このような配置形式は
更に、構成部材のケーシング内部におけるリードフレーム若しくは電極端子7の
機械的な固定、ひいては全体の機械的な安定性の付加的な増大を可能にする。更
に、端子脚片の、チップ担体5の側方部分10,11から突出している端部8が
、プリント配線板3の実装表面2に対して僅かな傾斜を形成しており、この場合
、端子脚片の端部8の、実装表面2に面した最外縁部19は、破線で示された補
助平面20に対して約0.1mmの間隔を有している
。この配置形式によって、構成素子の、プリント配線板3の実装表面2との接触
が、端子脚片の最外端部8によってしか行われていないということが保証される
。このことは、下側部分がプリント配線板から持ち上げられて形成されて、ケー
シングが図示のように屋根形に形成されている、図示の有利なケーシング配置形
式と相まって、プリント配線板3に生じ得る撓みを考慮しており、更に、構成素
子のプリント配線板3への実装時、並びにこのプリント配線板3のその後の使用
時に生ぜしめられる問題が回避される。この場合有利な形式では、従来実装時に
必要とされた、いわゆるトリミング及び二次成形用工具を用いた調整を省くと同
時に、維持すべきボトムクリアランスに課された所与の要求を考慮することがで
きる。実装は、比較的有利に実施され得る。それというのも、実装接着材の良好
な接着性が保証されており、更に、プリント配線板3に生じ得る、撓みに関する
製造誤差が補償されるからである。更に、熱的及び/又は機械的な形式のひずみ
が阻止される。それというのも、プリント配線板3との接触が、端子脚片によっ
てしか行われていないからである。
半導体チップ6に集積されて形成された圧力センサ若しくはこの圧力センサに
対応配置された電子回路を複数の電極端子7に電気的に接続するためには、図示
のように、ワイヤ接点接続方法を使用することができ
、このワイヤ接点接続方法では、複数のボンディングワイヤ21が、それぞれチ
ップ上の金属のチップ接続箇所21aに固定されて、対応して接続すべき電極脚
片へとそれぞれ引き出される。更に、この電気的な接続のためには、「スパイダ
(Spider)接点接続」を使用することもでき、このスパイダ接点接続にお
いてはボンディングワイヤの代わりに、導電性のシステム担体板若しくは「リー
ドフレーム」が使用される。
シリコンから成る半導体チップ6に集積された圧力センサは、「圧電抵抗セン
サ」を成しており、この圧電抵抗センサの場合、チップ6の表面に、マイクロメ
カニカルメソッドを用いて製作されたシリコン薄膜が設けられている。この薄膜
は、やはりシリコン基板に形成され且つ自体公知の形式でブリッジ回路に接続さ
れている、圧力に依存する複数の抵抗に電気的に接続されている。同様に、セン
サに対応配置された回路が半導体チップ6に集積されている。この回路は信号調
整(増幅及び補正)のために使用されるが、センサの調整及び補償のためにも使
用される。本発明の根底を成すこのような半導体圧力センサはその他の構造形態
に比して、最小構造サイズが重要である場合、つまり、例えば自動車分野におけ
る圧力測定において、例えばブレーキ圧、タイヤ圧、燃焼室圧等を測定する場合
の適用に、特に適している。圧電抵抗圧力測定の原理
によって作動する半導体圧力センサの他に、更に容量的な測定原理で作動する半
導体圧力センサを使用することもできる。
第1図に示した実施例では、チップ担体5が、プリント配線板3の実装表面2
とは反対の側22において片側に開いて形成され且つ開口23を制限する上側の
縁部域24,25に、支持手段26を有している。この支持手段26は、チップ
担体5に載置可能な接続片(詳しくは図示せず)の保持手段との、形状接続式の
機械的な、遊びの無い結合のためのものであり、この場合、チップ担体5への接
続片の載置時に、前記保持手段と支持手段26とが交互に係合するようになって
いる。この目的のためには、チップ担体5の支持手段26が、その外周面に、接
続片の保持手段を支持する環状の受け面29を有している。この受け面29は図
示のように、チップ担体5の縁部域に沿って環状(周方向)に形成された溝30
として形成されていてよく、この溝30には、接続片の外周面に沿って成形され
たキーが、少なくとも部分的に係合する。
チップ担体5は、半導体チップ6を完全に覆う流動性の充填材32によって満
たされている。この充填材32は、特にゲル状の物質であり、このゲルは、圧力
をほぼ遅延並びに誤差無しで半導体圧力センサに伝達する。このゲル32は、一
方では感応性の圧力センサとして形成された半導体チップ6と、電子構成素子の
別の、特に金属の構成部材、特にボンディングワイヤ21、端子脚片7若しくは
リードフレームとを、測定すべき媒体33との接触から防護し、このようにして
、媒体33のイオンや別の有害成分による構成部材の汚染、又は媒体33に基づ
く腐食の危険を回避するために役立つ。更にこのゲル32は、センサ構成素子と
、載置された接続片との間のデッドボリュームを最小限に抑え、圧力測定時の誤
り若しくは時間的な遅延を防止するために、充填材料として使用される。測定す
べき媒体を、半導体チップ6、若しくは電子構成素子の、腐食の恐れのある構成
部材からなお分離するためには更に、接続片の、チップ担体5に面した側が、弾
性的なダイヤフラムによって遮蔽されている。このダイヤフラムは、センサにも
たらされた媒体の圧力パルスを、著しい誤り若しくは時間的な遅延無しに送出す
ることができ、しかも媒体のイオン又は別の有害な成分による、危機的な構成部
材の汚染の危険を阻止する。
片側に開いたチップ担体5の、側壁として形成された上側の縁部域24,25
には更に、内側に一貫して配置された流出防止エッジ36が設けられていてよい
。この場合、チップ担体5の内側は、単に流出防止エッジ36の高さにまでしか
ゲル32によって満たされていない。この流出防止エッジ36は、粘性のゲル3
2の毛管力の規定の遮断を可能にし、これにより毛管
力に基づいた、ケーシング縁部を超えるゲル32の不都合な上昇を阻止する。
有利な形式では、適当に形成された配置形式における流出防止エッジは、流動
性の充填材の有効厚さを最小限に保つことをも可能にする。これにより、測定す
べき加速度若しくは圧力に関する圧力センサの測定感度への不都合な影響が、極
端には悪化されなくなる。この測定感度はよく知られているように、増大するゲ
ル厚さによって低下される。
─────────────────────────────────────────────────────
フロントページの続き
(81)指定国 EP(AT,BE,CH,DE,
DK,ES,FI,FR,GB,GR,IE,IT,L
U,MC,NL,PT,SE),JP,US
(72)発明者 ベルント シュタードラー
ドイツ連邦共和国 D―93093 ドーナウ
シュタウフ グレゴール―メンデル―シュ
トラーセ 8
Claims (1)
- 【特許請求の範囲】 1.プリント配線板(3)の実装表面(2)に半導体構成素子を表面実装する ための構成素子ケーシングであって、当該構成素子ケーシングが、チップ担体面 (4)を有するチップ担体(5)と、該チップ担体(5)を貫通し且つ半導体チ ップ(6)に電気的に接続されて表面実装可能に配置された電極端子(7)とか ら成っており、前記チップ担体面(4)に、半導体チップ(6)が固定されてい る形式のものにおいて、 チップ担体(5)の、プリント配線板(3)の実装表面(2)に面した外側の 制限面(12,13)が、該制限面(12,13)がプリント配線板(3)の実 装表面(2)に対して、チップ担体(5)の縁部域(14,15)から中央域( 16)に向かって連続的に増大する間隔を有しているように形成されていること を特徴とする、半導体構成素子を表面実装するための構成素子ケーシング。 2.チップ担体(5)の、プリント配線板(3)の実装表面(2)に面した外 側の制限面(12,13)が、チップ担体(5)の横断面で見て、ほぼ逆V字形 の延在部を有している、請求項1記載の構成素子ケーシング。 3.プリント配線板(3)と、実装表面(2)に面したチップ担体(5)の外 側の制限面(12,13) との最大距離が、約0.1〜0.5mmの値を有している、請求項1又は2記載 の構成素子ケーシング。 4.チップ担体(5)を貫通し且つ半導体チップ(6)に電気的に接続された 電極端子(7)が、前記チップ担体(5)の少なくとも1つの側面に向かって導 出された端子脚片として形成されており、該端子脚片が、短いロッカー形の端子 スタブ(17)を形成するように屈曲且つ切断されている、請求項1から3まで のいずれか1項記載の構成素子ケーシング。 5.電気絶縁材料から特に一体に製作されたチップ担体(5)が、プリント配 線板(3)の実装表面(2)に対して持ち上げられた下側部分(9)と、該下側 部分(9)の両側面に配置された側方部分(10,10a,11,11a)とを 有している、請求項1から4までのいずれか1項記載の構成素子ケーシング。 6.端子脚片の少なくとも1つの屈曲部(18)が、それぞれほぼ完全に、チ ップ担体(5)の側方部分(10,10a,11,11a)の内部に収容されて いる、請求項5記載の構成素子ケーシング。 7.チップ担体(5)の側方部分(10,10a,11,11a)から突出し ている、端子脚部の端部(8)が、それぞれプリント配線板(3)の実装表面( 2)に対して僅かな傾斜を有しており、この傾斜が、チップ担体(5)の中央域 (16)から見て、プリント配線板(3)の実装表面(2)の方向で下方に向か って延びている、請求項5又は6記載の構成素子ケーシング。 8.チップ担体(5)が、熱可塑性プラスチック材料から製作されている、請 求項1から7までのいずれか1項記載の構成素子ケーシング。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19626082.5 | 1996-06-28 | ||
DE19626098.1 | 1996-06-28 | ||
DE19626098 | 1996-06-28 | ||
DE19626082A DE19626082C2 (de) | 1996-06-28 | 1996-06-28 | Bauelementgehäuse für eine Oberflächenmontage eines Halbleiter-Bauelementes |
PCT/DE1997/001358 WO1998000864A1 (de) | 1996-06-28 | 1997-06-27 | Bauelementgehäuse für eine oberflächenmontage eines halbleiter-bauelementes |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11514153A true JPH11514153A (ja) | 1999-11-30 |
Family
ID=26027025
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10503747A Pending JPH11514153A (ja) | 1996-06-28 | 1997-06-27 | 半導体構成素子を表面実装するための構成素子ケーシング |
Country Status (4)
Country | Link |
---|---|
US (1) | US6058020A (ja) |
EP (1) | EP0907965A1 (ja) |
JP (1) | JPH11514153A (ja) |
WO (1) | WO1998000864A1 (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3283226B2 (ja) * | 1997-12-26 | 2002-05-20 | ポリマテック株式会社 | ホルダーの製造法 |
DE19844461A1 (de) | 1998-09-28 | 2000-03-30 | Siemens Ag | Hanhabungs- und Montageschutz |
JP3418373B2 (ja) * | 2000-10-24 | 2003-06-23 | エヌ・アール・エス・テクノロジー株式会社 | 弾性表面波装置及びその製造方法 |
EP1251592A1 (de) * | 2001-04-21 | 2002-10-23 | Ascom AG | Vorrichtung zur Befestigung und Kontaktierung von Modulen elektrischer Geräte |
GB0324632D0 (en) * | 2003-10-22 | 2003-11-26 | Melexis Nv | Integrated circuit packaging |
US7259499B2 (en) * | 2004-12-23 | 2007-08-21 | Askew Andy R | Piezoelectric bimorph actuator and method of manufacturing thereof |
US8074622B2 (en) * | 2005-01-25 | 2011-12-13 | Borgwarner, Inc. | Control and interconnection system for an apparatus |
DE112009000266B4 (de) | 2008-05-09 | 2022-05-05 | Vitesco Technologies Germany Gmbh | Steuergerät mit Rahmen und Verfahren zum Herstellen eines solchen Steuergeräts |
US20090283137A1 (en) * | 2008-05-15 | 2009-11-19 | Steven Thomas Croft | Solar-cell module with in-laminate diodes and external-connection mechanisms mounted to respective edge regions |
US9059351B2 (en) | 2008-11-04 | 2015-06-16 | Apollo Precision (Fujian) Limited | Integrated diode assemblies for photovoltaic modules |
US8586857B2 (en) * | 2008-11-04 | 2013-11-19 | Miasole | Combined diode, lead assembly incorporating an expansion joint |
JP2010190706A (ja) * | 2009-02-18 | 2010-09-02 | Panasonic Corp | 慣性力センサ |
DE102009001969A1 (de) * | 2009-03-30 | 2010-10-07 | Robert Bosch Gmbh | Sensormodul |
US8203200B2 (en) * | 2009-11-25 | 2012-06-19 | Miasole | Diode leadframe for solar module assembly |
JP5742323B2 (ja) * | 2011-03-14 | 2015-07-01 | オムロン株式会社 | センサパッケージ |
DE102013226066A1 (de) * | 2013-12-16 | 2015-06-18 | Siemens Aktiengesellschaft | Planartransformator und elektrisches Bauteil |
US20150342069A1 (en) * | 2014-05-20 | 2015-11-26 | Freescale Semiconductor, Inc. | Housing for electronic devices |
JP6359049B2 (ja) * | 2016-05-09 | 2018-07-18 | Nissha株式会社 | ガスセンサデバイス及びその製造方法 |
CN112151467B (zh) * | 2020-09-11 | 2022-11-01 | 安徽龙芯微科技有限公司 | 一种芯片封装体及其制备方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4330683A (en) * | 1980-12-03 | 1982-05-18 | Bell Telephone Laboratories, Incorporated | Encapsulation for semiconductor device |
JPS60224263A (ja) * | 1984-04-20 | 1985-11-08 | Oki Electric Ind Co Ltd | 混成集積回路 |
FR2636175B1 (fr) * | 1988-09-02 | 1990-11-23 | Apr Composants | Dispositif de codage notamment pour carte a circuits integres |
EP0409257A3 (en) * | 1989-07-21 | 1991-04-03 | Kabushiki Kaisha Toshiba | Low-melting point glass sealed semiconductor device and method of manufacturing the same |
EP0468052B1 (en) * | 1990-02-09 | 1996-11-06 | Toyo Communication Equipment Co. Ltd. | Structure for holding ultrathin plate piezoelectric resonator in package |
US5157480A (en) * | 1991-02-06 | 1992-10-20 | Motorola, Inc. | Semiconductor device having dual electrical contact sites |
US5273440A (en) * | 1992-05-19 | 1993-12-28 | Elco Corporation | Pad array socket |
JP3289858B2 (ja) * | 1993-09-29 | 2002-06-10 | 凸版印刷株式会社 | マルチチップモジュールの製造方法およびプリント配線板への実装方法 |
US5586010A (en) * | 1995-03-13 | 1996-12-17 | Texas Instruments Incorporated | Low stress ball grid array package |
-
1997
- 1997-06-27 JP JP10503747A patent/JPH11514153A/ja active Pending
- 1997-06-27 EP EP97931678A patent/EP0907965A1/de not_active Withdrawn
- 1997-06-27 WO PCT/DE1997/001358 patent/WO1998000864A1/de not_active Application Discontinuation
-
1998
- 1998-12-28 US US09/221,787 patent/US6058020A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6058020A (en) | 2000-05-02 |
WO1998000864A1 (de) | 1998-01-08 |
EP0907965A1 (de) | 1999-04-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH11514153A (ja) | 半導体構成素子を表面実装するための構成素子ケーシング | |
JP3546059B2 (ja) | プリント配線板の実装表面に組み付け可能な圧力センサ構成素子 | |
EP0831315B1 (en) | Pressure sensor | |
US20050101161A1 (en) | Sensor module | |
US6313729B1 (en) | Semiconductor device | |
US20010002119A1 (en) | Method of producing a pressure sensor component | |
JP2000513447A (ja) | プリント配線板の実装表面へ実装するための圧力センサ装置 | |
EP1407278B1 (en) | Acceleration sensor | |
US7638931B2 (en) | Resin substrate and ultrasonic sensor using the same | |
DE19626083C2 (de) | Sensor-Bauelement | |
JPH08320341A (ja) | 力学量検出装置 | |
US7388287B2 (en) | Semiconductor package | |
US20040163477A1 (en) | Pressure sensor device and method of producing the same | |
JP3700944B2 (ja) | 圧力センサ | |
JP2540967Y2 (ja) | 圧力センサ | |
CN212992298U (zh) | 一种陶瓷封装基座及谐振器 | |
CN220104357U (zh) | 压力芯体 | |
JPH0546414Y2 (ja) | ||
JP2006170785A (ja) | 圧力検出装置用パッケージ、圧力検出装置および感圧素子 | |
JPH0734356Y2 (ja) | 表面実装型圧力センサー | |
JP3042344B2 (ja) | 半導体圧力センサ | |
JP2000230876A (ja) | 圧力センサ | |
JP2005315602A (ja) | 半導体センサ装置 | |
JP4794072B2 (ja) | 圧力検出装置用パッケージ | |
JP4753926B2 (ja) | 圧力検出器および圧力検出器組立体 |