JPH11511594A - pn接合部と該pn接合部の絶縁破壊の危険性を低減させる手段とを有する装置 - Google Patents
pn接合部と該pn接合部の絶縁破壊の危険性を低減させる手段とを有する装置Info
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- 230000015556 catabolic process Effects 0.000 title abstract description 21
- 238000000034 method Methods 0.000 claims abstract description 9
- 239000000126 substance Substances 0.000 claims description 43
- 239000000463 material Substances 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 15
- 239000002019 doping agent Substances 0.000 claims description 6
- 230000005611 electricity Effects 0.000 claims 1
- 238000005096 rolling process Methods 0.000 claims 1
- 230000000903 blocking effect Effects 0.000 abstract description 14
- 230000005684 electric field Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000000638 solvent extraction Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract
(57)【要約】
本発明は、pn接合部と該pn接合部の絶縁破壊の危険性を低減させる手段とを有する装置に関する。この装置は、それぞれJTE技法による多段の縁部区分(40ないし50)を備えた電界プレート(4)と阻止電極(5)の組合せからなる。これにより僅かな所要スペースのもとで2500Vをはるかに越える阻止電圧が達成可能となる。
Description
【発明の詳細な説明】
pn接合部と該pn接合部の絶縁破壊の危険性を低減させる手段とを有する装置
pn接合部を有する半導体素子のもとでは、中程度と高い阻止電圧に対して、
半導体材料からなる物質表面での阻止されるpn接合部のある箇所に、フラッシ
オーバないし絶縁破壊の危険性を低減ないしは完全に取り除く手段を講じる必要
がある。
1200ボルトの阻止電圧に対する、ダイオード、特に出力ダイオード、絶縁
ゲートを備えたバイポーラトランジスタ(=IGBTs(Isolated Gate Bipola
r Transistor))等のもとでは、半導体材料からなる物質中に形成された、前述し
たような物質の表面に形成されるp形ドーピング領域から該領域に接するn形ド
ーピング領域へ移行するpn接合部のフラッシオーバや絶縁破壊の危険性を低減
させる手段として、以下のようなことが提案されている。
すなわち物質の表面において、
p形ドーピング領域の範囲に、表面においてp形ドーピング領域を仕切るp形
ドーピング領域の輪郭上に、表面からの除去による多段の縁部区分を有する電極
を配設し、
さらにp形ドーピング領域外でn形ドーピング領域
の範囲に多段の縁部区分を有する電極を配設する。この縁部区分は、p形ドーピ
ング領域の範囲に配設された電極の縁部区分と間隔をおいて対向しており、これ
も表面からの除去によるものである。
前記半導体材料からなる物質は、例えばシリコンからなり、前記電極は例えば
アルミニウムかポリシリコンからなる。
この種の手段に必要とされるスペースは、電極の縁部領域間の間隔方向でみて
約350μmほどである。
多段の縁部区分におけるこれらの段の高さは、この多段の縁部区分の下でこれ
らの区間の間に存在する、絶縁材料、例えば酸化皮膜かならる層の厚さによって
決まる。これはプロセス的な理由から全体の厚さが約10μmに制限される。
p形ドーピング領域の範囲に配設された電極の多段の縁部区分の各段には、半
導体材料における電界ピークが生じる。これは前記電極の順次連続するそれぞれ
の部分によって再度緩和される。そのためこの電極は、電界プレートとして解釈
できる。これは半導体材料からなる物質中において電界ピークをできるだけ発生
させないように作用する。
p形ドーピング領域外でn形ドーピング領域の範囲に配設される電極は、阻止
電極とみなされる。これは、半導体材料からなる物質中において空間電荷領域の
さらなる拡大を阻止するように作用する。
縁部区分の段からなる電界プレートによって生ぜしめられた電界ピークの阻止
能力の低減は可及的に僅かに抑えられるべきである。このことは物質表面に対し
て垂直方向で測定される段高さと、該表面に対して平行方向でp形ドーピング領
域によって引き続き測定される段長さの、良好な段毎の整合調整を必要とする。
この電極の縁部区分の自由端部における電界ピークは、もはや前述したようには
低減できず、そのため、絶縁材料からなる層の所定の厚さのもとでは、すなわち
前記自由端部から表面までの所定の間隔のもとでは、物質の最大限可能な阻止能
力が制限される。
それ故に1600Vの阻止電圧に対するpn接合部を有する構成素子に対して
は、電界プレート保護形の2つの電界リングが付加的に挿入される。しかしなが
らこれには大きなスペースが必要となる(例えば650μm)。さらに高い阻止
電圧に対してはこの種の装置はますます不利となる。
pn接合部のフラッシオーバ又は絶縁破壊の危険性を低減させるその他の手段
としては、接合部拡張技法(以下ではJTE(Junction Termination Extension)
技法とも称する)があげられる。この技法では、半導体材料からなる物質中に形
成されるpn接合部(これはここでも物質中のその表面に形成されたp形ドーピ
ング領域からこの領域に接するn形ドーピング領域への移行部である)のもとで
、p形ドーピング領域よ
りも低濃度のp形ドーピング領域が物質中のその表面に形成される。これは物質
中のp形ドーピング領域にもn形ドーピング領域にも接する。
阻止電圧の印加の際には、低濃度p形ドーピング領域が部分的に除去される。
但し自由電荷キャリアによって完全に除去されることはない。この場合比較的大
きな電界強度ピークは生じない。
しかしながらこの手段の問題は、高い阻止能力を維持するためには、低濃度p
形ドーピング領域の所定のドーピングが非常に正確に維持されなければならない
ことである。それに応じて構造的にも表面電荷に対して非常に敏感となり、技術
的にもその克服が困難となる。
これに対して請求項1に記載の本発明は、有利には1600V以上の阻止電圧
にも適しており、さらに所要スペースも僅かで済む。
特に有利には、本発明による装置は、1600V〜2500Vの電圧範囲に適
しており、さらに2500Vをはるかに越える阻止電圧の場合でも僅かな所要ス
ペース(例えば550μm)で達成できる。
本発明は大体において前述した2つの手段の組合せからなっており、特にこれ
らの個々の手段の欠点を克服するものである。
本発明による組合せの作用は以下のことに基づいている。
すなわち一方では、低濃度p形ドーピング領域によって電界強度ピークが低減
される。これにより、半導体材料からなる物質中の表面からの除去による、各電
極の縁部区分の自由端部から表面までの最大間隔が同じ場合においても、このよ
うな低濃度p形ドーピング領域が存在しないものに比べてさらに高い阻止電圧が
達成可能となる。
また他方では、前記低濃度p形ドーピング領域の正確なドーピングがそれほど
臨界的なものではなくなる。なぜなら低濃度p形ドーピング領域中の欠落した電
荷を、p形ドーピング領域の範囲に配設された電極によって所期のレベルまで得
ることができるからである。
本発明の別の有利な実施例は従属請求項に記載される。
特に請求項6による装置によれば、最大電圧が達成される低濃度p形ドーピン
グ領域の範囲が拡張される。
次に本発明を図面に基づき以下に詳細に説明する。
図1は、本発明による装置の第1実施例の断面図である。
図2は、図1による実施例での絶縁破壊電圧を、半導体材料からなる物質中の
様々なn形ドーピング毎に、p形ドーピング領域のp形ドーピング濃度に依存し
てプロットしたダイヤグラムである。
図3は、本発明による装置の第2実施例の断面図である。この場合低濃度p形
ドーピング領域が中断部を有している。
図4は、図3による実施例での絶縁破壊電圧を、半導体材料からなる物質中の
様々なn形ドーピング毎に、p形ドーピング領域のp形ドーピング濃度に依存し
てプロットしたダイヤグラムである。
図5は、2つの電極を有した従来装置の断面図である。
図6は、JTE技法による別の従来装置の断面図である。
図7は、図6による装置の絶縁破壊電圧を、p形ドーピング領域のp形ドーピ
ング濃度に依存して、半導体材料からなる物質中の唯一のn形ドーピングに対し
てプロットしたダイヤグラムである。
実施例
図1の本発明による装置の実施例では、半導体材料からなる物質1、例えばシ
リコンが、符号23の破線で示されているpn接合部を有している。これは、物
質1中のその表面10に形成されているp形ドーピング領域2からこの領域2と
表面10にも接している物質1中のn形ドーピング領域3への移行部分である。
p形ドーピング領域2は、有利には1017〜1018cm-3の高いドーピング濃
度を有しており、そのため以下ではこれをp+ドーピング領域と称する。それに
対してn形ドーピング領域3は、有利には1013〜1014cm-3の低いドーピン
グ濃度を有しているため、以下ではこれをn-ドーピング領域と称する。
p+ドーピング領域2は、物質1の表面10に輪郭20を有しており、この輪
郭20において前記領域2が仕切られている。さらに前記輪郭20はそれと同時
にp+ドーピング領域2からn-ドーピング領域3へのpn接合部を物質1の表面
10にてマーキングしている。
物質1の表面10では、p+ドーピング領域2の範囲に電極4が設けられてい
る。この電極4は、p+ドーピング領域2の輪郭20上に、表面10からの除去
によって形成される多段の縁部区分40を有している。この縁部区分40と電極
4との境界は、物質1の表面10に対して垂直に延在する破線45によって示さ
れている。
この多段の縁部区分40は、物質1の表面10に向いた側に、複数の(例えば
図示の例では3つの)段を有している。これらの段にはそれぞれ、図1では左か
ら順番に符号401,402,403が付されている。この場合最後の段403は、
この縁部区分40の電極4から離れた側の端部41と接している。
同様に、物質1の表面10では(但しp+ドーピング領域2は除く)、n-ドー
ピング領域3の範囲に電極5が設けられる。この電極5は、p+ドーピング領
域2の範囲に設けられた電極4の縁部区分40に対して間隔dだけ離れて対向し
ている、表面10からの除去によって少なくとも段付けされた縁部区分50を有
している。この縁部区分50と電極5との境界は、物質1の表面10に対して垂
直方向に延在する破線55で示されている。
この縁部区分50は、単純に縁部区分40のように構造化してもよい。但し製
造上の理由からしばしば有利には、この縁部区分50も例えば縁部区分40と実
質的には同じように多段に構造化される。
図1の実施例では、縁部区分50が実質的に縁部区分40と同じように構成さ
れており、その、物質1の表面10に対応する側には、相互に境を接している3
つの段が設けられている。これらの段にはそれぞれ、図1では右から順番に符号
501,502,503が付されている。この場合最後の段503は、この縁部区分
50の電極5から離れた縁部区分40の端部41に向いている端部51と接して
いる。この端部51は、縁部区分40の端部41と間隔dをおいて相対向してい
る。
本発明によれば、電極4の縁部区分40と電極5の縁部区分50との間に、p+
ドーピング領域2よりも低濃度のp-ドーピング領域6が物質1中のその表面1
0に形成されている。このp-ドーピング領域6は、n-ドーピング領域3と接し
ており、これは破線6
3で示されている。
低濃度のp形ドーピング領域6は、有利には1015〜1016cm-3の比較的低
いドーピング濃度を有しているので、以下ではp-ドーピング領域と称する。
有利には、このp-ドーピング領域6は、電極4の縁部区分40の下方でp+ド
ーピング領域2に接しており、さらに例えば図1の実施例によれば、このp+ド
ーピング領域2から電極5に向かう方向で該電極5の縁部区分50のところまで
延在している。
電極4の段401〜403は、それぞれ物質1の半導体材料中で電界ピークを生
ぜしめる作用を有している。この場合1つの段から生じた各電界ピークは、図1
中のこの段の右側に接する、電極4の縁部区分40の部分によって再度緩和され
る。段401の左側に接する、縁部区分40の部分は、次のような目的を有して
いる。すなわちp+ドーピング領域2の右縁部にて生じる電界ピークを緩和させ
る目的を有している。電極4は、このように電界プレートとして作用する。
電極5は、物質1中の空間電荷領域の図1中の右方向への広がりを阻止する目
的を有しており、そのため阻止電極とも称される。この目的のために有利には、
電極5は、n-ドーピング領域3よりも高濃度にn形ドーピングされた、物質1
中の領域7の範囲に配設される。この領域7は表面10に接している。この領域
7のn-ドーピング領域3との境界は図1中破線73
によって示されている。この高濃度にn形ドーピングされた領域7のドーピング
濃度は有利には、1018cm-3よりも高いので、以下ではn+ドーピング領域と
称する。
電極4と5及びそれらの段401〜403ないし501〜503は、有利には物質
1の表面10上に部分的に形成され、それらの電極4及び5の段を規定するよう
に段付けされる層は、絶縁材料、例えば酸化物から形成される。この場合電極4
と5は、導電性材料からなる1つ又は複数の層の、物質1の表面10への被着と
段付けされた層とによって形成される。そのように段付けされた層は、電極4と
5の間の空間8を充たす。
物質1の表面10から離れた側の電極4の表面42ないし電極5の表面52に
は所定の製造の際には図1に示されているように段を設けないのではなく、図示
されている段にほぼ続くような段が設けられてもよい。
このような製造パターンに限らず有利には、2つの電極4,5の、表面10に
関して同じ高さにある段の(物質1表面10に対して垂直方向で測定される)段
高さが等しくなるように構成される。例えば図1の実施例では、段401と段5
01が等しい段高さa1を有し、段402と段502も同じ段高さa2を有し、さ
らに段403と段503も等しい段高さa3を有している。図1中の水平方向で測
定される個々の段の長さは、
2つの電極4と5の間で互いに異なっていてもよい。
電極4の端部41を越えて電極5方向に延在している実質的なp-ドーピング
領域6は、有利には電極強度ピークを低減させる。それにより、物質1の表面1
0から電極4の縁部区分40の端部41までの最大間隔が同じ場合、p-ドーピ
ング領域6が存在しないものに比べてさらに高い阻止電圧が達成可能となる。ま
た他方では有利には、前記p-ドーピングの正確なドーピング濃度がそれほど臨
界的なものではなくなる。なぜならp-ドーピング領域6中の欠落した電荷を、
p+ドーピング領域2の範囲に配設された電極4によって所期のレベルまで得る
ことができるからである。
図2に示されているダイヤグラムからは、半導体材料からなる物質1のn-ド
ーピングの様々なドーピング濃度毎にpn接合部23の絶縁破壊電圧が、n-ド
ーピング領域3の様々なドーピング濃度に依存して見て取れる。この場合物質1
はシリコンからなっており、p+ドーピング領域2のドーピング濃度は、1017
cm-3〜1018cm-3に等しく、その垂直方向の厚さb1は図1の場合典型的に
は約6μmである。n-ドーピング領域3のドーピング濃度は、3・1013cm-3
〜7・1013cm-3の範囲におかれている。また物質1の表面10におけるp-
ドーピング領域6のドーピング濃度は、1015cm-3〜7・1015cm-3の範囲
におかれ、その垂直方向の厚さb2は、図1の場合典
型的には約6μmである。2つの電極4と5は、典型的には厚さ約15μmのポ
リシリコン及び/又は金属からなっており、さらにその段高さa1は2μm、段
高さa2は1.5μm、段高さa3は、4.8μmである。図1による装置全体の
水平方向での寸法は約550μmである。
図2中の特性曲線I−IVは、n-ドーピング領域3の4つの特定のドーピン
グ濃度、6.4・1013cm-3、4.8・1013cm-3,3.6・1013cm-3,3.
2・1013cm-3に対する、pn接合部23の破壊電圧のそれぞれの特性経過が
物質1の表面10におけるp-ドーピング領域6のドーピング濃度に依存して一
連に示されている。これらの特性曲線はそれぞれ比較的ワイドな最大値をあらわ
しており、このことは、p-ドーピング領域6(ここで最大破壊電圧が達成され
る)の表面10におけるドーピング濃度の範囲が比較的ワイドであることに配慮
したものであり、それ故この領域6の正確なドーピング濃度が問題になることは
ない。特性曲線IVの最大値は次のことを示している。すなわち装置全体の水平
方向の寸法が550μmのもとで、ほぼ3.25kVの最大破壊電圧が達成可能
であることを示している。
図3による実施例では図1による実施例と次の点でのみ異なっている。すなわ
ちp+ドーピング領域2から電極5への方向で該電極5の縁部区分50の下方ま
で延在しているp-ドーピング領域6が少なくとも1つの中断部60を有してい
る点でのみ異なっている。それ以外でははこの図3による実施例は図1による実
施例と同一である。
図3による実施例では有利には、p-ドーピング領域6が、電極4の縁部区分
40の下方及び/又はこの電極4の縁部区分40の端部41近傍で1つの中断部
60を有している。この端部41下方の中断部60は有利には次のことに結び付
く。すなわちは、表面10におけるp-ドーピング領域6(ここで最大破壊電圧
が達成される)のドーピング濃度の範囲が、図1による実施例に比べてさらにワ
イドになることに結び付く。
図4によるダイヤグラムには、n-ドーピング領域3の3つの特定のドーピン
グ濃度、4.8・1013cm-3、3.6・1013cm-3,3.2・1013cm-3に対
する、pn接合部23の破壊電圧の特性経過が、n-ドーピング領域3の異なる
ドーピング濃度に依存して特性曲線II,III,IVにプロットされている。こ
の場合それ以外では図2と同じ条件に基づいている。これらの特性曲線は図2中
の相応の特性曲線II,III,IVに比べて明らかにワイドな最大値を示して
いる。図4による特性曲線IVの最大値においても、装置全体の水平方向の寸法
が550μmのもとで、ほぼ3.25kVの最大破壊電圧が達成可能であるこが
示
されている。
図5には2つの電極4と5を有した従来の装置の実施例が示されている。この
実施例は、図1又は図3の本発明による装置と比べて次の点でのみ異なっている
。すなわちp-ドーピング領域6が欠けている点でのみ異なっている。
図6にはJTE技法でp-ドーピング領域6を備えた従来装置の実施例が示さ
れている。この実施例は、図1又は図3の本発明による装置と比べて電極4及び
5が欠けている点で異なっている。それ以外は同じである。
図7によるダイヤグラムでは、図6による従来装置においてn-ドーピング領
域3のドーピング濃度が3.2・1013cm-3の場合のpn接合部23の破壊電
圧の経過が、物質1の表面10におけるp-ドーピング領域6のドーピング濃度
に依存して特性曲線IVに示されている。この場合この従来装置の全体の水平方
向の寸法も550μmである。この特性曲線からは最大値が3kV以上にあるこ
とが見て取れるが、しかしながら図2及び図4における相応の特性曲線と比べて
みると非常に急峻で狭い。そのため最大破壊電圧が達成される表面10における
p-ドーピング領域6のドーピング濃度の範囲も非常に狭くなり不利である。
【手続補正書】特許法第184条の8第1項
【提出日】1997年11月13日
【補正内容】
明細書
pn接合部と該pn接合部の絶縁破壊の危険性を低減させる手段とを有する装置
本発明は、請求項1の上位概念に記載の、p形ドーピング領域からn形ドーピ
ング領域への接合部を有する装置に関する。
この種の装置は、例えば1982年12月13日〜15日にサンフランシスコ
で開催された国際電子デバイス会議での技術文献72頁〜75頁から公知であり
、1040Vの阻止電圧に適したものである。
pn接合部を有する半導体素子のもとでは、中程度と高い阻止電圧に対して、
半導体材料からなる物質表面での阻止されるpn接合部のある箇所に、フラッシ
オーバないし絶縁破壊の危険性を低減ないしは完全に取り除く手段を講じる必要
がある。
1200ボルトの阻止電圧に対する、ダイオード、特に出力ダイオード、絶縁
ゲートを備えたバイポーラトランジスタ(=IGBTs(Isolated Gate Bipola
r Transistor))等のもとでは、例えば公知文献“IEEE Transactions on Electro
n Devices,Bd.40,Nr.10,S.1845〜1854(1993)”によれば、半導体材料からなる
物質中に形成され前述したような物質の表面に形成されるp形ドーピング領域か
ら該領域に接するn形ドー
ピング領域へ移行するpn接合部のフラッシオーバや絶縁破壊の危険性を低減さ
せる手段として、以下のようなことが提案されている。
すなわち物質の表面において、
p形ドーピング領域の範囲に、表面においてp形ドーピング領域を仕切るp形
ドーピング領域の輪郭上に、表面からの除去による多段の縁部区分を有する電極
を配設し、
さらにp形ドーピング領域外でn形ドーピング領域の範囲に多段の縁部区分を
有する電極を配設する。この縁部区分は、p形ドーピング領域の範囲に配設され
た電極の縁部区分と間隔をおいて対向しており、これも表面からの除去によるも
のである。
請求の範囲
1.半導体材料からなる物質(1)中に形成されている、物質(1)中の表面(
10)に形成されたp形ドーピング領域(2)から物質(1)中の該p形ドーピ
ング領域(2)に接しているn形ドーピング領域(3)への接合部(23)を有
し、
前記物質(1)の表面(10)における、p形ドーピング領域の範囲には電
極(4)が設けられており、さらに前記p形ドーピング領域(2)外のn形ドー
ピング領域(3)の範囲には電極(5)が設けられており、
前記電極(4)は、物質(1)の表面(10)におけるp形ドーピング領域
(2)の輪郭(20)上に、前記表面(10)からの除去による多段の縁部区分
(40)を有しており、
前記電極(5)は、前記p形ドーピング領域(2)の範囲に配設された前記
電極(4)の縁部区分(40)に対して間隔(d)をおいて対向している、表面
(10)からの除去により少なくとも段付けされた縁部区分(50)を有してお
り、
前記p形ドーピング領域(2)の範囲に配設された電極(4)の縁部区分(
40)と、前記p形ドーピング領域(2)外のn形ドーピング領域(3)の範囲
に配設された電極(5)の縁部区分(50)と
の間に、少なくとも1つの、前記p形ドーピング領域(2)よりも低濃度のp形
ドーピング領域(6)が物質(1)中のその表面(10)に形成されている、p
n接合部と該pn接合部の絶縁破壊の危険性を低減させる手段とを有する装置に
おいて、
前記接合部(23)がpn接合部であり、該pn接合部ではn形ドーピング
領域(3)が、p形ドーピング領域(2)に接しており、さらに前記低濃度p形
ドーピング領域(6)が、前記n形ドーピング領域に接していることを特徴とす
る装置。
2.前記低濃度p形ドーピング領域(6)は、前記p形ドーピング領域(2)の
範囲に配設された電極(4)の縁部区分(40)の下方で前記p形ドーピング領
域(2)に接している、請求項1記載の装置。
3.前記低濃度p形ドーピング領域(6)は、前記p形ドーピング領域(2)か
ら該p形ドーピング領域(2)外のn形ドーピング領域(3)の範囲に配設され
た電極(5)に向かう方向で、該電極(5)の縁部区分(50)の下方まで連続
的に延在している、請求項2記載の装置。
4.前記低濃度p形ドーピング領域(6)は、前記p形ドーピング領域(2)か
ら該p形ドーピング領域(2)外のn形ドーピング領域(3)の範囲に配設され
た電極(5)に向かう方向で、該電極(5)の縁部区分(50)の下方まで連続
的に延在し、但し
少なくとも1つの中断部(60)を有している、請求項2記載の装置。
5.前記低濃度p形ドーピング領域(6)は、前記p形ドーピング領域(2)の
範囲に配設された前記電極(4)の縁部区分(40)下方に中断部(60)を有
している、請求項4記載の装置。
6.前記低濃度p形ドーピング領域(6)の中断部(60)は、前記p形ドーピ
ング領域(2)の範囲に配設された前記電極(4)から離れた側の、該電極(4
)縁部区分(40)の端部(41)近傍に配設されている、請求項4又は5記載
の装置。
7.前記p形ドーピング領域(2)外のn形ドーピング領域(3)の範囲に配設
された前記電極(5)は、前記物質(1)中のその表面(10)において前記n
形ドーピング領域(3)よりも高濃度にn形ドーピングされた領域(7)の範囲
に配設されている、請求項1〜6いずれか1項記載の装置。
Claims (1)
- 【特許請求の範囲】 1.半導体材料からなる物質(1)中に形成されている、物質(1)中の表面( 10)に形成されたp形ドーピング領域(2)から物質(1)中の該p形ドーピ ング領域(2)に接しているn形ドーピング領域(3)へのpn接合部(23) を有しており、 前記物質(1)の表面(10)における、p形ドーピング領域の範囲には電 極(4)が設けられており、さらに前記p形ドーピング領域(2)外のn形ドー ピング領域(3)の範囲には電極(5)が設けられており、 前記電極(4)は、物質(1)の表面(10)におけるp形ドーピング領域 (2)の輪郭(20)上に、前記表面(10)からの除去による多段の縁部区分 (40)を有しており、 前記電極(5)は、前記p形ドーピング領域(2)の範囲に配設された前記 電極(4)の縁部区分(40)に対して間隔(d)をおいて対向している、表面 (10)からの除去により少なくとも段付けされた縁部区分(50)を有してお り、 前記p形ドーピング領域(2)の範囲に配設された電極(4)の縁部区分( 40)と、前記p形ドーピング領域(2)外のn形ドーピング領域(3)の範囲 に配設された電極(5)の縁部区分(50)と の間に、少なくとも1つの、前記p形ドーピング領域(2)よりも低濃度のp形 ドーピング領域(6)が物質(1)中のその表面(10)に形成されており、該 低濃度p形ドーピング領域(6)は、前記n形ドーピング領域(3)に接してい ることを特徴とする装置。 2.前記低濃度p形ドーピング領域(6)は、前記p形ドーピング領域(2)の 範囲に配設された電極(4)の縁部区分(40)の下方で前記p形ドーピング領 域(2)に接している、請求項1記載の装置。 3.前記低濃度p形ドーピング領域(6)は、前記p形ドーピング領域(2)か ら該p形ドーピング領域(2)外のn形ドーピング領域(3)の範囲に配設され た電極(5)に向かう方向で、該電極(5)の縁部区分(50)の下方まで連続 的に延在している、請求項2記載の装置。 4.前記低濃度p形ドーピング領域(6)は、前記p形ドーピング領域(2)か ら該p形ドーピング領域(2)外のn形ドーピング領域(3)の範囲に配設され た電極(5)に向かう方向で、該電極(5)の縁部区分(50)の下方まで連続 的に延在し、但し少なくとも1つの中断部(60)を有している、請求項2記載 の装置。 5.前記低濃度p形ドーピング領域(6)は、前記p形ドーピング領域(2)の 範囲に配設された前記電 極(4)の縁部区分(40)下方に中断部(60)を有している、請求項4記載 の装置。 6.前記低濃度p形ドーピング領域(6)の中断部(60)は、前記p形ドーピ ング領域(2)の範囲に配設された前記電極(4)から離れた側の、該電極(4 )縁部区分(40)の端部(41)近傍に配設されている、請求項4又は5記載 の装置。 7.前記p形ドーピング領域(2)外のn形ドーピング領域(3)の範囲に配設 された前記電極(5)は、前記物質(1)中のその表面(10)において前記n 形ドーピング領域(3)よりも高濃度にn形ドーピングされた領域(7)の範囲 に配設されている、請求項1〜6いずれか1項記載の装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19535322A DE19535322A1 (de) | 1995-09-22 | 1995-09-22 | Anordnung mit einem pn-Übergang und einer Maßnahme zur Herabsetzung der Gefahr eines Durchbruchs des pn-Übergangs |
DE19535322.6 | 1995-09-22 | ||
PCT/DE1996/001557 WO1997011495A1 (de) | 1995-09-22 | 1996-08-22 | Anordnung mit einem pn-übergang und einer massnahme zur herabsetzung der gefahr eines durchbruchs des pn-übergangs |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11511594A true JPH11511594A (ja) | 1999-10-05 |
Family
ID=7772927
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9512294A Pending JPH11511594A (ja) | 1995-09-22 | 1996-08-22 | pn接合部と該pn接合部の絶縁破壊の危険性を低減させる手段とを有する装置 |
Country Status (7)
Country | Link |
---|---|
US (1) | US6064103A (ja) |
EP (1) | EP0852068A1 (ja) |
JP (1) | JPH11511594A (ja) |
KR (1) | KR100394914B1 (ja) |
DE (1) | DE19535322A1 (ja) |
TW (1) | TW372368B (ja) |
WO (1) | WO1997011495A1 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1036418A2 (de) | 1997-11-24 | 2000-09-20 | Fraunhofer-Gesellschaft Zur Förderung Der Angewandten Forschung E.V. | Optimierter randabschluss von halbleiter-bauelementen |
DE19818296C1 (de) * | 1998-04-23 | 1999-08-26 | Siemens Ag | Hochspannungs-Randabschluß für ein Halbleiterbauelement |
US8110868B2 (en) | 2005-07-27 | 2012-02-07 | Infineon Technologies Austria Ag | Power semiconductor component with a low on-state resistance |
US8461648B2 (en) | 2005-07-27 | 2013-06-11 | Infineon Technologies Austria Ag | Semiconductor component with a drift region and a drift control region |
US8106487B2 (en) | 2008-12-23 | 2012-01-31 | Pratt & Whitney Rocketdyne, Inc. | Semiconductor device having an inorganic coating layer applied over a junction termination extension |
JP5843801B2 (ja) | 2013-03-19 | 2016-01-13 | 株式会社東芝 | 情報処理装置およびデバッグ方法 |
JP6101183B2 (ja) | 2013-06-20 | 2017-03-22 | 株式会社東芝 | 半導体装置 |
US9240444B2 (en) * | 2014-05-26 | 2016-01-19 | Nuvoton Technology Corporation | High-voltage semiconductor device with a termination structure |
JP2016035989A (ja) | 2014-08-04 | 2016-03-17 | 株式会社東芝 | 半導体装置 |
CN106158937A (zh) * | 2015-04-09 | 2016-11-23 | 北大方正集团有限公司 | 结终端延伸结构及其制作方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56103463A (en) * | 1980-01-21 | 1981-08-18 | Nippon Denso Co Ltd | Semiconductor device of high withstand voltage planar type |
NL8103218A (nl) * | 1981-07-06 | 1983-02-01 | Philips Nv | Veldeffekttransistor met geisoleerde stuurelektrode. |
US4605948A (en) * | 1984-08-02 | 1986-08-12 | Rca Corporation | Semiconductor structure for electric field distribution |
US5381031A (en) * | 1993-12-22 | 1995-01-10 | At&T Corp. | Semiconductor device with reduced high voltage termination area and high breakdown voltage |
-
1995
- 1995-09-22 DE DE19535322A patent/DE19535322A1/de not_active Withdrawn
-
1996
- 1996-08-22 EP EP96934370A patent/EP0852068A1/de not_active Withdrawn
- 1996-08-22 JP JP9512294A patent/JPH11511594A/ja active Pending
- 1996-08-22 KR KR10-1998-0702052A patent/KR100394914B1/ko not_active IP Right Cessation
- 1996-08-22 US US09/043,640 patent/US6064103A/en not_active Expired - Lifetime
- 1996-08-22 WO PCT/DE1996/001557 patent/WO1997011495A1/de active IP Right Grant
- 1996-09-07 TW TW085110966A patent/TW372368B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR100394914B1 (ko) | 2004-05-17 |
WO1997011495A1 (de) | 1997-03-27 |
KR19990063609A (ko) | 1999-07-26 |
US6064103A (en) | 2000-05-16 |
TW372368B (en) | 1999-10-21 |
EP0852068A1 (de) | 1998-07-08 |
DE19535322A1 (de) | 1997-03-27 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040406 |