JPH1140634A - Device and method for detecting semiconductor chip - Google Patents
Device and method for detecting semiconductor chipInfo
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- JPH1140634A JPH1140634A JP19154297A JP19154297A JPH1140634A JP H1140634 A JPH1140634 A JP H1140634A JP 19154297 A JP19154297 A JP 19154297A JP 19154297 A JP19154297 A JP 19154297A JP H1140634 A JPH1140634 A JP H1140634A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体チップの検
出装置及び検出方法に関し、特に、半導体装置の組立工
程におけるチップ配列機やダイボンダーに用いて好適な
半導体チップ検出装置及び半導体チップ検出方法に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an apparatus and a method for detecting a semiconductor chip, and more particularly to a semiconductor chip detection apparatus and a semiconductor chip detection method suitable for use in a chip arrangement machine or a die bonder in a semiconductor device assembling process. It is.
【０００２】[0002]
【従来の技術】従来、シリコンチップ等の半導体チップ
をダイボンダーで実装するための下準備として、図７に
示すように、ウエハリング１に貼着された接着剤付き透
明シート（以下、シートと略称する）２上にウエハ３を
貼り付け、その後、ダイサーにより格子状に切断し、前
記シート２を拡大することにより、図８に示すように、
個々のチップ４に分離し、ダイボンダーによる実装をし
易くしている。2. Description of the Related Art Conventionally, as a preparation for mounting a semiconductor chip such as a silicon chip by a die bonder, as shown in FIG. 7, a transparent sheet with an adhesive stuck to a wafer ring 1 (hereinafter abbreviated as a sheet). 8) by sticking the wafer 3 on 2 and then cutting it into a lattice by a dicer and enlarging the sheet 2 as shown in FIG.
It is separated into individual chips 4 to facilitate mounting with a die bonder.
【０００３】しかし、この方法では、シート２の拡大が
均等に行われないために、前記チップ４の配列が不均一
になり易いこと、ウエハ３の周囲に形状が不完全なチッ
プ５が存在するのが避けられないこと、一部のチップ４
が脱落し歯抜け状態になること等の不規則要因を含んで
いる。従来の実装における、ダイボンダーでのチップ位
置補正方法は、作業開始に当たって、作業者によりチッ
プの認識開始位置及びチップ間のピッチについてデータ
の設定を行なう。However, in this method, since the sheet 2 is not uniformly expanded, the arrangement of the chips 4 is likely to be non-uniform, and chips 5 having an incomplete shape exist around the wafer 3. Unavoidable, some tips 4
Include irregular factors such as dropping out of the teeth. In the chip position correction method using a die bonder in the conventional mounting, at the start of work, an operator sets data on a chip recognition start position and a pitch between chips.
【０００４】図９は従来のチップ認識方法を示す流れ図
であり、最初に作業者により設定された認識位置におい
てチップ認識２０１し、チップの形状が良品であるか否
かを判断し実装の可否を判断２０２する。実装が可の場
合は、チップの位置を検出し、実装２０３を行い、作業
者によって設定されたチップ間のピッチに従ってピッチ
送り２０４し、再度チップ認識２０１を行なう。一方、
チップの形状及び実装の判断２０２が否の場合は実装を
行わず、次の認識位置へピッチ送り２０４する。以上の
動作を繰り返すことにより、チップの実装を行ってい
く。FIG. 9 is a flowchart showing a conventional chip recognition method. First, a chip is recognized 201 at a recognition position set by an operator, and it is determined whether or not the chip shape is non-defective, and whether or not mounting is possible is determined. A decision 202 is made. If mounting is possible, the position of the chip is detected, mounting 203 is performed, pitch feeding 204 is performed according to the pitch between chips set by the operator, and chip recognition 201 is performed again. on the other hand,
If the determination 202 of the chip shape and mounting is negative, the mounting is not performed and the pitch is fed 204 to the next recognition position. By repeating the above operation, the chip is mounted.
【０００５】図１０は従来のチップ認識の可否を説明す
るための説明図であり、従来のチップの認識方法では、
同図（イ）に示すように、チップ４の配列が一定のピッ
チＰで整列している場合には、認識エリアＡ内でチップ
４を繰り返し検出することができるので問題は生じな
い。ところが、同図（ロ）に示すように、シート２の拡
大が均等でなく格子状に切断されたチップ４の配列のピ
ッチＰがばらついている場合や、同図（ハ）に示すよう
に、チップ４の配列方向が全体的に傾いている場合に
は、認識エリアＡ内でチップ４を検出することができ
ず、作業を中断して作業者の手により位置補正作業が必
要になり、スループットが大幅に低下するという問題点
がある。FIG. 10 is an explanatory diagram for explaining whether or not the conventional chip recognition is possible. In the conventional chip recognition method, FIG.
As shown in FIG. 7A, when the arrangement of the chips 4 is aligned at a constant pitch P, no problem occurs because the chips 4 can be repeatedly detected in the recognition area A. However, as shown in FIG. 2B, the pitch P of the arrangement of the chips 4 cut in a lattice pattern is not uniform, as shown in FIG. When the arrangement direction of the chips 4 is totally inclined, the chips 4 cannot be detected in the recognition area A, the work is interrupted, and the position correction work is required by the operator, and the throughput is increased. Is greatly reduced.
【０００６】図１１は従来のチップ認識方法における行
認識終了及び全チップ認識終了を説明するための説明図
であり、不完全チップ５またはチップ無しの状態を３回
連続して検出した場合（図中（３）〜（５））、行認識
を完了し、次の行へ移動する。そして、移動した行でチ
ップ無しの状態を６回連続して検出した場合（図中
（６）〜（１１））、全チップの認識を終了するように
している。FIG. 11 is an explanatory diagram for explaining the end of line recognition and the end of all chip recognition in the conventional chip recognition method. In the case where the state of an incomplete chip 5 or no chip is detected three consecutive times (FIG. Middle (3) to (5)), the line recognition is completed, and the process moves to the next line. Then, when the absence of a chip is detected six consecutive times in the moved row ((6) to (11) in the figure), recognition of all chips is terminated.
【０００７】以上のように、従来のチップ認識方法で
は、チップの行認識終了、全認識終了のいずれにおいて
も判断するまでに要する認識の回数が多く、スループッ
トに影響を与えていた。そこで、例えば、特開昭６３−
２３４４号公報に開示されているように、従来のチップ
認識方法を改良したチップ検出方法が提案されている。
このチップ検出方法は、１回の認識において複数個のチ
ップを同時に１つの認識エリア内に取り込み、チップを
検出する方法である。As described above, in the conventional chip recognizing method, the number of times of recognition required to make a judgment at both the end of the line recognition of a chip and the end of all the recognitions is large, which affects the throughput. Therefore, for example, Japanese Patent Application Laid-Open
As disclosed in Japanese Patent No. 2344, a chip detection method has been proposed which is an improvement on the conventional chip recognition method.
In this chip detection method, a plurality of chips are simultaneously taken into one recognition area in one recognition, and chips are detected.
【０００８】図１２は、このチップ検出方法におけるチ
ップ認識及び実装の工程を示す流れ図であり、認識に先
だって作業者によりチップの認識開始位置がデータとし
て設定される。最初に作業者により与えられた認識位置
にＸＹテーブル（図示せず）を移動させて４個のチップ
をピッチ送り３０１し、この認識位置にて４個のチップ
を同時に認識３０２し、認識結果によりチップの取り出
し位置にＸＹテーブルを移動させてチップの実装３０３
を行い、次の認識位置をピッチ補正３０４を含めて算出
し、その後ＸＹテーブルをピッチ送り３０１し、同様に
認識を行なう。これらの各動作を繰り返すことにより実
装を行って行く。FIG. 12 is a flow chart showing steps of chip recognition and mounting in this chip detection method. Prior to recognition, an operator sets a chip recognition start position as data. First, the XY table (not shown) is moved to the recognition position given by the operator, and the four chips are pitch-feeded 301. At this recognition position, the four chips are simultaneously recognized 302, and the recognition result is obtained. The XY table is moved to the chip take-out position to mount the chip 303
, The next recognition position is calculated including the pitch correction 304, and then the XY table is pitch-feeded 301 to perform the same recognition. Implementation is performed by repeating each of these operations.
【０００９】図１３はこのチップ検出方法におけるチッ
プ認識を示す説明図であり、同図（イ）はチップ４が一
定のピッチで整列している場合、同図（ロ）は格子状に
切断されたチップ４の配列のピッチＰがばらついている
場合、同図（ハ）はチップ４の配列方向が全体的に傾い
ている場合である。FIG. 13 is an explanatory view showing chip recognition in this chip detection method. FIG. 13A shows a case where the chips 4 are aligned at a constant pitch, and FIG. In the case where the pitch P of the arrangement of the chips 4 varies, FIG. 3C shows the case where the arrangement direction of the chips 4 is totally inclined.
【００１０】このチップ検出方法では、同時に認識した
４個のチップ４ａ〜４ｄの４チップ中心Ｃにチップ間ピ
ッチＰの２倍とＸＹ方向の補正値を与え、次の４個のチ
ップの４チップ中心Ｃ１を算出し、認識エリアＡを移動
させて行くので認識エリアＡ内にチップが検出できなく
なることが無くなる。In this chip detection method, twice the pitch P between chips and a correction value in the X and Y directions are given to the center C of four chips of the four chips 4a to 4d recognized at the same time, and the four chips of the next four chips Since the center C1 is calculated and the recognition area A is moved, no chip can be detected in the recognition area A.
【００１１】図１４は認識終了を判断する方法を示す説
明図であり、まず、同図（イ）に示すように、４個のチ
ップ４が存在する認識エリアＡ１、Ａ２の次の、２個以
上の不完全チップ５が存在する認識エリアＡ３もしくは
チップ４が全く存在しない認識エリアＡ４が連続した場
合、行認識終了と判断し、次の行の認識エリアＡ５へ移
動する。また、同図（ロ）に示すように、認識エリアＡ
１、Ａ２、Ａ３と行認識を行い、行認識終了で進行方向
が反転するとともに次の行へ移動し、認識エリアＡ４、
Ａ５のように認識エリアＡ内にチップが４個とも無い状
態を２回連続して検出した場合、全認識終了と判断して
いる。FIG. 14 is an explanatory diagram showing a method of judging the end of recognition. First, as shown in FIG. 1A, two recognition areas A1 and A2 next to the recognition areas A1 and A2 in which four chips 4 exist. When the recognition area A3 where the incomplete chip 5 exists or the recognition area A4 where the chip 4 does not exist at all continues, it is determined that the line recognition has been completed, and the process moves to the recognition area A5 of the next line. Also, as shown in FIG.
Line recognition is performed with 1, A2, and A3. At the end of the line recognition, the traveling direction is reversed, and the line moves to the next line.
If the state where there are no four chips in the recognition area A is detected twice consecutively as in A5, it is determined that all the recognitions have been completed.
【００１２】[0012]
【発明が解決しようとする課題】従来のチップ検出方法
の第１の問題点は、格子状に切断されたチップ４の配列
のピッチＰがばらついている場合に作業者を介在させる
ことによるロスを無くすことには成功しているものの、
チップの有無と形状不良のチップが連続しているとき
を、行認識終了や全認識終了の判断基準にしているため
に、行認識終了、全認識終了のいずれかの判断において
本来認識しなくとも良い部分を認識することにより、行
認識終了や全認識終了の判断を行っているために、実装
のスループットへの影響が残っている点である。The first problem of the conventional chip detection method is that the loss caused by the presence of an operator when the pitch P of the arrangement of the chips 4 cut in a lattice pattern varies. Although we have succeeded in eliminating it,
Since the presence / absence of a chip and the consecutive chips with a defective shape are used as a criterion for the end of line recognition or the end of all recognition, the line recognition end or the end of all recognition does not need to be originally recognized. Recognition of a good part determines whether line recognition is completed or all recognitions are completed, so that the effect on the throughput of implementation remains.
【００１３】第２の問題点は、ＡＳＩＣ製品に代表され
る少量多品種の場合、同一外径サイズのチップを複数種
類規則的に配列したウエハを格子状に切断したような場
合、チップ外径だけで認識すると、各チップの識別がで
きず、ウエハの大口径化に伴うウエハ内に異品種が混在
したチップが存在するような製品が出現した場合、全く
対応することができない点である。The second problem is that, in the case of a small quantity and a large variety of products represented by ASIC products, when a wafer in which a plurality of types of chips having the same outer diameter are regularly arranged is cut into a lattice, the outer diameter of the chip becomes large. If only products are recognized, it is impossible to identify each chip, and it is impossible to cope with a case where a product appears in which chips of different types coexist in a wafer due to an increase in wafer diameter.
【００１４】第３の問題点は、最初に設定した位置で４
個のチップを一度に認識し、次に移動する位置を決定し
ているために、いきなりランダムな位置に移動するため
のデータを持っておらず、ウエハ上に形成された各チッ
プの動作速度、動作電圧レベル、消費電力などの分類測
定を行った場合、指定したチップのみをランダムに実装
することができないという点である。[0014] The third problem is that at the initially set position, 4
Recognizing the chips at once and determining the next position to move, they do not have data for suddenly moving to random positions, the operating speed of each chip formed on the wafer, The point is that when a classification measurement such as an operating voltage level and power consumption is performed, only a specified chip cannot be randomly mounted.
【００１５】本発明は上記の事情に鑑みてなされたもの
であって、半導体チップの配列を完全にアドレス化する
ことにより、指定した半導体チップ以外の半導体チップ
の認識を無くし、実装のスループットを向上させるとと
もに、各半導体チップをアドレス指定化することによ
り、不連続な半導体チップや歯抜け状態の半導体チップ
であっても実装が可能になる半導体チップ検出装置及び
半導体チップ検出方法を提供することにある。The present invention has been made in view of the above circumstances, and eliminates recognition of semiconductor chips other than a designated semiconductor chip by completely addressing the arrangement of semiconductor chips, thereby improving the mounting throughput. In addition, it is an object of the present invention to provide a semiconductor chip detection device and a semiconductor chip detection method that can mount even a discontinuous semiconductor chip or a missing semiconductor chip by addressing each semiconductor chip. .
【００１６】[0016]
【課題を解決するための手段】上記課題を解決するため
に、本発明は次の様な半導体チップ検出装置及び半導体
チップ検出方法を採用した。すなわち、請求項１記載の
半導体チップ検出装置は、個々の半導体チップが分離さ
れた状態で貼着されたシートと、該シートが固定される
ウエハリングと、該ウエハリングが固定され２軸方向に
移動可能かつ軸の回りに回動可能なステージと、前記チ
ップの位置を認識するチップ位置認識手段と、前記ステ
ージ及びチップ位置認識手段を制御する制御手段とを備
え、前記シート上に半導体チップ位置検出用の基準線を
設けたものである。In order to solve the above-mentioned problems, the present invention employs the following semiconductor chip detecting device and semiconductor chip detecting method. That is, the semiconductor chip detecting device according to claim 1 includes a sheet to which individual semiconductor chips are attached in a separated state, a wafer ring to which the sheet is fixed, and a biaxial direction in which the wafer ring is fixed. A stage that is movable and rotatable around an axis, chip position recognizing means for recognizing the position of the chip, and control means for controlling the stage and chip position recognizing means; A reference line for detection is provided.
【００１７】請求項２記載の半導体チップ検出装置は、
前記基準線を、ウエハ上の半導体チップの配列と同様に
形成された格子状の基準線としたものである。According to a second aspect of the present invention, there is provided a semiconductor chip detecting device.
The reference line is a grid-like reference line formed similarly to the arrangement of the semiconductor chips on the wafer.
【００１８】請求項３記載の半導体チップ検出装置は、
前記制御手段に、前記基準線の位置を検出し認識する認
識部と、該認識部からの情報に基づき前記ステージの動
作を制御するステージ制御部を設けたものである。According to a third aspect of the present invention, there is provided a semiconductor chip detecting device, comprising:
The control means includes a recognition unit that detects and recognizes the position of the reference line, and a stage control unit that controls the operation of the stage based on information from the recognition unit.
【００１９】請求項４記載の半導体チップ検出装置は、
前記制御手段に、予め設定された半導体チップの配列情
報と比較し、行の最終チップ及びウエハの最終チップそ
れぞれを認識する最終チップ認識部を設けたものであ
る。According to a fourth aspect of the present invention, there is provided a semiconductor chip detecting device, comprising:
The control means is provided with a final chip recognizing unit for comparing the preset chip array information and recognizing each of the last chip in the row and the last chip in the wafer.
【００２０】請求項５記載の半導体チップ検出方法は、
検出対象となる半導体チップの配列情報を設定し、個々
の半導体チップが分離された状態で貼着されたシート上
の半導体チップ位置検出用の基準線を検出し、該基準線
にそって各チップを検出するとともに、各チップの外形
を検出し、該チップが良品であれば位置補正を行い、チ
ップ無しまたは不良品のいずれかであれば次のチップを
検出し、以上の動作を繰り返し行い、行の最終チップの
判断を行い、その後ウエハの最終チップの判断を行なう
方法である。According to a fifth aspect of the present invention, there is provided a semiconductor chip detecting method.
The array information of the semiconductor chips to be detected is set, and a reference line for detecting the position of the semiconductor chip on the sheet attached in a state where the individual semiconductor chips are separated is detected, and each chip is aligned along the reference line. While detecting the outer shape of each chip, if the chip is non-defective, the position is corrected, and if any of the chip is missing or defective, the next chip is detected, and the above operation is repeated. In this method, the last chip in a row is determined, and then the last chip in a wafer is determined.
【００２１】請求項６記載の半導体チップ検出方法は、
前記基準線の検出を、ウエハ上の半導体チップの配列と
同様に形成された格子状の基準線の各交点を検出するこ
ととする方法である。According to a sixth aspect of the present invention, there is provided a semiconductor chip detecting method.
In the method, the reference line is detected by detecting each intersection of a grid-like reference line formed in the same manner as the arrangement of semiconductor chips on a wafer.
【００２２】本発明の半導体チップ検出装置では、前記
シート上に半導体チップ位置検出用の基準線を設けたこ
とにより、半導体チップの配列が完全にアドレス化さ
れ、指定したチップ以外のチップ認識を無くすことが可
能になり、実装のスループットが向上する。また、チッ
プをアドレス指定化することにより、指定したチップの
みをランダムに実装することが可能になり、不連続チッ
プや歯抜け状態のチップがあった場合であっても実装を
行なうことが可能になる。In the semiconductor chip detecting device according to the present invention, the reference line for detecting the position of the semiconductor chip is provided on the sheet, so that the arrangement of the semiconductor chips is completely addressed, and the recognition of chips other than the designated chip is eliminated. And the throughput of implementation is improved. Also, by addressing the chips, it is possible to randomly mount only the specified chips, and it is possible to mount even if there are discontinuous chips or chips with missing teeth Become.
【００２３】さらに、同一外径サイズのチップを複数種
類規則的に配列したウエハを格子状に切断したような場
合においても、個々のチップ全てをアドレス指定化する
ことにより、各チップの識別が容易になり、ウエハ内に
異品種が混在したチップが存在するような製品が出現し
た場合であっても対応することが可能になる。Further, even in the case where a plurality of types of chips having the same outer diameter are regularly arranged, the chips can be easily identified by addressing all the individual chips. Thus, even when a product appears in which a chip in which different kinds are mixed exists in a wafer, it is possible to cope with the case.
【００２４】本発明の半導体チップ検出方法では、検出
対象となる半導体チップの配列情報を設定し、個々の半
導体チップが分離された状態で貼着されたシート上の半
導体チップ位置検出用の基準線を検出し、該基準線にそ
って各チップを検出するとともに、各チップの外形を検
出し、該チップが良品であれば位置補正を行い、チップ
無しまたは不良品のいずれかであれば次のチップを検出
し、以上の動作を繰り返し行い、行の最終チップの判断
を行い、その後ウエハの最終チップの判断を行なうこと
により、指定したチップ以外のチップを認識する必要が
無くなり、指定したチップのみをランダムに実装し、不
連続チップや歯抜け状態のチップがあった場合であって
も実装が可能になる。また、行の最終チップとウエハの
最終チップを認識する時間が短縮され、生産効率が向上
する。In the semiconductor chip detecting method of the present invention, the arrangement information of the semiconductor chips to be detected is set, and the reference line for detecting the position of the semiconductor chip on the sheet to which the individual semiconductor chips are attached in a separated state is set. , And each chip is detected along the reference line, and the outer shape of each chip is detected. If the chip is a good product, the position is corrected. Detecting chips, repeating the above operation, determining the last chip in the row, and then determining the last chip in the wafer eliminates the need to recognize chips other than the specified chip. Is randomly mounted, and mounting is possible even when there are discontinuous chips or missing chips. Further, the time for recognizing the last chip in the row and the last chip in the wafer is reduced, and the production efficiency is improved.
【００２５】[0025]
【発明の実施の形態】以下、本発明の半導体チップ検出
装置及び半導体チップ検出方法の一実施形態について図
面に基づき説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a semiconductor chip detecting device and a semiconductor chip detecting method according to the present invention will be described below with reference to the drawings.
【００２６】図１は本発明の一実施形態に係る半導体チ
ップ検出装置を示す概略構成図であり、図において、７
はウエハリング１に貼着され個々のチップ（半導体チッ
プ）４が分離された状態で貼着され上面にチップ４位置
検出用のライン（基準線）が設けられた接着剤付き透明
ウエハシート（以下、シート）である。このシート７上
面には、図３及び図４に示すように、ウエハ３上のチッ
プ４の配列と同様に形成された格子状のＸライン２１及
びＹライン２２が形成されている。FIG. 1 is a schematic configuration diagram showing a semiconductor chip detection device according to one embodiment of the present invention.
Is a transparent wafer sheet with an adhesive (hereinafter referred to as an adhesive) having an individual chip (semiconductor chip) 4 attached to the wafer ring 1 in a separated state and provided with a line (reference line) for detecting the position of the chip 4 on the upper surface. , Sheet). As shown in FIGS. 3 and 4, on the upper surface of the sheet 7, X-rays 21 and Y-lines 22 are formed in a grid pattern similar to the arrangement of the chips 4 on the wafer 3.
【００２７】８はウエハリング１が固定され２軸方向に
移動可能かつ垂直軸（軸心）の回りに回動可能なＸＹθ
ステージ、９はチップ認識カメラ、１０はチップ４の位
置を認識するチップ位置認識部（チップ位置認識手
段）、１１はシート７上面のラインを検出するライン認
識センサ、１２はライン認識センサ１１の出力信号に基
づきシート７上面のライン位置を認識するライン位置認
識部、１３は制御部（制御手段）、１４はライン位置認
識部１２からの情報に基づきＸＹθステージ８の動作を
制御するＸＹθ制御部（ステージ制御部）である。Reference numeral 8 denotes XYθ, to which the wafer ring 1 is fixed and movable in two axial directions and rotatable around a vertical axis (axial center).
A stage 9, a chip recognition camera 10, a chip position recognition unit (chip position recognition means) for recognizing the position of the chip 4, a line recognition sensor 11 for detecting a line on the upper surface of the sheet 7, and an output 12 of the line recognition sensor 11. A line position recognizing unit 13 for recognizing a line position on the upper surface of the sheet 7 based on a signal, a control unit (control unit) 13, and an XYθ control unit 14 for controlling the operation of the XYθ stage 8 based on information from the line position recognizing unit 12 ( Stage control unit).
【００２８】制御部１３は、チップ位置認識部１０と、
ライン位置認識部１２と、ＸＹθ制御部１４を制御する
とともに、予め設定されたチップ４の配列情報と比較
し、行の最終チップ及びウエハの最終チップそれぞれを
認識する最終チップ認識部を備えている。The control unit 13 includes a chip position recognition unit 10 and
A line position recognizing unit 12 and a final chip recognizing unit for controlling the XYθ control unit 14 and comparing the array information of the chips 4 set in advance and recognizing the last chip in the row and the last chip in the wafer are provided. .
【００２９】この半導体チップ検出装置では、ウエハリ
ング１に貼着されたシート７上に、Ｘライン２１とＹラ
イン２２の交点とチップ４の中心が一致するようにウエ
ハ３を貼り付け（図３）、ダイサーにて格子状に切断
後、ウエハリング１をダイボンダーのＸＹθステージ８
上に乗せ、シート７の引き伸ばしを行い、チップ４を個
々に分離させ（図４）、ライン認識センサ１１によりＸ
ライン２１及びＹライン２２を検出し、ライン位置認識
部１２から制御部１３へ信号を送り、制御部１３はＸＹ
θ制御部１４へ信号を送り、ＸＹθステージ８をＸライ
ン２１またはＹライン２２に沿って移動させる。In this semiconductor chip detecting device, the wafer 3 is attached onto the sheet 7 attached to the wafer ring 1 such that the intersection of the X line 21 and the Y line 22 and the center of the chip 4 coincide (FIG. 3). ), After the wafer ring 1 is cut into a lattice by a dicer, the XYθ stage 8 of the die bonder
Then, the sheet 7 is stretched to separate the chips 4 individually (FIG. 4).
The line 21 and the Y line 22 are detected, and a signal is sent from the line position recognition unit 12 to the control unit 13.
sends a signal to the θ control unit 14 to move the XYθ stage 8 along the X line 21 or the Y line 22.
【００３０】Ｘライン２１とＹライン２２の交点を検出
したら、次に、チップ認識カメラ９でチップ４の外形を
取り込み、チップ位置認識部１０へデータを送り、位置
データに補正を加えて制御部１３へ信号を送り、ＸＹθ
制御部１４を通じてＸＹθステージ８を駆動し、実装す
るための位置調整完了後、実装を行なうようになってい
る。After detecting the intersection of the X line 21 and the Y line 22, the chip recognition camera 9 captures the outer shape of the chip 4, sends the data to the chip position recognition unit 10, corrects the position data, and corrects the position data. 13 to the XYθ
The XYθ stage 8 is driven through the control unit 14, and after the position adjustment for mounting is completed, mounting is performed.
【００３１】ウエハ３上に形成されたチップ４は、図２
に示すように、ウエハ検査工程において測定開始チップ
４ａから矢印方向３０に沿って測定される。測定チップ
範囲は、品種毎に測定開始チップ４ａが存在するＸ１行
３１から最終測定チップ４ｈが存在するＸＮ行３２まで
各行毎に測定すべきチップ数を設定し、プローバはその
設定に基づき測定範囲の設定を行う。この設定された測
定範囲以外のチップは全て不良チップとして不良のマー
クが打点（図示せず）され、測定エリア内のチップ４は
測定結果により、不良と判断されたチップに対してのみ
不良のマークが打点（図示せず）される。The chip 4 formed on the wafer 3 is shown in FIG.
As shown in the figure, the measurement is performed along the arrow direction 30 from the measurement start chip 4a in the wafer inspection process. The measurement chip range sets the number of chips to be measured for each line from the X1 row 31 where the measurement start chip 4a exists to the XN row 32 where the final measurement chip 4h exists for each product type, and the prober sets the measurement range based on the setting. Make the settings for All chips outside the set measurement range are marked as defective chips with defective marks (not shown), and chips 4 in the measurement area are marked as defective only for chips determined to be defective based on the measurement results. Is hit (not shown).
【００３２】このようにして測定されたウエハ３は、図
３に示すように、ウエハリング１に貼り付けられる。ウ
エハリング１には、シート７がそのＸライン２１がガイ
ド１６ａ、１６ｂに対して平行になるように貼り付けら
れている。このシート７は貼り付けられるウエハ３のチ
ップ配列と同じ間隔でＸライン２１とＹライン２２の格
子状のライン（以下、格子状ラインと称する）が形成さ
れており、各チップの中心とラインの交点が一致するよ
うに貼り付けられている。The wafer 3 thus measured is attached to the wafer ring 1 as shown in FIG. The sheet 7 is attached to the wafer ring 1 such that the X-line 21 is parallel to the guides 16a and 16b. The sheet 7 has grid lines (hereinafter, referred to as grid lines) of X lines 21 and Y lines 22 formed at the same interval as the chip arrangement of the wafer 3 to be attached. It is pasted so that the intersection points match.
【００３３】このシート７に貼り付けられたウエハ３
は、ダイサーでチップ単位に切断された後、チップを実
装するダイボンダ等の装置にセットされ、図４に示すよ
うに、シート７を引き伸ばすことにより、チップ４を個
々に分離し実装できるようにしている。なお、図３及び
図４はウエハ３の裏面をシート７に貼り付けた状態を表
したものであり、図３では便宜的に格子状ラインとチッ
プ４配列との関係が明瞭になるようにチップ４を表して
いる。The wafer 3 attached to the sheet 7
After being cut into chips by a dicer, the chips are set on a device such as a die bonder for mounting the chips, and as shown in FIG. 4, the sheets 7 are stretched so that the chips 4 can be separated and mounted individually. I have. FIGS. 3 and 4 show a state in which the back surface of the wafer 3 is attached to the sheet 7. In FIG. 3, the chips are arranged so that the relationship between the grid lines and the arrangement of the chips 4 becomes clear for convenience. 4 is shown.
【００３４】次に、この半導体チップ検出装置の動作に
ついて図５及び図６に基づき説明する。図５は格子状ラ
インを検出する方法を示す説明図、図６は格子状ライン
の認識及び実装の流れを示す流れ図である。Next, the operation of the semiconductor chip detecting device will be described with reference to FIGS. FIG. 5 is an explanatory diagram showing a method of detecting a grid line, and FIG. 6 is a flowchart showing a flow of recognition and mounting of a grid line.
【００３５】まず、認識に先だって、作業者により認識
開始位置と品種の選定を行なう。この品種の選定は、図
２において既に説明したように、ウエハ検査工程での測
定チップ範囲と同様に、測定開始チップ４ａが存在する
Ｘ１行３１から最終測定チップ４ｈが存在するＸＮ行３
２までの各行のチップ数及びＸ１行３１からＸＮ行３２
までの行数を登録したチップ配列情報を指定するもので
ある。First, prior to recognition, an operator selects a recognition start position and a type. As described above with reference to FIG. 2, the selection of this type is performed in the same manner as the measurement chip range in the wafer inspection process, from the X1 row 31 where the measurement start chip 4a exists to the XN row 3 where the final measurement chip 4h exists.
The number of chips in each row up to 2 and X1 row 31 to XN row 32
This specifies chip array information in which the number of lines up to is registered.
【００３６】最初に作業者により、認識開始位置として
測定開始チップ４ａが存在するＸライン２１ａの位置へ
ＸＹθステージ８を移動し、ライン認識センサー１１の
検出ウィンドウ５０ａ（以下、検出ウィンドウと略称す
る）でＸライン２１ａを検出１０１しつつ、測定開始チ
ップ４ａまでスキャン１０２させながら移動させ、Ｘラ
イン２１ａとＹライン２２ａの交点を検出ウィンドウ５
０ａで検出１０３させ、その後自動スタートさせる。First, the operator moves the XYθ stage 8 to the position of the X line 21a where the measurement start chip 4a exists as the recognition start position, and the detection window 50a of the line recognition sensor 11 (hereinafter simply referred to as the detection window). The X-ray 21a is moved 101 while scanning 102 to the measurement start chip 4a while detecting 101 the X-line 21a, and the intersection of the X-line 21a and the Y-line 22a is detected by the detection window 5.
At 0a, detection 103 is performed, and then automatic start is performed.
【００３７】チップ認識カメラ９でチップ４及び不良マ
ークの有無を検出１０４すると共に、良品であれば実装
するための位置補正を行い、チップ４ａの実装１０５を
行なう。一方、チップ無しまたは不良チップと判断した
場合は、次のチップ４ｂに向かってスキャン１０２す
る。The chip recognizing camera 9 detects the presence or absence of the chip 4 and the defective mark 104, and if it is a non-defective product, performs position correction for mounting, and mounts the chip 4a 105. On the other hand, if it is determined that there is no chip or a defective chip, the scan 102 is performed toward the next chip 4b.
【００３８】Ｘライン２１ａが行最終チップであるか否
かの判断１０６を行い、行最終チップで無ければＸライ
ン２１ａに沿って次のチップ４ｂに向かってスキャン１
０２する。前記と同様に、Ｘライン２１ａとＹライン２
２ｂの交点を検出ウィンドウ５０ｃで交点検出１０３し
た後、チップ認識カメラ９でチップ及び不良マークの有
無を検出１０４するとともに、良品であれば実装するた
めの位置補正を行い、チップの実装を行なう。It is determined whether or not the X line 21a is the last chip in the row. If it is not the last chip in the row, scan 1 is performed toward the next chip 4b along the X line 21a.
02. As described above, the X line 21a and the Y line 2
After the intersection point 2b is detected 103 in the detection window 50c, the presence or absence of a chip and a defective mark is detected 104 by the chip recognition camera 9, and if it is a non-defective product, the position is corrected for mounting, and the chip is mounted.
【００３９】以降、上記動作を繰り返しチップ４ｃ、４
ｄの実装を行い、Ｘライン２１ａ行最終チップ判断１０
６で行最終チップ４ｄと判断した場合、次にウエハ最終
チップであるか判断１０７し、ウエハ最終チップでない
場合、Ｙライン２２ｃに沿ってチップ４ｇに向かってス
キャン１０２し、Ｘライン２１ｂとの交点を検出ウィン
ドウ５０ｄで検出１０３し、チップ認識カメラ９でチッ
プ及び不良マークの有無を検出１０４するとともに、良
品であれば実装するための位置補正を行い、チップ４ｇ
の実装を行う。Thereafter, the above operation is repeated, and the chips 4c, 4c
d, the X-line 21a, the last chip determination 10
If it is determined in step 6 that the chip is the row last chip 4d, then it is determined whether the chip is the wafer last chip 107. If the chip is not the wafer last chip, the scan 102 is performed along the Y line 22c toward the chip 4g, and the intersection with the X line 21b is obtained. Is detected 103 in the detection window 50d, the presence or absence of a chip and a defective mark is detected 104 by the chip recognition camera 9, and if it is a non-defective product, the position is corrected for mounting, and the chip 4g
Implement of.
【００４０】このとき、ウエハ検査工程で測定対象外の
不完全チップ５ａ、５ｂは最初に作業者が登録した品種
のチップ配列情報の設定により、ウエハ検査工程での測
定チップ範囲と同様に、図２において既に説明した測定
開始チップ４ａが存在するＸ１行３１から最終測定チッ
プ４ｈが存在するＸＮ行３２までの各行のチップ数及び
Ｘ１行３１からＸＮ行３２までの行数を登録しているの
で実装対象外として認識対象から外している。At this time, incomplete chips 5a and 5b which are not measured in the wafer inspection process are set in the same manner as the measurement chip range in the wafer inspection process by setting the chip arrangement information of the type registered by the operator. 2, the number of chips in each row from the X1 row 31 where the measurement start chip 4a is present to the XN row 32 where the final measurement chip 4h is present and the number of rows from the X1 row 31 to the XN row 32 are registered. It has been removed from the recognition target as not being implemented.
【００４１】この後、上記動作を繰り返すことにより、
ウエハ最終チップ４ｈの実装１０５後、行最終チップ１
０６判断で最終であり、ウエハ最終チップ判断１０７で
ウエハ最終チップ４ｈなので、ウエハ交換１０８のシー
ケンスに入る。以上説明した動作の繰り返しにより、チ
ップ４を順次実装していく。Thereafter, by repeating the above operation,
After the mounting 105 of the wafer final chip 4h, the row final chip 1
06 is final, and the wafer final chip determination 107 is wafer final chip 4h. By repeating the operation described above, the chips 4 are sequentially mounted.
【００４２】また、最初に作業者により認識開始位置と
して測定開始チップ４ａが存在するＸライン２１ａの位
置へＸＹθステージ８を移動し、検出ウインドウ５０ａ
でＸライン２１ａを検出１０１させながら測定開始チッ
プ４ａまでスキャン１０２させながら移動させ、Ｘライ
ン２１ａとＹライン２２ａの交点を検出ウィンドウ５０
ｂで検出１０３させる。The XYθ stage 8 is first moved by the operator to the position of the X line 21a where the measurement start chip 4a exists as the recognition start position, and the detection window 50a
The X-ray 21a is moved while scanning 102 to the measurement start chip 4a while detecting 101 the X-line 21a, and the intersection of the X-line 21a and the Y-line 22a is detected by the detection window 50.
The detection 103 is performed by b.
【００４３】その後、交点の位置及び各交点のチップ及
び不良マークの有無を前記チップ配列情報に従い検出
し、各交点の位置情報とチップ及び不良マークの有無を
記憶させたデータと、ウエハ検査工程でのチップ毎の測
定結果とチップ配列情報のデータを比較することで、動
作電圧、消費電流、動作速度等のグレード分類に対応
し、同一のグレードのみのチップを実装することが可能
になる。Thereafter, the position of the intersection and the presence / absence of a chip and a defective mark at each intersection are detected according to the chip arrangement information. By comparing the measurement result of each chip with the data of the chip arrangement information, it becomes possible to mount chips of the same grade only according to the grade classification such as operating voltage, current consumption, and operating speed.
【００４４】最初に、同一グレードのみダイボンディン
グした場合、チップ配列が歯抜け状態になるが、前記動
作を繰り返すことによりラインの交点の位置情報とチッ
プ及び不良の有無情報を取得することができるので、こ
のデータとウエハ検査工程での測定結果データとチップ
配列情報を比較することで、複数回の歯抜けチップに対
する実装も可能になる。First, if only the same grade is die-bonded, the chip arrangement becomes missing. However, by repeating the above operation, the position information of the intersection of the lines and the information on the presence of chips and defects can be obtained. By comparing this data with the measurement result data in the wafer inspection process and the chip arrangement information, it is possible to mount the chip on the missing chip a plurality of times.
【００４５】本実施形態によれば、シート７のラインの
交点とチップ４中心を一致させるようにウエハ３を貼り
付け、シート７の格子ラインの交点の検出とウエハ検査
工程の測定チップ範囲と同じチップ配列情報をダイボン
ダーの動作条件に加え、ラインに沿った交点検出後、チ
ップ検出を行なうことにより、チップ配列情報に基づい
た行認識終了及び全認識終了の判断ができるので、行認
識終了及び全認識終了の判断のための不必要な動作を完
全に排除することができ、スループットへの影響を無く
すことができる。According to the present embodiment, the wafer 3 is attached so that the intersection of the line of the sheet 7 and the center of the chip 4 coincide with each other, and the intersection of the lattice line of the sheet 7 is detected and the same as the measurement chip range in the wafer inspection process. By adding the chip arrangement information to the operating conditions of the die bonder and detecting the intersection after detecting the intersection along the line, it is possible to determine the end of line recognition and the end of all recognition based on the chip arrangement information. Unnecessary operations for determining the end of recognition can be completely eliminated, and the influence on the throughput can be eliminated.
【００４６】また、シート７のラインの交点とチップ４
中心を一致させるようにウエハ３を貼り付け、シート７
の格子ラインの交点の検出とウエハ検査工程の測定チッ
プ範囲と同じチップ配列情報をダイボンダーの動作条件
に加え、ラインに沿った交点検出後、チップ検出を行な
い、測定開始チップのラインの交点からウエハ最終チッ
プのラインの交点までの各交点の位置及び各交点のチッ
プ及び不良マークの有無データとして記憶させ、ウエハ
検査工程でのチップ毎の測定結果とチップ配列情報のデ
ータを比較する。The intersection of the line of the sheet 7 and the chip 4
The wafer 3 is attached so that the centers are aligned, and the sheet 7
The same chip arrangement information as the detection of the intersection of the grid lines and the measurement chip range in the wafer inspection process is added to the operating conditions of the die bonder. The position of each intersection up to the intersection of the lines of the last chip and the presence / absence data of the chip and the defect mark at each intersection are stored, and the measurement result of each chip in the wafer inspection process is compared with the data of the chip arrangement information.
【００４７】これにより、グレード分類及び異品種混在
を問わず指定の情報に基づいた同一グレードのチップ及
び歯抜け状態のチップを実装する事ができるようにな
り、ＡＳＩＣ製品に代表されるウエハ内に異品種混在し
たチップが存在する場合、及び分類測定結果に基づくグ
レード毎の実装及び歯抜けチップ状態における実装を行
なうことができる。As a result, chips of the same grade and chips with missing teeth can be mounted on the basis of the designated information regardless of the grade classification and the mixture of different types. In the case where chips of different types are present, mounting can be performed for each grade based on the classification measurement result and mounting in the state of missing chips.
【００４８】[0048]
【発明の効果】以上説明した様に、本発明の半導体チッ
プ検出装置によれば、前記シート上に半導体チップ位置
検出用の基準線を設けたので、半導体チップの配列を完
全にアドレス化することができ、指定したチップ以外の
チップ認識を無くすことができ、実装のスループットを
向上させることができる。また、各チップをアドレス指
定化するので、指定したチップのみをランダムに実装す
ることができ、不連続チップや歯抜け状態のチップがあ
った場合であっても、確実に実装を行なうことができ
る。As described above, according to the semiconductor chip detecting apparatus of the present invention, since the reference line for detecting the position of the semiconductor chip is provided on the sheet, the arrangement of the semiconductor chips can be completely addressed. This makes it possible to eliminate recognition of chips other than the designated chip, thereby improving the mounting throughput. In addition, since each chip is addressed, only the specified chip can be mounted at random, and even if there are discontinuous chips or chips with missing teeth, mounting can be performed reliably. .
【００４９】さらに、同一外径サイズのチップを複数種
類規則的に配列したウエハを格子状に切断したような場
合であっても、個々のチップ全てをアドレス指定化する
ことにより、各チップの識別を容易に行なうことがで
き、ウエハ内に異品種が混在したチップが存在するよう
な製品が出現した場合であっても、即座に対応すること
ができる。Further, even when a wafer in which a plurality of types of chips having the same outer diameter are regularly arranged is cut into a lattice, the identification of each chip can be performed by addressing all the individual chips. Can be easily performed, and even when a product in which a chip in which different types are mixed exists in a wafer appears, it is possible to immediately respond.
【００５０】本発明の半導体チップ検出方法によれば、
検出対象となる半導体チップの配列情報を設定し、個々
の半導体チップが分離された状態で貼着されたシート上
の半導体チップ位置検出用の基準線を検出し、該基準線
にそって各チップを検出するとともに、各チップの外形
を検出し、該チップが良品であれば位置補正を行い、チ
ップ無しまたは不良品のいずれかであれば次のチップを
検出し、以上の動作を繰り返し行い、行の最終チップの
判断を行い、その後ウエハの最終チップの判断を行なう
ので、指定したチップ以外のチップを認識する必要が無
く、指定したチップのみをランダムに実装することがで
きる。According to the semiconductor chip detecting method of the present invention,
The array information of the semiconductor chips to be detected is set, and a reference line for detecting the position of the semiconductor chip on the sheet attached in a state where the individual semiconductor chips are separated is detected, and each chip is aligned along the reference line. While detecting the outer shape of each chip, if the chip is non-defective, the position is corrected, and if any of the chip is missing or defective, the next chip is detected, and the above operation is repeated. Since the last chip in the row is determined and then the last chip on the wafer is determined, there is no need to recognize chips other than the specified chip, and only the specified chip can be mounted at random.
【００５１】以上により、不連続チップや歯抜け状態の
チップがあった場合であっても実装を行なうことがで
き、また、各チップの検出及び認識、行の最終チップの
判断及びウエハの最終チップの判断それぞれに要する時
間を短縮することができ、生産効率を向上させることが
でき、半導体製品のコストダウンを図ることができる。As described above, even if there are discontinuous chips or missing chips, mounting can be performed. In addition, detection and recognition of each chip, determination of the last chip in a row, and final chip of a wafer can be performed. Can be shortened, the production efficiency can be improved, and the cost of semiconductor products can be reduced.
【図１】 本発明の一実施形態の半導体チップ検出装置
を示す概略構成図である。FIG. 1 is a schematic configuration diagram illustrating a semiconductor chip detection device according to an embodiment of the present invention.
【図２】 ウエハ検査工程の検査方法を示す説明図であ
る。FIG. 2 is an explanatory diagram showing an inspection method in a wafer inspection process.
【図３】 ウエハがシートを介してウエハリングに貼り
付けられた状態を示す平面図である。FIG. 3 is a plan view showing a state where a wafer is attached to a wafer ring via a sheet.
【図４】 シートを引き伸ばすことにより各チップが分
離した状態を示す平面図である。FIG. 4 is a plan view showing a state where each chip is separated by stretching a sheet.
【図５】 格子状ラインを検出する方法を示す説明図で
ある。FIG. 5 is an explanatory diagram showing a method of detecting a grid line.
【図６】 格子状ラインの認識及び実装の流れを示す流
れ図である。FIG. 6 is a flowchart showing a flow of recognition and mounting of a grid line.
【図７】 従来のウエハがシートを介してウエハリング
に貼り付けられた状態を示す平面図である。FIG. 7 is a plan view showing a state in which a conventional wafer is attached to a wafer ring via a sheet.
【図８】 従来の各チップが分離した状態を示す平面図
である。FIG. 8 is a plan view showing a conventional state in which each chip is separated.
【図９】 従来のチップ認識方法を示す流れ図である。FIG. 9 is a flowchart showing a conventional chip recognition method.
【図１０】 従来のチップ認識方法を示す説明図であ
る。FIG. 10 is an explanatory diagram showing a conventional chip recognition method.
【図１１】 従来のチップ認識方法における行認識終了
及び全チップ認識終了を説明するための説明図である。FIG. 11 is an explanatory diagram for explaining the end of line recognition and the end of all chip recognition in a conventional chip recognition method.
【図１２】 従来のチップ検出方法のチップ認識及び実
装工程を示す流れ図である。FIG. 12 is a flowchart showing a chip recognition and mounting process of a conventional chip detection method.
【図１３】 従来のチップ検出方法におけるチップ認識
を示す説明図である。FIG. 13 is an explanatory diagram showing chip recognition in a conventional chip detection method.
【図１４】 従来のチップ検出方法における認識終了を
判断する方法を示す説明図である。FIG. 14 is an explanatory diagram showing a method of determining the end of recognition in a conventional chip detection method.
１ ウエハリング ２ 接着剤付き透明シート ３ ウエハ ４ チップ ４ａ 測定開始チップ ４ｂ〜４ｄ、４ｇ チップ ４ｈ 最終測定チップ ５、５ａ、５ｂ 不完全なチップ ７ 接着剤付き透明ウエハシート ８ ＸＹθステージ ９ チップ認識カメラ １０ チップ位置認識部（チップ位置認識手段） １１ ライン認識センサ １２ ライン位置認識部 １３ 制御部（制御手段） １４ ＸＹθ制御部（ステージ制御部） １６ａ、１６ｂ ガイド ２１、２１ａ、２１ｂ Ｘライン ２２、２２ａ〜２２ｃ Ｙライン ３０ 矢印方向 ３１ Ｘ１行 ３２ ＸＮ行 ５０ａ〜５０ｄ 検出ウィンドウ １０１ 検出 １０２ スキャン １０３ 検出 １０４ 検出 １０５ 実装 １０６ 判断 １０７ 判断 １０８ ウエハ交換 ２０１ チップ認識 ２０２ 実装の可否を判断 ２０３ 実装 ２０４ ピッチ送り ３０１ ピッチ送り ３０２ チップ認識 ３０３ 実装 ３０４ ピッチ補正 Ａ 認識エリア Ａ１〜Ａ５ 認識エリア Ｃ ４チップ中心 Ｃ１ ４チップ中心 Ｐ ピッチ DESCRIPTION OF SYMBOLS 1 Wafer ring 2 Transparent sheet with adhesive 3 Wafer 4 Chip 4a Measurement start chip 4b-4d, 4g chip 4h Final measurement chip 5, 5a, 5b Incomplete chip 7 Transparent wafer sheet with adhesive 8 XYθ stage 9 Chip recognition camera DESCRIPTION OF SYMBOLS 10 Chip position recognition part (chip position recognition means) 11 Line recognition sensor 12 Line position recognition part 13 Control part (control means) 14 XYθ control part (stage control part) 16a, 16b Guide 21, 21a, 21b X line 22, 22a -22c Y line 30 Arrow direction 31 X1 row 32 XN row 50a-50d Detection window 101 Detection 102 Scan 103 Detection 104 Detection 105 Implementation 106 Judgment 107 Judgment 108 Wafer replacement 201 Chip recognition 202 Judgment of implementation 203 Judgment 204 H feed 301 Pitch feed 302 Chip recognition 303 Mounting 304 Pitch correction A Recognition area A1 to A5 Recognition area C 4 chip center C1 4 chip center P Pitch
Claims (6)
貼着されたシートと、該シートが固定されるウエハリン
グと、該ウエハリングが固定され２軸方向に移動可能か
つ軸心の回りに回動可能なステージと、前記チップの位
置を認識するチップ位置認識手段と、前記ステージ及び
チップ位置認識手段を制御する制御手段とを備えた半導
体チップ検出装置において、 前記シート上に半導体チップ位置検出用の基準線を設け
たことを特徴とする半導体チップ検出装置。1. A sheet to which individual semiconductor chips are attached in a separated state, a wafer ring to which the sheet is fixed, and a wafer ring to which the wafer ring is fixed and movable in two axial directions and around an axis. A semiconductor chip detection device comprising: a rotatable stage; chip position recognition means for recognizing the position of the chip; and control means for controlling the stage and chip position recognition means. A semiconductor chip detecting device provided with a reference line for use.
の配列と同様に形成された格子状の基準線であることを
特徴とする請求項１記載の半導体チップ検出装置。2. The semiconductor chip detecting device according to claim 1, wherein the reference line is a grid-like reference line formed in the same manner as an array of semiconductor chips on a wafer.
出し認識する認識部と、該認識部からの情報に基づき前
記ステージの動作を制御するステージ制御部を設けたこ
とを特徴とする請求項１記載の半導体チップ検出装置。3. The control device according to claim 1, further comprising a recognition unit that detects and recognizes the position of the reference line, and a stage control unit that controls the operation of the stage based on information from the recognition unit. The semiconductor chip detection device according to claim 1.
チップの配列情報と比較し、行の最終チップ及びウエハ
の最終チップそれぞれを認識する最終チップ認識部を設
けたことを特徴とする請求項１記載の半導体チップ検出
装置。4. A final chip recognizing unit, wherein said control means is provided with a final chip recognizing unit for comparing with a preset arrangement information of semiconductor chips and recognizing a final chip of a row and a final chip of a wafer. 2. The semiconductor chip detection device according to 1.
を設定し、個々の半導体チップが分離された状態で貼着
されたシート上の半導体チップ位置検出用の基準線を検
出し、該基準線にそって各チップを検出するとともに、
各チップの外形を検出し、該チップが良品であれば位置
補正を行い、チップ無しまたは不良品のいずれかであれ
ば次のチップを検出し、以上の動作を繰り返し行い、行
の最終チップの判断を行い、その後ウエハの最終チップ
の判断を行なうことを特徴とする半導体チップ検出方
法。5. An arrangement information of a semiconductor chip to be detected is set, and a reference line for detecting a position of a semiconductor chip on a sheet affixed in a state where individual semiconductor chips are separated is detected. Along with detecting each chip
Detects the outer shape of each chip, performs position correction if the chip is good, detects the next chip if there is no chip or is defective, repeats the above operation, and repeats the above operation. A semiconductor chip detection method, comprising: making a determination, and then determining the last chip of the wafer.
チップの配列と同様に形成された格子状の基準線の各交
点を検出することを特徴とする請求項５記載の半導体チ
ップ検出方法。6. The semiconductor chip detecting method according to claim 5, wherein said reference line is detected by detecting each intersection point of a grid-like reference line formed similarly to the arrangement of semiconductor chips on a wafer. .
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|---|---|---|---|
| JP19154297A JP3217016B2 (en) | 1997-07-16 | 1997-07-16 | Semiconductor chip detection device and semiconductor chip detection method |
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Publications (2)
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Country Status (1)
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|---|---|
| JP (1) | JP3217016B2 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001020662A1 (en) * | 1999-09-10 | 2001-03-22 | Nikko Materials Co., Ltd. | Device for mapping composition ratio of specific element which compound semiconductor wafer contains |
| JP2008283006A (en) * | 2007-05-11 | 2008-11-20 | Nidec Tosok Corp | Wafer position correction method and bonding equipment |
| WO2009113183A1 (en) * | 2008-03-11 | 2009-09-17 | 株式会社東京精密 | Multichip prober |
| JP2018093042A (en) * | 2016-12-02 | 2018-06-14 | 株式会社ディスコ | Wafer processing device and wafer processing method |
| CN115810880A (en) * | 2021-10-18 | 2023-03-17 | 宁德时代新能源科技股份有限公司 | Tab and manufacturing method thereof |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102429722B1 (en) * | 2020-05-06 | 2022-08-05 | 계명대학교 산학협력단 | Ring type smart stethoscope having multi-channel |
-
1997
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001020662A1 (en) * | 1999-09-10 | 2001-03-22 | Nikko Materials Co., Ltd. | Device for mapping composition ratio of specific element which compound semiconductor wafer contains |
| JP2008283006A (en) * | 2007-05-11 | 2008-11-20 | Nidec Tosok Corp | Wafer position correction method and bonding equipment |
| WO2009113183A1 (en) * | 2008-03-11 | 2009-09-17 | 株式会社東京精密 | Multichip prober |
| JP2018093042A (en) * | 2016-12-02 | 2018-06-14 | 株式会社ディスコ | Wafer processing device and wafer processing method |
| CN115810880A (en) * | 2021-10-18 | 2023-03-17 | 宁德时代新能源科技股份有限公司 | Tab and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
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