JPH11340794A - マスタースレーブ型フリップフロップ回路 - Google Patents
マスタースレーブ型フリップフロップ回路Info
- Publication number
- JPH11340794A JPH11340794A JP10140224A JP14022498A JPH11340794A JP H11340794 A JPH11340794 A JP H11340794A JP 10140224 A JP10140224 A JP 10140224A JP 14022498 A JP14022498 A JP 14022498A JP H11340794 A JPH11340794 A JP H11340794A
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- JP
- Japan
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- clock signal
- master
- slave
- transfer gate
- inverted
- Prior art date
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- Pending
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
- H03K3/356156—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates with synchronous operation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3562—Bistable circuits of the master-slave type
- H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors
Abstract
(57)【要約】 （修正有）
【課題】 クロック信号供給用インバータ回路の数の増
加を回避し各ラッチ部における動作タイミングを安定化
して高い周波数での動作を可能にする。 【解決手段】 マスタートランスファゲート３０と、ス
レーブトランスファゲート４０にクロック信号を供給す
るクロック信号供給回路の構成として、反転クロック信
号ＣＢ１を出力する第１インバータ回路４と、ＣＢ１を
反転して非反転クロック信号Ｃ１を出力する第２インバ
ータ回路５とを備え、ＣＢ１とＣ１とをスレーブトラン
スファゲート４０に供給するとともに、ＣＢ１とＣ１と
をそれぞれ抵抗Ｒ１，Ｒ２が寄生するクロック信号線Ｌ
１，Ｌ２を介して遅延した反転クロック信号ＣＢ２、遅
延した非反転クロック信号Ｃ２としてそれぞれマスター
トランファゲート３０に供給する。クロック信号を供給
回路を２つのインバータ回路４，５で構成する。
加を回避し各ラッチ部における動作タイミングを安定化
して高い周波数での動作を可能にする。 【解決手段】 マスタートランスファゲート３０と、ス
レーブトランスファゲート４０にクロック信号を供給す
るクロック信号供給回路の構成として、反転クロック信
号ＣＢ１を出力する第１インバータ回路４と、ＣＢ１を
反転して非反転クロック信号Ｃ１を出力する第２インバ
ータ回路５とを備え、ＣＢ１とＣ１とをスレーブトラン
スファゲート４０に供給するとともに、ＣＢ１とＣ１と
をそれぞれ抵抗Ｒ１，Ｒ２が寄生するクロック信号線Ｌ
１，Ｌ２を介して遅延した反転クロック信号ＣＢ２、遅
延した非反転クロック信号Ｃ２としてそれぞれマスター
トランファゲート３０に供給する。クロック信号を供給
回路を２つのインバータ回路４，５で構成する。
Description
【０００１】
【発明の属する技術分野】本発明はマスタースレーブ型
フリップフロップ回路（以下、ＭＳ−ＦＦと称する）に
関し、特に高い周波数での動作を可能とする一方で、パ
ターン面積の縮小を可能にしたＭＳ−ＦＦに関する。
フリップフロップ回路（以下、ＭＳ−ＦＦと称する）に
関し、特に高い周波数での動作を可能とする一方で、パ
ターン面積の縮小を可能にしたＭＳ−ＦＦに関する。
【０００２】
【従来の技術】ＭＳ−ＦＦは、周知のようにマスターラ
ッチ部とスレーブラッチ部との直列接続回路として構成
されており、マスターラッチ部は入力されるクロックに
同期してデータ入力端子からデータ信号Ｄを読み込み、
そのデータ（入力）をラッチする。また、スレーブラッ
チ部は、マスターラッチ部の動作の後に、マスターラッ
チ部の出力をラッチする。このスレーブラッチ部の出力
は出力信号Ｑとして出力端子に出力される。前記マスタ
ーラッチ部とスレーブラッチ部での前記したラッチ動作
を行うために、各ラッチ部にはトランスファゲートが設
けられ、このトランスファゲートをクロック信号で動作
する構成がとられている。また、前記トランスファゲー
トに供給するクロック信号は、クロック入力端子に入力
されるクロック信号を第１のインバータ回路で反転し、
さらに第２のインバータで反転したこれらの反転クロッ
ク信号と非反転クロック信号を用いている。
ッチ部とスレーブラッチ部との直列接続回路として構成
されており、マスターラッチ部は入力されるクロックに
同期してデータ入力端子からデータ信号Ｄを読み込み、
そのデータ（入力）をラッチする。また、スレーブラッ
チ部は、マスターラッチ部の動作の後に、マスターラッ
チ部の出力をラッチする。このスレーブラッチ部の出力
は出力信号Ｑとして出力端子に出力される。前記マスタ
ーラッチ部とスレーブラッチ部での前記したラッチ動作
を行うために、各ラッチ部にはトランスファゲートが設
けられ、このトランスファゲートをクロック信号で動作
する構成がとられている。また、前記トランスファゲー
トに供給するクロック信号は、クロック入力端子に入力
されるクロック信号を第１のインバータ回路で反転し、
さらに第２のインバータで反転したこれらの反転クロッ
ク信号と非反転クロック信号を用いている。
【０００３】このようなＭＳ−ＦＦでは、トランスファ
ゲートを動作させるための反転及び非反転の各クロック
信号をインバータ回路を通して生成しているため、イン
バータ回路での遅延によって反転クロック信号と非反転
クロック信号との間の時間差により、マスターラッチ部
とスレーブラッチ部の各トランスファゲートが同時に開
になる状態が生じ、このときにデータ信号Ｄがマスター
ラッチ部を通り抜けた後にスレーブラッチ部にまで到達
するというスルー現象が生じる。このスルー現象が生じ
ると、データ信号がレベル変動を生じたときに、スレー
ブラッチ部がマスターラッチ部とは異なる信号レベルを
取り込むことがあり、ＭＳ−ＦＦが誤動作してしまうこ
とがある。
ゲートを動作させるための反転及び非反転の各クロック
信号をインバータ回路を通して生成しているため、イン
バータ回路での遅延によって反転クロック信号と非反転
クロック信号との間の時間差により、マスターラッチ部
とスレーブラッチ部の各トランスファゲートが同時に開
になる状態が生じ、このときにデータ信号Ｄがマスター
ラッチ部を通り抜けた後にスレーブラッチ部にまで到達
するというスルー現象が生じる。このスルー現象が生じ
ると、データ信号がレベル変動を生じたときに、スレー
ブラッチ部がマスターラッチ部とは異なる信号レベルを
取り込むことがあり、ＭＳ−ＦＦが誤動作してしまうこ
とがある。
【０００４】このＭＳ−ＦＦにおけるスルー現象を防止
するための技術として、例えば特開平３−１６０８号公
報に記載のように、マスターラッチ部のラッチ出力を取
り込んでスレーブラッチ部がラッチ状態を確立するタイ
ミングが、マスターラッチ部が新たなデータを取り込む
タイミングよりも先行するようにした技術が提案されて
いる。この技術では、新たなデータがマスターラッチ部
を通り抜けてスレーブラッチ部へ伝達されても、既にそ
のときにはスレーブラッチ部は完全なラッチ状態となっ
ているため、前記新たなデータを受け付けることはな
く、前記したような誤動作を防止することが可能とな
る。
するための技術として、例えば特開平３−１６０８号公
報に記載のように、マスターラッチ部のラッチ出力を取
り込んでスレーブラッチ部がラッチ状態を確立するタイ
ミングが、マスターラッチ部が新たなデータを取り込む
タイミングよりも先行するようにした技術が提案されて
いる。この技術では、新たなデータがマスターラッチ部
を通り抜けてスレーブラッチ部へ伝達されても、既にそ
のときにはスレーブラッチ部は完全なラッチ状態となっ
ているため、前記新たなデータを受け付けることはな
く、前記したような誤動作を防止することが可能とな
る。
【０００５】このため、前記した従来技術では、前記し
たクロック信号の反転クロック信号と非反転クロック信
号をスレーブラッチ部のトランスファゲートに供給する
とともに、新たに設けた第３及び第４のインバータ回路
を通して非反転クロック信号と反転クロック信号を生成
し、この新たに生成したクロック信号をマスターラッチ
部のトランスファゲートに供給する構成を採用してい
る。すなわち、新たに生成されたクロック信号は、第３
及び第４の各インバータ回路によって遅延されるため、
前記したスレーブラッチ部でのラッチをマスターラッチ
部でのラッチに先行させることが可能となる。
たクロック信号の反転クロック信号と非反転クロック信
号をスレーブラッチ部のトランスファゲートに供給する
とともに、新たに設けた第３及び第４のインバータ回路
を通して非反転クロック信号と反転クロック信号を生成
し、この新たに生成したクロック信号をマスターラッチ
部のトランスファゲートに供給する構成を採用してい
る。すなわち、新たに生成されたクロック信号は、第３
及び第４の各インバータ回路によって遅延されるため、
前記したスレーブラッチ部でのラッチをマスターラッチ
部でのラッチに先行させることが可能となる。
【０００６】
【発明が解決しようとする課題】しかしながら、この技
術では、スレーブラッチ部とマスターラッチ部の各トラ
ンスファゲートの間におけるクロック信号の遅延を得る
ためにインバータ回路を用いているため、トランスファ
ゲートを構成する対をなすトランジスタのそれぞれに遅
延したクロック信号を供給するために第３及び第４の新
たな２つのインバータ回路が必要となり、それだけイン
バータ回路の数が増えることになり、ＭＳ−ＦＦの占有
面積が増大され、小型なＭＳ−ＦＦを実現する上での障
害になっている。この場合、第３のインバータ回路のみ
でも構成することは可能であるが、それでも１つのイン
バータ回路が増えることになる。また、マスターラッチ
部とスレーブラッチ部の各トランスファゲートへのクロ
ック信号の供給配線には寄生抵抗が存在しているため、
前記した各インバータ回路におけるクロック信号の遅延
時間が所定の時間になるように設計した場合でも、寄生
抵抗によって各トランスファゲートの動作タイミングに
誤差が生じることがあり、各ラッチ部を設計通りのタイ
ミングで動作させることが難しく、特にＭＳ−ＦＦの入
力に対するマスタートランスファゲートでのセットアッ
プタイムを長くする必要があり、あるいはクロック信号
がＨレベルに変化してからＭＳ−ＦＦの出力が出るまで
の時間が長くなり、高い周波数での動作を安定に実現す
ることが難しいという問題もある。
術では、スレーブラッチ部とマスターラッチ部の各トラ
ンスファゲートの間におけるクロック信号の遅延を得る
ためにインバータ回路を用いているため、トランスファ
ゲートを構成する対をなすトランジスタのそれぞれに遅
延したクロック信号を供給するために第３及び第４の新
たな２つのインバータ回路が必要となり、それだけイン
バータ回路の数が増えることになり、ＭＳ−ＦＦの占有
面積が増大され、小型なＭＳ−ＦＦを実現する上での障
害になっている。この場合、第３のインバータ回路のみ
でも構成することは可能であるが、それでも１つのイン
バータ回路が増えることになる。また、マスターラッチ
部とスレーブラッチ部の各トランスファゲートへのクロ
ック信号の供給配線には寄生抵抗が存在しているため、
前記した各インバータ回路におけるクロック信号の遅延
時間が所定の時間になるように設計した場合でも、寄生
抵抗によって各トランスファゲートの動作タイミングに
誤差が生じることがあり、各ラッチ部を設計通りのタイ
ミングで動作させることが難しく、特にＭＳ−ＦＦの入
力に対するマスタートランスファゲートでのセットアッ
プタイムを長くする必要があり、あるいはクロック信号
がＨレベルに変化してからＭＳ−ＦＦの出力が出るまで
の時間が長くなり、高い周波数での動作を安定に実現す
ることが難しいという問題もある。
【０００７】本発明の目的は、インバータ回路の数の増
加を回避するとともに、各ラッチ部における動作タイミ
ングを安定化し、高い周波数での動作を可能にしたＭＳ
−ＦＦを提供することにある。
加を回避するとともに、各ラッチ部における動作タイミ
ングを安定化し、高い周波数での動作を可能にしたＭＳ
−ＦＦを提供することにある。
【０００８】
【課題を解決するための手段】本発明は、マスターラッ
チ部の入力端に接続されたマスタートランスファゲート
と、スレーブラッチ部の入力端に接続されたスレーブト
ランスファゲートにそれぞれクロック信号を供給するた
めのクロック信号供給回路の構成として、前記スレーブ
トランスファゲートに所要のクロック信号を供給すると
ともに、抵抗が寄生するクロック信号線を介して前記ク
ロック信号を前記マスタートランファゲートに供給する
ように構成する。すなわち、クロック信号を反転して反
転クロック信号を出力する第１インバータ回路と、前記
反転クロック信号を反転して非反転クロック信号を出力
する第２インバータ回路とを備え、前記反転クロック信
号と前記非反転クロック信号とを前記スレーブトランス
ファゲートに供給するとともに、前記反転クロック信号
と前記非反転クロック信号とをそれぞれ抵抗が寄生する
クロック信号線を介して前記マスタートランファゲート
に供給するように構成する。あるいは、前記クロック信
号供給回路は、クロック信号を反転して反転クロック信
号を出力するインバータ回路を備え、前記クロック信号
と前記反転クロック信号とを前記スレーブトランスファ
ゲートに供給するとともに、前記クロック信号と前記反
転クロック信号とをそれぞれ抵抗が寄生するクロック信
号線を介して前記マスタートランファゲートに供給する
ように構成する。
チ部の入力端に接続されたマスタートランスファゲート
と、スレーブラッチ部の入力端に接続されたスレーブト
ランスファゲートにそれぞれクロック信号を供給するた
めのクロック信号供給回路の構成として、前記スレーブ
トランスファゲートに所要のクロック信号を供給すると
ともに、抵抗が寄生するクロック信号線を介して前記ク
ロック信号を前記マスタートランファゲートに供給する
ように構成する。すなわち、クロック信号を反転して反
転クロック信号を出力する第１インバータ回路と、前記
反転クロック信号を反転して非反転クロック信号を出力
する第２インバータ回路とを備え、前記反転クロック信
号と前記非反転クロック信号とを前記スレーブトランス
ファゲートに供給するとともに、前記反転クロック信号
と前記非反転クロック信号とをそれぞれ抵抗が寄生する
クロック信号線を介して前記マスタートランファゲート
に供給するように構成する。あるいは、前記クロック信
号供給回路は、クロック信号を反転して反転クロック信
号を出力するインバータ回路を備え、前記クロック信号
と前記反転クロック信号とを前記スレーブトランスファ
ゲートに供給するとともに、前記クロック信号と前記反
転クロック信号とをそれぞれ抵抗が寄生するクロック信
号線を介して前記マスタートランファゲートに供給する
ように構成する。
【０００９】本発明によれば、クロック信号が入力され
たときには、先にスレーブトランスファゲートがオン、
オフ動作され、クロック信号線に寄生する抵抗による遅
延分だけ遅れてマスタートランスファゲートがオン、オ
フ動作されることになる。これにより、スレーブラッチ
部はマスターラッチ部よりも先行してラッチ動作が行わ
れることになり、ＭＳ−ＦＦにおけるスルー現象が防止
できる。また、クロック信号がＨレベルに変化してから
ＭＳ−ＦＦの出力が出るまでの時間を短くし、かつクロ
ック信号に対するＭＳ−ＦＦの入力Ｄのセットアップタ
イムを短くする事ができ、高い周波数での動作が可能と
なる。さらに、クロック信号を供給回路を２つのインバ
ータ回路、あるいは１つのインバータ回路で構成できる
ため、ＭＳ−ＦＦの占有面積を低減でき、ＭＳ−ＦＦの
小型化が実現できる。
たときには、先にスレーブトランスファゲートがオン、
オフ動作され、クロック信号線に寄生する抵抗による遅
延分だけ遅れてマスタートランスファゲートがオン、オ
フ動作されることになる。これにより、スレーブラッチ
部はマスターラッチ部よりも先行してラッチ動作が行わ
れることになり、ＭＳ−ＦＦにおけるスルー現象が防止
できる。また、クロック信号がＨレベルに変化してから
ＭＳ−ＦＦの出力が出るまでの時間を短くし、かつクロ
ック信号に対するＭＳ−ＦＦの入力Ｄのセットアップタ
イムを短くする事ができ、高い周波数での動作が可能と
なる。さらに、クロック信号を供給回路を２つのインバ
ータ回路、あるいは１つのインバータ回路で構成できる
ため、ＭＳ−ＦＦの占有面積を低減でき、ＭＳ−ＦＦの
小型化が実現できる。
【００１０】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明のＭＳ−ＦＦの第１の
実施形態の回路図である。２つのインバーター回路１，
２の各入力端と出力端とが相互に接続されてマスターラ
ッチ部１０が形成される。また、１つのインバータ回路
３でスレーブラッチ部２０が形成される。そして、前記
マスターラッチ部１０とスレーブラッチ部２０が直列に
接続され、マスターラッチ部１０の入力側にマスタート
ランスファゲート３０が、スレーブラッチ部２０の入力
側にスレーブトランスファーゲート４０がそれぞれ接続
されている。入力（データ）Ｄは前記マスタートランス
ファゲート３０に入力され、出力Ｑはスレーブラッチ部
２０から出力される。前記マスタートランスファゲート
３０及びスレーブトランスファゲート４０は、それぞれ
ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを並列
接続した構成であり、これらの各トランジスタにクロッ
ク信号が入力され、前記トランジスタがオンされたとき
に、前記入力Ｄがマスターラッチ部１０によりラッチさ
れ、さらにスレーブラッチ部１０６においてラッチされ
て出力Ｑとして出力されるように構成されている。
参照して説明する。図１は本発明のＭＳ−ＦＦの第１の
実施形態の回路図である。２つのインバーター回路１，
２の各入力端と出力端とが相互に接続されてマスターラ
ッチ部１０が形成される。また、１つのインバータ回路
３でスレーブラッチ部２０が形成される。そして、前記
マスターラッチ部１０とスレーブラッチ部２０が直列に
接続され、マスターラッチ部１０の入力側にマスタート
ランスファゲート３０が、スレーブラッチ部２０の入力
側にスレーブトランスファーゲート４０がそれぞれ接続
されている。入力（データ）Ｄは前記マスタートランス
ファゲート３０に入力され、出力Ｑはスレーブラッチ部
２０から出力される。前記マスタートランスファゲート
３０及びスレーブトランスファゲート４０は、それぞれ
ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを並列
接続した構成であり、これらの各トランジスタにクロッ
ク信号が入力され、前記トランジスタがオンされたとき
に、前記入力Ｄがマスターラッチ部１０によりラッチさ
れ、さらにスレーブラッチ部１０６においてラッチされ
て出力Ｑとして出力されるように構成されている。
【００１１】前記マスタートランスファゲート３０とス
レーブトランスファゲート４０をオン、オフするための
クロック信号を供給するクロック信号回路は、クロック
信号ＣＬＫを入力して反転クロック信号ＣＢ１を出力す
るインバータ回路４と、前記インバータ回路４からの反
転クロック信号ＣＢ１を入力して非反転クロック信号Ｃ
１を出力するインバータ回路５とで構成される。そし
て、前記反転クロック信号ＣＢ１を前記スレーブトラン
スファゲート４０のＰＭＯＳトランジスタに供給し、前
記非反転クロック信号Ｃ１を前記スレーブトランスファ
ゲート４０のＮＭＯＳトランジスタに供給している。
レーブトランスファゲート４０をオン、オフするための
クロック信号を供給するクロック信号回路は、クロック
信号ＣＬＫを入力して反転クロック信号ＣＢ１を出力す
るインバータ回路４と、前記インバータ回路４からの反
転クロック信号ＣＢ１を入力して非反転クロック信号Ｃ
１を出力するインバータ回路５とで構成される。そし
て、前記反転クロック信号ＣＢ１を前記スレーブトラン
スファゲート４０のＰＭＯＳトランジスタに供給し、前
記非反転クロック信号Ｃ１を前記スレーブトランスファ
ゲート４０のＮＭＯＳトランジスタに供給している。
【００１２】また、前記マスタートランスファゲート３
０のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは
２本のクロック信号線Ｌ１，Ｌ２を介してそれぞれ前記
スレーブトランスファゲート４０のＮＭＯＳトランジス
タ及びＰＭＯＳトランジスタに接続される。ここで、前
記２本の信号線Ｌ１，Ｌ２は同一の線材を用いてほぼ同
じ長さに形成されることか好ましく、これにより前記２
本の信号線Ｌ１，Ｌ２に寄生するほぼ同じ抵抗値の寄生
抵抗Ｒ１，Ｒ２が前記マスタートランスファゲート３０
とスレーブトランスファゲート４０との間に介挿された
回路構成となる。したがって、前記反転クロック信号Ｃ
Ｂ１は寄生抵抗Ｒ１によって遅延された反転クロック信
号ＣＢ２として前記マスタートランスファゲート３０の
ＮＭＯＳトランジスタに供給され、前記非反転クロック
信号Ｃ１は寄生抵抗Ｒ２によって遅延された非反転クロ
ック信号Ｃ２として前記マスタートランスファゲート３
０のＰＭＯＳトランジスタに供給されることになる。
０のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは
２本のクロック信号線Ｌ１，Ｌ２を介してそれぞれ前記
スレーブトランスファゲート４０のＮＭＯＳトランジス
タ及びＰＭＯＳトランジスタに接続される。ここで、前
記２本の信号線Ｌ１，Ｌ２は同一の線材を用いてほぼ同
じ長さに形成されることか好ましく、これにより前記２
本の信号線Ｌ１，Ｌ２に寄生するほぼ同じ抵抗値の寄生
抵抗Ｒ１，Ｒ２が前記マスタートランスファゲート３０
とスレーブトランスファゲート４０との間に介挿された
回路構成となる。したがって、前記反転クロック信号Ｃ
Ｂ１は寄生抵抗Ｒ１によって遅延された反転クロック信
号ＣＢ２として前記マスタートランスファゲート３０の
ＮＭＯＳトランジスタに供給され、前記非反転クロック
信号Ｃ１は寄生抵抗Ｒ２によって遅延された非反転クロ
ック信号Ｃ２として前記マスタートランスファゲート３
０のＰＭＯＳトランジスタに供給されることになる。
【００１３】以上の構成のＭＳ−ＦＦの動作を図２のタ
イミング図を参照して説明する。クロック信号ＣＬＫが
インバータ回路４に入力されると、反転クロック信号Ｃ
Ｂ１が出力され、さらにこの反転クロック信号ＣＢ１が
インバータ回路５に入力されると非反転クロック信号Ｃ
１が出力される。ここで、前記反転クロック信号ＣＢ１
はインバータ回路４での遅延によってクロック信号ＣＬ
Ｋに対して若干遅延される。また、非反転クロック信号
Ｃ１はインバータ回路５での遅延によって反転クロック
信号ＣＢ１に対して若干遅延される。これらの反転クロ
ック信号と非反転クロック信号はそれぞれスレーブトラ
ンスファゲートに入力される。また、前記反転クロック
信号ＣＢ１と反転クロック信号Ｃ１はそれぞれクロック
信号線Ｌ１，Ｌ２を通してマスタートランスファゲート
３０に供給されるが、その際にクロック信号線Ｌ１，Ｌ
２における寄生抵抗Ｒ１，Ｒ２によって遅延される。な
お、この実施形態では、この寄生抵抗Ｒ１，Ｒ２による
遅延は、前記インバータ回路４，５における遅延とほぼ
同程度なものになっている。
イミング図を参照して説明する。クロック信号ＣＬＫが
インバータ回路４に入力されると、反転クロック信号Ｃ
Ｂ１が出力され、さらにこの反転クロック信号ＣＢ１が
インバータ回路５に入力されると非反転クロック信号Ｃ
１が出力される。ここで、前記反転クロック信号ＣＢ１
はインバータ回路４での遅延によってクロック信号ＣＬ
Ｋに対して若干遅延される。また、非反転クロック信号
Ｃ１はインバータ回路５での遅延によって反転クロック
信号ＣＢ１に対して若干遅延される。これらの反転クロ
ック信号と非反転クロック信号はそれぞれスレーブトラ
ンスファゲートに入力される。また、前記反転クロック
信号ＣＢ１と反転クロック信号Ｃ１はそれぞれクロック
信号線Ｌ１，Ｌ２を通してマスタートランスファゲート
３０に供給されるが、その際にクロック信号線Ｌ１，Ｌ
２における寄生抵抗Ｒ１，Ｒ２によって遅延される。な
お、この実施形態では、この寄生抵抗Ｒ１，Ｒ２による
遅延は、前記インバータ回路４，５における遅延とほぼ
同程度なものになっている。
【００１４】これにより、クロック信号ＣＬＫが入力さ
れたときには、反転クロック信号ＣＢ１と非反転クロッ
ク信号Ｃ１によって先にスレーブトランスファゲート４
０がオン、オフ動作され、寄生抵抗Ｒ１，Ｒ２による遅
延分だけ遅れてマスタートランスファゲート３０がオ
ン、オフ動作されることになる。これにより、スレーブ
ラッチ部２０はマスターラッチ部１０よりも先行してラ
ッチ動作が行われることになり、仮に新たな入力Ｄがマ
スターラッチ部１０を通り抜けてスレーブラッチ部２０
へ伝達されても、既にそのときにはスレーブラッチ部２
０は完全なラッチ状態となっているため、スレーブラッ
チ部２０が新たな入力を受け付けることはなく、スルー
現象が防止できる。したがって、このＭＳ−ＦＦでは、
クロック信号ＣＬＫがＨレベルに変化してからＭＳ−Ｆ
Ｆの出力Ｑが出るまでの時間Ｔclk-q を短くし、かつク
ロック信号ＣＬＫに対するＭＳ−ＦＦの入力Ｄのセット
アップタイムＴsetup を短くする事ができ、高い周波数
での動作が可能となる。また、その一方で、この実施形
態では、クロック信号を供給するための回路に２つのイ
ンバータ回路４，５を設けているのみであるため、従来
の４個のインバータ回路を備えるものに比較してＭＳ−
ＦＦの占有面積を低減でき、ＭＳ−ＦＦの小型化が実現
できる。
れたときには、反転クロック信号ＣＢ１と非反転クロッ
ク信号Ｃ１によって先にスレーブトランスファゲート４
０がオン、オフ動作され、寄生抵抗Ｒ１，Ｒ２による遅
延分だけ遅れてマスタートランスファゲート３０がオ
ン、オフ動作されることになる。これにより、スレーブ
ラッチ部２０はマスターラッチ部１０よりも先行してラ
ッチ動作が行われることになり、仮に新たな入力Ｄがマ
スターラッチ部１０を通り抜けてスレーブラッチ部２０
へ伝達されても、既にそのときにはスレーブラッチ部２
０は完全なラッチ状態となっているため、スレーブラッ
チ部２０が新たな入力を受け付けることはなく、スルー
現象が防止できる。したがって、このＭＳ−ＦＦでは、
クロック信号ＣＬＫがＨレベルに変化してからＭＳ−Ｆ
Ｆの出力Ｑが出るまでの時間Ｔclk-q を短くし、かつク
ロック信号ＣＬＫに対するＭＳ−ＦＦの入力Ｄのセット
アップタイムＴsetup を短くする事ができ、高い周波数
での動作が可能となる。また、その一方で、この実施形
態では、クロック信号を供給するための回路に２つのイ
ンバータ回路４，５を設けているのみであるため、従来
の４個のインバータ回路を備えるものに比較してＭＳ−
ＦＦの占有面積を低減でき、ＭＳ−ＦＦの小型化が実現
できる。
【００１５】図３は本発明の第２の実施形態の回路図で
あり、図１と等価な部分には同一符号を付してある。こ
の実施形態では、クロック信号を供給するための回路が
前記第１の実施形態とは異なっており、ここでは１つの
インバータ回路４のみを用いている。すなわち、スレー
ブラッチ部２０のスレーブトランスファゲート４０に
は、クロック信号ＣＬＫと、これをインバータ回路４で
反転した反転クロック信号ＣＢ１をそれぞれ供給してい
る。また、マスターラッチ部１０のマスタートランスフ
ァゲート３０には、前記反転クロック信号ＣＬＫと反転
クロック信号ＣＢ１をそれぞれクロック信号線Ｌ２，Ｌ
１に寄生する寄生抵抗Ｒ２，Ｒ１で遅延した非反転クロ
ック信号ＣＬＫ２と反転クロック信号ＣＢ２を供給して
いる。
あり、図１と等価な部分には同一符号を付してある。こ
の実施形態では、クロック信号を供給するための回路が
前記第１の実施形態とは異なっており、ここでは１つの
インバータ回路４のみを用いている。すなわち、スレー
ブラッチ部２０のスレーブトランスファゲート４０に
は、クロック信号ＣＬＫと、これをインバータ回路４で
反転した反転クロック信号ＣＢ１をそれぞれ供給してい
る。また、マスターラッチ部１０のマスタートランスフ
ァゲート３０には、前記反転クロック信号ＣＬＫと反転
クロック信号ＣＢ１をそれぞれクロック信号線Ｌ２，Ｌ
１に寄生する寄生抵抗Ｒ２，Ｒ１で遅延した非反転クロ
ック信号ＣＬＫ２と反転クロック信号ＣＢ２を供給して
いる。
【００１６】図４はそのタイミング図であり、各トラン
スファゲート３０，４０のオン、オフ動作、及びこれに
伴う各ラッチ部１０，２０での動作は図２に示した第１
の実施形態のタイミング動作と同じである。したがっ
て、第１の実施形態と同様に、スルー現象が防止できる
とともに、クロック信号ＣＬＫがＨレベルに変化してか
らＭＳ−ＦＦの出力Ｑが出るまでの時間Ｔclk-q と、ク
ロック信号ＣＬＫに対するＭＳ−ＦＦの入力Ｄのセット
アップタイムＴsetup を短くする事ができ、高い周波数
での動作が可能となる。さらに、この第２の実施形態で
は、クロック信号を供給するための回路に１つのインバ
ータ回路４を設けているのみであるため、第１の実施形
態よりもさらにインバータ回路の数が低減でき、ＭＳ−
ＦＦの占有面積を一層低減してＭＳ−ＦＦのさらなる小
型化が実現できる。
スファゲート３０，４０のオン、オフ動作、及びこれに
伴う各ラッチ部１０，２０での動作は図２に示した第１
の実施形態のタイミング動作と同じである。したがっ
て、第１の実施形態と同様に、スルー現象が防止できる
とともに、クロック信号ＣＬＫがＨレベルに変化してか
らＭＳ−ＦＦの出力Ｑが出るまでの時間Ｔclk-q と、ク
ロック信号ＣＬＫに対するＭＳ−ＦＦの入力Ｄのセット
アップタイムＴsetup を短くする事ができ、高い周波数
での動作が可能となる。さらに、この第２の実施形態で
は、クロック信号を供給するための回路に１つのインバ
ータ回路４を設けているのみであるため、第１の実施形
態よりもさらにインバータ回路の数が低減でき、ＭＳ−
ＦＦの占有面積を一層低減してＭＳ−ＦＦのさらなる小
型化が実現できる。
【００１７】
【発明の効果】以上説明したように本発明は、スレーブ
トランスファゲートに供給するクロック信号を、抵抗が
寄生するクロック信号線を介してマスタートランファゲ
ートに供給する構成としているので、クロック信号によ
って先にスレーブトランスファゲートがオン、オフ動作
され、クロック信号線に寄生する抵抗による遅延分だけ
遅れてマスタートランスファゲートがオン、オフ動作さ
れるため、スレーブラッチ部はマスターラッチ部よりも
先行してラッチ動作が行われることになり、ＭＳ−ＦＦ
におけるスルー現象が防止できる。また、クロック信号
がＨレベルに変化してからＭＳ−ＦＦの出力が出るまで
の時間を短くし、かつクロック信号に対するＭＳ−ＦＦ
の入力Ｄのセットアップタイムを短くする事ができ、高
い周波数での動作が可能となる。さらに、クロック信号
を供給回路を２つのインバータ回路、あるいは１つのイ
ンバータ回路で構成できるため、ＭＳ−ＦＦの占有面積
を低減でき、ＭＳ−ＦＦの小型化が実現できる。
トランスファゲートに供給するクロック信号を、抵抗が
寄生するクロック信号線を介してマスタートランファゲ
ートに供給する構成としているので、クロック信号によ
って先にスレーブトランスファゲートがオン、オフ動作
され、クロック信号線に寄生する抵抗による遅延分だけ
遅れてマスタートランスファゲートがオン、オフ動作さ
れるため、スレーブラッチ部はマスターラッチ部よりも
先行してラッチ動作が行われることになり、ＭＳ−ＦＦ
におけるスルー現象が防止できる。また、クロック信号
がＨレベルに変化してからＭＳ−ＦＦの出力が出るまで
の時間を短くし、かつクロック信号に対するＭＳ−ＦＦ
の入力Ｄのセットアップタイムを短くする事ができ、高
い周波数での動作が可能となる。さらに、クロック信号
を供給回路を２つのインバータ回路、あるいは１つのイ
ンバータ回路で構成できるため、ＭＳ−ＦＦの占有面積
を低減でき、ＭＳ−ＦＦの小型化が実現できる。
【図１】本発明のＭＳ−ＦＦの第１の実施形態の回路図
である。
である。
【図２】図１の回路の動作を説明するためのタイミング
図である。
図である。
【図３】本発明のＭＳ−ＦＦの第２の実施形態の回路図
である。
である。
【図４】図３の回路の動作を説明するためのタイミング
図である。
図である。
１，２，３，４，５ インバータ回路 １０ マスターラッチ部 ２０ スレーブラッチ部 ３０ マスタートランスファゲート ４０ スレーブトランスファゲート ＣＬＫ クロック信号 Ｄ ＦＦ入力信号 Ｑ ＦＦ出力信号 Ｌ１，Ｌ２ クロック信号線 Ｒ１，Ｒ２ 寄生抵抗
Claims (5)
- 【請求項１】 マスターラッチ部と、スレーブラッチ部
と、前記マスターラッチ部の入力端に接続されたマスタ
ートランスファゲートと、前記スレーブラッチ部の入力
端に接続されたスレーブトランスファゲートと、前記マ
スタートランスファゲート及びスレーブトランスファゲ
ートにそれぞれクロック信号を供給するクロック信号供
給回路とを備えるマスタースレーブ型フリップフロップ
回路において、前記クロック信号供給回路は、前記スレ
ーブトランスファゲートに所要のクロック信号を供給す
るとともに、抵抗が寄生するクロック信号線を介して前
記クロック信号を前記マスタートランファゲートに供給
するように構成したことを特徴とするマスタースレーブ
型フリップフロップ回路。 - 【請求項２】 前記クロック信号供給回路は、クロック
信号を反転して反転クロック信号を出力する第１インバ
ータ回路と、前記反転クロック信号を反転して非反転ク
ロック信号を出力する第２インバータ回路とを備え、前
記反転クロック信号と前記非反転クロック信号とを前記
スレーブトランスファゲートに供給するとともに、前記
反転クロック信号と前記非反転クロック信号とをそれぞ
れ抵抗が寄生するクロック信号線を介して前記マスター
トランファゲートに供給するように構成したことを特徴
とする請求項１に記載のマスタースレーブ型フリップフ
ロップ回路。 - 【請求項３】 前記クロック信号供給回路は、クロック
信号を反転して反転クロック信号を出力するインバータ
回路を備え、前記クロック信号と前記反転クロック信号
とを前記スレーブトランスファゲートに供給するととも
に、前記クロック信号と前記反転クロック信号とをそれ
ぞれ抵抗が寄生するクロック信号線を介して前記マスタ
ートランファゲートに供給するように構成したことを特
徴とする請求項１に記載のマスタースレーブ型フリップ
フロップ回路。 - 【請求項４】 前記クロック信号線は、寄生抵抗により
前記クロック信号と反転クロック信号、又は前記反転ク
ロック信号と非反転クロック信号とを遅延してマスター
トランスファゲートに供給する請求項２又は３に記載の
マスタースレーブ型フリップフロップ回路。 - 【請求項５】 前記マスタートランスファゲート及びス
レーブトランスファゲートは、それぞれＰＭＯＳトラン
ジスタとＮＭＯＳトランジスタがソース、ドレインを並
列接続し、各ゲートに前記クロック信号が供給される請
求項１ないし４のいずれかに記載のマスタースレーブ型
フリップフロップ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10140224A JPH11340794A (ja) | 1998-05-21 | 1998-05-21 | マスタースレーブ型フリップフロップ回路 |
| US09/315,595 US6242957B1 (en) | 1998-05-21 | 1999-05-20 | Master-slave type flip-flop |
| KR1019990018168A KR19990088416A (ko) | 1998-05-21 | 1999-05-20 | 마스터-슬레이브형플립플롭 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10140224A JPH11340794A (ja) | 1998-05-21 | 1998-05-21 | マスタースレーブ型フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11340794A true JPH11340794A (ja) | 1999-12-10 |
Family
ID=15263803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10140224A Pending JPH11340794A (ja) | 1998-05-21 | 1998-05-21 | マスタースレーブ型フリップフロップ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6242957B1 (ja) |
| JP (1) | JPH11340794A (ja) |
| KR (1) | KR19990088416A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100378686B1 (ko) * | 2000-12-22 | 2003-04-07 | 주식회사 하이닉스반도체 | 플립플롭 회로 |
| KR100394841B1 (ko) * | 1999-12-22 | 2003-08-19 | 닛뽄덴끼 가부시끼가이샤 | 데이터 래치 회로와 그 구동 방법 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020190771A1 (en) * | 2001-06-19 | 2002-12-19 | Translogic Technology, Inc. | Flip-flop with advantageous timing |
| JP3563377B2 (ja) * | 2001-08-02 | 2004-09-08 | Ｎｅｃマイクロシステム株式会社 | フリップフロップ回路 |
| KR100468749B1 (ko) * | 2002-07-12 | 2005-01-29 | 삼성전자주식회사 | 고속 동작을 위한 플립플롭 |
| US7843244B1 (en) * | 2009-07-02 | 2010-11-30 | Apple Inc. | Low latency synchronizer circuit |
| JP5949213B2 (ja) * | 2012-06-28 | 2016-07-06 | セイコーエプソン株式会社 | シフトレジスター回路、電気光学装置、及び電子機器 |
| CN104079290B (zh) * | 2013-03-25 | 2018-10-19 | 恩智浦美国有限公司 | 具有电阻性多晶路由的触发器电路 |
| US9473117B2 (en) | 2015-02-13 | 2016-10-18 | Samsung Electronics Co., Ltd. | Multi-bit flip-flops and scan chain circuits |
| CN112491394B (zh) * | 2019-09-11 | 2024-04-19 | 中芯国际集成电路制造(上海)有限公司 | 触发器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH031608A (ja) | 1989-05-30 | 1991-01-08 | Mitsubishi Electric Corp | マスター・スレーブ型フリップフロップ回路 |
| JPH03214017A (ja) * | 1990-01-18 | 1991-09-19 | Matsushita Electric Ind Co Ltd | 角速度センサ |
| JPH03277010A (ja) * | 1990-03-27 | 1991-12-09 | Nec Corp | フリップフロップ回路 |
| JPH05327435A (ja) * | 1992-05-20 | 1993-12-10 | Matsushita Electron Corp | 半導体集積回路装置 |
| US6008678A (en) * | 1997-04-23 | 1999-12-28 | Lucent Technologies Inc. | Three-phase master-slave flip-flop |
-
1998
- 1998-05-21 JP JP10140224A patent/JPH11340794A/ja active Pending
-
1999
- 1999-05-20 US US09/315,595 patent/US6242957B1/en not_active Expired - Fee Related
- 1999-05-20 KR KR1019990018168A patent/KR19990088416A/ko active IP Right Grant
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100394841B1 (ko) * | 1999-12-22 | 2003-08-19 | 닛뽄덴끼 가부시끼가이샤 | 데이터 래치 회로와 그 구동 방법 |
| KR100378686B1 (ko) * | 2000-12-22 | 2003-04-07 | 주식회사 하이닉스반도체 | 플립플롭 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990088416A (ko) | 1999-12-27 |
| US6242957B1 (en) | 2001-06-05 |
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