JPH11340475A - Fabrication of transistor - Google Patents
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- JPH11340475A JPH11340475A JP11432699A JP11432699A JPH11340475A JP H11340475 A JPH11340475 A JP H11340475A JP 11432699 A JP11432699 A JP 11432699A JP 11432699 A JP11432699 A JP 11432699A JP H11340475 A JPH11340475 A JP H11340475A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、液晶表示装置のス
イッチング素子、スタティックＲＡＭのメモリセル内の
負荷素子等に用いられるトランジスタの製造方法に関す
る。[0001] 1. Field of the Invention [0002] The present invention relates to a method of manufacturing a transistor used as a switching element of a liquid crystal display device, a load element in a memory cell of a static RAM, and the like.
【０００２】[0002]
【従来の技術】トランジスタは、オフのときリーク電流
（オフ電流）が低く、オンのときオン電流が高いことが
要求される。即ち、オン／オフ電流比が高いことが要求
される。例を挙げて説明すると、例えばアクティブマト
リクス型の液晶表示装置に用いられるスイッチング素子
用薄膜トランジスタ（以下、ＴＦＴという。）では、液
晶層を挟む電極に速やかに電荷を蓄積（充電）するため
に高いオン電流が、また充電された電荷を十分保持する
ために低いリーク電流（オフ電流）が要求される。ま
た、スタティックＲＡＭに用いられるＴＦＴでは、消費
電流を低減させる為に低いオフ電流が、またメモリセル
を安定して動作させる為に高いオン電流が要求される。2. Description of the Related Art A transistor is required to have a low leak current (off current) when off and a high on current when on. That is, a high on / off current ratio is required. For example, in a thin film transistor for a switching element (hereinafter, referred to as a TFT) used in an active matrix type liquid crystal display device, a high on-state is required to rapidly accumulate (charge) an electrode sandwiching a liquid crystal layer. A low leak current (off-current) is required for the current to sufficiently retain the charged electric charge. In addition, a TFT used in a static RAM requires a low off-state current to reduce current consumption and a high on-state current to stably operate a memory cell.
【０００３】ところで、ＴＦＴにおいて高いオン／オフ
電流比を得るためには、従来、マルチゲート構造とする
か、或はＬＤＤ構造（Ｌｉｇｈｔｌｙ Ｄｉｆｆｕｓｅ
ｄＤｒａｉｎ）とすることが採用されている。マルチゲ
ート構造のＴＦＴは、図３に示すように絶縁性基板２１
の上に形成した半導体層２２に対し、半導体層２２の上
方に形成した２つのゲート電極２４（一方が２４ａ、他
方が２４ｂ）をマスクとして不純物を注入し、前記ゲー
ト電極２４ａと２４ｂの下方にある半導体層２２の２箇
所をチャネル層２９とし、そのチャネル層２９の両側の
３箇所を高不純物濃度領域（Ｎ+）３０とした構造をと
る。即ち、ゲート電極２４の数を複数にして、チャネル
層２９と高不純物濃度領域（Ｎ+）３０との接合部の数
を増加させ、これによりソース電極２８ａとドレイン電
極２８ｂとの間の電圧を分割して、１接合部当りの電界
強度を低減させる構造となっている。In order to obtain a high on / off current ratio in a TFT, a multi-gate structure or an LDD structure (Lightly Diffuse) has conventionally been used.
dDrain). As shown in FIG.
Impurity is implanted into the semiconductor layer 22 formed on the semiconductor layer 22 using the two gate electrodes 24 (one 24a and the other 24b) formed above the semiconductor layer 22 as masks, and the impurity is implanted below the gate electrodes 24a and 24b. A structure is adopted in which two portions of a certain semiconductor layer 22 are used as a channel layer 29 and three portions on both sides of the channel layer 29 are used as a high impurity concentration region (N + ) 30. That is, the number of gate electrodes 24 is increased, and the number of junctions between the channel layer 29 and the high impurity concentration region (N + ) 30 is increased, whereby the voltage between the source electrode 28a and the drain electrode 28b is reduced. The structure is divided to reduce the electric field intensity per junction.
【０００４】一方、ＬＤＤ構造をしたＴＦＴは、図４に
示すように、絶縁性基板４１の上に形成した半導体層４
２が、ゲート電極４４の下方の１箇所をチャネル層４９
とし、その両側を共に不純物領域としており、かつ、そ
の２つの不純物領域がゲート電極４４に近い側を低不純
物濃度領域（Ｎ-）５１、遠い側を高不純物濃度領域
（Ｎ+）５０とした構造をとる。即ち、高不純物濃度領
域（Ｎ+）５０とチャネル層４９との間の電界強度を、
両者間に高不純物濃度領域（Ｎ+）５０よりも抵抗が高
い低不純物濃度領域（Ｎ-）５１を介在させることによ
り低減させる構造となっている。On the other hand, as shown in FIG. 4, a TFT having an LDD structure has a semiconductor layer 4 formed on an insulating substrate 41.
2 forms one portion below the gate electrode 44 with the channel layer 49.
The two impurity regions are both impurity regions, and the two impurity regions are closer to the gate electrode 44 as a low impurity concentration region (N − ) 51 and farther away are as a high impurity concentration region (N + ) 50. Take the structure. That is, the electric field strength between the high impurity concentration region (N + ) 50 and the channel layer 49 is
Has a structure to decrease by interposing the 51 - resistance high low impurity concentration region than the high impurity concentration regions (N +) 50 therebetween (N).
【０００５】次に、両構造のＴＦＴの製造方法を説明す
る。図３に示すマルチゲート構造をしたＴＦＴの製造
は、先ず絶縁性基板２１上にポリシリコンからなる半導
体層２２を、例えば厚み５０〜１００ｎｍに形成する。
次いで、半導体層２２の上にゲート絶縁膜２３を、例え
ば厚み５０〜１００ｎｍに形成した後、ゲート絶縁膜２
３の上の２箇所にゲート電極２４ａと２４ｂを、例えば
厚み３００〜４５０ｎｍに形成する。次いで、そのゲー
ト電極２４ａと２４ｂをマスクとして、半導体層２２中
に、不純物として、例えばリン（Ｐ）或はヒ素（Ａｓ）
を１×１０15ｃｍ -2注入する。これにより高不純物濃度
領域（Ｎ+）３０が３箇所に形成され、残った部分がチ
ャネル層２９となる。Next, a method of manufacturing a TFT having both structures will be described.
You. Manufacture of TFT with multi-gate structure shown in FIG.
Is a semiconductor made of polysilicon on an insulating substrate 21.
The body layer 22 is formed to a thickness of, for example, 50 to 100 nm.
Next, a gate insulating film 23 is formed on the semiconductor layer 22, for example.
After the gate insulating film 2 is formed to a thickness of 50 to 100 nm,
Gate electrodes 24a and 24b are provided at two places above
It is formed to a thickness of 300 to 450 nm. Then, the game
Using the electrodes 24a and 24b as a mask,
In addition, as an impurity, for example, phosphorus (P) or arsenic (As)
Is 1 × 10Fifteencm -2inject. High impurity concentration
Area (N+) 30 are formed in three places, and the remaining part is
It becomes the channel layer 29.
【０００６】その後、かかる状態の基板２１の上に層間
絶縁膜２６を、例えば５００ｎｍ以下の厚みに堆積した
後、注入した不純物を活性化させるために、９５０°Ｃ
の雰囲気中で３０分間アニールを施す。次いで、層間絶
縁膜２６及びゲート絶縁膜２３を貫通するコンタクトホ
ール２７ａ、２７ｂを開口した後、このコンタクトホー
ル２７ａ、２７ｂに充填した状態で、層間絶縁膜２６上
にＡｌ等からなるソース電極２８ａとドレイン電極２８
ｂを配線する。配線されたソース電極２８ａとドレイン
電極２８ｂは、前記高不純物濃度領域（Ｎ+）３０と電
気的に接続されるようになしておく。After that, an interlayer insulating film 26 having a thickness of, for example, 500 nm or less is deposited on the substrate 21 in such a state, and then, at 950 ° C. to activate the implanted impurities.
Anneal for 30 minutes in the atmosphere. Next, after opening contact holes 27a and 27b penetrating the interlayer insulating film 26 and the gate insulating film 23, a source electrode 28a made of Al or the like is formed on the interlayer insulating film 26 in a state where the contact holes 27a and 27b are filled. Drain electrode 28
Wire b. The wired source electrode 28a and drain electrode 28b are to be electrically connected to the high impurity concentration region (N + ) 30.
【０００７】次に、図４に示すＬＤＤ構造（ＮＭＯＳの
場合）の製造方法を説明する。先ず、絶縁性基板４１上
に、ポリシリコンからなる半導体層４２を、例えば厚み
５０〜１００ｎｍに形成する。次いで、例えば厚みを５
０〜１００ｎｍとしてゲート絶縁膜４３を形成し、その
上にゲート電極４４を、例えば厚み３００〜４５０ｎｍ
に形成する。次いで、低不純物濃度領域（Ｎ-）５１を
形成するために、ゲート電極４４をマスクとし、不純物
としてのＰ或はＡｓを半導体層５２に１×１０ 13ｃｍ-2
注入する。Next, the LDD structure shown in FIG.
) Will be described. First, on the insulating substrate 41
The semiconductor layer 42 made of polysilicon is
It is formed to have a thickness of 50 to 100 nm. Then, for example, the thickness
The gate insulating film 43 is formed with a thickness of 0 to 100 nm,
A gate electrode 44 having a thickness of, for example, 300 to 450 nm is formed thereon.
Formed. Next, a low impurity concentration region (N-) 51
The gate electrode 44 is used as a mask to form
P or As in the semiconductor layer 52 is 1 × 10 13cm-2
inject.
【０００８】続いて、ゲート電極４４を覆って図示しな
いレジストをパターン形成し、そのレジストをマスクと
して、半導体層４２における低不純物濃度領域（Ｎ-）
５１の外側に、不純物としてのＰ或はＡｓを１×１０15
ｃｍ-2注入し、高不純物濃度領域（Ｎ+）５０を形成す
る。その後の工程は、マルチゲート構造のＴＦＴと同様
に行う。Subsequently, a resist (not shown) is patterned to cover the gate electrode 44, and using the resist as a mask, a low impurity concentration region (N − ) in the semiconductor layer 42 is formed.
P or As as an impurity is 1 × 10 15 outside
A high impurity concentration region (N + ) 50 is formed by implanting cm −2 . Subsequent steps are performed in the same manner as for the multi-gate TFT.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、マルチ
ゲート構造においては、十分なオン電流が得られる反
面、高不純物濃度領域（Ｎ+）３０とチャネル層２９と
の接合部における不純物濃度の勾配が高いため、結合部
での電界が強くなってリーク電流が増大し、その結果と
して十分に高いオン／オフ電流比が得られず、改良の余
地があった。一方のＬＤＤ構造においては、高不純物濃
度領域（Ｎ+）５０とチャネル層４９との間に介在させ
た抵抗の高い低不純物濃度領域（Ｎ-）５１の存在によ
り、リーク電流を低くすることができる反面、逆のオン
状態のときには、抵抗の高い低不純物濃度領域（Ｎ-）
５１により十分なオン電流が得られず、結局のところ十
分に高いオン／オフ電流比が得られず、改善の余地があ
った。However, in the multi-gate structure, a sufficient on-current can be obtained, but the gradient of the impurity concentration at the junction between the high impurity concentration region (N + ) 30 and the channel layer 29 is high. For this reason, the electric field at the coupling portion becomes strong, and the leakage current increases. As a result, a sufficiently high on / off current ratio cannot be obtained, and there is room for improvement. On the other hand, in the LDD structure, the leakage current can be reduced by the presence of the high resistance low impurity concentration region (N − ) 51 interposed between the high impurity concentration region (N + ) 50 and the channel layer 49. On the other hand, when the ON state is reversed, the low impurity concentration region (N − ) having a high resistance is used.
51, a sufficient on-current was not obtained, and a sufficiently high on / off current ratio was not obtained after all, and there was room for improvement.
【００１０】本発明はこのような従来技術の課題を解決
すべくなされたものであり、十分に高いオン／オフ電流
比が得られるトランジスタの製造方法を提供することを
目的とする。The present invention has been made to solve such problems of the prior art, and has as its object to provide a method of manufacturing a transistor capable of obtaining a sufficiently high on / off current ratio.
【００１１】[0011]
【課題を解決するための手段】本発明のトランジスタの
製造方法は、半導体層と、該半導体層の上に絶縁膜を形
成する工程と、該絶縁膜の上に複数のゲート電極を形成
する工程と、該複数のゲート電極をマスクとして該半導
体層に不純物イオンを低い濃度で注入し、該複数のゲー
ト電極をマスクとした半導体層の非マスキング部分に複
数の低不純物濃度領域を形成する工程と、該複数の低不
純物濃度領域のうちの少なくとも一方端の低不純物濃度
領域の該ゲート電極側の一部を覆ってレジストをパター
ン形成する工程と、該レジストをマスクとして該半導体
層中に不純物イオンを高い濃度で注入し、該レジストを
マスクとした半導体層の非マスキング部分に高不純物濃
度領域を形成する工程と、を含んでおり、そのことによ
り上記目的を達成することができる。According to a method of manufacturing a transistor of the present invention, a step of forming a semiconductor layer, an insulating film on the semiconductor layer, and a step of forming a plurality of gate electrodes on the insulating film Implanting a low concentration of impurity ions into the semiconductor layer using the plurality of gate electrodes as a mask, and forming a plurality of low impurity concentration regions in a non-masking portion of the semiconductor layer using the plurality of gate electrodes as a mask; Forming a resist pattern by partially covering at least one end of the plurality of low impurity concentration regions on the side of the gate electrode; and using the resist as a mask to form impurity ions in the semiconductor layer. Forming a high impurity concentration region in a non-masking portion of the semiconductor layer using the resist as a mask, thereby achieving the above object. Rukoto can.
【００１２】なお、このときのトランジスタが一方向に
動作させる構造の場合には、レジストをパターン形成す
る一方端の低不純物濃度領域側の電位が、他方端の低不
純物濃度領域側よりも大きく、一方端の低不純物濃度領
域側から他方端の低不純物濃度領域側へ向けて電流が流
れることが望ましい。In this case, in the case of a structure in which the transistor operates in one direction, the potential of one end of the low-impurity-concentration region where the resist is patterned is higher than that of the other end of the low-impurity-concentration region. It is desirable that a current flows from the low impurity concentration region at one end to the low impurity concentration region at the other end.
【００１３】以下、本発明の作用について説明する。The operation of the present invention will be described below.
【００１４】本発明にあっては、ゲート電極部を複数形
成し、これをマスクとして使用して半導体層に不純物を
低い濃度で注入する。これにより、ゲート電極をマスク
とした半導体層の複数の非マスキング部分には低不純物
濃度領域がそれぞれ形成され、隣合う低不純物濃度領域
の間のマスキング部分はチャネル層として残る。これに
より、半導体層は不純物が注入された領域とチャネル層
との接合部の数が増えると共に、チャネル層と接合する
領域の不純物濃度が低くなる。According to the present invention, a plurality of gate electrode portions are formed, and impurities are implanted into the semiconductor layer at a low concentration using the gate electrode portions as a mask. As a result, low impurity concentration regions are respectively formed in a plurality of non-masking portions of the semiconductor layer using the gate electrode as a mask, and a masking portion between adjacent low impurity concentration regions remains as a channel layer. This increases the number of junctions between the region into which the impurity is implanted and the channel layer in the semiconductor layer, and lowers the impurity concentration in the region where the semiconductor layer is joined to the channel layer.
【００１５】その後、該複数の低不純物濃度領域のうち
の少なくとも一方端の低不純物濃度領域の該ゲート電極
側の一部を覆ってレジストをパターン形成し、このレジ
ストをマスクとして該半導体層中に不純物イオンを高い
濃度で注入し、半導体層の非マスキング部分に高不純物
濃度領域を形成する。これにより、高不純物濃度領域と
チャネル層との間に不純物濃度の低い低不純物濃度領域
が介装されるような構造を実現することができる。[0015] Thereafter, a resist is patterned to cover at least one end of the low impurity concentration region of the plurality of low impurity concentration regions on the side of the gate electrode, and the resist is used as a mask in the semiconductor layer. Impurity ions are implanted at a high concentration to form a high impurity concentration region in a non-masking portion of the semiconductor layer. Thus, a structure in which a low impurity concentration region having a low impurity concentration is interposed between the high impurity concentration region and the channel layer can be realized.
【００１６】したがって、本実施例の方法においては、
ＬＤＤ構造のものよりも接合部の数を増加させてマルチ
ゲート構造にでき、またマルチゲート構造のものの接合
部での不純物濃度の勾配を小さくできる。このために、
２つの構造を同時に採用でき大幅にリーク電流を低減す
ることができる。よって、高不純物濃度領域とチャネル
層との間に存在する低不純物濃度領域により多少抵抗が
大きくなってオン電流が低くなるものの、大幅なリーク
電流の低減によりオン／オフ電流比の十分に高いＴＦＴ
を製造することが可能となる。Therefore, in the method of this embodiment,
The number of junctions can be increased as compared with the LDD structure to form a multi-gate structure, and the impurity concentration gradient at the junction of the multi-gate structure can be reduced. For this,
Two structures can be adopted at the same time, and the leakage current can be greatly reduced. Therefore, although the resistance is slightly increased due to the low impurity concentration region existing between the high impurity concentration region and the channel layer, the ON current is reduced, but the TFT having a sufficiently high ON / OFF current ratio due to the drastic reduction of the leak current.
Can be manufactured.
【００１７】[0017]
【発明の実施の形態】以下に本発明の実施例を説明す
る。Embodiments of the present invention will be described below.
【００１８】図１（ｃ）は本実施例により製造されたＴ
ＦＴを示す断面図である。このＴＦＴは、絶縁性基板１
上の所定範囲に、例えば平面視で矩形状をした半導体層
２が形成され、その半導体層２は幅方向（図の左右方
向）に沿って９つの領域に区分されている。最も外側の
領域は高不純物濃度領域（Ｎ+）１０ａ、１０ｂになっ
ており、その一つ内側の領域は低不純物濃度領域
（Ｎ-）１１ａ、１１ｄに、更に一つ内側の領域はチャ
ネル層９ａ、９ｃに、更に一つ内側の領域は低不純物濃
度領域（Ｎ-）１１ｂ、１１ｃに、更に、内側の中央の
領域はチャネル層９ｂになっている。FIG. 1 (c) shows the T manufactured by this embodiment.
It is sectional drawing which shows FT. This TFT has an insulating substrate 1
In the upper predetermined range, for example, a semiconductor layer 2 having a rectangular shape in plan view is formed, and the semiconductor layer 2 is divided into nine regions along the width direction (the left-right direction in the drawing). The outermost regions are high impurity concentration regions (N + ) 10a and 10b, one inner region is low impurity concentration regions (N − ) 11a and 11d, and the other inner region is a channel layer. 9a and 9c, a further inner region is a low impurity concentration region (N − ) 11b and 11c, and a further inner central region is a channel layer 9b.
【００１９】この半導体層２を覆った状態で基板１上に
はゲート絶縁膜３が形成されており、更にゲート絶縁膜
３の上には間隔を開けて３つのゲート電極４が形成され
ている。各ゲート電極４ａ、４ｂ及び４ｃは、それぞれ
上述した３つのチャネル層９ａ、９ｂ、９ｃの上に位置
している。これらゲート電極４ａ、４ｂ及び４ｃを覆っ
て、ゲート絶縁膜３上には層間絶縁膜６が形成されてい
る。この層間絶縁膜６の上には、層間絶縁膜６及びその
下のゲート絶縁膜３を貫通するコンタクトホール７ａ、
７ｂに一部を充填した状態で、ソース電極８ａとドレイ
ン電極８ｂとが形成されている。ソース電極８ａは前記
高不純物濃度領域（Ｎ+）１０ａに電気的に接続され、
ドレイン電極８ｂは前記高不純物濃度領域（Ｎ+）１０
ｂに電気的に接続されている。A gate insulating film 3 is formed on the substrate 1 so as to cover the semiconductor layer 2, and three gate electrodes 4 are formed on the gate insulating film 3 at intervals. . Each of the gate electrodes 4a, 4b and 4c is located on the above-mentioned three channel layers 9a, 9b and 9c, respectively. An interlayer insulating film 6 is formed on the gate insulating film 3 so as to cover these gate electrodes 4a, 4b and 4c. On this interlayer insulating film 6, a contact hole 7a penetrating the interlayer insulating film 6 and the gate insulating film 3 thereunder,
A source electrode 8a and a drain electrode 8b are formed in a state in which a part of the source electrode 8b is filled in 7b. The source electrode 8a is electrically connected to the high impurity concentration region (N + ) 10a,
The drain electrode 8b is connected to the high impurity concentration region (N + ) 10
b.
【００２０】次に、この構造のＴＦＴの製造方法につい
て説明する。先ず、図１（ａ）に示すように、絶縁性基
板１の上に半導体層２を形成する。この半導体層２は、
例えば材料にポリシリコン等を使用し、厚みとしては５
０ｎｍとしている。次に、半導体層２を覆った状態で基
板１の上にゲート絶縁膜３を、例えば１００ｎｍの厚み
に形成し、そのゲート絶縁膜３の上に３つのゲート電極
４ａ、４ｂ及び４ｃを形成する。Next, a method of manufacturing a TFT having this structure will be described. First, as shown in FIG. 1A, a semiconductor layer 2 is formed on an insulating substrate 1. This semiconductor layer 2
For example, a material such as polysilicon is used, and the thickness is 5
It is 0 nm. Next, a gate insulating film 3 is formed to a thickness of, for example, 100 nm on the substrate 1 while covering the semiconductor layer 2, and three gate electrodes 4a, 4b, and 4c are formed on the gate insulating film 3. .
【００２１】次いで、ゲート電極４ａ、４ｂ及び４ｃを
マスクとして、半導体層２に不純物を低い濃度で注入
し、半導体層２の４箇所に低不純物濃度領域（Ｎ-）１
１ａ、１１ｂ、１１ｃ、１１ｄを形成する。このときに
形成された両端の低不純物濃度領域（Ｎ-）１１ａと１
１ｄとは、最終的に形成する領域よりも広くなってお
り、この後に行われる処理により狭くなる。不純物の注
入条件は、例えば不純物としてはＰを使用し、電圧を１
００ｋｅＶ、注入密度を１×１０14ｃｍ-2とした。な
お、注入密度を１×１０14ｃｍ-2に設定した場合は、低
不純物濃度領域（Ｎ-）１１ａ、１１ｂ、１１ｃ、１１
ｄのオン抵抗を十分低いものにできる。[0021] Then, gate electrodes 4a, 4b, and 4c as a mask, an impurity is implanted at low concentration into the semiconductor layer 2, the low impurity concentration regions at four positions of the semiconductor layer 2 (N -) 1
1a, 11b, 11c and 11d are formed. The low impurity concentration regions (N − ) 11a and 1
1d is wider than the region to be finally formed, and becomes narrower by subsequent processing. The impurity implantation conditions are, for example, that P is used as the impurity,
00 keV, and the injection density was 1 × 10 14 cm −2 . When the implantation density is set to 1 × 10 14 cm −2 , the low impurity concentration regions (N − ) 11a, 11b, 11c, 11
The on-resistance of d can be made sufficiently low.
【００２２】次いで、図１（ｂ）に示すようにゲート絶
縁膜３の上に、左端のゲート電極４ａよりも少し左側に
寄った位置から、右端のゲート電極４ｃよりも少し右側
に寄った位置までにわたる範囲に、レジストパターン５
を形成し、このレジストパターン５をマスクとして前記
半導体層２の両端にある低不純物濃度領域（Ｎ-）１１
ａと１１ｄに不純物を高い濃度で注入する。不純物の注
入条件としては、例えば不純物にＰを使用し、電圧を１
００ｋｅＶ、注入密度を１×１０15ｃｍ-2とした。これ
により、両端の低不純物濃度領域（Ｎ-）１１ａ、１１
ｄの外側部分に、高不純物濃度領域（Ｎ+）１０ａと１
０ｂが形成される。Next, as shown in FIG. 1B, a position on the gate insulating film 3 from a position slightly left of the left end gate electrode 4a to a position slightly right of the right end gate electrode 4c. Resist pattern 5
Is formed, and using this resist pattern 5 as a mask, the low impurity concentration regions (N − ) 11 at both ends of the semiconductor layer 2 are formed.
Impurities are implanted into a and 11d at a high concentration. As an impurity implantation condition, for example, P is used as an impurity,
00 keV, and the injection density was 1 × 10 15 cm −2 . As a result, the low impurity concentration regions (N − ) 11a and 11
The high impurity concentration regions (N + ) 10a and 1
0b is formed.
【００２３】次いで、レジストパターン５をエッチング
等により除去し、その後、ゲート絶縁膜３の上に層間絶
縁膜６をほぼ全面に形成する。次いで、層間絶縁膜６
と、その下のゲート絶縁膜３とを貫通するコンタクトホ
ール７ａ、７ｂを形成する。これらコンタクトホール７
ａ、７ｂは、高不純物濃度領域（Ｎ+）１０ａと１０ｂ
の上に設ける。Next, the resist pattern 5 is removed by etching or the like, and thereafter, an interlayer insulating film 6 is formed on the entire surface of the gate insulating film 3. Next, the interlayer insulating film 6
And contact holes 7a and 7b penetrating the gate insulating film 3 thereunder. These contact holes 7
a and 7b are high impurity concentration regions (N + ) 10a and 10b
On top of
【００２４】その後、層間絶縁膜６の上に、前記コンタ
クトホール７ａと７ｂに一部を充填した状態で、ソース
電極８ａとドレイン電極８ｂを形成する。これにより、
ソース電極８ａは高不純物濃度領域（Ｎ+）１０ａに電
気的に接続され、ドレイン電極８ｂは高不純物濃度領域
（Ｎ+）１０ｂと電気的に接続される。Thereafter, a source electrode 8a and a drain electrode 8b are formed on the interlayer insulating film 6 with the contact holes 7a and 7b partially filled. This allows
Source electrode 8a is electrically connected to high impurity concentration region (N + ) 10a, and drain electrode 8b is electrically connected to high impurity concentration region (N + ) 10b.
【００２５】従って、この構造のＴＦＴにおいては、Ｌ
ＤＤ構造のものよりも接合部の数を増加させてマルチゲ
ート構造にでき、またマルチゲート構造のものの接合部
での不純物濃度の勾配を小さくできる。このために、２
つの構造を同時に採用でき大幅にリーク電流を低減する
ことができる。よって、高不純物濃度領域とチャネル層
との間に存在する低不純物濃度領域により多少抵抗が大
きくなってオン電流が高くなるものの、大幅なリーク電
流の低減によりオン／オフ電流比の十分に高いＴＦＴを
製造することが可能となる。Therefore, in the TFT having this structure, L
The number of junctions can be increased to provide a multi-gate structure as compared with the DD structure, and the impurity concentration gradient at the junction of the multi-gate structure can be reduced. For this, 2
The two structures can be adopted at the same time, and the leakage current can be greatly reduced. Accordingly, although the resistance slightly increases due to the low impurity concentration region existing between the high impurity concentration region and the channel layer and the on-current increases, the TFT having a sufficiently high on / off current ratio due to a drastic reduction in leakage current. Can be manufactured.
【００２６】なお、上記実施例は、ソース電極からドレ
イン電極に向け、或は逆にドレイン電極からソース電極
に向けて、選択的に両方向の一方の方向に動作させる場
合に有効な構造を示している。例えば、ドレイン電極８
ｂからソース電極８ａに向けて電流を流す場合、つまり
ＮＭＯＳの場合には、ドレイン電極８ｂの方がソース電
極８ａより電位が大であり、チャネル層９ｃと低不純物
濃度領域１１ｄとの接合部Ｄ１、チャネル層９ｂと低不
純物濃度領域１１ｃとの接合部Ｄ２、チャネル層９ａと
低不純物濃度領域１１ｂとの接合部Ｄ３がＴＦＴのリー
ク電流特性を決める接合である。逆に、ソース電極８ａ
からドレイン電極８ｂに向けてオン電流を流す場合、つ
まりＮＭＯＳの場合には、ソース電極８ａの方がドレイ
ン電極８ｂより電位が大であり、チャネル層９ｃと低不
純物濃度領域１１ｃとの接合部Ｄ１´、チャネル層９ｂ
と低不純物濃度領域１１ｂとの接合部Ｄ２´、チャネル
層９ａと低不純物濃度領域１１ａとの接合部Ｄ３´がＴ
ＦＴのリーク電流特性を決める接合である場合に有効な
構造を示している。The above embodiment shows a structure effective when selectively operating in one of the two directions from the source electrode to the drain electrode or vice versa. I have. For example, the drain electrode 8
In the case where a current flows from b to the source electrode 8a, that is, in the case of NMOS, the potential of the drain electrode 8b is higher than that of the source electrode 8a and the junction D1 between the channel layer 9c and the low impurity concentration region 11d. The junction D2 between the channel layer 9b and the low impurity concentration region 11c and the junction D3 between the channel layer 9a and the low impurity concentration region 11b are junctions that determine the leak current characteristics of the TFT. Conversely, the source electrode 8a
In the case where an ON current flows from the drain electrode 8b to the drain electrode 8b, that is, in the case of NMOS, the potential of the source electrode 8a is higher than that of the drain electrode 8b, and the junction D1 between the channel layer 9c and the low impurity concentration region 11c. ', Channel layer 9b
D2 'between the channel layer 9a and the low impurity concentration region 11a is T.
An effective structure is shown for a junction that determines the leakage current characteristics of the FT.
【００２７】本発明は、このような両方向に動作をさせ
る構造のＴＦＴに限らず、一方向に動作をさせる構造の
ＴＦＴにも適用できる。例えば、図２に示すように、ド
レイン電極側がソース電極側よりも電位が大きく、ドレ
イン電極側からソース電極側へ向けて電流が流れる場合
を例に挙げて説明すると、低い電圧側、即ちソース電極
側にあるゲート電極４ａの下方のチャネル層９ａと左端
にある高不純物濃度領域１０ａとの間には、低不純物濃
度領域の形成は不要である。The present invention can be applied not only to a TFT having a structure operating in both directions but also to a TFT having a structure operating in one direction. For example, as shown in FIG. 2, the case where the drain electrode side has a higher potential than the source electrode side and a current flows from the drain electrode side to the source electrode side will be described as an example. It is not necessary to form a low impurity concentration region between the channel layer 9a below the gate electrode 4a on the side and the high impurity concentration region 10a at the left end.
【００２８】この構造のＴＦＴの製造は、図１（ａ）に
示すように、形成された状態のものに対し、図２に示す
ようにレジスト５を、その左端をゲート電極４ａの上に
配し、かつ右端をゲート電極４ｃの右側に配して形成
し、そのレジスト５をマスクとして上方から不純物を高
濃度で注入することにより行われる。In the manufacture of the TFT having this structure, as shown in FIG. 1A, a resist 5 as shown in FIG. 2 is disposed on the gate electrode 4a at the left end of the formed TFT as shown in FIG. This is performed by forming the right end on the right side of the gate electrode 4c and implanting a high concentration of impurities from above using the resist 5 as a mask.
【００２９】なお、上述した実施例ではゲート電極を３
つ形成して低不純物濃度領域を４つ形成する場合を説明
しているが、本発明はこれに限るものではなく、ゲート
電極を２又は４以上形成して低不純物濃度領域を３又は
５以上形成する場合にも適用できることはもちろんであ
る。In the embodiment described above, the gate electrode is 3
The case where four low impurity concentration regions are formed to form four low impurity concentration regions is described, but the present invention is not limited to this, and two or four or more gate electrodes are formed and three or five or more low impurity concentration regions are formed. Of course, it can be applied to the case of forming.
【００３０】[0030]
【発明の効果】以上詳述するように、本発明による場合
には、ＬＤＤ構造のものよりも接合部の数を増加させて
マルチゲート構造にでき、またマルチゲート構造のもの
の接合部での不純物濃度の勾配を小さくできるため、２
つの構造を同時に採用でき大幅にリーク電流を低減する
ことができる。よって、高不純物濃度領域とチャネル層
との間に存在する低不純物濃度領域により多少抵抗が大
きくなってオン電流が低くなるものの、大幅なリーク電
流の低減によりオン／オフ電流比の十分に高いＴＦＴを
製造することが可能となる。As described above in detail, in the case of the present invention, the number of junctions can be increased compared with the LDD structure to form a multi-gate structure, and impurities at the junction of the multi-gate structure can be obtained. Since the concentration gradient can be reduced, 2
The two structures can be adopted at the same time, and the leakage current can be greatly reduced. Therefore, although the resistance is slightly increased due to the low impurity concentration region existing between the high impurity concentration region and the channel layer, the ON current is reduced, but the TFT having a sufficiently high ON / OFF current ratio due to the drastic reduction of the leak current. Can be manufactured.
【図１】本実施例にかかる薄膜トランジスタの製造工程
図であり、（ａ）は低不純物濃度領域までを形成した断
面図を示し、（ｂ）はレジストまでを形成した断面図を
示し、（ｃ）は最終段階まで形成した断面図を示す。FIGS. 1A and 1B are manufacturing process diagrams of a thin film transistor according to the present embodiment, in which FIG. 1A is a cross-sectional view in which a region up to a low impurity concentration region is formed, FIG. () Shows a sectional view formed up to the final stage.
【図２】本発明の他の実施例を示す断面図である。FIG. 2 is a sectional view showing another embodiment of the present invention.
【図３】従来の薄膜トランジスタを示す断面図である。FIG. 3 is a cross-sectional view showing a conventional thin film transistor.
【図４】従来の他の構造の薄膜トランジスタを示す断面
図である。FIG. 4 is a cross-sectional view showing a thin film transistor having another conventional structure.
１ 絶縁性基板 ２ 半導体層 ３ ゲート絶縁膜 ４、４ａ、４ｂ、４ｃ ゲート電極 ５ レジスト ６ 層間絶縁膜 ７ａ、７ｂ コンタクトホール ８ａ ソース電極 ８ｂ ドレイン電極 ９ａ、９ｂ、９ｃ チャネル層 １０ａ、１０ｂ 高不純物濃度領域 １１ａ、１１ｂ、１１ｃ、１１ｄ 低不純物濃度領域 DESCRIPTION OF SYMBOLS 1 Insulating substrate 2 Semiconductor layer 3 Gate insulating film 4, 4a, 4b, 4c Gate electrode 5 Resist 6 Interlayer insulating film 7a, 7b Contact hole 8a Source electrode 8b Drain electrode 9a, 9b, 9c Channel layer 10a, 10b High impurity concentration Regions 11a, 11b, 11c, 11d Low impurity concentration regions
Claims (2)
形成する工程と、 該絶縁膜の上に複数のゲート電極を形成する工程と、 該複数のゲート電極をマスクとして該半導体層に不純物
イオンを低い濃度で注入し、該複数のゲート電極をマス
クとした半導体層の非マスキング部分に複数の低不純物
濃度領域を形成する工程と、 該複数の低不純物濃度領域のうちの少なくとも一方端の
低不純物濃度領域の該ゲート電極側の一部を覆ってレジ
ストをパターン形成する工程と、 該レジストをマスクとして該半導体層中に不純物イオン
を高い濃度で注入し、該レジストをマスクとした半導体
層の非マスキング部分に高不純物濃度領域を形成する工
程と、 を含むトランジスタの製造方法。A semiconductor layer; a step of forming an insulating film on the semiconductor layer; a step of forming a plurality of gate electrodes on the insulating film; and a step of forming the semiconductor layer using the plurality of gate electrodes as a mask. Forming a plurality of low impurity concentration regions in a non-masking portion of the semiconductor layer using the plurality of gate electrodes as a mask, and at least one of the plurality of low impurity concentration regions. Forming a resist pattern by covering a part of the low impurity concentration region at the end on the side of the gate electrode; and implanting a high concentration of impurity ions into the semiconductor layer using the resist as a mask, and using the resist as a mask. Forming a high impurity concentration region in a non-masking portion of the semiconductor layer.
の低不純物濃度領域側は、他方端の低不純物濃度領域側
よりも電位が大きく、一方端の低不純物濃度領域側から
他方端の低不純物濃度領域側へ向けて電流が流れること
を特徴とする請求項１に記載のトランジスタの製造方
法。2. The low-impurity-concentration region at one end where the resist is patterned is higher in potential than the low-impurity-concentration region at the other end. 2. The method according to claim 1, wherein a current flows toward the region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11432699A JPH11340475A (en) | 1999-04-22 | 1999-04-22 | Fabrication of transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11432699A JPH11340475A (en) | 1999-04-22 | 1999-04-22 | Fabrication of transistor |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27994591A Division JPH05121439A (en) | 1991-10-25 | 1991-10-25 | Manufacture of thin film transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11340475A true JPH11340475A (en) | 1999-12-10 |
Family
ID=14635038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11432699A Pending JPH11340475A (en) | 1999-04-22 | 1999-04-22 | Fabrication of transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11340475A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105097828A (en) * | 2015-06-09 | 2015-11-25 | 武汉华星光电技术有限公司 | Manufacturing method of thin film transistor (TFT) substrate structure and TFT substrate structure |
-
1999
- 1999-04-22 JP JP11432699A patent/JPH11340475A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105097828A (en) * | 2015-06-09 | 2015-11-25 | 武汉华星光电技术有限公司 | Manufacturing method of thin film transistor (TFT) substrate structure and TFT substrate structure |
| WO2016197406A1 (en) * | 2015-06-09 | 2016-12-15 | 武汉华星光电技术有限公司 | Method for fabricating tft substrate structure, and tft substrate structure |
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