KR100205523B1 - Thin film transistor and its fabrication method - Google Patents
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Abstract
본 발명은 박막트랜지스터 및 그 제조 방법에 관한 것으로, 다결정 실리콘 트랜지스터의 누설전류를 감소시키면서 온 전류 감소의 문제 및 소자의 안정성을 향상시킨다. 또한 박막트랜지스터의 소오스 및 드레인 영역과 채널 사이의 오프셋 영역을 두고 절연막을 두고, 소오스 전극 및 드레인 전극과 같은 물질로 같은 층에 게이트 전극과 콘택하여 오프셋 영역을 덮는 별도의 전극의 형성한 구조를 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor and a method of manufacturing the same, and improves the problem of on current reduction and device stability while reducing leakage current of a polycrystalline silicon transistor. In addition, an insulating film is formed with an offset region between a source and a drain region and a channel of the thin film transistor, and a structure of a separate electrode covering the offset region by contacting the gate electrode with the same material as the source electrode and the drain electrode is formed. It is done.
Description
제1도는 종래 일반적인 박막트랜지스터의 단면도.1 is a cross-sectional view of a conventional general thin film transistor.
제2도는 박막트랜지스터의 게이트 전압에 대한 드레인 전류의 변화를 나타낸 특성도.2 is a characteristic diagram illustrating a change in drain current with respect to a gate voltage of a thin film transistor.
제3도는 종래의 오프셋 영역을 가지는 박막트랜지스터의 단면도.3 is a cross-sectional view of a thin film transistor having a conventional offset region.
제4도는 오프셋 길이의 변화에 따른 박막트랜지스터의 게이트 전압에 대한 드레인 전류의 변화를 나타낸 특성도.4 is a characteristic diagram illustrating a change in drain current with respect to a gate voltage of a thin film transistor according to a change in an offset length.
제5도는 본 발명의 일 실시예인 박막트랜지스터의 레이아웃.5 is a layout of a thin film transistor according to an embodiment of the present invention.
제6도는 본 발명의 다른 실시예인 박막트랜지스터의 레이아웃.6 is a layout of a thin film transistor according to another embodiment of the present invention.
제7도는 제5도의 구조를 가지는 본 발명의 박막트랜지스터의 제조 방법의 공정단면도.7 is a process cross-sectional view of a method of manufacturing a thin film transistor of the present invention having the structure of FIG.
제8도는 제6도의 구조를 가지는 본 발명의 박막트랜지스터의 제조 방법의 공정단면도.8 is a cross-sectional view of a method of manufacturing a thin film transistor of the present invention having the structure of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10, 20, 30, 40 : 기판 11, 21, 31, 41 : 활성층10, 20, 30, 40: substrate 11, 21, 31, 41: active layer
11a, 21a, 31a, 41a : 소오스 영역 11b, 21b, 31b, 41b : 드레인 영역11a, 21a, 31a, 41a: source region 11b, 21b, 31b, 41b: drain region
11c, 21c, 31c, 41c : 채널 영역 12, 22, 32, 42 : 게이트 절연막11c, 21c, 31c, 41c: channel regions 12, 22, 32, 42: gate insulating film
13, 23, 33, 43 : 게이트 전극 14, 24, 34, 44 : 층간 절연막13, 23, 33, 43: gate electrode 14, 24, 34, 44: interlayer insulating film
15, 25, 35, 45.: 소오스 전극 16, 26, 36, 46 : 드레인 전극15, 25, 35, 45. Source electrodes 16, 26, 36, 46: Drain electrodes
27 : 불순물이 도핑되지 않은 영역 (오프셋 영역)27: region not doped with impurities (offset region)
33' : 게이트 전극 배선 38, 48 : 제3전극33 ': gate electrode wiring 38, 48: third electrode
49 : 불순물 영역49 impurity region
본 발명은 박막트랜지스터(TFT : Thin Film Transistor)에 관한 것으로 특히 온 전류(on current) 감소 및 소자의 안정성 감소를 최소화하면서 누설전류(leakage current)를 억제하기에 적당하도록 한 박막트랜지스터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor (TFT), and in particular, a thin film transistor and a method of manufacturing the same, which are suitable for suppressing leakage current while minimizing on current and reducing device stability. It is about.
박막트랜지스터는 능동 구동 방식의 박막트랜지스터-액정표시장치(AMLCD : Active Matrix Liquid Crystal Device)의 픽셀(pixel : picture element)용 스위치 소자로서 사용되거나, 에스램(SRAM : Static Random Access Memory)의 셀에 있어서 부하용 모스 트랜지스터로 사용되는데, 현재 능동 구동 방식의 박막트랜지스터-액정표시장치의 픽셀용 스위치 소자로는 비정절 실리콘 박막트랜지스터(Amorphous Silicon TFT)가 주로 사용되고 있지만, 비정질 실리콘에 비하여 전자이동도가 높은 다결정 실리콘(poly-crystalline Silicon)을 이용한 다결정실리콘 박막트랜지스터로의 대체 가능성이 크다.The thin film transistor is used as a switch element for a pixel (picture element) of an active matrix liquid crystal display device (AMLCD) or a cell of an SRAM (static random access memory). As an MOS transistor for load, an amorphous silicon thin film transistor (Amorphous Silicon TFT) is mainly used as a pixel switch element of an active driving thin film transistor-liquid crystal display device, but electron mobility is higher than that of amorphous silicon. It is highly possible to replace polysilicon thin film transistors using high polycrystalline silicon.
일반적인 다결정 실리콘 박막트랜지스터로는 제1도에 단면이 도시된 코플라나(coplanar) 구조의 상위게이트(top gate)를 가지는 박막트랜지스터가 많이 사용되고 있는데, 기판(10)상에 도상(島狀)으로 형성된 다결정실리콘 박막인 활성층(11)이 있고, 활성층(11)과 기판(10)전면에 형성된 게이트 절연막(12)을 사이에 두고 패턴 형성된 게이트 전극(13)이 있다. 활성층(11)은 게이트에 중첩되지 않은 영역에 소오스/ 드레인 영역((11a)(11b)이 형성되어 있고, 두 영역 사이에 채널영역(11c)을 가진다.As a general polycrystalline silicon thin film transistor, a thin film transistor having a top gate having a coplanar structure, which is shown in cross section in FIG. 1, is used. A thin film transistor is formed on the substrate 10 as an island. There is an active layer 11, which is a polysilicon thin film, and a patterned gate electrode 13 with an active layer 11 and a gate insulating film 12 formed on the entire surface of the substrate 10 interposed therebetween. In the active layer 11, source / drain regions 11a and 11b are formed in regions not overlapping the gates, and have channel regions 11c between the two regions.
게이트 전극(13) 및 노출된 활성층(11)과 기판(10) 위에 형성된 층간 절연막(14)과 게이트 절연막(12)에 콘택홀(contact hole)들이 형성되어 있고, 이를 통하여 소오스/ 드레인 영역((11a)(11b)과 각각 연결 형성된 소오스/ 드레인 전극((15)(16)을 가진다.Contact holes are formed in the gate electrode 13, the exposed active layer 11, the interlayer insulating layer 14 and the gate insulating layer 12 formed on the substrate 10, and through the source / drain regions (( Source / drain electrodes (15, 16) formed in connection with 11a and 11b, respectively.
제2도는 제1도의 구조를 가진 n채널-다결정실리콘 박막트랜지스터의 전형적인 게이트 전압에 따른 드레인 전류 특성도이다.FIG. 2 is a drain current characteristic diagram of a typical gate voltage of an n-channel polysilicon thin film transistor having the structure of FIG.
게이트 전압이 양(+)일 때(on 상태)의 드레인 전류는 드레인-소오스간 전압의 크기에 관계없이 기존의 비정절 실리콘 박막트랜지스터(a-Si:H-TFT)보다 수십에서 수백배 크지만, 게이트 전압이 음(-)일 때 (off 상태)의 드레인 전류(누설전류 : leakage current) 또한 게이트 전압이 (-)방향으로 증가함에 따라 지수함수적으로 증가하는데, 드레인-소오스간 전압이 클수록 증가의 정도는 더욱 크다. 이와 같이, 종래의 다결정실리콘 박막트랜지스터는 오프 상태에서 큰 드레인 전류가 흘러 스위치 소자로 부적합하다.When the gate voltage is positive (on), the drain current is tens to hundreds of times larger than the conventional amorphous silicon thin film transistor (a-Si: H-TFT) regardless of the magnitude of the drain-to-source voltage. When the gate voltage is negative, the drain current (leakage current) is also exponentially increased as the gate voltage increases in the negative direction. The degree of increase is even greater. As described above, the conventional polysilicon thin film transistor is not suitable as a switch element because a large drain current flows in the off state.
이 누설전류는 트랜지스터가 오프(off) 상태일 때, 채널영역(11c)과 드레인 영역(n+)(11b)과의 접합(junction)에서 강한 전계가 형성되고, 다결정실리콘 박박에 존재하는 트랩(trap)을 통하여 터널링(tunneling) 효과가 생겨 전류가 발생되는 것이다.This leakage current causes a strong electric field to form at the junction between the channel region 11c and the drain region (n +) 11b when the transistor is in an off state and traps present in the polysilicon foil. Tunneling effect is generated through) to generate current.
제3도는 큰 누설전류의 문제를 해결하기 위하여 제안된 종래 기술로서 오프셋 영역(offset region)을 가지는 다결정실리콘 박막트랜지스터의 단면도이다.3 is a cross-sectional view of a polysilicon thin film transistor having an offset region as a conventional technique proposed to solve the problem of large leakage current.
종래의 오프셋 영역을 가지는 다결정실리콘 박막트랜지스터의 구조는 제3도와 같이, 제1도의 다결정실리콘 박막트랜지스터와 전체적으로 유사하나, 활성층(21)의 채널영역(21c)과 소오스/드레인 영역(21a)(21b)사이에 불순물이 도핑되지 않은 영역 즉 오프셋 영역(27)을 가짐을 구조적 특징으로 한다.The structure of a conventional polysilicon thin film transistor having an offset region is similar to that of the polysilicon thin film transistor of FIG. 1 as shown in FIG. 3, but the channel region 21c and the source / drain regions 21a and 21b of the active layer 21 are similar to those of FIG. The structure is characterized in that it has a region in which impurities are not doped, i.e., an offset region 27.
제4도는 제3도의 오프셋 영역(27)의 길이에 따른 박막트랜지스터의 게이트 전압에 대한 드레인 전류 특성도로서, 오프셋 영역(27)의 길이(Loff)가 0.5㎛와 1㎛일 때, 누설전류가 억제됨을 볼 수 있다. 하지만, 온 상태의 드레인 전류 역시 감소된다.FIG. 4 is a drain current characteristic diagram of the gate voltage of the thin film transistor according to the length of the offset region 27 of FIG. 3, and the leakage current when the length L off of the offset region 27 is 0.5 μm and 1 μm. It can be seen that is suppressed. However, the drain current in the on state is also reduced.
그래서, 이와는 달리, 오프셋 영역에 소오스/드레인 영역과 같은 도전형의 불순물이 저농도로 도핑된 영역(n-)(LDD영역 : lightly doped drain region)을 형성하여, 드레인 영역의 전계(electric field)를 약화시켜서 누설전류를 감소시키는 기술도 제안된 바 있다.Thus, in contrast, a lightly doped drain region (LDD) is formed in the offset region in which an impurity of a conductive type such as a source / drain region is lightly doped to form an electric field of the drain region. A technique for reducing the leakage current by weakening has also been proposed.
그러나, 종래의 오프셋 영역을 가지는 박막트랜지스터는 통상적인 포토 얼라인먼트(photo alignment)를 이용하여 소자를 제조할 경우, 오프셋 길이를 필요한 크기보다 여유를 두어야 하는데, 제4도의 특성도에서 보이는 바와 같이, 오프셋 영역의 길이가 0.5㎛일 때 비하여 1㎛일 때 온 상태의 드레인 전류의 크게 감소한다. 이와 같이, 오프셋 영역의 길이에 따른 온 상태에서의 드레인 전류의 변화가 심하기 때문에 충분한 전류구동을 위해서는 소자의 크기(채널 폭 등)를 증가시켜야 하고, 이는 주 이용분야인 액정표시장치의 픽셀용 스위치로 사용될 경우, 개구율을 저하시키고 화질을 떨어뜨리는 요소로 작용한다. 또한, 오프 상태에서 오프셋 영역에 캐리어가 트래핑(trapping)되어서 소자가 온이 되더라도 회복되지 않아 문턱전압과 온상태의 드레인 전류를 변하게 하여, 시간이 지남에 따라 소자가 열화되는 문제점을 가진다.However, in the case of fabricating a device using a conventional photo alignment, a thin film transistor having a conventional offset region should have an offset length more than necessary size, as shown in the characteristic diagram of FIG. The drain current in the on state is greatly reduced when the length of the region is 1 mu m, compared to when the length of the region is 0.5 mu m. As such, since the drain current in the on-state is severely affected by the length of the offset region, the size of the device (channel width, etc.) must be increased in order to sufficiently drive the current. When used as a factor, the aperture ratio is lowered and the image quality is lowered. In addition, since the carrier is trapped in the offset region in the off state and the device is turned on, the carrier is not recovered, thereby changing the threshold voltage and the drain current in the on state, thereby deteriorating the device over time.
한편, 종래의 LDD 영역을 가지는 다결정실리콘 박막트랜지스터는 오프셋 영역을 가지는 다결정실리콘 박막트랜지스터에서와 같은 문제점을 개선할 수 있지만, 소자 제조시 불순물의 농도를 정확하게 제어할 수 있는 이온 주입기가 필요하게 된다. 더구나, 액정표시장치의 픽셀용 스위치 소자로서 이와 같은 박막트랜지스터를 제조할 경우 저온 공정은 필수적인데, 저온 공정에서는 이온 도핑을 주로 이용하는데, 메스 세퍼레이션(mass separation)을 하지 않기 때문에 불순물 농도의 정확한 제어가 더욱 어려운 문제점을 가지고 있다.On the other hand, the conventional polysilicon thin film transistor having the LDD region can improve the same problem as in the polysilicon thin film transistor having the offset region, but the ion implanter capable of accurately controlling the concentration of impurities in the device manufacturing is required. In addition, when manufacturing such a thin film transistor as a pixel switch element of a liquid crystal display device, a low temperature process is essential. In the low temperature process, ion doping is mainly used, but since the mass separation is not performed, the impurity concentration is precisely determined. The problem is more difficult to control.
본 발명은 누설전류를 감소하면서, 온 전류를 감소시키지 않고, 소자의 안정성을 증가시키기 위한 구조의 다결정실리콘 트랜지스터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a polysilicon transistor having a structure for increasing the stability of an element without reducing the on-current while reducing leakage current, and a method of manufacturing the same.
본 발명은 기판 상에 하나 이상의 불순물 영역을 가지며 도상으로 형성된 반도체층과, 반도체층의 일부영역과 제1절연층을 사이에 두고 중첩되게 형성된 적어도 하나 이상의 제1전극과, 반도체층의 불순물 영역과 연결된 하나 이상의 제2전극을 포함하여 이루어지며, 불순물 영역과 반도체층의 일부영역 사이에 적어도 하나 이상의 불순물이 도핑되지 않은 영역을 가지는 박막트랜지스터에 있어서, 제1전극의 상부에 절연되어 형성되되, 적어도 하나 이상의 콘택홀을 통하여 상기 제1전극과 연결되며, 상기 제2전극과 절연된 제3전극을 부가 형성한 것이 특징인 박막트랜지스터이다.The present invention provides a semiconductor layer having one or more impurity regions formed on a substrate, and at least one first electrode formed to overlap a portion of the semiconductor layer with a first insulating layer interposed therebetween, an impurity region of the semiconductor layer; A thin film transistor including one or more second electrodes connected to each other and having a region in which at least one impurity is not doped between an impurity region and a portion of the semiconductor layer, wherein the TFT is insulated from and formed on an upper portion of the first electrode. And a third electrode connected to the first electrode through at least one contact hole and insulated from the second electrode.
또한 본 발명은 이와 같은 본 발명의 박막트랜지스터의 제조 방법으로 , 기판 상에 도상 패턴의 반도체층을 형성하는 단계와, 기판과 반도체층의 노출된 표면에 제1절연막을 적층하는 단계와, 반도체층 일부영역에 중첩되도록 제1절연막 표면에 도전물질로 제1전극을 형성하는 단계와, 제1전극의 노출된 표면에 이온 도핑 차폐막를 형성하고, 이온 도핑 차폐막을 마스크로 이온 도핑 또는 이온 주입하여 반도체층에 불순물 영역 및 불순물이 도핑되지 않은 영역을 정의하는 단계와, 이온 도핑 차폐막을 제거하고, 제1전극 및 제1절연막의 노출된 표면에 제2절연막을 형성하는 단계와, 불순물 영역 상부의 제2절연막 및 제1절연막에 콘택홀을 형성하고, 동시에 제1전극 상부의 제2절연막에 콘택홀을 형성하는 단계와, 콘택홀을 불순물 영역과 연결되는 제2전극을 형성하고, 동시에 상기 콘택홀을 통하여 제1전극과 연결되는 제3전극을 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, the present invention is a method of manufacturing a thin film transistor of the present invention, the step of forming a semiconductor pattern of the pattern on the substrate, the step of laminating a first insulating film on the exposed surface of the substrate and the semiconductor layer, the semiconductor layer Forming a first electrode with a conductive material on the surface of the first insulating layer so as to overlap the partial region, forming an ion doped shield on the exposed surface of the first electrode, and ion doping or ion implanting the ion doped shield with a mask; Defining an impurity region and a region that is not doped with impurities, removing an ion doped shielding film, forming a second insulating film on an exposed surface of the first electrode and the first insulating film, and forming a second insulating film on the impurity region. Forming a contact hole in the insulating film and the first insulating film, and simultaneously forming a contact hole in the second insulating film on the first electrode, and connecting the contact hole to the impurity region. The formation and at the same time, characterized in that it comprises a step of forming a third electrode electrically connected to the first electrode through the contact hole.
그리고, 본 발명은 또다른 박막트랜지스터 제조 방법으로, 기판 상에 도상 패턴의 반도체층을 형성하는 단계와, 기판과 상기 반도체층의 노출된 표면에 제1절연막을 적층하는 단계와, 반도체층 일부영역에 중첩되고, 반도체층과 중첩되지 않는 영역에서 서로 연결되도록 제1절연막 표면에 도전물질로 복수개의 제1전극을 형성하는 단계와, 이웃하는 두 제1전극사이의 일부 제1절연막이 노출되도록 이온 도핑 차폐막를 형성하고, 이온 도핑 차폐막을 마스크로 이온 도핑 또는 이온 주입하여 상기 반도체층에 불순물 영역 및 불순물이 도핑되지 않은 영역을 정의하는 단계와, 이온 도핑 차폐막을 제거하고, 제1전극 및 제1절연막의 노출된 표면에 제2절연막을 형성하는 단계와, 불순물 영역 상부의 제2절연막 및 제1절연막에 콘택홀을 형성하고, 동시에 상기 제1전극 상부의 제2절연막에 콘택홀을 형성하는 단계와, 콘택홀을 통하여 불순물 영역과 연결되는 적어도 하나 이상의 제2전극을 형성하고, 동시에 콘택홀을 통하여 제1전극과 연결되는 제3전극을 형성하는 단계를 포함하는 박막트랜지스터 제조 방법이다.In another aspect, the present invention provides a method of manufacturing a thin film transistor, the method comprising: forming a semiconductor layer having a pattern on a substrate, laminating a first insulating layer on an exposed surface of the substrate and the semiconductor layer, and a partial region of the semiconductor layer Forming a plurality of first electrodes with a conductive material on the surface of the first insulating layer so as to be connected to each other in a region overlapping with the semiconductor layer and not overlapping with the semiconductor layer, and to expose a portion of the first insulating layer between two neighboring first electrodes. Forming a doping shielding film and ion doping or ion implanting the ion doping shielding film with a mask to define an impurity region and a region where impurities are not doped in the semiconductor layer, remove the ion doping shielding film, and remove the first electrode and the first insulating film Forming a second insulating film on the exposed surface of the second insulating film; forming a contact hole in the second insulating film and the first insulating film on the impurity region; Forming a contact hole in the second insulating layer on the first electrode, forming at least one second electrode connected to the impurity region through the contact hole, and simultaneously forming a third electrode connected to the first electrode through the contact hole It is a thin film transistor manufacturing method comprising the step of forming.
제5도는 본 발명의 일 실시예의 레이아웃이다. 그리고, 제7도의 (f)는 이러한 레이아웃을 가지는 박막트랜지스터의 단면도를 도시한 것으로, 제5도의 절단선 Ⅰ-Ⅰ'를 따라 절단하여 본 것이다.5 is a layout of one embodiment of the present invention. FIG. 7 (f) shows a cross-sectional view of the thin film transistor having such a layout, and is cut along the cutting line I-I 'of FIG.
기판(30) 위에 도상의 다결정실리콘으로 형성한 도상 패턴의 활성층(31)이 있고, 그 상부에 제1절연막인 게이트 절연막(32)을 사이에 두고 서로 일부영역이 중첩되는 제1전극인 게이트 전극(33)이 있다. 게이트 전극은 반도체층과 중첩되지 않는 부위에서 게이트 전극 배선(33')에 연결되어 있다.There is a conductive pattern active layer 31 formed of polycrystalline silicon on a substrate 30, and a gate electrode serving as a first electrode in which partial regions overlap each other with a gate insulating film 32 serving as a first insulating film therebetween. There is 33. The gate electrode is connected to the gate electrode wiring 33 'at a portion which does not overlap with the semiconductor layer.
또한, 활성층(31)은 게이트 전극(33)과 중첩되며 불순물이 도핑되지 않은 채널영역(31c)과 채널영역(31c)의 양측에 게이트 전극(33)과 중첩되지 않으며 불순물이 도핑되지 않은 영역인 오프셋 영역(37)이 있고, 오프셋 영역의 일측에 불순물 영역인 소오스 및 드레인 영역(31a)(31b)이 형성되어 있다.In addition, the active layer 31 overlaps the gate electrode 33 and does not overlap the gate electrode 33 on both sides of the channel region 31c and the channel region 31c which are not doped with impurities, and is a region that is not doped with impurities. There is an offset region 37, and source and drain regions 31a and 31b which are impurity regions are formed on one side of the offset region.
게이트 전극(33) 및 게이트 전극 배선(33') 위에는 제2절연막인 층간절연막(34)이 있고, 이 층간 절연막(34)에는 게이트 전극 배선(33') 영역에 콘택홀이 형성되어 있으며, 활성층(31)의 소오스 및 드레인 영역(31a)(31b) 상부의 층간 절연막(34)과 게이트 절연막(32)에 콘택홀이 형성되어 있다.On the gate electrode 33 and the gate electrode wiring 33 ', there is an interlayer insulating film 34 which is a second insulating film, and in this interlayer insulating film 34, a contact hole is formed in the gate electrode wiring 33' region, and an active layer Contact holes are formed in the interlayer insulating film 34 and the gate insulating film 32 above the source and drain regions 31a and 31b of (31).
층간 절연막(34) 위에 제2전극인 소오스 전극(35)과 드레인 전극(36)이 각각 콘택홀을 통하여 소오스 영역과 드레인 영역에 연결되어 있다.The source electrode 35 and the drain electrode 36, which are second electrodes, are respectively connected to the source region and the drain region through the contact hole on the interlayer insulating layer 34.
또한, 층간 절연막(34) 위에 제3전극(38)이 형성되어 있는데, 이는 콘택홀을 통하여 게이트 전극(33)에 연결되며 게이트 전극(33) 및 오프셋 영역(37)을 덮도록 형성되어 있다.In addition, a third electrode 38 is formed on the interlayer insulating layer 34, which is connected to the gate electrode 33 through a contact hole, and covers the gate electrode 33 and the offset region 37.
제6도는 본 발명의 일 실시예의 레이아웃이다. 그리고, 제8도의 (f)는 이러한 레이아웃을 가지는 박막트랜지스터의 단면도를 도시한 것으로, 제6도의 절단선 Ⅱ-Ⅱ'를 따라 절단하여 본 것이다.6 is a layout of one embodiment of the present invention. 8 (f) shows a cross-sectional view of the thin film transistor having such a layout, and is cut along the cutting line II-II 'of FIG.
제5도에 예시한 박막트랜지스터와 기본적인 구성은 같으나, 게이트 전극(43)을 두개로 형성하여 채널영역(41c)이 두곳에서 나타나며, 오프셋 영역을 두 게이트 전극(43)의 사이 영역의 활성층(41)에 형성한 것으로, 오프셋 영역을 두 개로 분리하여 그 사이에 또다른 불순물 영역(41d)을 형성하였다. 따라서, 활성층은 소오스 영역(41a)-채널영역(41c)-오프셋 영역(47)-불순물 영역(41d)-오프셋 영역(47)-드레인 영역(41b)의 구조를 가진다.The basic configuration is the same as that of the thin film transistor illustrated in FIG. 5, but two gate electrodes 43 are formed so that the channel regions 41c appear at two locations, and the offset region is an active layer 41 between the two gate electrodes 43. ), The offset region was divided into two to form another impurity region 41d therebetween. Therefore, the active layer has a structure of a source region 41a, a channel region 41c, an offset region 47, an impurity region 41d, an offset region 47, and a drain region 41b.
또한, 제3전극(48)은 두 게이트 전극(43)에 일부만 중첩되도록 형성하고, 오프셋 영역(47)을 전부 덮도록 형성하였다.In addition, the third electrode 48 is formed to overlap only part of the two gate electrodes 43, and is formed to cover all of the offset regions 47.
제7도는 제5도에 예시한 본 발명의 일 실시예인 박막트랜지스터 제조 방법의 각 단계를 설명하기 위한 공정도이다.FIG. 7 is a flowchart illustrating each step of the method of manufacturing a thin film transistor, which is an embodiment of the present invention illustrated in FIG.
먼저, 제7도의 (a)와 같이, 기판(30)상에 다결정 실리콘을 400∼1000Å정도로 얇게 적층한 후, 도상으로 패터닝하여 활성층(31)을 형성한다. 여기서, 다결정 실리콘은 비정질 실리콘을 증착한 후, 레이저 빔을 조사하여 결정화 시킬 수 도 있다.First, as shown in FIG. 7A, polycrystalline silicon is thinly laminated on the substrate 30 in the range of about 400 to about 1000 mW, and then patterned into a phase to form the active layer 31. The polycrystalline silicon may be crystallized by depositing amorphous silicon and then irradiating a laser beam.
다음으로, 제7도의 (b)와 같이, 활성층(31)과 기판(30)의 노출된 전 표면에 질화막 또는 산화막을 이용하여 단일 또는 이중구조의 게이트 절연막(32)을 형성한다.Next, as shown in FIG. 7B, the gate insulating film 32 having a single or double structure is formed on the exposed entire surface of the active layer 31 and the substrate 30 by using a nitride film or an oxide film.
다음으로, 제7도 (c)와 같이, 게이트 절연막(32)위에 알루미늄(Aℓ) 또는 크롬(Cr)과 같은 금속 또는 도핑된 다결정 실리콘 등의 도전물질을 적층한 후, 패터닝하여 활성층(31)과 일부영역에 중첩되도록 게이트 전극(33)을 형성한다. 이때, 도면에 도시되지 않았지만, 게이트 전극 배선을 함께 형성한다.Next, as shown in FIG. 7C, a conductive material such as a metal such as aluminum (Al) or chromium (Cr) or doped polycrystalline silicon is laminated on the gate insulating layer 32, and then patterned to form the active layer 31. And the gate electrode 33 to overlap the partial region. At this time, although not shown in the drawing, the gate electrode wirings are formed together.
다음으로, 제7도의 (d)와 같이, 게이트 전극(33) 및 게이트 절연막(32)의 노출된 전표면에 산화막 또는 질화막과 같은 절연막 또는 포토 레지스트를 적층한 후, 패터닝하여 게이트 전극(33) 양측 하부의 활성층이 일부 중첩되는 이온 도핑 차폐막(39)을 형성한 후, 고농도로 이온을 주입하여 불순물이 도핑되지 않은 오프셋 영역(37)과 불순물이 고농도로 도핑된 소오스 및 드레인 영역(31a)(31b)을 정의한다.Next, as shown in FIG. 7D, an insulating film or photoresist such as an oxide film or a nitride film is laminated on the exposed entire surfaces of the gate electrode 33 and the gate insulating film 32, and then patterned to form the gate electrode 33. After forming the ion doped shielding film 39 in which the active layers at both lower portions partially overlap, ion implantation is carried out at a high concentration so that an impurity-doped offset region 37 and a source-drain highly doped source and drain region 31a ( 31b).
다음으로, 제7도의 (e)와 같이, 이온 주입으로 결정구조가 손상된 활성층(41)을 어닐링, 레이저 처리 등의 방법으로 활성화한 후, 게이트 전극(43) 및 게이트 절연막(42)의 노출된 표면 위에 층간 절연막(44)을 형성한다. 이어서, 소오스 및 드레인 영역 상부의 층간 절연막(44)과 게이트 절연막(42)을 제거하여 콘택홀을 형성한다. 이 때, 도면에 도시되지 않았지만, 게이트 전극(43)상부의 층간 절연막을 일부 제거하여 콘택홀을 형성하는 작업을 동시에 수행한다.Next, as shown in FIG. 7E, the active layer 41 whose crystal structure is damaged by ion implantation is activated by annealing, laser treatment, or the like, and then the gate electrode 43 and the gate insulating film 42 are exposed. An interlayer insulating film 44 is formed on the surface. Subsequently, the interlayer insulating film 44 and the gate insulating film 42 on the source and drain regions are removed to form a contact hole. At this time, although not shown in the drawing, a part of removing the interlayer insulating film on the upper portion of the gate electrode 43 is simultaneously performed to form a contact hole.
다음으로, 제7도의 (f)와 같이, 기판 전면에 금속물질을 적층한 후, 소오스 전극(35) 및 드레인 전극(36)과 제3전극을 형성한다. 이때, 제3전극이 오프셋 영역(37)을 모두 덮을 수 있도록 패터닝한다.Next, as shown in FIG. 7F, after the metal material is stacked on the entire surface of the substrate, the source electrode 35, the drain electrode 36, and the third electrode are formed. In this case, the third electrode is patterned to cover all of the offset regions 37.
이와 같은 일련의 제조 공정을 통하여 제5도와 같은 박막트랜지스터를 제조한다.Through this series of manufacturing processes to manufacture a thin film transistor as shown in FIG.
제8도는 제6도에 예시한 본 발명의 또다른 실시예인 게이트 전극이 두개인 박막트랜지스터 제조방법의 각 단계를 예시한 공정도이다.FIG. 8 is a process diagram illustrating each step of the method of manufacturing a thin film transistor having two gate electrodes, which is another embodiment of the present invention illustrated in FIG.
먼저, 제8도의 (a)와 같이, 기판(40)상에 다결정 실리콘을 400∼1000Å정도로 얇게 적층한 후, 도상으로 패터닝하여 활성층(41)을 형성한다. 여기서, 다결정 실리콘은 비정질 실리콘을 증착한 후, 레이저 빔을 조사하여 결정화시킬 수 도 있다.First, as shown in FIG. 8A, polysilicon is laminated thinly on the substrate 40 in the range of about 400 to about 1000 mW, and then patterned into a phase to form the active layer 41. The polycrystalline silicon may be crystallized by depositing amorphous silicon and then irradiating a laser beam.
다음으로, 제8도의 (b)와 같이, 활성층(41)과 기판(40)의 노출된 전 표면에 질화막 또는 산화막을 이용하여 단일 또는 이중구조의 게이트 절연막(42)을 형성한다.Next, as shown in FIG. 8B, the gate insulating film 42 having a single or double structure is formed on the exposed entire surface of the active layer 41 and the substrate 40 by using a nitride film or an oxide film.
다음으로, 제8도 (c)와 같이, 게이트 절연막(42)위에 알루미늄(Aℓ) 또는 크롬(Cr)과 같은 금속 또는 도핑된 다결정 실리콘 등의 도전물질을 적층한 후, 패터닝하여 활성층(41)과 일부영역에 중첩되도록 두개의 게이트 전극(43)을 형성한다. 이때, 도면에 도시되지 않았지만, 게이트 전극 배선을 함께 형성하여 두 게이트 전극이 서로 연결되도록 한다.Next, as shown in FIG. 8C, a conductive material such as a metal such as aluminum (AL) or chromium (Cr) or doped polycrystalline silicon is laminated on the gate insulating layer 42, and then patterned to form an active layer 41. And two gate electrodes 43 are formed to overlap each other. At this time, although not shown in the figure, the gate electrode wirings are formed together so that the two gate electrodes are connected to each other.
다음으로, 제8도의 (d)와 같이, 게이트 전극(43) 및 게이트 절연막(42)의 노출된 전표면에 산화막 또는 질화막과 같은 절연막 또는 포토 레지스트를 적층한 후, 패터닝하여 두 게이트 전극(43) 사이의 활성층 일부와 중첩되는 이온 도핑 차폐막(49)을 형성한 후, 고농도로 이온을 주입하여 불순물이 도핑되지 않은 두개의 오프셋 영역(47)과 두 오프셋 영역 사이의 불순물 영역(41d)과, 불순물이 고농도로 도핑된 소오스 및 드레인 영역(41a)(41b)을 정의한다.Next, as shown in FIG. 8D, an insulating film or photoresist such as an oxide film or a nitride film is laminated on the exposed entire surfaces of the gate electrode 43 and the gate insulating film 42, and then patterned to form the two gate electrodes 43. FIG. After forming an ion doped shielding film 49 overlapping a portion of the active layer between the (), and the ion implantation at a high concentration to the impurity doped doped two offset region 47 and impurity region 41d between the two offset region, Source and drain regions 41a and 41b doped with a high concentration of impurities are defined.
다음으로, 제8도의 (e)와 같이, 이온 주입으로 결정구조가 손상된 활성층(41)을 어닐링, 레이저 처리 등의 방법으로 활성화한 후, 게이트 전극(43) 및 게이트 절연막(42)의 노출된 표면 위에 층간 절연막(44)을 형성한다. 이어서, 소오스 및 드레인 영역 상부의 층간 절연막(44)과 게이트 절연막(42)을 제거하여 콘택홀을 형성한다. 이 때, 도면에 도시되지 않았지만, 게이트 전극(43)상부의 층간 절연막을 일부 제거하여 콘택홀을 형성하는 작업을 동시에 수행한다.Next, as shown in FIG. 8E, the active layer 41 whose crystal structure is damaged by ion implantation is activated by annealing, laser treatment, or the like, and then the gate electrode 43 and the gate insulating film 42 are exposed. An interlayer insulating film 44 is formed on the surface. Subsequently, the interlayer insulating film 44 and the gate insulating film 42 on the source and drain regions are removed to form a contact hole. At this time, although not shown in the figure, a part of removing the interlayer insulating film on the gate electrode 43 is removed to form a contact hole at the same time.
다음으로, 제8도의 (f)와 같이, 기판 전면에 금속물질을 적층한 후, 소오스 전극(45) 및 드레인 전극(46)과 제3전극을 형성한다. 이때, 제3전극이 오프셋 영역(47)을 모두 덮으며, 두 게이트 전극(43)의 일부를 덮을 수 있도록 패터닝하는 등의 일련의 공정을 수행하여 박막트랜지스터를 제조한다.Next, as shown in FIG. 8 (f), after the metal material is laminated on the entire surface of the substrate, the source electrode 45, the drain electrode 46, and the third electrode are formed. In this case, a thin film transistor is manufactured by performing a series of processes such that the third electrode covers all of the offset regions 47 and is patterned to cover a part of the two gate electrodes 43.
한편, 오프셋 영역은 저농도의 불순물을 도핑하여 엘디디 영역을 가지는 박막트랜지스터의 구조에서도 적용할 수 있다.The offset region may also be applied to a structure of a thin film transistor having an LED region by doping a low concentration of impurities.
이와 같이 설명한 본 발명의 박막트랜지스터는 제3전극과 오프셋 영역사이의 절연층의 두께가 게이트 절연막의 두께보다 두꺼우므로, 소자가 오프셋 영역상태일 때, 여기되는 캐리어의 농도가 낮아져서 필드에 의해 증가되는 누설전류를 감소시킬 수 있고, 소자가 온 상태일 때에는 게이트 전극 하부의 채널영역보다는 캐리어의 농도가 낮지만 오프셋 영역에서의 저항을 감소시키는 역할을 하여 박막트랜지스터의 구동전류가 증가하게 되어 온상태의 드레인 전류 감소의 문제를 해결할 수 있다. 그리고, 본 발명의 박막트랜지스터는 제5도나 제6도의 실시예에서와 같이, 게이트 전극과 제3전극간의 콘택을 활성층 바깥에서 형성할 경우, 작은 크기의 소자에 적용이 가능하다.In the thin film transistor of the present invention described above, the thickness of the insulating layer between the third electrode and the offset region is thicker than the thickness of the gate insulating layer. Therefore, when the device is in the offset region, the concentration of the excited carrier is lowered and is increased by the field. The leakage current can be reduced, and when the device is in the on state, the carrier concentration is lower than that in the channel region under the gate electrode, but it reduces the resistance in the offset region, thereby increasing the driving current of the thin film transistor. The problem of drain current reduction can be solved. The thin film transistor of the present invention can be applied to a device having a small size when a contact between the gate electrode and the third electrode is formed outside the active layer, as in the embodiments of FIGS. 5 and 6.
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