JPH11340294A - Method for analyzing defect of semiconductor chip - Google Patents
Method for analyzing defect of semiconductor chipInfo
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- JPH11340294A JPH11340294A JP14547798A JP14547798A JPH11340294A JP H11340294 A JPH11340294 A JP H11340294A JP 14547798 A JP14547798 A JP 14547798A JP 14547798 A JP14547798 A JP 14547798A JP H11340294 A JPH11340294 A JP H11340294A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体チップの不
良解析方法、特にゲート酸化膜の破損箇所の特定方法に
関する。[0001] 1. Field of the Invention [0002] The present invention relates to a method for analyzing a failure of a semiconductor chip, and more particularly to a method for identifying a damaged portion of a gate oxide film.
【０００２】[0002]
【従来の技術】従来、ＬＳＩ等半導体チップの不良解析
を行うには、機械的研摩又はエッチングによって観察箇
所を露出させ、ＳＥＭによる観察を行っていた。半導体
チップ表面に形成されている各層は一般的に種々の材料
から形成されており、そのような研摩又はエッチングを
均一に行うことは困難であって、傷、ピッチ等の損傷を
生じやすい。近年特に高集積化の進む半導体チップにお
いては、不良箇所は極めて微小なサイズであり、従っ
て、ＳＥＭによる画像観察においては、前記作業による
損傷箇所と目的とする不良箇所との判別が難しくなって
しまい、正確な観察及び解析を行うことが困難であっ
た。2. Description of the Related Art Conventionally, in order to analyze a defect of a semiconductor chip such as an LSI, an observation portion is exposed by mechanical polishing or etching, and observation is performed by SEM. Each layer formed on the surface of the semiconductor chip is generally formed from various materials, and it is difficult to perform such polishing or etching uniformly, and damages such as scratches and pitches are likely to occur. In recent years, particularly in a semiconductor chip that has been highly integrated, the defective portion has an extremely small size. Therefore, in image observation by SEM, it becomes difficult to distinguish a damaged portion due to the work from a target defective portion. It was difficult to perform accurate observation and analysis.
【０００３】そこで、各層が形成されている半導体チッ
プ表面からでなく、裏面のシリコン基板側から観察を行
って不良解析を行うことが考えられている。例えば、日
経ＢＰ社発行「日経マイクロデバイス」１９９２年７月
号、Ｐ９１において、半導体チップ裏面から赤外線顕微
鏡を用いて表面パターンの観察を行い、その不良箇所を
発見する方法が記載されている。Accordingly, it has been considered that failure analysis is performed by observing from the silicon substrate side on the back surface, not from the front surface of the semiconductor chip on which each layer is formed. For example, in Nikkei BP, “Nikkei Micro Device”, July 1992, p. 91, a method of observing a surface pattern from the back surface of a semiconductor chip using an infrared microscope and finding a defective portion is described.
【０００４】さらに、特開平８−１７２１１８号におい
ては、半導体チップ裏面のシリコン基板による赤外線反
射に起因する前記赤外線顕微鏡の解像度低下を解消する
ために、前記シリコン基板の一部分を所定以下の厚さに
研摩し、研摩終了後に赤外線顕微鏡等赤外線利用拡大装
置を用いて表面パターンの観察を行う方法が開示されて
いる。Further, in Japanese Patent Application Laid-Open No. Hei 8-172118, a part of the silicon substrate is reduced to a predetermined thickness or less in order to eliminate the deterioration of the resolution of the infrared microscope caused by the infrared reflection by the silicon substrate on the back surface of the semiconductor chip. A method is disclosed in which the surface is polished, and after the polishing is completed, the surface pattern is observed using an infrared-based magnifying device such as an infrared microscope.
【０００５】このように赤外線を利用して半導体チップ
を観察する方法は、 前記のとおり、半導体チップ裏面から観察を行うの
で表面に形成されている層を研摩又はエッチング等によ
り除去する必要がないこと 主に金属等赤外線反射物質の特性を利用して観察を
行うので、シリコン基板のエッチングを行う場合におい
ても、その際の傷、ピッチ等損傷による影響を受けない
こと が優れている。As described above, the method of observing a semiconductor chip by using infrared rays is such that observation from the back surface of the semiconductor chip does not require removal of a layer formed on the surface by polishing or etching. Since the observation is performed mainly by using the characteristics of the infrared reflecting material such as a metal, even when etching the silicon substrate, the silicon substrate is excellently not affected by damage such as scratches and pitches.
【０００６】[0006]
【発明が解決しようとする課題】ところで、ゲート酸化
膜が破損した半導体チップについて上記各手法を用いて
観察及び解析を行う場合、以下のような問題がある。However, when the semiconductor chip whose gate oxide film has been damaged is observed and analyzed using the above-described techniques, there are the following problems.
【０００７】まず、機械的研摩又はエッチングにより破
損箇所を露出させてＳＥＭで観察を行う場合、上述のと
おり損傷が生じてしまう可能性が高く、特に微小な欠陥
についてはその正確な観察を行うことが難しい。First, when an SEM is used to expose a damaged portion by mechanical polishing or etching, there is a high possibility that damage will occur as described above. In particular, a minute defect must be accurately observed. Is difficult.
【０００８】また、赤外線を利用して裏面から観察を行
う場合、たとえ前述のように基板を所定の厚さ以下に研
摩したとしても破損箇所の特定は容易でない。その理由
について以下に説明する。図５に、一般的な半導体チッ
プにおいて反射型赤外線顕微鏡による観察を適用した場
合の模式図を示す。反射型赤外線顕微鏡（図示せず）よ
り放射された赤外線１９は通常、シリコン基板１１、及
びＨＴＯ酸化シリコン層１５を透過し、一方、金属を含
有する層であるメタル配線層１６及びゲート電極層１４
により反射される。目的とする観察箇所、すなわちゲー
ト酸化膜１２の破損箇所１３について見ると、破損によ
ってゲート電極層１４中の金属（タングステンシリサイ
ド等）とシリコン基板１１のシリコンとがアロイ層を形
成しているので、この箇所も赤外線１９を反射する。従
って、赤外線１９は破損箇所１３のアロイ層のみならず
半導体チップ１０における全ての金属層又は金属含有層
によって反射され、結果として観察される画像の中から
破損箇所１３の特定を行うことが困難となってしまうの
である。In the case of observing from the back surface using infrared rays, it is not easy to specify a damaged portion even if the substrate is polished to a predetermined thickness or less as described above. The reason will be described below. FIG. 5 is a schematic diagram showing a case where observation by a reflection type infrared microscope is applied to a general semiconductor chip. Infrared rays 19 emitted from a reflection type infrared microscope (not shown) usually pass through the silicon substrate 11 and the HTO silicon oxide layer 15, while the metal wiring layer 16 and the gate electrode layer 14, which are layers containing metal, are provided.
Is reflected by Looking at the target observation site, that is, the damaged site 13 of the gate oxide film 12, the metal (such as tungsten silicide) in the gate electrode layer 14 and the silicon of the silicon substrate 11 form an alloy layer due to the damage. This portion also reflects the infrared light 19. Therefore, the infrared rays 19 are reflected not only by the alloy layer of the damaged portion 13 but also by all the metal layers or the metal-containing layers in the semiconductor chip 10, and it is difficult to specify the damaged portion 13 from an image observed as a result. It will be.
【０００９】そこで、本発明の課題は、特にゲート酸化
膜の破損箇所特定を行う際に、前記破損箇所を容易かつ
正確に特定可能な半導体チップ不良解析方法を提供する
ことである。SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor chip failure analysis method which can easily and accurately identify a damaged portion of a gate oxide film when the damaged portion is identified.
【００１０】[0010]
【課題を解決するための手段】上記課題を解決するため
の、本発明の半導体チップ不良解析方法は、半導体チッ
プのゲート酸化膜上に形成されている各層のうち少なく
ともその一部に金属を含有する層を除去し、赤外線利用
拡大装置による観察を行ってゲート酸化膜の破損箇所を
特定することを特徴とする。これにより、観察時におい
て、赤外線反射による前記ゲート酸化膜の破損箇所の特
定を妨げていた金属が除去され、前記破損箇所の特定が
容易になる。According to a semiconductor chip failure analysis method of the present invention for solving the above problems, at least a part of each layer formed on a gate oxide film of a semiconductor chip contains a metal. The method is characterized in that a layer to be damaged is removed, and observation is performed by a magnifying device using infrared light to identify a damaged portion of the gate oxide film. Thereby, at the time of observation, the metal that has prevented the identification of the damaged portion of the gate oxide film by infrared reflection is removed, and the identification of the damaged portion becomes easy.
【００１１】また、本発明の半導体チップ不良解析方法
は、半導体チップのゲート酸化膜上に形成されている各
層のうち少なくともその一部に金属を含有する層を除去
し、かつ前記半導体チップの基板の厚さを調整してその
表面を鏡面に仕上げた後、赤外線利用拡大装置により基
板側から観察を行ってゲート酸化膜の破損箇所を特定す
ることを特徴とする。これにより、観察時において、赤
外線反射による前記ゲート酸化膜の破損箇所の特定を妨
げていた金属が除去され、前記破損箇所の特定が容易に
なる。Further, according to the semiconductor chip failure analysis method of the present invention, at least a layer containing a metal is removed from at least a part of each layer formed on the gate oxide film of the semiconductor chip, and the substrate of the semiconductor chip is removed. After the thickness of the gate oxide film is adjusted to a mirror surface by adjusting the thickness of the gate oxide film, a portion where the gate oxide film is damaged is specified by observing the substrate from the substrate side using an infrared-ray enlarging device. Thereby, at the time of observation, the metal that has prevented the identification of the damaged portion of the gate oxide film by infrared reflection is removed, and the identification of the damaged portion becomes easy.
【００１２】また、本発明の半導体チップ不良解析方法
は、半導体チップの基板の厚さを２００μｍ以下に調整
することを特徴とする。これにより、基板による赤外線
の反射の影響が減少し、解像度が上昇する。Further, in the semiconductor chip failure analysis method according to the present invention, the thickness of the semiconductor chip substrate is adjusted to 200 μm or less. Thereby, the influence of the reflection of infrared rays by the substrate is reduced, and the resolution is increased.
【００１３】また、本発明の半導体チップ不良解析方法
は、半導体チップの基板を研摩してその厚さ調整及び鏡
面仕上げを行うことを特徴とする。これにより、基板に
よる赤外線の反射の影響が減少し、解像度が上昇する。Further, the semiconductor chip failure analysis method of the present invention is characterized in that a substrate of a semiconductor chip is polished to adjust its thickness and mirror finish. Thereby, the influence of the reflection of infrared rays by the substrate is reduced, and the resolution is increased.
【００１４】また、本発明の半導体チップ不良解析方法
は、半導体チップの基板をエッチングしてその厚さ調整
を行った後、表面を鏡面研摩することを特徴とする。こ
れにより、基板による赤外線の反射の影響が減少し、解
像度が上昇する。Further, the semiconductor chip failure analysis method of the present invention is characterized in that the surface of the semiconductor chip is etched, the thickness thereof is adjusted, and then the surface is mirror-polished. Thereby, the influence of the reflection of infrared rays by the substrate is reduced, and the resolution is increased.
【００１５】また、本発明の半導体チップ不良解析方法
は、半導体チップのゲート酸化膜上に形成されている各
層のうち除去すべき層を研摩により除去することを特徴
とする。これにより、赤外線を反射して前記ゲート酸化
膜の破損箇所の特定を妨げていた層が除去され、前記破
損箇所の特定が容易になる。Further, the semiconductor chip failure analysis method according to the present invention is characterized in that a layer to be removed among the layers formed on the gate oxide film of the semiconductor chip is removed by polishing. This removes the layer that reflects the infrared rays and hinders the identification of the damaged portion of the gate oxide film, thereby facilitating the identification of the damaged portion.
【００１６】また、本発明の半導体チップ不良解析方法
は、半導体チップのゲート酸化膜上に形成されている各
層のうち除去すべき層をエッチングにより除去すること
を特徴とする。これにより、赤外線を反射して前記ゲー
ト酸化膜の破損箇所の特定を妨げていた層が除去され、
前記破損箇所の特定が容易になる。The semiconductor chip failure analysis method according to the present invention is characterized in that a layer to be removed among the layers formed on the gate oxide film of the semiconductor chip is removed by etching. As a result, the layer that reflects infrared rays and prevents identification of a damaged portion of the gate oxide film is removed,
It is easy to specify the damaged portion.
【００１７】また、本発明の半導体チップ不良解析方法
は、反射型赤外線顕微鏡を用いて半導体チップの観察を
行い、ゲート酸化膜の破損箇所を特定することを特徴と
する。これにより、研摩あるいはエッチング等により生
じる傷、ピッチ等に影響されることなく不良箇所を観察
でき、破損箇所の特定が容易になる。Further, the semiconductor chip failure analysis method of the present invention is characterized in that a semiconductor chip is observed using a reflection type infrared microscope, and a damaged portion of the gate oxide film is specified. This makes it possible to observe a defective portion without being affected by scratches, pitches, and the like caused by polishing or etching, and to easily identify a damaged portion.
【００１８】本発明においては、前述のとおり反射型赤
外線顕微鏡等、赤外線利用拡大装置を利用し、半導体チ
ップ裏面(基板側)から観察を行う。特にゲート酸化膜の
破損箇所において形成されているアロイ層からの赤外線
反射により、この破損箇所を特定するものである。この
際、ゲート酸化膜上に形成されている上層各層中に赤外
線反射物質、特に金属が含有されていると、この箇所か
らも赤外線が反射されてしまい、目的とする破損箇所の
特定が困難となってしまう。そこで、そのような赤外線
反射物質を含有する上層を除去し、破損箇所の特定を容
易にするものである。前記上層をすべて除去すれば観察
が容易となることは確実であるが、少なくとも金属が含
有されている上層が除去されていればすべてを除去しな
くてもよく、それが可能であればむしろ好ましい。この
場合には目的とする破損箇所を元来の状態のままで観察
することが可能だからである。前記上層をすべて除去す
る必要がある場合には、特に観察すべき箇所の直上層除
去時において、観察箇所に対する影響がなるべく少なく
なるよう注意すべきである。In the present invention, observation is performed from the back surface (substrate side) of the semiconductor chip by using an infrared-based magnifying device such as a reflection type infrared microscope as described above. In particular, the damaged portion is specified by infrared reflection from an alloy layer formed at the damaged portion of the gate oxide film. At this time, if an infrared reflecting material, particularly a metal, is contained in each of the upper layers formed on the gate oxide film, infrared rays are reflected from this portion as well, and it is difficult to identify a target damaged portion. turn into. Therefore, the upper layer containing such an infrared reflective material is removed to facilitate identification of a damaged portion. It is certain that the observation will be easy if the entire upper layer is removed, but it is not necessary to remove all if at least the metal-containing upper layer is removed, and it is rather preferable if it is possible. . This is because in this case, it is possible to observe the target damaged portion in its original state. If it is necessary to remove the entire upper layer, care should be taken to minimize the effect on the observation location, especially when removing the layer immediately above the location to be observed.
【００１９】赤外線利用拡大装置による観察に加えて、
従来のＳＥＭによるチップ表面の観察等をさらに行って
もよい。この際には、前記上層をすべて除去する必要が
あるので、赤外線利用拡大装置による観察時において前
記上層の一部を残した場合には、この部分をさらに除去
する。この場合にも前述の場合と同様に、特に観察すべ
き箇所の直上層除去時において、観察箇所に対する影響
がなるべく少なくなるよう注意すべきである。[0019] In addition to the observation by the infrared utilizing magnification device,
Observation of the chip surface with a conventional SEM may be further performed. In this case, since it is necessary to remove the entire upper layer, if a part of the upper layer is left during the observation by the infrared utilizing magnification device, this part is further removed. In this case, as in the case described above, care should be taken to minimize the influence on the observation location, particularly when removing the layer immediately above the location to be observed.
【００２０】前記上層の除去に際しては、研摩あるいは
エッチングいずれの方法を用いてもかまわない。エッチ
ングを行う場合には、除去すべき各層の材料特性に応じ
てエッチング条件を選択するとよいが、特に観察すべき
箇所の直上層除去時において、観察箇所に対する影響が
なるべく少なくなるよう注意すべきである。In removing the upper layer, either polishing or etching may be used. When performing etching, it is good to select the etching conditions according to the material characteristics of each layer to be removed, but especially when removing the layer immediately above the location to be observed, care should be taken to minimize the influence on the observation location. is there.
【００２１】また、観察面による赤外線の反射を抑制す
る目的から、その面を鏡面とすることが望ましい。観察
は、前記上層を除去した後の表面、あるいは裏面(基板
側)どちらから行っても良い。しかし、前述のとおり表
面側を均一に除去して鏡面に仕上げることは非常に困難
であって、特にゲート酸化膜上の層をすべて除去する際
には観察対象箇所を温存しつつ鏡面仕上げをする必要が
あり、一層困難となる。従って、観察を裏面側から行う
ことがより望ましい。In order to suppress the reflection of infrared rays from the observation surface, it is desirable that the surface be a mirror surface. Observation may be performed from either the front surface after removing the upper layer or the back surface (substrate side). However, as described above, it is very difficult to remove the surface side uniformly to obtain a mirror finish. Particularly when removing all the layers on the gate oxide film, the mirror finish is performed while preserving the observation target portion. Need to be made more difficult. Therefore, it is more desirable to perform the observation from the back side.
【００２２】裏面から観察を行う場合には、シリコン層
による反射の影響を少なくして解像度を上げる目的か
ら、このシリコン層の厚さを調整するとよい。具体的に
は２００μｍ以下とするのが望ましく、研摩あるいはエ
ッチングにより調整したうえで鏡面研摩仕上げとするこ
とが好ましい。研摩は、０．５μｍ以下のアルミナ粉末
により行うと良い。また、エッチングは、水酸化カリウ
ムによるウエットエッチング適用すれば良い。When observing from the back surface, the thickness of the silicon layer may be adjusted in order to reduce the influence of the reflection by the silicon layer and increase the resolution. Specifically, the thickness is desirably 200 μm or less, and it is preferable that the surface is adjusted by polishing or etching and then mirror-polished. Polishing is preferably performed with alumina powder of 0.5 μm or less. The etching may be performed by wet etching using potassium hydroxide.
【００２３】[0023]
【発明の実施形態】本発明における第一の実施形態につ
いて以下に説明する。図１において示したような構造を
持つ半導体チップ１０のゲート酸化膜１２における破損
箇所を反射型赤外線顕微鏡により特定する。このときゲ
ート酸化膜１２上に形成されたゲート電極層１４、ＨＴ
Ｏ酸化シリコン層１５、メタル配線層１６の各層のう
ち、特にゲート電極層１４とメタル配線層１６は金属を
含有する層であって赤外線を反射し、破損箇所１３の特
定を妨げてしまう。そこで、これらを上層から順に研摩
によって除去する。ゲート電極層１４は、破損箇所１３
の直上に位置する層であるから、この場合、ゲート酸化
膜１２上の各層をすべて除去し、ゲート酸化膜１２及び
破損箇所１３を露出することになる。このときの状態に
ついて図２（ａ）に示した。研摩に際しては、特にゲー
ト電極層１４除去時において、破損箇所１３への影響が
なるべく少なくなるよう慎重に研摩し、そのうえで鏡面
に仕上げる。この表観察面１７に対して反射型赤外線顕
微鏡(図示せず)を用いて観察を行うと、赤外線１９は、
ゲート酸化膜１２及びシリコン基板層１１を透過する一
方で、破損箇所１３に形成されているアロイ層により反
射されるため、この箇所を容易に特定することができ
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention will be described below. A damaged portion in the gate oxide film 12 of the semiconductor chip 10 having the structure shown in FIG. 1 is specified by a reflection infrared microscope. At this time, the gate electrode layer 14 formed on the gate oxide film 12 and the HT
Of the respective layers of the O-silicon oxide layer 15 and the metal wiring layer 16, the gate electrode layer 14 and the metal wiring layer 16 in particular are layers containing metal, which reflect infrared rays and hinder the identification of the damaged portion 13. Therefore, these are removed by polishing in order from the upper layer. The gate electrode layer 14
In this case, all the layers on the gate oxide film 12 are removed, and the gate oxide film 12 and the damaged portion 13 are exposed. The state at this time is shown in FIG. At the time of polishing, particularly when the gate electrode layer 14 is removed, the polishing is carefully performed so that the influence on the damaged portion 13 is minimized, and then the mirror surface is finished. When the front observation surface 17 is observed using a reflection type infrared microscope (not shown),
Since the light passes through the gate oxide film 12 and the silicon substrate layer 11 and is reflected by the alloy layer formed at the damaged portion 13, this portion can be easily specified.
【００２４】次に、本発明における第二の実施形態につ
いて以下に説明する。第一の実施形態と全く同様にして
破損箇所１３を露出させた後、図２（ｂ）に示すよう
に、シリコン基板層１１を研摩により２００μｍ以下の
厚さに調整する。このとき、０．５μｍ以下のアルミナ
粉末により研摩を行うと良い。なお、シリコン基板１１
の厚さ調整は、水酸化カリウムを用いたウエットエッチ
ングにより行っても良いが、このときにはエッチング後
に鏡面研摩仕上げを行う。鏡面となった裏観察面１８か
ら反射型赤外線顕微鏡(図示せず)を用いて観察を行う。
赤外線１９は、ゲート酸化膜１２及びシリコン基板１１
を透過する一方で、破損箇所１３に形成されているアロ
イ層により反射されるため、この箇所を容易に特定する
ことができる。Next, a second embodiment of the present invention will be described below. After exposing the damaged portion 13 in exactly the same manner as in the first embodiment, as shown in FIG. 2B, the silicon substrate layer 11 is adjusted to a thickness of 200 μm or less by polishing. At this time, it is preferable to perform polishing with alumina powder of 0.5 μm or less. The silicon substrate 11
May be adjusted by wet etching using potassium hydroxide, but at this time, mirror polishing is performed after the etching. Observation is performed from the mirrored rear observation surface 18 using a reflection type infrared microscope (not shown).
The infrared light 19 is reflected on the gate oxide film 12 and the silicon substrate 11.
, While being reflected by the alloy layer formed at the damaged portion 13, this portion can be easily specified.
【００２５】次に、本発明における第三の実施形態につ
いて以下に説明する。第一の実施形態と同じ構造を持っ
た半導体チップ１０の破損箇所を露出させるにあたっ
て、研摩ではなくエッチングにより上層を除去する。エ
ッチングは、各上層の材料特性に応じてドライエッチン
グ又はウエットエッチング等、選択して行う。エッチン
グ後、表観察面１７を鏡面研摩仕上げする。このときの
の状態について、図３（ａ）に示した。この後、第一の
実施形態と全く同様に、表観察面１５について観察を行
うことにより破損箇所１３を特定することができる。ま
た、第二の実施形態と同様に、シリコン基板１１の厚さ
を調整して、図３（ｂ）に示されるように裏観察面１６
から観察を行ってもよい。また、上記実施形態すべてに
関して、このようにして観察を行った後に、従来のＳＥ
Ｍによる観察を行ってもよい。Next, a third embodiment of the present invention will be described below. When exposing a damaged portion of the semiconductor chip 10 having the same structure as the first embodiment, the upper layer is removed by etching, not polishing. The etching is selectively performed by dry etching or wet etching according to the material characteristics of each upper layer. After the etching, the front observation surface 17 is mirror-polished. FIG. 3A shows the state at this time. Thereafter, just as in the first embodiment, the damaged portion 13 can be specified by observing the front observation surface 15. Further, similarly to the second embodiment, the thickness of the silicon substrate 11 is adjusted so that the rear observation surface 16 is adjusted as shown in FIG.
Observation may be performed from. In addition, after observing in this manner for all of the above embodiments, the conventional SE
Observation by M may be performed.
【００２６】次に、本発明における第四の実施形態につ
いて以下に説明する。本実施形態においては、図４
（ａ）に示すような構造を持った半導体チップ１０につ
いて、そのゲート酸化膜１２の破損箇所１３を特定す
る。この場合、ゲート酸化膜１３の直上の層であるゲー
ト電極層１４は金属を含有する上層１４Ａ及び金属を含
有しない下層１４Ｂからなり、赤外線１７は下層１４Ｂ
を透過する。したがって、この下層３１Ｂを除去する必
要はない。そこで、下層１４Ｂ上の各層を研摩によって
除去し、表面を鏡面仕上げする。このときの状態を図４
（ｂ）に示す。その後、表観察面１５から反射型赤外線
顕微鏡（図示せず）を用いて観察を行い、破損箇所１３
を特定する。このとき、赤外線１９は、下層１４Ｂ、ゲ
ート酸化膜１２及びシリコン基板１１を透過する一方、
破損箇所１３に形成されているアロイ層により反射され
るので、破損箇所１３を容易に特定することができる。
また、破損箇所１３を露出する必要がないので上層除去
作業による破損箇所１３への影響がなく、破損箇所１３
を元来の状態のままで観察することが可能である。ま
た、裏観察面１８から観察を行う場合には、第二の実施
形態と全く同様の手法により観察を行うことが可能であ
る。さらに、ＳＥＭによる観察を行いたい場合には、残
留させた下層１４Ｂを研摩又はエッチングにより改めて
除去したのちに観察を行うとよい。Next, a fourth embodiment of the present invention will be described below. In the present embodiment, FIG.
With respect to the semiconductor chip 10 having the structure shown in FIG. 1A, a damaged portion 13 of the gate oxide film 12 is specified. In this case, the gate electrode layer 14, which is a layer immediately above the gate oxide film 13, includes an upper layer 14A containing a metal and a lower layer 14B containing no metal, and the infrared rays 17 are emitted from the lower layer 14B.
Through. Therefore, there is no need to remove this lower layer 31B. Therefore, each layer on the lower layer 14B is removed by polishing, and the surface is mirror-finished. FIG. 4 shows the state at this time.
(B). Thereafter, observation was performed from the front observation surface 15 using a reflection type infrared microscope (not shown),
To identify. At this time, the infrared light 19 transmits through the lower layer 14B, the gate oxide film 12, and the silicon substrate 11, while
Since the light is reflected by the alloy layer formed at the damaged portion 13, the damaged portion 13 can be easily specified.
Further, since it is not necessary to expose the damaged portion 13, there is no influence on the damaged portion 13 due to the upper layer removing operation.
Can be observed in the original state. When the observation is performed from the back observation surface 18, the observation can be performed by a method completely similar to that of the second embodiment. Further, when it is desired to perform observation by SEM, the observation is preferably performed after the remaining lower layer 14B is removed again by polishing or etching.
【００２７】[0027]
【実施例】本発明の第一の実施例を以下に示す。本実施
例において使用する半導体チップは、図１に示されるよ
うな構造を持つものであり、製作時においてそのゲート
酸化膜１２の一部分に故意に径１〜３μｍ程度の破損箇
所１３を生じさせ、シリコン基板１１とタングステンシ
リサイドからなるゲート電極層１４との間にアロイ層を
形成させたものである。このチップを上層より順に研摩
し、ゲート酸化膜１２を完全に露出させ、かつその表面
を鏡面研摩仕上げしたものを４個用意した。また、研摩
ではなく、エッチングによってゲート酸化膜１２を完全
に露出させ、かつその表面を鏡面研摩仕上げしたものに
ついても４個用意した。エッチングは、メタル配線層１
６についてはリン酸によるウエットエッチング、ＨＴＯ
酸化シリコン層１５についてはプラズマによるドライエ
ッチング、ゲート電極層４１についてはリン酸によるウ
エットエッチングをそれぞれ適用し、上層より順に行っ
た。これらについて、反射型赤外線顕微鏡を使用してゲ
ート酸化膜１２表面の観察をそれぞれ行った結果、試料
すべてについて破損箇所１３のアロイ層による反射画像
が明瞭に観察され、破損箇所１３を容易に特定すること
ができた。DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention will be described below. The semiconductor chip used in the present embodiment has a structure as shown in FIG. 1, and at the time of manufacture, a damaged portion 13 having a diameter of about 1 to 3 μm is intentionally generated in a part of the gate oxide film 12. An alloy layer is formed between a silicon substrate 11 and a gate electrode layer 14 made of tungsten silicide. The chips were polished in order from the upper layer to prepare four gate polishing films 12 whose gate oxide films 12 were completely exposed and whose surfaces were mirror-polished. Further, instead of polishing, four gate oxide films 12 were completely exposed by etching, and the surfaces thereof were mirror-polished. Etching is metal wiring layer 1
For No. 6, wet etching with phosphoric acid, HTO
Dry etching using plasma was applied to the silicon oxide layer 15 and wet etching using phosphoric acid was applied to the gate electrode layer 41, and the etching was performed in order from the upper layer. As a result of observing the surface of the gate oxide film 12 using a reflection type infrared microscope, a reflection image of the alloy layer of the damaged portion 13 is clearly observed for all the samples, and the damaged portion 13 is easily specified. I was able to.
【００２８】次に、本発明の第二の実施例を以下に示
す。本実施例は、第一の実施例において観察を行った試
料について、さらにシリコン基板１１の厚さ調整を行っ
て、半導体チップ１０の裏面（シリコン基板１１側）か
ら反射型赤外線顕微鏡を用いて観察を行うものである。
第一の実施例において、上層を研摩により除去した試料
及びエッチングにより除去した試料それぞれについてこ
れを半数づつ分け、一方については研摩により、もう一
方についてはエッチングによりシリコン基板１１の厚さ
を２００μｍに調整した。研摩は０．５μｍのアルミナ
粉末を使用して行った。エッチングは水酸化カリウムに
よるウエットエッチングを適用して行い、表面を鏡面研
摩仕上げした。この面から反射型赤外線顕微鏡を用いて
観察を行った。その結果、試料すべてについて破損箇所
１３のアロイ層による反射画像が明瞭に観察され、破損
箇所１３を容易に特定することができた。Next, a second embodiment of the present invention will be described below. In this embodiment, the thickness of the silicon substrate 11 is further adjusted for the sample observed in the first embodiment, and the sample is observed from the back surface of the semiconductor chip 10 (the silicon substrate 11 side) using a reflection infrared microscope. Is what you do.
In the first embodiment, the sample whose upper layer was removed by polishing and the sample which was removed by etching were divided into halves, and the thickness of the silicon substrate 11 was adjusted to 200 μm by polishing one and the other by etching. did. Polishing was performed using 0.5 μm alumina powder. Etching was performed by applying wet etching with potassium hydroxide, and the surface was mirror-polished. Observation was made from this surface using a reflection type infrared microscope. As a result, a reflection image of the damaged portion 13 by the alloy layer was clearly observed for all the samples, and the damaged portion 13 could be easily identified.
【００２９】次に、本発明の第三の実施例について以下
に示す。本実施例本実施例において使用する半導体チッ
プは第一及び第二の実施例とほぼ同様の構造であるが、
ゲート電極層が、図４に示されるようにタングステンシ
リサイドからなる上層１４Ａ及びポリシリコンからなる
下層１４Ｂの２層からなっている。この半導体チップの
製作時において、ゲート酸化膜１２の一部分に対して故
意に径１〜３μｍ程度の破損箇所１３を生じさせ、シリ
コン基板１１と上層のゲート電極上層１４Ａとの間にア
ロイ層を形成させたものである。この半導体チップ１０
では、ゲート酸化膜１２の直上のゲート電極下層１４Ｂ
はポリシリコンからなり、金属が含有されていないの
で、ゲート酸化膜１２を露出させずに前記ゲート電極下
層３１Ｂが露出した段階で除去作業を終了した。第一の
実施例と同様、除去を研摩により行ったものを４個、エ
ッチングにより行ったものを４個用意した。研摩及びエ
ッチングの方法は、実施例１と同様である。それぞれに
ついて鏡面となった表面を、反射型赤外線顕微鏡により
観察を行った。その結果、試料すべてについて破損箇所
１３のアロイ層による反射画像が明瞭に観察され、破損
箇所１３を容易に特定することができた。また、これら
試料について第二の実施例と全く同様の手順によりシリ
コン基板１１の厚さ調整を行い、その後に半導体チップ
１０裏面（シリコン基板１１側）から反射型赤外線顕微
鏡を用いて観察を行った。その結果、試料すべてについ
て破損箇所１３のアロイ層による反射画像が明瞭に観察
され、破損箇所１３を容易に特定することができた。Next, a third embodiment of the present invention will be described below. This embodiment The semiconductor chip used in this embodiment has a substantially similar structure to the first and second embodiments,
As shown in FIG. 4, the gate electrode layer is composed of two layers, an upper layer 14A made of tungsten silicide and a lower layer 14B made of polysilicon. During the fabrication of this semiconductor chip, a damaged portion 13 having a diameter of about 1 to 3 μm is intentionally generated in a part of the gate oxide film 12 to form an alloy layer between the silicon substrate 11 and the upper gate electrode upper layer 14A. It was made. This semiconductor chip 10
Now, the gate electrode lower layer 14B immediately above the gate oxide film 12
Is made of polysilicon and contains no metal, so the removing operation is terminated when the gate electrode lower layer 31B is exposed without exposing the gate oxide film 12. As in the first embodiment, four pieces were removed by polishing, and four pieces were removed by etching. Polishing and etching methods are the same as in the first embodiment. The mirror surface of each was observed with a reflection infrared microscope. As a result, a reflection image of the damaged portion 13 by the alloy layer was clearly observed for all the samples, and the damaged portion 13 could be easily identified. Further, for these samples, the thickness of the silicon substrate 11 was adjusted in exactly the same procedure as in the second embodiment, and thereafter, observation was performed from the back surface of the semiconductor chip 10 (the silicon substrate 11 side) using a reflection type infrared microscope. . As a result, a reflection image of the damaged portion 13 by the alloy layer was clearly observed for all the samples, and the damaged portion 13 could be easily identified.
【００３０】上記各実施例に対する比較例として、第一
の実施例において調整した半導体チップについて、ゲー
ト酸化膜上の各層を除去せずにそのままの状態で表面及
び裏面から反射型赤外線顕微鏡を使用して観察を行っ
た。いずれの場合にも、メタル配線層、ゲート電極等金
属を含有する層による赤外線反射画像が強く、ゲート酸
化膜の破損箇所を特定することはできなかった。また、
第一の実施例において観察に供した試料について、さら
にＳＥＭによる表面観察を行った。その結果、研摩ある
いはエッチング作業時において発生したと思われる傷、
ピット等が顕著で、目的とする破損箇所を特定すること
が非常に困難であった。As a comparative example with respect to each of the above embodiments, a reflection type infrared microscope was used for the semiconductor chip prepared in the first embodiment from the front and back surfaces without removing each layer on the gate oxide film. Observation. In each case, the infrared reflection image by the metal-containing layer such as the metal wiring layer and the gate electrode was strong, and it was not possible to identify the damaged portion of the gate oxide film. Also,
The surface of the sample subjected to the observation in the first example was further observed by SEM. As a result, scratches that may have occurred during polishing or etching work,
Pits and the like were remarkable, and it was very difficult to specify a target damaged portion.
【００３１】[0031]
【発明の効果】以上のように、本発明によれば、特にゲ
ート酸化膜の破損箇所特定を行う際に、前記破損箇所を
容易かつ正確に特定することができる。As described above, according to the present invention, particularly when a damaged portion of a gate oxide film is specified, the damaged portion can be easily and accurately specified.
【図１】 半導体チップの構造を説明する図である。FIG. 1 is a diagram illustrating a structure of a semiconductor chip.
【図２】 本発明の第一及び第二の実施形態を説明する
図である。FIG. 2 is a diagram illustrating first and second embodiments of the present invention.
【図３】 本発明の第三の実施形態を説明する図であ
る。FIG. 3 is a diagram illustrating a third embodiment of the present invention.
【図４】 本発明の第四の実施形態を説明する図であ
る。FIG. 4 is a diagram illustrating a fourth embodiment of the present invention.
１０ 半導体チップ １１ シリコン基板 １２ ゲート酸化膜 １３ 破損箇所 １４ ゲート電極層 １４Ａ 上層 １４Ｂ 下層 １５ ＨＴＯ酸化シリコン層 １６ メタル配線層 １７ 表観察面 １８ 裏観察面 １９ 赤外線 DESCRIPTION OF SYMBOLS 10 Semiconductor chip 11 Silicon substrate 12 Gate oxide film 13 Breakage part 14 Gate electrode layer 14A Upper layer 14B Lower layer 15 HTO silicon oxide layer 16 Metal wiring layer 17 Front observation surface 18 Back observation surface 19 Infrared
Claims (8)
れている各層のうち少なくともその一部に金属を含有す
る層を除去し、赤外線利用拡大装置による観察を行って
ゲート酸化膜の破損箇所を特定することを特徴とする半
導体チップ不良解析方法。At least a part of each layer formed on a gate oxide film of a semiconductor chip, which contains a metal, is removed, and observation is performed by a magnifying device utilizing infrared rays to determine a damaged portion of the gate oxide film. A semiconductor chip failure analysis method characterized by specifying.
れている各層のうち少なくともその一部に金属を含有す
る層を除去し、かつ前記半導体チップの基板の厚さを調
整してその表面を鏡面に仕上げた後、赤外線利用拡大装
置により基板側から観察を行ってゲート酸化膜の破損箇
所を特定することを特徴とする半導体チップ不良解析方
法。2. A method for removing a layer containing a metal in at least a part of each layer formed on a gate oxide film of a semiconductor chip, and adjusting a thickness of a substrate of the semiconductor chip to adjust a surface thereof. A method of analyzing defects in a semiconductor chip, characterized in that after finishing to a mirror surface, observation is made from the substrate side by an infrared-using magnifying device to identify a damaged portion of the gate oxide film.
以下に調整することを特徴とする請求項２に記載の半導
体チップ欠陥解析方法。3. The semiconductor chip substrate has a thickness of 200 μm.
3. The method according to claim 2, wherein the method is adjusted as follows.
調整及び鏡面仕上げを行うことを特徴とする請求項２又
は請求項３に記載の半導体チップ不良解析方法。4. The semiconductor chip failure analysis method according to claim 2, wherein the semiconductor chip substrate is polished to adjust its thickness and to perform mirror finishing.
の厚さ調整を行った後、表面を鏡面研摩することを特徴
とする請求項２又は請求項３に記載の半導体チップ不良
解析方法。5. The method according to claim 2, wherein the surface of the semiconductor chip is mirror-polished after the thickness of the substrate is adjusted by etching the substrate.
れている各層のうち除去すべき層を研摩により除去する
ことを特徴とする請求項１〜５のいずれか一に記載の半
導体チップ不良解析方法。6. The semiconductor chip failure analysis according to claim 1, wherein a layer to be removed among the layers formed on the gate oxide film of the semiconductor chip is removed by polishing. Method.
れている各層のうち除去すべき層をエッチングにより除
去することを特徴とする請求項１〜５のいずれか一に記
載の半導体チップ不良解析方法。7. The semiconductor chip failure analysis according to claim 1, wherein a layer to be removed among the respective layers formed on the gate oxide film of the semiconductor chip is removed by etching. Method.
プの観察を行い、ゲート酸化膜の破損箇所を特定するこ
とを特徴とする請求項１〜７のいずれか一に記載の半導
体チップ不良解析方法。8. The semiconductor chip failure analysis method according to claim 1, wherein the semiconductor chip is observed using a reflection type infrared microscope to identify a damaged portion of the gate oxide film. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14547798A JP3230488B2 (en) | 1998-05-27 | 1998-05-27 | Semiconductor chip failure analysis method |
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| Publication Number | Publication Date |
|---|---|
| JPH11340294A true JPH11340294A (en) | 1999-12-10 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103926264A (en) * | 2014-03-04 | 2014-07-16 | 武汉新芯集成电路制造有限公司 | Gate oxide failure point positioning method |
| CN112179915A (en) * | 2019-07-04 | 2021-01-05 | 深圳长城开发科技股份有限公司 | Layer removing method for positioning damage points in bare chip |
-
1998
- 1998-05-27 JP JP14547798A patent/JP3230488B2/en not_active Expired - Fee Related
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