KR100244916B1 - Analysis method for a wafer defect - Google Patents

Abstract

본 발명은 반도체소자 제조공정이 진행된 웨이퍼 상에 발생된 디펙트를 용이하게 분석할 수 있는 반도체 웨이퍼 디펙트 분석방법에 관한 것이다.The present invention relates to a semiconductor wafer defect analysis method capable of easily analyzing defects generated on a wafer on which a semiconductor device manufacturing process has been performed.

본 발명은, 반도체소자 제조공정이 진행되어 다층의 막질이 형성된 웨이퍼의 디펙트를 분석하는 반도체 웨이퍼 디펙트 분석방법에 있어서, 상기 웨이퍼 상에 형성된 디펙트를 어드레스화하는 S2 단계, 상기 어드레스화된 디펙트 상에 형성된 보호막을 제거하는 S4 단계, 상기 어드레스화된 디펙트를 마킹하는 S6 단계, 상기 마킹된 상기 디펙트를 절단하여 시편을 제작하는 S8 단계 및 상기 시편을 투과전자현미경(TEM)으로 촬영하는 S10 단계를 포함하여 이루어진다.The present invention provides a semiconductor wafer defect analysis method for analyzing a defect of a wafer on which a multilayer film quality is formed by a semiconductor device manufacturing process, the step S2 of addressing a defect formed on the wafer; Step S4 of removing the protective film formed on the defect, step S6 of marking the addressed defect, step S8 of preparing the specimen by cutting the marked defect and the specimen with a transmission electron microscope (TEM). It includes the step S10 to shoot.

따라서, 분석공정에서의 디펙트의 분석결과의 신뢰성이 향상되는 효과가 있다.Therefore, there is an effect of improving the reliability of the analysis results of defects in the analysis process.

Description

반도체 웨이퍼 디펙트 분석방법Semiconductor Wafer Defect Analysis Method

본 발명은 반도체 웨이퍼 디펙트 분석방법에 관한 것으로서, 보다 상세하게는 반도체소자 제조공정이 진행된 웨이퍼 상에 발생된 디펙트를 용이하게 분석할 수 있는 반도체 웨이퍼 디펙트 분석방법에 관한 것이다.The present invention relates to a semiconductor wafer defect analysis method, and more particularly to a semiconductor wafer defect analysis method that can easily analyze the defects generated on the wafer in which the semiconductor device manufacturing process has been performed.

통상, 반도체소자 제조공정에서는, 실리콘 웨이퍼 상에 산화공정, 사진식각공정, 확산공정 및 금속공정 등의 웨이퍼 가공공정을 반복진행하여 특정회로를 형성한 후, 후속되는 와이어 본딩(Wire bonding)공정 및 몰딩(Molding)공정 등을 수행하여 반도체소자를 제작한다.In a semiconductor device manufacturing process, a specific circuit is formed by repeatedly performing a wafer processing process such as an oxidation process, a photolithography process, a diffusion process, and a metal process on a silicon wafer, followed by a wire bonding process and A semiconductor device is manufactured by performing a molding process.

그러나, 상기 웨이퍼 가공공정 후에는 여러가지 원인에 의해서 다수의 디펙트(Deffect)가 웨이퍼 상에 발생한다. 즉, 웨이퍼 상에 형성된 패턴(Pattern)과 패턴이 연결되는 패턴 브리지(Bridge) 현상, 웨이퍼 상에 형성된 막질의 식각불량, 소자와 소자를 연결시키는 콘택홀(Contact hole)의 개구부위 불량 또는 배선의 단선 등의 여러가지 문제가 발생한다.However, after the wafer processing step, a large number of defects (D effects) occur on the wafer due to various causes. That is, a pattern bridge phenomenon in which a pattern and a pattern formed on a wafer are connected, a poor etching quality of a film formed on a wafer, a defect on an opening of a contact hole connecting a device and a device, or a wiring Various problems, such as disconnection, arise.

상기와 같은 문제점이 발생된 반도체소자는 반도체장치로 제작된 후, 필연적으로 동작불량을 야기할 수 있기 때문에, 상기 웨이퍼 가공공정이 진행된 웨이퍼를 대상으로 분석공정을 진행하여 웨이퍼를 구성하고 있는 각 칩(Chip)의 불량여부를 확인하여 선별한 후, 불량칩 가운데 재생가능한 칩은 수리하고, 불량칩이 생산된 런(Run)은 조기에 조치함으로서 불량칩이 더이상 생산되는 것을 방지하고 있다.Since the semiconductor device having the above-mentioned problems may be inevitably malfunctioned after being manufactured as a semiconductor device, each chip constituting the wafer by performing an analysis process on the wafer where the wafer processing process has been performed After checking and selecting whether the chip is defective, the reproducible chip is repaired among the defective chips, and the run in which the defective chips are produced is taken early to prevent the production of the defective chips.

과거의 반도체 웨이퍼 디펙트 분석방법은, 먼저 작업자가 가장 수율이 낮은 런에서 방출된 웨이퍼 가운데 가장 낮은 불량요인을 가지고 있는 웨이퍼를 선택하고, 전자빔을 주사하여 웨이퍼 상에 형성된 패턴을 스캐닝하는 마이크로스코프(Microscope) 또는 주사전자현미경(Scanning Electron Microscope : 이하 SEM) 등을 이용하는 분석작업을 진행하였다.In the past, the semiconductor wafer defect analysis method includes a microscope in which an operator first selects a wafer having the lowest defect among the wafers released in the lowest yield run, and scans a pattern formed on the wafer by scanning an electron beam. Analytical work using a microscope or scanning electron microscope (SEM) was performed.

그러나, 최근에 고집적화된 16 MBIT DRAM(Dynamic Random Access Memory) 이상의 반도체장치에서는 과거에 문제가 되지 않았던 D-디펙트, 산소석출물, COP(Crystal Originated Particles) 등의 크리스탈(Crystal) 디펙트 등이 불량칩 발생의 주요 원인으로 작용하게 되었으며, 이러한 디펙트들은 과거의 방법으로는 분석이 불가능하므로 습식식각 방법을 이용하여 디펙트를 분석하는 방법과 레이저를 이용한 OPP(Oxygen Precipitate Profile)에 의한 방법, 완성된 반도체소자 상에서 디펙트를 분석하는 방법등을 이용하고 있다.However, in recent years, highly integrated semiconductor devices with more than 16 MBIT Dynamic Random Access Memory (DRAM) have defects such as D-defects, oxygen precipitates, and crystal defects such as COP (Crystal Originated Particles), which have not been a problem in the past. Since the defects cannot be analyzed by the past methods, the defects are analyzed by wet etching and the laser method (OPP (Oxygen Precipitate Profile)) is completed. A method of analyzing defects on a semiconductor device is used.

먼저, 첫번째 습식식각 방법을 이용하는 방법에서는, 먼저 사전검사에서 작업자가 가장 수율이 낮은 런에서 방출된 웨이퍼 가운데 가장 낮은 불량요인을 가지고 있는 웨이퍼를 선택한 후, 특정 케미컬을 이용하여 웨이퍼 상에 다층으로 형성된 막질을 순차적으로 식각한 후, SEM을 이용하여 분석하는 파괴검사이다.First, in the method using the first wet etching method, the operator first selects the wafer having the lowest defect among the wafers released in the lowest yield run in the preliminary inspection, and then forms a multilayer on the wafer using a specific chemical. It is a fracture test that is sequentially etched and analyzed by SEM.

그리고, 두번째 OPP에 의한 방법은 먼저 사전검사에서 작업자가 가장 수율이 낮은 런에서 방출된 웨이퍼 가운데 가장 낮은 불량요인을 가지고 있는 웨이퍼를 선택한 후, 웨이퍼 상에 다층으로 형성된 막질 상에 헬륨(He) 레이저(Laser)를 투사한다. 이때, 웨이퍼 상에 크리스탈 디펙트가 존재하지 않는 경우, 레이저는 웨이퍼를 투과하고, 만일 크리스탈 디펙트가 존재하는 경우, 레이저는 특정각도로 산란된다. 이때 작업자는 산란된 각도를 분석함으로써 크리스탈 디펙트를 분석하는 비파괴검사 방법이다.In the second OPP method, the operator first selects the wafer having the lowest defect among the wafers released in the lowest yield run, and then helium (He) laser on the film formed in multiple layers on the wafer. Project (Laser). At this time, if there is no crystal defect on the wafer, the laser penetrates the wafer, and if there is a crystal defect, the laser is scattered at a particular angle. In this case, the operator is a non-destructive test method that analyzes the crystal defect by analyzing the scattered angle.

또한, 세번째 완성된 반도체소자 상에서 불량원을 분석하는 방법은, 먼저 사전검사에서 작업자가 가장 수율이 낮은 런에서 방출된 웨이퍼 가운데 가장 낮은 불량요인을 가지고 있는 웨이퍼에서 절단된 칩을 이용하여 반도체소자를 형성한다. 이어서, 완성된 반도체소자에 전기를 통전시켜 전기의 통전 여부에 따라서 디펙트 위치를 어드레스(Address)화한 후, 케미컬을 이용하여 웨이퍼 상에 형성된 다층의 막질을 순차적으로 식각하고, 다시 SEM을 이용하여 디펙트를 분석하는 방법이다.In addition, the method of analyzing the defect source on the third completed semiconductor device, first, in the pre-inspection, the operator uses the chip cut from the wafer having the lowest defect among the wafers discharged in the lowest yield run. Form. Subsequently, the defective semiconductor device is electrically energized by addressing the defect position according to whether electricity is supplied to the finished semiconductor device, and then the multilayer film quality formed on the wafer is sequentially etched using chemicals, and again, SEM is used. How to analyze defects.

그러나, 종래의 첫번째 방법은 웨이퍼 표면전체를 검사해야 하므로 비효율적이고, 디펙트가 검사될 확률이 매우 낮다. 또한, 크리스탈 디펙트 및 산화막 관련 디펙트가 식각공정이 진행될 때, 파괴되어 수직구조의 디펙트를 분석할 수 없는 문제점이 있었다.However, the first conventional method is inefficient because the entire wafer surface must be inspected, and the probability of defect inspection is very low. In addition, crystal defects and oxide-related defects are destroyed when the etching process is performed, and there is a problem in that the defects of the vertical structure cannot be analyzed.

그리고, 두번째 방법은 스캐닝(Scanning) 면적이 매우 적으며 웨이퍼 내부밖에 분석할 수 없고, 디펙트의 종류를 구별할 수 없는 문제점이 있었다.In addition, the second method has a problem that the scanning area is very small, only the inside of the wafer can be analyzed, and the types of defects cannot be distinguished.

또한, 세번째 방법은 전기적 통전여부에 따라서 디펙트의 위치는 어드레스화할 수 있었으나, 첫번째 방법과 동일하게 케미컬을 이용하여 반도체소자 상에 적층된 막질을 식각하므로서 수직구조의 디펙트를 분석할 수 없는 문제점이 있었다.In addition, the third method could address the location of the defect according to whether electrical current was supplied, but the problem of not being able to analyze the defect of the vertical structure by etching the film quality laminated on the semiconductor device using the chemical as in the first method. There was this.

본 발명의 목적은, 반도체소자 제조공정이 진행된 웨이퍼 상에 형성된 디펙트의 지점을 확인하여 수직구조의 디펙트를 분석할 수 있는 반도체 웨이퍼 디펙트 분석방법을 제공하는 데 있다.An object of the present invention is to provide a semiconductor wafer defect analysis method capable of analyzing the defect of the vertical structure by identifying the point of the defect formed on the wafer on which the semiconductor device manufacturing process has been performed.

도1은 본 발명에 따른 반도체 웨이퍼 디펙트 분석방법의 일 실시예를 설명하기 위한 도면이다.1 is a view for explaining an embodiment of a semiconductor wafer defect analysis method according to the present invention.

상기 목적을 달성하기 위한 본 발명에 따른 반도체 웨이퍼 디펙트 분석방법은, 반도체소자 제조공정이 진행되어 다층의 막질이 형성된 웨이퍼의 디펙트를 분석하는 반도체 웨이퍼 디펙트 분석방법에 있어서, 상기 웨이퍼 상에 형성된 디펙트를 어드레스화하는 S2 단계, 상기 어드레스화된 디펙트 상에 형성된 보호막을 제거하는 S4 단계, 상기 어드레스화된 디펙트를 마킹하는 S6 단계, 상기 마킹된 상기 디펙트를 절단하여 시편을 제작하는 S8 단계 및 상기 시편을 투과전자현미경(TEM)으로 촬영하는 S10 단계를 포함하여 이루어진다.The semiconductor wafer defect analysis method according to the present invention for achieving the above object is a semiconductor wafer defect analysis method for analyzing the defect of a wafer having a multi-layered film formed by a semiconductor device manufacturing process, on the wafer Step S2 of addressing the formed defect, step S4 of removing the protective film formed on the addressed defect, step S6 of marking the addressed defect, and cutting the marked defect into a specimen. S8 step and the step S10 to shoot the specimen with a transmission electron microscope (TEM).

상기 웨이퍼 상에 형성된 디펙트를 어드레스화하는 S2 단계는 비트 맵 테스트에 의해서 수행되고, 상기 어드레스화된 디펙트 상에 형성된 보호막을 제거하는 S4 단계는 습식식각방법에 의해서 이루어짐이 바람직하다.The step S2 of addressing the defect formed on the wafer is performed by a bit map test, and the step S4 of removing the protective film formed on the addressed defect is preferably performed by a wet etching method.

또한, 상기 어드레스화된 디펙트를 마킹하는 S6 단계는 및 상기 마킹된 디펙트를 절단하여 시편을 제작하는 S8 단계는 이온 소스를 이용하는 포커스 이온 빔(FIB)을 이용하여 이루어짐이 바람직하다.In addition, the step S6 of marking the addressed defect and the step S8 of preparing the specimen by cutting the marked defect is preferably performed by using a focus ion beam (FIB) using an ion source.

이하, 본 발명의 구체적인 실시예를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도1은 본 발명에 따른 반도체 웨이퍼 디펙트 분석방법의 일 실시예를 설명하기 위한 도면이다.1 is a view for explaining an embodiment of a semiconductor wafer defect analysis method according to the present invention.

도1을 참조하면, 먼저, 종래와 동일하게 먼저 사전검사에 의해서 작업자가 가장 수율이 낮은 런에서 방출된 웨이퍼 가운데 가장 낮은 불량요인을 가지고 있는 웨이퍼를 선택한 후, S2 단계에서 웨이퍼 상에 형성된 디펙트를 어드레스화한다. 즉, 웨이퍼 상에 형성된 패드(Pad)에 핀(Pin)을 접착시켜 3V, 5V 등의 전압을 인가하여 반도체소자를 동작시킨 후, 통전되는 전류를 분석하여 디펙트 지점을 어드레스화하는 비트 맵 테스트(Bit Map Test)를 실시한다.Referring to FIG. 1, first, as in the prior art, the operator first selects a wafer having the lowest defect among the wafers discharged in the run with the lowest yield by the preliminary inspection, and then the defect formed on the wafer in step S2. Address. In other words, by applying a pin (Pin) to the pad (Pad) formed on the wafer to apply a voltage of 3V, 5V, etc. to operate the semiconductor device, the bit map test to address the defect point by analyzing the energized current Perform a Bit Map Test.

이어서, S4 단계에서 반도체소자 상에 형성된 보호막을 케미컬을 이용하여 제거한다.Subsequently, the protective film formed on the semiconductor device in step S4 is removed using chemicals.

계속해서, S6 단계에서 S2 단계에서 어드레스화된 수치를 가지고 디펙트에 아이온 소스(Ion Source)를 가하여 대상물을 식각하는 FIB(Focus Ion Beam)장치를 이용하여 반도체소자 상에 형성된 디펙트를 마킹(Marking)한다.Subsequently, the defect formed on the semiconductor device is marked by using an FIB (Focus Ion Beam) device which etches an object by applying an ion source to the defect with the numerical value addressed in the step S2 in the step S6 ( Marking).

다음으로, S8 단계에서 FIB를 이용하여 웨이퍼 상에 마킹된 디펙트를 절단하여 TEM 시료를 제작한다.Next, a TEM sample is prepared by cutting the defects marked on the wafer using FIB in step S8.

마지막으로, S10 단계에서 전자빔을 매질에 투과시켜 매질의 상태를 확대촬영할 수 있는 TEM을 이용하여 절단된 시료 상에 형성된 수직구조의 패턴 및 디펙트를 확대촬영하여 필름을 감광시킨다.Finally, in step S10, the electron beam is transmitted to the medium to enlarge the pattern and the defect of the vertical structure formed on the cut sample using a TEM capable of enlarging the state of the medium.

따라서, 본 발명에 의하면 비트 맵 테스트를 통해서 반도체소자 상에 형성된 디펙트지점을 정확하게 어드레스화한 후, 디펙트의 수직구조 분석이 가능하고, 패턴전체를 분석할 수 있는 TEM 시료를 제작하여 분석공정이 진행되고, 종래의 케미컬을 이용하여 웨이퍼 상에 형성된 다수의 막질을 식각시 패턴 및 디펙트가 파괴되는 것을 방지할 수 있으므로 분석공정의 신뢰성이 향상되는 효과가 있다.Therefore, according to the present invention, after accurately addressing a defect point formed on a semiconductor device through a bitmap test, a vertical structure of the defect can be analyzed, and a TEM sample capable of analyzing the entire pattern can be prepared and analyzed. This progresses, since the pattern and defects can be prevented from being destroyed when etching a plurality of films formed on the wafer using conventional chemicals, thereby improving the reliability of the analysis process.

이상에서 본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.Although the present invention has been described in detail only with respect to the described embodiments, it will be apparent to those skilled in the art that various modifications and variations are possible within the technical scope of the present invention, and such modifications and modifications are within the scope of the appended claims.

Claims (5)

반도체소자 제조공정이 진행되어 다층의 막질이 형성된 웨이퍼의 디펙트를 분석하는 반도체 웨이퍼 디펙트 분석방법에 있어서, 상기 웨이퍼 상에 형성된 디펙트를 어드레스화하는 S2 단계; 상기 어드레스화된 디펙트 상에 형성된 보호막을 제거하는 S4 단계; 상기 어드레스화된 디펙트를 마킹하는 S6 단계; 상기 마킹된 상기 디펙트를 절단하여 시편을 제작하는 S8 단계; 및 상기 시편을 투과전자현미경(TEM)으로 촬영하는 S10 단계; 를 포함하여 이루어지는 반도체 웨이퍼 디펙트 분석방법.A semiconductor wafer defect analysis method of analyzing a defect of a wafer on which a multilayer film quality is formed by performing a semiconductor device manufacturing process, the method comprising: addressing a defect formed on the wafer; Step S4 of removing the protective film formed on the addressed defect; S6 step of marking the addressed defect; S8 step of producing a specimen by cutting the marked defects; And photographing the specimen with a transmission electron microscope (TEM). Semiconductor wafer defect analysis method comprising a. 제 1 항에 있어서, 상기 웨이퍼 상에 형성된 디펙트를 어드레스화하는 S2 단계는 비트 맵 테스트에 의해서 수행됨을 특징으로 하는 상기 반도체 웨이퍼 디펙트 분석방법.The method of claim 1, wherein the S2 step of addressing a defect formed on the wafer is performed by a bit map test. 제 1 항에 있어서, 상기 어드레스화된 디펙트 상에 형성된 보호막을 제거하는 S4 단계는 습식식각방법에 의해서 이루어짐을 특징으로 하는 상기 반도체 웨이퍼 디펙트 분석방법.The method of claim 1, wherein the removing of the protective layer formed on the addressed defect is performed by a wet etching method. 제 1 항에 있어서, 상기 어드레스화된 디펙트를 마킹하는 S6 단계는 포커스 이온 빔(FIB)을 이용하여 이루어짐을 특징으로 하는 상기 반도체 웨이퍼 디펙트 분석방법.The method of claim 1, wherein the marking of the addressed defect is performed using a focus ion beam (FIB). 제 1 항에 있어서, 상기 마킹된 디펙트를 절단하여 시편을 제작하는 S8 단계는 포커스 이온 빔(FIB)을 이용하여 이루어짐을 특징으로 하는 상기 반도체 웨이퍼 디펙트 분석방법.The method of claim 1, wherein the step S8 of cutting the marked defect to prepare a specimen is performed by using a focus ion beam (FIB).

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