JPH11330001A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11330001A JPH11330001A JP10139499A JP13949998A JPH11330001A JP H11330001 A JPH11330001 A JP H11330001A JP 10139499 A JP10139499 A JP 10139499A JP 13949998 A JP13949998 A JP 13949998A JP H11330001 A JPH11330001 A JP H11330001A
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Abstract
(57)【要約】
【課題】 半導体装置及びその製造方法に関し、Ｃｕ埋
込配線層或いはＣｕプラグからのＣｕの拡散を防止する
ことによって、素子特性及び配線層構造の信頼性を高め
る。 【解決手段】 第１の材料で構成される第１の層と第２
の材料で構成される第２の層５，６，７との間に設ける
バリア層８，９，１０に、第１の材料及び第２の材料を
構成する元素以外の元素を混入する。
込配線層或いはＣｕプラグからのＣｕの拡散を防止する
ことによって、素子特性及び配線層構造の信頼性を高め
る。 【解決手段】 第１の材料で構成される第１の層と第２
の材料で構成される第２の層５，６，７との間に設ける
バリア層８，９，１０に、第１の材料及び第２の材料を
構成する元素以外の元素を混入する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関するものであり、特に、Ｃｕメッキ層をＣ
ＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏ
ｌｉｓｈｉｎｇ）法によって凹部内に埋め込んだプラグ
及び埋込配線層のエレクトロマイグレーション耐性を向
上させるためのバリア層の構成に特徴のある半導体装置
及びその製造方法に関するものである。
製造方法に関するものであり、特に、Ｃｕメッキ層をＣ
ＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏ
ｌｉｓｈｉｎｇ）法によって凹部内に埋め込んだプラグ
及び埋込配線層のエレクトロマイグレーション耐性を向
上させるためのバリア層の構成に特徴のある半導体装置
及びその製造方法に関するものである。
【０００２】
【従来の技術】従来、半導体装置の配線層としては、主
にＡｌ合金による配線層が用いられているが、配線層の
微細化に伴う抵抗の増加、及び、配線層の寿命の問題を
解決するために、Ａｌより低抵抗で且つエレクトロマイ
グレーション耐性に優れたＣｕの使用が検討されてい
る。
にＡｌ合金による配線層が用いられているが、配線層の
微細化に伴う抵抗の増加、及び、配線層の寿命の問題を
解決するために、Ａｌより低抵抗で且つエレクトロマイ
グレーション耐性に優れたＣｕの使用が検討されてい
る。
【０００３】この様なＣｕを用いた微細な配線層を形成
する場合、微細加工に必要なドライエッチング方法にお
いて、Ｃｕを下地となる絶縁膜に対して高い選択比でエ
ッチングする適当なガスが存在しないため、ダマシン
（Ｄａｍａｓｃｅｎｅ）法によって埋込プラグ及び埋込
配線層構造を形成することが主流になっている。
する場合、微細加工に必要なドライエッチング方法にお
いて、Ｃｕを下地となる絶縁膜に対して高い選択比でエ
ッチングする適当なガスが存在しないため、ダマシン
（Ｄａｍａｓｃｅｎｅ）法によって埋込プラグ及び埋込
配線層構造を形成することが主流になっている。
【０００４】このダマシン法とは、絶縁膜に配線層用溝
或いはコンタクトホール、即ち、ビアホール等の凹部を
設け、全面に、電界メッキ法、或いは、Ｃｕ（ｈｆａ
ｃ）ＴＭＶＳ等を用いたＣＶＤ法によって厚いＣｕ層を
堆積させたのち、ＣＭＰ法を用いて凹部以外の領域に堆
積したＣｕ層を除去して、凹部に埋め込まれたＣｕ埋込
配線層或いはＣｕプラグを形成するものであり、サブミ
クロン以下のサイズで一様な配線を形成することができ
る技術として注目されている。
或いはコンタクトホール、即ち、ビアホール等の凹部を
設け、全面に、電界メッキ法、或いは、Ｃｕ（ｈｆａ
ｃ）ＴＭＶＳ等を用いたＣＶＤ法によって厚いＣｕ層を
堆積させたのち、ＣＭＰ法を用いて凹部以外の領域に堆
積したＣｕ層を除去して、凹部に埋め込まれたＣｕ埋込
配線層或いはＣｕプラグを形成するものであり、サブミ
クロン以下のサイズで一様な配線を形成することができ
る技術として注目されている。
【０００５】ここで、図７及び図８を参照して、従来の
埋込配線工程を用いた半導体装置の製造工程を説明す
る。 図７（ａ）参照 まず、ｎ型シリコン基板４１に選択酸化を施すことによ
って素子分離酸化膜４２を形成したのち、素子分離酸化
膜４２に囲まれた一部の素子形成領域にＢ等のｐ型不純
物を選択的に導入してｐ型ウエル領域４３を形成し、次
いで、ゲート酸化膜４４及び多結晶Ｓｉからなるゲート
電極４５を形成したのち、ゲート電極４５の側部にＳｉ
Ｏ2 膜からなるサイドウォール４６を形成し、次いで、
素子分離酸化膜４２及びゲート電極４５をマスクとして
Ｐ（リン）等のｎ型不純物を選択的に導入してｎ型ソー
ス領域４７及びｎ型ドレイン領域４８を形成したのち、
ＰＣＶＤ法（プラズマ化学気相成長法）によって層間絶
縁膜４９となる厚いＳｉＯ 2 膜を堆積させる。
埋込配線工程を用いた半導体装置の製造工程を説明す
る。 図７（ａ）参照 まず、ｎ型シリコン基板４１に選択酸化を施すことによ
って素子分離酸化膜４２を形成したのち、素子分離酸化
膜４２に囲まれた一部の素子形成領域にＢ等のｐ型不純
物を選択的に導入してｐ型ウエル領域４３を形成し、次
いで、ゲート酸化膜４４及び多結晶Ｓｉからなるゲート
電極４５を形成したのち、ゲート電極４５の側部にＳｉ
Ｏ2 膜からなるサイドウォール４６を形成し、次いで、
素子分離酸化膜４２及びゲート電極４５をマスクとして
Ｐ（リン）等のｎ型不純物を選択的に導入してｎ型ソー
ス領域４７及びｎ型ドレイン領域４８を形成したのち、
ＰＣＶＤ法（プラズマ化学気相成長法）によって層間絶
縁膜４９となる厚いＳｉＯ 2 膜を堆積させる。
【０００６】図７（ｂ）参照 次いで、ＣＭＰ法を用いて研磨を行うことによって層間
絶縁膜４９の表面を平坦化したのち、所定のレジストマ
スク（図示せず）をマスクとして反応性イオンエッチン
グ（ＲＩＥ）を施すことによって、ｎ型ソース領域４
７、ｎ型ドレイン領域４８、及び、ゲート電極４５に対
するビアホール５０，５１，５２を形成する。なお、図
示を簡単にするために、ビアホール５０，５１，５２は
一直線状に並ぶ様に示しているが、実際には、互いに異
なった位置に形成されている。
絶縁膜４９の表面を平坦化したのち、所定のレジストマ
スク（図示せず）をマスクとして反応性イオンエッチン
グ（ＲＩＥ）を施すことによって、ｎ型ソース領域４
７、ｎ型ドレイン領域４８、及び、ゲート電極４５に対
するビアホール５０，５１，５２を形成する。なお、図
示を簡単にするために、ビアホール５０，５１，５２は
一直線状に並ぶ様に示しているが、実際には、互いに異
なった位置に形成されている。
【０００７】図７（ｃ）参照 次いで、スパッタリング法によってバリアメタルとなる
ＴｉＮ膜５３を全面に堆積させたのち、電解メッキ法を
用いて厚いＣｕメッキ層５４を堆積させる。
ＴｉＮ膜５３を全面に堆積させたのち、電解メッキ法を
用いて厚いＣｕメッキ層５４を堆積させる。
【０００８】図８（ｄ）参照 次いで、ＣＭＰ法によって、層間絶縁膜４９の表面が露
出するまで研磨を行い、ビアホール５０，５１，５２以
外の領域に堆積したＣｕメッキ層５４及びＴｉＮ膜５３
を除去して、Ｃｕプラグ５５，５６，５７を形成する。
出するまで研磨を行い、ビアホール５０，５１，５２以
外の領域に堆積したＣｕメッキ層５４及びＴｉＮ膜５３
を除去して、Ｃｕプラグ５５，５６，５７を形成する。
【０００９】図８（ｅ）参照 次いで、再び、ＰＣＶＤ法を用いて層間絶縁膜５８とな
るＳｉＯ2 膜を堆積させたのち、所定のレジストマスク
（図示せず）をマスクとして反応性イオンエッチングを
施すことによって、Ｃｕプラグ５５，５６，５７と電気
的に接触する配線層を形成するための配線層用溝５９を
形成し、次いで、スパッタリング法によってバリアメタ
ルとなるＴｉＮ膜６０を全面に堆積させる。なお、実際
には、ビアホール５０，５１，５２は、互いに異なった
位置に形成されているので、図においては、ｎ型ドレイ
ン領域４８に対するＣｕプラグ５６に接続する配線層の
ための配線層用溝５９を示しているが、Ｃｕプラグ５
５，５７に対する配線層用溝も他の位置に同時に形成す
るものである。
るＳｉＯ2 膜を堆積させたのち、所定のレジストマスク
（図示せず）をマスクとして反応性イオンエッチングを
施すことによって、Ｃｕプラグ５５，５６，５７と電気
的に接触する配線層を形成するための配線層用溝５９を
形成し、次いで、スパッタリング法によってバリアメタ
ルとなるＴｉＮ膜６０を全面に堆積させる。なお、実際
には、ビアホール５０，５１，５２は、互いに異なった
位置に形成されているので、図においては、ｎ型ドレイ
ン領域４８に対するＣｕプラグ５６に接続する配線層の
ための配線層用溝５９を示しているが、Ｃｕプラグ５
５，５７に対する配線層用溝も他の位置に同時に形成す
るものである。
【００１０】図８（ｆ）参照 次いで、電解メッキ法を用いて厚いＣｕメッキ層を堆積
させたのち、ＣＭＰ法によって、層間絶縁膜５８の表面
が露出するまで研磨を行い、配線層用溝５９以外の領域
に堆積したＣｕメッキ層及びＴｉＮ膜６０除去して、Ｃ
ｕプラグ５６に接続するＣｕ埋込配線層６１を形成す
る。なお、図示しないものの、同時にＣｕプラグ５５，
５７に対するＣｕ埋込配線層も形成されている。
させたのち、ＣＭＰ法によって、層間絶縁膜５８の表面
が露出するまで研磨を行い、配線層用溝５９以外の領域
に堆積したＣｕメッキ層及びＴｉＮ膜６０除去して、Ｃ
ｕプラグ５６に接続するＣｕ埋込配線層６１を形成す
る。なお、図示しないものの、同時にＣｕプラグ５５，
５７に対するＣｕ埋込配線層も形成されている。
【００１１】この様な工程を必要に応じて、上層配線
層、及び、上層配線層との接続を取るためのＣｕプラグ
に対しても行うことによって、Ｃｕ埋込配線層による多
層配線構造を形成している。
層、及び、上層配線層との接続を取るためのＣｕプラグ
に対しても行うことによって、Ｃｕ埋込配線層による多
層配線構造を形成している。
【００１２】
【発明が解決しようとする課題】しかし、この様なＣｕ
埋込配線層の歴史は浅く、未だ顕在化していない問題が
多くあり、例えば、ＣｕはＳｉ及びＳｉＯ2 中での拡散
係数が大きいため、従来のＡｌ配線層に対するバリアメ
タルとして用いられてきたＴｉＮ膜では、Ｓｉ或いはＳ
ｉＯ2 膜中へのＣｕの拡散を防止できないという問題が
ある。
埋込配線層の歴史は浅く、未だ顕在化していない問題が
多くあり、例えば、ＣｕはＳｉ及びＳｉＯ2 中での拡散
係数が大きいため、従来のＡｌ配線層に対するバリアメ
タルとして用いられてきたＴｉＮ膜では、Ｓｉ或いはＳ
ｉＯ2 膜中へのＣｕの拡散を防止できないという問題が
ある。
【００１３】例えば、Ｓｉ、即ち、ソース領域或いはド
レイン領域にＣｕプラグからＣｕが拡散した場合には、
リーク電流が増大する等の素子特性の劣化を引き起こす
ことになり、また、ＣｕプラグやＣｕ埋込配線層からＣ
ｕがＳｉ或いは層間絶縁膜を構成するＳｉＯ2 膜中へ拡
散することによって、ＣｕプラグやＣｕ埋込配線層にボ
イドが形成され、ＣｕプラグやＣｕ埋込配線層が劣化
し、ＣｕプラグやＣｕ埋込配線層の寿命が短くなるとい
う問題がある。
レイン領域にＣｕプラグからＣｕが拡散した場合には、
リーク電流が増大する等の素子特性の劣化を引き起こす
ことになり、また、ＣｕプラグやＣｕ埋込配線層からＣ
ｕがＳｉ或いは層間絶縁膜を構成するＳｉＯ2 膜中へ拡
散することによって、ＣｕプラグやＣｕ埋込配線層にボ
イドが形成され、ＣｕプラグやＣｕ埋込配線層が劣化
し、ＣｕプラグやＣｕ埋込配線層の寿命が短くなるとい
う問題がある。
【００１４】したがって、本発明は、Ｃｕ埋込配線層或
いはＣｕプラグからのＣｕの拡散を防止することによっ
て、素子特性及び配線層構造の信頼性を高めることを目
的とする。
いはＣｕプラグからのＣｕの拡散を防止することによっ
て、素子特性及び配線層構造の信頼性を高めることを目
的とする。
【００１５】
【課題を解決するための手段】図１は本発明の原理的構
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。 図１参照 （１）本発明は、第１の材料で構成される第１の層と第
２の材料で構成される第２の層５，６，７との間にバリ
ア層８，９，１０を設けた多層構造を有する半導体装置
において、バリア層８，９，１０に第１の材料及び第２
の材料を構成する元素以外の元素を混入させることを特
徴とする。
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。 図１参照 （１）本発明は、第１の材料で構成される第１の層と第
２の材料で構成される第２の層５，６，７との間にバリ
ア層８，９，１０を設けた多層構造を有する半導体装置
において、バリア層８，９，１０に第１の材料及び第２
の材料を構成する元素以外の元素を混入させることを特
徴とする。
【００１６】この様に、バリア層８，９，１０に第１の
材料及び第２の材料を構成する元素以外の元素を混入さ
せることによって、第１の層２，３，４或いは第２の層
５，６，７、即ち、半導体能動領域、半導体拡散配線
層、半導体配線層、金属配線層、金属プラグ等からバリ
ア層８，９，１０に拡散してきた第１の材料及び第２の
材料を構成する元素と、バリア層８，９，１０に混入さ
れた元素とが反応して化合物を生成するので、第１の材
料及び第２の材料を構成する元素がそれ以上拡散するこ
とを抑制することができ、素子特性の劣化或いは配線寿
命の低下を防止することができる。
材料及び第２の材料を構成する元素以外の元素を混入さ
せることによって、第１の層２，３，４或いは第２の層
５，６，７、即ち、半導体能動領域、半導体拡散配線
層、半導体配線層、金属配線層、金属プラグ等からバリ
ア層８，９，１０に拡散してきた第１の材料及び第２の
材料を構成する元素と、バリア層８，９，１０に混入さ
れた元素とが反応して化合物を生成するので、第１の材
料及び第２の材料を構成する元素がそれ以上拡散するこ
とを抑制することができ、素子特性の劣化或いは配線寿
命の低下を防止することができる。
【００１７】（２）また、本発明は、上記（１）におい
て、バリア層８，９，１０に混入させる元素が、バリア
層８，９，１０中の環境不純物及び第１の材料及び第２
の材料を構成する元素と化合物を形成する際の標準生成
エネルギーΔf Ｈ°1 が、２９８℃において、Δf Ｈ°
1 ≦−６００ｋＪ／ｍｏｌの元素であることを特徴とす
る。
て、バリア層８，９，１０に混入させる元素が、バリア
層８，９，１０中の環境不純物及び第１の材料及び第２
の材料を構成する元素と化合物を形成する際の標準生成
エネルギーΔf Ｈ°1 が、２９８℃において、Δf Ｈ°
1 ≦−６００ｋＪ／ｍｏｌの元素であることを特徴とす
る。
【００１８】この様に、安定な化合物の生成により拡散
を抑制するためには、バリア層８，９，１０中の環境不
純物、例えば、酸素、窒素、或いは、炭素、及び、第１
の材料及び第２の材料を構成する元素と化合物を形成す
る際の標準生成エネルギーΔ f Ｈ°1 が、２９８℃にお
いて、Δf Ｈ°1 ≦−６００ｋＪ／ｍｏｌの元素を用い
ることが望ましい。
を抑制するためには、バリア層８，９，１０中の環境不
純物、例えば、酸素、窒素、或いは、炭素、及び、第１
の材料及び第２の材料を構成する元素と化合物を形成す
る際の標準生成エネルギーΔ f Ｈ°1 が、２９８℃にお
いて、Δf Ｈ°1 ≦−６００ｋＪ／ｍｏｌの元素を用い
ることが望ましい。
【００１９】（３）また、本発明は、上記（２）におい
て、標準生成エネルギーΔf Ｈ°1と、バリア層８，
９，１０と第１の層２，３，４或いは第２の層５，６，
７とで化合物を生成する際の標準生成エネルギーΔf Ｈ
°2 が、 Δf Ｈ°1 ≪Δf Ｈ°2 の関係を有することを特徴とする。
て、標準生成エネルギーΔf Ｈ°1と、バリア層８，
９，１０と第１の層２，３，４或いは第２の層５，６，
７とで化合物を生成する際の標準生成エネルギーΔf Ｈ
°2 が、 Δf Ｈ°1 ≪Δf Ｈ°2 の関係を有することを特徴とする。
【００２０】この様に、化合物の生成により拡散を抑制
するためには、バリア層８，９，１０と第１の層２，
３，４或いは第２の層５，６，７とで生成される化合物
よりより安定であることが必要であるので、化合物を生
成する際の標準生成エネルギーをΔf Ｈ°2 とした場
合、 Δf Ｈ°1 ≪Δf Ｈ°2 の関係を有することが望ましい。
するためには、バリア層８，９，１０と第１の層２，
３，４或いは第２の層５，６，７とで生成される化合物
よりより安定であることが必要であるので、化合物を生
成する際の標準生成エネルギーをΔf Ｈ°2 とした場
合、 Δf Ｈ°1 ≪Δf Ｈ°2 の関係を有することが望ましい。
【００２１】（４）また、本発明は、上記（１）乃至
（３）のいずれかにおいて、第１の層２，３，４を構成
する第１の材料び第２の層５，６，７を構成する第２の
材料の少なくとも一方が、Ｃｕ或いはＣｕを含む金属で
あることを特徴とする。
（３）のいずれかにおいて、第１の層２，３，４を構成
する第１の材料び第２の層５，６，７を構成する第２の
材料の少なくとも一方が、Ｃｕ或いはＣｕを含む金属で
あることを特徴とする。
【００２２】この様な第１の層２，３，４或いは第２の
層５，６，７を構成する元素の拡散現象は、第１の層
２，３，４或いは第２の層５，６，７がＣｕ或いはＣｕ
を含む金属で構成されている場合に顕著である。
層５，６，７を構成する元素の拡散現象は、第１の層
２，３，４或いは第２の層５，６，７がＣｕ或いはＣｕ
を含む金属で構成されている場合に顕著である。
【００２３】（５）また、本発明は、上記（１）乃至
（４）のいずれかにおいて、バリア層８，９，１０の少
なくとも１層が、Ｔｉ、Ｔａ、または、Ｗからなる金
属、Ｔｉ、Ｔａ、または、Ｗの窒化物、或いは、Ｔｉ、
Ｔａ、または、Ｗの窒化物にＳｉを添加したもののいず
れかであることを特徴とする。
（４）のいずれかにおいて、バリア層８，９，１０の少
なくとも１層が、Ｔｉ、Ｔａ、または、Ｗからなる金
属、Ｔｉ、Ｔａ、または、Ｗの窒化物、或いは、Ｔｉ、
Ｔａ、または、Ｗの窒化物にＳｉを添加したもののいず
れかであることを特徴とする。
【００２４】この様に、バリア層８，９，１０として
は、Ｔｉ、Ｔａ、または、Ｗからなる金属、Ｔｉ、Ｔ
ａ、または、Ｗの窒化物、例えば、ＴｉＮ、或いは、Ｔ
ｉ、Ｔａ、または、Ｗの窒化物にＳｉを添加したもの、
例えば、Ｓｉ含有ＴｉＮ膜、即ち、ＴｉＳｉＮ膜が好適
であり、Ｓｉを含有させることによってＴｉＮ膜の結晶
粒径がナノサイズに小さくなってバリア耐性が向上し、
また、層間絶縁膜の上に設ける埋込配線層に対してはＴ
ｉ、Ｔａ、または、Ｗからなる金属を用いても良いもの
である。
は、Ｔｉ、Ｔａ、または、Ｗからなる金属、Ｔｉ、Ｔ
ａ、または、Ｗの窒化物、例えば、ＴｉＮ、或いは、Ｔ
ｉ、Ｔａ、または、Ｗの窒化物にＳｉを添加したもの、
例えば、Ｓｉ含有ＴｉＮ膜、即ち、ＴｉＳｉＮ膜が好適
であり、Ｓｉを含有させることによってＴｉＮ膜の結晶
粒径がナノサイズに小さくなってバリア耐性が向上し、
また、層間絶縁膜の上に設ける埋込配線層に対してはＴ
ｉ、Ｔａ、または、Ｗからなる金属を用いても良いもの
である。
【００２５】（６）また、本発明は、上記（１）乃至
（５）のいずれかにおいて、バリア層８，９，１０に混
入させる元素が、Ａｓ、Ｍｏ、Ｆｅ、或いは、Ｓの内の
少なくとも一つの元素を含むことを特徴とする。
（５）のいずれかにおいて、バリア層８，９，１０に混
入させる元素が、Ａｓ、Ｍｏ、Ｆｅ、或いは、Ｓの内の
少なくとも一つの元素を含むことを特徴とする。
【００２６】Ｃｕの拡散は、バリア層８，９，１０、例
えば、ＴｉＮ膜の結晶粒界に沿った粒界拡散であるので
（必要ならば、Ｌ−Ｃ．Ｐａｒｋ ａｎｄ Ｋ−Ｂ．Ｋ
ｉｍ，Ｊｏｕｒｎａｌ ｏｆ Ｅｌｅｃｔｒｏｃｈｅｍ
ｉｃａｌ Ｓｏｃｉｅｔｙ，ｖｏｌ．１４２，ｐ．３１
０９，１９９５参照）、Ｃｕと化合物を生成しやすい元
素をバリア層８，９，１０中、特に、粒界に含有させる
ことにより、粒界で安定な化合物を形成して拡散を抑制
するので、Ｃｕと化合物を生成しやすい元素をバリア層
８，９，１０に混入させることによってＣｕの拡散を抑
制することができる。
えば、ＴｉＮ膜の結晶粒界に沿った粒界拡散であるので
（必要ならば、Ｌ−Ｃ．Ｐａｒｋ ａｎｄ Ｋ−Ｂ．Ｋ
ｉｍ，Ｊｏｕｒｎａｌ ｏｆ Ｅｌｅｃｔｒｏｃｈｅｍ
ｉｃａｌ Ｓｏｃｉｅｔｙ，ｖｏｌ．１４２，ｐ．３１
０９，１９９５参照）、Ｃｕと化合物を生成しやすい元
素をバリア層８，９，１０中、特に、粒界に含有させる
ことにより、粒界で安定な化合物を形成して拡散を抑制
するので、Ｃｕと化合物を生成しやすい元素をバリア層
８，９，１０に混入させることによってＣｕの拡散を抑
制することができる。
【００２７】そして、Ｃｕとの化合物を形成する際の標
準生成エネルギーΔf Ｈ°1 が低いほど反応が起こりや
すいので（上記文献参照）、バリア層８，９，１０に混
入させる元素として、Ａｓ、Ｍｏ、Ｆｅ、或いは、Ｓの
いずれかを用いることによって、Ｃｕとの化合物を形成
する際の標準生成エネルギーΔf Ｈ°1 を、２９８℃に
おいて、Δf Ｈ°1 ≦−６００ｋＪ／ｍｏｌにすること
ができる。
準生成エネルギーΔf Ｈ°1 が低いほど反応が起こりや
すいので（上記文献参照）、バリア層８，９，１０に混
入させる元素として、Ａｓ、Ｍｏ、Ｆｅ、或いは、Ｓの
いずれかを用いることによって、Ｃｕとの化合物を形成
する際の標準生成エネルギーΔf Ｈ°1 を、２９８℃に
おいて、Δf Ｈ°1 ≦−６００ｋＪ／ｍｏｌにすること
ができる。
【００２８】ここで、環境不純物である酸素、及び、Ａ
ｓ、Ｍｏ、Ｆｅ、Ｓの各元素のＣｕ化合物を生成する際
の２９８℃における標準生成エネルギーΔf Ｈ°1 を、
結合、化合物相、及び、２９８℃における標準生成エネ
ルギーΔf Ｈ°1 （ｋＪ／ｍｏｌ）を順に示すと、 結合 化合物相 標準生成エネルギーΔf Ｈ°1 Ｃｕ−Ｏ Ｃｕ2 Ｏ − １６８．６ ＣｕＯ − １５７．３ Ｃｕ−Ａｓ Ｃｕ3 Ａｓ − １１．７１５ Ｃｕ3 ＡｓＯ4 − ６２４．０４１ Ｃｕ3 （ＡｓＯ4 ）2 −１５２２．５５８ Ｃｕ−Ｍｏ ＣｕＭｏＯ4 − ９１１．６９４ Ｃｕ−Ｆｅ ＣｕＦｅ2 Ｏ4 − ９６７．９６８ Ｃｕ−Ｓ Ｃｕ2 ＯＳＯ4 − ９２７．５９３ となることが知られている（必要ならば、Ｄ．Ｒ．Ｌｉ
ｅｄ等編，ＣＲＣ Ｈａｎｄｂｏｏｋ ｏｆ Ｃｈｅｍ
ｉｓｔｒｙ ａｎｄ Ｐｈｙｓｉｃｓ，７４ｔｈｅ
ｄ．，Ｃｈａｐ．５，“Ｄａｔａ ｏｆ ｈｅａｔ ｏ
ｆ ｆｏｒｍａｔｉｏｎ ｆｏｒ Ｃｕ ｃｏｍｐｏｕ
ｎｄｓ”，ＣＲＣ Ｐｒｅｓｓ，ＢｏｃａＲａｔｏｎ，
ＦＬ，１９９３、Ｅ．Ａ．Ｂｒａｎｄｅｓ編，Ｓｍｉｔ
ｈｅｌｌｓＭｅｔａｌｓ Ｒｅｆｅｒｅｎｃｅ Ｂｏｏ
ｋ，６ｔｈ ｅｄ．，Ｃｈａｐ．８，Ｂｕｔｔｅｒｗｏ
ｒｔｈ，Ｌｏｎｄｏｎ，１９８３、及び、Ｉｈｓａｎ
Ｂａｒｉｎ編，Ｔｈｅｒｍｏｃｈｅｍｉｃａｌ Ｄａｔ
ａ ｏｆ Ｐｕｒｅ Ｓｕｂｓｔａｎｃｅｓ，ＶＣＨ
Ｐｕｂｌｉｓｈｅｒ，Ｎｅｗ Ｙｏｒｋ，１９８９参
照）。
ｓ、Ｍｏ、Ｆｅ、Ｓの各元素のＣｕ化合物を生成する際
の２９８℃における標準生成エネルギーΔf Ｈ°1 を、
結合、化合物相、及び、２９８℃における標準生成エネ
ルギーΔf Ｈ°1 （ｋＪ／ｍｏｌ）を順に示すと、 結合 化合物相 標準生成エネルギーΔf Ｈ°1 Ｃｕ−Ｏ Ｃｕ2 Ｏ − １６８．６ ＣｕＯ − １５７．３ Ｃｕ−Ａｓ Ｃｕ3 Ａｓ − １１．７１５ Ｃｕ3 ＡｓＯ4 − ６２４．０４１ Ｃｕ3 （ＡｓＯ4 ）2 −１５２２．５５８ Ｃｕ−Ｍｏ ＣｕＭｏＯ4 − ９１１．６９４ Ｃｕ−Ｆｅ ＣｕＦｅ2 Ｏ4 − ９６７．９６８ Ｃｕ−Ｓ Ｃｕ2 ＯＳＯ4 − ９２７．５９３ となることが知られている（必要ならば、Ｄ．Ｒ．Ｌｉ
ｅｄ等編，ＣＲＣ Ｈａｎｄｂｏｏｋ ｏｆ Ｃｈｅｍ
ｉｓｔｒｙ ａｎｄ Ｐｈｙｓｉｃｓ，７４ｔｈｅ
ｄ．，Ｃｈａｐ．５，“Ｄａｔａ ｏｆ ｈｅａｔ ｏ
ｆ ｆｏｒｍａｔｉｏｎ ｆｏｒ Ｃｕ ｃｏｍｐｏｕ
ｎｄｓ”，ＣＲＣ Ｐｒｅｓｓ，ＢｏｃａＲａｔｏｎ，
ＦＬ，１９９３、Ｅ．Ａ．Ｂｒａｎｄｅｓ編，Ｓｍｉｔ
ｈｅｌｌｓＭｅｔａｌｓ Ｒｅｆｅｒｅｎｃｅ Ｂｏｏ
ｋ，６ｔｈ ｅｄ．，Ｃｈａｐ．８，Ｂｕｔｔｅｒｗｏ
ｒｔｈ，Ｌｏｎｄｏｎ，１９８３、及び、Ｉｈｓａｎ
Ｂａｒｉｎ編，Ｔｈｅｒｍｏｃｈｅｍｉｃａｌ Ｄａｔ
ａ ｏｆ Ｐｕｒｅ Ｓｕｂｓｔａｎｃｅｓ，ＶＣＨ
Ｐｕｂｌｉｓｈｅｒ，Ｎｅｗ Ｙｏｒｋ，１９８９参
照）。
【００２９】したがって、環境不純物である酸素と銅の
みでは、標準生成エネルギーが高いのであまり化合反応
が起こらないが、Ａｓ、Ｍｏ、Ｆｅ、或いは、Ｓを加え
た場合には、標準生成エネルギーの低い、Ｃｕ3 ＡｓＯ
4 、Ｃｕ3 （ＡｓＯ4 ）2 、ＣｕＭｏＯ4 、ＣｕＦｅ2
Ｏ4 、Ｃｕ2 ＯＳＯ4 等の化合物が生成されて、この化
合物によって粒界が埋められるので、Ｃｕの拡散が抑制
される。
みでは、標準生成エネルギーが高いのであまり化合反応
が起こらないが、Ａｓ、Ｍｏ、Ｆｅ、或いは、Ｓを加え
た場合には、標準生成エネルギーの低い、Ｃｕ3 ＡｓＯ
4 、Ｃｕ3 （ＡｓＯ4 ）2 、ＣｕＭｏＯ4 、ＣｕＦｅ2
Ｏ4 、Ｃｕ2 ＯＳＯ4 等の化合物が生成されて、この化
合物によって粒界が埋められるので、Ｃｕの拡散が抑制
される。
【００３０】（７）また、本発明は、上記（１）乃至
（６）のいずれかの半導体装置を製造する方法におい
て、バリア層８，９，１０に混入させる元素を、イオン
注入法によって混入させることを特徴とする。
（６）のいずれかの半導体装置を製造する方法におい
て、バリア層８，９，１０に混入させる元素を、イオン
注入法によって混入させることを特徴とする。
【００３１】この様に、バリア層８，９，１０に対して
標準生成エネルギーΔf Ｈ°1 の低い化合物を形成する
元素を混入させる際に、イオン注入法を用いることが望
ましい。
標準生成エネルギーΔf Ｈ°1 の低い化合物を形成する
元素を混入させる際に、イオン注入法を用いることが望
ましい。
【００３２】（８）また、本発明は、上記（１）乃至
（６）のいずれかの半導体装置を製造する方法におい
て、バリア層８，９，１０に混入させる元素を、スパッ
タ源となるターゲット、或いは、蒸着源に予め混入させ
ておくことを特徴とする。
（６）のいずれかの半導体装置を製造する方法におい
て、バリア層８，９，１０に混入させる元素を、スパッ
タ源となるターゲット、或いは、蒸着源に予め混入させ
ておくことを特徴とする。
【００３３】この様に、バリア層８，９，１０に対して
標準生成エネルギーΔf Ｈ°1 の低い元素を混入させる
際に、バリア層８，９，１０をスパッタリング法或いは
蒸着法で成膜する工程において、当該元素をスパッタ源
となるターゲット、或いは、蒸着源に予め混入させるこ
とが望ましい。
標準生成エネルギーΔf Ｈ°1 の低い元素を混入させる
際に、バリア層８，９，１０をスパッタリング法或いは
蒸着法で成膜する工程において、当該元素をスパッタ源
となるターゲット、或いは、蒸着源に予め混入させるこ
とが望ましい。
【００３４】（９）また、本発明は、上記（１）乃至
（６）のいずれかの半導体装置を製造する方法におい
て、バリア層８，９，１０を堆積させる工程において、
バリア層８，９，１０に混入させる元素を、スパッタリ
ング法或いは蒸着法によってバリア層８，９，１０の表
面或いはバリア層８，９，１０中に堆積させることを特
徴とする。
（６）のいずれかの半導体装置を製造する方法におい
て、バリア層８，９，１０を堆積させる工程において、
バリア層８，９，１０に混入させる元素を、スパッタリ
ング法或いは蒸着法によってバリア層８，９，１０の表
面或いはバリア層８，９，１０中に堆積させることを特
徴とする。
【００３５】この様に、バリア層８，９，１０に対して
標準生成エネルギーΔf Ｈ°1 の低い元素を混入させる
際に、バリア層８，９，１０をスパッタリング法或いは
蒸着法で成膜する工程において、元素をスパッタリング
法或いは蒸着法によってバリア層８，９，１０の表面に
堆積させても良いし、或いは、バリア層８，９，１０中
にサンドイッチ的に堆積させても良い。
標準生成エネルギーΔf Ｈ°1 の低い元素を混入させる
際に、バリア層８，９，１０をスパッタリング法或いは
蒸着法で成膜する工程において、元素をスパッタリング
法或いは蒸着法によってバリア層８，９，１０の表面に
堆積させても良いし、或いは、バリア層８，９，１０中
にサンドイッチ的に堆積させても良い。
【００３６】（１０）また、本発明は、上記（１）乃至
（６）のいずれかの半導体装置を製造する方法におい
て、バリア層８，９，１０に混入させる元素を、バリア
層８，９，１０を化学気相成長法によって成膜する工程
において混入させることを特徴とする。
（６）のいずれかの半導体装置を製造する方法におい
て、バリア層８，９，１０に混入させる元素を、バリア
層８，９，１０を化学気相成長法によって成膜する工程
において混入させることを特徴とする。
【００３７】この様に、バリア層８，９，１０に対して
標準生成エネルギーΔf Ｈ°1 の低い化合物を形成する
元素を混入させる際に、バリア層８，９，１０を化学気
相成長法、即ち、ＣＶＤ法で成膜する工程において、当
該元素を堆積雰囲気中に混入させることによって、バリ
ア層８，９，１０に混入させても良い。
標準生成エネルギーΔf Ｈ°1 の低い化合物を形成する
元素を混入させる際に、バリア層８，９，１０を化学気
相成長法、即ち、ＣＶＤ法で成膜する工程において、当
該元素を堆積雰囲気中に混入させることによって、バリ
ア層８，９，１０に混入させても良い。
【００３８】
【発明の実施の形態】ここで、図２乃至図４を参照し
て、本発明の第１の実施の形態を説明するが、図２及び
図３は本発明の第１の実施の形態の製造工程の説明図で
あり、また、図４は、本発明の第１の実施の形態におけ
る効果の説明図である。 図２（ａ）参照 まず、従来の製造工程と同様に、ｎ型シリコン基板１１
に選択酸化を施すことによって素子分離酸化膜１２を形
成したのち、素子分離酸化膜１２に囲まれた一部の素子
形成領域にＢ等のｐ型不純物を選択的に導入してｐ型ウ
エル領域１３を形成し、次いで、ゲート酸化膜１４及び
多結晶Ｓｉからなるゲート電極１５を形成したのち、ゲ
ート電極１５の側部にＳｉＯ2 膜からなるサイドウォー
ル１６を形成し、次いで、素子分離酸化膜１２及びゲー
ト電極１５をマスクとしてＰを選択的に導入してｎ型ソ
ース領域１７及びｎ型ドレイン領域１８を形成したの
ち、ＰＣＶＤ法によって層間絶縁膜１９となる厚さが、
例えば、０．８μｍのＳｉＯ 2 膜を堆積させる。
て、本発明の第１の実施の形態を説明するが、図２及び
図３は本発明の第１の実施の形態の製造工程の説明図で
あり、また、図４は、本発明の第１の実施の形態におけ
る効果の説明図である。 図２（ａ）参照 まず、従来の製造工程と同様に、ｎ型シリコン基板１１
に選択酸化を施すことによって素子分離酸化膜１２を形
成したのち、素子分離酸化膜１２に囲まれた一部の素子
形成領域にＢ等のｐ型不純物を選択的に導入してｐ型ウ
エル領域１３を形成し、次いで、ゲート酸化膜１４及び
多結晶Ｓｉからなるゲート電極１５を形成したのち、ゲ
ート電極１５の側部にＳｉＯ2 膜からなるサイドウォー
ル１６を形成し、次いで、素子分離酸化膜１２及びゲー
ト電極１５をマスクとしてＰを選択的に導入してｎ型ソ
ース領域１７及びｎ型ドレイン領域１８を形成したの
ち、ＰＣＶＤ法によって層間絶縁膜１９となる厚さが、
例えば、０．８μｍのＳｉＯ 2 膜を堆積させる。
【００３９】次いで、ＣＭＰ法を用いて研磨を行うこと
によって層間絶縁膜１９の表面を平坦化したのち、所定
のレジストマスク（図示せず）をマスクとしてＣ4 Ｆ8
＋ＣＯ＋Ａｒからなる混合ガスを用いた反応性イオンエ
ッチングを施すことによって、ｎ型ソース領域１７、ｎ
型ドレイン領域１８、及び、ゲート電極１５に対するビ
アホール２０，２１，２２を形成する。なお、図示を簡
単にするために、この場合にも、ビアホール２０，２
１，２２は一直線状に並ぶ様に示しているが、実際に
は、互いに異なった位置に形成されている。
によって層間絶縁膜１９の表面を平坦化したのち、所定
のレジストマスク（図示せず）をマスクとしてＣ4 Ｆ8
＋ＣＯ＋Ａｒからなる混合ガスを用いた反応性イオンエ
ッチングを施すことによって、ｎ型ソース領域１７、ｎ
型ドレイン領域１８、及び、ゲート電極１５に対するビ
アホール２０，２１，２２を形成する。なお、図示を簡
単にするために、この場合にも、ビアホール２０，２
１，２２は一直線状に並ぶ様に示しているが、実際に
は、互いに異なった位置に形成されている。
【００４０】図２（ｂ）参照 次いで、スパッタリング法によってバリアメタルとなる
ＴｉＮ膜２３を、例えば、５０ｎｍの厚さに全面に堆積
させたのち、Ａｓイオン２４を、３０ｋｅＶの加速エネ
ルギーで、１．０×１０13〜１．０×１０15ｃｍ-2、例
えば、３×１０ 14ｃｍ-2の条件でイオン注入し、例え
ば、４００℃において３０分間熱処理を行うことによっ
て、Ａｓイオン２４をＴｉＮ膜２３に混入する。
ＴｉＮ膜２３を、例えば、５０ｎｍの厚さに全面に堆積
させたのち、Ａｓイオン２４を、３０ｋｅＶの加速エネ
ルギーで、１．０×１０13〜１．０×１０15ｃｍ-2、例
えば、３×１０ 14ｃｍ-2の条件でイオン注入し、例え
ば、４００℃において３０分間熱処理を行うことによっ
て、Ａｓイオン２４をＴｉＮ膜２３に混入する。
【００４１】図２（ｃ）参照 次いで、スパッタリング法を用いて、層間絶縁膜１９上
の厚さが、例えば、１．５μｍのＣｕ層２５を堆積させ
る。
の厚さが、例えば、１．５μｍのＣｕ層２５を堆積させ
る。
【００４２】図３（ｄ）参照 次いで、ＣＭＰ法によって、層間絶縁膜１９の表面が露
出するまで研磨を行い、ビアホール２０，２１，２２以
外の領域に堆積したＣｕ層２５及びＴｉＮ膜２３除去し
て、Ｃｕプラグ２６，２７，２８を形成する。
出するまで研磨を行い、ビアホール２０，２１，２２以
外の領域に堆積したＣｕ層２５及びＴｉＮ膜２３除去し
て、Ｃｕプラグ２６，２７，２８を形成する。
【００４３】図３（ｅ）参照 次いで、再び、ＰＣＶＤ法を用いて層間絶縁膜２９とな
る厚さが、例えば、０．８μｍのＳｉＯ2 膜を堆積させ
たのち、所定のレジストマスク（図示せず）をマスクと
して反応性イオンエッチングを施すことによって、Ｃｕ
プラグ２６，２７，２８と電気的に接触する配線層を形
成するための配線層用溝３０を形成し、次いで、スパッ
タリング法によってバリアメタルとなるＴｉＮ膜３１を
全面に堆積させたのち、再び、Ａｓイオン３２を、３０
ｋｅＶの加速エネルギーで、１．０×１０13〜１．０×
１０15ｃｍ-2、例えば、３×１０14ｃｍ-2の条件でイオ
ン注入し、例えば、４００℃において３０分間熱処理を
行うことによって、Ａｓイオン３２をＴｉＮ膜３１に混
入する。なお、この場合にも、実際には、ビアホール２
０，２１，２２は、互いに異なった位置に形成されてい
るので、図においては、ｎ型ドレイン領域１８に対する
Ｃｕプラグ２７に接続する配線層のための配線層用溝３
０を示しているが、Ｃｕプラグ２６，２８に対する配線
層用溝も他の位置に同時に形成するものである。また、
実際には、層間絶縁膜２８となる厚いＳｉＯ2 膜の下
に、５０ｎｍ程度のＳｉＮ膜をエッチングストッパー層
として堆積させておくものである。
る厚さが、例えば、０．８μｍのＳｉＯ2 膜を堆積させ
たのち、所定のレジストマスク（図示せず）をマスクと
して反応性イオンエッチングを施すことによって、Ｃｕ
プラグ２６，２７，２８と電気的に接触する配線層を形
成するための配線層用溝３０を形成し、次いで、スパッ
タリング法によってバリアメタルとなるＴｉＮ膜３１を
全面に堆積させたのち、再び、Ａｓイオン３２を、３０
ｋｅＶの加速エネルギーで、１．０×１０13〜１．０×
１０15ｃｍ-2、例えば、３×１０14ｃｍ-2の条件でイオ
ン注入し、例えば、４００℃において３０分間熱処理を
行うことによって、Ａｓイオン３２をＴｉＮ膜３１に混
入する。なお、この場合にも、実際には、ビアホール２
０，２１，２２は、互いに異なった位置に形成されてい
るので、図においては、ｎ型ドレイン領域１８に対する
Ｃｕプラグ２７に接続する配線層のための配線層用溝３
０を示しているが、Ｃｕプラグ２６，２８に対する配線
層用溝も他の位置に同時に形成するものである。また、
実際には、層間絶縁膜２８となる厚いＳｉＯ2 膜の下
に、５０ｎｍ程度のＳｉＮ膜をエッチングストッパー層
として堆積させておくものである。
【００４４】図３（ｆ）参照 次いで、スパッタリング法を用いて厚さが、例えば、
１．５μｍのＣｕ層を堆積させたのち、ＣＭＰ法によっ
て、層間絶縁膜２９の表面が露出するまで研磨を行い、
配線層用溝３０以外の領域に堆積したＣｕ層及びＴｉＮ
膜２３除去して、Ｃｕプラグ２７に接続するＣｕ埋込配
線層３３を形成する。なお、図示しないものの、同時に
Ｃｕプラグ２６，２８に対するＣｕ埋込配線層も形成さ
れている。
１．５μｍのＣｕ層を堆積させたのち、ＣＭＰ法によっ
て、層間絶縁膜２９の表面が露出するまで研磨を行い、
配線層用溝３０以外の領域に堆積したＣｕ層及びＴｉＮ
膜２３除去して、Ｃｕプラグ２７に接続するＣｕ埋込配
線層３３を形成する。なお、図示しないものの、同時に
Ｃｕプラグ２６，２８に対するＣｕ埋込配線層も形成さ
れている。
【００４５】この様な工程を必要に応じて、上層配線
層、及び、上層配線層との接続を取るためのＣｕプラグ
に対しても行うことによって、Ｃｕ埋込配線層による多
層配線構造を形成している。
層、及び、上層配線層との接続を取るためのＣｕプラグ
に対しても行うことによって、Ｃｕ埋込配線層による多
層配線構造を形成している。
【００４６】図４参照 図４は、本発明の実施の形態の効果を確認するために、
ｐ型領域にｎ+ 型領域を形成したｎ+ ／ｐダイオード上
に、５０ｎｍのＴｉＮ膜を堆積し、Ａｓイオン注入後
に、２００ｎｍのＣｕ膜、５０ｎｍのＴｉＮ膜を順次堆
積させて、ＴｉＮ／Ｃｕ／ＴｉＮ構造の電極を形成し、
７００℃で３０分間のアニール処理を行ったのち、この
ダイオードに２．５Ｖの逆バイアスを印加した場合のリ
ーク電流を測定したものであり、リーク電流を累積度数
分布として示したものである。図から明らかなように、
Ａｓイオンを注入した場合に、注入しない場合に比べて
リーク電流が低減し、特に、注入量が１×１０14ｃｍ-2
或いは１×１０15ｃｍ -2の場合のリーク電流は１×１０
-9Ａ程度であり、イオン注入しない場合の累積確率が９
９％における約１×１０-6Ａと比べてリーク電流が大幅
に低減する。
ｐ型領域にｎ+ 型領域を形成したｎ+ ／ｐダイオード上
に、５０ｎｍのＴｉＮ膜を堆積し、Ａｓイオン注入後
に、２００ｎｍのＣｕ膜、５０ｎｍのＴｉＮ膜を順次堆
積させて、ＴｉＮ／Ｃｕ／ＴｉＮ構造の電極を形成し、
７００℃で３０分間のアニール処理を行ったのち、この
ダイオードに２．５Ｖの逆バイアスを印加した場合のリ
ーク電流を測定したものであり、リーク電流を累積度数
分布として示したものである。図から明らかなように、
Ａｓイオンを注入した場合に、注入しない場合に比べて
リーク電流が低減し、特に、注入量が１×１０14ｃｍ-2
或いは１×１０15ｃｍ -2の場合のリーク電流は１×１０
-9Ａ程度であり、イオン注入しない場合の累積確率が９
９％における約１×１０-6Ａと比べてリーク電流が大幅
に低減する。
【００４７】したがって、本発明の第１の実施の形態に
おいては、ＴｉＮ膜２３にＡｓを混入したことにより、
素子動作中にＣｕプラグ２６，２７からＣｕが拡散して
も、ＴｉＮ膜２３において、Ｃｕ3 ＡｓＯ4 、Ｃｕ
3 （ＡｓＯ4 ）2 等の化合物が生成され、この化合物が
ＴｉＮ膜２３の結晶粒界を埋めることによってＣｕの拡
散を抑制することができる。
おいては、ＴｉＮ膜２３にＡｓを混入したことにより、
素子動作中にＣｕプラグ２６，２７からＣｕが拡散して
も、ＴｉＮ膜２３において、Ｃｕ3 ＡｓＯ4 、Ｃｕ
3 （ＡｓＯ4 ）2 等の化合物が生成され、この化合物が
ＴｉＮ膜２３の結晶粒界を埋めることによってＣｕの拡
散を抑制することができる。
【００４８】また、Ｃｕ埋込配線層３３のＳｉＯ2 膜と
接する周囲はＡｓの混入されたＴｉＮ膜３１で覆われて
いるので、Ｃｕ埋込配線層３３のＣｕがＳｉＯ2 膜中に
拡散することがなく、したがって、Ｃｕ埋込配線層３３
にボイドが発生しないので、配線層寿命が低下すること
がない。
接する周囲はＡｓの混入されたＴｉＮ膜３１で覆われて
いるので、Ｃｕ埋込配線層３３のＣｕがＳｉＯ2 膜中に
拡散することがなく、したがって、Ｃｕ埋込配線層３３
にボイドが発生しないので、配線層寿命が低下すること
がない。
【００４９】次に、図５及び図６を参照して、本発明の
第２の実施の形態の製造工程を説明する。 図５（ａ）参照 まず、上記の第１の実施の形態と同様に、ｎ型シリコン
基板１１に選択酸化を施すことによって素子分離酸化膜
１２を形成したのち、素子分離酸化膜１２に囲まれた一
部の素子形成領域にＢ等のｐ型不純物を選択的に導入し
てｐ型ウエル領域１３を形成し、次いで、ゲート酸化膜
１４及び多結晶Ｓｉからなるゲート電極１５を形成した
のち、ゲート電極１５の側部にＳｉＯ2 膜からなるサイ
ドウォール１６を形成し、次いで、素子分離酸化膜１２
及びゲート電極１５をマスクとしてＰを選択的に導入し
てｎ型ソース領域１７及びｎ型ドレイン領域１８を形成
したのち、ＰＣＶＤ法によって層間絶縁膜１９となる厚
さが、例えば、０．８μｍのＳｉＯ2 膜を堆積させる。
第２の実施の形態の製造工程を説明する。 図５（ａ）参照 まず、上記の第１の実施の形態と同様に、ｎ型シリコン
基板１１に選択酸化を施すことによって素子分離酸化膜
１２を形成したのち、素子分離酸化膜１２に囲まれた一
部の素子形成領域にＢ等のｐ型不純物を選択的に導入し
てｐ型ウエル領域１３を形成し、次いで、ゲート酸化膜
１４及び多結晶Ｓｉからなるゲート電極１５を形成した
のち、ゲート電極１５の側部にＳｉＯ2 膜からなるサイ
ドウォール１６を形成し、次いで、素子分離酸化膜１２
及びゲート電極１５をマスクとしてＰを選択的に導入し
てｎ型ソース領域１７及びｎ型ドレイン領域１８を形成
したのち、ＰＣＶＤ法によって層間絶縁膜１９となる厚
さが、例えば、０．８μｍのＳｉＯ2 膜を堆積させる。
【００５０】次いで、ＣＭＰ法を用いて研磨を行うこと
によって層間絶縁膜１９の表面を平坦化したのち、所定
のレジストマスク（図示せず）をマスクとしてＣ4 Ｆ8
＋ＣＯ＋Ａｒからなる混合ガスを用いた反応性イオンエ
ッチングを施すことによって、ｎ型ソース領域１７、ｎ
型ドレイン領域１８、及び、ゲート電極１５に対するビ
アホール２０，２１，２２を形成する。なお、図示を簡
単にするために、この場合にも、ビアホール２０，２
１，２２は一直線状に並ぶ様に示しているが、実際に
は、互いに異なった位置に形成されている。
によって層間絶縁膜１９の表面を平坦化したのち、所定
のレジストマスク（図示せず）をマスクとしてＣ4 Ｆ8
＋ＣＯ＋Ａｒからなる混合ガスを用いた反応性イオンエ
ッチングを施すことによって、ｎ型ソース領域１７、ｎ
型ドレイン領域１８、及び、ゲート電極１５に対するビ
アホール２０，２１，２２を形成する。なお、図示を簡
単にするために、この場合にも、ビアホール２０，２
１，２２は一直線状に並ぶ様に示しているが、実際に
は、互いに異なった位置に形成されている。
【００５１】図５（ｂ）参照 次いで、Ｍｏを０．０５〜２．０％、例えば、１．０％
含んだＴｉターゲットを用いてスパッタリングすること
によって、バリアメタルとなるＭｏ含有ＴｉＮ膜３４
を、例えば、５０ｎｍの厚さに全面に堆積させる。
含んだＴｉターゲットを用いてスパッタリングすること
によって、バリアメタルとなるＭｏ含有ＴｉＮ膜３４
を、例えば、５０ｎｍの厚さに全面に堆積させる。
【００５２】図５（ｃ）参照 次いで、同じくスパッタリング法を用いて、層間絶縁膜
１９上の厚さが、例えば、１．５μｍのＣｕ層２５を堆
積させる。
１９上の厚さが、例えば、１．５μｍのＣｕ層２５を堆
積させる。
【００５３】図６（ｄ）参照 次いで、ＣＭＰ法によって、層間絶縁膜１９の表面が露
出するまで研磨を行い、ビアホール２０，２１，２２以
外の領域に堆積したＣｕ層２５及びＭｏ含有ＴｉＮ膜３
４除去して、Ｃｕプラグ２６，２７，２８を形成する。
出するまで研磨を行い、ビアホール２０，２１，２２以
外の領域に堆積したＣｕ層２５及びＭｏ含有ＴｉＮ膜３
４除去して、Ｃｕプラグ２６，２７，２８を形成する。
【００５４】図６（ｅ）参照 次いで、再び、ＰＣＶＤ法を用いて層間絶縁膜２９とな
る厚さが、例えば、０．８μｍのＳｉＯ2 膜を堆積させ
たのち、所定のレジストマスク（図示せず）をマスクと
して反応性イオンエッチングを施すことによって、Ｃｕ
プラグ２６，２７，２８と電気的に接触する配線層を形
成するための配線層用溝３０を形成し、次いで、再び、
Ｍｏを０．０５〜２．０％、例えば、１．０％含んだＴ
ｉターゲットを用いてスパッタリングすることによっ
て、バリアメタルとなるＭｏ含有ＴｉＮ膜３５を全面に
堆積させる。なお、この場合にも、実際には、ビアホー
ル２０，２１，２２は、互いに異なった位置に形成され
ているので、図においては、ｎ型ドレイン領域１８に対
するＣｕプラグ２７に接続する配線層のための配線層用
溝３０を示しているが、Ｃｕプラグ２６，２８に対する
配線層用溝も他の位置に同時に形成するものである。ま
た、実際には、層間絶縁膜２８となる厚いＳｉＯ2 膜の
下に、５０ｎｍ程度のＳｉＮ膜をエッチングストッパー
層として堆積させておくものである。
る厚さが、例えば、０．８μｍのＳｉＯ2 膜を堆積させ
たのち、所定のレジストマスク（図示せず）をマスクと
して反応性イオンエッチングを施すことによって、Ｃｕ
プラグ２６，２７，２８と電気的に接触する配線層を形
成するための配線層用溝３０を形成し、次いで、再び、
Ｍｏを０．０５〜２．０％、例えば、１．０％含んだＴ
ｉターゲットを用いてスパッタリングすることによっ
て、バリアメタルとなるＭｏ含有ＴｉＮ膜３５を全面に
堆積させる。なお、この場合にも、実際には、ビアホー
ル２０，２１，２２は、互いに異なった位置に形成され
ているので、図においては、ｎ型ドレイン領域１８に対
するＣｕプラグ２７に接続する配線層のための配線層用
溝３０を示しているが、Ｃｕプラグ２６，２８に対する
配線層用溝も他の位置に同時に形成するものである。ま
た、実際には、層間絶縁膜２８となる厚いＳｉＯ2 膜の
下に、５０ｎｍ程度のＳｉＮ膜をエッチングストッパー
層として堆積させておくものである。
【００５５】図６（ｆ）参照 次いで、再びスパッタリング法を用いて厚さが、例え
ば、１．５μｍのＣｕ層を堆積させたのち、ＣＭＰ法に
よって、層間絶縁膜２９の表面が露出するまで研磨を行
い、配線層用溝３０以外の領域に堆積したＣｕ層及びＭ
ｏ含有ＴｉＮ膜３５除去して、Ｃｕプラグ２７に接続す
るＣｕ埋込配線層３３を形成する。なお、この場合も、
図示しないものの、同時にＣｕプラグ２６，２８に対す
るＣｕ埋込配線層も形成されている。
ば、１．５μｍのＣｕ層を堆積させたのち、ＣＭＰ法に
よって、層間絶縁膜２９の表面が露出するまで研磨を行
い、配線層用溝３０以外の領域に堆積したＣｕ層及びＭ
ｏ含有ＴｉＮ膜３５除去して、Ｃｕプラグ２７に接続す
るＣｕ埋込配線層３３を形成する。なお、この場合も、
図示しないものの、同時にＣｕプラグ２６，２８に対す
るＣｕ埋込配線層も形成されている。
【００５６】この様な工程を必要に応じて、上層配線
層、及び、上層配線層との接続を取るためのＣｕプラグ
に対しても行うことによって、Ｃｕ埋込配線層による多
層配線構造を形成している。
層、及び、上層配線層との接続を取るためのＣｕプラグ
に対しても行うことによって、Ｃｕ埋込配線層による多
層配線構造を形成している。
【００５７】この様に、本発明の第２の実施の形態にお
いては、バリア膜としてＭｏ含有ＴｉＮ膜３３を用いて
いるので、素子動作中にＣｕプラグ２６，２７からＣｕ
が拡散しても、Ｍｏ含有ＴｉＮ膜３４において、ＣｕＭ
ｏＯ4 が生成され、この化合物がＭｏ含有ＴｉＮ膜３４
の結晶粒界を埋めることによってＣｕの拡散を抑制する
ことができる。
いては、バリア膜としてＭｏ含有ＴｉＮ膜３３を用いて
いるので、素子動作中にＣｕプラグ２６，２７からＣｕ
が拡散しても、Ｍｏ含有ＴｉＮ膜３４において、ＣｕＭ
ｏＯ4 が生成され、この化合物がＭｏ含有ＴｉＮ膜３４
の結晶粒界を埋めることによってＣｕの拡散を抑制する
ことができる。
【００５８】また、Ｃｕ埋込配線層３３のＳｉＯ2 膜と
接する周囲はＭｏ含有ＴｉＮ膜３５で覆われているの
で、Ｃｕ埋込配線層３３のＣｕがＳｉＯ2 膜中に拡散す
ることがなく、したがって、Ｃｕ埋込配線層３３にボイ
ドが発生しないので、配線層寿命が低下することがな
い。
接する周囲はＭｏ含有ＴｉＮ膜３５で覆われているの
で、Ｃｕ埋込配線層３３のＣｕがＳｉＯ2 膜中に拡散す
ることがなく、したがって、Ｃｕ埋込配線層３３にボイ
ドが発生しないので、配線層寿命が低下することがな
い。
【００５９】以上、本発明の各実施の形態を説明してき
たが、本発明は、実施の形態に記載した構成に限られる
ものではなく、各種の変更が可能である。例えば、バリ
アメタルは、ＴｉＮ膜の代わりにＴａＮ膜或いはＷＮ膜
を用いても良いものであり、或いは、ＴｉＮ膜、ＴａＮ
膜、或いは、ＷＮ膜にＳｉを含有させても良いものであ
り、Ｓｉを含有させることによってバリア膜の結晶粒径
がナノサイズに小さくなり、粒界に沿ったＣｕの拡散を
効果的に抑制することができる。
たが、本発明は、実施の形態に記載した構成に限られる
ものではなく、各種の変更が可能である。例えば、バリ
アメタルは、ＴｉＮ膜の代わりにＴａＮ膜或いはＷＮ膜
を用いても良いものであり、或いは、ＴｉＮ膜、ＴａＮ
膜、或いは、ＷＮ膜にＳｉを含有させても良いものであ
り、Ｓｉを含有させることによってバリア膜の結晶粒径
がナノサイズに小さくなり、粒界に沿ったＣｕの拡散を
効果的に抑制することができる。
【００６０】また、バリア膜は、Ｔｉ膜、Ｔａ膜、或い
は、Ｗ膜でも良いものであり、Ｓｉ上に設けた場合に
は、Ｔｉ、Ｔａ、Ｗとのシリサイドの形成が問題になる
が、ＳｉＯ2 膜に接する部分では問題がないので、上層
配線層に対するバリア膜として用いることができる。
は、Ｗ膜でも良いものであり、Ｓｉ上に設けた場合に
は、Ｔｉ、Ｔａ、Ｗとのシリサイドの形成が問題になる
が、ＳｉＯ2 膜に接する部分では問題がないので、上層
配線層に対するバリア膜として用いることができる。
【００６１】また、上記の各実施の形態の説明において
は、ＴｉＮ膜に含有させる元素として、Ａｓ或いはＭｏ
を用いているが、Ａｓ或いはＭｏと同様に標準生成エネ
ルギーの小さな化合物を形成するＦｅ或いはＳを用いて
も良いものである。
は、ＴｉＮ膜に含有させる元素として、Ａｓ或いはＭｏ
を用いているが、Ａｓ或いはＭｏと同様に標準生成エネ
ルギーの小さな化合物を形成するＦｅ或いはＳを用いて
も良いものである。
【００６２】また、上記の各実施の形態の説明において
は、Ａｓ或いはＭｏを含有させる際に、イオン注入法或
いはスパッタリング法を用いているが、蒸着法或いはＭ
ＯＣＶＤ法（有機金属気相成長法）を用いても良いもの
であり、蒸着法を用いる場合には、蒸着源に標準生成エ
ネルギーの小さな化合物を形成する元素を含有させれば
良く、また、ＭＯＶＰＥ法を用いる場合には、成長雰囲
気中に標準生成エネルギーの小さな化合物を形成する元
素を含有させておけば良い。
は、Ａｓ或いはＭｏを含有させる際に、イオン注入法或
いはスパッタリング法を用いているが、蒸着法或いはＭ
ＯＣＶＤ法（有機金属気相成長法）を用いても良いもの
であり、蒸着法を用いる場合には、蒸着源に標準生成エ
ネルギーの小さな化合物を形成する元素を含有させれば
良く、また、ＭＯＶＰＥ法を用いる場合には、成長雰囲
気中に標準生成エネルギーの小さな化合物を形成する元
素を含有させておけば良い。
【００６３】また、上記の各実施の形態の説明において
は、スパッタリング源に標準生成エネルギーの小さな化
合物を形成する元素を含有させ、ＴｉＮ膜の中全体に混
入させているが、ＴｉＮ膜の表面或いはＴｉＮ膜の中に
サンドイッチ的に混入させても良いものであり、ＴｉＮ
膜をスパッタリング法或いは蒸着法で成膜する際に、標
準生成エネルギーの小さな化合物を形成する元素を単独
でスパッタリング或いは蒸着すれば良い。
は、スパッタリング源に標準生成エネルギーの小さな化
合物を形成する元素を含有させ、ＴｉＮ膜の中全体に混
入させているが、ＴｉＮ膜の表面或いはＴｉＮ膜の中に
サンドイッチ的に混入させても良いものであり、ＴｉＮ
膜をスパッタリング法或いは蒸着法で成膜する際に、標
準生成エネルギーの小さな化合物を形成する元素を単独
でスパッタリング或いは蒸着すれば良い。
【００６４】また、上記の各実施の形態の説明において
は、Ｃｕ層をスパッタリング法で堆積させているが、ス
パッタリング法に限られるものではなく、電解メッキ
法、無電解メッキ法、或いは、Ｃｕ（ｈｆａｃ）ＴＭＶ
Ｓを用いたＭＯＣＶＤ法によって堆積させても良いもの
である。なお、電解メッキ法によってＣｕ層を堆積させ
る場合には、Ｃｕ層を堆積させる前に、電解メッキ工程
におけるシードとなるＣｕシード膜を、スパッタリング
法によって、例えば、２００ｎｍの厚さに堆積させて下
地導電膜とすることが望ましい。
は、Ｃｕ層をスパッタリング法で堆積させているが、ス
パッタリング法に限られるものではなく、電解メッキ
法、無電解メッキ法、或いは、Ｃｕ（ｈｆａｃ）ＴＭＶ
Ｓを用いたＭＯＣＶＤ法によって堆積させても良いもの
である。なお、電解メッキ法によってＣｕ層を堆積させ
る場合には、Ｃｕ層を堆積させる前に、電解メッキ工程
におけるシードとなるＣｕシード膜を、スパッタリング
法によって、例えば、２００ｎｍの厚さに堆積させて下
地導電膜とすることが望ましい。
【００６５】また、上記の各実施の形態の説明において
は、層間絶縁膜として、Ｃｕプラグ及びＣｕ埋込配線層
に与える影響を考慮して、低温で成膜するＰＣＶＤ法を
用いたＳｉＯ2 膜、即ち、ＬＴＯ膜を用いているが、Ｌ
ＴＯ膜に限られるものではなく、ＦＳＧ（フッ素含有Ｓ
ｉＯ2 膜）、水素を含む無機系のＳＯＧであるＨＳＱ、
或いは、有機系絶縁膜等の低誘電率膜を用いても良いも
のであり、この様な低誘電率膜を用いることによって、
配線層間の寄生容量を低減することができ、それによっ
て動作速度の遅延を防止することができる。
は、層間絶縁膜として、Ｃｕプラグ及びＣｕ埋込配線層
に与える影響を考慮して、低温で成膜するＰＣＶＤ法を
用いたＳｉＯ2 膜、即ち、ＬＴＯ膜を用いているが、Ｌ
ＴＯ膜に限られるものではなく、ＦＳＧ（フッ素含有Ｓ
ｉＯ2 膜）、水素を含む無機系のＳＯＧであるＨＳＱ、
或いは、有機系絶縁膜等の低誘電率膜を用いても良いも
のであり、この様な低誘電率膜を用いることによって、
配線層間の寄生容量を低減することができ、それによっ
て動作速度の遅延を防止することができる。
【００６６】また、上記の各実施の形態の説明において
は、層間絶縁膜として、Ｃｕプラグ及びＣｕ埋込配線層
としては、純粋なＣｕを用いているが、純粋なＣｕに限
られるものではなく、Ｃｕの他の元素をドープしたＣｕ
合金等のＣｕを主成分とする金属を用いて良いものであ
る。
は、層間絶縁膜として、Ｃｕプラグ及びＣｕ埋込配線層
としては、純粋なＣｕを用いているが、純粋なＣｕに限
られるものではなく、Ｃｕの他の元素をドープしたＣｕ
合金等のＣｕを主成分とする金属を用いて良いものであ
る。
【００６７】また、上記の各実施の形態の説明において
は、ＣｕプラグとＣｕプラグに接続する第１層目のＣｕ
埋込配線層を別工程で形成しているが、ビアホールの形
成工程において配線層用溝も同時に形成し、Ｃｕプラグ
とＣｕプラグに接続する第１層目のＣｕ埋込配線層を同
時に形成しても良い。
は、ＣｕプラグとＣｕプラグに接続する第１層目のＣｕ
埋込配線層を別工程で形成しているが、ビアホールの形
成工程において配線層用溝も同時に形成し、Ｃｕプラグ
とＣｕプラグに接続する第１層目のＣｕ埋込配線層を同
時に形成しても良い。
【００６８】また、上記の各実施の形態の説明において
は、半導体素子としてＩＧＦＥＴ（絶縁ゲート型ＦＥ
Ｔ）を例に説明しているが、図４のダイオードの例から
も明らかなように、バイポーラトランジスタをはじめと
した他の半導体素子にも適用されるものである。
は、半導体素子としてＩＧＦＥＴ（絶縁ゲート型ＦＥ
Ｔ）を例に説明しているが、図４のダイオードの例から
も明らかなように、バイポーラトランジスタをはじめと
した他の半導体素子にも適用されるものである。
【００６９】
【発明の効果】本発明によれば、Ｃｕ埋込配線層及びＣ
ｕプラグを形成する際に、バリア膜にＡｓ等の標準生成
エネルギーの小さな化合物を形成する元素を含有させて
いるので、Ｃｕの拡散をＣｕとの化合物を生成すること
によって抑制することができ、それによって、素子の動
作特性の劣化或いは配線層の寿命の低下を低減すること
ができ、低抵抗なＣｕを配線層として用いた高速・高集
積度の半導体集積回路装置の信頼性を向上することがで
きる。
ｕプラグを形成する際に、バリア膜にＡｓ等の標準生成
エネルギーの小さな化合物を形成する元素を含有させて
いるので、Ｃｕの拡散をＣｕとの化合物を生成すること
によって抑制することができ、それによって、素子の動
作特性の劣化或いは配線層の寿命の低下を低減すること
ができ、低抵抗なＣｕを配線層として用いた高速・高集
積度の半導体集積回路装置の信頼性を向上することがで
きる。
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の途中までの製造工
程の説明図である。
程の説明図である。
【図３】本発明の第１の実施の形態の図２以降の製造工
程の説明図である。
程の説明図である。
【図４】本発明の第１の実施の形態における効果の説明
図である。
図である。
【図５】本発明の第２の実施の形態の途中までの製造工
程の説明図である。
程の説明図である。
【図６】本発明の第２の実施の形態の図５以降の製造工
程の説明図である。
程の説明図である。
【図７】従来の半導体装置の途中までの製造工程の説明
図である。
図である。
【図８】従来の半導体装置の図７以降の製造工程の説明
図である。
図である。
１ 半導体基板 ２ 第１の層 ３ 第１の層 ４ 第１の層 ５ 第２の層 ６ 第２の層 ７ 第２の層 ８ バリア層 ９ バリア層 １０ バリア層 １１ ｎ型シリコン基板 １２ 素子分離酸化膜 １３ ｐ型ウエル領域 １４ ゲート酸化膜 １５ ゲート電極 １６ サイドウォール １７ ｎ型ソース領域 １８ ｎ型ドレイン領域 １９ 層間絶縁膜 ２０ ビアホール ２１ ビアホール ２２ ビアホール ２３ ＴｉＮ膜 ２４ Ａｓイオン ２５ Ｃｕ層 ２６ Ｃｕプラグ ２７ Ｃｕプラグ ２８ Ｃｕプラグ ２９ 第２層間絶縁膜 ３０ 配線層用溝 ３１ ＴｉＮ膜 ３２ Ａｓイオン ３３ Ｃｕ埋込配線層 ３４ Ｍｏ含有ＴｉＮ膜 ３５ Ｍｏ含有ＴｉＮ膜 ４１ ｎ型シリコン基板 ４２ 素子分離酸化膜 ４３ ｐ型ウエル領域 ４４ ゲート酸化膜 ４５ ゲート電極 ４６ サイドウォール ４７ ｎ型ソース領域 ４８ ｎ型ドレイン領域 ４９ 層間絶縁膜 ５０ ビアホール ５１ ビアホール ５２ ビアホール ５３ ＴｉＮ膜 ５４ Ｃｕメッキ層 ５５ Ｃｕプラグ ５６ Ｃｕプラグ ５７ Ｃｕプラグ ５８ 第２層間絶縁膜 ５９ 配線層用溝 ６０ ＴｉＮ膜 ６１ Ｃｕ埋込配線層
Claims (10)
- 【請求項１】 第１の材料で構成される第１の層と第２
の材料で構成される第２の層との間にバリア層を設けた
多層構造を有する半導体装置において、前記バリア層に
前記第１の材料及び第２の材料を構成する元素以外の元
素を混入させることを特徴とする半導体装置。 - 【請求項２】 上記バリア層に混入させる元素が、前記
バリア層中の環境不純物及び上記第１の材料及び第２の
材料を構成する元素と化合物を形成する際の標準生成エ
ネルギーΔf Ｈ°1 が、２９８℃において、Δf Ｈ°1
≦−６００ｋＪ／ｍｏｌの元素であることを特徴とする
請求項１記載の半導体装置。 - 【請求項３】 上記標準生成エネルギーΔf Ｈ°1 と、
上記バリア層と上記第１の層或いは第２の層とで化合物
を生成する際の標準生成エネルギーΔf Ｈ° 2 が、 Δf Ｈ°1 ≪Δf Ｈ°2 の関係を有することを特徴とする請求項２記載の半導体
装置。 - 【請求項４】 上記第１の層を構成する第１の材料び第
２の層を構成する第２の材料の少なくとも一方が、Ｃｕ
或いはＣｕを含む金属であることを特徴とする請求項１
乃至３のいずれか１項に記載の半導体装置。 - 【請求項５】 上記バリア層の少なくとも１層が、Ｔ
ｉ、Ｔａ、または、Ｗからなる金属、Ｔｉ、Ｔａ、また
は、Ｗの窒化物、或いは、Ｔｉ、Ｔａ、または、Ｗの窒
化物にＳｉを添加したもののいずれかであることを特徴
とする請求項１乃至４のいずれか１項に記載の半導体装
置。 - 【請求項６】 上記バリア層に混入させる元素が、Ａ
ｓ、Ｍｏ、Ｆｅ、或いは、Ｓの内の少なくとも一つの元
素を含むことを特徴とする請求項１乃至５のいずれか１
項に記載の半導体装置。 - 【請求項７】 請求項１乃至６のいずれか１項に記載の
半導体装置の製造方法において、上記バリア層に混入さ
せる元素を、イオン注入法によって混入させることを特
徴とする半導体装置の製造方法。 - 【請求項８】 請求項１乃至６のいずれか１項に記載の
半導体装置の製造方法において、上記バリア層に混入さ
せる元素を、スパッタ源となるターゲット、或いは、蒸
着源に予め混入させておくことを特徴とする半導体装置
の製造方法。 - 【請求項９】 請求項１乃至６のいずれか１項に記載の
半導体装置の製造方法において、上記バリア層を堆積さ
せる工程において、前記バリア層に混入させる元素を、
スパッタリング法或いは蒸着法によって前記バリア層の
表面或いはバリア層中に堆積させることを特徴とする半
導体装置の製造方法。 - 【請求項１０】 請求項１乃至６のいずれか１項に記載
の半導体装置の製造方法において、上記バリア層に混入
させる元素を、前記バリア層を化学気相成長法によって
成膜する工程において混入させることを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10139499A JPH11330001A (ja) | 1998-05-21 | 1998-05-21 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10139499A JPH11330001A (ja) | 1998-05-21 | 1998-05-21 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330001A true JPH11330001A (ja) | 1999-11-30 |
Family
ID=15246709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10139499A Withdrawn JPH11330001A (ja) | 1998-05-21 | 1998-05-21 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11330001A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005510874A (ja) * | 2001-11-26 | 2005-04-21 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 銅シード堆積後における注入方法 |
| US6900119B2 (en) * | 2001-06-28 | 2005-05-31 | Micron Technology, Inc. | Agglomeration control using early transition metal alloys |
| US7315084B2 (en) | 2001-12-25 | 2008-01-01 | Nec Electronics Corporation | Copper interconnection and the method for fabricating the same |
| JP2018050009A (ja) * | 2016-09-23 | 2018-03-29 | 東芝メモリ株式会社 | 半導体装置およびその製造方法 |
-
1998
- 1998-05-21 JP JP10139499A patent/JPH11330001A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6900119B2 (en) * | 2001-06-28 | 2005-05-31 | Micron Technology, Inc. | Agglomeration control using early transition metal alloys |
| JP2005510874A (ja) * | 2001-11-26 | 2005-04-21 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 銅シード堆積後における注入方法 |
| JP4685352B2 (ja) * | 2001-11-26 | 2011-05-18 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 集積回路の製造方法、銅シードの堆積を行った後に行われる注入方法、バリア／シード界面層の形成方法、及び集積回路にビアを形成する方法。 |
| US7315084B2 (en) | 2001-12-25 | 2008-01-01 | Nec Electronics Corporation | Copper interconnection and the method for fabricating the same |
| JP2018050009A (ja) * | 2016-09-23 | 2018-03-29 | 東芝メモリ株式会社 | 半導体装置およびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050802 |