JPH11327710A - スキュ―抑制機能を有する出力バッファ回路 - Google Patents

Abstract

(57)【要約】 【課題】 出力バッファ回路において、伝送する信号の
確定期間（同一論理値を維持している期間）に依存して
前記信号のスキューが発生するのを抑制する。 【解決手段】 入力信号ＤＩＮはラッチ回路２０を経て
ドライバ１２でバス６に伝送される。確定期間検出回路
１４は、前記入力信号ＤＩＮの確定期間を検出する。ド
ライブ能力制御回路１５は、前記検出された確定期間が
短い場合には、ドライバ１２のドライブ能力を通常値に
制御し、前記検出された確定期間が長い場合には、ドラ
イバ１２のドライブ能力を高く変更する。従って、入力
信号ＤＩＮの確定期間が長い場合には、次にこの信号の
論理値が変化する際に、その変化に時間を要し、信号Ｄ
ＩＮの確定期間が短い場合に比して長い時間になろうと
するが、前記高いドライブ能力により前記変化の時間が
短縮され、信号ＤＩＮの確定期間が短い場合の変化時間
とほぼ同時間になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スキュー抑制機能
を有する出力バッファ回路に関する。

【０００２】

【従来の技術】近年、２個のチップ間でデータを送受信
する場合、そのデータの転送レートが高くなるに伴い、
クロック信号と伝送されるデータ間、又は伝送される２
種のデータ相互間でスキューを小さく抑制することが重
要となっている。

【０００３】従来では、高速なデータ転送が要求される
場合には、ＤＬＬやＰＬＬ等を用いて、クロック信号や
データの出力タイミングを同一タイミングに調整するこ
とにより、信号の位相ずれであるスキューを抑制するこ
とが行われる。

【０００４】

【発明が解決しようとする課題】しかしながら、本発明
者等は、前記従来のようにクロック信号やデータの出力
タイミングを同一タイミングに調整するだけでは、より
一層高速なデータ転送において、前記データ等の出力タ
イミングの調整後にもスキューが発生し、このスキュー
に起因してデータ受信が適切に行われないことを見出し
た。

【０００５】前記出力タイミングの調整後に発生するス
キューの原因の１つとして、本発明者等は、伝送する信
号が同一論理値に確定している期間（以下、確定期間と
いう）の長短がある点を発見し、これに着目した。以
下、この点を図５に基づいて詳細に説明する。

【０００６】図５において、ＣＬＫはクロック信号、Ｄ
out1及びＤout2は送信側でドライバからバスに出力され
たデータを示す。また、Ｖrefは受信装置でデータの論
理値を判定する基準値であって、受信装置は、この基準
値Ｖref以下の電位を"Ｌ"レベル、基準値Ｖrefを越える
電位を"Ｈ"レベルと判定する。前記データＤout1は、ク
ロック信号ＣＬＫの立下りタイミングT1で"Ｌ"レベルか
ら"Ｈ"レベルに向かって変化し、前記タイミングT1以前
の期間は"Ｌ"レベルに保持されており、確定期間の長い
データである。一方、データＤout2は、クロック信号Ｃ
ＬＫの立上りタイミングT0で"Ｈ"レベルから"Ｌ"レベル
に向かって変化すると共に、次の立下りタイミングT1
で"Ｌ"レベルから"Ｈ"レベルに向かって変化する。従っ
て、データＤout2は、タイミングT1以前の期間で"Ｌ"レ
ベルである期間が短く、確定期間の短いデータである。
データＤout1は、タイミングT1で"Ｌ"レベルの電位ＶL
から電位上昇して"Ｈ"レベルの電位ＶHに到達する。こ
れに対し、データＤout2は、タイミングT0で電位ＶHか
ら電位下降するものの、タイミングT1では"Ｌ"レベルの
電位ＶLには到達せず、この電位ＶLよりも所定電位dＶ
だけ高い電位値から電位上昇する。その結果、確定期間
の長いデータＤout1は、確定期間の短いデータＤout2と
比較して、タイミングT1から前記基準値Ｖrefに到達す
るまでに長い期間を要し、両データＤout1、Ｄout2間に
は、時間差(スキュー)ＳＫtが発生している。このスキ
ューＳＫtは、クロック信号ＣＬＫの周波数が高くなる
ほど、またデータが乗せられるバスの負荷が大きくなる
ほど、顕著になる。以上の説明から、送信側のドライバ
でのデータ出力タイミングを２種のデータＤout1,Ｄout
2で一致させた場合であっても、データの確定期間の長
短に起因してスキューが発生することが判る。

【０００７】本発明の目的は、信号の確定期間に依存し
て発生するデータのスキューを有効に抑制できる出力バ
ッファ回路を提供することにある。

【０００８】

【課題を解決するための手段】以上の目的を達成するた
め、本発明では、信号の確定期間を検出し、この検出し
た確定期間の長短に応じてバスの駆動能力を変更するこ
ととする。

【０００９】即ち、請求項１記載の発明のスキュー抑制
機能を有する出力バッファ回路は、入力信号の論理値に
応じてバスをドライブするドライブ手段と、前記入力信
号をクロック信号に基いて入力し、この入力信号が同一
論理値に維持されている確定期間を検出し、その検出結
果を示す信号を出力する確定期間検出手段と、前記確定
期間検出手段の出力信号を受け、前記確定期間の長短に
応じて、前記ドライブ手段のドライブ能力を制御するド
ライブ能力制御手段とを備えたことを特徴とする。

【００１０】また、請求項２記載の発明は、前記請求項
１記載のスキュー抑制機能を有する出力バッファ回路に
おいて、前記ドライブ能力制御手段は、前記確定期間検
出手段で検出された確定期間が長い場合には、短い場合
に比較して、ドライブ手段のドライブ能力を高く制御す
ることを特徴とする。

【００１１】更に、請求項３記載の発明は、前記請求項
１記載のスキュー抑制機能を有する出力バッファ回路に
おいて、前記確定期間検出手段は、前記クロック信号の
信号取込タイミングで取り込んだ前記入力信号の論理値
を、前記信号取込タイミングよりも１つ前の信号取込タ
イミングで取り込んだ前記入力信号の論理値と比較し、
これにより、前記入力信号の前記確定期間を検出するこ
とを特徴とする。

【００１２】加えて、請求項４記載の発明は、前記請求
項３記載のスキュー抑制機能を有する出力バッファ回路
において、前記確定期間検出手段は、クロック信号の所
定のエッジタイミング毎に動作する第１及び第２のラッ
チ回路と、比較回路とを有し、前記第１のラッチ回路
は、前記入力信号の論理値をラッチすると共に、このラ
ッチした論理値を出力し、前記第２のラッチ回路は、前
記第１のラッチ回路が出力した論理値をラッチすると共
に、このラッチした論理値を出力し、前記比較回路は、
前記第１及び第２のラッチ回路が出力した論理値同志を
比較し、この比較結果を前記ドライブ能力制御手段に出
力することを特徴とする。

【００１３】また、請求項５記載の発明は、前記請求項
１記載のスキュー抑制機能を有する出力バッファ回路に
おいて、前記確定期間検出手段から前記ドライブ能力制
御手段に出力される信号を設定時間遅延する遅延手段を
有し、前記遅延手段が遅延する設定時間は、前記ドライ
ブ手段のドライブ能力が、前記確定期間検出手段による
確定期間の検出後の前記入力信号の最初の論理値変化時
に合わせて変更されるように設定されることを特徴とす
る。

【００１４】更に、請求項６記載の発明は、前記請求項
１記載のスキュー抑制機能を有する出力バッファ回路に
おいて、前記ドライブ手段がドライブするバスには、相
互間で信号の送受信を行う複数個の半導体集積回路が接
続されていることを特徴とする。

【００１５】以上の構成により、請求項１ないし請求項
６記載の発明では、入力信号の確定期間の長短に応じて
ドライブ手段のバスドライブ能力がドライブ能力制御手
段により変更される。従って、例えば、入力信号の確定
期間が長い場合、即ち、その後に行われる入力信号の論
理値の遷移に長い期間を要する場合には、入力信号の確
定期間が短い場合に比して、ドライブ手段のドライブ能
力が高く変更され、これにより、入力信号の論理値の遷
移は前記長い期間よりも短縮される。その結果、入力信
号の確定期間の長短に拘わらず、入力信号の論理値の遷
移期間が常にほぼ同一期間になって、入力信号の確定期
間に依存したデータのスキューが効果的に抑制されるこ
とになる。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。

【００１７】図１は信号の送受信システムの全体概略構
成を示す。同図において、１は６個の半導体集積回路
(ＬＳＩ)であって、これ等半導体集積回路１は共用する
複数本（同図では２本）のバス６に接続される。これ等
半導体集積回路１は、相互間で信号の送受信を行う。所
定の２個の半導体集積回路間で信号の送受信を行う場合
には、送信側の半導体集積回路がバス６の電位をドライ
ブし、受信側の半導体集積回路は前記バス６の電位変化
を検知して信号を受信する。送信側の半導体集積回路で
は、バス６の容量及び他の５個の半導体集積回路１の入
力容量をドライブする必要がある。バス６の容量は、接
続される半導体集積回路の個数が多くなるほど、即ちバ
ス長が長くなるほど、大きくなる。

【００１８】前記各半導体集積回路１は、図２に示すよ
うに内部に、信号送信用の出力バッファ回路１０を備え
る。この出力バッファ回路１０は、バス６の本数に等し
い数だけ設けられる。図２では、１本のバス６に対する
出力バッファ回路１０のみを記載している。この出力バ
ッファ回路１０において、ＤＩＮは入力信号、１４は前
記入力信号ＤＩＮを受け、この入力信号ＤＩＮが同一論
理値に維持されている確定期間を検出する確定期間検出
回路（確定期間検出手段）、１１は前記確定期間検出回
路１４の出力信号ＳＥＬ１を設定時間遅延して遅延信号
ＳＥＬ２を出力する遅延回路（遅延手段）、１２は前記
確定期間検出回路１４に含まれるラッチ回路（後述）２
０の出力信号ＤＬ１を受け、この信号ＤＬ１を前記バス
６に出力するドライバ（ドライブ手段）である。また、
１５は前記確定期間検出回路１４で検出された確定期間
の長短に応じて前記ドライバ１２のドライブ能力を大小
変更するドライブ能力制御回路（ドライブ能力制御手
段）である。

【００１９】前記確定期間検出回路１４の内部構成を説
明する。確定期間検出回路１４において、２０、２１は
各々Ｄラッチより成る第１及び第２のラッチ回路であっ
て、この両ラッチ回路２０、２１は共にクロック信号Ｃ
ＬＫに基づいて動作し、このクロック信号ＣＬＫの立上
りエッジを信号取込タイミングとする。前記第１のラッ
チ回路２０は、前記入力信号ＤＩＮの論理値をラッチす
ると共に、このラッチした論理値を出力する。従って、
第１のラッチ回路２０の出力ＤＬ１は、図４に示すよう
に、入力信号ＤＩＮをクロック信号ＣＬＫの立上りエッ
ジまで遅らせた信号となる。また、前記第２のラッチ回
路２１は、前記第１のラッチ回路２０の出力ＤＬ１をラ
ッチすると共に、このラッチした論理値を出力する。従
って、第２のラッチ回路２１の出力ＤＬ２は、図４に示
すように、第１のラッチ回路２０の出力信号ＤＬ１をク
ロック信号ＣＬＫの１周期分遅らせた信号となる。

【００２０】前記確定期間検出回路１４は、更に比較回
路２３を備える。この比較回路２３は、前記第１及び第
２のラッチ回路２０、２１の出力ＤＬ１、ＤＬ２を入力
し、この両入力を比較して、図４からも判るように、こ
の両入力の論理値が一致するときには"Ｈ"レベルの選択
信号ＳＥＬ１を出力し、両入力の論理値が一致しないと
きには"Ｌ"レベルの選択信号ＳＥＬ１を出力する。即
ち、比較回路２３は、クロック信号ＣＬＫの立上りエッ
ジ（信号取込タイミング）での入力信号ＤＩＮの論理値
ＤＬ１と、その立上りエッジの１つ前の立上りエッジで
の入力信号ＤＩＮの論理値ＤＬ２とを比較して、入力信
号ＤＩＮの論理値がクロック信号ＣＬＫの２周期分続く
状態を検出し、この状態を入力信号ＤＩＮの確定期間が
長い状態と判断して、"Ｈ"レベルの選択信号ＳＥＬ１を
出力する。

【００２１】前記遅延回路１１の設定時間、即ち選択信
号ＳＥＬ１を遅らせる期間は、図４に示す遅延選択信号
ＳＥＬ２から判るように、前記第１のラッチ回路２０の
出力信号ＤＬ１の論理値が連続する２周期で同一値とな
った場合に、その次の論理値変化（図４に示すタイミン
グＡ）が前記"Ｈ"レベルの遅延選択信号ＳＥＬ２の発生
期間内に入るように、本実施の形態ではクロック信号Ｃ
ＬＫの約半周期分に設定される。

【００２２】次に、前記ドライバ１２及び前記ドライブ
能力制御回路１５の内部構成を図３に基づいて説明す
る。同図において、ドライバ１２は、同一内部構成のメ
インドライバ１２ａ及び補助ドライバ１２ｂから成る。
メインドライバ１２ａは、前記第１のラッチ回路２０の
出力信号ＤＬ１を反転した信号を受け、この反転信号に
応じた出力ＤＯＵＴによりバス６を駆動する。一方、補
助ドライバ１２ｂは、前記ドライブ能力制御回路１５の
出力ＣＯＮ１、ＣＯＮ２を受け、この両信号に応じた出
力ＤＯＵＴによりバス６を駆動する。

【００２３】図３のドライブ能力制御回路１５は、ＮＡ
ＮＤ回路１５ａとＮＯＲ回路１５ｂとを有する。前記Ｎ
ＡＮＤ回路１５ａには、前記遅延回路１１からの遅延選
択信号ＳＥＬ２、及び第１のラッチ回路２０の出力信号
ＤＬ１が入力される。ＮＡＮＤ回路１５ａの出力ＣＯＮ
１は、前記補助ドライバ１２ｂのＰＭＯＳトランジスタ
２００に出力される。また、前記ＮＯＲ回路１５ｂに
は、前記遅延回路１１からの遅延選択信号ＳＥＬ２をイ
ンバータ１５ｃで反転した信号、及び前記第１のラッチ
回路２０の出力信号ＤＬ１が入力される。ＮＯＲ回路１
５ｂの出力ＣＯＮ２は、前記補助ドライバ１２ｂのＮＭ
ＯＳトランジスタ２１０に出力される。尚、ドライブ能
力制御回路１５において、１５ｄは、第１のラッチ回路
２０の出力信号ＤＬ１を反転するインバータであって、
その出力は前記メインドライバ１２ａに出力されてい
る。

【００２４】従って、前記ドライバ１２において、メイ
ンドライバ１２ａは、常時、第１のラッチ回路２０の出
力信号ＤＬ１に応じて動作する。また、補助ドライバ１
２ｂは、前記遅延回路１１の遅延選択信号ＳＥＬ２が"
Ｈ"レベルの際、即ち入力信号ＤＩＮの論理値が連続す
る２周期で同一値である際（確定期間が長い場合）に限
り、第１のラッチ回路２０の出力信号ＤＬ１に応じて動
作して、バス６のドライブ能力を高く変更する。

【００２５】尚、ドライバ１２の構成は種々変更可能で
ある。例えば、前記２つのドライバ１２ａ、１２ｂを常
時動作させ、遅延回路１１の遅延選択信号ＳＥＬ２が"
Ｌ"レベルの際（確定期間が短い場合）に補助ドライバ
１２ｂの動作を停止させて、バス６のドライブ能力を低
く制御してもよい。確定期間が長い場合と短い場合との
何れを基準とするかは任意であり、例えば、入力信号Ｄ
ＩＮの遷移が頻繁で多い場合には確定期間が短い場合を
基準とすればよい。更に、ドライバ１２のドライブ能力
の変更幅は、信号ＤＩＮの確定期間の長短に起因して発
生するスキューの大きさに対応できるように、例えば、
クロック信号ＣＬＫの周波数や、バス６の負荷容量等に
応じて設定すればよい。

【００２６】以上の構成から、本実施の形態において
は、入力信号ＤＩＮの論理値がクロック信号ＣＬＫの１
周期毎に変化する場合、即ち入力信号ＤＩＮの確定期間
が短い場合には、確定期間検出回路１４は"Ｌ"レベルの
選択信号ＳＥＬ１を出力し、ドライブ能力制御回路１５
はその出力信号ＣＯＮ１、ＣＯＮ２によりドライバ１２
の補助ドライバ１２ｂを停止状態に制御する。従って、
ドライバ１２では、メインドライバ１２ａのみが第１の
ラッチ回路２０の出力信号ＤＬ１に応じて動作して、ド
ライブ能力は通常値となる。

【００２７】一方、入力信号ＤＩＮの論理値がクロック
信号ＣＬＫの連続する２周期で同一値である場合、即ち
入力信号ＤＩＮの確定期間が長い場合には、確定期間検
出回路１４は"Ｈ"レベルの選択信号ＳＥＬ１を出力し、
ドライブ能力制御回路１５はその出力信号ＣＯＮ１、Ｃ
ＯＮ２によりドライバ１２の補助ドライバ１２ｂを動作
状態に制御する。その結果、ドライバ１２のドライブ能
力は、メインドライバ１２ａの能力に補助ドライバ１２
ｂの能力が加わった高いドライブ能力に変更される。そ
の結果、図４に示すように、第１のラッチ回路２０の出
力信号ＤＬ１の論理値が２周期で同一値となった後の変
化時（同図に示すＡ及びＢ）には、ドライバ１２の出力
ＤＯＵＴの波形は、同図に示す従来の出力ＤＯＵＴ'の
波形に比較して、変化の傾きが大きくなり、基準値Ｖre
fに達するまでの時間ｔf1、ｔr1(電位下降する場合にｔ
f1、電位上昇する場合にｔr1)が従来の出力ＤＯＵＴ'で
の同時間ｔf2、ｔr2よりも短くなる。その結果、図４に
示すように、本実施の形態では、信号ＤＩＮが１周期毎
に変化する場合と同一論理値が２周期続く場合との双方
で、基準値Ｖrefに達するまでの時間が同一値ｔf1、ｔr
1となり、スキューが無くなることになる。

【００２８】尚、前記実施の形態では、ドライバ１２の
ドライブ能力を２段階に制御したが、必要に応じて３段
階以上に制御しても良いのは勿論である。例えば、信号
の受信側で、信号の"Ｈ"、"Ｌ"のレベル判定の基準値Ｖ
refを複数持つ場合には、これに対応する段階にドライ
ブ能力を制御する。この場合には、確定期間検出回路１
４は、信号ＤＩＮの確定期間として、信号ＤＩＮの同一
論理値が何周期続くかを検出し、その確定期間の長さに
応じた選択信号をドライバ１２に出力する。

【００２９】また、前記実施の形態では、クロック信号
ＣＬＫの立上りエッジを信号ＤＩＮの取込みタイミング
としたが、本発明はこれに限定されず、その他、信号取
込みタイミングとして、クロック信号ＣＬＫの立下りエ
ッジのみを用いたり、クロック信号ＣＬＫの立上りエッ
ジ及び立下りエッジの双方を用いても良いのは勿論であ
る。

【００３０】

【発明の効果】以上説明したように、請求項１ないし請
求項６記載の発明の出力バッファ回路によれは、ドライ
ブ手段のバスドライブ能力を、入力信号の確定期間の長
短に応じて変更したので、入力信号の確定期間の長短に
拘わらず、入力信号の論理値の遷移期間を常にほぼ同一
期間にできて、入力信号の確定期間に依存したデータの
スキューを効果的に抑制できる。

【図面の簡単な説明】

【図１】本発明の実施の形態の出力バッファ回路が備え
られる信号送受信システムの全体構成を示す図である。

【図２】本発明の実施の形態の出力バッファ回路の構成
を示す図である。

【図３】同出力バッファ回路に備えるドライブ能力制御
回路及びドライバの内部構成を示す図である。

【図４】同出力バッファ回路の動作を説明するタイミン
グチャート図である。

【図５】入力信号の確定期間の長短に応じてその入力信
号の論理値の遷移期間が異なる様子を説明した図であ
る。

【符号の説明】

１ 半導体集積回路 ６ バス １０ 出力バッファ回路 １１ 遅延回路（遅延手段） １２ ドライバ（ドライブ手段） １２ａ メインドライバ １２ｂ 補助ドライバ １４ 確定期間検出回路（確定期間検出手段） １５ ドライブ能力制御回路（ドライブ能力制御手
段） ２０ 第１のラッチ回路 ２１ 第２のラッチ回路 ２３ 比較回路 ＤＩＮ 入力信号

Claims (6)

【特許請求の範囲】
1. 【請求項１】 入力信号の論理値に応じてバスをドライ
   ブするドライブ手段と、 前記入力信号をクロック信号に基いて入力し、この入力
   信号が同一論理値に維持されている確定期間を検出し、
   その検出結果を示す信号を出力する確定期間検出手段
   と、 前記確定期間検出手段の出力信号を受け、前記確定期間
   の長短に応じて、前記ドライブ手段のドライブ能力を制
   御するドライブ能力制御手段とを備えたことを特徴とす
   るスキュー抑制機能を有する出力バッファ回路。
2. 【請求項２】 前記ドライブ能力制御手段は、 前記確定期間検出手段で検出された確定期間が長い場合
   には、短い場合に比較して、ドライブ手段のドライブ能
   力を高く制御することを特徴とする請求項１記載のスキ
   ュー抑制機能を有する出力バッファ回路。
3. 【請求項３】 前記確定期間検出手段は、 前記クロック信号の信号取込タイミングで取り込んだ前
   記入力信号の論理値を、前記信号取込タイミングよりも
   １つ前の信号取込タイミングで取り込んだ前記入力信号
   の論理値と比較し、 これにより、前記入力信号の前記確定期間を検出するこ
   とを特徴とする請求項１記載のスキュー抑制機能を有す
   る出力バッファ回路。
4. 【請求項４】 前記確定期間検出手段は、 クロック信号の所定のエッジタイミング毎に動作する第
   １及び第２のラッチ回路と、比較回路とを有し、 前記第１のラッチ回路は、前記入力信号の論理値をラッ
   チすると共に、このラッチした論理値を出力し、 前記第２のラッチ回路は、前記第１のラッチ回路が出力
   した論理値をラッチすると共に、このラッチした論理値
   を出力し、 前記比較回路は、前記第１及び第２のラッチ回路が出力
   した論理値同志を比較し、この比較結果を前記ドライブ
   能力制御手段に出力することを特徴とする請求項３記載
   のスキュー抑制機能を有する出力バッファ回路。
5. 【請求項５】 前記確定期間検出手段から前記ドライブ
   能力制御手段に出力される信号を設定時間遅延する遅延
   手段を有し、 前記遅延手段が遅延する設定時間は、 前記ドライブ手段のドライブ能力が、前記確定期間検出
   手段による確定期間の検出後の前記入力信号の最初の論
   理値変化時に合わせて変更されるように設定されること
   を特徴とする請求項１記載のスキュー抑制機能を有する
   出力バッファ回路。
6. 【請求項６】 前記ドライブ手段がドライブするバスに
   は、 相互間で信号の送受信を行う複数個の半導体集積回路が
   接続されていることを特徴とする請求項１記載のスキュ
   ー抑制機能を有する出力バッファ回路。