JPH1131793A - Semiconductor memory device - Google Patents
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- JPH1131793A JPH1131793A JP9188088A JP18808897A JPH1131793A JP H1131793 A JPH1131793 A JP H1131793A JP 9188088 A JP9188088 A JP 9188088A JP 18808897 A JP18808897 A JP 18808897A JP H1131793 A JPH1131793 A JP H1131793A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は強誘電体容量素子を
内蔵した半導体記憶装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device having a built-in ferroelectric capacitor.
【０００２】[0002]
【従来の技術】近年、高速かつ低電圧動作が可能であ
り、書き換え回数が１０10回以上を有する不揮発性メモ
リである強誘電体メモリ（以下、ＦｅＲＡＭと記す）の
研究、開発が盛んに行われている。強誘電体素子はヒス
テリシス特性を有し、外部印加電圧が零のときでも、そ
の外部印加電圧の履歴に応じた残留分極が存在する。Ｆ
ｅＲＡＭは、強誘電体容量素子の残留分極の正負として
情報を記憶するものである。In recent years, it enables high-speed and low voltage operation, the number of times of rewriting 10 10 times or more ferroelectric memory is a nonvolatile memory having a (hereinafter referred to as FeRAM) actively line research, the development of Have been done. The ferroelectric element has a hysteresis characteristic, and even when the externally applied voltage is zero, there is a residual polarization according to the history of the externally applied voltage. F
The eRAM stores information as the sign of the remanent polarization of the ferroelectric capacitor.
【０００３】ＦｅＲＡＭの構造には様々なものが提案さ
れているが、その中の１つに１つのトランジスタと１つ
の強誘電体容量素子で１つのセルを構成する１Ｔ１Ｃ型
セルがある。この１Ｔ１Ｃ型セルは通常のＤＲＡＭと同
様の構成を有しており、セルの面積が小さいため、高集
積化に適している。[0003] Various structures of the FeRAM have been proposed. Among them, there is a 1T1C type cell in which one transistor is formed by one transistor and one ferroelectric capacitor. The 1T1C type cell has a configuration similar to that of a normal DRAM and has a small cell area, and thus is suitable for high integration.
【０００４】まず、従来の半導体記憶装置について、図
４を用いて説明する。図４において、情報を記憶するメ
モリセル１はビット線２に接続され、一定の電位を発生
させるためのリファレンスセル３はビット線４に接続さ
れている。また、ビット線２およびビット線４は、メモ
リセル１とリファレンスセル３の出力電位を比較するた
めの比較手段であるセンスアンプ５にそれぞれ接続され
ている。メモリセル１は必要に応じてビット線２に並列
に複数個接続される。メモリセル１は、ＭＯＳトランジ
スタ６と、Ｓｒ2Ｂｉ2Ｔａ2Ｏ9で構成される強誘電体膜
（図示せず）を有する第１の強誘電体容量素子８とを有
する。リファレンスセル３はＭＯＳトランジスタ７と、
強誘電体膜を有する第２の強誘電体容量素子９とを有し
ている。この第２の強誘電体容量素子９は、第１の強誘
電体容量素子８より大きな面積を持つ。また、ＭＯＳト
ランジスタ６、７は、ワード線１０、１１にそれぞれ接
続され、第１の強誘電体容量素子８、第２の強誘電体容
量素子９は、セルプレート１２にそれぞれ接続されてい
る。First, a conventional semiconductor memory device will be described with reference to FIG. In FIG. 4, a memory cell 1 for storing information is connected to a bit line 2, and a reference cell 3 for generating a constant potential is connected to a bit line 4. Further, the bit lines 2 and 4 are connected to a sense amplifier 5 which is a comparing means for comparing the output potentials of the memory cell 1 and the reference cell 3, respectively. A plurality of memory cells 1 are connected to the bit line 2 in parallel as needed. The memory cell 1 has a MOS transistor 6 and a first ferroelectric capacitor 8 having a ferroelectric film (not shown) composed of Sr 2 Bi 2 Ta 2 O 9 . The reference cell 3 includes a MOS transistor 7 and
And a second ferroelectric capacitor 9 having a ferroelectric film. The second ferroelectric capacitor 9 has an area larger than that of the first ferroelectric capacitor 8. The MOS transistors 6 and 7 are connected to word lines 10 and 11, respectively, and the first ferroelectric capacitor 8 and the second ferroelectric capacitor 9 are connected to a cell plate 12, respectively.
【０００５】ここで、第１の強誘電体容量素子８、およ
び第２の強誘電体容量素子９の電圧を、セルプレート１
２の電位に対するビット線２、４の電位としてそれぞれ
定義する。Here, the voltage of the first ferroelectric capacitor 8 and the voltage of the second ferroelectric capacitor 9 are applied to the cell plate 1.
2 is defined as the potential of bit lines 2 and 4 with respect to the potential of 2.
【０００６】次に、１Ｔ１Ｃ型セルの読み出し時の動作
を説明する。図５は、情報の読み出し時における第１の
強誘電体容量素子８および第２の強誘電体容量素子９の
ヒステリシス特性を示す図である。Next, the operation at the time of reading a 1T1C type cell will be described. FIG. 5 is a diagram showing hysteresis characteristics of the first ferroelectric capacitor 8 and the second ferroelectric capacitor 9 when reading information.
【０００７】メモリセル１に情報が記録されると第１の
強誘電体容量素子８は状態Ａまたは状態Ｂとなる。第１
の強誘電体容量素子８が状態Ａにあるか、状態Ｂにある
かを識別する方法、すなわち記録された情報を読み出す
方法を以下に説明する。When information is recorded in the memory cell 1, the first ferroelectric capacitive element 8 becomes the state A or the state B. First
A method for identifying whether the ferroelectric capacitor 8 of the above is in the state A or the state B, that is, a method of reading recorded information will be described below.
【０００８】まず、ビット線２、４をグランドレベルに
プリチャージする。次にワード線１０、１１の電位をＨ
レベルにすることによりＭＯＳトランジスタ６、７をオ
ンとする。そして、セルプレート１２の電位をＨレベル
にすることにより、第１の強誘電体素子８および第２の
強誘電体容量素子９に負の電圧を印加する。このとき、
第１の強誘電体容量素子８が状態Ａにある場合は、第１
の強誘電体容量素子８は分極が反転して状態Ａから状態
Ｃに移る。第１の強誘電体容量素子８からビット線２に
送られる単位面積当たりの電荷量を反転電荷量Ｑｓ、ビ
ット線２の浮遊容量をＣｂ、第１の強誘電体容量素子８
の面積をＳ1としたとき、ビット線２の電位Ｖｂ1は Ｖｂ1＝Ｑｓ・Ｓ1／Ｃｂ と表される。First, the bit lines 2 and 4 are precharged to the ground level. Next, the potentials of the word lines 10 and 11 are set to H.
By setting the level, the MOS transistors 6 and 7 are turned on. Then, by setting the potential of the cell plate 12 to the H level, a negative voltage is applied to the first ferroelectric element 8 and the second ferroelectric capacitor 9. At this time,
When the first ferroelectric capacitor 8 is in the state A, the first
The polarization of the ferroelectric capacitor element 8 of FIG. The amount of charge per unit area sent from the first ferroelectric capacitor 8 to the bit line 2 per unit area is the inverted charge amount Qs, the floating capacitance of the bit line 2 is Cb, and the first ferroelectric capacitor 8
The area when the S 1, the potential Vb 1 of the bit line 2 is expressed as Vb 1 = Qs · S 1 / Cb.
【０００９】一方、第１の強誘電体容量素子８が状態Ｂ
にある場合は、第１の強誘電体容量素子８は分極が反転
せず、状態Ｂから状態Ｃに移る。このとき第１の強誘電
体容量素子８からビット線２に送られる単位面積当たり
の電荷量を非反転電荷量Ｑｎとすると、ビット線２の電
位は Ｖｂ2＝Ｑｎ・Ｓ1／Ｃｂ と表される。On the other hand, when the first ferroelectric capacitor 8 is in the state B
, The polarization of the first ferroelectric capacitor 8 is not inverted, and the state shifts from the state B to the state C. At this time, assuming that the charge per unit area sent from the first ferroelectric capacitor 8 to the bit line 2 is the non-inverted charge Qn, the potential of the bit line 2 is expressed as Vb 2 = Qn · S 1 / Cb. Is done.
【００１０】次に、ビット線４の電位について説明す
る。リファレンスセル３の第２の強誘電体容量素子９は
常に状態Ｂにあるので、第２の強誘電体容量素子９の面
積をＳ 2とすると、読み出し時にはビット線４の電位は Ｖｂ3＝Ｑｎ・Ｓ2／Ｃｂ ・・・・・（１） と表される。したがって、ビット線２とビット線４との
電位差を測定するセンスアンプ５の出力は、第１の強誘
電体容量素子８が状態Ａにあるときは（Ｖｂ1−Ｖ
ｂ3）、第１の強誘電体容量素子８が状態Ｂにあるとき
は（Ｖｂ2−Ｖｂ3）となる。ここで、 Ｖｂ1＞Ｖｂ3＞Ｖｂ2 ・・・・・（２） となるようにＳ１、Ｓ２、Ｃｂの値を設定しておけば、
（Ｖｂ1−Ｖｂ3）＞０、（Ｖｂ2−Ｖｂ3）＜０となるの
で、センスアンプ５の出力の正負を判断することによっ
て第１の強誘電体容量素子８が状態Ａにあるのか、状態
Ｂにあるのかを識別することができる。Next, the potential of the bit line 4 will be described.
You. The second ferroelectric capacitor 9 of the reference cell 3 is
Since the state is always in the state B, the surface of the second ferroelectric
Product S TwoThen, at the time of reading, the potential of the bit line 4 becomes VbThree= Qn · STwo/ Cb (1) Therefore, the bit lines 2 and 4
The output of the sense amplifier 5 for measuring the potential difference is the first inductive voltage.
When the capacitance element 8 is in the state A, (Vb1-V
bThree), When the first ferroelectric capacitor 8 is in the state B
Is (VbTwo-VbThree). Where Vb1> VbThree> VbTwoIf the values of S1, S2, and Cb are set so that
(Vb1-VbThree)> 0, (VbTwo-VbThree) <0
By determining whether the output of the sense amplifier 5 is positive or negative,
Whether the first ferroelectric capacitor 8 is in the state A or not.
B can be identified.
【００１１】以上のように、１Ｔ１Ｃ型セルの強誘電体
メモリは、リファレンスセル３からの出力であるビット
線４の電位がデータの読み出しの基準となっているた
め、この電位が安定していることが要求される。この出
力電位Ｖｂ3は（１）式に表されているように、非反転
電荷量Ｑｎに依存しているため、この非反転電荷量Ｑｎ
が安定していることが必要である。As described above, in the ferroelectric memory of the 1T1C type cell, since the potential of the bit line 4 which is the output from the reference cell 3 is used as a reference for reading data, this potential is stable. Is required. Since the output potential Vb 3 depends on the non-inverted charge amount Qn as shown in the equation (1), the non-inverted charge amount Qn
Needs to be stable.
【００１２】[0012]
【発明が解決しようとする課題】しかしながら、強誘電
体容量素子には、一方向の電界を印加することによって
強誘電体内に内部電界が発生し、ヒステリシス特性が変
化する現象すなわちインプリント効果が誘起される。However, when a unidirectional electric field is applied to the ferroelectric capacitor, an internal electric field is generated in the ferroelectric material, and the phenomenon that the hysteresis characteristic changes, that is, the imprint effect is induced. Is done.
【００１３】図６は、インプリント効果が誘起したとき
のヒステリシス特性の変化を示す図である。FIG. 6 is a diagram showing a change in hysteresis characteristics when the imprint effect is induced.
【００１４】強誘電体容量素子に負の電圧を印加し続け
ると、図６に示すように、ヒステリシス特性は、インプ
リント効果が生じる前の状態（ａ）からインプリント効
果が飽和したときの状態（ｂ）にシフトし、その結果、
非反転電荷量ＱnaからＱnbに減少する。このときビット
線４の電位Ｖｂ3が（１）式に従って減少するので、
（２）式の関係が損なわれ、第１の強誘電体容量素子８
の状態を識別することができず、情報の読み出しが行え
なくなることがある。When a negative voltage is continuously applied to the ferroelectric capacitor, as shown in FIG. 6, the hysteresis characteristic changes from the state (a) before the imprint effect occurs to the state when the imprint effect is saturated. (B), so that
The non-inverted charge amount decreases from Qna to Qnb. At this time, since the potential Vb 3 of the bit line 4 decreases according to the equation (1),
The relationship of equation (2) is impaired, and the first ferroelectric capacitor 8
State cannot be identified, and information cannot be read.
【００１５】ここで、従来の半導体記憶装置から情報を
読み出す回数と、リファレンスセル３の出力電圧Ｖｂ3
との関係および、情報を読み出す回数と、第２の強誘電
体容量素子９の非反転電荷量Ｑｎとの関係をそれぞれ図
７（ａ）、（ｂ）に示す。図７（ａ）からわかるよう
に、リファレンスセル３の出力電圧は初期値が１Ｖであ
り、1012回の読み出し動作を行った後は、出力電位が
０．６７Ｖ、すなわち初期値の６７％にまで低下した。
また、図７（ｂ）からわかるように、第２の強誘電体容
量素子９の非反転電荷量Ｑｎは、初期値が４．５μＣ／
ｃｍ2であるのに対し、１０12回の読み出し動作を行っ
た後は、３．１μＣ／ｃｍ2と、初期値の６９％まで低
下している。Here, the number of times of reading information from the conventional semiconductor memory device and the output voltage Vb 3 of the reference cell 3
7 (a) and 7 (b) show the relationship between the number of times of reading information and the non-inverting charge amount Qn of the second ferroelectric capacitor 9, respectively. As can be seen from FIG. 7A, the output voltage of the reference cell 3 has an initial value of 1 V, and after performing 10 12 read operations, the output potential becomes 0.67 V, that is, 67% of the initial value. Down to
As can be seen from FIG. 7B, the non-inverted charge amount Qn of the second ferroelectric capacitor 9 has an initial value of 4.5 μC /
cm 2, which is 3.1 μC / cm 2 , which is 69% of the initial value after 10 12 reading operations.
【００１６】このインプリント効果は、強誘電体容量素
子内部に含まれる不純物イオンあるいは酸素欠陥が電圧
の印加に伴って移動して、ビルトイン電位が発生するこ
とが原因であると考えられる。しかし、強誘電体容量素
子の形成を有機金属を原料とするＭＯＤ法やＭＯＣＶＤ
法等の方法によって行う限り、不純物イオンを完全に排
除することは困難であり、また酸化物である強誘電体に
おいて酸素欠陥が完全にない薄膜を形成することは極め
て困難であるため、強誘電体材料を改善することによっ
てインプリント効果を軽減し、非反転電荷量Ｑｎの変動
を小さくすることは困難である。It is considered that this imprint effect is caused by the fact that impurity ions or oxygen defects contained in the ferroelectric capacitor move due to the application of a voltage to generate a built-in potential. However, the formation of the ferroelectric capacitor is performed by MOD method or MOCVD using organic metal as a raw material.
It is difficult to completely eliminate impurity ions as long as the method is used, and it is extremely difficult to form a thin film completely free from oxygen defects in an oxide ferroelectric substance. It is difficult to reduce the imprint effect and reduce the fluctuation of the non-inversion charge amount Qn by improving the body material.
【００１７】本発明は、電気的処理による簡便な方法に
よって非反転電荷量Ｑｎの変化を小さくし、リファレン
スセルの出力電位の安定化を行うことにより、１Ｔ１Ｃ
型セルの動作をより確実にすることのできる半導体記憶
装置を提供することを目的とする。According to the present invention, the change of the non-inverting charge amount Qn is reduced by a simple method using electrical processing, and the output potential of the reference cell is stabilized, thereby achieving 1T1C
It is an object of the present invention to provide a semiconductor memory device capable of further ensuring the operation of a pattern cell.
【００１８】[0018]
【課題を解決するための手段】本発明の半導体記憶装置
は、第１の強誘電体容量素子を有するメモリセルと、電
圧を印加することによりインプリント効果を誘起させた
第２の強誘電体容量素子を有するリファレンスセルと、
前記メモリセルの出力電位と前記リファレンスセルの出
力電位とを比較するための比較手段とを備えたものであ
る。本発明により、半導体記憶装置を反覆使用しても、
ファレンスセルの出力電位が安定する。According to the present invention, there is provided a semiconductor memory device comprising: a memory cell having a first ferroelectric capacitor; and a second ferroelectric substance in which an imprint effect is induced by applying a voltage. A reference cell having a capacitance element;
And comparing means for comparing the output potential of the memory cell with the output potential of the reference cell. According to the present invention, even if a semiconductor memory device is repeatedly used,
The output potential of the reference cell is stabilized.
【００１９】[0019]
【発明の実施の形態】以下、本発明の一実施の形態にお
ける半導体記憶装置について、図１〜図３を用いて説明
する。DESCRIPTION OF THE PREFERRED EMBODIMENTS A semiconductor memory device according to an embodiment of the present invention will be described below with reference to FIGS.
【００２０】本発明の実施の形態の半導体記憶装置は、
図４に示した従来の半導体記憶装置とは基本的構成は同
様であるが、第２の強誘電体容量素子のインプリント効
果が飽和されているという点において異なっている。The semiconductor memory device according to the embodiment of the present invention comprises:
Although the basic configuration is the same as that of the conventional semiconductor memory device shown in FIG. 4, the difference is that the imprint effect of the second ferroelectric capacitor is saturated.
【００２１】ここで、リファレンスセル３の第２の強誘
電体容量素子９のインプリント効果を飽和させる方法に
ついて説明する。Here, a method for saturating the imprint effect of the second ferroelectric capacitor 9 of the reference cell 3 will be described.
【００２２】まず、ビット線４をグランドレベルにし
て、ワード線１１をＨレベルにすることによりＭＯＳト
ランジスタ７をオンにする。ワード線１０をグランドレ
ベルにすることによってＭＯＳトランジスタ６をオフに
すれば、メモリセル１の強誘電体容量素子８には電圧が
印加されない。そして、セルプレート１２に単極性のパ
ルス電圧もしくは直流電圧を一定時間印加することによ
って、第２の強誘電体容量素子９にインプリント効果が
発生し、はじめ図６の状態（ａ）にあったヒステリシス
特性が、図６の右方にシフトし、やがて状態（ｂ）に示
す飽和状態となる。このとき、第２の強誘電体容量素子
９に印加される電圧の方向は、半導体記憶装置から情報
を読み出す際に第２の強誘電体容量素子９に印加される
電圧と同一の方向とする。First, the MOS transistor 7 is turned on by setting the bit line 4 to ground level and the word line 11 to H level. If the MOS transistor 6 is turned off by setting the word line 10 to the ground level, no voltage is applied to the ferroelectric capacitor 8 of the memory cell 1. When a unipolar pulse voltage or a DC voltage is applied to the cell plate 12 for a certain period of time, an imprint effect is generated in the second ferroelectric capacitor 9, and the state shown in FIG. The hysteresis characteristic shifts to the right in FIG. 6, and eventually reaches the saturation state shown in state (b). At this time, the direction of the voltage applied to the second ferroelectric capacitor 9 is the same as the direction of the voltage applied to the second ferroelectric capacitor 9 when reading information from the semiconductor memory device. .
【００２３】このように、強誘電体容量素子のインプリ
ント効果をあらかじめ飽和させておけば、半導体記憶装
置から情報を読み出すことによって、さらにインプリン
ト効果が現れることはなく、リファレンスセル３の出力
電位を安定化させることができる。As described above, if the imprint effect of the ferroelectric capacitive element is saturated in advance, no further imprint effect appears by reading information from the semiconductor memory device, and the output potential of the reference cell 3 is reduced. Can be stabilized.
【００２４】図１（ａ）は、本実施の形態における半導
体記憶装置から情報を読み出す回数と、リファレンスセ
ル３の出力電位との関係を実験の結果から示したもので
ある。また、図１（ｂ）は、同じ半導体記憶装置から情
報の読み出す回数と、強誘電体容量素子９の非反転電荷
量Ｑｎとの関係を示したものである。インプリント効果
を飽和させる際の諸条件は、第２の強誘電体容量素子９
に印加する電圧−５．５Ｖ、電圧印加時間１０4秒、周
波数１ＭＨｚ、温度１２５℃である。図１（ａ）からわ
かるように、リファレンスセル３の出力電圧は初期値が
１Ｖであり、１０12回の読み出し動作を行った後でも、
出力電位が０．９５Ｖ、すなわち、初期値の９５％を保
っている。また、図１（ｂ）からわかるように、第２の
強誘電体容量素子９の非反転電荷量Ｑｎは、初期値が
３．２μＣ／ｃｍ2であり、１０12回の読み出し動作を
行った後でも２．９μＣ／ｃｍ2、すなわち初期値の９
１％を保っている。FIG. 1A shows the relationship between the number of times of reading information from the semiconductor memory device according to the present embodiment and the output potential of the reference cell 3 based on the results of an experiment. FIG. 1B shows the relationship between the number of times of reading information from the same semiconductor storage device and the amount of non-inverted charge Qn of the ferroelectric capacitor 9. The conditions for saturating the imprint effect are as follows: the second ferroelectric capacitor 9
, A voltage of 5.5 V, a voltage application time of 10 4 seconds, a frequency of 1 MHz, and a temperature of 125 ° C. As can be seen from FIG. 1A, the output voltage of the reference cell 3 has an initial value of 1 V, and even after performing 10 12 reading operations,
The output potential is kept at 0.95 V, that is, 95% of the initial value. Further, as can be seen from FIG. 1B, the initial value of the non-inverted charge amount Qn of the second ferroelectric capacitor 9 was 3.2 μC / cm 2 , and the reading operation was performed 10 12 times. Even after this, 2.9 μC / cm 2 , that is, the initial value of 9 μC / cm 2
It keeps 1%.
【００２５】さらに、電圧印加時間を１０5秒、温度を
７５℃に変更して行った同様の実験の結果を図２
（ａ）、（ｂ）に示す。図２（ａ）、（ｂ）は、図１
（ａ）、（ｂ）と同様に、本実施の形態における半導体
記憶装置から情報を読み出す回数とリファレンスセル３
の出力電圧との関係、および、同半導体記憶装置から情
報を読み出す回数と第２の強誘電体容量素子９の非反転
電荷量Ｑｎとの関係をそれぞれ示したものである。図２
（ａ）からわかるように、リファレンスセル３の出力電
圧は初期値が１Ｖであり、１０12回の読み出し動作を行
った後でも、出力電位が０．９０Ｖすなわち、初期値の
９０％を保っている。また、図２（ｂ）からわかるよう
に、第２の強誘電体容量素子９の非反転電荷量Ｑｎは、
初期値が３．２μＣ／ｃｍ2であり、１０12回の読み出
し動作を行った後でも３．０μＣ／ｃｍ2、すなわち初
期値の９４％を保っている。FIG. 2 shows the results of a similar experiment conducted by changing the voltage application time to 10 5 seconds and the temperature to 75 ° C.
(A) and (b) show. FIGS. 2A and 2B are diagrams of FIG.
As in (a) and (b), the number of times of reading information from the semiconductor memory device according to the present embodiment and the reference cell 3
And the relationship between the number of times information is read from the semiconductor memory device and the non-inverted charge amount Qn of the second ferroelectric capacitor 9, respectively. FIG.
As can be seen from (a), the output voltage of the reference cell 3 has an initial value of 1 V, and the output potential remains 0.90 V, that is, 90% of the initial value even after performing 10 12 read operations. I have. Further, as can be seen from FIG. 2B, the non-inversion charge amount Qn of the second ferroelectric capacitor 9 is
The initial value is 3.2 μC / cm 2 , and is maintained at 3.0 μC / cm 2 , that is, 94% of the initial value even after performing 10 12 read operations.
【００２６】図３は、第２の強誘電体容量素子９への電
圧印加時間と非反転電荷量Ｑｎとの関係を、温度７５℃
のとき（曲線Ａ）、温度１２５℃のとき（曲線Ｂ）、温
度１５０℃のとき（曲線Ｃ）について、それぞれ示した
ものである。図３から、インプリント効果が飽和するま
でに要する時間（非反転電荷量Ｑｎが飽和するまでの時
間）は、温度が７５℃のとき、温度が１２５℃のとき、
温度が１５０℃のとき、それぞれ１０5秒（約２時間４
５分）、１０4秒（約１５分）、５×１０3秒（約７分）
であることがわかる。このことから、電圧を印加させる
温度が高くなるほどインプリント効果が飽和するのに要
する時間は短くなることがわかる。したがって、インプ
リント効果を飽和させるための時間を短縮するために
は、温度を高くすればよいことがわかる。ただし、高熱
によるＭＯＳトランジスタの劣化を防止するためには、
１５０℃以下で電圧の印加を行うことが望ましい。FIG. 3 shows the relationship between the voltage application time to the second ferroelectric capacitor 9 and the amount of non-inverted charge Qn at a temperature of 75 ° C.
(Curve A), 125 ° C. (Curve B), and 150 ° C. (Curve C). From FIG. 3, the time required for the imprint effect to be saturated (the time required for the non-inverted charge amount Qn to be saturated) is as follows when the temperature is 75 ° C., when the temperature is 125 ° C.
When the temperature is 150 ° C., each is 10 5 seconds (about 2 hours 4
5 minutes), 10 4 seconds (about 15 minutes), 5 × 10 3 seconds (about 7 minutes)
It can be seen that it is. This shows that the higher the temperature at which the voltage is applied, the shorter the time required for the imprint effect to be saturated. Therefore, it can be seen that the temperature may be increased in order to shorten the time for saturating the imprint effect. However, in order to prevent MOS transistor deterioration due to high heat,
It is desirable to apply the voltage at 150 ° C. or lower.
【００２７】なお、インプリント効果を飽和させなくと
も、あらかじめ少しでもインプリント効果を誘起してお
けば、本発明の効果が得られることはいうまでもない。It is needless to say that the effects of the present invention can be obtained even if the imprint effect is slightly induced in advance without saturating the imprint effect.
【００２８】第２の強誘電体容量素子９にインプリント
効果を誘起させる工程（以下、インプリント工程とい
う）は、第２の強誘電体容量素子９を内蔵した半導体記
憶装置を製造し、プローブ（図示せず）の検査工程を経
てた後に行われる。その後、パッケージ工程、検査工程
を経て、この半導体記憶装置が完成する。しかし、この
工程順序に限定されるものではなく、インプリント効果
工程は、プローブ検査工程前に行ったり、パッケージ工
程後に行ってもよい。なお、パッケージ工程の後にイン
プリント工程を組み入れれば、多数の半導体記憶装置の
インプリント工程を同時に行うことができる。In the step of inducing an imprint effect in the second ferroelectric capacitor 9 (hereinafter referred to as an imprint step), a semiconductor memory device incorporating the second ferroelectric capacitor 9 is manufactured, and a probe is formed. This is performed after an inspection process (not shown). Thereafter, the semiconductor memory device is completed through a packaging process and an inspection process. However, the order of the steps is not limited to this, and the imprint effect step may be performed before the probe inspection step or after the packaging step. If an imprint process is incorporated after the package process, a number of semiconductor memory device imprint processes can be performed simultaneously.
【００２９】なお、本発明は、強誘電体容量素子の材料
としてPb(Zr,Ti)O3や(Ba,Sr)TiO3等の強誘電体材料を用
いても同様に実施できる。The present invention can be similarly implemented by using a ferroelectric material such as Pb (Zr, Ti) O 3 or (Ba, Sr) TiO 3 as a material of the ferroelectric capacitor.
【００３０】[0030]
【発明の効果】以上説明したように、本発明は、リファ
レンスセルの第２の強誘電体容量素子にインプリント効
果を誘起させることにより、リファレンスセルの出力電
位を安定化し、情報の読み出し動作が安定化した半導体
記憶装置を提供することができる。As described above, according to the present invention, the output potential of the reference cell is stabilized by inducing an imprint effect in the second ferroelectric capacitor of the reference cell, and the information reading operation is performed. A stabilized semiconductor memory device can be provided.
【図１】（ａ）本発明の一実施の形態における半導体記
憶装置における情報の読み出し回数とリファレンスセル
の出力電位との関係を示す図 （ｂ）同半導体記憶装置における情報の読み出し回数と
非反転電荷量との関係を示す図FIG. 1A is a diagram showing the relationship between the number of times of reading information and the output potential of a reference cell in a semiconductor memory device according to an embodiment of the present invention; FIG. Diagram showing relationship with charge amount
【図２】（ａ）本発明の他の実施の形態における半導体
記憶装置における情報の読み出し回数とリファレンスセ
ルの出力電位との関係を示す図 （ｂ）同半導体記憶装置における情報の読み出し回数と
非反転電荷量との関係を示す図2A is a diagram showing a relationship between the number of times of reading information and the output potential of a reference cell in a semiconductor memory device according to another embodiment of the present invention; FIG. Diagram showing the relationship with the amount of inversion charge
【図３】本発明の実施の形態における半導体記憶装置に
おけるインプリント効果の飽和に要する時間を示す図FIG. 3 is a diagram showing a time required for the imprint effect to be saturated in the semiconductor memory device according to the embodiment of the present invention;
【図４】従来の半導体記憶装置の回路図FIG. 4 is a circuit diagram of a conventional semiconductor memory device;
【図５】メモリセルまたはリファレンスセルのヒステリ
シス特性を示す図FIG. 5 is a diagram showing hysteresis characteristics of a memory cell or a reference cell.
【図６】ヒステリシス特性のインプリント効果を示す図FIG. 6 is a diagram showing an imprint effect of hysteresis characteristics.
【図７】（ａ）従来の半導体記憶装置における情報の読
み出し回数とリファレンスセルの出力電位との関係を示
す図 （ｂ）同半導体記憶装置における情報の読み出し回数と
非反転電荷量との関係を示す図7A is a diagram showing the relationship between the number of times of reading information and the output potential of a reference cell in the conventional semiconductor memory device; FIG. 7B is a diagram showing the relationship between the number of times of reading information and the amount of non-inverted charge in the same semiconductor memory device; Diagram shown
１ メモリセル ２、４ ビット線 ３ リファレンスセル ５ センスアンプ ６、７ ＭＯＳトランジスタ ８、第１の強誘電体容量素子 ９、第２の強誘電体容量素子 １０、１１ ワード線 Reference Signs List 1 memory cell 2, 4 bit line 3 reference cell 5 sense amplifier 6, 7 MOS transistor 8, first ferroelectric capacitor 9, second ferroelectric capacitor 10, 11 word line
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792 ──────────────────────────────────────────────────続 き Continued on front page (51) Int.Cl. 6 Identification code FI H01L 29/792
Claims (2)
セルと、電圧を印加することによりインプリント効果を
誘起させた第２の強誘電体容量素子を有するリファレン
スセルと、前記メモリセルの出力電位と前記リファレン
スセルの出力電位とを比較するための比較手段とを備え
たことを特徴とする半導体記憶装置。1. A memory cell having a first ferroelectric capacitor, a reference cell having a second ferroelectric capacitor in which an imprint effect is induced by applying a voltage, and a memory cell having a first ferroelectric capacitor. A semiconductor memory device comprising: comparison means for comparing an output potential with an output potential of the reference cell.
リント効果を飽和させたものであることを特徴とする半
導体記憶装置。2. The semiconductor memory device according to claim 1, wherein said second ferroelectric capacitor has an imprint effect saturated.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9188088A JPH1131793A (en) | 1997-07-14 | 1997-07-14 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9188088A JPH1131793A (en) | 1997-07-14 | 1997-07-14 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1131793A true JPH1131793A (en) | 1999-02-02 |
Family
ID=16217502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9188088A Pending JPH1131793A (en) | 1997-07-14 | 1997-07-14 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1131793A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08147983A (en) * | 1994-09-22 | 1996-06-07 | Matsushita Electric Ind Co Ltd | Ferroelectric memory device |
-
1997
- 1997-07-14 JP JP9188088A patent/JPH1131793A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08147983A (en) * | 1994-09-22 | 1996-06-07 | Matsushita Electric Ind Co Ltd | Ferroelectric memory device |
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