JPH11317457A - 集積回路とその配置配線設計方法 - Google Patents
集積回路とその配置配線設計方法Info
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- JPH11317457A JPH11317457A JP10124387A JP12438798A JPH11317457A JP H11317457 A JPH11317457 A JP H11317457A JP 10124387 A JP10124387 A JP 10124387A JP 12438798 A JP12438798 A JP 12438798A JP H11317457 A JPH11317457 A JP H11317457A
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Abstract
(57)【要約】
【課題】 クロックスキューを低減して高速論理動作が
可能なクロック供給路を有するＩＣと、その配置配線設
計方法を提供する。 【解決手段】 クロック入力端子５から各クロックドラ
イバ４1,1 ，４1,2 ，…までのクロック信号分配路６
は、Ｈ字型のクロックツリーによってすべて等しい長さ
になるように形成され、この先端が同一規格のクロック
ドライバ４1,1 ，４1,2 ，…に接続されている。各クロ
ックドライバ４1,1 ，４1,2 ，…の出力側には、基本論
理回路７に加えてダミー負荷８が接続され、これらの基
本論理回路７とダミー負荷８の必要とするクロック信号
の合計負荷が等しくなるように調整されている。このた
め、各クロックドライバ４1,1 ，４1,2 ，…から出力さ
れるクロック信号の遅延は等しくなり、各基本論理回路
７に対するクロックスキューが低減し、高速論理動作が
可能になる。
可能なクロック供給路を有するＩＣと、その配置配線設
計方法を提供する。 【解決手段】 クロック入力端子５から各クロックドラ
イバ４1,1 ，４1,2 ，…までのクロック信号分配路６
は、Ｈ字型のクロックツリーによってすべて等しい長さ
になるように形成され、この先端が同一規格のクロック
ドライバ４1,1 ，４1,2 ，…に接続されている。各クロ
ックドライバ４1,1 ，４1,2 ，…の出力側には、基本論
理回路７に加えてダミー負荷８が接続され、これらの基
本論理回路７とダミー負荷８の必要とするクロック信号
の合計負荷が等しくなるように調整されている。このた
め、各クロックドライバ４1,1 ，４1,2 ，…から出力さ
れるクロック信号の遅延は等しくなり、各基本論理回路
７に対するクロックスキューが低減し、高速論理動作が
可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路（以下、
「ＩＣ」という）、特に共通のクロック信号に同期して
動作するＩＣ内の各基本論理回路へ同一タイミングでク
ロック信号を供給するための配置配線構造と、その設計
方法に関するものである。
「ＩＣ」という）、特に共通のクロック信号に同期して
動作するＩＣ内の各基本論理回路へ同一タイミングでク
ロック信号を供給するための配置配線構造と、その設計
方法に関するものである。
【０００２】
【従来の技術】ＩＣは、論理積回路（以下、「ＡＮＤ」
という）、論理和回路（以下、「ＯＲ」という）、フリ
ップフロップ（以下、「ＦＦ」という）等の基本的な論
理回路を組み合わせて設計される。また、外部との間で
のデータ入出力、及びＩＣ内部でのデータの受け渡し等
の動作を確実に行い、一定のシーケンスに従って所定の
機能を実行するために、動作の基準となるクロック信号
が使用される。このクロック信号は、ＩＣ内部に散在す
る多数の基本論理回路に時間差を生じさせないように分
配する必要がある。ＩＣの設計においては、基本論理回
路の配置と各基本論理回路間の配線を決定するととも
に、各基本論理回路に対するクロック信号の分配路を決
定することが重要である。
という）、論理和回路（以下、「ＯＲ」という）、フリ
ップフロップ（以下、「ＦＦ」という）等の基本的な論
理回路を組み合わせて設計される。また、外部との間で
のデータ入出力、及びＩＣ内部でのデータの受け渡し等
の動作を確実に行い、一定のシーケンスに従って所定の
機能を実行するために、動作の基準となるクロック信号
が使用される。このクロック信号は、ＩＣ内部に散在す
る多数の基本論理回路に時間差を生じさせないように分
配する必要がある。ＩＣの設計においては、基本論理回
路の配置と各基本論理回路間の配線を決定するととも
に、各基本論理回路に対するクロック信号の分配路を決
定することが重要である。
【０００３】図２は、従来のＩＣにおけるクロック信号
分配路の一例を示す模式図である。このＩＣは、半導体
基板１上の回路形成領域２が同一寸法の矩形状の部分回
路配置領域３1,1 ，３1,2 ，…に仕切られ、これらの部
分回路配置領域３1,1 ，３1,2 ，…に、図示しない部分
回路がそれぞれ配置されている。各部分回路は、ＡＮ
Ｄ，ＯＲ，ＦＦ等の複数の基本論理回路で構成され、こ
れらの基本論理回路間が信号伝送路で接続されている。
また、各部分回路配置領域３1,1 ，３1,2 ，…のほぼ中
央には、それぞれクロックドライバ４1,1 ，４1,2 ，…
が設けられている。各クロックドライバ４1,1，
４1,2 ，…は、基準クロック信号を所定の駆動能力で増
幅して、それぞれ部分回路配置領域３1,1 ，３1,2 ，…
に配置された部分回路内のＦＦ等の基本論理回路に対
し、動作のタイミングを指定するクロック信号として供
給するものである。
分配路の一例を示す模式図である。このＩＣは、半導体
基板１上の回路形成領域２が同一寸法の矩形状の部分回
路配置領域３1,1 ，３1,2 ，…に仕切られ、これらの部
分回路配置領域３1,1 ，３1,2 ，…に、図示しない部分
回路がそれぞれ配置されている。各部分回路は、ＡＮ
Ｄ，ＯＲ，ＦＦ等の複数の基本論理回路で構成され、こ
れらの基本論理回路間が信号伝送路で接続されている。
また、各部分回路配置領域３1,1 ，３1,2 ，…のほぼ中
央には、それぞれクロックドライバ４1,1 ，４1,2 ，…
が設けられている。各クロックドライバ４1,1，
４1,2 ，…は、基準クロック信号を所定の駆動能力で増
幅して、それぞれ部分回路配置領域３1,1 ，３1,2 ，…
に配置された部分回路内のＦＦ等の基本論理回路に対
し、動作のタイミングを指定するクロック信号として供
給するものである。
【０００４】このＩＣは、外部から基準クロック信号が
与えられるクロック入力端子５を有している。クロック
入力端子５と、各部分回路配置領域３1,1 ，３1,2 ，…
内のクロックドライバ４1,1 ，４1,2 ，…との間は、基
準クロック信号をほぼ等しい長さの経路によって各クロ
ックドライバ４1,1 ，４1,2 ，…に分配するためのクロ
ック信号分配路６で接続されている。クロック信号分配
路６は、クロックツリーと呼ばれるものであり、Ｈ字型
の分配路の各先端部に更にＨ字型の分配路の中心部を接
続した枝状の配線によって、最終段のＨ字型の分配路の
先端までの長さが等しくなるように形成されたものであ
る。このようなＩＣでは、クロック入力端子５に与えら
れた基準クロック信号は、多段に組み合わされて構成さ
れたＨ字型のクロック信号分配路６で逐次２分岐され、
その最先端に接続された同一規格のクロックドライバ４
1,1 ，４1,2 ，…に同一の位相で入力される。基準クロ
ック信号は、各クロックドライバ４1,1 ，４1,2 ，…に
よって所定の駆動能力で増幅され、クロック信号として
各部分回路配置領域３1,1 ，３1,2 ，…内のＦＦ等の基
本論理回路に供給される。これにより、ＩＣ内に配置さ
れた各基本論理回路では、位相の等しいクロック信号に
同期して論理動作が行われるようになっている。
与えられるクロック入力端子５を有している。クロック
入力端子５と、各部分回路配置領域３1,1 ，３1,2 ，…
内のクロックドライバ４1,1 ，４1,2 ，…との間は、基
準クロック信号をほぼ等しい長さの経路によって各クロ
ックドライバ４1,1 ，４1,2 ，…に分配するためのクロ
ック信号分配路６で接続されている。クロック信号分配
路６は、クロックツリーと呼ばれるものであり、Ｈ字型
の分配路の各先端部に更にＨ字型の分配路の中心部を接
続した枝状の配線によって、最終段のＨ字型の分配路の
先端までの長さが等しくなるように形成されたものであ
る。このようなＩＣでは、クロック入力端子５に与えら
れた基準クロック信号は、多段に組み合わされて構成さ
れたＨ字型のクロック信号分配路６で逐次２分岐され、
その最先端に接続された同一規格のクロックドライバ４
1,1 ，４1,2 ，…に同一の位相で入力される。基準クロ
ック信号は、各クロックドライバ４1,1 ，４1,2 ，…に
よって所定の駆動能力で増幅され、クロック信号として
各部分回路配置領域３1,1 ，３1,2 ，…内のＦＦ等の基
本論理回路に供給される。これにより、ＩＣ内に配置さ
れた各基本論理回路では、位相の等しいクロック信号に
同期して論理動作が行われるようになっている。
【０００５】
【発明が解決しようとする課題】しかし、従来のＩＣで
は、次のような問題点があった。クロック入力端子５か
ら各クロックドライバ４1,1 ，４1,2 ，…までのクロッ
ク信号分配路６は、すべて等しい長さになるように形成
され、更に、このクロック信号分配路６の先端に接続さ
れたクロックドライバ４1,1 ，４1,2 ，…は、同じ規格
となっている。これにより、各クロックドライバ
４1,1 ，４1,2 ，…の入力側のクロック信号は、同一位
相となる。一方、各クロックドライバ４1,1 ，４1,2 ，
…の出力側に接続される基本論理回路の数は、各部分回
路によって異なり、これらのクロックドライバ４1,1 ，
４1,2 ，…の負荷の大きさは同一ではない。負荷の大き
さは、各クロックドライバ４1,1 ，４1,2 ，…から各基
本論理回路の入力端子までの配線による寄生抵抗と寄生
容量及び各基本論理回路の入力インピーダンスの合計に
対応している。そして、これらの負荷と、各クロックド
ライバ４1,1 ，４1,2 ，…の内部インピーダンスとによ
って、各クロックドライバ４1,1 ，４1,2 ，…から出力
されるクロック信号の位相が遅延する。
は、次のような問題点があった。クロック入力端子５か
ら各クロックドライバ４1,1 ，４1,2 ，…までのクロッ
ク信号分配路６は、すべて等しい長さになるように形成
され、更に、このクロック信号分配路６の先端に接続さ
れたクロックドライバ４1,1 ，４1,2 ，…は、同じ規格
となっている。これにより、各クロックドライバ
４1,1 ，４1,2 ，…の入力側のクロック信号は、同一位
相となる。一方、各クロックドライバ４1,1 ，４1,2 ，
…の出力側に接続される基本論理回路の数は、各部分回
路によって異なり、これらのクロックドライバ４1,1 ，
４1,2 ，…の負荷の大きさは同一ではない。負荷の大き
さは、各クロックドライバ４1,1 ，４1,2 ，…から各基
本論理回路の入力端子までの配線による寄生抵抗と寄生
容量及び各基本論理回路の入力インピーダンスの合計に
対応している。そして、これらの負荷と、各クロックド
ライバ４1,1 ，４1,2 ，…の内部インピーダンスとによ
って、各クロックドライバ４1,1 ，４1,2 ，…から出力
されるクロック信号の位相が遅延する。
【０００６】このため、各クロックドライバ４1,1 ，４
1,2 ，…に接続される負荷の大きさの相違により、これ
らのクロックドライバ４1,1 ，４1,2 ，…から出力され
るクロック信号に位相差が生じ、各基本論理回路に与え
られるクロック信号に時間差（これを、「クロックスキ
ュー」という）が発生して高速論理動作の支障となると
いう課題があった。本発明は、前記従来技術が持ってい
た課題を解決し、クロックスキューを低減して高速論理
動作が可能なクロック供給路を有するＩＣと、その配置
配線設計方法を提供するものである。
1,2 ，…に接続される負荷の大きさの相違により、これ
らのクロックドライバ４1,1 ，４1,2 ，…から出力され
るクロック信号に位相差が生じ、各基本論理回路に与え
られるクロック信号に時間差（これを、「クロックスキ
ュー」という）が発生して高速論理動作の支障となると
いう課題があった。本発明は、前記従来技術が持ってい
た課題を解決し、クロックスキューを低減して高速論理
動作が可能なクロック供給路を有するＩＣと、その配置
配線設計方法を提供するものである。
【０００７】
【課題を解決するための手段】本発明は、前記課題を解
決するため、半導体基板上に仕切られたほぼ等しい寸法
を有する矩形状の部分回路配置領域にそれぞれ配置さ
れ、複数の基本論理回路で構成された複数の部分回路
と、前記各部分回路配置領域のほぼ中央に設けられ、該
部分回路内の前記基本論理回路に対し、基準クロック信
号に基づいてそれぞれ動作のタイミングを指定するため
のクロック信号を供給する複数のクロック供給手段と、
前記基準クロック信号をＨ字型に分岐したほぼ等しい長
さの経路で前記各クロック供給手段に分配するクロック
信号分配路とが、前記半導体基板上に集積して形成さ
れ、前記基準クロック信号に同期して所定の論理動作を
行う集積回路において、前記各部分回路における各クロ
ック供給手段からその部分回路内に供給するクロック信
号の到達時間をほぼ等しくするために、前記基本論理回
路に加えて前記所定の論理動作には無関係の単数または
複数の疑似負荷手段を設けている。
決するため、半導体基板上に仕切られたほぼ等しい寸法
を有する矩形状の部分回路配置領域にそれぞれ配置さ
れ、複数の基本論理回路で構成された複数の部分回路
と、前記各部分回路配置領域のほぼ中央に設けられ、該
部分回路内の前記基本論理回路に対し、基準クロック信
号に基づいてそれぞれ動作のタイミングを指定するため
のクロック信号を供給する複数のクロック供給手段と、
前記基準クロック信号をＨ字型に分岐したほぼ等しい長
さの経路で前記各クロック供給手段に分配するクロック
信号分配路とが、前記半導体基板上に集積して形成さ
れ、前記基準クロック信号に同期して所定の論理動作を
行う集積回路において、前記各部分回路における各クロ
ック供給手段からその部分回路内に供給するクロック信
号の到達時間をほぼ等しくするために、前記基本論理回
路に加えて前記所定の論理動作には無関係の単数または
複数の疑似負荷手段を設けている。
【０００８】第２の発明は、第１の発明の疑似負荷手段
を、ゲートが前記クロック供給手段に接続され、ドレイ
ンとソースとが電源電位に接続されたＰチャネルＭＯＳ
トランジスタ（以下、「ＰＭＯＳ」という）と、ゲート
が該クロック供給手段に接続され、ドレインとソースと
が接地電位に接続されたＮチャネルＭＯＳトランジスタ
（以下、「ＮＭＯＳ」という）とで構成している。第１
及び第２の発明によれば、以上のようにＩＣを構成した
ので、次のような作用が行われる。例えばクロック入力
端子から与えられた基準クロック信号は、クロック信号
分配路のほぼ等しい長さの経路を通して各部分回路配置
領域の中央に設けられたクロック供給手段に分配され
る。基準クロック信号は、各クロック供給手段で増幅さ
れて等しい到達時間で、各部分回路配置領域内の基本論
理回路と、例えばＰＭＯＳ及びＮＭＯＳで構成された疑
似負荷手段とに供給される。
を、ゲートが前記クロック供給手段に接続され、ドレイ
ンとソースとが電源電位に接続されたＰチャネルＭＯＳ
トランジスタ（以下、「ＰＭＯＳ」という）と、ゲート
が該クロック供給手段に接続され、ドレインとソースと
が接地電位に接続されたＮチャネルＭＯＳトランジスタ
（以下、「ＮＭＯＳ」という）とで構成している。第１
及び第２の発明によれば、以上のようにＩＣを構成した
ので、次のような作用が行われる。例えばクロック入力
端子から与えられた基準クロック信号は、クロック信号
分配路のほぼ等しい長さの経路を通して各部分回路配置
領域の中央に設けられたクロック供給手段に分配され
る。基準クロック信号は、各クロック供給手段で増幅さ
れて等しい到達時間で、各部分回路配置領域内の基本論
理回路と、例えばＰＭＯＳ及びＮＭＯＳで構成された疑
似負荷手段とに供給される。
【０００９】第３の発明は、第１の発明と同様のＩＣに
おいて、各クロック供給手段を、前記クロック信号分配
路を通して分配された前記基準クロック信号を反転増幅
する第１のインバータと、前記部分回路における基本論
理回路の所要クロック信号の合計負荷に見合った駆動能
力を有し、前記第１のインバータの出力信号を反転増幅
して出力する第２のインバータとで構成している。第３
の発明によれば、次のような作用が行われる。基準クロ
ック信号は、ほぼ等しい長さのクロック信号分配路を通
して各部分回路配置領域の中央に設けられたクロック供
給手段に分配される。分配された基準クロック信号は、
各クロック供給手段の第１のインバータで反転増幅さ
れ、更に第２のインバータで、各部分回路配置領域内の
基本論理回路の所要クロック信号の合計負荷に見合った
駆動能力で反転増幅されて各基本論理回路へ供給され
る。第４の発明は、ＩＣの配置配線設計方法において、
次のような処理を順次行っている。
おいて、各クロック供給手段を、前記クロック信号分配
路を通して分配された前記基準クロック信号を反転増幅
する第１のインバータと、前記部分回路における基本論
理回路の所要クロック信号の合計負荷に見合った駆動能
力を有し、前記第１のインバータの出力信号を反転増幅
して出力する第２のインバータとで構成している。第３
の発明によれば、次のような作用が行われる。基準クロ
ック信号は、ほぼ等しい長さのクロック信号分配路を通
して各部分回路配置領域の中央に設けられたクロック供
給手段に分配される。分配された基準クロック信号は、
各クロック供給手段の第１のインバータで反転増幅さ
れ、更に第２のインバータで、各部分回路配置領域内の
基本論理回路の所要クロック信号の合計負荷に見合った
駆動能力で反転増幅されて各基本論理回路へ供給され
る。第４の発明は、ＩＣの配置配線設計方法において、
次のような処理を順次行っている。
【００１０】先ず、基準クロック信号に同期して所定の
論理動作を行う複数の基本論理回路を有するＩＣにおけ
る該基本論理回路間の接続、及び該基本論理回路への該
基準クロック信号の接続関係を表す回路図情報に基づい
て該ＩＣを複数の部分回路に分割する回路分割処理と、
前記ＩＣを配置するための回路形成領域をほぼ等しい寸
法を有する矩形状の部分回路配置領域に分割し、該各部
分回路配置領域にそれぞれ前記部分回路を割当てる領域
割当処理とを行う。次に、前記各部分回路配置領域のほ
ぼ中央にそれぞれクロック供給手段を配置するととも
に、クロック入力端子またはクロック発生回路から該各
クロック供給手段まで、Ｈ字型に分岐した配線によって
前記基準クロック信号をほぼ等しい長さの経路で供給す
るためのクロック信号分配路を配線するクロック分配路
配線処理と、前記各部分回路配置領域に前記部分回路の
各基本論理回路を配置する論理回路配置処理とを行う。
論理動作を行う複数の基本論理回路を有するＩＣにおけ
る該基本論理回路間の接続、及び該基本論理回路への該
基準クロック信号の接続関係を表す回路図情報に基づい
て該ＩＣを複数の部分回路に分割する回路分割処理と、
前記ＩＣを配置するための回路形成領域をほぼ等しい寸
法を有する矩形状の部分回路配置領域に分割し、該各部
分回路配置領域にそれぞれ前記部分回路を割当てる領域
割当処理とを行う。次に、前記各部分回路配置領域のほ
ぼ中央にそれぞれクロック供給手段を配置するととも
に、クロック入力端子またはクロック発生回路から該各
クロック供給手段まで、Ｈ字型に分岐した配線によって
前記基準クロック信号をほぼ等しい長さの経路で供給す
るためのクロック信号分配路を配線するクロック分配路
配線処理と、前記各部分回路配置領域に前記部分回路の
各基本論理回路を配置する論理回路配置処理とを行う。
【００１１】更に、前記各部分回路配置領域毎に前記基
本論理回路の必要とするクロック信号の合計負荷を計算
し、すべての部分回路配置領域内の必要とするクロック
信号の合計負荷を等しくするために必要な最小限の疑似
負荷手段の負荷容量を、該各部分回路配置領域毎に算出
する疑似負荷算出処理とを行う。そして、前記各部分回
路配置領域に前記疑似負荷算出処理で算出された負荷容
量の疑似負荷手段を配置する疑似負荷配置処理と、前記
各部分回路配置領域毎に前記クロック供給手段から前記
各基本論理回路及び前記疑似負荷手段までクロック供給
線を配線するクロック配線処理と、前記各基本論理回路
間の信号伝送路を配線する信号配線処理とを行う。
本論理回路の必要とするクロック信号の合計負荷を計算
し、すべての部分回路配置領域内の必要とするクロック
信号の合計負荷を等しくするために必要な最小限の疑似
負荷手段の負荷容量を、該各部分回路配置領域毎に算出
する疑似負荷算出処理とを行う。そして、前記各部分回
路配置領域に前記疑似負荷算出処理で算出された負荷容
量の疑似負荷手段を配置する疑似負荷配置処理と、前記
各部分回路配置領域毎に前記クロック供給手段から前記
各基本論理回路及び前記疑似負荷手段までクロック供給
線を配線するクロック配線処理と、前記各基本論理回路
間の信号伝送路を配線する信号配線処理とを行う。
【００１２】第４の発明によれば、次のような作用が行
われる。回路分割処理によってＩＣは複数の部分回路に
分割され、領域割当処理によってほぼ等しい寸法の矩形
状に分割され部分回路配置領域に割当てられる。クロッ
ク分配路配線処理によって、各部分回路配置領域のほぼ
中央にクロック供給手段が配置され、クロック入力端子
またはクロック発生回路からほぼ等しい長さの経路でク
ロック信号分配路が配線される。論理回路配置処理によ
って各部分回路配置領域に部分回路の基本論理回路が配
置され、更に疑似負荷算出処理によって、追加すべき疑
似負荷手段の負荷容量が算出される。算出された疑似負
荷手段の負荷容量に基づいて、疑似負荷配置処理によ
り、各部分回路配置領域に疑似負荷手段が配置され、更
に、クロック配線処理及び信号配線処理によって、基本
論理回路及び疑似負荷手段への配線が行われる。
われる。回路分割処理によってＩＣは複数の部分回路に
分割され、領域割当処理によってほぼ等しい寸法の矩形
状に分割され部分回路配置領域に割当てられる。クロッ
ク分配路配線処理によって、各部分回路配置領域のほぼ
中央にクロック供給手段が配置され、クロック入力端子
またはクロック発生回路からほぼ等しい長さの経路でク
ロック信号分配路が配線される。論理回路配置処理によ
って各部分回路配置領域に部分回路の基本論理回路が配
置され、更に疑似負荷算出処理によって、追加すべき疑
似負荷手段の負荷容量が算出される。算出された疑似負
荷手段の負荷容量に基づいて、疑似負荷配置処理によ
り、各部分回路配置領域に疑似負荷手段が配置され、更
に、クロック配線処理及び信号配線処理によって、基本
論理回路及び疑似負荷手段への配線が行われる。
【００１３】第５の発明は、ＩＣの配置配線設計方法に
おいて、次のような処理を順次行っている。先ず、第４
の発明と同様の回路分割処理と、領域割当処理と、クロ
ック分配路配線処理と、論理回路配置処理とを行う。次
に、前記各部分回路配置領域毎に前記基本論理回路の必
要とするクロック信号の合計負荷を計算するクロック負
荷計算処理と、前記各部分回路配置領域の前記クロック
供給手段を前記クロック負荷計算処理で算出された合計
負荷に対応するクロックドライバに置換えて配置するク
ロックドライバ配置処理とを行う。そして、前記各部分
回路配置領域毎に、前記クロックドライバから前記各基
本論理回路までクロック供給線を配線するクロック配線
処理と、前記各基本論理回路間の信号伝送路を配線する
信号配線処理とを行う。
おいて、次のような処理を順次行っている。先ず、第４
の発明と同様の回路分割処理と、領域割当処理と、クロ
ック分配路配線処理と、論理回路配置処理とを行う。次
に、前記各部分回路配置領域毎に前記基本論理回路の必
要とするクロック信号の合計負荷を計算するクロック負
荷計算処理と、前記各部分回路配置領域の前記クロック
供給手段を前記クロック負荷計算処理で算出された合計
負荷に対応するクロックドライバに置換えて配置するク
ロックドライバ配置処理とを行う。そして、前記各部分
回路配置領域毎に、前記クロックドライバから前記各基
本論理回路までクロック供給線を配線するクロック配線
処理と、前記各基本論理回路間の信号伝送路を配線する
信号配線処理とを行う。
【００１４】第５の発明によれば、次のような作用が行
われる。第４の発明と同様に、各部分回路配置領域に部
分回路の基本論理回路が配置された後、クロック負荷計
算処理によって、各部分回路配置領域毎のクロック信号
の合計負荷が計算される。クロックドライバ配置処理に
より、クロック供給手段が合計負荷に対応するクロック
ドライバに置換えられる。更に、クロック配線処理及び
信号配線処理によって、基本論理回路への配線が行われ
る。
われる。第４の発明と同様に、各部分回路配置領域に部
分回路の基本論理回路が配置された後、クロック負荷計
算処理によって、各部分回路配置領域毎のクロック信号
の合計負荷が計算される。クロックドライバ配置処理に
より、クロック供給手段が合計負荷に対応するクロック
ドライバに置換えられる。更に、クロック配線処理及び
信号配線処理によって、基本論理回路への配線が行われ
る。
【００１５】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すＩＣの配置配線
の部分模式図であり、図２の従来のＩＣ中の要素と共通
の要素には共通の符号が付されている。このＩＣは、半
導体基板１上の回路形成領域２が同一寸法の矩形状の部
分回路配置領域３1,1 ，３1,2 ，３2,1 ，３2,2 ，…に
仕切られ、これらの部分回路配置領域３1,1 ，３1,2 ，
…に、部分回路がそれぞれ配置されている。各部分回路
は、ＡＮＤ，ＯＲ，ＦＦ等の複数の基本論理回路７で構
成され、これらの基本論理回路７の間が図示しない信号
伝送路で接続されている。各部分回路配置領域３1,1 ，
３1,2 ，…のほぼ中央には、それぞれ同一規格のクロッ
ク供給手段（例えば、クロックドライバ）４1,1 ，４
1,2 ，４2,1 ，４2, 2 ，…が設けられている。各クロッ
クドライバ４1,1 ，４1,2 ，…は、基準クロック信号を
増幅し、それぞれ部分回路配置領域３1,1 ，３1,2 ，…
内に配置された部分回路中のＦＦ等の基本論理回路７に
対し、動作のタイミングを指定するクロック信号として
供給するものである。
の部分模式図であり、図２の従来のＩＣ中の要素と共通
の要素には共通の符号が付されている。このＩＣは、半
導体基板１上の回路形成領域２が同一寸法の矩形状の部
分回路配置領域３1,1 ，３1,2 ，３2,1 ，３2,2 ，…に
仕切られ、これらの部分回路配置領域３1,1 ，３1,2 ，
…に、部分回路がそれぞれ配置されている。各部分回路
は、ＡＮＤ，ＯＲ，ＦＦ等の複数の基本論理回路７で構
成され、これらの基本論理回路７の間が図示しない信号
伝送路で接続されている。各部分回路配置領域３1,1 ，
３1,2 ，…のほぼ中央には、それぞれ同一規格のクロッ
ク供給手段（例えば、クロックドライバ）４1,1 ，４
1,2 ，４2,1 ，４2, 2 ，…が設けられている。各クロッ
クドライバ４1,1 ，４1,2 ，…は、基準クロック信号を
増幅し、それぞれ部分回路配置領域３1,1 ，３1,2 ，…
内に配置された部分回路中のＦＦ等の基本論理回路７に
対し、動作のタイミングを指定するクロック信号として
供給するものである。
【００１６】また、このＩＣは、外部から基準クロック
信号が与えられるクロック入力端子５を有している。ク
ロック入力端子５と、各部分回路配置領域３1,1 ，３
1,2 ，…内のクロックドライバ４1,1 ，４1,2 ，…との
間は、基準クロック信号をほぼ等しい長さの経路によっ
て、これらの各クロックドライバ４1,1 ，４1,2 ，…に
分配するための樹枝状のクロック信号分配路６で接続さ
れている。クロック信号分配路６は、Ｈ字型の分配路の
各先端部に更にＨ字型の分配路の中心部を接続した枝状
の配線によって、最終段のＨ字型の分配路の先端までの
長さが等しくなるように形成されたものである。更に、
このＩＣは同一規格の疑似負荷手段（例えば、ダミー負
荷）８を有している。ダミー負荷８は、各クロックドラ
イバ４1,1 ，４1,2 ，…の負荷が等しくなるように調整
するための論理動作には全く無関係の単なる負荷素子で
あり、各部分回路配置領域３1,1 ，３1,2 ，…内に、そ
れぞれ所要の個数だけ設けられている。
信号が与えられるクロック入力端子５を有している。ク
ロック入力端子５と、各部分回路配置領域３1,1 ，３
1,2 ，…内のクロックドライバ４1,1 ，４1,2 ，…との
間は、基準クロック信号をほぼ等しい長さの経路によっ
て、これらの各クロックドライバ４1,1 ，４1,2 ，…に
分配するための樹枝状のクロック信号分配路６で接続さ
れている。クロック信号分配路６は、Ｈ字型の分配路の
各先端部に更にＨ字型の分配路の中心部を接続した枝状
の配線によって、最終段のＨ字型の分配路の先端までの
長さが等しくなるように形成されたものである。更に、
このＩＣは同一規格の疑似負荷手段（例えば、ダミー負
荷）８を有している。ダミー負荷８は、各クロックドラ
イバ４1,1 ，４1,2 ，…の負荷が等しくなるように調整
するための論理動作には全く無関係の単なる負荷素子で
あり、各部分回路配置領域３1,1 ，３1,2 ，…内に、そ
れぞれ所要の個数だけ設けられている。
【００１７】例えば、部分回路配置領域３2,2 に配置さ
れた部分回路では、クロック信号を必要とする基本論理
回路７の数が最大の１２個であるので、ダミー負荷８は
設けられていない。また、部分回路配置領域３1,1 に配
置された部分回路では、クロック信号を必要とする基本
論理回路７の数が８個であるので、４個のダミー負荷８
が設けられている。同様に、部分回路配置領域３1,2 ，
３2,1 では、それぞれ８個、２個のダミー負荷８が設け
られており、各クロックドライバ４1,1 ，４1, 2 ，…の
負荷が等しくなるように調整されている。
れた部分回路では、クロック信号を必要とする基本論理
回路７の数が最大の１２個であるので、ダミー負荷８は
設けられていない。また、部分回路配置領域３1,1 に配
置された部分回路では、クロック信号を必要とする基本
論理回路７の数が８個であるので、４個のダミー負荷８
が設けられている。同様に、部分回路配置領域３1,2 ，
３2,1 では、それぞれ８個、２個のダミー負荷８が設け
られており、各クロックドライバ４1,1 ，４1, 2 ，…の
負荷が等しくなるように調整されている。
【００１８】図３は、図１中のダミー負荷８の構成図で
ある。このダミー負荷８は、クロックドライバ４1,1 等
からクロック信号が供給される入力端子８ａを有してい
る。入力端子８ａには、ＰＭＯＳ８ｂとＮＭＯＳ８ｃの
ゲートが接続されている。そして、ＰＭＯＳ８ｂのドレ
インとソースは電源電位ＶＣＣに、ＮＭＯＳ８ｃのドレ
インとソースは接地電位ＧＮＤにそれぞれ接続されてい
る。このような接続により、ＰＭＯＳ８ｂとＮＭＯＳ８
ｃは、それぞれのゲート容量を有するキャパシタとして
機能するようになっている。
ある。このダミー負荷８は、クロックドライバ４1,1 等
からクロック信号が供給される入力端子８ａを有してい
る。入力端子８ａには、ＰＭＯＳ８ｂとＮＭＯＳ８ｃの
ゲートが接続されている。そして、ＰＭＯＳ８ｂのドレ
インとソースは電源電位ＶＣＣに、ＮＭＯＳ８ｃのドレ
インとソースは接地電位ＧＮＤにそれぞれ接続されてい
る。このような接続により、ＰＭＯＳ８ｂとＮＭＯＳ８
ｃは、それぞれのゲート容量を有するキャパシタとして
機能するようになっている。
【００１９】図４は、図１のＩＣの配置配線設計方法を
示すフローチャートであり、例えばレイアウトＣＡＤシ
ステム等を用いて、図１のＩＣの配置配線設計を行うた
めの処理手順である。以下、この図４に従って、図１の
ＩＣの配置配線設計の手順を説明する。ステップＳ１に
おいて、設計対象となるＩＣを構成する複数のＡＮＤ，
ＯＲ，ＦＦ等の基本論理回路７間の接続、及び該基本論
理回路７への基準クロック信号の接続関係を表す回路図
情報（以下、「ネットリスト」という）の入力を行う。
ステップＳ２の回路分割処理において、ステップＳ１で
入力されたネットリストに基づいて設計対象のＩＣが複
数の部分回路に分割される。
示すフローチャートであり、例えばレイアウトＣＡＤシ
ステム等を用いて、図１のＩＣの配置配線設計を行うた
めの処理手順である。以下、この図４に従って、図１の
ＩＣの配置配線設計の手順を説明する。ステップＳ１に
おいて、設計対象となるＩＣを構成する複数のＡＮＤ，
ＯＲ，ＦＦ等の基本論理回路７間の接続、及び該基本論
理回路７への基準クロック信号の接続関係を表す回路図
情報（以下、「ネットリスト」という）の入力を行う。
ステップＳ２の回路分割処理において、ステップＳ１で
入力されたネットリストに基づいて設計対象のＩＣが複
数の部分回路に分割される。
【００２０】ステップＳ３の領域割当処理において、Ｉ
Ｃを配置する半導体基板１の回路形成領域２が、ほぼ等
しい寸法を有する矩形状の部分回路配置領域３1,1 ，３
1,2，３2,1 ，３2,2 ，…に分割され、これらの各部分
回路配置領域３1,1 ，３1,2，…にそれぞれ部分回路が
割当てられる。ステップＳ４のクロック分配路配線処理
において、各部分回路配置領域３1,1，３1,2 ，…のほ
ぼ中央にクロックドライバ４1,1 ，４1,2 ，…がそれぞ
れ配置され、更に、クロック入力端子５からこれらの各
クロックドライバ４1,1 ，４1, 2 ，…まで、Ｈ字型に分
岐した配線によって基準クロック信号をほぼ等しい長さ
の経路で供給するためのクロック信号分配路６が配線さ
れる。
Ｃを配置する半導体基板１の回路形成領域２が、ほぼ等
しい寸法を有する矩形状の部分回路配置領域３1,1 ，３
1,2，３2,1 ，３2,2 ，…に分割され、これらの各部分
回路配置領域３1,1 ，３1,2，…にそれぞれ部分回路が
割当てられる。ステップＳ４のクロック分配路配線処理
において、各部分回路配置領域３1,1，３1,2 ，…のほ
ぼ中央にクロックドライバ４1,1 ，４1,2 ，…がそれぞ
れ配置され、更に、クロック入力端子５からこれらの各
クロックドライバ４1,1 ，４1, 2 ，…まで、Ｈ字型に分
岐した配線によって基準クロック信号をほぼ等しい長さ
の経路で供給するためのクロック信号分配路６が配線さ
れる。
【００２１】ステップＳ５の論理回路配置処理によっ
て、例えばライブラリ等に登録された基本論理回路情報
が参照され、各部分回路配置領域３1,1 ，３1,2 ，…
に、対応する部分回路の各基本論理回路７が配置され
る。ステップＳ６のクロック負荷計算処理によって、各
部分回路配置領域３1,1 ，３1,2 ，…毎に、接続される
基本論理回路７の合計負荷が計算される。そして、すべ
ての部分回路配置領域３1,1 ，３1,2 ，…におけるクロ
ック信号の合計負荷を等しくするために必要な最小限の
ダミー負荷８の負荷容量が各部分回路配置領域３1,1 ，
３1,2 ，…毎に算出される。
て、例えばライブラリ等に登録された基本論理回路情報
が参照され、各部分回路配置領域３1,1 ，３1,2 ，…
に、対応する部分回路の各基本論理回路７が配置され
る。ステップＳ６のクロック負荷計算処理によって、各
部分回路配置領域３1,1 ，３1,2 ，…毎に、接続される
基本論理回路７の合計負荷が計算される。そして、すべ
ての部分回路配置領域３1,1 ，３1,2 ，…におけるクロ
ック信号の合計負荷を等しくするために必要な最小限の
ダミー負荷８の負荷容量が各部分回路配置領域３1,1 ，
３1,2 ，…毎に算出される。
【００２２】ステップＳ７の疑似負荷配置処理により、
例えばライブラリ等に登録されたダミー負荷情報が参照
され、ステップＳ６で算出された負荷容量に対応する数
のダミー負荷８が各部分回路配置領域３1,1 ，３1,2 ，
…に配置される。ステップＳ８のクロック配線処理によ
り、各部分回路配置領域３1,1 ，３1,2，…毎に、クロ
ックドライバ４1,1 ，４1,2 ，…から各基本論理回路７
及びダミー負荷８までクロック供給線が配線される。更
に、ステップＳ９の信号配線処理によって、各基本論理
回路７間の信号伝送路が配線され、このＩＣの配置配線
設計は終了する。
例えばライブラリ等に登録されたダミー負荷情報が参照
され、ステップＳ６で算出された負荷容量に対応する数
のダミー負荷８が各部分回路配置領域３1,1 ，３1,2 ，
…に配置される。ステップＳ８のクロック配線処理によ
り、各部分回路配置領域３1,1 ，３1,2，…毎に、クロ
ックドライバ４1,1 ，４1,2 ，…から各基本論理回路７
及びダミー負荷８までクロック供給線が配線される。更
に、ステップＳ９の信号配線処理によって、各基本論理
回路７間の信号伝送路が配線され、このＩＣの配置配線
設計は終了する。
【００２３】配置配線設計が終了したＩＣは、実配線シ
ミュレーション等によって論理動作及びタイミング等が
所定の要件を満たしているか否かが確認され、不具合等
があればネットリスト等を変更して再度設計をやり直
し、最終的なＩＣのレイアウトが完成する。このような
ＩＣでは、クロック入力端子５から各クロックドライバ
４1,1 ，４1,2 ，…までのクロック信号分配路６は、す
べて等しい長さになるように形成され、更に、このクロ
ック信号分配路６の先端に接続されたクロックドライバ
４1, 1 ，４1,2 ，…は、同一規格となっている。これに
よって、各クロックドライバ４1,1 ，４1,2 ，…の入力
側のクロック信号は、同一位相となる。
ミュレーション等によって論理動作及びタイミング等が
所定の要件を満たしているか否かが確認され、不具合等
があればネットリスト等を変更して再度設計をやり直
し、最終的なＩＣのレイアウトが完成する。このような
ＩＣでは、クロック入力端子５から各クロックドライバ
４1,1 ，４1,2 ，…までのクロック信号分配路６は、す
べて等しい長さになるように形成され、更に、このクロ
ック信号分配路６の先端に接続されたクロックドライバ
４1, 1 ，４1,2 ，…は、同一規格となっている。これに
よって、各クロックドライバ４1,1 ，４1,2 ，…の入力
側のクロック信号は、同一位相となる。
【００２４】一方、各クロックドライバ４1,1 ，
４1,2 ，…の出力側には、基本論理回路７に加えてダミ
ー負荷８が接続され、これらの基本論理回路７及びダミ
ー負荷８のクロック信号の合計負荷が等しくなるように
調整されている。従って、各クロックドライバ４1,1 ，
４1,2 ，…から出力されるクロック信号の位相の遅延量
はすべて等しくなる。これにより、各基本論理回路７に
供給されるクロック信号の遅延時間は同一となり、クロ
ックスキューの発生するおそれがなくなって高速論理動
作が可能になるという利点がある。更に、ダミー負荷８
は、例えばインバータ等の論理ゲートとは異なり、単な
るキャパシタで構成されているので、クロック信号の変
化時点で貫通電流が流れることがなく、消費電力の増加
が少ないという利点がある。
４1,2 ，…の出力側には、基本論理回路７に加えてダミ
ー負荷８が接続され、これらの基本論理回路７及びダミ
ー負荷８のクロック信号の合計負荷が等しくなるように
調整されている。従って、各クロックドライバ４1,1 ，
４1,2 ，…から出力されるクロック信号の位相の遅延量
はすべて等しくなる。これにより、各基本論理回路７に
供給されるクロック信号の遅延時間は同一となり、クロ
ックスキューの発生するおそれがなくなって高速論理動
作が可能になるという利点がある。更に、ダミー負荷８
は、例えばインバータ等の論理ゲートとは異なり、単な
るキャパシタで構成されているので、クロック信号の変
化時点で貫通電流が流れることがなく、消費電力の増加
が少ないという利点がある。
【００２５】第２の実施形態 図５は、本発明の第２の実施形態を示すＩＣの配置配線
の部分模式図であり、図１中の要素と共通の要素には共
通の符号が付されている。このＩＣでは、図１中のダミ
ー負荷８を廃止するとともに、同一規格のクロックドラ
イバ４1,1 ，４1,2 ，４2,1 ，４2,2 ，…に代えて、そ
れぞれ負荷に応じたクロック供給能力を有するクロック
ドライバ１０1,1 ，１０1,2 ，１０2,1 ，１０2,2 ，…
を設けている。
の部分模式図であり、図１中の要素と共通の要素には共
通の符号が付されている。このＩＣでは、図１中のダミ
ー負荷８を廃止するとともに、同一規格のクロックドラ
イバ４1,1 ，４1,2 ，４2,1 ，４2,2 ，…に代えて、そ
れぞれ負荷に応じたクロック供給能力を有するクロック
ドライバ１０1,1 ，１０1,2 ，１０2,1 ，１０2,2 ，…
を設けている。
【００２６】各クロックドライバ１０1,1 ，１０1,2 ，
…は、それぞれ初段のインバータ１１1,1 ，１１1,2 ，
…と、これに縦続して接続された次段のインバータ１２
1,1，１２1,2 ，…とで構成されている。各初段のイン
バータ１１1,1 ，１１1,2 ，…は、すべて等しい駆動能
力を有する同一規格のものであり、クロック分配路６を
通して与えられた基準クロック信号を反転増幅するもの
である。一方、次段のインバータ１２1,1 ，１２1,2 ，
…は、初段のインバータ１１1,1 ，１１1,2 ，…の出力
信号を更に反転増幅して出力するものであるが、これら
のインバータ１２1,1 ，１２1,2 ，…の駆動能力は、負
荷に応じたものになっている。即ち、インバータ１２
1,1 ，１１1,2 ，…を構成するＮＭＯＳやＰＭＯＳ等の
ゲート長やゲート幅は、所要負荷量に応じたディメンジ
ョンに設定されている。
…は、それぞれ初段のインバータ１１1,1 ，１１1,2 ，
…と、これに縦続して接続された次段のインバータ１２
1,1，１２1,2 ，…とで構成されている。各初段のイン
バータ１１1,1 ，１１1,2 ，…は、すべて等しい駆動能
力を有する同一規格のものであり、クロック分配路６を
通して与えられた基準クロック信号を反転増幅するもの
である。一方、次段のインバータ１２1,1 ，１２1,2 ，
…は、初段のインバータ１１1,1 ，１１1,2 ，…の出力
信号を更に反転増幅して出力するものであるが、これら
のインバータ１２1,1 ，１２1,2 ，…の駆動能力は、負
荷に応じたものになっている。即ち、インバータ１２
1,1 ，１１1,2 ，…を構成するＮＭＯＳやＰＭＯＳ等の
ゲート長やゲート幅は、所要負荷量に応じたディメンジ
ョンに設定されている。
【００２７】例えば、部分回路配置領域３1,1 における
クロック信号を必要とする基本論理回路７の数は７個で
あるので、インバータ１２1,1 の駆動能力は７に設定さ
れている。また、部分回路配置領域３1,2 におけるクロ
ック信号を必要とする基本論理回路７の数は４個である
ので、インバータ１２1,2 の駆動能力は４に設定されて
いる。同様に、部分回路配置領域３2,1 ，２2,2 におけ
るクロック信号を必要とする基本論理回路７の数はそれ
ぞれ１０，１２個であるので、インバータ１２2,1 ，１
２2,2 の駆動能力はそれぞれ１０，１２に設定されてい
る。その他の構成は、図１と同様である。
クロック信号を必要とする基本論理回路７の数は７個で
あるので、インバータ１２1,1 の駆動能力は７に設定さ
れている。また、部分回路配置領域３1,2 におけるクロ
ック信号を必要とする基本論理回路７の数は４個である
ので、インバータ１２1,2 の駆動能力は４に設定されて
いる。同様に、部分回路配置領域３2,1 ，２2,2 におけ
るクロック信号を必要とする基本論理回路７の数はそれ
ぞれ１０，１２個であるので、インバータ１２2,1 ，１
２2,2 の駆動能力はそれぞれ１０，１２に設定されてい
る。その他の構成は、図１と同様である。
【００２８】図６は、図５のＩＣの配置配線設計方法を
示すフローチャートであり、図４中の要素と共通の要素
には共通の符号が付されている。この配置配線設計方法
では、図４のステップＳ６，Ｓ７，Ｓ８に代えて、それ
ぞれ処理内容の異なるステップＳ１０，Ｓ１１，Ｓ８Ａ
を設けている。即ち、ステップＳ１０は、各部分回路配
置領域３1,1 ，３1,2 ，…毎に、接続される基本論理回
路７の合計負荷を計算するクロック負荷計算処理であ
る。
示すフローチャートであり、図４中の要素と共通の要素
には共通の符号が付されている。この配置配線設計方法
では、図４のステップＳ６，Ｓ７，Ｓ８に代えて、それ
ぞれ処理内容の異なるステップＳ１０，Ｓ１１，Ｓ８Ａ
を設けている。即ち、ステップＳ１０は、各部分回路配
置領域３1,1 ，３1,2 ，…毎に、接続される基本論理回
路７の合計負荷を計算するクロック負荷計算処理であ
る。
【００２９】ステップＳ１１は、例えばライブラリ等に
登録されたクロックドライバ情報を参照し、各部分回路
配置領域３1,1 ，３1,2 ，…のクロック供給手段を、ス
テップＳ１０で算出された合計負荷に対応するクロック
ドライバ１０1,1 ，１０1,2，…に置換えて配置するク
ロックドライバ配置処理である。また、ステップＳ８Ａ
は、各部分回路配置領域３1,1 ，３1,2 ，…毎に、クロ
ックドライバ１０1,1 ，１０1,2 ，…から各基本論理回
路７までクロック供給線を配線するクロック配線処理で
ある。その他のステップの処理は、図４と同様である。
登録されたクロックドライバ情報を参照し、各部分回路
配置領域３1,1 ，３1,2 ，…のクロック供給手段を、ス
テップＳ１０で算出された合計負荷に対応するクロック
ドライバ１０1,1 ，１０1,2，…に置換えて配置するク
ロックドライバ配置処理である。また、ステップＳ８Ａ
は、各部分回路配置領域３1,1 ，３1,2 ，…毎に、クロ
ックドライバ１０1,1 ，１０1,2 ，…から各基本論理回
路７までクロック供給線を配線するクロック配線処理で
ある。その他のステップの処理は、図４と同様である。
【００３０】このようなＩＣでは、クロック入力端子５
から各クロックドライバ１０1,1 ，１０1,2 ，…までの
クロック信号分配路６は、すべて等しい長さになるよう
に形成され、更に、このクロック信号分配路６の先端に
接続されたクロックドライバ１０1,1 ，１０1,2 ，…
は、同一規格となっている。これによって、各クロック
ドライバ１０1,1 ，１０1,2 ，…の入力側のクロック信
号は、同一位相となる。一方、各クロックドライバ１０
1,1 ，１０1,2 ，…の出力側には、これらの駆動能力に
応じた数の基本論理回路７が接続されている。従って、
例えば、ゲート幅が大きく内部インピーダンスを小さく
して駆動能力を高めたクロックドライバ１０2,2 には、
大きな負荷が接続され、内部インピーダンスが大きく駆
動能力の低いクロックドライバ１０1,2 には、小さな負
荷が接続されることになる。
から各クロックドライバ１０1,1 ，１０1,2 ，…までの
クロック信号分配路６は、すべて等しい長さになるよう
に形成され、更に、このクロック信号分配路６の先端に
接続されたクロックドライバ１０1,1 ，１０1,2 ，…
は、同一規格となっている。これによって、各クロック
ドライバ１０1,1 ，１０1,2 ，…の入力側のクロック信
号は、同一位相となる。一方、各クロックドライバ１０
1,1 ，１０1,2 ，…の出力側には、これらの駆動能力に
応じた数の基本論理回路７が接続されている。従って、
例えば、ゲート幅が大きく内部インピーダンスを小さく
して駆動能力を高めたクロックドライバ１０2,2 には、
大きな負荷が接続され、内部インピーダンスが大きく駆
動能力の低いクロックドライバ１０1,2 には、小さな負
荷が接続されることになる。
【００３１】このため、負荷の相違によるクロック信号
の遅延の影響は、クロックドライバ１０1,1 等の内部イ
ンピーダンスの相違によって打ち消されて、各クロック
ドライバ１０1,1 ，１０1,2 ，…から出力されるクロッ
ク信号の位相の遅延量はほぼ等しくなる。従って、各基
本論理回路７に供給されるクロック信号の遅延時間は同
一となり、クロックスキューの発生するおそれがなくな
って高速論理動作が可能になるという利点がある。更
に、第１の実施形態のようにダミー負荷８を用いていな
いので、無駄なクロック信号の電力量の消費を防止する
ことができるという利点がある。しかも、ダミー負荷８
を配置するスペースが不要となるので、所要面積の削減
が可能になるという利点がある。
の遅延の影響は、クロックドライバ１０1,1 等の内部イ
ンピーダンスの相違によって打ち消されて、各クロック
ドライバ１０1,1 ，１０1,2 ，…から出力されるクロッ
ク信号の位相の遅延量はほぼ等しくなる。従って、各基
本論理回路７に供給されるクロック信号の遅延時間は同
一となり、クロックスキューの発生するおそれがなくな
って高速論理動作が可能になるという利点がある。更
に、第１の実施形態のようにダミー負荷８を用いていな
いので、無駄なクロック信号の電力量の消費を防止する
ことができるという利点がある。しかも、ダミー負荷８
を配置するスペースが不要となるので、所要面積の削減
が可能になるという利点がある。
【００３２】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｃ）のようなものがある。 （ａ） 基準クロック信号は、外部からクロック入力端
子５を介して入力されるようになっているが、ＩＣ内部
にクロック発生手段（例えば、クロック発生部）を設け
て、このクロック発生部からクロック信号分配路６を通
して供給するようにしても良い。 （ｂ） クロック信号分配路６は、単なる分岐配線で構
成しているが、必要に応じて分岐箇所等に増幅器を挿入
しても良い。 （ｃ） 図１のＩＣでは、各ダミー負荷８を同一規格で
構成し、このダミー負荷８の個数によって負荷の調整を
行うようにしているが、負荷の大きさが異なる複数種類
のダミー負荷を使用し、各部分回路配置領域３1,1 ，３
1,2 ，…毎に適切なダミー負荷を選択して配置するよう
にしても良い。
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｃ）のようなものがある。 （ａ） 基準クロック信号は、外部からクロック入力端
子５を介して入力されるようになっているが、ＩＣ内部
にクロック発生手段（例えば、クロック発生部）を設け
て、このクロック発生部からクロック信号分配路６を通
して供給するようにしても良い。 （ｂ） クロック信号分配路６は、単なる分岐配線で構
成しているが、必要に応じて分岐箇所等に増幅器を挿入
しても良い。 （ｃ） 図１のＩＣでは、各ダミー負荷８を同一規格で
構成し、このダミー負荷８の個数によって負荷の調整を
行うようにしているが、負荷の大きさが異なる複数種類
のダミー負荷を使用し、各部分回路配置領域３1,1 ，３
1,2 ，…毎に適切なダミー負荷を選択して配置するよう
にしても良い。
【００３３】
【発明の効果】以上詳細に説明したように、第１及び第
４の発明によれば、各クロック供給手段から供給するク
ロック信号の負荷をほぼ等しくするために疑似負荷手段
を設けたので、これらの各クロック供給手段におけるク
ロック信号の遅延時間が等しくなり、クロックスキュー
が低減されて高速論理動作が可能になるという効果が有
る。第２の発明によれば、第１の発明の疑似負荷手段を
キャパシタとして機能するように接続したＰＭＯＳとＮ
ＭＯＳとで構成したので、クロック信号の変化による貫
通電流が無く、インバータ等の論理回路を用いた場合に
比べて消費電力の増加を抑えることができるという効果
がある。第３及び第５の発明によれば、各クロック供給
手段を、同一規格の第１のインバータと、所要クロック
信号の合計負荷に見合った駆動能力を有する第２のイン
バータとで構成している。このため、第１及び第２の発
明に比べて、無駄な負荷を加える必要がないので、消費
電力を増加することなくクロックスキューが低減されて
高速論理動作が可能になるという効果が有る。
４の発明によれば、各クロック供給手段から供給するク
ロック信号の負荷をほぼ等しくするために疑似負荷手段
を設けたので、これらの各クロック供給手段におけるク
ロック信号の遅延時間が等しくなり、クロックスキュー
が低減されて高速論理動作が可能になるという効果が有
る。第２の発明によれば、第１の発明の疑似負荷手段を
キャパシタとして機能するように接続したＰＭＯＳとＮ
ＭＯＳとで構成したので、クロック信号の変化による貫
通電流が無く、インバータ等の論理回路を用いた場合に
比べて消費電力の増加を抑えることができるという効果
がある。第３及び第５の発明によれば、各クロック供給
手段を、同一規格の第１のインバータと、所要クロック
信号の合計負荷に見合った駆動能力を有する第２のイン
バータとで構成している。このため、第１及び第２の発
明に比べて、無駄な負荷を加える必要がないので、消費
電力を増加することなくクロックスキューが低減されて
高速論理動作が可能になるという効果が有る。
【図１】 本発明の第１の実施形態を示すＩＣの配置配
線の部分模式図である。
線の部分模式図である。
【図２】 従来のＩＣにおけるクロック信号分配路の一
例を示す模式図である。
例を示す模式図である。
【図３】 図１中のダミー負荷８の構成図である。
【図４】 図１のＩＣの配置配線設計方法を示すフロー
チャートである。
チャートである。
【図５】 本発明の第２の実施形態を示すＩＣの配置配
線の部分模式図である。
線の部分模式図である。
【図６】 図５のＩＣの配置配線設計方法を示すフロー
チャートである。
チャートである。
１ 半導体基
板 ２ 回路形成
領域 ３1,1 ，３1,2 ，… 部分回路
配置領域 ４1,1 ，４1,2 ，…，101,1 ，101,2 ，… クロック
ドライバ ５ クロック
入力端子 ６ クロック
信号分配路 ７ 基本論理
回路 ８ ダミー負
荷 ８ｂ ＰＭＯＳ ８ｃ ＮＭＯＳ 111,1 ，111,2 ，…，121,1 ，121,2 ，… インバー
タ
板 ２ 回路形成
領域 ３1,1 ，３1,2 ，… 部分回路
配置領域 ４1,1 ，４1,2 ，…，101,1 ，101,2 ，… クロック
ドライバ ５ クロック
入力端子 ６ クロック
信号分配路 ７ 基本論理
回路 ８ ダミー負
荷 ８ｂ ＰＭＯＳ ８ｃ ＮＭＯＳ 111,1 ，111,2 ，…，121,1 ，121,2 ，… インバー
タ
Claims (5)
- 【請求項１】 半導体基板上に仕切られたほぼ等しい寸
法を有する矩形状の部分回路配置領域にそれぞれ配置さ
れ、複数の基本論理回路で構成された複数の部分回路
と、 前記各部分回路配置領域のほぼ中央に設けられ、該部分
回路内の前記基本論理回路に対し、基準クロック信号に
基づいてそれぞれ動作のタイミングを指定するためのク
ロック信号を供給する複数のクロック供給手段と、 前記基準クロック信号をＨ字型に分岐したほぼ等しい長
さの経路で前記各クロック供給手段に分配するクロック
信号分配路とが、 前記半導体基板上に集積して形成され、前記基準クロッ
ク信号に同期して所定の論理動作を行う集積回路におい
て、 前記各部分回路における各クロック供給手段からその部
分回路内に供給するクロック信号の到達時間をほぼ等し
くするために、前記基本論理回路に加えて前記所定の論
理動作には無関係の単数または複数の疑似負荷手段を設
けたことを特徴とする集積回路。 - 【請求項２】 前記疑似負荷手段は、 ゲートが前記クロック供給手段に接続され、ドレインと
ソースとが電源電位に接続されたＰチャネルＭＯＳトラ
ンジスタと、 ゲートが該クロック供給手段に接続され、ドレインとソ
ースとが接地電位に接続されたＮチャネルＭＯＳトラン
ジスタとで、 構成したことを特徴とする請求項１記載の集積回路。 - 【請求項３】 半導体基板上に仕切られたほぼ等しい寸
法を有する矩形状の部分回路配置領域にそれぞれ配置さ
れ、複数の基本論理回路で構成された複数の部分回路
と、 前記各部分回路配置領域のほぼ中央に設けられ、該部分
回路内の前記基本論理回路に対し、基準クロック信号に
基づいてそれぞれ動作のタイミングを指定するためのク
ロック信号を供給する複数のクロック供給手段と、 前記基準クロック信号をＨ字型に分岐したほぼ等しい長
さの経路で前記各クロック供給手段に分配するクロック
信号分配路とが、 前記半導体基板上に集積して形成され、前記基準クロッ
ク信号に同期して所定の論理動作を行う集積回路におい
て、 前記各クロック供給手段は、 前記クロック信号分配路を通して分配された前記基準ク
ロック信号を反転増幅する第１のインバータと、 前記部分回路内の基本論理回路の所要クロック信号の合
計負荷に見合った駆動能力を有し、前記第１のインバー
タの出力信号を反転増幅して出力する第２のインバータ
とで、 構成したことを特徴とする集積回路。 - 【請求項４】 基準クロック信号に同期して所定の論理
動作を行う複数の基本論理回路を有する集積回路におけ
る該基本論理回路間の接続、及び該基本論理回路への該
基準クロック信号の接続関係を表す回路図情報に基づい
て該集積回路を複数の部分回路に分割する回路分割処理
と、 前記集積回路を配置するための回路形成領域をほぼ等し
い寸法を有する矩形状の部分回路配置領域に分割し、該
各部分回路配置領域にそれぞれ前記部分回路を割当てる
領域割当処理と、 前記各部分回路配置領域のほぼ中央にそれぞれクロック
供給手段を配置するとともに、クロック入力端子または
クロック発生回路から該各クロック供給手段まで、Ｈ字
型に分岐した配線によって前記基準クロック信号をほぼ
等しい長さの経路で供給するためのクロック信号分配路
を配線するクロック分配路配線処理と、 前記各部分回路配置領域に前記部分回路の各基本論理回
路を配置する論理回路配置処理と、 前記各部分回路配置領域毎に前記基本論理回路の必要と
するクロック信号の合計負荷を計算し、すべての部分回
路配置領域におけるクロック信号の合負荷力を等しくす
るために必要な最小限の疑似負荷手段の負荷容量を、該
各部分回路配置領域毎に算出する疑似負荷算出処理と、 前記各部分回路配置領域に前記疑似負荷算出処理で算出
された負荷容量の疑似負荷手段を配置する疑似負荷配置
処理と、 前記各部分回路配置領域毎に前記クロック供給手段から
前記各基本論理回路及び前記疑似負荷手段までクロック
供給線を配線するクロック配線処理と、 前記各基本論理回路間の信号伝送路を配線する信号配線
処理とを、 順次行うことを特徴とする集積回路の配置配線設計方
法。 - 【請求項５】 基準クロック信号に同期して所定の論理
動作を行う複数の基本論理回路を有する集積回路におけ
る該基本論理回路間の接続、及び該基本論理回路への該
基準クロック信号の接続関係を表す回路図情報に基づい
て該集積回路を複数の部分回路に分割する回路分割処理
と、 前記集積回路を配置するための回路形成領域をほぼ等し
い寸法を有する矩形状の部分回路配置領域に分割し、該
各部分回路配置領域にそれぞれ前記部分回路を割当てる
領域割当処理と、 前記各部分回路配置領域のほぼ中央にそれぞれクロック
供給手段を配置するとともに、クロック入力端子または
クロック発生回路から該各クロック供給手段まで、Ｈ字
型に分岐した配線によって前記基準クロック信号をほぼ
等しい長さの経路で供給するためのクロック信号分配路
を配線するクロック分配路配線処理と、 前記各部分回路配置領域に前記部分回路の各基本論理回
路を配置する論理回路配置処理と、 前記各部分回路配置領域毎に前記基本論理回路の必要と
するクロック信号の合計負荷を計算するクロック負荷計
算処理と、 前記各部分回路配置領域の前記クロック供給手段を前記
クロック負荷計算処理で算出された合計負荷に対応する
クロックドライバに置換えて配置するクロックドライバ
配置処理と、 前記各部分回路配置領域毎に、前記クロックドライバか
ら前記各基本論理回路までクロック供給線を配線するク
ロック配線処理と、 前記各基本論理回路間の信号伝送路を配線する信号配線
処理とを、 順次行うことを特徴とする集積回路の配置配線設計方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10124387A JPH11317457A (ja) | 1998-05-07 | 1998-05-07 | 集積回路とその配置配線設計方法 |
| US09/179,387 US6260181B1 (en) | 1998-05-07 | 1998-10-27 | Integrated circuit and the design method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10124387A JPH11317457A (ja) | 1998-05-07 | 1998-05-07 | 集積回路とその配置配線設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11317457A true JPH11317457A (ja) | 1999-11-16 |
Family
ID=14884161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10124387A Pending JPH11317457A (ja) | 1998-05-07 | 1998-05-07 | 集積回路とその配置配線設計方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6260181B1 (ja) |
| JP (1) | JPH11317457A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7005907B2 (en) | 2002-06-12 | 2006-02-28 | Nec Corporation | Integrated circuit device with clock skew reduced |
| JP2007018536A (ja) * | 2006-09-29 | 2007-01-25 | Ricoh Co Ltd | 並列プロセッサ |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3703333B2 (ja) * | 1999-03-25 | 2005-10-05 | Ｎｅｃエレクトロニクス株式会社 | 論理接続情報変換装置 |
| JP2001125937A (ja) * | 1999-10-25 | 2001-05-11 | Fujitsu Ltd | 半導体集積回路装置のレイアウト設計システム、半導体集積回路装置のレイアウト設計方法、およびそのシステムにおける各手段をもしくはその方法における各工程をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体 |
| US6769104B2 (en) * | 2002-05-08 | 2004-07-27 | Agilent Technologies, Inc. | Method and apparatus for minimizing clock skew in a balanced tree when interfacing to an unbalanced load |
| AU2003258031A1 (en) * | 2002-08-08 | 2004-02-25 | Timelab Corporation | Clock distributor circuit for maintaining a phase relationship between remote operating nodes and a reference clock on a chip |
| US6983434B1 (en) * | 2003-02-13 | 2006-01-03 | Hewlett-Packard Development Company, L.P. | Differential via pair impedance adjustment tool |
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| US7285993B2 (en) * | 2004-10-29 | 2007-10-23 | Broadcom Corporation | Method and system for a divide by N circuit with dummy load for multiband radios |
| KR100640609B1 (ko) * | 2004-12-13 | 2006-11-01 | 삼성전자주식회사 | 포인트 확산클럭분배 네트워크 및 클럭분배방법 |
| EP1835618A1 (en) * | 2006-03-16 | 2007-09-19 | STMicroelectronics S.r.l. | Reduction of the time for executing an externally commanded transfer of data in an integrated device |
| CN116842903B (zh) * | 2023-09-04 | 2023-11-21 | 深圳鲲云信息科技有限公司 | 优化芯片动态功耗的方法及芯片、电子设备和计算设备 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5077676A (en) * | 1990-03-30 | 1991-12-31 | International Business Machines Corporation | Reducing clock skew in large-scale integrated circuits |
| JPH04116951A (ja) * | 1990-09-07 | 1992-04-17 | Fujitsu Ltd | 半導体集積回路 |
| JP2695078B2 (ja) * | 1991-06-10 | 1997-12-24 | 株式会社東芝 | データ処理装置クロック信号の分配方法 |
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| US5995735A (en) * | 1997-06-23 | 1999-11-30 | Sun Microsystems, Inc. | Directional repeater physical assignment and connection for high-performance microprocessors |
-
1998
- 1998-05-07 JP JP10124387A patent/JPH11317457A/ja active Pending
- 1998-10-27 US US09/179,387 patent/US6260181B1/en not_active Expired - Fee Related
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|---|---|---|---|---|
| US7005907B2 (en) | 2002-06-12 | 2006-02-28 | Nec Corporation | Integrated circuit device with clock skew reduced |
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| JP4554582B2 (ja) * | 2006-09-29 | 2010-09-29 | 株式会社リコー | 並列プロセッサ |
Also Published As
| Publication number | Publication date |
|---|---|
| US6260181B1 (en) | 2001-07-10 |
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