JPH1131683A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH1131683A
JPH1131683A JP18862397A JP18862397A JPH1131683A JP H1131683 A JPH1131683 A JP H1131683A JP 18862397 A JP18862397 A JP 18862397A JP 18862397 A JP18862397 A JP 18862397A JP H1131683 A JPH1131683 A JP H1131683A
Authority
JP
Japan
Prior art keywords
film
insulating film
low dielectric
etching
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP18862397A
Other languages
English (en)
Inventor
Masateru Hara
昌輝 原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP18862397A priority Critical patent/JPH1131683A/ja
Publication of JPH1131683A publication Critical patent/JPH1131683A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Formation Of Insulating Films (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 本発明は、水分又は有機溶媒を含有する絶縁
膜を高精度かつ容易に加工することができる半導体装置
の製造方法を提供することを目的とする。 【解決手段】 LP−CVD法によりSi(CH3 )H
3 とH2 2 とを反応させて形成した層間絶縁膜として
の低誘電SiO2 膜14を、ビアホールのパターンのレ
ジスト16をマスクとして選択的にエッチングする際
に、アニール処理を行うことなく膜中に大量の水分が含
有されたままの状態でプラズマエッチングを行う。この
とき、ビアホール18内に露出する低誘電SiO2 膜1
4側壁からは矢印20に表されるように大量のH2 Oが
ガスとなって脱離し、プラズマ中のラジカルが低誘電S
iO2 膜14側壁に接近するのを阻害するため、ラジカ
ルによる低誘電SiO2 膜14側壁の等方性エッチング
が抑制されて、低誘電SiO2膜14側壁の断面形状が
弓形になるボーイングの発生が防止される。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特に半導体装置の層間絶縁膜として使用す
る絶縁膜の加工方法に関するものである。
【0002】
【従来の技術】半導体デバイスの多層金属配線構造にお
いては、下層配線層を良好に被覆すると共に、上層配線
層の下地となる層間絶縁膜表面を平坦化する必要がある
ために、層間絶縁膜として水分又は有機溶媒を含有する
流動性の高い絶縁膜が使用される。また、半導体デバイ
スの高速動作を可能にするために、多層金属配線間の層
間絶縁膜として低誘電体膜を使用する試みも続けられて
いる。
【0003】ところで、このような水分又は有機溶媒を
含有する低誘電体膜を層間絶縁膜として使用する場合、
その膜質を向上させるため、成膜直後に熱処理を施し、
膜中の水分又は有機溶媒を除去した後に加工することが
通例である。
【0004】例えば層間絶縁膜に使用する低誘電体膜と
して、LP(Low Pressure ;減圧)−CVD(Chemical
Vapor Deposition ;化学的気相成長)法を用い、Si
4(シラン)とH2 2 (過酸化水素)とを温度0℃
において反応させて、HSO(Hydrogen peroxide and
Silane based CVD Oxide)膜を形成した場合、その成膜
後に、400℃、30分間のポストアニール(Post Ann
ealing)を行うことが報告されている(M.Matuura and
M.Hirayama, “An Advanced Planarizing Interlayer D
ielectric Using SiH4 and H2O2 Chemistry", Dry Proc
ess Symposium,1995,pp.261-268 参照)。
【0005】また、スピンコート法を用い、フッ素樹脂
膜を形成した場合、その成膜後に、ベークを150〜2
50℃で数分、キュアを400℃窒素雰囲気で30分間
行うことも報告されている(長谷川利昭、深沢正永、門
村新吾、青山順一、「フッ素樹脂膜による低誘電率化
エッチング特性はクリア、課題は耐酸素プラズマ性」、
月刊Semicondur World 1997.2, pp.82-84 参照)。
【0006】そして、こうした成膜後の熱処理によって
膜中の水分や有機溶剤を除去した後に低誘電体膜の加
工、例えばエッチングやアッシング(灰化)を行う場合
においては、従来の層間絶縁膜に使用するSiO2 膜、
例えばP(Pasma )−TEOS(Tetraethoxysilane )
−CVD法を用いて形成したP−TEOS膜のエッチン
グ方法やアッシング方法をそのまま踏襲するのが通例で
あった。
【0007】
【発明が解決しようとする課題】しかしながら、水分又
は有機溶媒を含有する低誘電体膜は、その成膜後の熱処
理によって膜中の水分又は有機溶媒を除去し、その膜質
を向上させたとしても、従来の層間絶縁膜として使用す
るP−TEOS膜等と比較すると、膜質において劣る傾
向がある。このため、従来のP−TEOS膜等のエッチ
ング方法やアッシング方法をそのまま適用すると、幾つ
かの問題が生じる。例えば、従来のP−TEOS膜等の
エッチング方法を用い、所定パターンのレジストをマス
クとして低誘電体膜を選択的にプラズマエッチングし、
ビアホールを開口する場合、ビアホール内に露出する低
誘電体膜側壁がプラズマ中のラジカルによってエッチン
グされ、ビアホールの断面形状が弓形になる、いわゆる
ボーイングを起こすという問題があった。
【0008】また、低誘電体膜をエッチングしてビアホ
ールを開口した後、マスクとして使用したレジストをア
ッシング場合、レジストと共にビアホール内に露出する
低誘電体膜側壁が削れてしまい、エッチングによって開
口されたビアホールの形状が変形するという問題もあっ
た。
【0009】そこで本発明は、上記問題点を鑑みてなさ
れたものであり、水分又は有機溶媒を含有する絶縁膜を
高精度かつ容易に加工することができる半導体装置の製
造方法を提供することを目的とする。
【0010】
【課題を解決するための手段】上記課題は、以下の本発
明に係る半導体装置の製造方法により達成される。即
ち、請求項1に係る半導体装置の製造方法は、基板上に
水分又は有機溶媒を含有する絶縁膜を形成した後、所定
パターンのレジストをマスクとして絶縁膜の選択的なエ
ッチングを行う半導体装置の製造方法であって、この絶
縁膜のアニール処理を行う前に、絶縁膜が水分又は有機
溶媒を含有している状態において、絶縁膜をプラズマエ
ッチングすることを特徴とする。
【0011】このように請求項1に係る半導体装置の製
造方法においては、絶縁膜が水分又は有機溶媒を含有し
ている状態において、所定パターンのレジストをマスク
とする絶縁膜の選択的なプラズマエッチングを行うこと
により、プラズマ中のラジカル及びイオンによる絶縁膜
の選択的なエッチングに伴い、絶縁膜から膜中に含有さ
れている水分又は有機溶媒がガスとなって脱離してく
る。そして、この絶縁膜から脱離してくるガス状の水分
又は有機溶媒によってプラズマ中のラジカルがエッチン
グによって露出した絶縁膜側壁に接近することが阻害さ
れるため、このラジカルが絶縁膜側壁に到達することが
困難となり、ラジカルによる絶縁膜の等方性エッチング
が抑制される。
【0012】他方、プラズマ中のイオンは、静電的な力
で加速されて絶縁膜表面にほぼ垂直な方向に向きを揃え
て飛来することから、絶縁膜から脱離してくるガスの影
響は受け難いため、イオンによる絶縁膜の異方性エッチ
ングが進行する。こうして、ラジカルによる等方性エッ
チングが抑制され、イオンによる異方性エッチングが主
流となって絶縁膜のエッチングが進行することになる。
従って、水分又は有機溶媒を含有する絶縁膜が、従来の
層間絶縁膜として使用するP−TEOS膜等と比較して
膜質が劣悪で、そのためにラジカルによって容易に側壁
がエッチングされ易い低誘電体膜の場合であっても、エ
ッチングにより露出した側壁の断面形状が弓形になるボ
ーイングの発生が防止され、異方性エッチングにより側
壁の断面形状が垂直になる高精度の加工が容易に可能に
なる。
【0013】また、請求項2に係る半導体装置の製造方
法は、上記請求項1に係る半導体装置の製造方法におい
て、水分又は有機溶媒を含有する絶縁膜をプラズマエッ
チングする際に、基板を加熱する構成とすることによ
り、絶縁膜中に含有されている水分又は有機溶媒がガス
となって脱離してくる際のガスの脱離量が更に増大する
ため、プラズマ中のラジカルによる絶縁膜の等方性エッ
チングは更に抑制され、絶縁膜の加工精度が更に向上す
る。
【0014】また、請求項3に係る半導体装置の製造方
法は、上記請求項1に係る半導体装置の製造方法におい
て、所定パターンのレジストをマスクとして水分又は有
機溶媒を含有する絶縁膜をプラズマエッチングした後、
この絶縁膜のアニール処理を行う前に、絶縁膜が水分又
は有機溶媒を含有している状態において、絶縁膜上のレ
ジストをアッシングにより除去する構成とすることによ
り、プラズマ中のラジカル及びイオンによりレジストを
アッシングする際の加熱によって、露出した絶縁膜側壁
から膜中に含有されている水分又は有機溶媒がガスとな
って脱離し、この絶縁膜から脱離してくるガス状の水分
又は有機溶媒によってプラズマ中のラジカルがエッチン
グによって露出した絶縁膜側壁に接近することが阻害さ
れるため、このラジカルが絶縁膜側壁に到達することが
困難となり、ラジカルによる絶縁膜側壁のエッチングが
抑制される。
【0015】他方、プラズマ中のイオンは、静電的な力
で加速されて絶縁膜表面にほぼ垂直な方向に向きを揃え
て飛来することから、絶縁膜側壁から脱離してくるガス
の影響は受け難いため、アッシングの際に露出している
絶縁膜側壁に付着した反応生成物はイオンによって除去
されることになる。従って、絶縁膜上のレジストをラジ
カル及びイオンによってアッシングする際に、水分又は
有機溶媒を含有する絶縁膜が、従来の層間絶縁膜として
使用するP−TEOS膜等と比較して膜質が劣悪で、そ
のためにラジカルによって容易に側壁がエッチングされ
易い低誘電体膜の場合であっても、絶縁膜側壁の断面形
状が弓形になるボーイングの発生は防止され、プラズマ
エッチングによって加工された絶縁膜の形状を損ねて加
工精度を劣化させることはなくなる。
【0016】なお、上記請求項1に係る半導体装置の製
造方法において、プラズマエッチングによる加工対象と
なる絶縁膜としては、CVD法により、SiH4 とH2
2とを反応させて成膜したSiO2 膜、又はSi(C
3 )H3 (モノメチルシラン)、Si(CH3 2
2 (ジメチルシラン)、Si(CH3 3 H(トリメチ
ルシラン)、又はSi(CH3 4 (テトラメチルシラ
ン)等の有機シランとH2 2 とを反応させて成膜した
SiO2 膜が好適である。この場合、こうして成膜され
たSiO2 膜は低誘電体膜となると共に、成膜直後のS
iO2 膜の膜中には大量の水分が含有されている。
【0017】或いはまた、上記請求項1に係る半導体装
置の製造方法において、プラズマエッチングによる加工
対象となる絶縁膜としては、SOG(Spin On Glass )
法を用いた有機絶縁材料の塗布により成膜したSOG膜
が好適である。この場合、このSOG膜は低誘電体膜と
なる場合と高低誘電体膜となる場合とがあるが、いずれ
の場合であっても、成膜直後のSOG膜の膜中には大量
の有機溶媒が含有されている。
【0018】
【発明の実施の形態】以下、添付図面を参照しながら、
本発明の実施の形態を説明する。図1〜図6は、それぞ
れ本発明の一実施形態に係る絶縁膜の加工方法を説明す
るための工程断面図である。先ず、図1に示されるよう
に、Si(シリコン)ウェーハ10上に、例えば高さ
0.65μm、幅0.4μmのAl(アルミニウム)合
金製の金属配線層12を形成する。なお、ここで、Si
ウェーハ10表面に形成した不純物領域等の構造は図示
を省略する。
【0019】続いて、LP−CVD法により、有機ソー
スとしてのSi(CH3 )H3 と気相状態のH2 2
用いて、基体全面に、層間絶縁膜として使用する膜厚
1.0μmの低誘電SiO2 膜14を形成し、この低誘
電SiO2 膜14によってSiウェーハ10上の金属配
線層12を埋め込む。ここで、この低誘電SiO2 膜1
4の成膜条件は、 気相状態のH2 2 の流量:0.7g/分 Si(CH3 )H3 の流量:100SCCM Ar(アルゴン)の流量:500SCCM 反応圧力:1200mTorr 基板(ウェーハ)温度:0℃ とする。
【0020】このとき、Si(CH3 )H3 とH2 2
との反応からH2 O(水分)が生成されると共に、成膜
時の基板温度が0℃であることから、この低誘電SiO
2 膜14中には大量の水分が含有されている状態とな
る。そして、この大量のH2 Oを含有することにより、
この低誘電SiO2 膜14は高い流動性を有するため、
金属配線層12を埋め込んで基体全面に形成された低誘
電SiO2 膜14表面が平坦化されることになる。
【0021】次いで、図2に示されるように、低誘電S
iO2 膜14上にレジスト16を塗布し、リソグラフィ
技術を用いて、例えば直径0.35μmのビアホールの
パターンを形成する。このとき、低誘電SiO2 膜14
の成膜後、レジスト16の塗布前に、低誘電SiO2
14のポストアニールを行わない点が従来の場合と異な
る。従って、低誘電SiO2 膜14上にビアホールのパ
ターンのレジスト16が形成された段階においても、低
誘電SiO2 膜14は大量のH2 Oを含有したままの状
態である。
【0022】次いで、図3に示されるように、マグネト
ロンエッチング装置を用いるプラズマエッチング法によ
り、ビアホールのパターンのレジスト16をマスクとし
て、大量のH2 Oを含有している低誘電SiO2 膜14
の選択的エッチングを開始する。ここで、プラズマエッ
チング条件は、 C4 8 の流量:12SCCM COの流量:150SCCM Arの流量:200SCCM O2 の流量:5SCCM 圧力:30mTorr RFパワー:1500W 基板温度:180℃ とする。
【0023】エッチングガスC4 8 から生成されるラ
ジカル及びイオンにより、低誘電SiO2 膜14の選択
的エッチングが進行し、低誘電SiO2 膜14表面にビ
アホール18aが形成され始めると、図中の小さい矢印
20で表されるように、ビアホール18a内に露出した
低誘電SiO2 膜14側壁から膜中に含有されている大
量のH2 Oがガスとなって脱離してくる。このとき、S
iウェーハ10は基板温度180℃に加熱されているた
め、この低誘電SiO2 膜14側壁からのガスの脱離量
は十分に大きいものとなる。
【0024】そして、このビアホール18a内の低誘電
SiO2 膜14側壁から大量に放出されるガス状のH2
Oは、エッチングガスC4 8 から生成されるラジカル
が低誘電SiO2 膜14側壁に接近するのを阻害する働
きをする。このため、このラジカルがビアホール18a
内の低誘電SiO2 膜14側壁に到達することが困難と
なり、ラジカルによる低誘電SiO2 膜14側壁の等方
性エッチングが抑制されることになる。
【0025】他方、エッチングガスC4 8 から生成さ
れるイオンは、図中の大きい矢印22で表されるよう
に、印加電圧によって加速されてSiウェーハ10表面
にほぼ垂直な方向に向きを揃えて飛来して、低誘電Si
2 膜14表面にほぼ垂直に入射することから、低誘電
SiO2 膜14側壁から放出されるガス状のH2 Oの影
響を殆ど受けることがない。このため、このイオンによ
る低誘電SiO2 膜14の異方性エッチングが進行す
る。
【0026】こうして、レジスト16をマスクとする低
誘電SiO2 膜14の選択的なプラズマエッチングにお
いては、ラジカルによる等方性エッチングが抑制され、
イオンによる異方性エッチングが主流となって、低誘電
SiO2 膜14のエッチングが進行していく。
【0027】従って、図4に示されるように、大量のH
2 Oを含有する低誘電SiO2 膜14は従来の層間絶縁
膜として使用されるP−TEOS膜等と比較して膜質が
劣悪であり、そのためにビアホール18内に露出した低
誘電SiO2 膜14側壁がラジカルによって容易にエッ
チングされ易いにも拘らず、ビアホール18内の低誘電
SiO2 膜14側壁の断面形状が弓形になるボーイング
の発生が防止されると共に、エッチングガスC4 8
ら生成されるイオンによる異方性エッチングにより、金
属配線層12表面に到達するビアホール18が垂直な断
面形状をもって高精度かつ容易に開口される。
【0028】なお、従来のように、低誘電SiO2 膜1
4の成膜後、レジスト16の塗布前に、低誘電SiO2
膜14のポストアニールを行い、低誘電SiO2 膜14
中からH2 Oを除去した場合には、レジスト16をマス
クとする低誘電SiO2 膜14の選択的なプラズマエッ
チングにおいて、イオンによる異方性エッチングと同時
にラジカルによる等方性エッチングも進行するため、ビ
アホール18内に露出した低誘電SiO2 膜14側壁も
容易にエッチングされて、低誘電SiO2 膜14側壁の
断面形状が弓形になるボーイングが発生することにな
る。
【0029】次いで、図5に示されるように、Siウェ
ーハ10をμ(マイクロ)波ダウンストリーム型アッシ
ング装置(アッシャー)24を用いて、低誘電SiO2
膜14の選択的なプラズマエッチングに使用したレジス
ト16のアッシングを行う。ここで、アッシング条件
は、 O2 の流量:2000SCCM N2 の流量:100SCCM 圧力:1.2Torr μ波パワー:1000W 基板温度:250℃ とする。
【0030】このとき、μ波ダウンストリーム型アッシ
ング装置24内においては、イオンによるアッシングと
ラジカルによるアッシングが起こり、低誘電SiO2
14上のレジスト16が除去されていく。
【0031】ところで、低誘電SiO2 膜14は未だポ
ストアニールが行われず、その膜中に大量のH2 Oが含
有されている状態であるため、基板温度250℃に加熱
してアッシングを行う際に、図中の小さい矢印26で表
されるように、ビアホール18内に露出した低誘電Si
2 膜14側壁からその膜中に含有されているH2 Oが
ガスとなって脱離してくる。そして、このビアホール1
8内の低誘電SiO2 膜14側壁から大量に放出される
ガス状のH2 Oは、アッシング中のラジカルが低誘電S
iO2 膜14側壁に接近することを阻害する働きをする
ため、このラジカルがビアホール18内の低誘電SiO
2 膜14側壁に到達することが困難となり、ラジカルに
よりビアホール18内の低誘電SiO2 膜14側壁がエ
ッチングされることが防止される。
【0032】他方、アッシング中のイオンは、印加電圧
によって加速されてSiウェーハ10表面にほぼ垂直な
方向に向きを揃えて飛来して、低誘電SiO2 膜14表
面にほぼ垂直に入射し、低誘電SiO2 膜14側壁から
放出されるガス状のH2 Oの影響を殆ど受けることがな
いため、アッシングの際にビアホール18内に露出して
いる低誘電SiO2 膜14側壁に反応生成物が付着した
場合であっても、この低誘電SiO2 膜14側壁に付着
した反応生成物はビアホール18内に入射してくるイオ
ンによって除去される。
【0033】こうして、レジスト16のアッシングにお
いては、イオン及びラジカルによるアッシングによって
低誘電SiO2 膜14上のレジスト16を除去すると共
に、ラジカルによるビアホール18内の低誘電SiO2
膜14側壁のエッチングを防止する一方で、ビアホール
18内の低誘電SiO2 膜14側壁に付着した反応生成
物はイオンによって除去する。
【0034】従って、図6に示されるように、大量のH
2 Oを含有する低誘電SiO2 膜14は従来の層間絶縁
膜として使用されるP−TEOS膜等と比較して膜質が
劣悪であり、そのためにビアホール18内に露出した低
誘電SiO2 膜14側壁がラジカルによって容易にエッ
チングされ易いにも拘らず、低誘電SiO2 膜14上の
レジスト16をアッシングする際に、ビアホール18内
の低誘電SiO2 膜14側壁の断面形状が弓形になるボ
ーイングの発生が防止される。即ち、上記図3に示すプ
ラズマエッチング工程において開口されたビアホール1
8の垂直な断面形状を損なうことなく、その高精度な加
工精度を維持する良好なアッシングが容易に実現され
る。
【0035】このように本実施形態によれば、ビアホー
ルのパターンのレジスト16をマスクとして低誘電Si
2 膜14を選択的にエッチングする際に、アニール処
理を行うことなく低誘電SiO2 膜14中に大量のH2
Oが含有されたままの状態において、しかも基板温度1
80℃に加熱してプラズマエッチングを行うことによ
り、低誘電SiO2 膜14表面に形成され始めたビアホ
ール18内に露出する低誘電SiO2 膜14側壁から膜
中に含有されている大量のH2 Oがガスとなって脱離
し、プラズマ中のラジカルが低誘電SiO2 膜14側壁
に接近するのを阻害する働きをするため、ラジカルによ
る低誘電SiO2 膜14側壁の等方性エッチングが抑制
されると共に、低誘電SiO2 膜14側壁から放出され
るガスの影響を殆ど受けることがないプラズマ中のイオ
ンによる低誘電SiO2 膜14の異方性エッチングが進
行する。
【0036】従って、大量のH2 Oを含有する低誘電S
iO2 膜14はその膜質が比較的劣悪であり、そのため
にビアホール18内に露出した低誘電SiO2 膜14側
壁がラジカルによって容易にエッチングされ易いにも拘
らず、ビアホール18内の低誘電SiO2 膜14側壁の
断面形状が弓形になるボーイングの発生を防止すること
が可能になり、イオンによる異方性エッチングによって
断面形状が垂直なビアホール18を高精度かつ容易に開
口することができる。
【0037】また、本実施形態によれば、低誘電SiO
2 膜14の選択的なプラズマエッチングに使用したレジ
スト16をアッシングする際に、アニール処理を行うこ
となく低誘電SiO2 膜14中に大量のH2 Oが含有さ
れたままの状態で、基板温度250℃に加熱してアッシ
ングを行うことにより、低誘電SiO2 膜14表面に形
成されているビアホール18内に露出する低誘電SiO
2 膜14側壁から膜中に含有されている大量のH2 Oが
ガスとなって脱離し、プラズマ中のラジカルが低誘電S
iO2 膜14側壁に接近するのを阻害する働きをするた
め、ラジカルによる低誘電SiO2 膜14側壁のエッチ
ングが防止される。
【0038】従って、大量のH2 Oを含有する低誘電S
iO2 膜14はその膜質が比較的劣悪であり、そのため
にビアホール18内に露出した低誘電SiO2 膜14側
壁がラジカルによって容易にエッチングされ易いにも拘
らず、ビアホール18内の低誘電SiO2 膜14側壁の
断面形状が弓形になるボーイングの発生を防止すること
が可能になり、プラズマエッチングによって開口された
ビアホール18の垂直な断面形状を損なうことなく、そ
の高精度な加工精度を容易に維持することができる。
【0039】なお、上記実施形態においては、層間絶縁
膜として使用する低誘電SiO2 膜14を形成する際
に、有機ソースとしてのSi(CH3 )H3 と気相状態
のH22 とを反応させるLP−CVD法を用いて成膜
しているが、有機ソースとしてはこのSi(CH3 )H
3 に限定する必要はなく、例えばSi(CH3 2 2
Si(CH3 3 H、Si(CH3 4 等の有機シランを用
いてもよい。
【0040】また、これらの有機ソースとH2 2 とを
反応させる代わりに、SiH4 とH2 2 とを反応させ
て成膜してもよい。いずれの場合にも、反応中にH2
が生成されるため、成膜された低誘電SiO2 膜14は
その膜中に大量のH2 Oを含有して、下地の段差を良好
に被覆すると共に表面を平坦化する層間絶縁膜に要求さ
れる流動性を有することになる。
【0041】また、LP−CVD法を用いて成膜した低
誘電SiO2 膜14の代わりに、例えばSOG法などの
有機絶縁材料の塗布により成膜したSOG膜を層間絶縁
膜として使用する場合にも、本発明を適用することが可
能である。即ち、SOG膜には、高誘電体膜の場合と低
誘電体膜の場合とがあるが、いずれの場合においても、
成膜直後のSOG膜には大量の有機溶媒が含有されてお
り、このSOG膜に含有される有機溶媒が、上記実施形
態において説明した低誘電SiO2 膜14に含有される
2 Oと同様に作用する。
【0042】従って、ビアホールのパターンのレジスト
をマスクとしてSOG膜を選択的にエッチングする際
に、アニール処理を行うことなく膜中に大量の有機溶媒
が含有されたままの状態においてプラズマエッチングを
行うことにより、ビアホール内に露出するSOG膜側壁
の断面形状が弓形になるボーイングの発生を防止するこ
とが可能になり、断面形状が垂直なビアホールを高精度
かつ容易に開口することができる。
【0043】また、このプラズマエッチングに使用した
レジストをアッシングする際に、アニール処理を行うこ
となく膜中に大量の有機溶媒が含有されたままの状態に
おいてアッシングを行うことにより、ビアホール内のS
OG膜側壁の断面形状が弓形になるボーイングの発生を
防止することが可能になり、プラズマエッチングによっ
て開口されたビアホールの垂直な断面形状を損なうこと
なく、その高精度な加工精度を容易に維持することがで
きる。
【0044】また、上記実施形態においては、層間絶縁
膜として低誘電SiO2 膜14の単層構造の場合につい
て説明したが、低誘電SiO2 膜14の下層又は上層に
他の種類の絶縁膜を形成した2層構造や3層構造の層間
絶縁膜を形成加工する場合であっても、こうした多層構
造の層間絶縁膜を構成している低誘電SiO2 膜14を
膜中にH2 Oを含有したままの状態でプラズマエッチン
グ及びアッシングを行うことが可能であれば、本発明を
適用することができる。
【0045】また、上記実施形態においては、低誘電S
iO2 膜14にビアホール18を開口する場合について
説明したが、ビアホール18に限らず、例えばダマシン
用の溝を形成する場合等、所定パターンのレジストをマ
スクとして低誘電SiO2 膜14をエッチングして加工
する全ての場合に本発明を適用することができる。その
他、上記実施形態に記載した各プロセスの諸条件は、当
然のことながら本発明の主旨を逸脱しない範囲において
変更することが可能である。
【0046】
【発明の効果】以上、詳細に説明した通り、本発明に係
る半導体装置の製造方法によれば、次のような効果を奏
することができる。
【0047】即ち、請求項1に係る半導体装置の製造方
法によれば、絶縁膜が水分又は有機溶媒を含有している
状態において、所定パターンのレジストをマスクとする
絶縁膜の選択的なプラズマエッチングを行うことによ
り、プラズマ中のラジカル及びイオンによる絶縁膜の選
択的なエッチングに伴い、絶縁膜から膜中に含有されて
いる水分又は有機溶媒がガスとなって脱離し、この絶縁
膜から脱離してくるガス状の水分又は有機溶媒によって
プラズマ中のラジカルがエッチングによって露出した絶
縁膜の側壁に到達することを阻害するため、このラジカ
ルによる絶縁膜の等方性エッチングは抑制されると共
に、絶縁膜から脱離してくるガスの影響を殆ど受けない
プラズマ中のイオンによる絶縁膜の異方性エッチングが
主流となって絶縁膜のエッチングが進行することにな
る。
【0048】従って、水分又は有機溶媒を含有する絶縁
膜が、比較的劣悪な膜質でラジカルによって容易に側壁
がエッチングされ易い低誘電体膜の場合であっても、エ
ッチングにより露出した側壁の断面形状が弓形になるボ
ーイングの発生を防止することが可能になり、容易に高
精度の加工を行うことができる。その結果、水分又は有
機溶媒を含有する各種の低誘電体膜を層間絶縁膜として
使用することも可能になる。
【0049】また、請求項2に係る半導体装置の製造方
法によれば、水分又は有機溶媒を含有する絶縁膜をプラ
ズマエッチングする際に、基板を加熱することにより、
絶縁膜中に含有されている水分又は有機溶媒がガスとな
って脱離してくる際の脱離量が増大するため、プラズマ
中のラジカルによる絶縁膜の等方性エッチングを更に抑
制して、絶縁膜の加工精度を更に向上させることができ
る。
【0050】また、請求項3に係る半導体装置の製造方
法によれば、所定パターンのレジストをマスクとして水
分又は有機溶媒を含有する絶縁膜をプラズマエッチング
した後、絶縁膜が水分又は有機溶媒を含有している状態
において、絶縁膜上のレジストをアッシングにより除去
することにより、プラズマ中のラジカル及びイオンによ
りレジストをアッシングする際の加熱によって、エッチ
ングによって露出した絶縁膜側壁から膜中に含有されて
いる水分又は有機溶媒がガスとなって脱離し、この絶縁
膜から脱離してくるガス状の水分又は有機溶媒によって
プラズマ中のラジカルがエッチングによって露出した絶
縁膜の側壁に到達することを阻害するため、このラジカ
ルによる絶縁膜側壁のエッチングが抑制されると共に、
絶縁膜から脱離してくるガスの影響を殆ど受けないプラ
ズマ中のイオンによりアッシングの際に絶縁膜側壁に付
着した反応生成物が除去されることになる。
【0051】従って、水分又は有機溶媒を含有する絶縁
膜が、比較的劣悪な膜質でラジカルによって容易に側壁
がエッチングされ易い低誘電体膜の場合であっても、レ
ジストをアッシングする際に、絶縁膜側壁の断面形状が
弓形になるボーイングの発生を防止することが可能にな
り、プラズマエッチングによって加工された絶縁膜の形
状を損なうことなく、容易にその高精度な加工精度を維
持することができる。その結果、水分又は有機溶媒を含
有する各種の低誘電体膜を層間絶縁膜として使用するこ
とも可能になる。
【図面の簡単な説明】
【図1】本発明の一実施形態に係る絶縁膜の加工方法を
説明するための工程断面図(その1)である。
【図2】本発明の一実施形態に係る絶縁膜の加工方法を
説明するための工程断面図(その2)である。
【図3】本発明の一実施形態に係る絶縁膜の加工方法を
説明するための工程断面図(その3)である。
【図4】本発明の一実施形態に係る絶縁膜の加工方法を
説明するための工程断面図(その4)である。
【図5】本発明の一実施形態に係る絶縁膜の加工方法を
説明するための工程断面図(その5)である。
【図6】本発明の一実施形態に係る絶縁膜の加工方法を
説明するための工程断面図(その6)である。
【符号の説明】
10…Siウェーハ、12…金属配線層、14…低誘電
SiO2 膜、16…レジスト、18a、18…ビアホー
ル、20…膜中のH2 Oがガスとなって脱離することを
表す矢印、22…イオンの飛来を表す矢印、24…μ波
ダウンストリーム型アッシング装置、26…膜中のH2
Oがガスとなって脱離することを表す矢印。

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 基板上に水分又は有機溶媒を含有する絶
    縁膜を形成した後、所定パターンのレジストをマスクと
    して、前記絶縁膜の選択的なエッチングを行う半導体装
    置の製造方法であって、 前記絶縁膜のアニール処理を行う前に、前記絶縁膜が水
    分又は有機溶媒を含有している状態において、前記絶縁
    膜をプラズマエッチングすることを特徴とする半導体装
    置の製造方法。
  2. 【請求項2】 請求項1記載の半導体装置の製造方法に
    おいて、 前記絶縁膜をプラズマエッチングする際に、前記基板を
    加熱することを特徴とする半導体装置の製造方法。
  3. 【請求項3】 請求項1記載の半導体装置の製造方法に
    おいて、 前記絶縁膜をプラズマエッチングした後、前記絶縁膜の
    アニール処理を行う前に、前記絶縁膜が水分又は有機溶
    媒を含有している状態において、前記絶縁膜上の前記レ
    ジストをアッシングにより除去することを特徴とする半
    導体装置の製造方法。
  4. 【請求項4】 請求項1記載の半導体装置の製造方法に
    おいて、 前記絶縁膜が、シランと過酸化水素とを反応させる化学
    的気相成長又は有機シランと過酸化水素とを反応させる
    化学的気相成長により、前記基板上に形成されることを
    特徴とする半導体装置の製造方法。
  5. 【請求項5】 請求項4記載の半導体装置の製造方法に
    おいて、 前記有機シランが、モノメチルシラン、ジメチルシラ
    ン、トリメチルシラン、又はテトラメチルシランである
    ことを特徴とする半導体装置の製造方法。
  6. 【請求項6】 請求項1記載の半導体装置の製造方法に
    おいて、 前記絶縁膜が、有機絶縁材料の塗布により、前記基板上
    に形成されることを特徴とする半導体装置の製造方法。
JP18862397A 1997-07-14 1997-07-14 半導体装置の製造方法 Pending JPH1131683A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP18862397A JPH1131683A (ja) 1997-07-14 1997-07-14 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP18862397A JPH1131683A (ja) 1997-07-14 1997-07-14 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPH1131683A true JPH1131683A (ja) 1999-02-02

Family

ID=16226934

Family Applications (1)

Application Number Title Priority Date Filing Date
JP18862397A Pending JPH1131683A (ja) 1997-07-14 1997-07-14 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPH1131683A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165264A (ja) * 2004-12-07 2006-06-22 Sony Corp メモリ、磁気ヘッド及び磁気センサー、並びにこれらの製造方法
US7137903B2 (en) 2004-04-21 2006-11-21 Acushnet Company Transitioning hollow golf clubs
JP2006324277A (ja) * 2005-05-17 2006-11-30 Sony Corp エッチング方法、半導体装置の製造方法、およびエッチング装置
US7942760B2 (en) 2004-04-21 2011-05-17 Cobra Golf Incorporated Transitioning hollow golf clubs
CN110476239A (zh) * 2017-04-07 2019-11-19 应用材料公司 使用反应性退火的间隙填充

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7137903B2 (en) 2004-04-21 2006-11-21 Acushnet Company Transitioning hollow golf clubs
US7147571B2 (en) 2004-04-21 2006-12-12 Acushnet Company Transitioning hollow golf clubs
US7942760B2 (en) 2004-04-21 2011-05-17 Cobra Golf Incorporated Transitioning hollow golf clubs
JP2006165264A (ja) * 2004-12-07 2006-06-22 Sony Corp メモリ、磁気ヘッド及び磁気センサー、並びにこれらの製造方法
JP2006324277A (ja) * 2005-05-17 2006-11-30 Sony Corp エッチング方法、半導体装置の製造方法、およびエッチング装置
JP4586626B2 (ja) * 2005-05-17 2010-11-24 ソニー株式会社 エッチング方法および半導体装置の製造方法
CN110476239A (zh) * 2017-04-07 2019-11-19 应用材料公司 使用反应性退火的间隙填充
CN110476239B (zh) * 2017-04-07 2023-10-13 应用材料公司 使用反应性退火的间隙填充

Similar Documents

Publication Publication Date Title
US4987101A (en) Method for providing improved insulation in VLSI and ULSI circuits
US6890865B2 (en) Low k film application for interlevel dielectric and method of cleaning etched features
US20090104774A1 (en) Method of manufacturing a semiconductor device
US5856703A (en) Integrated circuitry having a pair of adjacent conductive lines
JP2000114252A (ja) 半導体装置及びその製造方法
US6355572B1 (en) Method of dry etching organic SOG film
US6268274B1 (en) Low temperature process for forming inter-metal gap-filling insulating layers in silicon wafer integrated circuitry
JPH05308103A (ja) 半導体装置の製造方法
JP7464539B2 (ja) 共形性炭素膜堆積
US20100330811A1 (en) Method for forming via holes
KR100563610B1 (ko) 반도체소자의제조방법
KR100838502B1 (ko) 반도체 장치의 제조 방법
JPH11297829A (ja) 半導体装置及びその製造方法
JP2004363558A (ja) 半導体装置の製造方法およびプラズマエッチング装置のクリーニング方法
US5252520A (en) Integrated circuit interlevel dielectric wherein the first and second dielectric layers are formed with different densities
JPH1131683A (ja) 半導体装置の製造方法
US7015112B2 (en) Method of forming bottom oxide layer in trench structure
JPH09172079A (ja) 半導体装置およびその製造方法
JPH11220024A (ja) 半導体集積回路の製造方法及びその製造装置
US6103634A (en) Removal of inorganic anti-reflective coating using fluorine etch process
JPH0547720A (ja) 自然酸化膜の除去方法
JPH05291415A (ja) 半導体装置の製造方法
US20230369064A1 (en) Pre-etch treatment for metal etch
JP2757618B2 (ja) 半導体装置の製造方法
KR100197766B1 (ko) 반도체장치의 제조방법