JPH11316259A - Semiconductor test device and method for testing semiconductor using it - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor test device for efficient test with a simple configuration together with a method for testing semiconductor using it, related to a flash memory with dispersion in the number of writing before writing is done correctly. SOLUTION: The address of memory cell in a DUT 3 is stored an advance in a pattern memory 21N while test data and expected value data in a pattern memory 21M, and at a first test, memory address pattern is generated from a SQPG 11, which is supplied to the pattern memories 21N and 21M for writing/ reading from the DUT 3. If a memory cell with write failure is present, a memory address value for a test where the write failure has been caused with fail memories 13a and 13b with total pin fail signal STF outputted from an OR circuit 14 for taking logical sum of outputs of a logical comparator 23 of each pin as WE signal is stored as fail address data. The fail address is supplied to the pattern memories 21N and 21M from the fail memories 13a and 13b, and re-test is performed only with the memory cell where the write failure has been caused.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体試験装置お
よびこれを用いた半導体試験方法に係り、特に、フラッ
シュメモリを備えた半導体試験装置およびこれを用いた
半導体試験方法に関する。The present invention relates to a semiconductor test apparatus and a semiconductor test method using the same, and more particularly to a semiconductor test apparatus having a flash memory and a semiconductor test method using the same.

【０００２】[0002]

【従来の技術】様々な半導体記憶装置のうち、フラッシ
ュメモリは、不揮発性の書込み・読出し可能メモリとし
て注目され、より一層の高集積度化等が今後とも期待さ
れている。しかしながら、このフラッシュメモリは、デ
ータ書込み処理において、正常に書込まれるまでの書込
み回数にばらつきがあるという欠点を有している。この
ため、フラッシュメモリの半導体試験においては、１回
の書込み／読出しの試験で不合格（フェイル：ｆａｉ
ｌ）が発生したメモリセル群に対して再度の書込み／読
出し試験を行う必要がある。2. Description of the Related Art Among various semiconductor memory devices, a flash memory is attracting attention as a nonvolatile writable / readable memory, and further higher integration is expected in the future. However, this flash memory has a drawback in the data writing process that the number of times of writing until it is written normally varies. For this reason, in the semiconductor test of the flash memory, one write / read test fails (fail: fail).
It is necessary to perform another write / read test on the memory cell group in which 1) has occurred.

【０００３】フラッシュメモリを備えた半導体装置に関
する従来の技術における試験方法について図面を参照し
ながら説明する。[0003] A conventional test method for a semiconductor device having a flash memory will be described with reference to the drawings.

【０００４】図９、図１０は、いわゆるマッチ機能を使
用した半導体試験方法によるフラッシュメモリの書込み
（ＷＴ：Ｗrite）／読出し（ＲＤ：Ｒead）の動作を示
す模式図であり、それぞれ、図９はメモリセルを１個ず
つ試験した場合、図１０は２個のメモリセルを並列に試
験することにより、スループットの向上を図る場合にお
ける動作を示す。FIGS. 9 and 10 are schematic diagrams showing the operation of writing (WT: Write) / reading (RD: Lead) of a flash memory by a semiconductor test method using a so-called match function. FIG. 10 shows an operation in a case where two memory cells are tested in parallel to improve the throughput when the memory cells are tested one by one.

【０００５】まず、メモリセルを１個ずつ試験した場合
の動作について、図９を参照しながら説明する。First, the operation in the case where the memory cells are tested one by one will be described with reference to FIG.

【０００６】同図に示すように、メモリセルのアドレス
（以下、セルアドレスという）、ＷＴ／ＲＤ信号、ＷＴ
／ＲＤデータ、パス（Ｐass：合格）／フェイルの判定
は、いずれもテストサイクル信号に同期している。各セ
ルアドレスに対応するメモリセルについて、ＷＴ動作／
ＲＤ動作を順次繰り返し、書込みが正常に行われたこと
を検出した後、次のメモリアドレスのメモリセルに移行
する。As shown in FIG. 1, an address of a memory cell (hereinafter, referred to as a cell address), a WT / RD signal, a WT
The determination of / RD data and pass / pass are all synchronized with the test cycle signal. For the memory cell corresponding to each cell address, the WT operation /
The RD operation is sequentially repeated, and after detecting that the writing has been normally performed, the process proceeds to the memory cell of the next memory address.

【０００７】図９に示す例では、メモリアドレス＃０番
地は１回、＃１番地は３回、＃２番地は２回のＷＴ／Ｒ
Ｄ動作で正常に書込みが行われている。In the example shown in FIG. 9, the memory address # 0 is once, the address # 1 is three times, and the address # 2 is two times WT / R.
Writing is normally performed in D operation.

【０００８】このように、メモリセルに対するＷＴ／Ｒ
Ｄ動作の回数は、メモリセル毎に異なっているため、試
験は、書込不良のメモリセルが１個でもあるうちは、予
め定めた規定の回数まで繰り返す。さらに、規定の回数
分のＷＴ／ＲＤ動作を行っても、正常に書込みができな
かったメモリセルを不良セルとして判断する。Thus, the WT / R for the memory cell
Since the number of times of the D operation is different for each memory cell, the test is repeated up to a predetermined number of times as long as there is at least one write-defective memory cell. Furthermore, even if the WT / RD operation is performed a specified number of times, a memory cell that cannot be normally written is determined as a defective cell.

【０００９】次に、２個並列に試験を行った場合を図１
０を参照しながら説明する。同図において、ＤＵＴ１、
ＤＵＴ２は、それぞれ異なる被試験体（ＤＵＴ：Ｄevic
e Ｕnder Ｔest）であるフラッシュメモリを備えた半導
体記憶装置である。ＤＵＴ１、ＤＵＴ２は、共通のセル
アドレスを有している。しかしながら、同図に示すよう
に、ＷＴ／ＲＤ信号、ＷＴ／ＲＤデータ、パス／フェイ
ルの判定結果は、ＤＵＴ毎に異なる動作をする。図１０
の例では、ＤＵＴ１がセルアドレス＃０番地で１回、＃
１番地で３回にて正常な書込みが行われているのに対
し、ＤＵＴ２では、＃０番地で３回、＃１番地で２回に
て正常に書込みが行われている。Next, FIG. 1 shows a case in which two tests are performed in parallel.
This will be described with reference to FIG. In the figure, DUT1, DUT1,
Each DUT 2 has a different test object (DUT: D evic).
a semiconductor memory device having a flash memory which is e U nder T est). DUT1 and DUT2 have a common cell address. However, as shown in the figure, the WT / RD signal, the WT / RD data, and the pass / fail judgment result operate differently for each DUT. FIG.
In the example of DUT1, DUT1 is once at cell address # 0,
While normal writing is performed three times at address 1, in DUT 2, normal writing is performed three times at address # 0 and twice at address # 1.

【００１０】[0010]

【発明が解決しようとする課題】一般に、半導体試験装
置では、ＤＵＴ毎に異なるセルアドレスのパターン信号
を発生させることができない。従って、図１０に示す例
では、対になった２つのＤＵＴの一方がパスとなって
も、他方がフェイルである限り次のアドレスに移行する
ことができないので、セルアドレスパターンの発生は、
ＷＴ／ＲＤ回数の多かったＤＵＴに制約されることにな
る。即ち、並列試験を行うことにより、半導体試験のス
ループットを上げようとしても、最も書込回数の多いＤ
ＵＴに制約されるため、顕著な効果を奏することができ
ないという問題点があった。In general, a semiconductor test apparatus cannot generate a pattern signal having a different cell address for each DUT. Therefore, in the example shown in FIG. 10, even if one of the paired DUTs passes, it is not possible to shift to the next address as long as the other fails, so the generation of the cell address pattern is as follows.
This is restricted by the DUT having the larger number of WT / RD times. That is, even if an attempt is made to increase the throughput of the semiconductor test by performing the parallel test, the most frequently written D
There is a problem that a remarkable effect cannot be obtained because of being restricted by the UT.

【００１１】次に、上述したマッチ機能を使用しない場
合の他の半導体試験方法について説明する。Next, another semiconductor test method when the above-mentioned match function is not used will be described.

【００１２】まず、全メモリセル（メモリアドレス）に
対して“１”を書込み、次に全メモリセルに対するデー
タ読出しと、期待値“１”とを比較する読出試験を行
う。その結果がフェイルである場合、再度全メモリセル
に“１”を書込み、全メモリセルに対して読出試験を繰
返して行う。最終的に読出試験がパス、即ち、全メモリ
セルについてパスになるまで、または、フェイルのメモ
リセルがあったとしても、全メモリセルについて規定の
回数まで書込／読出動作を繰返すこととなる。First, "1" is written to all memory cells (memory addresses), and then a read test for comparing data read from all memory cells with an expected value "1" is performed. If the result is "fail", "1" is written again to all the memory cells, and the read test is repeated for all the memory cells. The read / write operation is repeated until the read test finally passes, that is, all memory cells pass, or even if there are failed memory cells, up to a specified number of times for all memory cells.

【００１３】この方法では、前述の並列試験における制
約は、大きな問題となり得ないが、全メモリセルに対し
てＷＴ／ＲＤ動作を繰り返すため、総テストサイクル数
が大幅に増える傾向にあった。さらに、１回あるいは少
数回のＷＴ動作で正常に書込めたメモリセルに対しても
繰返し書込動作を行うため、メモリセルに対して余計な
ストレスをかけることになるという問題点があった。こ
のため、この手法は実際のテストにおいて、あまり利用
されていないのが実情である。In this method, the above-mentioned restriction in the parallel test cannot be a serious problem. However, since the WT / RD operation is repeated for all the memory cells, the total number of test cycles tends to be greatly increased. Further, there is a problem that extra stress is applied to the memory cell because the repetitive writing operation is performed on the memory cell in which the data can be normally written by one or a small number of WT operations. For this reason, this technique is rarely used in actual tests.

【００１４】本発明は、上記事情に鑑みてなされたもの
であり、その目的は、フラッシュメモリのように、正常
に書込まれるまでの書込回数にばらつきがある半導体記
憶装置を備えた半導体装置に対して、単純な構成で効率
の高い試験を行うことができる半導体試験装置およびこ
れを用いた半導体試験方法を提供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and has as its object to provide a semiconductor device having a semiconductor memory device such as a flash memory, which varies in the number of times of writing until it is written normally. Accordingly, it is an object of the present invention to provide a semiconductor test apparatus capable of performing a highly efficient test with a simple configuration and a semiconductor test method using the same.

【００１５】[0015]

【課題を解決するための手段】本発明は、以下の手段に
より上記課題の解決を図る。即ち、本発明（請求項１）
によれば、半導体装置を試験するためのテストデータと
合否の判定基準となる期待値データとを第１の記憶手段
に格納する第１の記憶過程と、この第１の記憶手段から
上記テストデータを引出して上記半導体装置の各セルご
とに書込み、各セルごとに被書込データを読出して上記
期待値データと比較する第１の書込・比較過程と、この
第１の書込・比較過程により上記被書込データと上記期
待値データとが一致しない場合に、不一致が発生した前
回試験の上記第１の記憶手段のアドレスを第２の記憶手
段に格納する第２の記憶過程と、上記第２の記憶手段に
格納された上記アドレスに基づいて再度の書込と比較と
を行う再度の書込・比較過程と、上記再度の書込・比較
過程を不一致が発生する限り所定回数繰返す反復過程
と、上記所定回数に達した場合に、上記半導体装置を不
良品と判定する判定過程とを備えた半導体試験方法が提
供される。The present invention solves the above problems by the following means. That is, the present invention (Claim 1)
According to the first aspect, a first storage step of storing test data for testing a semiconductor device and expected value data serving as a criterion of pass / fail in the first storage means; A first writing / comparing step of writing data for each cell of the semiconductor device, reading data to be written for each cell, and comparing the read data with the expected value data; and a first writing / comparing step. When the written data and the expected value data do not match, the second storage step of storing the address of the first storage means of the previous test in which the mismatch occurred in the second storage means, A rewriting / comparing step of rewriting and comparing based on the address stored in the second storage means, and repetition of repeating the rewriting / comparing step a predetermined number of times as long as a mismatch occurs In the process and the predetermined number of times When a semiconductor test method and a determining process as defective the semiconductor device is provided.

【００１６】また、本発明（請求項２）によれば、被試
験体である半導体装置の試験対象となる半導体領域のア
ドレスであるセルアドレスデータを予め格納する第１の
記憶装置と、上記各半導体領域に書込むテストデータを
上記セルアドレスデータに対応して予め格納する第２の
記憶装置と、上記セルアドレスデータと上記テストデー
タとを上記半導体装置に出力する出力手段と、試験の合
否の判定基準となる期待値データを上記テストデータに
対応して予め格納する第３の記憶装置と、上記第１ない
し第３の記憶装置に格納されたデータのアドレスである
メモリアドレスを生成するメモリアドレス生成手段と、
上記半導体装置の上記セルアドレスに係る半導体領域か
ら出力される信号である読出信号を受取る入力手段と、
この上記入力手段から供給された上記読出信号と、これ
に対応する上記期待値データとを照合して試験の合否を
判定し、不合格である場合にフェイル信号を出力する合
否判定手段と、このフェイル信号に基づいて試験結果を
格納するフェイルメモリとを備えた半導体試験装置を用
いた半導体試験方法において、上記メモリアドレス生成
手段から生成されたメモリアドレスを用いて上記第１お
よび第２の記憶装置から上記アドレスデータと上記テス
トデータをそれぞれ引出して上記テストデータを上記半
導体装置へ書込む過程と、上記メモリアドレス生成手段
から生成されたメモリアドレスを用いて上記第１の記憶
装置から上記セルメモリアドレスを引出して上記半導体
装置から読出信号を読出す過程と、上記メモリアドレス
生成手段から生成されたメモリアドレスを用いて上記第
３の記憶装置から上記期待値データを引き出して上記読
出信号と照合する合否判定過程と、上記合否判定手段が
不合格と判定した試験における上記メモリアドレスであ
るフェイルアドレスデータを上記フェイルメモリに格納
する過程とを有する第１回試験過程と、上記フェイル信
号が出力される限り、上記フェイルメモリから上記フェ
イルアドレスデータを引き出して上記第１ないし第３の
記憶手段に供給し、上記半導体領域のうち、上記不合格
に係る領域のみを予め定めた規定回数まで再度繰返して
試験する再試験過程と、規定回数に達した場合は、上記
半導体装置を不良品と判定する判定過程とを備えた半導
体試験方法が提供される。According to the present invention (claim 2), a first storage device for storing cell address data, which is an address of a semiconductor region to be tested of a semiconductor device as a device under test, in advance; A second storage device for storing test data to be written in the semiconductor region in advance corresponding to the cell address data; an output unit for outputting the cell address data and the test data to the semiconductor device; A third storage device for storing expected value data serving as a criterion in advance corresponding to the test data, and a memory address for generating a memory address which is an address of data stored in the first to third storage devices Generating means;
Input means for receiving a read signal, which is a signal output from a semiconductor region associated with the cell address of the semiconductor device,
The read signal supplied from the input means and the expected value data corresponding thereto are compared to determine pass / fail of the test, and if the test is failed, pass / fail determination means for outputting a fail signal; In a semiconductor test method using a semiconductor test apparatus having a fail memory for storing a test result based on a fail signal, the first and second storage devices use a memory address generated by the memory address generating means. Extracting the address data and the test data from the memory device and writing the test data to the semiconductor device; and using the memory address generated by the memory address generating means to store the cell memory address from the first storage device. Extracting a read signal from the semiconductor device and generating the read signal from the memory address generating means. A pass / fail judgment step of extracting the expected value data from the third storage device using the obtained memory address and checking the data with the readout signal; and a failure which is the memory address in a test in which the pass / fail judgment means has judged a failure. A first test step including a step of storing address data in the fail memory; and as long as the fail signal is output, the fail address data is extracted from the fail memory and stored in the first to third storage means. And a retest process of repeating and testing only the rejected area of the semiconductor area up to a predetermined specified number of times, and when the specified number of times is reached, the semiconductor device is determined to be defective. A semiconductor test method comprising a determining step.

【００１７】また、本発明（請求項３）によれば、半導
体装置を試験するためのテストデータと試験の合否の判
定基準となる期待値データとを格納する第１の記憶手段
と、この第１の記憶手段のアドレスを生成するアドレス
生成手段と、このアドレス生成手段から供給されるアド
レスに基づいて、上記半導体装置の各セルに上記テスト
データを書込み、上記セルの被書込データを読出して上
記期待値データと比較する比較手段と、上記被書込デー
タと上記期待値データとが一致しない場合に、不一致が
発生した前回の試験における上記アドレスをフェイルア
ドレスとして格納する第２の記憶手段と、上記第１およ
び第２の記憶手段と上記比較手段とを制御し、上記フェ
イルアドレスに基づいて、上記セルのうち、不一致が発
生したセルについてのみ再度の書込、読出および比較を
所定回数まで繰返して行う再試験手段と、所定回数に達
した場合に上記半導体装置を不良品と判定する判定手段
とを備えた半導体試験装置が提供される。Further, according to the present invention (claim 3), the first storage means for storing test data for testing the semiconductor device and expected value data serving as a criterion for determining whether or not the test is successful, An address generating means for generating an address of the first storage means, and the test data is written to each cell of the semiconductor device based on the address supplied from the address generating means, and the data to be written of the cell is read. Comparing means for comparing with the expected value data, and second storage means for storing, as a fail address, the address in the previous test in which the mismatch occurred when the data to be written and the expected value data do not match. And controlling the first and second storage means and the comparing means to determine, based on the fail address, a cell having a mismatch among the cells. A semiconductor test apparatus is provided which includes re-test means for repeating writing, reading, and comparison only up to a predetermined number of times, and determining means for determining that the semiconductor device is defective when the number of times reaches a predetermined number. .

【００１８】また、本発明（請求項４）によれば、被試
験体である半導体装置の試験対象となる半導体領域のア
ドレスであるセルアドレスを格納する第１の記憶手段
と、上記半導体領域を試験するためのテストデータと合
否の判定基準となる期待値データとを上記セルアドレス
に対応して格納する第２の記憶手段と、上記第１および
第２の記憶手段におけるアドレスであるメモリアドレス
を生成して、上記第１および第２の記憶手段に供給し、
上記セルアドレスと、上記テストデータおよび上記期待
値データとをそれぞれ出力させる第１のメモリアドレス
生成手段と、上記第１の記憶手段から供給された上記セ
ルアドレスに係る上記半導体領域に対して、上記第２の
記憶手段から供給される上記テストデータを書き込む書
込手段と、上記第１の記憶手段から供給された上記セル
アドレスに基づいて、上記書込手段により書込まれた上
記半導体領域のデータを読出データとして読出す読出手
段と、上記第２の記憶手段から供給された上記期待値デ
ータと、上記読出手段から供給された上記読出データと
を照合して上記半導体領域について試験の合否を判定
し、不合格である場合にフェイル信号を出力する合否判
定手段と、上記第１のメモリアドレス生成手段から供給
された上記不合格に係るメモリアドレスを上記フェイル
信号に基づいてフェイルアドレスデータとして格納する
フェイルメモリと、上記フェイルアドレスデータが格納
されるべき上記フェイルメモリのアドレスをフェイルメ
モリアドレスとして上記フェイル信号に基づいて生成し
て上記フェイルメモリに供給するフェイルメモリアドレ
ス生成手段と、上記半導体装置に対する第１回の試験に
おいては、上記第１のメモリアドレス生成手段と上記第
１および第２の記憶装置とを接続し、上記不合格に係る
半導体領域に対する再度の試験においては、上記フェイ
ルメモリと上記第１および第２の記憶装置とを接続する
接続制御手段とを備え、上記フェイルメモリは、上記再
度の試験においては、上記フェイルメモリアドレス生成
手段が生成するフェイルメモリアドレスに基づいて上記
フェイルアドレスデータを生成して上記第１および第２
の記憶手段に供給する第２のメモリアドレス生成手段と
なる半導体試験装置が提供される。Further, according to the present invention (claim 4), the first storage means for storing a cell address which is an address of a semiconductor area to be tested of a semiconductor device as a device under test; A second storage unit for storing test data for testing and expected value data serving as a criterion of pass / fail in correspondence with the cell address; and a memory address as an address in the first and second storage units. Generated and supplied to the first and second storage means,
First memory address generating means for outputting the cell address, the test data and the expected value data, respectively, and the semiconductor region associated with the cell address supplied from the first storage means, Writing means for writing the test data supplied from the second storage means, and data of the semiconductor area written by the writing means based on the cell address supplied from the first storage means Means for reading data as read data, and comparing the expected value data supplied from the second storage means with the read data supplied from the read means to determine pass / fail of a test for the semiconductor region. And a pass / fail determination unit that outputs a fail signal when the rejection is failed, and the rejection supplied from the first memory address generation unit. A fail memory for storing a memory address as fail address data based on the fail signal, and a fail memory for generating an address of the fail memory where the fail address data is to be stored as a fail memory address based on the fail signal. In the first test of the semiconductor device, the first memory address generating means and the first and second storage devices are connected to each other. In another test for the semiconductor region, the semiconductor memory device further includes connection control means for connecting the fail memory and the first and second storage devices, and the fail memory stores the fail memory address in the second test. Fail memory address generated by the generating means The fail address data generated by said first and second on the basis of
And a semiconductor test apparatus serving as a second memory address generating means for supplying to the storage means.

【００１９】また、上記第１の記憶手段は、上記セルア
ドレスの一部を格納し、上記第２の記憶手段は、上記テ
ストデータと上記期待値データの一部を格納し、上記セ
ルアドレスデータの残部をなすパターンアドレスと、上
記テストデータおよび上記期待値データの残部をなすパ
ターンデータとを生成するパターン生成手段と、上記第
１の記憶手段から出力される上記セルアドレスの一部と
上記パターンアドレスとを合成して上記書込手段と上記
読出手段に供給する第１の合成手段と、上記第２の記憶
手段から出力される上記テストデータの一部と上記パタ
ーンデータを合成して上記書込手段に供給し、上記期待
値データの一部と上記パターンデータとを合成して上記
合否判定手段に供給する第２の合成手段と、上記フェイ
ル信号に基づいて上記パターンアドレスを格納するとと
もに、上記再度の試験において上記フェイルメモリアド
レス生成手段から供給される上記フェイルメモリアドレ
スに基づいて、上記第１の合成手段に上記パターンアド
レスを供給する第３の記憶手段と、上記フェイル信号に
基づいて上記パターンデータを格納するとともに、上記
再度の試験において上記フェイルメモリアドレス生成手
段から供給される上記フェイルメモリアドレスに基づい
て、上記第２の合成手段に上記パターンデータを供給す
る第４の記憶手段とをさらに備え、上記接続制御手段
は、第１回の試験においては、上記パターン生成手段と
上記第１および第２の合成手段とを接続し、上記再度の
試験においては、上記第３の記憶手段および上記第１の
合成手段並びに上記第４の記憶手段および上記第２の合
成手段を接続するものでも良い。Further, the first storage means stores a part of the cell address, and the second storage means stores the test data and a part of the expected value data. Pattern generating means for generating the test data and the pattern data forming the remainder of the expected value data; a part of the cell address output from the first storage means; First combining means for combining an address with the writing means and the reading means, and a part of the test data output from the second storage means and the pattern data to synthesize A second synthesizing unit which supplies a part of the expected value data to the pattern data and supplies the synthesized data to the pass / fail determination unit, based on the fail signal. A third storage unit for storing the pattern address and supplying the pattern address to the first synthesizing unit based on the fail memory address supplied from the fail memory address generation unit in the retest. Storing the pattern data based on the fail signal, and supplying the pattern data to the second synthesizing means based on the fail memory address supplied from the fail memory address generating means in the retest. A fourth storage unit that connects the pattern generation unit and the first and second combining units in the first test, and connects the first and second synthesis units in the first test. , The third storage means, the first synthesis means, and the fourth storage means. May be those connecting the fine said second combining means.

【００２０】[0020]

【発明の実施の形態】以下、本発明の実施の形態のいく
つかについて図面を参照しながら説明する。なお、以下
の各図において、同一の部分には、同一の参照番号を付
してその説明は省略する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Some embodiments of the present invention will be described below with reference to the drawings. In the following drawings, the same portions are denoted by the same reference numerals and description thereof will be omitted.

【００２１】まず、本発明にかかる半導体試験装置の第
１の実施の形態について図面を参照しながら説明する。First, a first embodiment of a semiconductor test apparatus according to the present invention will be described with reference to the drawings.

【００２２】図１ないし図４は、本実施形態に係る半導
体試験装置１０の部分回路図であり、それぞれ同一のハ
ードウエアを示しているが、それぞれ半導体試験中にお
ける動作を示している。即ち、図１は初回の書込み時、
図２は初回の読出し時、図３は再書込み時、図４は再読
出し時の動作を示す。いずれの図中にも接続選択手段で
あるＭＵＸ（Ｍultiplexer）が含まれており、その選択
の状態は破線にて示す。破線のないものは非接続、即
ち、出力端子に信号が出力されないものとする。まず、
本実施形態に係る半導体試験装置１０の構成の概略につ
いて図１を参照しながら説明する。FIGS. 1 to 4 are partial circuit diagrams of a semiconductor test apparatus 10 according to the present embodiment, each showing the same hardware, but each showing an operation during a semiconductor test. That is, FIG. 1 shows the first writing,
2 shows the operation at the time of the initial reading, FIG. 3 shows the operation at the time of rewriting, and FIG. 4 shows the operation at the time of rereading. And contains one of a connection selection means also in FIG MUX (Mu ltiple x er), the state of the selection indicated by a broken line. Those without a broken line are not connected, that is, signals are not output to the output terminal. First,
An outline of the configuration of the semiconductor test apparatus 10 according to the present embodiment will be described with reference to FIG.

【００２３】図１に示す半導体試験装置１０は、テスト
データのパターンを生成するとともに、不合格のフェイ
ル情報の格納等を行う本体部１と、本体部１から供給さ
れたパターンデータに基づいて、セルアドレスをＤＵＴ
３に入力するセルアドレス入力ピンであるテスタピン２
Ｎと、本体部１から供給されたパターンアドレスに基づ
いて、テストデータである書込データをＤＵＴ３に入力
するとともに、ＤＵＴ３から出力された読出信号を受け
て、書込データに対応した期待値データと比較して試験
の合否を判定し、不合格である場合にフェイル信号を出
力する論理比較ピンであるテスタピン２Ｍとを備えてい
る。なお、以下の図１ないし図８において、論理比較ピ
ンは、テスタピン２Ｍ，６２Ｍのみを記載したが、メモ
リセルを備えた半導体装置の試験においては、ＤＵＴ３
のメモリセルのデータ幅のビット数に対応した数量の論
理比較ピンを用いる必要があるが、説明の簡略化のため
以下の図面においては省略する。The semiconductor test apparatus 10 shown in FIG. 1 generates a pattern of test data, and stores a failure information such as fail information, based on the pattern data supplied from the body 1. DUT cell address
Tester pin 2 which is a cell address input pin to be input to 3
Based on N and the pattern address supplied from the main unit 1, write data, which is test data, is input to the DUT 3, and a read signal output from the DUT 3 is received, and expected value data corresponding to the write data is received. And a tester pin 2M, which is a logical comparison pin for outputting a fail signal when the test is failed. 1 to 8, only the tester pins 2M and 62M are described as the logical comparison pins. However, in the test of the semiconductor device having the memory cell, the DUT 3
It is necessary to use the number of logical comparison pins corresponding to the number of bits of the data width of the memory cell, but this is omitted in the following drawings for simplification of the description.

【００２４】本体部１は、後述するパターンメモリ２１
Ｎ，Ｍにおけるテストデータのアドレスであるメモリア
ドレスパターンを生成するシーケンシャルパターン発生
器（Ｓequential Ｐattern Ｇenerator 以下、単にＳＱ
ＰＧという）１１と、テスタピン２Ｍから供給されたピ
ンフェイル信号Ｓ_PFと他の図示しない論理比較ピンの出
力との論理和を演算してトータルフェイル信号Ｓ_TFとし
て出力するＯＲ回路１４と、このトータルフェイル信号
Ｓ_TFをカウントイネーブル信号Ｓ_CEとしてフェイルメモ
リアドレスａ，ｂを発生するフェイルメモリアドレス発
生器（以下、ＦＭアドレス発生器という）１２ａ，ｂ
と、トータルフェイル信号Ｓ_TFをライトイネーブル信号
Ｓ_WEとして、ＦＭアドレス発生器１２ａ，ｂから供給さ
れたフェイルメモリアドレスａ，ｂに該当するメモリ領
域に、ＳＱＰＧ１１から供給されたメモリアドレスデー
タをフェイルの発生に応答してフェイルセルアドレスと
して格納する２つのフェイルメモリ１３ａ，１３ｂとを
備えている。The main body 1 has a pattern memory 21 described later.
N, sequential pattern generator for generating a memory address pattern which is the address of the test data in the M (S e q uential P attern G enerator hereinafter simply SQ
And PG hereinafter) 11, an OR circuit 14 to output as a total failure signal S _TF and calculates the logical sum of the output of the logical comparison pins not illustrated pin fail signal S _PF and other supplied from the tester pins 2M, the total fail memory address generator for generating a fail memory address a, b a fail signal S _TF as a count enable signal S _CE (hereinafter, referred to as FM address generator) 12a, b
When the total fail signal S _TF as a write enable signal S _WE, FM address generator 12a, b fail memory address a supplied from the memory area corresponding to b, and the memory address data of fail supplied from SQPG11 It has two fail memories 13a and 13b that store the data as a fail cell address in response to the occurrence.

【００２５】また、テスタピン２Ｎは、ＤＵＴ３の各メ
モリセルのアドレスであるセルアドレスデータを格納し
たパターンメモリ２１Ｎと、このパターンメモリ２１Ｎ
から引出されたデータの信号波形を図示しないタイミン
グ発生器から供給されるタイミングエッジによりＮＲＺ
（Ｎon-Ｒeturn-to-Ｚero）等の所定の波形モードに整
形する波形生成器２２Ｎと、整形されたセルアドレスデ
ータをＤＵＴ３へ出力する出力ドライバ２５Ｎとを備え
ている。The tester pin 2N includes a pattern memory 21N storing cell address data which is an address of each memory cell of the DUT 3, and a pattern memory 21N.
The signal waveform of the data extracted from the NRZ is calculated by a timing edge supplied from a timing generator (not shown).
It includes a (N on- R eturn-to- Z ero) waveform generator for shaping a predetermined waveform mode such as 22N, and an output driver 25N which outputs the formatted cell address data to the DUT 3.

【００２６】また、テスタピン２Ｍは、ＤＵＴ３の各メ
モリセルに書き込むべき書込みデータと、この書き込み
データに対応した期待値データとを異なる記憶領域に格
納したパターンメモリ２１Ｍと、このパターンメモリ２
１Ｍから引出されたデータの信号波形を所定の波形モー
ドに整形する波形生成器２２Ｍと、整形された書込デー
タをＤＵＴ３へ出力する出力ドライバ２５Ｍと、ＤＵＴ
３からの出力信号を受ける入力ドライバ２６Ｍと、これ
らの出力ドライバ２５Ｍおよび入力ドライバ２６ＭとＤ
ＵＴ３との接続を選択的に切替えるＦＥＴスイッチ２７
Ｍと、パターンメモリ２１Ｍから引出された期待値デー
タを合否判定の基準となる期待値として、ＤＵＴ３から
の出力信号との比較を行う論理比較器２３Ｍとを備えて
いる。The tester pin 2M includes a pattern memory 21M in which write data to be written to each memory cell of the DUT 3 and expected value data corresponding to the write data are stored in different storage areas,
A waveform generator 22M for shaping a signal waveform of data extracted from the 1M into a predetermined waveform mode, an output driver 25M for outputting the shaped write data to the DUT 3, and a DUT
3, an input driver 26M receiving an output signal from the output driver 25, and the output driver 25M and the input drivers 26M and D
FET switch 27 for selectively switching connection to UT3
M and a logical comparator 23M that compares the expected value data extracted from the pattern memory 21M with an output signal from the DUT 3 as an expected value serving as a reference for pass / fail determination.

【００２７】各素子間の接続関係は、以下の通りであ
る。ＳＱＰＧ１１は、ＭＵＸ３７，３８をそれぞれ介し
てパターンメモリ２１Ｎとパターンメモリ２１Ｍに接続
されるとともに、ＭＵＸ３５を介してフェイルメモリ１
３ａ，ｂに接続される。パターンメモリ２１Ｎは、波形
生成器２２Ｎに接続され、波形生成器２２Ｎは、出力ド
ライバ２５Ｎを介してＤＵＴ３に接続されている。The connection relation between the elements is as follows. The SQPG 11 is connected to the pattern memories 21N and 21M via MUXs 37 and 38, respectively, and the fail memory 1 is connected via the MUX 35.
3a and 3b. The pattern memory 21N is connected to the waveform generator 22N, and the waveform generator 22N is connected to the DUT 3 via the output driver 25N.

【００２８】ここで、パターンメモリ２１Ｎに格納され
たセルアドレスデータは、本実施形態においては、３ビ
ットで構成されているので、パターンメモリ２１Ｎと波
形生成器２２Ｎは、３本の配線で接続されている。ま
た、パターンメモリ２１Ｍは、波形生成器２２Ｍと論理
比較器２３Ｍに接続されている。パターンメモリ２１Ｍ
に格納された書込データと期待値データも、本実施形態
において、メモリアドレスデータと同様に、いずれも３
ビットで構成されているので、パターンメモリ２１Ｍと
波形生成器２２Ｍは、３本の配線で接続されている。波
形生成器２２Ｍは、出力ドライバ２５ＭとＦＥＴスイッ
チ２７Ｍとを介してＤＵＴ３に接続され、また、ＤＵＴ
３は、入力ドライバ２６Ｍを介して論理比較器２３Ｍと
接続されている。論理比較器２３Ｍは、他の論理比較器
とともに本体部１のＯＲ回路１４の入力側に接続されて
いる。Here, since the cell address data stored in the pattern memory 21N is composed of 3 bits in the present embodiment, the pattern memory 21N and the waveform generator 22N are connected by three wires. ing. The pattern memory 21M is connected to the waveform generator 22M and the logical comparator 23M. Pattern memory 21M
In the present embodiment, the write data and the expected value data stored in
Since it is composed of bits, the pattern memory 21M and the waveform generator 22M are connected by three wires. The waveform generator 22M is connected to the DUT 3 via the output driver 25M and the FET switch 27M.
3 is connected to the logical comparator 23M via the input driver 26M. The logical comparator 23M is connected to the input side of the OR circuit 14 of the main unit 1 together with other logical comparators.

【００２９】ＯＲ回路１４の出力側は、ＭＵＸ３４を介
してフェイルメモリ１３ａ，１３ｂに接続されるととも
に、ＭＵＸ３３を介してＦＭアドレス発生器１２ａ，１
２ｂに接続されている。さらに、ＦＭアドレス発生器１
２ａ，１２ｂとＳＱＰＧ１１のクロック入力端子は、図
示しないクロック生成手段に接続されて、システムクロ
ック（ＳＹＳＣＬＫ）であるテストサイクル信号が入力
される。The output side of the OR circuit 14 is connected to the fail memories 13a and 13b via the MUX 34, and the FM address generators 12a and 1
2b. Further, FM address generator 1
The clock input terminals of 2a, 12b and the SQPG 11 are connected to clock generation means (not shown), and a test cycle signal as a system clock (SYSCLK) is input.

【００３０】ＭＵＸ３３は、ＯＲ回路１４から出力され
る、後述するトータルフェイル信号Ｓ_TFをＦＭアドレス
発生器１２ａまたは１２ｂに選択的に供給し、ＭＵＸ３
４も上記トータルフェイル信号Ｓ_TFをフェイルメモリ１
３ａまたは１３ｂに選択的に供給する。ＭＵＸ３５，３
６は、フェイルメモリ１３ａ−１３ｂ間、または、ＭＵ
Ｘ３７および３８を選択してフェイルメモリ１３ａ，１
３ｂに格納されたフェイルセルアドレスデータを供給す
る。ＭＵＸ３７，３８は、ＳＱＰＧ１１が生成するセル
アドレスデータと、フェイルメモリ１３ａまたは１３ｂ
から供給されるフェイルセルアドレスデータのいずれか
を選択してパターンメモリ２１Ｎおよび２１Ｍに供給す
る。The MUX 33 selectively supplies a later-described total fail signal _STF output from the OR circuit 14 to the FM address generator 12a or 12b.
4 also stores the total fail signal _STF in the fail memory 1
It is selectively supplied to 3a or 13b. MUX35,3
6 is between the fail memories 13a and 13b or the MU
X37 and 38 are selected and the fail memories 13a, 13
3b is supplied as fail cell address data. The MUXs 37 and 38 store the cell address data generated by the SQPG 11 and the fail memory 13a or 13b
And selects one of the fail cell address data supplied from the memory cells and supplies it to the pattern memories 21N and 21M.

【００３１】ＭＵＸ３３〜３８の各データセレクタ端子
は、図示しないテスタコントローラに接続され、これに
より、上述の接続関係が制御される。Each of the data selector terminals of the MUXs 33 to 38 is connected to a tester controller (not shown), whereby the above-described connection relationship is controlled.

【００３２】次に、本実施形態に係る半導体試験装置１
０の動作を本発明に係る半導体試験方法の第１の実施の
形態として説明する。Next, the semiconductor test apparatus 1 according to the present embodiment
Operation 0 will be described as the first embodiment of the semiconductor test method according to the present invention.

【００３３】試験の流れとしては、最初に全メモリセル
に対してデータ“１”を書込み、次に、期待値を“１”
として全メモリセルより読出試験を行う。基本的にこの
動作を繰り返して半導体試験が実行される。As a test flow, first, data “1” is written to all memory cells, and then the expected value is set to “1”.
And a read test is performed from all memory cells. Basically, the semiconductor test is executed by repeating this operation.

【００３４】まず、図１を参照しながら、ＤＵＴ３の全
メモリに対し、データ“１”の最初の書込みを行う方法
について説明する。First, a method of writing data "1" for the first time in all memories of the DUT 3 will be described with reference to FIG.

【００３５】まず、同図に示すように、ＭＵＸ３７，３
８を図示しないテスタコントローラにより制御してテス
タピン２Ｎ，２Ｍのパターンメモリ２１Ｎ，２１ＭとＳ
ＱＰＧ１１とを接続する。次に、ＳＱＰＧ１１よりメモ
リアドレスパターンを発生させ、このメモリアドレスパ
ターンにより各パターンメモリ２１Ｎ，２１Ｍをアクセ
スする。パターンメモリ２１Ｎからは、ＤＵＴ３に供給
するセルアドレスが引出され、このセルアドレス信号を
波形生成器２２Ｎにより所定の波形モードに整形した
後、出力ドライバ２５Ｎからセルアドレスデータ＜Ａ０
＞をＤＵＴ３に出力する。First, as shown in FIG.
8 is controlled by a tester controller (not shown) so that the pattern memories 21N, 21M of the tester pins 2N, 2M and S
Connect to QPG11. Next, a memory address pattern is generated by the SQPG 11, and each of the pattern memories 21N and 21M is accessed using the memory address pattern. A cell address to be supplied to the DUT 3 is extracted from the pattern memory 21N. The cell address signal is shaped into a predetermined waveform mode by the waveform generator 22N, and then the cell address data <A0 is output from the output driver 25N.
> To the DUT3.

【００３６】また、ＳＱＰＧ１１からメモリアドレスパ
ターンの供給を受けたパターンメモリ２１Ｍからは、書
込データが引出され、この書込データ信号が波形生成器
２２Ｍへ供給される。波形生成器２２Ｍにより所定の波
形モードに整形された書込データは、出力ドライバ２５
Ｍから書込データ＜Ｄ０＞としてＦＥＴスイッチ２７Ｍ
を介してＤＵＴ３へ出力され、これにより、ＤＵＴ３の
セルアドレス＜Ａ０＞のフラッシュメモリにデータ
“１”が書込まれる。なお、本実施形態では、説明の簡
略化のため、セルアドレスとして＜Ａ０＞、書込データ
として＜Ｄ０＞のみを記述したが、実際のメモリではそ
れぞれ複数ビットの構成となり、例えば、書込データビ
ットには、ＦＥＴスイッチ２７Ｍを制御する信号が含ま
れており、この制御信号によりＦＥＴスイッチ２７Ｍ
は、ＯＮとなる。また、パターンメモリ２１Ｍには、書
込データとしてデータ“１”が全メモリセルに対して書
込まれるようなテストパターンが予め格納されている。Further, write data is extracted from the pattern memory 21M which has been supplied with the memory address pattern from the SQPG 11, and this write data signal is supplied to the waveform generator 22M. The write data shaped into a predetermined waveform mode by the waveform generator 22M is output to the output driver 25.
FET switch 27M as write data <D0> from M
, And the data “1” is written into the flash memory of the DUT 3 at the cell address <A0>. In this embodiment, for simplicity of description, only <A0> is described as a cell address and <D0> is described as write data. However, an actual memory has a configuration of a plurality of bits. The bit includes a signal for controlling the FET switch 27M.
Becomes ON. Further, a test pattern in which data “1” is written as write data to all memory cells is stored in the pattern memory 21M in advance.

【００３７】次に、図２を用いて、全メモリセルに対し
て期待値“１”で読出試験を行う方法について説明す
る。Next, a method of performing a read test with an expected value "1" for all memory cells will be described with reference to FIG.

【００３８】まず、図示しないテスタコントローラによ
り、ＭＵＸ３３，３４，３５を制御してＳＱＰＧ１１と
フェイルメモリ１３ａ、ＯＲ回路１４とフェイルメモリ
１３ａ、ＯＲ回路１４とＦＭアドレス発生器１２ａとを
接続する。ＭＵＸ３７，３８の接続関係は図１の書込時
と同一のままとする。First, the MUXs 33, 34 and 35 are controlled by a tester controller (not shown) to connect the SQPG 11 and the fail memory 13a, the OR circuit 14 and the fail memory 13a, and the OR circuit 14 and the FM address generator 12a. The connection relationship between the MUXs 37 and 38 remains the same as that at the time of writing in FIG.

【００３９】次に、ＳＱＰＧ１１からメモリアドレスパ
ターンを発生させ、ＭＵＸ３７，３８をそれぞれ介して
テスタピン２Ｎ，２Ｍの各パターンメモリ２１Ｎ，２１
Ｍをそれぞれアクセスするとともに、このメモリアドレ
スパターンをＭＵＸ３５を介してフェイルメモリ１３ａ
に供給する。Next, a memory address pattern is generated from the SQPG 11 and the pattern memories 21N, 21M of the tester pins 2N, 2M are respectively connected via MUXs 37, 38.
M, and the memory address pattern is transferred to the fail memory 13a via the MUX 35.
To supply.

【００４０】これにより、パターンメモリ２１Ｎから
は、上述の書込時と同様に、セルアドレス＜Ａ０＞が出
力される。この一方、パターンメモリ２１Ｍからは、期
待値データ＜Ｈ＞が出力され、合否判定手段である論理
比較器２３Ｍへ供給される。なお、前述した書込時と同
様に、パターンメモリ２１Ｍから出力される期待値デー
タには、ＦＥＴスイッチ２７Ｍの制御信号が含まれてお
り、波形生成器２２Ｍおよび出力ドライバ２５Ｍを介し
てＦＥＴスイッチ２７Ｍに供給され、ＦＥＴスイッチ２
７Ｍは、オフとなる。As a result, the cell address <A0> is output from the pattern memory 21N as in the above-described writing. On the other hand, expected value data <H> is output from the pattern memory 21M and supplied to the logical comparator 23M as pass / fail determination means. As in the above-described writing, the expected value data output from the pattern memory 21M includes a control signal for the FET switch 27M, and is transmitted via the waveform generator 22M and the output driver 25M. To the FET switch 2
7M is off.

【００４１】テスタピン２Ｎのパターンメモリ２１Ｎか
ら出力されたセルアドレス＜Ａ０＞は、波形生成器２２
Ｎにより所定の波形モードに整形され、出力ドライバ２
５ＮからＤＵＴ３に出力される。このセルアドレス信号
を受けてＤＵＴ３のアドレス＜Ａ０＞のフラッシュメモ
リからは、読出データ＜Ｄ０＞が出力され、テスタピン
２Ｍの入力ドライバ２６Ｍを介して論理比較器２３Ｍに
供給される。論理比較器２３Ｍは、このＤＵＴ３の出力
＜Ｄ０＞を予め供給された期待値“Ｈ”で論理比較す
る。この論理比較は、メモリセル毎（セルアドレス毎）
にリアルタイムで行われる。The cell address <A0> output from the pattern memory 21N of the tester pin 2N is stored in the waveform generator 22.
N to form a predetermined waveform mode and output driver 2
5N is output to DUT3. In response to the cell address signal, the read data <D0> is output from the flash memory at the address <A0> of the DUT 3 and supplied to the logical comparator 23M via the input driver 26M of the tester pin 2M. The logical comparator 23M logically compares the output <D0> of the DUT 3 with an expected value “H” supplied in advance. This logical comparison is performed for each memory cell (for each cell address).
Done in real time.

【００４２】読出信号＜Ｄ０＞と期待値“Ｈ”が一致し
ないことにより、比較結果がフェイルとなる場合には、
論理比較器２３Ｍによりピンフェイル信号Ｓ_PFが出力さ
れる。ピンフェイル信号Ｓ_PFは、ＯＲ回路１４に入力
し、図示しないその他の論理比較ピンのピンフェイル信
号との論理和が取られ、トータルフェイル信号Ｓ_TFとし
てＯＲ回路１４から出力される。このトータルフェイル
信号Ｓ_TFは、フェイルメモリ１３ａ，１３ｂのアドレス
発生用カウンタであるＦＭアドレス発生器１２ａ，１２
ｂのカウントイネーブル信号Ｓ_CEａ，ｂとして、また、
フェイルメモリ１３ａ，１３ｂへの書込制御信号Ｓ
_WEａ，ｂとして使用する。ここで、ＦＭアドレス発生器
１２ａ，１２ｂと、フェイルメモリ１３ａ，１３ｂは、
それぞれ２バンク構成とし、どちらのバンクを選択する
かは、上述したとおり、前段のＭＵＸ３３，３４を用い
て制御する。フェイルメモリ１３ａへの書込データは、
ＳＱＰＧ１１より発生されたメモリアドレスパターンの
アドレス値とし、トータルフェイル信号Ｓ_TFに従って、
メモリアドレスパターンのうち、フェイルが発生した時
点のアドレス値を格納する。この結果、トータルフェイ
ル信号Ｓ_TFを書込制御信号として用いられ、フェイルメ
モリ１３ａには、ＳＱＰＧ１１から供給されたメモリア
ドレスパターンのうち、フェイルが発生した時点のメモ
リアドレス値（以下、フェイルアドレスデータという）
のみが格納されることとなる。If the read signal <D0> does not match the expected value “H”, and the comparison result is “fail”,
The pin fail signal _SPF is output by the logical comparator 23M. The pin-fail signal _SPF is input to the OR circuit 14, the logical sum of the pin-fail signal of the other logical comparison pin (not shown) is obtained, and the result is output from the OR circuit 14 as a total-fail signal _STF . This total fail signal _STF is supplied to FM address generators 12a and 12a, which are address generation counters for the fail memories 13a and 13b.
b as the count enable signal S _CE a, b,
Write control signal S for fail memories 13a and 13b
Used as _WE a, b. Here, the FM address generators 12a and 12b and the fail memories 13a and 13b
Each of the banks has a two-bank configuration, and which bank is selected is controlled using the preceding MUXs 33 and 34 as described above. The write data to the fail memory 13a is
The address value of the memory address pattern generated by the SQPG 11 is used, and according to the total fail signal _STF ,
In the memory address pattern, the address value at the time when a failure occurs is stored. As a result, the total fail signal _STF is used as a write control signal, and in the fail memory 13a, of the memory address patterns supplied from the SQPG 11, the memory address value at the time of the occurrence of the failure (hereinafter referred to as fail address data). )
Only will be stored.

【００４３】次に、図３を用いて、再書込みの方法につ
いて説明する。まず、ＭＵＸ３６〜３８を図示しないテ
スタコントローラにより制御し、図３に示すように、フ
ェイルメモリ１３ａとパターンメモリ２１Ｎ，２１Ｍと
を接続する。Next, a method of rewriting will be described with reference to FIG. First, the MUXs 36 to 38 are controlled by a tester controller (not shown), and the fail memory 13a and the pattern memories 21N and 21M are connected as shown in FIG.

【００４４】次に、テストサイクル信号ＳＹＳＣＬＫを
ＦＭアドレス発生器１２ａに入力してこれをインクリメ
ントし、ＦＭアドレスａをフェイルメモリ１３ａに供給
する。Next, the test cycle signal SYSCLK is input to the FM address generator 12a, which is incremented, and supplies the FM address a to the fail memory 13a.

【００４５】これにより、フェイルメモリ１３ａから、
図２に示す読出時に格納されたフェイルアドレスデータ
が読み出され、ＭＵＸ３６、３７を経由してテスタピン
２Ｎのパターンメモリ２１Ｎをアクセスするとともに、
ＭＵＸ３６、３８を経由してテスタピン２Ｍのパターン
メモリ２１Ｍをアクセスする。パターンメモリ２１Ｎ，
２１Ｍからは、前回の書込み時に書込みがされなかった
アドレスデータと書込データがそれぞれ出力される。こ
れにより、ＤＵＴ３に対してフェイルセルのみへの再書
込みを行うことができる。この一方、図２に示す読出試
験にてパスとなったメモリセルへの書込みは行われな
い。Thus, from the fail memory 13a,
The fail address data stored at the time of reading shown in FIG. 2 is read, and the pattern memory 21N of the tester pin 2N is accessed via the MUXs 36 and 37.
The pattern memory 21M of the tester pin 2M is accessed via the MUXs 36 and 38. Pattern memory 21N,
From 21M, address data and write data that have not been written during the previous write are output. As a result, the DUT 3 can be rewritten only to the fail cell. On the other hand, writing is not performed on the memory cells that have passed in the read test shown in FIG.

【００４６】次に、図４を用いて再読出しの方法につい
て説明する。まず、ＭＵＸ３３〜３５を図示しないテス
タコントローラにより制御して、ＯＲ回路１４とＦＭア
ドレス発生器１２ｂおよびフェイルメモリ１３ｂとを接
続し、また、フェイルメモリ１３ａとフェイルメモリ１
３ｂとを接続する。Next, a method of re-reading will be described with reference to FIG. First, the MUXs 33 to 35 are controlled by a tester controller (not shown) to connect the OR circuit 14 to the FM address generator 12b and the fail memory 13b, and to connect the fail memory 13a and the fail memory 1
3b.

【００４７】次に、図３に示す再書込みと同様にして、
フェイルメモリ１３ａからフェイルアドレスデータを読
出して、これによりパターンメモリ２１Ｎをアクセス
し、フェイルセルのみのセルアドレスデータを発生させ
てＤＵＴ３に入力し、このメモリセル＜Ａ０＞からの読
出データ＜Ｄ０＞をテスタピン２Ｍで受ける。また、フ
ェイルメモリ１３ａから読出したフェイルアドレスデー
タにより、パターンメモリ２１Ｍをアクセスし、フェイ
ルセルのみの期待値データ“Ｈ”を発生させて論理比較
器２３Ｍに供給する。Next, similar to the rewriting shown in FIG.
Fail address data is read from the fail memory 13a, thereby accessing the pattern memory 21N, generating cell address data of only the fail cell and inputting it to the DUT 3, and reading data <D0> from the memory cell <A0>. Receive with tester pin 2M. Further, the pattern memory 21M is accessed by the fail address data read from the fail memory 13a, and the expected value data “H” of only the fail cell is generated and supplied to the logical comparator 23M.

【００４８】次に、テスタピン２Ｍの論理比較器２３Ｍ
にて読出しデータ＜Ｄ０＞と期待値データ“Ｈ”との論
理比較を行い、この結果、再度フェイルであればピンフ
ェイル信号Ｓ_PFを出力し、ＯＲ回路１４に入力する。こ
のＯＲ回路１４の出力であるトータルフェイル信号Ｓ_TF
をＭＵＸ３３，３４を経由させた後、ＦＭアドレス発生
器のカウントイネーブル信号Ｓ_CE、フェイルメモリ１３
のライトイネーブル信号Ｓ_WEとして使用する点は、初回
の読出し時と同様であるが、再読出しの場合には、それ
ぞれＦＭアドレス発生器１２ｂおよびフェイルメモリ１
３ｂに対するカウントイネーブル信号Ｓ_CE、ライトイネ
ーブル信号Ｓ_WEとして使用する。Next, the logical comparator 23M of the tester pin 2M
The logical comparison between the read data <D0> and the expected value data “H” is performed. If the result of the comparison is a failure again, the pin failure signal _SPF is output and input to the OR circuit 14. The total fail signal S _TF output from the OR circuit 14
After passing through the MUXs 33 and 34, the count enable signal S _CE of the FM address generator and the fail memory 13
Is used as the write enable signal _SWE of the first read operation. However, in the case of the reread, the FM address generator 12b and the fail memory 1
3b is used as a count enable signal S _CE and a write enable signal _SWE .

【００４９】ここで、フェイルメモリ１３ｂへの書込み
データとして、フェイルメモリ１３ａのデータを読出し
てＭＵＸ３６，３５を経由して入力する。この結果、フ
ェイルメモリ１３ｂには、再読出した結果のフェイルア
ドレスデータのみを格納することができる。Here, as data to be written to the fail memory 13b, data in the fail memory 13a is read and input via the MUXs 36 and 35. As a result, only fail address data resulting from re-reading can be stored in the fail memory 13b.

【００５０】その後は、以上の手順に従い、各ＭＵＸを
制御しながらフェイルの発生したメモリセルについての
み、再書込み・再読出しを繰り返していく。繰り返しの
回数は、全てのメモリセルに対して結果パスが検出され
るか、予め設定された規定回数まで達するかの条件が満
たされるまで繰り返す。規定回数まで達してもなおかつ
フェイルが発生しているＤＵＴ３は、テストフェイルと
して処理する。After that, according to the above procedure, while controlling each MUX, rewriting and rereading are repeated only for the memory cell in which a failure has occurred. The number of repetitions is repeated until a result path is detected for all the memory cells or a condition of reaching a predetermined number of times is satisfied. The DUT 3 in which a failure has occurred even after reaching the specified number of times is processed as a test failure.

【００５１】本実施形態による半導体試験方法では、フ
ェイルが発生したメモリセルに対するメモリアドレスパ
ターンのアドレス値をフェイルアドレスデータとしてフ
ェイルメモリ１３ａ，１３ｂに格納し、このフェイルア
ドレスデータをパターンメモリ２１ａ，２１ｂに供給し
て再度の試験を行うので、フェイルが発生したメモリセ
ルに対してのみ再試験を繰り返し行うことができる。こ
れにより、総テストサイクルを最小限に押さえることが
できる。In the semiconductor test method according to the present embodiment, the address value of the memory address pattern for the memory cell in which a failure has occurred is stored as fail address data in the fail memories 13a and 13b, and the fail address data is stored in the pattern memories 21a and 21b. Since the test is supplied and the test is performed again, the retest can be repeatedly performed only on the memory cell in which the failure has occurred. Thus, the total test cycle can be minimized.

【００５２】また、複数個同時に試験を行う場合でも、
ＤＵＴ３ごとにフェイルアドレスデータを格納すること
ができる上、フェイルメモリ１３ａ，１３ｂに格納され
たフェイルアドレスデータへは、テストサイクル信号の
みでアクセスできるため、ＤＵＴ３を一括して制御でき
るので、図１０に示す従来技術のように、同時測定にお
けるオーバーヘッドを生じることがない。また、マッチ
機能を使用しないため、前述したダミーサイクルの発生
やテスト周波数の低減等のオーバーヘッドが解消し、総
試験時間も最小限に抑制することができる。Further, even when a plurality of tests are performed simultaneously,
Since fail address data can be stored for each DUT 3 and the fail address data stored in the fail memories 13a and 13b can be accessed only by a test cycle signal, the DUT 3 can be controlled collectively. Unlike the prior art shown, there is no overhead in simultaneous measurement. In addition, since the match function is not used, overheads such as generation of the dummy cycle and reduction of the test frequency are eliminated, and the total test time can be minimized.

【００５３】さらに、フェイルが発生したメモリセルに
ついてのみ再試験を行い、初回の試験でパスと判断され
たメモリセルについては再試験を行わないため、ＤＵＴ
３に対して不要なストレスを与えることなく、効率の高
い試験を行うことができる半導体試験方法が提供され
る。Further, a retest is performed only on a memory cell in which a failure has occurred, and a retest is not performed on a memory cell determined to pass in the first test.
And a semiconductor test method capable of performing a highly efficient test without giving unnecessary stress to the semiconductor test method.

【００５４】また、本実施形態に係る半導体試験装置１
０によれば、フェイルが発生したメモリセルの前回書込
み時のメモリアドレスパターンのアドレス値をフェイル
アドレスデータとして格納し、また、このフェイルアド
レスデータを再試験のためのメモリアドレスパターンと
して使用するフェイルメモリ１３ａ，１３ｂを備えてい
るので、フェイルが発生したメモリセルに対してのみ再
試験を繰り返すことができる。これにより、ＤＵＴ３に
対して不要なストレスを与えることなく、効率の高い試
験を行うことができる半導体試験装置が提供される。Further, the semiconductor test apparatus 1 according to the present embodiment
According to 0, a fail memory which stores, as fail address data, the address value of a memory address pattern at the time of previous writing of a memory cell in which a failure has occurred, and uses this fail address data as a memory address pattern for a retest. Since the memory cells 13a and 13b are provided, the retest can be repeated only for the memory cell in which the failure has occurred. Accordingly, a semiconductor test apparatus capable of performing a highly efficient test without applying unnecessary stress to the DUT 3 is provided.

【００５５】次に、本発明に係る半導体試験装置の第２
の実施の形態について図５ないし図８を参照しながら説
明する。Next, the second embodiment of the semiconductor test apparatus according to the present invention will be described.
The embodiment will be described with reference to FIGS.

【００５６】本実施形態に係る半導体試験装置３０は、
アルゴリズミックパターン発生器（Ａlgorithmic Ｐatt
ern Ｇenerator：以下、単にＡＬＰＧという）１５を備
えた点に特徴がある。第１の実施形態と同様に、図５な
いし図８は、いずれも同一ハードウエアを示しており、
それぞれ試験中における動作を示している。即ち、図５
は初回書込み時、図６は初回読出し時、図７は再書込み
時、さらに、図８は再読出し時の動作を示す。The semiconductor test apparatus 30 according to the present embodiment
Algorithmic pattern generator (Al gorithmic P att
ern G enerator: hereinafter, it is characterized simply in that with a ALPG hereinafter) 15. As in the first embodiment, FIGS. 5 to 8 show the same hardware.
Each shows the operation during the test. That is, FIG.
6 shows the operation at the time of initial writing, FIG. 6 shows the operation at the time of initial reading, FIG. 7 shows the operation at the time of rewriting, and FIG.

【００５７】まず、本実施形態に係る半導体試験装置３
０の構成について図５を参照しながら説明する。First, the semiconductor test apparatus 3 according to the present embodiment
0 will be described with reference to FIG.

【００５８】図５に示す半導体試験装置３０は、図１な
いし図４に示す半導体試験装置１０の構成に加え、セル
アドレスデータ、書込データおよび期待値データそれぞ
れの一部となるパターン信号を生成するＡＬＰＧ１５
と、ＭＵＸ３９，４０とを本体部６１に備え、また、こ
のＡＬＰＧ１５が生成するパターン信号を格納するピン
フェイルメモリ２４Ｎａ，２４Ｎｂ，２４Ｍａ，２４Ｍ
ｂと、ＭＵＸ５１〜５７と、ＡＬＰＧ１５が生成するパ
ターン信号とパターンメモリ２１Ｎ，２１Ｍから出力さ
れるデータとをそれぞれ合成するＯＲ回路１６Ｎ，１６
Ｍをテスタピン６２Ｎ，６２Ｍにそれぞれ備えている。A semiconductor test apparatus 30 shown in FIG. 5 generates a pattern signal which is a part of each of cell address data, write data and expected value data, in addition to the configuration of semiconductor test apparatus 10 shown in FIGS. ALPG15 to do
And the MUXs 39 and 40 are provided in the main body 61, and the pin fail memories 24Na, 24Nb, 24Ma, and 24M store the pattern signals generated by the ALPG 15.
b, MUXs 51 to 57, and OR circuits 16N and 16N for synthesizing the pattern signals generated by the ALPG 15 and the data output from the pattern memories 21N and 21M, respectively.
M is provided on each of the tester pins 62N and 62M.

【００５９】これらの素子の接続関係は次の通りであ
る。即ち、ＡＬＰＧ１５の入力側は、図示しないシステ
ムクロック制御手段に接続されてテストサイクル信号Ｓ
ＹＳＣＬＫの供給を受ける。ＡＬＰＧ１５の出力側の一
端は、ＭＵＸ５５を介してＯＲ回路１６Ｎの入力の一端
に接続されるとともに、ＭＵＸ５５，５７および５３を
介してピンフェイルメモリ２４Ｎａおよび２４Ｎｂに接
続されている。ＡＬＰＧ１５の出力側の他端は、ＭＵＸ
５６を介してＯＲ回路１６Ｍの入力の一端に接続される
とともに、ＭＵＸ５６、論理比較器２３Ｍ、ＭＵＸ５４
を介してピンフェイルメモリ２４Ｍａおよび２４Ｍｂに
接続される。The connection relationship between these elements is as follows. That is, the input side of the ALPG 15 is connected to a system clock control means (not shown) and the test cycle signal S
YSCLK is supplied. One end on the output side of the ALPG 15 is connected to one end of the input of the OR circuit 16N via the MUX 55 and to the pin failure memories 24Na and 24Nb via the MUXs 55, 57 and 53. The other end on the output side of ALPG15 is MUX
56, an MUX 56, a logical comparator 23M, a MUX 54
Are connected to the pin fail memories 24Ma and 24Mb.

【００６０】ＯＲ回路１６Ｎは、入力の他端がパターン
メモリ２１Ｎに接続され、出力が波形生成器２２Ｎに接
続されている。同様に、ＯＲ回路１６Ｍも入力の他端が
パターンメモリ２１Ｍに接続され、出力が波形生成器２
２Ｍに接続されている。The other end of the OR circuit 16N is connected to the pattern memory 21N, and the output is connected to the waveform generator 22N. Similarly, the other end of the input of the OR circuit 16M is connected to the pattern memory 21M, and the output is
2M.

【００６１】ピンフェイルメモリ２４Ｎａ，２４Ｎｂ
は、ＦＭアドレス発生器１２ａ，１２ｂにそれぞれ接続
されるとともにＭＵＸ３９を介してＯＲ回路１４に接続
される。また、ピンフェイルメモリ２４Ｎａ，２４Ｎｂ
は、ＭＵＸ５１，５５，５７，５３を介して相互に接続
されるとともに、それぞれＭＵＸ５１，５５、ＭＵＸ５
３，５７を介してＯＲ回路１６Ｎに接続されている。Pin failure memories 24Na and 24Nb
Are connected to the FM address generators 12a and 12b, respectively, and to the OR circuit 14 via the MUX 39. Also, the pin failure memories 24Na and 24Nb
Are connected to each other via MUXs 51, 55, 57, 53, and are respectively connected to MUXs 51, 55, MUX5.
It is connected to the OR circuit 16N via 3, 57.

【００６２】ピンフェイルメモリ２４Ｍａ，２４Ｍｂ
は、ＦＭアドレス発生器１２ａ，１２ｂにそれぞれ接続
されるとともにＭＵＸ４０を介してＯＲ回路１４に接続
されている。また、ピンフェイルメモリ２４Ｍａ，２４
Ｍｂは、ＭＵＸ５２，５６、論理比較器２３Ｍ、ＭＵＸ
５４を介して相互に接続されるとともに、それぞれＭＵ
Ｘ５２，５６、ＭＵＸ５４，論理比較器２３Ｍを介して
ＯＲ回路１６Ｍに接続されている。Pin failure memories 24Ma, 24Mb
Are connected to the FM address generators 12a and 12b, respectively, and to the OR circuit 14 via the MUX 40. Also, the pin failure memories 24Ma, 24Ma
Mb is MUX 52, 56, logical comparator 23M, MUX
54, and each MU
X52, 56, MUX54, and logical comparator 23M are connected to OR circuit 16M.

【００６３】ＡＬＰＧ１５は、本実施形態においては、
セルアドレスデータ、書込データおよび期待値データの
いずれについても、最下位の１ビットのデータを生成す
る。この一方、ＳＱＰＧ１１は、複数ビットのデータを
生成するが、その最下位ビットは、本実施形態において
すべて０である。このため、ＯＲ回路１６Ｎ，１６Ｍで
論理和をとると、最下位のビットは、常にＡＬＰＧ１５
が生成したデータとなる。In this embodiment, the ALPG 15 is
The least significant 1-bit data is generated for each of the cell address data, the write data, and the expected value data. On the other hand, the SQPG 11 generates a plurality of bits of data, and the least significant bit is all 0 in this embodiment. Therefore, when the OR operation is performed by the OR circuits 16N and 16M, the least significant bit is always the ALPG15.
Is the generated data.

【００６４】次に、本実施形態に係る半導体試験装置３
０の動作を本発明に係る半導体試験方法の第２の実施の
形態として説明する。Next, the semiconductor test apparatus 3 according to the present embodiment
Operation 0 will be described as a second embodiment of the semiconductor test method according to the present invention.

【００６５】試験の流れは、第１の実施形態と同じであ
り、最初に全メモリセルに対してデータ“１”を書込
み、次に、期待値を“１”として全メモリセルより読出
試験を行う。The flow of the test is the same as that of the first embodiment. First, data "1" is written to all the memory cells, and then a read test is performed from all the memory cells with the expected value being "1". Do.

【００６６】最初に、図５を用いて、全メモリセルに対
してデータ“１”を書込む動作について説明する。First, the operation of writing data "1" to all memory cells will be described with reference to FIG.

【００６７】まず、図示しないテスタコントローラによ
り、ＭＵＸ３７，３８を制御してＳＱＰＧ１１とパター
ンメモリ２１Ｎ，２１Ｍを接続するとともに、ＭＵＸ５
５，５６を制御して、ＡＬＰＧ１５と波形生成器２２
Ｎ，２２Ｍの前段に備えられたＯＲ回路１６Ｎ，１６Ｍ
とをそれぞれ接続する。First, the MUXs 37 and 38 are controlled by a tester controller (not shown) to connect the SQPG 11 to the pattern memories 21N and 21M, and the MUX 5
5 and 56 to control the ALPG 15 and the waveform generator 22.
OR circuits 16N, 16M provided in the preceding stage of N, 22M
And are respectively connected.

【００６８】次に、図示しないシステムクロック発生器
からテストサイクル信号を生成し、ＳＱＰＧ１１とＡＬ
ＰＧ１５に供給する。これにより、ＳＱＰＧ１１からメ
モリアドレスパターンが生成され、ＭＵＸ３７，３８を
それぞれ介してテスタピン６２Ｎ，６２Ｍのパターンメ
モリ２１Ｎ，２１Ｍにメモリアドレスパターンが供給さ
れる。同時にＡＬＰＧ１５からセルアドレスデータパタ
ーン＜Ａ０’＞、データパターン＜Ｄ０’＞が生成さ
れ、各テスタピンに供給される。Next, a test cycle signal is generated from a system clock generator (not shown),
Supply to PG15. As a result, a memory address pattern is generated from the SQPG 11 and supplied to the pattern memories 21N and 21M of the tester pins 62N and 62M via the MUXs 37 and 38, respectively. At the same time, a cell address data pattern <A0 ′> and a data pattern <D0 ′> are generated from the ALPG 15 and supplied to each tester pin.

【００６９】テスタピン６２Ｎでは、パターンメモリ２
１Ｎから出力されたセルアドレスデータとＡＬＰＧ１５
から出力されたセルアドレスデータパターン＜Ａ０’＞
がＯＲ回路１６Ｎで合成され、セルアドレスデータ＜Ａ
０＞としてＤＵＴ３に供給される。In the tester pin 62N, the pattern memory 2
Cell address data output from 1N and ALPG15
Address data pattern <A0 ′> output from
Are combined by the OR circuit 16N, and the cell address data <A
0> is supplied to the DUT 3.

【００７０】また、テスタピン６２Ｍでは、パターンメ
モリ２１Ｍから出力された書込データとＡＬＰＧ１５か
ら出力されたデータパターン＜Ｄ０’＞がＯＲ回路１６
Ｍで合成され、書込データ＜Ｄ０＞としてＤＵＴ３に供
給され、ＤＵＴ３の＜Ａ０＞のアドレスのメモリセルに
データ“１”が書き込まれる。In the tester pin 62M, the write data output from the pattern memory 21M and the data pattern <D0 ′> output from the ALPG 15 are combined with the OR circuit 16M.
M, and is supplied to the DUT 3 as write data <D0>, and data “1” is written to the memory cell of the DUT 3 at the address of <A0>.

【００７１】次に、図６を用いて最初の読み出し時の動
作について説明する。まず、図示しないテスタコントロ
ーラにより、ＭＵＸ３９，４０，５３，５４，５７を制
御して、図６に示すように、ＡＬＰＧ１５とピンフェイ
ルメモリ２４Ｎａ，２４Ｍａ、ピンフェイルメモリ２４
Ｎａ，２４ＭａとＯＲ回路１４、ＯＲ回路１４とフェイ
ルメモリ１３ａ，ＦＭアドレス発生器１２ａとを接続す
る。ＤＵＴ３へ与えるセルアドレスデータ＜Ａ０＞の発
生方法は、図５に示した書込時と同じである。Next, the first read operation will be described with reference to FIG. First, the MUXs 39, 40, 53, 54, and 57 are controlled by a tester controller (not shown), and the ALPG 15 and the pin failure memories 24Na and 24Ma and the pin failure memory 24 are controlled as shown in FIG.
Na and 24Ma are connected to the OR circuit 14, and the OR circuit 14 is connected to the fail memory 13a and the FM address generator 12a. The method of generating the cell address data <A0> applied to the DUT 3 is the same as that at the time of writing shown in FIG.

【００７２】テスタピン６２Ｍの論理比較器２３Ｍは、
パターンメモリ２１Ｍから供給された期待値データとＡ
ＬＰＧ１５から供給されたデータパターン＜Ｄ０’＞と
を合成して期待値＜Ｈ＞を生成し、この期待値＜Ｈ＞と
ＤＵＴ３から出力された読出データとの比較を行い、結
果フェイルであればピンフェイル信号Ｓ_PFを出力する。
このピンフェイル信号Ｓ_PFは、ＯＲ回路１４により他の
テスタピンの論理回路の出力との論理和が演算されてト
ータルフェイル信号Ｓ_TFとなる。The logical comparator 23M of the tester pin 62M is
Expected value data supplied from the pattern memory 21M and A
The data pattern <D0 ′> supplied from the LPG 15 is combined to generate an expected value <H>, and the expected value <H> is compared with the read data output from the DUT 3. The pin failure signal _SPF is output.
The OR circuit 14 calculates the logical sum of the pin failure signal S _PF and the output of the logic circuit of another tester pin to form a total failure signal S _TF .

【００７３】このトータルフェイル信号Ｓ_TFは、ＦＭア
ドレス発生器１２ａ，１２ｂへのカウントイネーブル信
号Ｓ_CE、フェイルメモリ１３ａ，１３ｂへのライトイネ
ーブル信号Ｓ_WEとして用いられるほか、ピンフェイルメ
モリ２４ａ，２４ｂへのライトイネーブル信号Ｓ_WEとし
ても使用される。これにより、フェイルメモリ１３ａに
はフェイルが発生したメモリアドレスパターンが書き込
まれ、ピンフェイルメモリ２４ＮａにはＭＵＸ５７，５
３を介して出力されたデータパターン＜Ａ０’＞が入力
され、また、ピンフェイルメモリ２４Ｍａには、論理比
較器２３Ｍにより折り返し出力されたデータパターン＜
Ｄ０’＞がＭＵＸ５４を介して入力される。これによ
り、フェイルメモリ１３ａにはフェイルアドレスデー
タ、ピンフェイルメモリ２４Ｎａ，２４Ｍａにはフェイ
ル発生時のデータパターン＜Ａ０’＞、＜Ｄ０’＞がそ
れぞれ格納されることとなる。[0073] The total fail signal S _TF is, FM address generator 12a, the count enable signal S _CE to 12b, the fail memory 13a, except that used as a write enable signal S _WE to 13b, pins fail memory 24a, to the 24b _Is also used as the write enable signal _SWE . As a result, the memory address pattern in which the failure has occurred is written in the fail memory 13a, and the MUX 57, 5 is written in the pin failure memory 24Na.
3 and the data pattern <A0 ′> output via the logical comparator 23M is input to the pin-fail memory 24Ma.
D0 '> is input via the MUX 54. As a result, the fail address data is stored in the fail memory 13a, and the data patterns <A0 '> and <D0'> when a failure occurs are stored in the pin fail memories 24Na and 24Ma.

【００７４】次に、図７を用いて再書き込み時の動作に
ついて説明する。まず、図示しないテスタコントローラ
により、ＭＵＸ３７〜４０，５１，５２，５５，５６を
制御してＦＭアドレス発生器１２ａとパターンメモリ２
１Ｎ，Ｍとを接続し、また、ピンフェイルメモリ２４Ｎ
ａ，２４ＭａとＯＲ回路１６Ｎ，１６Ｍとをそれぞれ接
続する。Next, the operation at the time of rewriting will be described with reference to FIG. First, the MUXs 37 to 40, 51, 52, 55 and 56 are controlled by a tester controller (not shown) to control the FM address generator 12a and the pattern memory 2
1N and M, and a pin failure memory 24N
a and 24Ma are connected to the OR circuits 16N and 16M, respectively.

【００７５】次に、ＦＭアドレス発生器１２ａに図示し
ないシステムクロック生成器からテストサイクル信号Ｓ
ＹＳＣＬＫを入力してインクリメントし、フェイルメモ
リアドレスａを出力させる。フェイルメモリ１３ａから
は、図６の読み出し時に格納されたフェイルアドレスデ
ータが読み出され、ＭＵＸ３６，３７、ＭＵＸ３６，３
８をそれぞれ経由してテスタピン６２Ｎ，６２Ｍのパタ
ーンメモリ２１Ｎ，Ｍをそれぞれアクセスする。各テス
タピンのパターンメモリ２１Ｎ，２１Ｍからはフェイル
の発生したセルアドレスデータと書込データが読み出さ
れ、波形生成器２２Ｎ，２２Ｍ、へ入力される。これと
同時に、フェイルメモリアドレスａにより各テスタピン
のピンフェイルメモリ２４Ｎａ，２４Ｍａがアクセスさ
れ、フェイル発生時の＜Ａ０’＞、＜Ｄ０’＞が読み出
され波形生成器２２Ｎ、２２Ｍの各前段のＯＲ回路１６
Ｎ，１６Ｍへそれぞれ入力される。このＯＲ回路１６
Ｎ，１６Ｍにより、セルアドレスデータと＜Ａ０’＞、
書込データと＜Ｄ０’＞とをそれぞれ合成し、ＤＵＴ３
へ与えるセルアドレスデータ＜Ａ０＞、書込データ＜Ｄ
０＞を生成する。これにより、フェイルの発生したメモ
リセルのみに再書き込みを行うことが可能になる。この
一方、すでにパスしたメモリセルへの再書き込みは行わ
ない。Next, a test cycle signal S is output from a system clock generator (not shown) to the FM address generator 12a.
YSCLK is input and incremented, and a fail memory address a is output. The fail address data stored at the time of reading in FIG. 6 is read out from the fail memory 13a, and the MUXs 36, 37, MUXs 36, 3 are read.
8 access the pattern memories 21N and 21M of the tester pins 62N and 62M, respectively. The failing cell address data and the write data are read from the pattern memories 21N and 21M of each tester pin, and input to the waveform generators 22N and 22M. At the same time, the pin failure memories 24Na and 24Ma of each tester pin are accessed by the failure memory address a, and <A0 ′> and <D0 ′> at the time of occurrence of a failure are read out and the ORs of the waveform generators 22N and 22M at the preceding stages are read. Circuit 16
N, 16M. This OR circuit 16
N, 16M, cell address data and <A0 ′>,
The write data and <D0 '> are combined, and DUT3
Address data <A0> and write data <D
0>. This makes it possible to perform rewriting only on the memory cell in which a failure has occurred. On the other hand, rewriting to the already passed memory cell is not performed.

【００７６】次に、図８を用いて再読み出し時の動作に
ついて説明する。まず、図示しないテスタコントローラ
を用いてＭＵＸ３３〜３６，３９，４０，５３，５４，
５７を制御してＯＲ回路１４とＦＭアドレス発生器１２
ｂ、フェイルメモリ１３ｂ、ピンフェイルメモリ２４Ｎ
ｂ，２４Ｍｂとを接続し、さらにピンフェイルメモリ２
４Ｎａと２４Ｎｂ間、２４Ｍａと２４Ｍｂ間を接続す
る。次に、図７に示した再読み出し時と同様にして、フ
ェイルセルのみのメモリアドレスデータ、期待値データ
を発生させ、フェイルセルについてデータ読み出しが行
うほか、フェイルメモリ１３ａから出力したフェイルア
ドレスデータをＭＵＸ３６，３５を介してフェイルメモ
リ１３ｂにも供給し、また、ピンフェイルメモリ２４Ｎ
ａ，２４Ｍａから出力したパターンデータ＜Ａ０’＞、
＜Ｄ０’＞を、それぞれＭＵＸ５１，５５，５７，５
３、ＭＵＸ５２，５６，論理比較器２２Ｍ，ＭＵＸ５４
を介してピンフェイルメモリ２４Ｎｂ，２４Ｍｂにそれ
ぞれ供給させる。Next, the operation at the time of re-reading will be described with reference to FIG. First, the MUXs 33 to 36, 39, 40, 53, 54,
57 to control the OR circuit 14 and the FM address generator 12
b, fail memory 13b, pin fail memory 24N
b, 24Mb, and a pin failure memory 2
Connect between 4Na and 24Nb, and between 24Ma and 24Mb. Next, in the same manner as in the re-reading shown in FIG. 7, memory address data and expected value data only for the fail cell are generated, data is read from the fail cell, and the fail address data output from the fail memory 13a is read. It is also supplied to the fail memory 13b via the MUXs 36 and 35, and is also supplied to the pin fail memory 24N
a, pattern data <A0 ′> output from 24Ma,
<D0 ′> is represented by MUXs 51, 55, 57, and 5, respectively.
3, MUXs 52 and 56, logical comparator 22M, MUX 54
To the pin fail memories 24Nb and 24Mb respectively.

【００７７】次に、テスタピン６２Ｍの論理比較器２３
Ｍでフェイルセルについて読み出した読出データと期待
値データとの論理比較を行い、この結果再度フェイルが
発生した場合にはピンフェイル信号Ｓ_PFが出力される。
ピンフェイル信号Ｓ_PFはＯＲ回路１４にて他のテスタピ
ンの出力との論理和がとられ、トータルフェイル信号Ｓ
_TFとなる。この信号Ｓ_TFがカウントイネーブル信号Ｓ_CE
となり、ＦＭアドレス発生器１２ｂがインクリメントさ
れ、フェイルメモリアドレスｂが発生し、フェイルメモ
リ１３ｂに供給される。また、トータルフェイル信号Ｓ
_TFは、フェイルメモリ１３ｂの書き込み制御信号となる
ほか、ピンフェイルメモリ２４Ｎｂ，２４Ｍｂへの書込
み制御信号となる。これにより、フェイルメモリ１３
ｂ、ピンフェイルメモリ２４Ｎｂ，２４Ｍｂには、再読
み出しの結果再びフェイルと判定されたメモリセルに関
するフェイルアドレスデータ、パターンデータ＜Ａ０’
＞、＜Ｄ０’＞がそれぞれ格納される。Next, the logical comparator 23 of the tester pin 62M
A logical comparison is made between the read data read from the fail cell at M and the expected value data. As a result, if a fail occurs again, a pin fail signal _SPF is output.
Pin fail signal S _PF logical sum of the outputs of the other tester pin at the OR circuit 14 is taken, total fail signal S
_TF . This signal S _TF is used as the count enable signal S _CE
Then, the FM address generator 12b is incremented, and a fail memory address b is generated and supplied to the fail memory 13b. Also, the total fail signal S
_TF is a write control signal for the fail memory 13b and also a write control signal for the pin fail memories 24Nb and 24Mb. Thereby, the fail memory 13
b, the fail address data and the pattern data <A0 'relating to the memory cell determined to have failed again as a result of the rereading are stored in the pin failure memories 24Nb and 24Mb.
> And <D0 ′> are stored.

【００７８】以後、同様にしてＭＵＸを制御しながら、
前回の試験でフェイルが発生したメモリセルのみへの再
書き込み、再読み出しが繰り返していく。繰り返しの終
了条件は、上述の第１の実施の形態と同じである。Thereafter, while controlling the MUX in the same manner,
Rewriting and rereading are repeated only for the memory cell in which a failure has occurred in the previous test. The condition for terminating the repetition is the same as in the first embodiment.

【００７９】本実施形態による半導体試験方法によれ
ば、フェイルが発生したメモリセルに対してのみ再試験
を繰り返すので、前述の第１の実施の形態と同様に、Ｄ
ＵＴ３に対して不要なストレスを与えることなく、総テ
ストサイクルを最小限に押さえることができる。また、
複数個同時に試験を行う場合でも、同時測定におけるオ
ーバーヘッドを生じることがなく、最小限の試験時間で
効率のよい試験を行うことができる。According to the semiconductor test method of the present embodiment, the retest is repeated only for the memory cell in which the failure has occurred.
The total test cycle can be minimized without applying unnecessary stress to the UT3. Also,
Even when a plurality of tests are performed simultaneously, an efficient test can be performed with a minimum test time without causing overhead in simultaneous measurement.

【００８０】さらに、本実施形態においては、メモリア
ドレスパターン、書込データおよび期待値データの最下
位ビットは、ＡＬＰＧ１５から出力させ、フェイルが発
生したメモリセルについても上記３種類のデータの最下
位ビットをピンフェイルメモリに格納して再度のテスト
を行うので、大容量のフラッシュメモリを試験する場合
であっても、パターンメモリ２１の容量を拡大する必要
なく、効率の高い試験を行うことができる。Further, in the present embodiment, the least significant bits of the memory address pattern, the write data and the expected value data are output from the ALPG 15, and the least significant bits of the above three types of data are also output from the memory cell in which a failure has occurred. Is stored in the pin-fail memory, and the test is performed again. Therefore, even when testing a large-capacity flash memory, a highly efficient test can be performed without having to increase the capacity of the pattern memory 21.

【００８１】また、本実施形態に係る半導体試験装置３
０によれば、ＤＵＴ３に対して不要なストレスを与える
ことなく、効率の高い試験を行うことができる上、メモ
リアドレスパターン、書き込みデータおよび期待値デー
タの最下位ビットを生成するＡＬＰＧ１５と、フェイル
が発生した場合にこれらのデータの最下位ビットを格納
するピンフェイルメモリ２４を備えているので、大容量
のフラッシュメモリについても、効率の高い半導体試験
を行うことができる半導体試験装置が提供される。Further, the semiconductor test apparatus 3 according to the present embodiment
According to 0, an efficient test can be performed without giving unnecessary stress to the DUT 3, and the ALPG 15 for generating the least significant bits of the memory address pattern, the write data and the expected value data, and the fail Since the pin failure memory 24 for storing the least significant bits of these data when the data is generated is provided, a semiconductor test apparatus capable of performing a semiconductor test with high efficiency even for a large-capacity flash memory is provided.

【００８２】以上、本発明の実施の形態について説明し
たが、本発明は上記実施の形態に限ることなく、その要
旨を逸脱しない範囲で種々変形して適用することができ
る。上述の実施の形態では、論理比較器は、テスタピン
２Ｍ、６２Ｍにのみ備えることとしたが、テスタピン２
Ｎ、６２Ｎが備えていても問題はなく、特に、第２の実
施の形態においては、この論理比較器をＭＵＸ５７に代
用することができる。この場合は汎用的な試験装置につ
いて本発明を適用することができ、単純な構成で高い効
率の半導体試験装置が提供される。The embodiments of the present invention have been described above. However, the present invention is not limited to the above-described embodiments, and can be applied with various modifications without departing from the scope of the invention. In the above-described embodiment, the logical comparator is provided only in the tester pins 2M and 62M.
There is no problem even if N and 62N are provided. In particular, in the second embodiment, this logical comparator can be substituted for the MUX 57. In this case, the present invention can be applied to a general-purpose test apparatus, and a highly efficient semiconductor test apparatus with a simple configuration is provided.

【００８３】[0083]

【発明の効果】以上詳述したとおり、本発明は、以下の
効果を奏する。As described in detail above, the present invention has the following effects.

【００８４】即ち、本発明に係る半導体試験方法によれ
ば、フェイルが発生したメモリセルに対するメモリアド
レスパターンのアドレス値をフェイルアドレスデータと
してフェイルメモリに格納し、このフェイルアドレスデ
ータをパターンメモリに供給して再度の試験を行うの
で、フェイルが発生したメモリセルに対してのみ再試験
を繰り返し行うことができる。これにより、総テストサ
イクルを最小限に押さえることができる。That is, according to the semiconductor test method of the present invention, the address value of the memory address pattern for the memory cell in which a failure has occurred is stored as fail address data in the fail memory, and the fail address data is supplied to the pattern memory. Therefore, the retest can be repeatedly performed only on the memory cell in which the failure has occurred. Thus, the total test cycle can be minimized.

【００８５】また、複数個同時に試験を行う場合でも、
ＤＵＴごとにフェイルアドレスデータを格納することが
できる上、フェイルメモリに格納されたフェイルアドレ
スデータへは、テストサイクル信号のみでアクセスでき
るため、ＤＵＴを一括して制御できる。従って、図１０
に示す従来技術のように、同時測定におけるオーバーヘ
ッドを生じることがない。また、マッチ機能を使用しな
いため、前述したダミーサイクルの発生やテスト周波数
の低減等のオーバーヘッドが解消し、総試験時間も最小
限に抑制することができる。Further, even when a plurality of tests are performed at the same time,
The fail address data can be stored for each DUT, and the fail address data stored in the fail memory can be accessed only by the test cycle signal, so that the DUT can be controlled collectively. Therefore, FIG.
Unlike the prior art shown in FIG. 1, there is no overhead in simultaneous measurement. In addition, since the match function is not used, overheads such as generation of the dummy cycle and reduction of the test frequency are eliminated, and the total test time can be minimized.

【００８６】さらに、フェイルが発生したメモリセルに
ついてのみ再試験を行い、初回の試験でパスと判断され
たメモリセルについては再試験を行わないため、ＤＵＴ
に対して不要なストレスを与えることなく、効率の高い
試験を行うことができる半導体試験方法が提供される。Further, a retest is performed only on a memory cell in which a failure has occurred, and a retest is not performed on a memory cell determined to pass in the first test.
A semiconductor test method capable of performing a highly efficient test without giving unnecessary stress to the semiconductor device.

【００８７】また、メモリアドレスパターン、書き込み
データおよび期待値データの最下位ビットをＡＬＰＧに
出力させ、フェイルが発生したメモリセルについても上
記３種類のデータの最下位ビットをピンフェイルメモリ
に格納して再度のテストを行う場合は、大容量のフラッ
シュメモリを試験する場合であっても、パターンメモリ
の容量を拡大する必要なく、効率の高い試験を行うこと
ができる半導体試験方法が提供される。The least significant bits of the memory address pattern, the write data and the expected value data are output to the ALPG, and the least significant bits of the above three types of data are stored in the pin failure memory for the memory cell in which a failure has occurred. When the test is performed again, a semiconductor test method capable of performing a highly efficient test without increasing the capacity of the pattern memory is provided even when testing a large-capacity flash memory.

【００８８】また、本発明に係る半導体試験装置によれ
ば、フェイルが発生したメモリセルの前回書込み時のメ
モリアドレスパターンのアドレス値をフェイルアドレス
データとして格納し、また、このフェイルパターンアド
レスを再試験のためのメモリアドレスパターンとして使
用するフェイルメモリを備えているので、フェイルが発
生したメモリセルに対してのみ再試験を繰り返すことが
できる。これにより、ＤＵＴに対して不要なストレスを
与えることなく、効率の高い試験を行うことができる半
導体試験装置が提供される。Further, according to the semiconductor test apparatus of the present invention, the address value of the memory address pattern at the time of the previous write of the memory cell in which the failure has occurred is stored as fail address data, and the fail pattern address is retested. , A re-test can be repeated only for the memory cell in which a failure has occurred. This provides a semiconductor test apparatus capable of performing a highly efficient test without applying unnecessary stress to the DUT.

【００８９】また、メモリアドレスパターン、書き込み
データおよび期待値データの最下位ビットを生成するＡ
ＬＰＧと、フェイルが発生した場合にこれらのデータの
最下位ビットを格納するピンフェイルメモリを備える場
合は、大容量のフラッシュメモリについても、効率の高
い半導体試験を行うことができる半導体試験装置が提供
される。Also, A for generating the least significant bits of the memory address pattern, write data and expected value data
In the case where an LPG and a pin-fail memory for storing the least significant bits of these data when a failure occurs are provided, a semiconductor test apparatus capable of performing a highly efficient semiconductor test even for a large-capacity flash memory is provided. Is done.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明に係る半導体試験装置の第１の実施の形
態を示す部分回路図である。FIG. 1 is a partial circuit diagram showing a first embodiment of a semiconductor test apparatus according to the present invention.

【図２】本発明に係る半導体試験方法の第１の実施の形
態を説明する部分回路図である。FIG. 2 is a partial circuit diagram illustrating a semiconductor test method according to a first embodiment of the present invention.

【図３】本発明に係る半導体試験方法の第１の実施の形
態を説明する部分回路図である。FIG. 3 is a partial circuit diagram illustrating a first embodiment of the semiconductor test method according to the present invention.

【図４】本発明に係る半導体試験方法の第１の実施の形
態を説明する部分回路図である。FIG. 4 is a partial circuit diagram illustrating a first embodiment of a semiconductor test method according to the present invention.

【図５】本発明に係る半導体試験装置の第２の実施の形
態を示す部分回路図である。FIG. 5 is a partial circuit diagram showing a second embodiment of the semiconductor test apparatus according to the present invention.

【図６】本発明に係る半導体試験方法の第２の実施の形
態を説明する部分回路図である。FIG. 6 is a partial circuit diagram illustrating a semiconductor test method according to a second embodiment of the present invention.

【図７】本発明に係る半導体試験方法の第２の実施の形
態を説明する部分回路図である。FIG. 7 is a partial circuit diagram illustrating a semiconductor test method according to a second embodiment of the present invention.

【図８】本発明に係る半導体試験方法の第２の実施の形
態を説明する部分回路図である。FIG. 8 is a partial circuit diagram illustrating a second embodiment of the semiconductor test method according to the present invention.

【図９】従来の技術における半導体試験方法により１個
のフラッシュメモリを測定した場合の書込／読出動作を
示す模式図である。FIG. 9 is a schematic diagram showing a write / read operation when one flash memory is measured by a semiconductor test method according to a conventional technique.

【図１０】従来の技術における半導体試験方法により２
個のフラッシュメモリを並列に測定した場合の書込／読
出動作を示す模式図である。FIG. 10 shows the results of the conventional semiconductor test method.
FIG. 9 is a schematic diagram showing a write / read operation when measuring a plurality of flash memories in parallel.

【符号の説明】[Explanation of symbols]

１，６１ 本体部 ２Ｎ，２Ｍ，６２Ｎ，６２Ｍ テスタピン ３ ＤＵＴ １０，３０ 半導体試験装置 １１ ＳＱＰＧ １２ａ，１２ｂ フェイルメモリアドレス発生器 １３ａ，１３ｂ フェイルメモリ １４，１６Ｎ，１６Ｍ ＯＲ回路 １５ ＡＬＰＧ ２１Ｎ，２１Ｍ パターンメモリ ２２Ｎ，２２Ｍ 波形生成器 ２３Ｎ，２３Ｍ 論理比較器 ２４Ｎａ，２４Ｎｂ，２４Ｍａ，２４ｂ ピンフェイル
メモリ ２５Ｎ，２５Ｍ 出力ドライバ ２６Ｍ 入力ドライバ ２７Ｍ ＦＥＴスイッチ ３３〜４０，５１〜５７ ＭＵＸ Ｓ_PF ピンフェイル信号 Ｓ_TF トータルフェイル信号1, 61 Main unit 2N, 2M, 62N, 62M Tester pin 3 DUT 10, 30 Semiconductor test equipment 11 SQPG 12a, 12b Fail memory address generator 13a, 13b Fail memory 14, 16N, 16M OR circuit 15 ALPG 21N, 21M Pattern memory 22N, 22M Waveform generator 23N, 23M Logical comparator 24Na, 24Nb, 24Ma, 24b Pin fail memory 25N, 25M Output driver 26M Input driver 27M FET switch 33-40, 51-57 MUX S _PF Pin fail signal _STF Total fail signal

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】半導体装置を試験するためのテストデータ
と合否の判定基準となる期待値データとを第１の記憶手
段に格納する第１の記憶過程と、 前記第１の記憶手段から前記テストデータを引出して前
記半導体装置の各セルごとに書込み、前記各セルごとに
被書込データを読出して前記期待値データと比較する第
１の書込・比較過程と、 前記第１の書込・比較過程により前記被書込データと前
記期待値データとが一致しない場合に、不一致が発生し
た前回試験の前記第１の記憶手段のアドレスを第２の記
憶手段に格納する第２の記憶過程と、 前記第２の記憶手段に格納された前記アドレスに基づい
て再度の書込と比較とを行う再度の書込・比較過程と、 前記再度の書込・比較過程を不一致が発生する限り所定
回数繰返す反復過程と、 前記所定回数に達した場合に、前記半導体装置を不良品
と判定する判定過程とを備えた半導体試験方法。A first storage step of storing test data for testing a semiconductor device and expected value data serving as a criterion of pass / fail in a first storage means; A first writing / comparing step of extracting data, writing data for each cell of the semiconductor device, reading data to be written for each cell, and comparing the read data with the expected value data; A second storage step of storing, in the second storage means, an address of the first storage means of a previous test in which a mismatch occurred when the data to be written does not match the expected value data in the comparison step; A rewriting / comparing step of performing rewriting and comparison based on the address stored in the second storage means; and a predetermined number of times as long as a mismatch occurs, Repeating the iterative process; When it reaches a constant number of times, the semiconductor test method and a determining process to be defective the semiconductor device. 【請求項２】被試験体である半導体装置の試験対象とな
る半導体領域のアドレスであるセルアドレスデータを予
め格納する第１の記憶装置と、 前記各半導体領域に書込むテストデータを前記セルアド
レスデータに対応して予め格納する第２の記憶装置と、 前記セルアドレスデータと前記テストデータとを前記半
導体装置に出力する出力手段と、 試験の合否の判定基準となる期待値データを前記テスト
データに対応して予め格納する第３の記憶装置と、 前記第１ないし第３の記憶装置に格納されたデータのア
ドレスであるメモリアドレスを生成するメモリアドレス
生成手段と、 前記半導体装置の前記セルアドレスに係る半導体領域か
ら出力される信号である読出信号を受取る入力手段と、 前記入力手段から供給された前記読出信号と、これに対
応する前記期待値データとを照合して試験の合否を判定
し、不合格である場合にフェイル信号を出力する合否判
定手段と、 前記フェイル信号に基づいて試験結果を格納するフェイ
ルメモリとを備えた半導体試験装置を用いた半導体試験
方法において、 前記メモリアドレス生成手段から生成されたメモリアド
レスを用いて前記第１および第２の記憶装置から前記ア
ドレスデータと前記テストデータをそれぞれ引出して前
記テストデータを前記半導体装置へ書込む過程と、 前記メモリアドレス生成手段から生成されたメモリアド
レスを用いて前記第１の記憶装置から前記セルメモリア
ドレスを引出して前記半導体装置から読出信号を読出す
過程と、 前記メモリアドレス生成手段から生成されたメモリアド
レスを用いて前記第３の記憶装置から前記期待値データ
を引き出して前記読出信号と照合する合否判定過程と、 前記合否判定手段が不合格と判定した試験における前記
メモリアドレスであるフェイルアドレスデータを前記フ
ェイルメモリに格納する過程とを有する第１回試験過程
と、 前記フェイル信号が出力される限り、前記フェイルメモ
リから前記フェイルアドレスデータを引き出して前記第
１ないし第３の記憶手段に供給し、前記半導体領域のう
ち、前記不合格に係る領域のみを予め定めた規定回数ま
で再度繰返して試験する再試験過程と、 前記規定回数に達した場合は、前記半導体装置を不良品
と判定する判定過程とを備えた半導体試験方法。2. A first storage device for storing cell address data, which is an address of a semiconductor region to be tested of a semiconductor device to be tested, in advance, and a cell address for storing test data to be written in each semiconductor region. A second storage device that stores in advance the data corresponding to the data; an output unit that outputs the cell address data and the test data to the semiconductor device; A third storage device that stores data in advance corresponding to the following; a memory address generation unit that generates a memory address that is an address of data stored in the first to third storage devices; and a cell address of the semiconductor device. Input means for receiving a read signal that is a signal output from the semiconductor region according to the above, and the read signal supplied from the input means; Pass / fail judgment means for comparing the expected value data with the corresponding expected value data and outputting a fail signal when the test is failed, and a fail memory for storing a test result based on the fail signal. A semiconductor test method using the semiconductor test device, wherein the address data and the test data are respectively extracted from the first and second storage devices using a memory address generated by the memory address generation means, and the test data is extracted. Writing the cell memory address from the first storage device using the memory address generated by the memory address generation means and reading a read signal from the semiconductor device. The third storage device using the memory address generated by the memory address generation means; A pass / fail determination step of extracting the expected value data and checking the read signal with the read signal; and storing fail address data, which is the memory address in the test determined by the pass / fail determination unit as a failure, in the fail memory. A test process once, and as long as the fail signal is output, the fail address data is extracted from the fail memory and supplied to the first to third storage units. A semiconductor test method, comprising: a retest process of repeatedly testing only an area up to a predetermined number of times again; and a determination step of determining that the semiconductor device is defective when the number of times reaches the predetermined number. 【請求項３】半導体装置を試験するためのテストデータ
と試験の合否の判定基準となる期待値データとを格納す
る第１の記憶手段と、 前記第１の記憶手段のアドレスを生成するアドレス生成
手段と、 前記アドレス生成手段から供給されるアドレスに基づい
て、前記半導体装置の各セルに前記テストデータを書込
み、前記セルの被書込データを読出して前記期待値デー
タと比較する比較手段と、 前記被書込データと前記期待値データとが一致しない場
合に、不一致が発生した前回の試験における前記アドレ
スをフェイルアドレスとして格納する第２の記憶手段
と、 前記第１および第２の記憶手段と前記比較手段とを制御
し、前記フェイルアドレスに基づいて、前記セルのう
ち、不一致が発生したセルについてのみ再度の書込、読
出および比較を所定回数まで繰返して行う再試験手段
と、 前記所定回数に達した場合に前記半導体装置を不良品と
判定する判定手段とを備えた半導体試験装置。3. A first memory for storing test data for testing a semiconductor device and expected value data serving as a criterion for determining whether or not the test is successful, and an address generator for generating an address of the first memory. Means for writing the test data to each cell of the semiconductor device based on an address supplied from the address generating means, reading data to be written in the cell, and comparing the read data with the expected value data; A second storage unit that stores, as a fail address, the address in a previous test in which a mismatch has occurred when the write data does not match the expected value data; and the first and second storage units. Controlling the comparing means, and based on the fail address, re-write, read and compare only the cells in which the mismatch has occurred among the cells. A semiconductor test apparatus comprising: retest means for repeatedly performing a predetermined number of times; and determining means for determining that the semiconductor device is defective when the predetermined number is reached. 【請求項４】被試験体である半導体装置の試験対象とな
る半導体領域のアドレスであるセルアドレスを格納する
第１の記憶手段と、 前記半導体領域を試験するためのテストデータと合否の
判定基準となる期待値データとを前記セルアドレスに対
応して格納する第２の記憶手段と、 前記第１および第２の記憶手段におけるアドレスである
メモリアドレスを生成して、前記第１および第２の記憶
手段に供給し、前記セルアドレスと、前記テストデータ
および前記期待値データとをそれぞれ出力させる第１の
メモリアドレス生成手段と、 前記第１の記憶手段から供給された前記セルアドレスに
係る前記半導体領域に対して、前記第２の記憶手段から
供給される前記テストデータを書き込む書込手段と、 前記第１の記憶手段から供給された前記セルアドレスに
基づいて、前記書込手段により書込まれた前記半導体領
域のデータを読出データとして読出す読出手段と、 前記第２の記憶手段から供給された前記期待値データ
と、前記読出手段から供給された前記読出データとを照
合して前記半導体領域について試験の合否を判定し、不
合格である場合にフェイル信号を出力する合否判定手段
と、 前記第１のメモリアドレス生成手段から供給された前記
不合格に係るメモリアドレスを前記フェイル信号に基づ
いてフェイルアドレスデータとして格納するフェイルメ
モリと、 前記フェイルアドレスデータが格納されるべき前記フェ
イルメモリのアドレスをフェイルメモリアドレスとして
前記フェイル信号に基づいて生成して前記フェイルメモ
リに供給するフェイルメモリアドレス生成手段と、 前記半導体装置に対する第１回の試験においては、前記
第１のメモリアドレス生成手段と前記第１および第２の
記憶装置とを接続し、前記不合格に係る半導体領域に対
する再度の試験においては、前記フェイルメモリと前記
第１および第２の記憶装置とを接続する接続制御手段と
を備え、 前記フェイルメモリは、前記再度の試験においては、前
記フェイルメモリアドレス生成手段が生成するフェイル
メモリアドレスに基づいて前記フェイルアドレスデータ
を生成して前記第１および第２の記憶手段に供給する第
２のメモリアドレス生成手段となる半導体試験装置。4. A first storage means for storing a cell address which is an address of a semiconductor area to be tested of a semiconductor device as a device under test; test data for testing the semiconductor area; A second storage unit for storing expected value data corresponding to the cell address, and a memory address which is an address in the first and second storage units. First memory address generating means for supplying the cell address, the test data and the expected value data to the storage means, and the semiconductor memory according to the cell address supplied from the first storage means Writing means for writing the test data supplied from the second storage means to an area; and the cell supplied from the first storage means Reading means for reading data in the semiconductor area written by the writing means as read data based on an address; expected value data supplied from the second storage means; and supply from the reading means. Pass / fail judgment means for comparing the read data thus obtained with the read data to determine whether the semiconductor region has passed the test, and outputting a fail signal when the test result is unsuccessful; and A fail memory that stores a memory address relating to rejection as fail address data based on the fail signal; and generating an address of the fail memory where the fail address data is to be stored based on the fail signal as a fail memory address. Fail memory address generating means for supplying the fail memory address to the fail memory In the first test on the semiconductor device, the first memory address generation unit is connected to the first and second storage devices, and in the retest on the failed semiconductor region, A connection control unit for connecting a fail memory to the first and second storage devices, wherein the fail memory is configured to perform a retest based on a fail memory address generated by the fail memory address generation unit. A semiconductor test apparatus serving as second memory address generation means for generating the fail address data and supplying the generated fail address data to the first and second storage means. 【請求項５】前記第１の記憶手段は、前記セルアドレス
の一部を格納し、 前記第２の記憶手段は、前記テストデータと前記期待値
データの一部を格納し、 前記セルアドレスデータの残部をなすパターンアドレス
と、前記テストデータおよび前記期待値データの残部を
なすパターンデータとを生成するパターン生成手段と、 前記第１の記憶手段から出力される前記セルアドレスの
一部と前記パターンアドレスとを合成して前記書込手段
と前記読出手段に供給する第１の合成手段と、 前記第２の記憶手段から出力される前記テストデータの
一部と前記パターンデータを合成して前記書込手段に供
給し、前記期待値データの一部と前記パターンデータと
を合成して前記合否判定手段に供給する第２の合成手段
と、 前記フェイル信号に基づいて前記パターンアドレスを格
納するとともに、前記再度の試験において前記フェイル
メモリアドレス生成手段から供給される前記フェイルメ
モリアドレスに基づいて、前記第１の合成手段に前記パ
ターンアドレスを供給する第３の記憶手段と、 前記フェイル信号に基づいて前記パターンデータを格納
するとともに、前記再度の試験において前記フェイルメ
モリアドレス生成手段から供給される前記フェイルメモ
リアドレスに基づいて、前記第２の合成手段に前記パタ
ーンデータを供給する第４の記憶手段とをさらに備え、 前記接続制御手段は、第１回の試験においては、前記パ
ターン生成手段と前記第１および第２の合成手段とを接
続し、前記再度の試験においては、前記第３の記憶手段
および前記第１の合成手段並びに前記第４の記憶手段お
よび前記第２の合成手段を接続することを特徴とする請
求項４に記載の半導体試験装置。5. The first storage means stores a part of the cell address; the second storage means stores a part of the test data and a part of the expected value data; Pattern generating means for generating the pattern data forming the remainder of the test data and the expected value data; and a part of the cell address output from the first storage means and the pattern First combining means for combining an address with the writing means and supplying the reading means to the writing means and the reading means; A second synthesizing unit for synthesizing a part of the expected value data and the pattern data and supplying the synthesized data to the pass / fail determination unit, based on the fail signal. Third storage means for storing a pattern address and supplying the pattern address to the first synthesizing means based on the fail memory address supplied from the fail memory address generation means in the second test; The pattern data is stored based on the fail signal, and the pattern data is supplied to the second synthesizing unit based on the fail memory address supplied from the fail memory address generating unit in the retest. A fourth storage unit, wherein the connection control unit connects the pattern generation unit and the first and second synthesis units in a first test, and in the second test, The third storage means, the first synthesis means, the fourth storage means, The semiconductor test apparatus according to claim 4, characterized in that for connecting the second combining means. 【請求項６】前記半導体装置の前記半導体領域のデータ
幅に対応した数量の前記合否判定手段と、 前記複数の合否判定手段のうち、すくなくとも１の合否
判定手段が前記フェイル信号を出力した場合にトータル
フェイル信号を出力するトータルフェイル信号生成手段
を備え、 前記フェイルメモリは、前記トータルフェイル信号に基
づいて前記フェイルアドレスデータを格納し、 前記第３の記憶手段は、前記トータルフェイル信号に基
づいて前記パターンアドレスを格納し、 前記第４の記憶手段は、前記トータルフェイル信号に基
づいて前記パターンデータを格納し、 前記フェイルメモリアドレス生成手段は、前記トータル
フェイル信号に基づいて前記フェイルメモリアドレスを
生成して前記フェイルメモリと前記第３および第４の記
憶手段に供給することを特徴とする請求項４または５の
いずれかに記載の半導体試験装置。6. A method according to claim 1, wherein at least one of said plurality of pass / fail determination means outputs said fail signal, said number of said pass / fail determination means corresponding to a data width of said semiconductor region of said semiconductor device. A total fail signal generating unit that outputs a total fail signal; the fail memory stores the fail address data based on the total fail signal; and the third storing unit stores the fail address data based on the total fail signal. Storing a pattern address; the fourth storage means storing the pattern data based on the total fail signal; and the fail memory address generating means generating the fail memory address based on the total fail signal. The fail memory and the third and fourth memory means The semiconductor test apparatus according to claim 4 or 5, characterized in that to supply the.