JPH11312138A - 割込み制御システム及びその制御方法 - Google Patents
割込み制御システム及びその制御方法Info
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- JPH11312138A JPH11312138A JP11853198A JP11853198A JPH11312138A JP H11312138 A JPH11312138 A JP H11312138A JP 11853198 A JP11853198 A JP 11853198A JP 11853198 A JP11853198 A JP 11853198A JP H11312138 A JPH11312138 A JP H11312138A
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Abstract
(57)【要約】
【課題】 ＣＰＵの負荷の減少、割込み検出時間の短
縮、システムバスの無駄な使用の減少等を可能とした割
込み制御方式を提供する。 【解決手段】 複数のデバイス７〜９の各々は、割込み
をあげるタイミングと同一のタイモングでＤＭＡを使用
してＣＰＵ１が監視しているメインメモリ５に対して割
込み要因レシスタの情報を転送することで、ＣＰＵ１が
行っていた全てのデバイスに対する割込み要因レシスタ
のリード処理を１回のＤＭＡ転送により削減する。よっ
て、ＣＰＵ１によるデバイスの割込み要因の迅速な認識
が可能となると共に、処理時間の短縮及びシステムバス
の無駄な使用をなくすことができ、更にはまたＣＰＵ及
びシステムバスの負荷の軽減につながる。
縮、システムバスの無駄な使用の減少等を可能とした割
込み制御方式を提供する。 【解決手段】 複数のデバイス７〜９の各々は、割込み
をあげるタイミングと同一のタイモングでＤＭＡを使用
してＣＰＵ１が監視しているメインメモリ５に対して割
込み要因レシスタの情報を転送することで、ＣＰＵ１が
行っていた全てのデバイスに対する割込み要因レシスタ
のリード処理を１回のＤＭＡ転送により削減する。よっ
て、ＣＰＵ１によるデバイスの割込み要因の迅速な認識
が可能となると共に、処理時間の短縮及びシステムバス
の無駄な使用をなくすことができ、更にはまたＣＰＵ及
びシステムバスの負荷の軽減につながる。
Description
【０００１】
【発明の属する技術分野】本発明は割込み制御システム
及びその制御方法に関し、特にパーソナルコンピュー
タ、エンジニアリングワークステーション、オフィスコ
ンピュータ、汎用コンピュータ等に接続される各種デバ
イスの割込み制御方式に関するものである。
及びその制御方法に関し、特にパーソナルコンピュー
タ、エンジニアリングワークステーション、オフィスコ
ンピュータ、汎用コンピュータ等に接続される各種デバ
イスの割込み制御方式に関するものである。
【０００２】
【従来の技術】かかる情報処理システムにおける割込み
制御方式の例としては、ＣＰＵ（中央演算処理装置）が
複数のデバイスからの割込みを監視しており、ＣＰＵが
デバイスからの割込みを検出すると、どのデバイスから
の割込みかを識別するために、またどのような割込み要
因かを認識するために、ＣＰＵから各デバイスに対して
割込み要因レジスタのリードを実行し、割込みをあげた
デバイスを限定（特定）して、更に割込み要因の認識を
も行い、しかる後に割込み要因のリセット（割込み要因
レジスタのリセット）をなすと共に、当該割込みに対す
る次のＣＰＵの処理動作を行う様になっている。
制御方式の例としては、ＣＰＵ（中央演算処理装置）が
複数のデバイスからの割込みを監視しており、ＣＰＵが
デバイスからの割込みを検出すると、どのデバイスから
の割込みかを識別するために、またどのような割込み要
因かを認識するために、ＣＰＵから各デバイスに対して
割込み要因レジスタのリードを実行し、割込みをあげた
デバイスを限定（特定）して、更に割込み要因の認識を
も行い、しかる後に割込み要因のリセット（割込み要因
レジスタのリセット）をなすと共に、当該割込みに対す
る次のＣＰＵの処理動作を行う様になっている。
【０００３】図６は上述した情報処理システム一般的な
概略ブロック図を示しており、ＣＰＵ１と、キャッシュ
メモリ２と、キャッシュコントローラ３と、メモリコン
トローラ４と、メインメモリ（主記憶装置）５と、シス
テムバス１０とを有している。システムバス１０はアド
レスバス１１と、データバス１２と、コントロールバス
１３とからなっている。
概略ブロック図を示しており、ＣＰＵ１と、キャッシュ
メモリ２と、キャッシュコントローラ３と、メモリコン
トローラ４と、メインメモリ（主記憶装置）５と、シス
テムバス１０とを有している。システムバス１０はアド
レスバス１１と、データバス１２と、コントロールバス
１３とからなっている。
【０００４】また、各種デバイス７〜９が設けられてお
り、これ等デバイスはローカルバス１４及びバスブリッ
ジ６を介してシステムバス１０と接続されている。ロー
カルバス１４はアドレスバス１５と、データバス１６
と、コントロールバス１７とからなっている。尚、１８
は各デバイス７〜９からの割込み用のバスであり、ＣＰ
Ｕ１へ接続されている。
り、これ等デバイスはローカルバス１４及びバスブリッ
ジ６を介してシステムバス１０と接続されている。ロー
カルバス１４はアドレスバス１５と、データバス１６
と、コントロールバス１７とからなっている。尚、１８
は各デバイス７〜９からの割込み用のバスであり、ＣＰ
Ｕ１へ接続されている。
【０００５】図７は図６に示した情報処理システムにお
ける割込み制御の動作概要を示すフローチャートであ
る。あるデバイスが割込みを生成すると、ＣＰＵ１はこ
の割込みを検出する（ステップＳ２１）。するとＣＰＵ
１は全てのデバイス７〜９に対して割込み要因レジスタ
の内容をリードする（ステップＳ２２）。ＣＰＵ１はこ
れ等全ての割込み要因レジスタの内容を認識すると、割
込みを生成したデバイスを限定して（ステップＳ２
３）。割込みを生成したデバイスの割込み要因をリセッ
トする（ステップＳ２４）。ＣＰＵ１はデバイスの割込
み要因がリセットされたことを確認してデバイスが要求
した割込みに対する次の処理を開始する（ステップＳ２
５，２６）。
ける割込み制御の動作概要を示すフローチャートであ
る。あるデバイスが割込みを生成すると、ＣＰＵ１はこ
の割込みを検出する（ステップＳ２１）。するとＣＰＵ
１は全てのデバイス７〜９に対して割込み要因レジスタ
の内容をリードする（ステップＳ２２）。ＣＰＵ１はこ
れ等全ての割込み要因レジスタの内容を認識すると、割
込みを生成したデバイスを限定して（ステップＳ２
３）。割込みを生成したデバイスの割込み要因をリセッ
トする（ステップＳ２４）。ＣＰＵ１はデバイスの割込
み要因がリセットされたことを確認してデバイスが要求
した割込みに対する次の処理を開始する（ステップＳ２
５，２６）。
【０００６】この様にして、割込みに対する一連の処理
を行っているが、デバイス７〜９からの割込みが発生し
てＣＰＵ１が割込みに対する次の処理を実行するまでの
動作には時間がかかることになる。この割込みに関する
一連の処理時間を短縮することが要求されており、例え
ば、特開昭５９−２００５７号公報に開示されている様
に、ＤＭＡ（ダイレクトメモリアクセス）を使用するこ
とが提案されている。
を行っているが、デバイス７〜９からの割込みが発生し
てＣＰＵ１が割込みに対する次の処理を実行するまでの
動作には時間がかかることになる。この割込みに関する
一連の処理時間を短縮することが要求されており、例え
ば、特開昭５９−２００５７号公報に開示されている様
に、ＤＭＡ（ダイレクトメモリアクセス）を使用するこ
とが提案されている。
【０００７】特開昭５９−２００５７号公報では、子局
が親局経由でＤＭＡを用いて診断用のデータをメインメ
モリに書込み、書込まれたデタが正しいかどうかを監視
して異常診断を検出し、異常を検出した場合にはＣＰＵ
に割込みをあげて異常診断を行うものである。診断用の
データをメインメモリに格納することで、子局と親局と
の間の機能診断が可能となり、信頼度の高い集中監視制
御システムが可能となる。しかし、この技術では、ＤＭ
Ａにより異常かどうかの判断を行うことができるが、異
常を検出した場合、やはり、ＣＰＵに対して割込みをあ
げる必要がある。
が親局経由でＤＭＡを用いて診断用のデータをメインメ
モリに書込み、書込まれたデタが正しいかどうかを監視
して異常診断を検出し、異常を検出した場合にはＣＰＵ
に割込みをあげて異常診断を行うものである。診断用の
データをメインメモリに格納することで、子局と親局と
の間の機能診断が可能となり、信頼度の高い集中監視制
御システムが可能となる。しかし、この技術では、ＤＭ
Ａにより異常かどうかの判断を行うことができるが、異
常を検出した場合、やはり、ＣＰＵに対して割込みをあ
げる必要がある。
【０００８】また、特開平９−２０４３１１号公報で
は、デバイスの割込み要因を一度バッファに溜めてお
き、ある程度溜まったらＣＰＵに対して割込みを行い、
溜まっている割込み要因をＤＭＡによりＣＰＵへ転送す
るものであり、割込み要因が多く、割込みの緊急性が低
い場合には有効な技術である。
は、デバイスの割込み要因を一度バッファに溜めてお
き、ある程度溜まったらＣＰＵに対して割込みを行い、
溜まっている割込み要因をＤＭＡによりＣＰＵへ転送す
るものであり、割込み要因が多く、割込みの緊急性が低
い場合には有効な技術である。
【０００９】
【発明が解決しようとする課題】上述の図６，７に示し
た従来技術では、デバイスからの割込みが発生してＣＰ
Ｕが割込みに対する処理を実行するまでの動作に時間が
かかってしまうという問題がある。これは、ＣＰＵが割
込みにより図７に示した一連の処理を実行する必要があ
るからであり、すなわち、デバイスが割込みをあげる
と、ＣＰＵは接続されているどのデバイスが割込みをあ
げたか直ぐには確認できないので、確認のために全ての
デバイスに対して割込み要因レジスタのリードを行い、
どのデバイスかを限定することが必要であるからであ
る。また、ＣＰＵの割込み処理に時間がかかるために、
ＣＰＵの負荷がそれだけ増大するという問題もある。
た従来技術では、デバイスからの割込みが発生してＣＰ
Ｕが割込みに対する処理を実行するまでの動作に時間が
かかってしまうという問題がある。これは、ＣＰＵが割
込みにより図７に示した一連の処理を実行する必要があ
るからであり、すなわち、デバイスが割込みをあげる
と、ＣＰＵは接続されているどのデバイスが割込みをあ
げたか直ぐには確認できないので、確認のために全ての
デバイスに対して割込み要因レジスタのリードを行い、
どのデバイスかを限定することが必要であるからであ
る。また、ＣＰＵの割込み処理に時間がかかるために、
ＣＰＵの負荷がそれだけ増大するという問題もある。
【００１０】また、一連の割込み処理をしている間にシ
ステムバスを使用しているために、他のデバイスのアク
セス影響を与える場合があるという問題がある。これ
は、ＣＰＵがデバイスからの割込み処理を検出したら、
複数のデバイスのうちのどのデバイスからの割込みかを
限定し、どの様な割込みかを認識するために、ＣＰＵか
ら各デバイスに対して割込み要因レジスタのリードを行
うので、システムバスを使用する他のデバイスの処理が
待たされるからである。
ステムバスを使用しているために、他のデバイスのアク
セス影響を与える場合があるという問題がある。これ
は、ＣＰＵがデバイスからの割込み処理を検出したら、
複数のデバイスのうちのどのデバイスからの割込みかを
限定し、どの様な割込みかを認識するために、ＣＰＵか
ら各デバイスに対して割込み要因レジスタのリードを行
うので、システムバスを使用する他のデバイスの処理が
待たされるからである。
【００１１】特開昭５９−２００５７号公報では、上述
した様に、デバイスの割込み要因を一度バッファに溜め
ておき、ある程度溜まったらＣＰＵに対して割込みを行
い、溜まっている割込み要因をＤＭＡによりＣＰＵへ転
送するものであり、割込み要因が多く、割込みの緊急性
が低い場合には有効な技術であり、緊急性が高いデバイ
スにおける割込み処理には不適である。また、ＣＰＵへ
の割込みは図６の例と同様に必要であり、よってＣＰＵ
の負荷の減少にはつながらないという問題がある。
した様に、デバイスの割込み要因を一度バッファに溜め
ておき、ある程度溜まったらＣＰＵに対して割込みを行
い、溜まっている割込み要因をＤＭＡによりＣＰＵへ転
送するものであり、割込み要因が多く、割込みの緊急性
が低い場合には有効な技術であり、緊急性が高いデバイ
スにおける割込み処理には不適である。また、ＣＰＵへ
の割込みは図６の例と同様に必要であり、よってＣＰＵ
の負荷の減少にはつながらないという問題がある。
【００１２】本発明の目的は、ＣＰＵの負荷の減少や、
割込み検出時間の短縮や、またシステムバスの無駄な使
用の減少を可能とした割込み制御システム及びその制御
方法を提供することである。
割込み検出時間の短縮や、またシステムバスの無駄な使
用の減少を可能とした割込み制御システム及びその制御
方法を提供することである。
【００１３】
【課題を解決するための手段】本発明によれば、ＣＰＵ
と、主記憶装置と、前記ＣＰＵに対する割込み要求を発
行しかつ前記主記憶装置に対するＤＭＡ（ダイレクトメ
モリアクセス）自在な複数のデバイスとを有する情報処
理装置における割込み制御システムであって、前記デバ
イスの各々は、前記割込み要因の発生毎に前記主記憶装
置に対してＤＭＡによりこの割込み要因情報をライトす
るようにしたことを特徴とする割込み制御システムがえ
られる。
と、主記憶装置と、前記ＣＰＵに対する割込み要求を発
行しかつ前記主記憶装置に対するＤＭＡ（ダイレクトメ
モリアクセス）自在な複数のデバイスとを有する情報処
理装置における割込み制御システムであって、前記デバ
イスの各々は、前記割込み要因の発生毎に前記主記憶装
置に対してＤＭＡによりこの割込み要因情報をライトす
るようにしたことを特徴とする割込み制御システムがえ
られる。
【００１４】そして、前記主記憶装置は前記デバイスの
各々に対して予め割当てられたアドレスを有し、前記デ
バイスの各々は自身に割当てられたアドレスに対して前
記ＤＭＡライトをなすようにしたことを特徴とし、また
前記ＣＰＵは前記主記憶装置にライトされた割込み要因
情報を監視するようにしたことを特徴とする。
各々に対して予め割当てられたアドレスを有し、前記デ
バイスの各々は自身に割当てられたアドレスに対して前
記ＤＭＡライトをなすようにしたことを特徴とし、また
前記ＣＰＵは前記主記憶装置にライトされた割込み要因
情報を監視するようにしたことを特徴とする。
【００１５】更に、前記ＣＰＵは前記主記憶装置の監視
により得られた前記割込み要因情報を生成したデバイス
に対して当該割込み要因をリセットするようにしたこと
を特徴とし、また前記ＣＰＵは前記割込み要因のリセッ
ト後に当該割込み要因の処理を実行するようにしたこと
を特徴とする。
により得られた前記割込み要因情報を生成したデバイス
に対して当該割込み要因をリセットするようにしたこと
を特徴とし、また前記ＣＰＵは前記割込み要因のリセッ
ト後に当該割込み要因の処理を実行するようにしたこと
を特徴とする。
【００１６】本発明によれば、ＣＰＵに対して複数のデ
バイスが割込み要求を生成する割込み制御方法であっ
て、前記デバイスの各々が前記割込み要因の発生に応答
して前記主記憶装置の予め定められたアドレスに対して
ＤＭＡによりこの割込み要因情報をライトするステップ
を含むことを特徴とする割込み制御方法が得られる。
バイスが割込み要求を生成する割込み制御方法であっ
て、前記デバイスの各々が前記割込み要因の発生に応答
して前記主記憶装置の予め定められたアドレスに対して
ＤＭＡによりこの割込み要因情報をライトするステップ
を含むことを特徴とする割込み制御方法が得られる。
【００１７】そして、前記ＣＰＵが前記主記憶装置にラ
イトされた割込み要因情報を監視するステップを更に含
むことを特徴とし、また前記ＣＰＵが前記主記憶装置の
監視により得られた前記割込み要因情報を生成したデバ
イスに対して当該割込み要因をリセットするステップを
更に含むことを特徴とし、更に前記ＣＰＵが前記割込み
要因のリセット後に当該割込み要因の処理を実行するス
テップを更に含むことを特徴とする。
イトされた割込み要因情報を監視するステップを更に含
むことを特徴とし、また前記ＣＰＵが前記主記憶装置の
監視により得られた前記割込み要因情報を生成したデバ
イスに対して当該割込み要因をリセットするステップを
更に含むことを特徴とし、更に前記ＣＰＵが前記割込み
要因のリセット後に当該割込み要因の処理を実行するス
テップを更に含むことを特徴とする。
【００１８】本発明の作用を述べる。複数のデバイスの
各々は、割込みをあげるタイミングと同一のタイモング
でＤＭＡを使用してＣＰＵが監視している主記憶装置に
対して割込み要因レシスタの情報を転送することで、Ｃ
ＰＵが行っていた全てのデバイスに対する割込み要因レ
シスタのリード処理を１回のＤＭＡ転送により削減する
様にしている。よって、ＣＰＵによるデバイスの割込み
要因の迅速な認識が可能となると共に、処理時間の短縮
と、更にはシステムバスの無駄な使用をなくすことがで
き、更にはまた、ＣＰＵ及びシステムバスの負荷の軽減
につながることになる。
各々は、割込みをあげるタイミングと同一のタイモング
でＤＭＡを使用してＣＰＵが監視している主記憶装置に
対して割込み要因レシスタの情報を転送することで、Ｃ
ＰＵが行っていた全てのデバイスに対する割込み要因レ
シスタのリード処理を１回のＤＭＡ転送により削減する
様にしている。よって、ＣＰＵによるデバイスの割込み
要因の迅速な認識が可能となると共に、処理時間の短縮
と、更にはシステムバスの無駄な使用をなくすことがで
き、更にはまた、ＣＰＵ及びシステムバスの負荷の軽減
につながることになる。
【００１９】
【発明の実施の形態】以下に図面を参照しつつ本発明に
つき説明する。
つき説明する。
【００２０】図１は本発明の実施の形態を示す概略ブロ
ック図であり、図６と同等部分は同一符号にて示してい
る。図１の構成では、図６における割込みバス１８が省
略されており、各デバイス７〜９は各デバイスが有する
ＤＭＡ機能によりメインメモリ５に対して割込み要因レ
ジスタの内容（割込み要因情報）をライトする様になっ
ている。
ック図であり、図６と同等部分は同一符号にて示してい
る。図１の構成では、図６における割込みバス１８が省
略されており、各デバイス７〜９は各デバイスが有する
ＤＭＡ機能によりメインメモリ５に対して割込み要因レ
ジスタの内容（割込み要因情報）をライトする様になっ
ている。
【００２１】この場合、各デバイス７〜９がＤＭＡによ
り割込み要因情報を格納すべきメインメモリ５のアドレ
スは予めシステムにて割当てられているものとする。例
えば、デバイス７に割込み要因が発生すると、当該デバ
イス７がＤＭＡを使用して割込み要因レジスタの内容を
メインメモリ５の予め定められたアドレスにライトす
る。ＣＰＵ１は当該メインメモリ５のこれ等アドレスを
監視しており、この監視により、デバイス７により書換
えられたメインメモリ５の割込み要因レジスタの内容を
認識し、しかる後に当該デバイス７に対して割込み要因
レジスタのリセット処理を行うのである。
り割込み要因情報を格納すべきメインメモリ５のアドレ
スは予めシステムにて割当てられているものとする。例
えば、デバイス７に割込み要因が発生すると、当該デバ
イス７がＤＭＡを使用して割込み要因レジスタの内容を
メインメモリ５の予め定められたアドレスにライトす
る。ＣＰＵ１は当該メインメモリ５のこれ等アドレスを
監視しており、この監視により、デバイス７により書換
えられたメインメモリ５の割込み要因レジスタの内容を
認識し、しかる後に当該デバイス７に対して割込み要因
レジスタのリセット処理を行うのである。
【００２２】図２は図１のブロックの動作の概要を示す
フローチャートである。ＣＰＵ１はメインメモリ５の割
込み要因が格納されている特定アドレスをリードして各
デバイス７〜９の要因の内容の確認を行う（ステップＳ
１）。尚、ＣＰＵ１からのメインメモリ５に対する２回
目以降のリードは、１回目のリードによるデータがキャ
ッシュメモリ２に格納されているので、メインメモリ５
に格納されているデータが書換えられるまではキャッシ
ュメモリ２に対して行われることになり、システムバス
１０及びローカルバス１４を殆ど使用せずに、デバイス
７〜９の割込み要因確認が可能である。
フローチャートである。ＣＰＵ１はメインメモリ５の割
込み要因が格納されている特定アドレスをリードして各
デバイス７〜９の要因の内容の確認を行う（ステップＳ
１）。尚、ＣＰＵ１からのメインメモリ５に対する２回
目以降のリードは、１回目のリードによるデータがキャ
ッシュメモリ２に格納されているので、メインメモリ５
に格納されているデータが書換えられるまではキャッシ
ュメモリ２に対して行われることになり、システムバス
１０及びローカルバス１４を殆ど使用せずに、デバイス
７〜９の割込み要因確認が可能である。
【００２３】ＣＰＵ１は割込み要因の確認を行って、各
デバイス７〜９に対して割込み要因レジスタのリセット
をなす（ステップＳ２，Ｓ３）。デバイス７〜９に対し
ての処理要求があれば（ステップＳ４）、デハイス７〜
９に対する命令を発行する（ステップＳ５）。デバイス
７〜９は処理の終了を、割込みの代わりに、ＤＭＡによ
りメインメモリ５に割込み要因をライトしてＣＰＵ１へ
終了を知らせる。
デバイス７〜９に対して割込み要因レジスタのリセット
をなす（ステップＳ２，Ｓ３）。デバイス７〜９に対し
ての処理要求があれば（ステップＳ４）、デハイス７〜
９に対する命令を発行する（ステップＳ５）。デバイス
７〜９は処理の終了を、割込みの代わりに、ＤＭＡによ
りメインメモリ５に割込み要因をライトしてＣＰＵ１へ
終了を知らせる。
【００２４】図３は本発明の実施例のブロック図であ
り、図１と同等部分は同一符号にて示している。本実施
例では、各種デバイス７〜９として、ＨＤＤ（ハードデ
ィスクドライブ）デバイス、グラフィックスデバイス、
ＦＤＤ（フロッピディスクドライブ）デバイスを夫々使
用している場合を示しており、他の構成は図１のそれと
同一である。
り、図１と同等部分は同一符号にて示している。本実施
例では、各種デバイス７〜９として、ＨＤＤ（ハードデ
ィスクドライブ）デバイス、グラフィックスデバイス、
ＦＤＤ（フロッピディスクドライブ）デバイスを夫々使
用している場合を示しており、他の構成は図１のそれと
同一である。
【００２５】先ず、このシステムにおけるＤＭＡによる
割込み要因情報を格納するメインメモリ５のアドレスを
定めておく必要がある。そこで、ＨＤＤデバイス７によ
る割込み要因情報を格納するアドレスを“０１００”、
グラフィックスデバイス８による割込み要因情報を格納
するアドレスを“０１０１”、ＦＤＤデバイス９による
割込み要因情報を格納するアドレスを“０１０２”とす
る。よって、ＣＰＵ１はメインメモリ５のアドレス“０
１００”〜“０１０２”のデータを監視することにな
る。
割込み要因情報を格納するメインメモリ５のアドレスを
定めておく必要がある。そこで、ＨＤＤデバイス７によ
る割込み要因情報を格納するアドレスを“０１００”、
グラフィックスデバイス８による割込み要因情報を格納
するアドレスを“０１０１”、ＦＤＤデバイス９による
割込み要因情報を格納するアドレスを“０１０２”とす
る。よって、ＣＰＵ１はメインメモリ５のアドレス“０
１００”〜“０１０２”のデータを監視することにな
る。
【００２６】ここで、ＦＤＤデハイス９に割込み要因が
発生した場合、ＦＤＤデバイス９はＤＭＡを使用してメ
インメモリ５に割込み要因レジスタの内容を転送する。
ＣＰＵ１はＦＤＤデバイス９によって書換えられたメイ
ンメモリ５の割込み要因レジスタの内容を認識し、しか
る後にＦＤＤデバイス９に対して割込み要因レジスタの
リセット処理を行う。ＣＰＵ１は、最初はメインメモリ
５をリードするが、２回目以降はキャッシュメモリ２に
キャッシングされるので、メインメモリ５の割込み要因
の情報が書換わるまで、キャッシュメモリ２を監視する
ことになる。
発生した場合、ＦＤＤデバイス９はＤＭＡを使用してメ
インメモリ５に割込み要因レジスタの内容を転送する。
ＣＰＵ１はＦＤＤデバイス９によって書換えられたメイ
ンメモリ５の割込み要因レジスタの内容を認識し、しか
る後にＦＤＤデバイス９に対して割込み要因レジスタの
リセット処理を行う。ＣＰＵ１は、最初はメインメモリ
５をリードするが、２回目以降はキャッシュメモリ２に
キャッシングされるので、メインメモリ５の割込み要因
の情報が書換わるまで、キャッシュメモリ２を監視する
ことになる。
【００２７】次に、例えば、グラフィックスデバイス８
がメインメモリ５からＤＭＡにより画像データをリード
しつつディスプレイに画像表示するという処理を繰返す
場合につき説明する。
がメインメモリ５からＤＭＡにより画像データをリード
しつつディスプレイに画像表示するという処理を繰返す
場合につき説明する。
【００２８】図６，７に示した従来例の場合には、ＤＭ
Ａで画像データの転送が終了する毎に割込みをあげる様
になっている。グラフィックスデバイスが割込みをあげ
ると、ＣＰＵは全てのデバイス７〜９に対して各割込み
要因レジスタの内容をリードして、グラフィックスデバ
イスの割込み要因レジスタの内容をみて、ＤＭＡ処理が
終了したことを確認し、しかる後にグラフィックスデバ
イスに対して割込み要因レジスタのリセット処理を行
い、そして、次の命令をグラフィックスデバイスに対し
て発行するという処理を何回も繰返して行っていた。
Ａで画像データの転送が終了する毎に割込みをあげる様
になっている。グラフィックスデバイスが割込みをあげ
ると、ＣＰＵは全てのデバイス７〜９に対して各割込み
要因レジスタの内容をリードして、グラフィックスデバ
イスの割込み要因レジスタの内容をみて、ＤＭＡ処理が
終了したことを確認し、しかる後にグラフィックスデバ
イスに対して割込み要因レジスタのリセット処理を行
い、そして、次の命令をグラフィックスデバイスに対し
て発行するという処理を何回も繰返して行っていた。
【００２９】本実施例では、ＤＭＡで画像データの転送
が終了する毎に、メインメモリ５の割込み要因レジスタ
の内容格納アドレス“０１０１”に、画像データのＤＭ
Ａ転送が終了したという割込み要因の内容を転送するの
みで、ＣＰＵ１はグラフィックスデバイス８の画像デー
タの転送終了を認識することができる。その後、ＣＰＵ
１はグラフィックスデバイス８の割込み要因レジスタの
内容をリセットし、次の命令をグラフィックスデバイス
８へ発行する。
が終了する毎に、メインメモリ５の割込み要因レジスタ
の内容格納アドレス“０１０１”に、画像データのＤＭ
Ａ転送が終了したという割込み要因の内容を転送するの
みで、ＣＰＵ１はグラフィックスデバイス８の画像デー
タの転送終了を認識することができる。その後、ＣＰＵ
１はグラフィックスデバイス８の割込み要因レジスタの
内容をリセットし、次の命令をグラフィックスデバイス
８へ発行する。
【００３０】この様に、グラフィックスデバイス８がＤ
ＭＡを使用して画像データの転送が終了したことをＣＰ
Ｕ１に知らせることで、ＣＰＵ１は迅速に割込み要因を
認識でき、更に、割込みをあげたデバイスを限定するた
めに全てのデバイスに対して割込み要因レジスタのリー
ドをなすサイクルを削減することができる。よって、Ｃ
ＰＵ１の負荷軽減と、システムバス１０及びローカルバ
ス１４の有効利用が可能となる。
ＭＡを使用して画像データの転送が終了したことをＣＰ
Ｕ１に知らせることで、ＣＰＵ１は迅速に割込み要因を
認識でき、更に、割込みをあげたデバイスを限定するた
めに全てのデバイスに対して割込み要因レジスタのリー
ドをなすサイクルを削減することができる。よって、Ｃ
ＰＵ１の負荷軽減と、システムバス１０及びローカルバ
ス１４の有効利用が可能となる。
【００３１】図４は各デバイス７〜９が有する割込み要
因レジスタの内容の例を示す図であり、（Ａ）は、当該
レジスタが０〜３１の３２ビット構成であることを示し
ている。そして（Ｂ）はこれ等０〜３１の３２ビットの
具体的内容を示すものであるが、図３におけるグラフィ
ックデバイス８の場合の割込み要因レジスタの内容の例
である。
因レジスタの内容の例を示す図であり、（Ａ）は、当該
レジスタが０〜３１の３２ビット構成であることを示し
ている。そして（Ｂ）はこれ等０〜３１の３２ビットの
具体的内容を示すものであるが、図３におけるグラフィ
ックデバイス８の場合の割込み要因レジスタの内容の例
である。
【００３２】１０ビット目は「画像データ転送終了の割
込み要因」を示しており、“１”は要因有り、“０”は
要因なしをそれそれ示す。２２ビット目は「ＦＩＦＯ
（画像データのための一時格納バッファ）の残量を気に
しなくても良くなったという割込み要因」を示してお
り、“１”は要因有り、“０”は要因なしをそれそれ示
す。
込み要因」を示しており、“１”は要因有り、“０”は
要因なしをそれそれ示す。２２ビット目は「ＦＩＦＯ
（画像データのための一時格納バッファ）の残量を気に
しなくても良くなったという割込み要因」を示してお
り、“１”は要因有り、“０”は要因なしをそれそれ示
す。
【００３３】２３ビット目は「ＦＩＦＯの残量が少なく
なってきたという割込み要因」を示しており、“１”は
要因有り、“０”は要因なしをそれそれ示す。そして、
２４〜２８ビット目は「ＦＩＦＯの残量を示す残量カウ
ンタ値」を示している。尚、他のビットは「リザーブ」
であって「空き（未使用）」であるものとする。
なってきたという割込み要因」を示しており、“１”は
要因有り、“０”は要因なしをそれそれ示す。そして、
２４〜２８ビット目は「ＦＩＦＯの残量を示す残量カウ
ンタ値」を示している。尚、他のビットは「リザーブ」
であって「空き（未使用）」であるものとする。
【００３４】図５は、図４に示した割込み要因レジスタ
を有するグラフィックデバイス８が、メインメモリ５か
らＤＭＡにより画像データをリードしつつディスプレイ
に画像表示するという処理を繰返す場合の動作フローチ
ャートである。グラフィックデバイス８内のＦＩＦＯに
画像データが連続して書込まれる場合を説明するもので
あり、このとき、画像データが供給される転送速度がデ
ィスプレイに描画される転送速度よりも速い場合は、Ｆ
ＩＦＯにデータが溜まっていくことになる。
を有するグラフィックデバイス８が、メインメモリ５か
らＤＭＡにより画像データをリードしつつディスプレイ
に画像表示するという処理を繰返す場合の動作フローチ
ャートである。グラフィックデバイス８内のＦＩＦＯに
画像データが連続して書込まれる場合を説明するもので
あり、このとき、画像データが供給される転送速度がデ
ィスプレイに描画される転送速度よりも速い場合は、Ｆ
ＩＦＯにデータが溜まっていくことになる。
【００３５】そこで、グラフィックデバイス内部でＦＩ
ＦＯの残量を監視して（ステップＳ１１）、当該残量が
少なくなってきたことが認識されると（ステップＳ１
２）、グラフィックデバイスでは、割込み要因レジスタ
の２３ビットを“１”にして、予め定められているメイ
ンメモリ５の“０１０１”番地にＤＭＡライトが実行さ
れる（ステップＳ１２，Ｓ１３）。
ＦＯの残量を監視して（ステップＳ１１）、当該残量が
少なくなってきたことが認識されると（ステップＳ１
２）、グラフィックデバイスでは、割込み要因レジスタ
の２３ビットを“１”にして、予め定められているメイ
ンメモリ５の“０１０１”番地にＤＭＡライトが実行さ
れる（ステップＳ１２，Ｓ１３）。
【００３６】ＣＰＵ１はこの“０１０１”番地を監視し
ており、ＦＩＦＯの残量が少なくなってきたことを認識
し、その後グラフィックデバイス８に対して割込み要因
レジスタの割込み要因をクリアし、ＦＩＦＯの残量カン
ウンタ値（ビット２４〜２８）をみて、ＦＩＦＯが溢れ
ない様に画像データを転送する（ステップＳ１４）。画
像データが全てグラフィックデバイス８に転送される
と、その後はＦＩＦＯのデータは順次減少していく。グ
ラフィックデバイス８は２２ビットを“１”にしてメイ
ンメモリ５の“０１０１”番地にＤＭＡライトする（ス
テップＳ１５）。
ており、ＦＩＦＯの残量が少なくなってきたことを認識
し、その後グラフィックデバイス８に対して割込み要因
レジスタの割込み要因をクリアし、ＦＩＦＯの残量カン
ウンタ値（ビット２４〜２８）をみて、ＦＩＦＯが溢れ
ない様に画像データを転送する（ステップＳ１４）。画
像データが全てグラフィックデバイス８に転送される
と、その後はＦＩＦＯのデータは順次減少していく。グ
ラフィックデバイス８は２２ビットを“１”にしてメイ
ンメモリ５の“０１０１”番地にＤＭＡライトする（ス
テップＳ１５）。
【００３７】ＣＰＵ１はこの“０１０１”番地を監視し
ており、ＦＩＦＯの残量を気にしなくても良くなったこ
とを認識し、グラフィックデバイス８に対して割込み要
因をクリアして、ＦＩＦＯの残量カウンタ値をみて、Ｆ
ＩＦＯが溢れないようにデータ転送を行うことができる
様になる（ステップＳ１６）。
ており、ＦＩＦＯの残量を気にしなくても良くなったこ
とを認識し、グラフィックデバイス８に対して割込み要
因をクリアして、ＦＩＦＯの残量カウンタ値をみて、Ｆ
ＩＦＯが溢れないようにデータ転送を行うことができる
様になる（ステップＳ１６）。
【００３８】ＦＩＦＯ中の画像データが全てディスプレ
イに描画されると（ステップＳ１７）、グラフィックデ
バイス８は１０ビットを“１”にしてメインメモリ５の
“０１０１”番地にＤＭＡライトする（ステップＳ１
８）。ＣＰＵ１はこの“０１０１”番地を監視してお
り、画像データの描画が終了したことを認識し、グラフ
ィックデバイス８に対して割込み要因をクリアして次の
動作を開始するのである（ステップ１９）。
イに描画されると（ステップＳ１７）、グラフィックデ
バイス８は１０ビットを“１”にしてメインメモリ５の
“０１０１”番地にＤＭＡライトする（ステップＳ１
８）。ＣＰＵ１はこの“０１０１”番地を監視してお
り、画像データの描画が終了したことを認識し、グラフ
ィックデバイス８に対して割込み要因をクリアして次の
動作を開始するのである（ステップ１９）。
【００３９】上記実施例では、デバイスがＤＭＡで割込
み要因レジスタの内容を書込むメインメモリのアドレス
をシステムにて規定しているが、ＣＰＵが各デバイスに
対してＤＭＡでのデータ転送命令を発行した場合に、デ
バイスがＤＭＡを起動してデータを受取り終わったとい
う割込み要因を、ＣＰＵから設定されたＤＭＡの先頭ア
ドレスに“ａｌｌ０”を書込むことで、ＣＰＵへ知らせ
るということも可能である。この場合、ＣＰＵがデバイ
スにＤＭＡでのデータ転送命令を発行する分だけメイン
メモリに割込み要因の内容を書込むアドレスを割付ける
必要があるという問題点を解消できるものである。
み要因レジスタの内容を書込むメインメモリのアドレス
をシステムにて規定しているが、ＣＰＵが各デバイスに
対してＤＭＡでのデータ転送命令を発行した場合に、デ
バイスがＤＭＡを起動してデータを受取り終わったとい
う割込み要因を、ＣＰＵから設定されたＤＭＡの先頭ア
ドレスに“ａｌｌ０”を書込むことで、ＣＰＵへ知らせ
るということも可能である。この場合、ＣＰＵがデバイ
スにＤＭＡでのデータ転送命令を発行する分だけメイン
メモリに割込み要因の内容を書込むアドレスを割付ける
必要があるという問題点を解消できるものである。
【００４０】図３の例を使用して説明すると、メインメ
モリ５に画像データを幾つか用意して、次々にグラフィ
ックデバイス８へデータ転送してディスプレイに表示を
繰返す場合を考える。メインメモリ５に割込み要因格納
アドレスを設けずに、画像データのＤＭＡのスタートア
ドレスにてグラフィックデバイス８のＤＭＡが終了した
ことを認識できる様に、最初のデータは割込み制御用の
データとする。グラフィックデバイス８は画像データの
ＤＭＡ転送が終了した時に、スタートアドレスに対して
“ａｌｌ０”をライトして処理を完了する。ＣＰＵ１は
次々に発行したスタートアドレスを監視することによ
り、画像データの転送が終了したことかどうかを知るこ
とが可能となる。
モリ５に画像データを幾つか用意して、次々にグラフィ
ックデバイス８へデータ転送してディスプレイに表示を
繰返す場合を考える。メインメモリ５に割込み要因格納
アドレスを設けずに、画像データのＤＭＡのスタートア
ドレスにてグラフィックデバイス８のＤＭＡが終了した
ことを認識できる様に、最初のデータは割込み制御用の
データとする。グラフィックデバイス８は画像データの
ＤＭＡ転送が終了した時に、スタートアドレスに対して
“ａｌｌ０”をライトして処理を完了する。ＣＰＵ１は
次々に発行したスタートアドレスを監視することによ
り、画像データの転送が終了したことかどうかを知るこ
とが可能となる。
【００４１】
【発明の効果】本発明によれば、割込み処理に要してい
た一連の処理時間の大幅な短縮が可能となるという効果
がある。その理由は、デバイスがＤＭＡによりメインメ
モリの特定アドレスに割込み要因の情報をライトし、Ｃ
ＰＵは当該割込み要因情報が格納されているメインメモ
リをポーリングするのみで良いからである。また、ＣＰ
Ｕはメインメモリを一度アクセスした後は、当該メモリ
内容が書換えられない限りキャッシュメモリをアクセス
すれば良いので、高速化が可能である。
た一連の処理時間の大幅な短縮が可能となるという効果
がある。その理由は、デバイスがＤＭＡによりメインメ
モリの特定アドレスに割込み要因の情報をライトし、Ｃ
ＰＵは当該割込み要因情報が格納されているメインメモ
リをポーリングするのみで良いからである。また、ＣＰ
Ｕはメインメモリを一度アクセスした後は、当該メモリ
内容が書換えられない限りキャッシュメモリをアクセス
すれば良いので、高速化が可能である。
【００４２】また、本発明によれば、ＣＰＵの負荷軽減
やシステムバスの高効率化が可能であるという効果があ
る。その理由は、ＣＰＵは全てのデバイスに対して割込
み要因レジスタのリードを行う必要がなくなり、ＤＭＡ
を使用することで、デバイスからの割込み要因を、割込
み処理により速やかに、しかもバスを殆ど占有すること
なくＣＰＵが認識でき、次の処理を行う様にしたからか
らである。
やシステムバスの高効率化が可能であるという効果があ
る。その理由は、ＣＰＵは全てのデバイスに対して割込
み要因レジスタのリードを行う必要がなくなり、ＤＭＡ
を使用することで、デバイスからの割込み要因を、割込
み処理により速やかに、しかもバスを殆ど占有すること
なくＣＰＵが認識でき、次の処理を行う様にしたからか
らである。
【図１】本発明の概略を示すブロック図である。
【図２】図１のブロックの動作を説明するためのフロー
図である。
図である。
【図３】本発明の実施例のブロック図である。
【図４】デバイスが有する割込み要因レジスタの内容を
示す図である。
示す図である。
【図５】本発明の一実施例の動作の詳細を示すフロー図
である。
である。
【図６】従来の割り込み制御方式を説明するための概略
ブロック図である。
ブロック図である。
【図７】図６のブロックの動作を説明するためのフロー
図である。
図である。
【符号の説明】 １ ＣＰＵ ２ キャッシュメモリ ３ キャッシュコントローラ ４ メモリコントローラ ５ メインメモリ ６ バスブリッジ ７〜９ デバイス １０ シテスムバス １４ ローカルバス
Claims (9)
- 【請求項１】 ＣＰＵと、主記憶装置と、前記ＣＰＵに
対する割込み要求を発行しかつ前記主記憶装置に対する
ＤＭＡ（ダイレクトメモリアクセス）自在な複数のデバ
イスとを有する情報処理装置における割込み制御システ
ムであって、前記デバイスの各々は、前記割込み要因の
発生毎に前記主記憶装置に対してＤＭＡによりこの割込
み要因情報をライトするようにしたことを特徴とする割
込み制御システム。 - 【請求項２】 前記主記憶装置は前記デバイスの各々に
対して予め割当てられたアドレスを有し、前記デバイス
の各々は自身に割当てられたアドレスに対して前記ＤＭ
Ａライトをなすようにしたことを特徴とする請求項１記
載の割込み制御システム。 - 【請求項３】 前記ＣＰＵは前記主記憶装置にライトさ
れた割込み要因情報を監視するようにしたことを特徴と
する請求項１または２記載の割込み制御システム。 - 【請求項４】 前記ＣＰＵは前記主記憶装置の監視によ
り得られた前記割込み要因情報を生成したデバイスに対
して当該割込み要因をリセットするようにしたことを特
徴とする請求項３記載の割込み制御システム。 - 【請求項５】 前記ＣＰＵは前記割込み要因のリセット
後に当該割込み要因の処理を実行するようにしたことを
特徴とする請求項４記載の割込み制御システム。 - 【請求項６】 ＣＰＵに対して複数のデバイスが割込み
要求を生成する割込み制御方法であって、前記デバイス
の各々が前記割込み要因の発生に応答して前記主記憶装
置の予め定められたアドレスに対してＤＭＡによりこの
割込み要因情報をライトするステップを含むことを特徴
とする割込み制御方法。 - 【請求項７】 前記ＣＰＵが前記主記憶装置にライトさ
れた割込み要因情報を監視するステップを更に含むこと
を特徴とする請求項６記載の割込み制御方法。 - 【請求項８】 前記ＣＰＵが前記主記憶装置の監視によ
り得られた前記割込み要因情報を生成したデバイスに対
して当該割込み要因をリセットするステップを更に含む
ことを特徴とする請求項７記載の割込み制御方法。 - 【請求項９】 前記ＣＰＵが前記割込み要因のリセット
後に当該割込み要因の処理を実行するステップを更に含
むことを特徴とする請求項８記載の割込み制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11853198A JPH11312138A (ja) | 1998-04-28 | 1998-04-28 | 割込み制御システム及びその制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11853198A JPH11312138A (ja) | 1998-04-28 | 1998-04-28 | 割込み制御システム及びその制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11312138A true JPH11312138A (ja) | 1999-11-09 |
Family
ID=14738910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11853198A Pending JPH11312138A (ja) | 1998-04-28 | 1998-04-28 | 割込み制御システム及びその制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11312138A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005003981A1 (ja) * | 2003-07-02 | 2005-01-13 | Fujitsu Limited | ステータス通知装置およびステータス通知方法 |
| JP2012190414A (ja) * | 2011-03-14 | 2012-10-04 | Ricoh Co Ltd | データ転送システム及びデータ転送方法 |
| JP2014232382A (ja) * | 2013-05-28 | 2014-12-11 | 富士通株式会社 | 制御装置、制御方法及び制御プログラム |
| US9514315B2 (en) | 2013-11-15 | 2016-12-06 | Fujitsu Limited | Information processing system and control method of information processing system |
| US10078880B2 (en) | 2013-08-07 | 2018-09-18 | Hitachi Automotive Systems, Ltd. | Image processing device and image processing system |
-
1998
- 1998-04-28 JP JP11853198A patent/JPH11312138A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005003981A1 (ja) * | 2003-07-02 | 2005-01-13 | Fujitsu Limited | ステータス通知装置およびステータス通知方法 |
| US7257662B2 (en) | 2003-07-02 | 2007-08-14 | Fujitsu Limited | Status reporting apparatus and status reporting method |
| JP2012190414A (ja) * | 2011-03-14 | 2012-10-04 | Ricoh Co Ltd | データ転送システム及びデータ転送方法 |
| JP2014232382A (ja) * | 2013-05-28 | 2014-12-11 | 富士通株式会社 | 制御装置、制御方法及び制御プログラム |
| US9710409B2 (en) | 2013-05-28 | 2017-07-18 | Fujitsu Limited | Interrupt control apparatus and interrupt control method |
| US10078880B2 (en) | 2013-08-07 | 2018-09-18 | Hitachi Automotive Systems, Ltd. | Image processing device and image processing system |
| US9514315B2 (en) | 2013-11-15 | 2016-12-06 | Fujitsu Limited | Information processing system and control method of information processing system |
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