JPH11307655A - Manufacture of nonvolatile semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、非揮発性半導体素
子の製造方法に係るもので、詳しくは工程変更により非
揮発性メモリセルの高集積化を図り得る非揮発性半導体
素子の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a nonvolatile semiconductor device, and more particularly to a method for manufacturing a nonvolatile semiconductor device capable of achieving high integration of a nonvolatile memory cell by changing a process. .
【０００２】[0002]
【従来の技術】非揮発性半導体素子は、電気的にデータ
の消去と貯蔵が可能で、電源が供給されなくてもデータ
の保存が可能であるという特長を有して、最近多様な分
野でその使用範囲が拡大している。2. Description of the Related Art Non-volatile semiconductor devices have the characteristics of being capable of electrically erasing and storing data and of being able to store data without power supply, and have recently been used in various fields. Its use range is expanding.
【０００３】このような非揮発性半導体素子はメモリセ
ルアレイの構造に従って大きくNAND型とNOR 型に区分さ
れ、これらは高集積化と高速性に大別されるそれぞれの
特長を有していて、その使用が次第に増加しつつある。[0003] Such nonvolatile semiconductor elements are largely classified into NAND type and NOR type according to the structure of the memory cell array, and these have respective features roughly classified into high integration and high speed. Its use is gradually increasing.
【０００４】この中で、本発明と直接に関連するNOR 型
非揮発性半導体素子は、一つのビットラインにシングル
トランジスタからなる多数のメモリセルが並列接続さ
れ、該ビットラインに接続されるドレインと共通ソース
ラインに接続されるソース間に一つのセルトランジスタ
だけが接続されるようになって、メモリセルの電流が増
大し高速動作を行い得るが、ビットラインコンタクトと
ソースラインの占める面積が増大してメモリ素子の高集
積化が難しいという短所を有する。Among them, a NOR type nonvolatile semiconductor device directly related to the present invention has a structure in which a plurality of memory cells each composed of a single transistor are connected in parallel to one bit line, and a drain connected to the bit line is connected to a plurality of memory cells. Since only one cell transistor is connected between the sources connected to the common source line, the current of the memory cell increases and high-speed operation can be performed, but the area occupied by the bit line contact and the source line increases. Therefore, it is difficult to achieve high integration of the memory device.
【０００５】上述のような特徴を有するNOR 型非揮発性
半導体素子は、通常フローティングゲート（以下、第１
ゲート電極という）とコントロールゲート（以下、第２
ゲート電極という）が層間絶縁膜を介して積層される構
造にメモリセルが構成され、データの貯蔵及び消去／判
読と関連した一連の動作が次のような方式により行われ
る。このとき、データの貯蔵と関連するプログラムはHE
I(hot electron injection)或いはFNトンネル(fowler-
nordheim tunnel) により行われ、データの消去と関連
する一連の動作はFNトンネル方式により行われる。[0005] NOR type nonvolatile semiconductor devices having the above-mentioned features are usually provided with a floating gate (hereinafter referred to as a first gate).
Gate electrode) and control gate (hereinafter referred to as the second
A memory cell is configured to have a structure in which a gate electrode is stacked via an interlayer insulating film, and a series of operations related to data storage and erasing / reading are performed in the following manner. At this time, the program related to data storage is HE
I (hot electron injection) or FN tunnel (fowler-
nordheim tunnel), and a series of operations related to data erasure are performed by the FN tunnel method.
【０００６】以下、その一例として、プログラムがHEI
方式により行われる場合に対して説明する。まず、プロ
グラムの場合に対して説明する。ビットラインと第２ゲ
ート電極に電圧を印加してソースとドレイン間にチャン
ネルを形成すると、ドレインでホットエレクトロンが発
生し、該ホットエレクトロンは第２ゲート電極の電圧の
ためゲート絶縁膜（又はトンネリング絶縁膜）の障壁を
超えて第１ゲート電極に注入される。その結果、プログ
ラムがなって除去されたセルにデータが書き込まれる。
このように第１ゲート電極にエレクトロンが充填される
と、このエレクトロンのためメモリセルのしきい値電圧
（以下、Vth という）が上がり、ワードラインと接続さ
れた第２ゲート電極に電源電圧が供給されてセルを読む
と、高いしきい値電圧によりチャンネルが形成されなく
て電流が流れないので、一つの状態を記憶させ得るよう
になる。Hereinafter, as an example, the program is HEI
A description will be given of the case where the operation is performed by the method. First, the case of a program will be described. When a voltage is applied between the bit line and the second gate electrode to form a channel between the source and the drain, hot electrons are generated at the drain, and the hot electrons are generated by the gate insulating film (or the tunneling insulating film) due to the voltage of the second gate electrode. The film is injected into the first gate electrode beyond the barrier. As a result, data is written to the cells that have been programmed and removed.
When the first gate electrode is thus filled with electrons, the threshold voltage (hereinafter referred to as Vth) of the memory cell increases due to the electrons, and the power supply voltage is supplied to the second gate electrode connected to the word line. When the cell is read, a channel is not formed due to the high threshold voltage and no current flows, so that one state can be stored.
【０００７】一方、新しい情報を貯蔵するため再び除去
する場合、第２ゲート電極を接地させソースに高い電圧
を印加して第１ゲート電極と基板間のゲート絶縁膜両端
に強い電界を供給すると、ゲート絶縁膜の障壁が薄くな
ってFNトンネル方式により第１ゲート電極内に貯蔵され
たエレクトロンが薄くなった絶縁膜障壁を透過して一度
に基板側に抜け出る。その結果、データの消去が行われ
る。従って、第１ゲート電極内にエレクトロンがなくて
セルのしきい値電圧が低くなるので、第２ゲート電極に
電源電圧を印加してセルを読むと始めの場合とは違う別
の一つの状態を記憶させることができるようになる。即
ち、データの判読は選択セルのビットラインと第２ゲー
ト電極に適正電圧を印加してメモリセルトランジスタの
電流有無を判読する方式により行われる。On the other hand, when removing again to store new information, the second gate electrode is grounded, a high voltage is applied to the source, and a strong electric field is applied to both ends of the gate insulating film between the first gate electrode and the substrate. As the barrier of the gate insulating film becomes thinner, electrons stored in the first gate electrode by the FN tunnel method pass through the thinned insulating film barrier and escape to the substrate at one time. As a result, data is erased. Therefore, since there is no electron in the first gate electrode and the threshold voltage of the cell is lowered, when the power supply voltage is applied to the second gate electrode and the cell is read, another state different from the first state is obtained. Be able to memorize. That is, the reading of data is performed by applying an appropriate voltage to the bit line and the second gate electrode of the selected cell and reading the current of the memory cell transistor.
【０００８】しかし、このような構造の非揮発性半導体
素子は、（１）ビットラインにメモリセルが並列に接続
されていて、メモリセルトランジスタのVth が非選択セ
ルの第２ゲート電極に印加される電圧（例えば0V）より
も低くなると、選択セルのオン、オフに係わらずに電流
が流れて全てのセルがオンセルに読まれる誤動作が発生
するため、Vth を厳しく管理すべきだという難しさがあ
り、（２）HEI 方式によりプログラムするときにソース
からドレイン側へ過度なセル電流が流れるに従い、プロ
グラムに必要される電圧を発生させるためには高容量の
ポンプを必要とするという問題点がある。However, in the nonvolatile semiconductor element having such a structure, (1) a memory cell is connected in parallel to a bit line, and Vth of a memory cell transistor is applied to a second gate electrode of an unselected cell. If the voltage drops below a certain voltage (for example, 0 V), the current flows regardless of the on / off state of the selected cell, causing a malfunction in which all the cells are read by the on-cell. This makes it difficult to control Vth strictly. (2) There is a problem that a high-capacity pump is required to generate a voltage required for programming as an excessive cell current flows from the source to the drain side when programming by the HEI method. .
【０００９】これを解決するため、最近、スプリットゲ
ート型(split gate type) といわれる非揮発性半導体
素子が提案されている。図１１の断面図は、その一例と
して米国特許番号第5,045,488 に開示された非揮発性半
導体素子のシングルトランジスタの構造を示す。In order to solve this problem, recently, a nonvolatile semiconductor element called a split gate type has been proposed. The sectional view of FIG. 11 shows the structure of a single transistor of a nonvolatile semiconductor device disclosed in U.S. Pat. No. 5,045,488 as an example.
【００１０】図１１を参照すると、スプリットゲート型
構造を有する従来の非揮発性半導体素子は、半導体基板
100 上のアクティブ領域に第１ゲート絶縁膜102 が形成
され、該ゲート絶縁膜102 上の所定部分には左右に２つ
に分離されて第１ゲート電極104aが形成され、該第１ゲ
ート電極104a上部にはアイソレーション絶縁膜110 が形
成され、前記第１ゲート電極104aの２つの部分の各両側
面を含めたゲート絶縁膜102 上にはデータ消去のため第
２ゲート絶縁膜（又はトンネリング絶縁膜）112 が形成
され、前記アイソレーション絶縁膜110 と第２ゲート絶
縁膜112 上の所定部分に亙っては第２ゲート電極114aが
形成され、同一平面上で所定間隔離隔して配置された第
１ゲート電極104aの２つの部分は基板100 内部に形成さ
れたソース領域116 に共通に結合され、第１ゲート電極
104a下部に形成されるチャンネル領域と第２ゲート電極
114a下部に形成されるチャンネル領域は基板100 上で直
列に接続される構造を有するように構成されている。Referring to FIG. 11, a conventional non-volatile semiconductor device having a split gate structure is a semiconductor substrate.
A first gate insulating film 102 is formed in an active region on the gate insulating film 100, and a first gate electrode 104a is formed on a predetermined portion of the gate insulating film 102 so as to be divided into two right and left parts. An isolation insulating film 110 is formed on the upper portion, and a second gate insulating film (or a tunneling insulating film) for data erasing is formed on the gate insulating film 102 including both side surfaces of the two portions of the first gate electrode 104a. ) 112 is formed, and a second gate electrode 114a is formed over a predetermined portion on the isolation insulating film 110 and the second gate insulating film 112. The two portions of one gate electrode 104a are commonly coupled to a source region 116 formed inside substrate 100,
Channel region formed under 104a and second gate electrode
The channel region formed below 114a is configured to have a structure of being connected in series on the substrate 100.
【００１１】以下、このような構造の非揮発性半導体素
子の製造工程を図１２乃至図１５を参照して説明する。
第１段階として、図１２に示すように、半導体基板100
上の所定部分にフィールド酸化膜を形成して素子分離領
域とアクティブ領域を定義した後、基板100 上のアクテ
ィブ領域のみに選択的に第１ゲート絶縁膜102 を形成す
る。第２段階として、図１３（Ａ）に示すように、第１
ゲート絶縁膜102 上にポリシリコン材質の第１導電性膜
104 を形成し、その上に窒化膜材質の酸化防止膜106 を
形成する。第３段階として、図１３（Ｂ）に示すよう
に、第１ゲート電極が形成される部分（Ａ１に該当する
部分）の酸化防止膜106 表面が露出されるようにその上
に感光膜パターン108 を形成し、これをマスクとして酸
化防止膜106 を食刻する。Hereinafter, steps for manufacturing a nonvolatile semiconductor device having such a structure will be described with reference to FIGS.
As a first step, as shown in FIG.
After forming a field oxide film in a predetermined upper portion to define an element isolation region and an active region, a first gate insulating film 102 is selectively formed only in the active region on the substrate 100. As a second stage, as shown in FIG.
A first conductive film of polysilicon material on the gate insulating film 102
104, and an oxidation prevention film 106 made of a nitride film is formed thereon. As a third step, as shown in FIG. 13B, a photosensitive film pattern 108 is formed on the portion of the oxidation preventing film 106 where the first gate electrode is to be formed (the portion corresponding to A1) so that the surface is exposed. Is formed, and using this as a mask, the antioxidant film 106 is etched.
【００１２】第４段階として、図１４（Ａ）に示すよう
に、感光膜パターン108 を除去し、酸化防止膜106 をマ
スクとして酸化工程を施す。その結果、第１導電性膜10
4 の上部には、酸化防止膜106 により保護されない部分
のみに選択的にアイソレーション絶縁膜110 が形成され
る。第５段階として、図１４（Ｂ）に示すように、酸化
防止膜106 を除去し、アイソレーション絶縁膜110 をマ
スクとして第１導電性膜104 を乾式食刻してポリシリコ
ン材質の第１ゲート電極104aを形成し、酸化工程を施し
て第１ゲート電極104aの両側壁を含めた第１ゲート絶縁
膜102 上に薄い厚さの第２ゲート絶縁膜（又はトンネリ
ング絶縁膜）112 を形成する。As a fourth step, as shown in FIG. 14A, the photosensitive film pattern 108 is removed, and an oxidation process is performed using the antioxidant film 106 as a mask. As a result, the first conductive film 10
4, an isolation insulating film 110 is selectively formed only on a portion not protected by the antioxidant film 106. As a fifth step, as shown in FIG. 14B, the oxidation preventing film 106 is removed, the first conductive film 104 is dry-etched using the isolation insulating film 110 as a mask, and the first gate made of polysilicon is formed. An electrode 104a is formed and an oxidation process is performed to form a thin second gate insulating film (or a tunneling insulating film) 112 on the first gate insulating film 102 including both side walls of the first gate electrode 104a.
【００１３】第６段階として、図１５（Ａ）に示すよう
に、アイソレーション絶縁膜110 を含めた第２ゲート絶
縁膜112 上にポリシリコン材質の第２導電性膜を形成
し、その上に第２ゲート電極形成部を限定する感光膜パ
ターン108aを形成した後、これをマスクとして第２導電
性膜を乾式食刻してポリシリコン材質の第２ゲート電極
114aを形成する。第７段階として、図１５（Ｂ）に示す
ように、感光膜パターン108aを除去し、新たに第２ゲー
ト電極114aを含めたアイソレーション絶縁膜110 上の所
定部分及び第２ゲート絶縁膜112 上の所定部分に亙って
感光膜パターン108bを形成し、これをマスクとして全面
に高濃度の不純物をイオン注入して基板100 内にソース
領域116 とドレイン領域（図示せず）を形成した後感光
膜パターン108bを除去して、全工程を終了する。As a sixth step, as shown in FIG. 15A, a second conductive film of polysilicon is formed on the second gate insulating film 112 including the isolation insulating film 110, and a second conductive film is formed thereon. After forming the photoresist pattern 108a defining the second gate electrode forming portion, the second conductive film is dry-etched using the photoresist pattern 108a as a mask to form a second gate electrode made of polysilicon.
Form 114a. As a seventh step, as shown in FIG. 15B, the photosensitive film pattern 108a is removed, and a predetermined portion on the isolation insulating film 110 including the second gate electrode 114a and a portion on the second gate insulating film 112 are newly formed. A photosensitive film pattern 108b is formed over a predetermined portion of the substrate 100. Using this as a mask, a high concentration impurity is ion-implanted over the entire surface to form a source region 116 and a drain region (not shown) in the substrate 100. The film pattern 108b is removed, and the whole process ends.
【００１４】上述のようにして製造された非揮発性半導
体素子の場合は、、データの貯蔵と関連したプログラム
が次のような方式により行われる。即ち、メモリセルの
ソース領域116 に高電圧を印加すると、この電圧による
カップリングにより第１ゲート電極104aに所定の電圧が
誘起され、このとき第２ゲート電極114aに所定の電圧
（例えば第２ゲート電極とチャンネルにより形成される
トランジスタのVth よりも高い電圧）を印加してソース
とドレイン間にチャンネルを形成すると、HEI 方式によ
り第１ゲート電極104a内にドレインで発生したエレクト
ロンが注入される。その結果、プログラムがなって消去
されたセルにデータが記録される。In the case of a nonvolatile semiconductor device manufactured as described above, a program related to data storage is performed in the following manner. That is, when a high voltage is applied to the source region 116 of the memory cell, a predetermined voltage is induced at the first gate electrode 104a by the coupling by this voltage, and at this time, a predetermined voltage (for example, the second gate electrode) is applied to the second gate electrode 114a. When a channel is formed between the source and the drain by applying a voltage higher than Vth of the transistor formed by the electrode and the channel, electrons generated at the drain are injected into the first gate electrode 104a by the HEI method. As a result, data is recorded in the cells that have been programmed and erased.
【００１５】この場合、第２ゲート電極114aに印加され
る電圧を適切に調節すると、第１ゲート電極104aのエッ
ジ近くで電界を大きくすることができるので、プログラ
ム効果を増加させ得ると共に、ソースとドレイン間に流
れる電流を小さくすることによりパワー消耗も減らし
て、HEI 方式によるプログラムのときに高容量のポンプ
が必要とされなくなる。In this case, if the voltage applied to the second gate electrode 114a is appropriately adjusted, the electric field can be increased near the edge of the first gate electrode 104a, so that the program effect can be increased and the source and the source can be connected. By reducing the current flowing between the drains, power consumption is also reduced, and a high-capacity pump is not required when programming by the HEI method.
【００１６】一方、消去の場合は、第２ゲート電極114a
に高電圧を印加して第２ゲート電極114aと第１ゲート電
極104a間の電界により第１ゲート電極104a内に貯蔵され
たエレクトロンが第２ゲート絶縁膜（又はトンネリング
絶縁膜）112 を通じてFNトンネル方式により第２ゲート
電極114a側に抜け出るようにして、データの消去が行わ
れる。従って、メモリセルのデータ判読はメモリセルの
ドレインに接続されたビットラインと第２ゲートライン
に適正電圧を印加してメモリセルトランジスタの電流の
有無を判読する方式により行われる。このとき、上述の
ような非揮発性メモリセルは第２ゲート電極114aによる
チャンネル領域と第１ゲート電極104aによるチャンネル
領域の全てが形成されなければセル電流が流れないた
め、メモリセルトランジスタの選択トランジスタは通常
1.0VほどのVth を有するように製作され、第１ゲート電
極104aはプログラムされたセルの場合は高いVth を有
し、消去されたセルの場合は低いVth （場合によっては
-Vth）を有するようになる。従って、この場合、第１ゲ
ート電極104aのトランジスタがオーバー消去（overeras
e)により-Vth（コントロールゲートに0Vが印加されても
チャンネルが形成される）を有しても選択トランジスタ
がオフされるので、選択セルのオン／オフに係わらずに
電流が流れる現象を防止し、Vth を厳しく管理しなくて
も素子の誤動作を防止できる。On the other hand, in the case of erasing, the second gate electrode 114a
When a high voltage is applied to the electrodes, electrons stored in the first gate electrode 104a are generated by the electric field between the second gate electrode 114a and the first gate electrode 104a, and the electrons are stored in the first gate electrode 104a through the second gate insulating film (or tunneling insulating film) 112. As a result, data is erased so as to escape toward the second gate electrode 114a. Therefore, the data reading of the memory cell is performed by applying an appropriate voltage to the bit line and the second gate line connected to the drain of the memory cell and reading the current of the memory cell transistor. At this time, in the non-volatile memory cell as described above, a cell current does not flow unless all of the channel region formed by the second gate electrode 114a and the channel region formed by the first gate electrode 104a are formed. Is usually
Fabricated to have a Vth of about 1.0 V, the first gate electrode 104a has a high Vth for programmed cells and a low Vth for erased cells (in some cases).
-Vth). Therefore, in this case, the transistor of the first gate electrode 104a is overerased (overerased).
e) The selection transistor is turned off even if it has -Vth (a channel is formed even if 0V is applied to the control gate), preventing the current from flowing regardless of the on / off state of the selected cell. However, malfunction of the device can be prevented without strictly controlling Vth.
【００１７】[0017]
【発明が解決しようとする課題】しかるに、上記のよう
なスプリットゲート型の非揮発性半導体素子の場合は、
第１ゲート電極104aと第２ゲート電極114aからなるトラ
ンジスタのゲートがそれぞれ形成されるため、素子製造
のときメモリセルの全体的なゲート長さが増加してメモ
リセルの高集積化を図ることができないという問題点が
発生する。これを解決するためには回路設計時に第１ゲ
ート電極104aのサイズを既存の場合よりも小さく定義し
なければならないが、現在、第１ゲート電極104aがアイ
ランドの形状を有して写真食刻工程の適用に限界がある
から、ゲートラインの線幅を既に設定されているデザイ
ンルール以上に小さくすることは不可能である。However, in the case of the above-described split gate type nonvolatile semiconductor element,
Since the gates of the transistors each including the first gate electrode 104a and the second gate electrode 114a are formed, the overall gate length of the memory cell is increased during device manufacture, and high integration of the memory cell can be achieved. There is a problem that it is not possible. In order to solve this, the size of the first gate electrode 104a must be defined smaller than the existing case at the time of circuit design. However, it is impossible to reduce the line width of the gate line to a value smaller than the already set design rule.
【００１８】それどころか、上記した従来の製造方法で
は、図１４（Ａ）に示すアイソレーション絶縁膜成長過
程で、酸化工程により図１１に示すようにバーズビーク
Ｉが発生するため、第１ゲート電極104aの幅が設定され
た"A1"よりも増加して"A2"の大きさになることのみなら
ず、第２ゲート電極114aからなる選択トランジスタのゲ
ート幅（図１１にＸで表示した部分）が第１ゲート電極
104a上のバーズビークにより小さくなった部分だけ同一
平面上で一層延長されて大きく形成されるため、ゲート
ラインの幅がデザインルールに比べて一層大きくなる。
そして、上述のようにバーズビークＩにより第１ゲート
電極104aの幅がデザインルールよりも大きくなると、非
揮発性メモリセルの全体的なゲート長さがＬ１からＬ２
に増加して半導体素子の高集積化を図ることができない
ため、これに対する改善策が至急に要求されている。On the contrary, in the above-described conventional manufacturing method, bird's beak I is generated as shown in FIG. 11 by the oxidation process in the process of growing the isolation insulating film shown in FIG. Not only does the width increase from the set “A1” to the size of “A2”, but also the gate width of the selection transistor formed by the second gate electrode 114a (the portion indicated by X in FIG. 11) is equal to the second width. One gate electrode
Since only the portion reduced by the bird's beak on 104a is further extended and formed on the same plane, the width of the gate line is further increased as compared with the design rule.
When the width of the first gate electrode 104a becomes larger than the design rule due to the bird's beak I as described above, the overall gate length of the nonvolatile memory cell is changed from L1 to L2.
Therefore, it is impossible to achieve high integration of semiconductor devices, and therefore, an improvement measure for this is urgently required.
【００１９】本発明の目的は、スプリットゲート型にお
いて非揮発性メモリセルトランジスタの製造時、第１ゲ
ート電極の全体の長さをデザインルールにより設定され
たサイズよりも小さく実現できるように工程を変更する
ことにより、非揮発性メモリセルの高集積化を図り得る
非揮発性半導体素子の製造方法を提供することにある。An object of the present invention is to change the process so that the whole length of the first gate electrode can be made smaller than the size set by the design rule when manufacturing the nonvolatile memory cell transistor in the split gate type. Accordingly, it is an object of the present invention to provide a method for manufacturing a nonvolatile semiconductor element capable of achieving high integration of a nonvolatile memory cell.
【００２０】[0020]
【課題を解決するための手段】本発明の第１の非揮発性
半導体素子の製造方法は、第１ゲート絶縁膜が形成され
た半導体基板上に導電性膜と酸化防止膜を順次形成する
工程と、前記導電性膜表面が所定部分だけ露出されるよ
うに前記酸化防止膜を食刻する工程と、前記酸化防止膜
をマスクとして前記導電性膜表面露出部にアイソレーシ
ョン絶縁膜を形成し、前記酸化防止膜を除去する工程
と、前記アイソレーション絶縁膜をマスクとして前記導
電性膜を食刻して第１ゲート電極を形成する工程と、前
記第１ゲート電極の両側壁を含めた前記第１ゲート絶縁
膜上に第２ゲート絶縁膜を形成する工程と、前記アイソ
レーション絶縁膜の中央部表面が所定部分だけ露出され
るように、アイソレーション絶縁膜の両エッジ部と前記
第２ゲート絶縁膜上の所定部分に亙って第２ゲート電極
を形成する工程と、前記アイソレーション絶縁膜の表面
露出部下側に位置する前記基板表面が所定部分だけ露出
されるように前記アイソレーション絶縁膜と前記第１ゲ
ート電極を選択食刻して前記第１ゲート電極を左右に分
離する工程とからなることを特徴とする。According to a first method for manufacturing a nonvolatile semiconductor device of the present invention, a conductive film and an antioxidant film are sequentially formed on a semiconductor substrate having a first gate insulating film formed thereon. And etching the antioxidant film so that only a predetermined portion of the conductive film surface is exposed, and forming an isolation insulating film on the conductive film surface exposed portion using the antioxidant film as a mask, Removing the antioxidant film; etching the conductive film using the isolation insulating film as a mask to form a first gate electrode; and forming the first gate electrode including both side walls of the first gate electrode. Forming a second gate insulating film on the one gate insulating film; and forming both edges of the isolation insulating film and the second gate insulating film such that only a predetermined portion of the surface of the central portion of the isolation insulating film is exposed. On the membrane Forming a second gate electrode over a predetermined portion; and exposing the isolation insulating film and the first film so that only a predetermined portion of the substrate surface located below a surface exposed portion of the isolation insulating film is exposed. Selectively etching the gate electrode to separate the first gate electrode left and right.
【００２１】本発明の第２の非揮発性半導体素子の製造
方法は、第１ゲート絶縁膜が形成された半導体基板上に
導電性膜と酸化防止膜を順次形成する工程と、前記導電
性膜表面が所定部分だけ露出されるように前記酸化防止
膜を食刻する工程と、前記酸化防止膜をマスクとして前
記導電性膜の表面露出部にアイソレーション絶縁膜を形
成し、前記酸化防止膜を除去する工程と、前記アイソレ
ーション絶縁膜をマスクとして前記導電性膜を食刻して
第１ゲート電極を形成する工程と、前記第１ゲート電極
の両側壁を含めた前記第１ゲート絶縁膜上に第２ゲート
絶縁膜を形成する工程と、前記アイソレーション絶縁膜
上を含めたその周りの前記第２ゲート絶縁膜上の所定部
分に亙って第２ゲート電極を形成する工程と、前記第２
ゲート電極の中央部下側に位置した前記基板表面が所定
部分だけ露出されるように前記第２ゲート電極、前記ア
イソレーション絶縁膜、及び前記第１ゲート電極を選択
食刻して前記第１、第２ゲート電極をそれぞれ左右に分
離する工程とからなることを特徴とする。According to a second method of manufacturing a nonvolatile semiconductor device of the present invention, a step of sequentially forming a conductive film and an antioxidant film on a semiconductor substrate on which a first gate insulating film is formed; Etching the antioxidant film so that only a predetermined portion of the surface is exposed; and forming an isolation insulating film on a surface exposed portion of the conductive film using the antioxidant film as a mask, and forming the antioxidant film. Removing, etching the conductive film using the isolation insulating film as a mask to form a first gate electrode, and removing the first gate electrode including both side walls of the first gate electrode. Forming a second gate insulating film, forming a second gate electrode over a predetermined portion of the second gate insulating film including the isolation insulating film and surrounding the second gate insulating film, 2
The second gate electrode, the isolation insulating film, and the first gate electrode are selectively etched so that a predetermined portion of the substrate surface located below the center of the gate electrode is exposed. And separating the two gate electrodes into left and right sides, respectively.
【００２２】これらの方法において、前記酸化防止膜の
食刻工程は、ソース領域形成部を含めたその周りの所定
部分に該当する領域の前記導電性膜表面が所定部分だけ
露出されるように実施される。In these methods, the step of etching the antioxidant film is performed so that only a predetermined portion of the conductive film surface in a region corresponding to a predetermined portion around the source region forming portion is exposed. Is done.
【００２３】上記のような製造方法においては、ソース
領域に隣接する二つの第１ゲート電極を付着させて一つ
の大きなアイランド形状に作った後、これを食刻工程に
よってソース領域形成部を中心に左右に２つに分離させ
る方法により第１ゲート電極形成工程が実施されるの
で、写真食刻工程の実施上の難しさなしに第１ゲート電
極の線幅をデザインルールにより設定された大きさより
も小さく形成することができる。さらに、左右に２つに
分離された第１ゲート電極の内側端部では第１ゲート電
極上に置かれたアイソレーション絶縁膜にバーズビーク
が発生せず、第１ゲート電極の外側端部でのみアイソレ
ーション絶縁膜にバーズビークが発生するので、バーズ
ビークにより第１ゲート電極の長さが増加することを最
小化させ得ると共に、第１ゲート電極間のスペースを減
らすことが可能になって小さいメモリセルを実現できる
ようになる。In the above-described manufacturing method, two large first gate electrodes adjacent to the source region are attached to form one large island shape, and this is formed by an etching process around the source region forming portion. Since the first gate electrode forming step is performed by a method of separating the first gate electrode into two on the left and right, the line width of the first gate electrode can be made larger than the size set by the design rule without difficulty in performing the photolithography step. It can be formed small. Further, at the inner end of the first gate electrode, which is separated into two parts on the left and right, bird's beak does not occur in the isolation insulating film placed on the first gate electrode, and the isolator is formed only at the outer end of the first gate electrode. Since bird's beaks occur in the insulation insulating film, it is possible to minimize an increase in the length of the first gate electrode due to the bird's beak, and to reduce the space between the first gate electrodes, thereby realizing a small memory cell. become able to.
【００２４】[0024]
【発明の実施の形態】以下、本発明の実施の形態を説明
する。本発明は、非揮発性半導体素子の第１ゲート電極
の形成時、初期は第１ゲート電極をスプリット形態に製
作せず一つの大きなアイランド形態に作った後、食刻工
程を用いてこれをソース領域を中心として左右に２つに
分離させることにより、第１ゲート電極の全体的な長さ
がデザインルールより増加することを防止してメモリセ
ルの高集積化を図り得る技術であって、図１乃至図１０
を参照して具体的に説明する。Embodiments of the present invention will be described below. According to the present invention, when the first gate electrode of the nonvolatile semiconductor device is formed, the first gate electrode is not formed into a split shape at first, but is formed into one large island shape, and then the source is formed using an etching process. This is a technique capable of preventing the overall length of the first gate electrode from increasing according to a design rule and achieving high integration of a memory cell by separating the first and second gate electrodes into two parts on the left and right around a region. 1 to 10
This will be specifically described with reference to FIG.
【００２５】ここで、図１は本発明の第１実施形態によ
り製造された非揮発性半導体素子の構造を示す断面図、
図２乃至図５は本発明の非揮発性半導体素子の製造方法
の第１実施形態を示す工程断面図、図６は本発明の第２
実施形態により製造された非揮発性半導体素子の構造を
示す断面図、図７乃至図１０は本発明の非揮発性半導体
素子の製造方法の第２実施形態を示す工程断面図であ
る。FIG. 1 is a sectional view showing the structure of a nonvolatile semiconductor device manufactured according to the first embodiment of the present invention.
2 to 5 are process sectional views showing a first embodiment of a method for manufacturing a nonvolatile semiconductor device according to the present invention, and FIG.
FIG. 7 is a sectional view showing the structure of a nonvolatile semiconductor device manufactured according to the embodiment. FIGS. 7 to 10 are process sectional views showing a second embodiment of the method for manufacturing a nonvolatile semiconductor device according to the present invention.
【００２６】まず、本発明の第１実施形態を説明する。
最初に図１を参照して本発明の第１実施形態により製造
された非揮発性半導体素子の構造を説明する。図１に示
すように、スプリットゲート型構造を有する本発明に係
る非揮発性半導体素子は、半導体基板200 上のアクティ
ブ領域に第１ゲート絶縁膜202 が形成され、該第１ゲー
ト絶縁膜202 上の所定部分には基板200 内のソース領域
216 を介して所定間隔だけ離隔されるように左右一対か
らなる第１ゲート電極204aが形成され、該第１ゲート電
極204a上にはアイソレーション絶縁膜210 が形成され、
前記第１ゲート電極204aの外側の側面を含めた第１ゲー
ト絶縁膜202 上にはデータ消去のため第２ゲート絶縁膜
（又はトンネリング絶縁膜）212 が形成され、アイソレ
ーション絶縁膜210 上の所定部分と第２ゲート絶縁膜21
2 上の所定部分に亙っては第２ゲート電極214aが形成さ
れ、同一平面上で所定間隔だけ離隔して配置された第１
ゲート電極204aの２つの部分は基板200 内部に形成され
たソース領域216 に共通に結合され、第１ゲート電極20
4a下部に形成されるチャンネル領域と第２ゲート電極21
4a下部に形成されるチャンネル領域は基板200 上で直列
接続される構造を有するように構成されている。このと
き、前記アイソレーション絶縁膜210 はソース領域216
と隣接する側にはバーズビークＩが形成されず、その反
対側の外側の端部のみにバーズビークＩが形成された構
造を有する。First, a first embodiment of the present invention will be described.
First, the structure of a nonvolatile semiconductor device manufactured according to the first embodiment of the present invention will be described with reference to FIG. As shown in FIG. 1, in a nonvolatile semiconductor device according to the present invention having a split gate type structure, a first gate insulating film 202 is formed in an active region on a semiconductor substrate 200. The source area in the substrate 200 is
A pair of left and right first gate electrodes 204a are formed so as to be separated by a predetermined distance via 216, and an isolation insulating film 210 is formed on the first gate electrodes 204a.
A second gate insulating film (or a tunneling insulating film) 212 for erasing data is formed on the first gate insulating film 202 including the outer side surface of the first gate electrode 204a. Portion and second gate insulating film 21
A second gate electrode 214a is formed over a predetermined portion of the second upper electrode 2 and the first gate electrode 214a is disposed at a predetermined interval on the same plane.
The two portions of the gate electrode 204a are commonly coupled to a source region 216 formed inside the substrate 200,
4a and a second gate electrode 21 formed below the channel region
The channel region formed under 4a is configured to have a structure of being connected in series on the substrate 200. At this time, the isolation insulating film 210 is
A bird's beak I is not formed on the side adjacent to and the bird's beak I is formed only on the outer end on the opposite side.
【００２７】図１を参照すると、バーズビークＩが第１
ゲート電極204aの上側に置かれたアイソレーション絶縁
膜210 の外側の端部のみに形成されるので、第１ゲート
電極204a自体の線幅Ａを減らしてメモリセルの高集積化
を実現できることが確認される。図１中、符号Ｌ１は工
程進行中に初期設定された第１ゲート電極204aの全体的
な長さを示し、符号Ｌ２は全工程が完了した後バーズビ
ークＩの発生により第１ゲート電極204aの長さが増加し
た状態を示し、参照符号Ｘは第２ゲート電極214aからな
る選択トランジスタのゲート幅を示す。Referring to FIG. 1, bird's beak I is the first
Since it is formed only on the outer end of the isolation insulating film 210 placed above the gate electrode 204a, it is confirmed that the line width A of the first gate electrode 204a itself can be reduced and high integration of the memory cell can be realized. Is done. In FIG. 1, reference numeral L1 indicates the overall length of the first gate electrode 204a initially set during the progress of the process, and reference numeral L2 indicates the length of the first gate electrode 204a due to the occurrence of the bird's beak I after all the processes are completed. The reference numeral X indicates the gate width of the selection transistor including the second gate electrode 214a.
【００２８】前記構造の非揮発性半導体素子は図２乃至
図５に示した工程断面図（本発明の第１実施形態）から
分かるように次の７段階を経て製造される。第１段階と
して、図２に示すように、半導体基板200 上の所定部分
にフィールド酸化膜を形成して素子分離領域とアクティ
ブ領域を定義した後、基板200 上のアクティブ領域のみ
に選択的に70〜150 Åの厚さの第１ゲート絶縁膜202 を
形成する。The non-volatile semiconductor device having the above structure is manufactured through the following seven steps, as can be seen from the sectional views (first embodiment of the present invention) shown in FIGS. As a first step, as shown in FIG. 2, a field oxide film is formed on a predetermined portion of the semiconductor substrate 200 to define an element isolation region and an active region. A first gate insulating film 202 having a thickness of about 150 mm is formed.
【００２９】第２段階として、図３（Ａ）に示すよう
に、フローティングゲートとして使用される第１ゲート
電極を形成するため、第１ゲート絶縁膜202 上にポリシ
リコン材質の第１導電性膜204 を1000〜2000Åの厚さに
形成し、その上に窒化膜材質の酸化防止膜206 を形成す
る。このとき、酸化防止膜206 は200 〜1500Åの厚さに
形成される。In a second step, as shown in FIG. 3A, a first conductive film made of polysilicon is formed on the first gate insulating film 202 to form a first gate electrode used as a floating gate. 204 is formed to a thickness of 1000 to 2000 mm, and an oxidation prevention film 206 made of a nitride film is formed thereon. At this time, the oxidation preventing film 206 is formed to a thickness of 200 to 1500 degrees.
【００３０】第３段階として、図３（Ｂ）に示すよう
に、ソース領域を中心として隣接する第１ゲート電極の
２つの部分を付着させて一つの大きなアイランド形状に
作るため、ソース領域形成部とその周りの所定領域に該
当する部分（図中符号Ｌ１で標記された部分）の酸化防
止膜206 表面が露出されるように該酸化防止膜206 上に
感光膜パターン208 を形成し、これをマスクとして酸化
防止膜206 を食刻する。このように第１ゲート電極形成
部を限定すると、後述する第５段階で形成される第１ゲ
ート電極の断面方向への長さが従来の図１３（Ｂ）の
“Ａ１”から図３（Ｂ）の“Ｌ１”のサイズに大きくな
るので、写真食刻工程の実施に制限を受けずに容易に食
刻工程を実施できるという特長がある。In the third stage, as shown in FIG. 3B, two portions of the first gate electrode adjacent to each other with the source region as the center are attached to form a large island shape. And a photosensitive film pattern 208 is formed on the antioxidant film 206 so that the surface of the antioxidant film 206 at a portion corresponding to a predetermined region around the portion (marked by reference numeral L1 in the figure) is exposed. The antioxidant film 206 is etched as a mask. When the first gate electrode formation portion is limited as described above, the length in the cross-sectional direction of the first gate electrode formed in the fifth step described later is changed from “A1” in FIG. Since the size of “L1” is larger, the etching process can be easily performed without being restricted by the photolithography process.
【００３１】第４段階として、図４（Ａ）に示すよう
に、感光膜パターン208 を除去し、酸化防止膜206 をマ
スクとして酸化工程を施す。その結果、第１導電性膜20
4 上には、酸化防止膜206 により保護されない部分のみ
に選択的に1000〜2000Åの厚さのアイソレーション絶縁
膜210 が形成される。As a fourth step, as shown in FIG. 4A, the photosensitive film pattern 208 is removed, and an oxidation process is performed using the oxidation preventing film 206 as a mask. As a result, the first conductive film 20
On top of this, an isolation insulating film 210 having a thickness of 1000 to 2000 mm is selectively formed only on portions not protected by the oxidation preventing film 206.
【００３２】第５段階として、図４（Ｂ）に示すよう
に、酸化防止膜206 を除去し、アイソレーション絶縁膜
210 をマスクとして第１導電性膜204 を乾式食刻してポ
リシリコン材質の第１ゲート電極204aを形成する。この
とき、第１ゲート電極204aはアイソレーション絶縁膜21
0 の両端に作られたバーズビークにより初期設定された
図１、図３（Ｂ）のＬ１の長さよりも少し増加した図１
のＬ２の長さを有するように作られる。次いで、アイソ
レーション絶縁膜210 上と第１ゲート電極204aの側面を
含めた第１ゲート絶縁膜202 上に200 〜400 Åの厚さの
第２ゲート絶縁膜（又はトンネリング絶縁膜）212 を形
成する。このとき、第２ゲート絶縁膜212は熱酸化膜の
単層構造を有するように形成するが、熱酸化膜とCVD 酸
化膜が積層された構造を有するように形成することもで
きる。また、アイソレーション絶縁膜210 は第２ゲート
絶縁膜212 に比べてその厚さが格段に厚いので、ここで
はその上に形成される第２ゲート絶縁膜212 の厚さを図
示しなかった。As a fifth step, as shown in FIG. 4B, the oxidation preventing film 206 is removed, and the isolation insulating film 206 is removed.
The first conductive film 204 is dry-etched using 210 as a mask to form a first gate electrode 204a made of polysilicon. At this time, the first gate electrode 204a is
FIG. 1 which is slightly increased from the length of L1 in FIGS. 1 and 3 (B) initialized by bird's beaks formed at both ends of 0
Of L2. Next, a second gate insulating film (or a tunneling insulating film) 212 having a thickness of 200 to 400 mm is formed on the isolation insulating film 210 and the first gate insulating film 202 including the side surfaces of the first gate electrode 204a. . At this time, the second gate insulating film 212 is formed to have a single-layer structure of a thermal oxide film, but may be formed to have a structure in which a thermal oxide film and a CVD oxide film are stacked. In addition, since the thickness of the isolation insulating film 210 is much larger than that of the second gate insulating film 212, the thickness of the second gate insulating film 212 formed thereon is not shown here.
【００３３】第６段階として、図５（Ａ）に示すよう
に、コントロールゲートと選択トランジスタのゲートと
して用いられる第２ゲート電極を形成するため、アイソ
レーション絶縁膜210 を含めた第２ゲート絶縁膜212 上
にポリシリコン或いはポリサイド材質の第２導電性膜を
1000〜2000Åの厚さに形成し、その上に第２ゲート電極
形成部を限定する感光膜パターン208aを形成した後、こ
れをマスクとして第２導電性膜を乾式食刻する。その結
果、アイソレーション絶縁膜210 の中央部表面が所定部
分だけ露出する一方、アイソレーション絶縁膜210 の両
エッジ部と第２ゲート絶縁膜212 上の所定部分に亙って
ポリシリコン或いはポリサイド材質の第２ゲート電極21
4aが形成される。As a sixth step, as shown in FIG. 5A, a second gate insulating film including an isolation insulating film 210 is formed to form a control gate and a second gate electrode used as a gate of a selection transistor. 212 a second conductive film of polysilicon or polycide material
A photosensitive film pattern 208a defining a second gate electrode forming portion is formed thereon to a thickness of 1000 to 2000 mm, and then the second conductive film is dry-etched using this as a mask. As a result, only a predetermined portion of the surface of the central portion of the isolation insulating film 210 is exposed, while both edges of the isolation insulating film 210 and the predetermined portion on the second gate insulating film 212 are formed of polysilicon or polycide material. Second gate electrode 21
4a is formed.
【００３４】第７段階として、図５（Ｂ）に示すよう
に、感光膜パターン208aを除去し、新たに第２ゲート電
極214aとアイソレーション絶縁膜210 を含めた第２ゲー
ト絶縁膜212 上に感光膜を形成した後、アイソレーショ
ン絶縁膜210 の中央部表面が所定部分だけ露出されるよ
うに感光膜を露光現像して感光膜パターン208bを形成す
る。その後、高濃度の不純物イオン注入工程を施すため
に形成した前記感光膜パターン208bをマスクとして第１
ゲート絶縁膜202 表面の所定部分が露出されるようにア
イソレーション絶縁膜210 と第１ゲート電極204aを自己
整合方式により食刻して第１ゲート電極204aを基板200
上で左右に２つに分離させる。次いで、前記感光膜パタ
ーン208bをマスクとして第１ゲート絶縁膜202 の表面露
出部を介して高濃度の不純物をイオン注入して基板200
内にソース領域216 とドレイン領域（図示せず）を形成
した後感光膜パターン208bを除去して、全工程を完了す
る。As a seventh step, as shown in FIG. 5B, the photosensitive film pattern 208a is removed, and a second gate electrode 214a and an isolation insulating film 210 are newly formed on the second gate insulating film 212. After the formation of the photosensitive film, the photosensitive film is exposed and developed so that only a predetermined portion of the surface of the isolation insulating film 210 is exposed to form a photosensitive film pattern 208b. Thereafter, the first photoresist film pattern 208b formed for performing the high-concentration impurity ion implantation process is used as a mask.
The isolation insulating film 210 and the first gate electrode 204a are etched by a self-alignment method so that a predetermined portion of the surface of the gate insulating film 202 is exposed.
Separate the top and bottom into two parts. Next, high-concentration impurities are ion-implanted through the exposed surface of the first gate insulating film 202 using the photoresist pattern 208b as a mask.
After forming a source region 216 and a drain region (not shown) therein, the photoresist pattern 208b is removed to complete the entire process.
【００３５】このように工程を実施した場合は、第１ゲ
ート電極204aの形成時写真食刻工程の制限を受けないの
で、メモリセルの製造時バーズビークにより第１ゲート
電極204aの長さが大きくなることを考慮して工程初期段
階で第１ゲート電極204aの全体的な長さを調整すること
が可能である。又、図１に示すように、第１ゲート電極
204a上側に置かれたアイソレーション絶縁膜210 の内側
端部にバーズビークＩが発生せず、アイソレーション絶
縁膜210 の外側端部のみにバーズビークＩが発生するこ
とにより、第１ゲート電極204aのそれぞれの線幅Ａと第
１ゲート電極204a間のスペースを既存の場合よりも小さ
くすることができる。従って、第２ゲート電極214aで形
成される選択トランジスタのゲート幅（図１中Ｘで表示
した部分）が第１ゲート電極204aのバーズビークにより
小さくなる分だけ同一平面上でより延長されても第１ゲ
ート電極204aの線幅が従来の場合よりも小さくなるの
で、第１、第２ゲート電極204a、214aの全体的な長さが
減り、小さいメモリセルを実現できる。In the case where the steps are performed as described above, the length of the first gate electrode 204a is increased due to a bird's beak at the time of manufacturing the memory cell, because the photolithography step is not restricted when the first gate electrode 204a is formed. In consideration of this, it is possible to adjust the overall length of the first gate electrode 204a in the initial stage of the process. Also, as shown in FIG.
Since bird's beak I is not generated at the inner end of the isolation insulating film 210 placed on the upper side of 204a and bird's beak I is generated only at the outer end of the isolation insulating film 210, each of the first gate electrodes 204a is formed. The space between the line width A and the first gate electrode 204a can be made smaller than in the existing case. Therefore, even if the gate width of the select transistor formed by the second gate electrode 214a (the portion indicated by X in FIG. 1) is reduced by bird's beak of the first gate electrode 204a, the first transistor is extended on the same plane. Since the line width of the gate electrode 204a is smaller than in the conventional case, the overall length of the first and second gate electrodes 204a and 214a is reduced, and a small memory cell can be realized.
【００３６】次に、本発明の第２実施形態を説明する。
第２実施形態による非揮発性半導体素子は、図６の断面
図から分かるように、メモリセル製造工程の完了した状
態でコントロールゲートと選択トランジスタのゲートの
役割を担当する第２ゲート電極314aがアイソレーション
絶縁膜310 上の所定部分でなく全表面に形成されること
を除き基本構造は図１の第１実施形態による素子と同一
であるので、ここではその基本構造に対する詳細な説明
は省略する。図６の場合もバーズビークＩが第１ゲート
電極304aの上側に置かれたアイソレーション絶縁膜310
の外側端部のみに形成されるので、第１ゲート電極304a
自体の線幅Ａを減らすことができて、メモリセルの高集
積化を実現できることが確認される。図６中符号Ｌ１は
工程進行中に初期設定された第１ゲート電極304aの全体
的な長さを示し、符号Ｌ２は全工程が完了した後バーズ
ビークＩの発生により第１ゲート電極304aの長さが増加
した状態を示し、符号Ｘは第２ゲート電極314aからなる
選択トランジスタのゲート幅を示す。Next, a second embodiment of the present invention will be described.
In the nonvolatile semiconductor device according to the second embodiment, as can be seen from the cross-sectional view of FIG. 6, the second gate electrode 314a serving as a control gate and a gate of a select transistor is isolated after the memory cell manufacturing process is completed. Since the basic structure is the same as that of the device according to the first embodiment of FIG. 1 except that the basic structure is formed not on a predetermined portion but on the entire surface of the insulation insulating film 310, a detailed description of the basic structure is omitted here. In the case of FIG. 6 as well, the bird's beak I is placed on the upper side of the first gate electrode 304a.
Is formed only on the outer end of the first gate electrode 304a.
It is confirmed that the line width A itself can be reduced, and high integration of memory cells can be realized. In FIG. 6, reference numeral L1 denotes the overall length of the first gate electrode 304a initialized during the progress of the process, and reference numeral L2 denotes the length of the first gate electrode 304a due to the occurrence of the bird's beak I after all the processes are completed. Indicates a state in which is increased, and the symbol X indicates the gate width of the selection transistor including the second gate electrode 314a.
【００３７】この構造の非揮発性メモリ素子は図７乃至
図１０に示す工程断面図（本発明の第２実施形態）から
分かように、次の７段階を経て製造される。以下の説明
では、便宜上第１実施形態と異なる工程を中心としてそ
の製造方法を簡略に説明する。The nonvolatile memory element having this structure is manufactured through the following seven steps, as can be seen from the cross-sectional views (second embodiment of the present invention) shown in FIGS. In the following description, the manufacturing method will be briefly described focusing on steps different from those of the first embodiment for convenience.
【００３８】第１段階として、図７に示すように、半導
体基板300 上のアクティブ領域に第１ゲート絶縁膜302
を形成する。第２段階として、図８（Ａ）に示すよう
に、第１ゲート絶縁膜202 上にポリシリコン材質の第１
導電性膜304 と窒化膜材質の酸化防止膜306 を順次形成
する。As a first step, as shown in FIG. 7, a first gate insulating film 302 is formed on an active region on a semiconductor substrate 300.
To form As a second stage, as shown in FIG. 8A, a first polysilicon material is formed on the first gate insulating film 202.
A conductive film 304 and an oxidation prevention film 306 made of a nitride film are sequentially formed.
【００３９】第３段階として、図８（Ｂ）に示すよう
に、ソース領域を中心として隣接する第１ゲート電極の
２つの部分を付着させて一つの大きなアイランド形状に
作るため、ソース領域形成部とその周りの所定領域に該
当する部分（図中符号Ｌ１で標記された部分）の酸化防
止膜306 表面が露出されるように、該酸化防止膜306 上
に感光膜パターン308 を形成し、これをマスクとして酸
化防止膜306 を食刻する。In the third step, as shown in FIG. 8B, two large portions of the first gate electrode adjacent to each other with the source region at the center are attached to form a large island shape. Then, a photosensitive film pattern 308 is formed on the antioxidant film 306 so that the surface of the antioxidant film 306 at a portion corresponding to a predetermined region (a portion indicated by reference numeral L1 in the figure) is exposed. The anti-oxidation film 306 is etched using the mask as a mask.
【００４０】第４段階として、図９（Ａ）に示すよう
に、感光膜パターン308 を除去し、酸化防止膜306 をマ
スクとして酸化工程を施して酸化防止膜306 により保護
されない第１導電性膜304 上の部分にのみ選択的にアイ
ソレーション絶縁膜310 を形成する。第５段階として、
図９（Ｂ）に示すように、酸化防止膜306 を除去し、ア
イソレーション絶縁膜310 をマスクとして第１導電性膜
304 を乾式食刻してポリシリコン或いはポリサイド材質
の第１ゲート電極304aを形成し、その表面と側面ならび
に第１ゲート絶縁膜302 上の全面に熱酸化膜の単層構造
又は熱酸化膜とCVD 酸化膜が積層された構造の第２ゲー
ト絶縁膜（又はトンネリング絶縁膜）312 を形成する。
このとき、第１ゲート電極304aはアイソレーション絶縁
膜310 の両エッジ部に作られたバーズビークにより初期
設定された図６、図８（Ｂ）のＬ１の長さよりも少し増
加し図６のＬ２の長さを有するように製作される。As a fourth step, as shown in FIG. 9A, the photosensitive film pattern 308 is removed, an oxidation process is performed using the antioxidant film 306 as a mask, and the first conductive film not protected by the antioxidant film 306 is formed. An isolation insulating film 310 is selectively formed only on the portion above 304. As the fifth step,
As shown in FIG. 9B, the oxidation preventing film 306 is removed, and the first conductive film is formed using the isolation insulating film 310 as a mask.
304 is dry-etched to form a first gate electrode 304a of polysilicon or polycide material, and a single-layer structure of a thermal oxide film or a thermal oxide film on the surface and side surfaces thereof and on the entire surface of the first gate insulating film 302. A second gate insulating film (or a tunneling insulating film) 312 having a structure in which an oxide film is stacked is formed.
At this time, the length of the first gate electrode 304a is slightly increased from the length of L1 in FIGS. 6 and 8B initially set by bird's beaks formed at both edges of the isolation insulating film 310, and the length of L1 in FIG. Manufactured to have a length.
【００４１】第６段階として、図１０（Ａ）に示すよう
に、アイソレーション絶縁膜310 を含めた第２ゲート絶
縁膜312 上にポリシリコン或いはポリサイド材質の第２
導電性膜を形成し、その上に第２ゲート電極形成部を限
定する感光膜パターン308aを形成した後、これをマスク
として第２導電性膜を乾式食刻する。その結果、アイソ
レーション絶縁膜310 を含めたその周りの第２ゲート絶
縁膜312 上の所定部分に亙ってポリシリコン或いはポリ
サイド材質の第２ゲート電極314aが形成される。As a sixth step, as shown in FIG. 10A, a second polysilicon or polycide material is formed on the second gate insulating film 312 including the isolation insulating film 310.
A conductive film is formed, and a photoresist pattern 308a for defining a second gate electrode forming portion is formed thereon, and then the second conductive film is dry-etched using the photoresist pattern as a mask. As a result, a second gate electrode 314a of polysilicon or polycide material is formed over a predetermined portion of the surrounding second gate insulating film 312 including the isolation insulating film 310.
【００４２】第７段階として、図１０（Ｂ）に示すよう
に、感光膜パターン308aを除去し、新たに第２ゲート電
極314aを含めた第２ゲート絶縁膜312 上に感光膜を形成
した後、第２ゲート電極314aの中央部表面が所定部分だ
け露出されるように感光膜を露光現像して感光膜パター
ン308bを形成する。その後、感光膜パターン308bをマス
クとしてゲート絶縁膜302 表面が所定部分だけ露出され
るように第２ゲート電極314aとアイソレーション絶縁膜
310 と第１ゲート電極304aを自己整合方式により食刻し
て、基板300 上で第１、第２ゲート電極304a、314aをそ
れぞれ左右に２つに分離させる。次いで、感光膜パター
ン308bをマスクとしてゲート絶縁膜302表面露出部を介
して高濃度の不純物をイオン注入して基板300 内にソー
ス領域316 とドレイン領域（図示せず）を形成した後、
感光膜パターン308bを除去して、全工程を終了する。As a seventh step, as shown in FIG. 10B, after removing the photosensitive film pattern 308a and forming a new photosensitive film on the second gate insulating film 312 including the second gate electrode 314a. The photosensitive film is exposed and developed so that a predetermined portion of the central surface of the second gate electrode 314a is exposed to form a photosensitive film pattern 308b. Then, using the photoresist pattern 308b as a mask, the second gate electrode 314a and the isolation insulating film are exposed such that only a predetermined portion of the surface of the gate insulating film 302 is exposed.
The first gate electrode 304a and the first gate electrode 304a are etched in a self-aligned manner to separate the first and second gate electrodes 304a and 314a into two on the substrate 300, respectively. Next, a source region 316 and a drain region (not shown) are formed in the substrate 300 by ion-implanting high-concentration impurities through the exposed surface of the gate insulating film 302 using the photoresist pattern 308b as a mask.
The photosensitive film pattern 308b is removed, and the whole process ends.
【００４３】このように非揮発性メモリセルを製造する
場合も、第１実施形態と同様に第１ゲート電極304aのそ
れぞれの線幅及びその全体的な長さを既存と比べて小さ
く形成することができるので、従来よりも小さいメモリ
セルを図り得る。As described above, also in the case of manufacturing a nonvolatile memory cell, the line width of the first gate electrode 304a and the overall length of the first gate electrode 304a need to be smaller than those of the existing ones, as in the first embodiment. Therefore, a memory cell smaller than before can be achieved.
【００４４】[0044]
【発明の効果】以上説明したように本発明は、（１）工
程変更を通じて第１ゲート電極の線幅を写真食刻工程で
許容するサイズ以下に設定して、第１ゲート電極の全体
の長さを既存よりも小さいサイズに形成できるし、
（２）２つに分離されたアイソレーション絶縁膜の外側
の端部のみにバーズビークが形成されて、バーズビーク
により第１ゲート電極の線幅が増加することを最小化し
て、高集積されたメモリセルを図り得るという効果があ
る。As described above, according to the present invention, (1) the line width of the first gate electrode is set to be smaller than the size allowed in the photolithography process by changing the process to thereby reduce the entire length of the first gate electrode. Can be made smaller than the existing size,
(2) A bird's beak is formed only at the outer end of the two isolation insulating films to minimize an increase in the line width of the first gate electrode due to the bird's beak, thereby providing a highly integrated memory cell. There is an effect that can be achieved.
【図１】本発明の第１実施形態により製造された非揮発
性半導体素子を示す断面図。FIG. 1 is a sectional view showing a nonvolatile semiconductor device manufactured according to a first embodiment of the present invention.
【図２】本発明による非揮発性半導体素子の製造方法の
第１実施形態を示す工程断面図。FIG. 2 is a process sectional view showing a first embodiment of a method for manufacturing a nonvolatile semiconductor device according to the present invention.
【図３】本発明による非揮発性半導体素子の製造方法の
第１実施形態を示す工程断面図。FIG. 3 is a process sectional view showing a first embodiment of a method for manufacturing a nonvolatile semiconductor device according to the present invention.
【図４】本発明による非揮発性半導体素子の製造方法の
第１実施形態を示す工程断面図。FIG. 4 is a process sectional view showing a first embodiment of a method for manufacturing a nonvolatile semiconductor device according to the present invention.
【図５】本発明による非揮発性半導体素子の製造方法の
第１実施形態を示す工程断面図。FIG. 5 is a process sectional view showing a first embodiment of a method for manufacturing a nonvolatile semiconductor device according to the present invention.
【図６】本発明の第２実施形態により製造された非揮発
性半導体素子を示す断面図。FIG. 6 is a sectional view showing a nonvolatile semiconductor device manufactured according to a second embodiment of the present invention.
【図７】本発明による非揮発性半導体素子の製造方法の
第２実施形態を示す工程断面図。FIG. 7 is a process sectional view showing a second embodiment of the method for manufacturing a nonvolatile semiconductor device according to the present invention.
【図８】本発明による非揮発性半導体素子の製造方法の
第２実施形態を示す工程断面図。FIG. 8 is a process sectional view showing a second embodiment of the method for manufacturing a nonvolatile semiconductor device according to the present invention.
【図９】本発明による非揮発性半導体素子の製造方法の
第２実施形態を示す工程断面図。FIG. 9 is a process sectional view showing a second embodiment of a method for manufacturing a nonvolatile semiconductor device according to the present invention.
【図１０】本発明による非揮発性半導体素子の製造方法
の第２実施形態を示す工程断面図。FIG. 10 is a process sectional view showing a second embodiment of a method for manufacturing a nonvolatile semiconductor device according to the present invention.
【図１１】従来のスプリットゲート型非揮発性半導体素
子を示す断面図。FIG. 11 is a sectional view showing a conventional split gate nonvolatile semiconductor element.
【図１２】従来のスプリットゲート型非揮発性半導体素
子の製造方法を示す工程断面図。FIG. 12 is a process sectional view showing a method for manufacturing a conventional split-gate nonvolatile semiconductor element.
【図１３】従来のスプリットゲート型非揮発性半導体素
子の製造方法を示す工程断面図。FIG. 13 is a process sectional view showing a method for manufacturing a conventional split-gate nonvolatile semiconductor element.
【図１４】従来のスプリットゲート型非揮発性半導体素
子の製造方法を示す工程断面図。FIG. 14 is a process sectional view illustrating a method for manufacturing a conventional split gate nonvolatile semiconductor element.
【図１５】従来のスプリットゲート型非揮発性半導体素
子の製造方法を示す工程断面図。FIG. 15 is a process sectional view showing a method for manufacturing a conventional split gate nonvolatile semiconductor element.
２００ 半導体基板 ２０２ 第１ゲート絶縁膜 ２０４ａ 第１ゲート電極 ２１０ アイソレーション絶縁膜 ２１２ 第２ゲート絶縁膜 ２１４ａ 第２ゲート電極 ２１６ ソース領域 Reference Signs List 200 semiconductor substrate 202 first gate insulating film 204a first gate electrode 210 isolation insulating film 212 second gate insulating film 214a second gate electrode 216 source region
Claims (18)
板上に導電性膜と酸化防止膜を順次形成する工程と、 前記導電性膜表面が所定部分だけ露出されるように前記
酸化防止膜を食刻する工程と、 前記酸化防止膜をマスクとして前記導電性膜表面露出部
にアイソレーション絶縁膜を形成し、前記酸化防止膜を
除去する工程と、 前記アイソレーション絶縁膜をマスクとして前記導電性
膜を食刻して第１ゲート電極を形成する工程と、 前記第１ゲート電極の両側壁を含めた前記第１ゲート絶
縁膜上に第２ゲート絶縁膜を形成する工程と、 前記アイソレーション絶縁膜の中央部表面が所定部分だ
け露出されるように、アイソレーション絶縁膜の両エッ
ジ部と前記第２ゲート絶縁膜上の所定部分に亙って第２
ゲート電極を形成する工程と、 前記アイソレーション絶縁膜の表面露出部下側に位置す
る前記基板表面が所定部分だけ露出されるように前記ア
イソレーション絶縁膜と前記第１ゲート電極を選択食刻
して前記第１ゲート電極を左右に分離する工程とからな
ることを特徴とする非揮発性半導体素子の製造方法。A step of sequentially forming a conductive film and an antioxidant film on the semiconductor substrate on which the first gate insulating film is formed, and the antioxidant film such that only a predetermined portion of the conductive film surface is exposed. Etching, forming an isolation insulating film on the exposed surface of the conductive film using the antioxidant film as a mask, and removing the antioxidant film; and forming the conductive film using the isolation insulating film as a mask. Forming a first gate electrode by etching a conductive film; forming a second gate insulating film on the first gate insulating film including both side walls of the first gate electrode; A second portion is formed over both edges of the isolation insulating film and a predetermined portion on the second gate insulating film so that only a predetermined portion of the surface of the central portion of the insulating film is exposed.
Forming a gate electrode; and selectively etching the isolation insulating film and the first gate electrode such that only a predetermined portion of the substrate surface located below a surface exposed portion of the isolation insulating film is exposed. Separating the first gate electrode left and right.
構造或いは熱酸化膜とCVD 酸化膜の積層構造で形成する
ことを特徴とする請求項１に記載の非揮発性半導体素子
の製造方法。2. The nonvolatile semiconductor device according to claim 1, wherein the second gate insulating film has a single-layer structure of a thermal oxide film or a laminated structure of a thermal oxide film and a CVD oxide film. Production method.
厚さで形成することを特徴とする請求項１に記載の非揮
発性半導体素子の製造方法。3. The method according to claim 1, wherein the second gate insulating film is formed to a thickness of 200 to 400 degrees.
窒化膜で形成することを特徴とする請求項１に記載の非
揮発性半導体素子の製造方法。4. The method according to claim 1, wherein the anti-oxidation film is formed of a nitride film having a thickness of 200 to 1500 degrees.
さのポリシリコンで形成することを特徴とする請求項１
に記載の非揮発性半導体素子の製造方法。5. The semiconductor device according to claim 1, wherein the first gate electrode is formed of polysilicon having a thickness of 1000 to 2000 degrees.
3. The method for manufacturing a nonvolatile semiconductor device according to item 1.
さのポリシリコン或いはポリサイドで形成することを特
徴とする請求項１に記載の非揮発性半導体素子の製造方
法。6. The method according to claim 1, wherein the second gate electrode is formed of polysilicon or polycide having a thickness of 1000 to 2000 degrees.
さで形成することを特徴とする請求項１に記載の非揮発
性半導体素子の製造方法。7. The method according to claim 1, wherein the first gate insulating film is formed to a thickness of 70-150 °.
00Åの厚さの酸化膜で形成することを特徴とする請求項
１に記載の非揮発性半導体素子の製造方法。8. The isolation insulating film may have a thickness of 1000 to 20.
2. The method for manufacturing a nonvolatile semiconductor device according to claim 1, wherein the non-volatile semiconductor device is formed of an oxide film having a thickness of 00 [deg.].
域形成部を含めたその周りの所定部分に該当する領域の
前記導電性膜表面が所定部分だけ露出されるように実施
することを特徴とする請求項１に記載の非揮発性半導体
素子の製造方法。9. The step of etching the oxidation preventing film is performed such that only a predetermined portion of the surface of the conductive film in a region corresponding to a predetermined portion including a source region forming portion is exposed. The method for manufacturing a nonvolatile semiconductor device according to claim 1.
基板上に導電性膜と酸化防止膜を順次形成する工程と、 前記導電性膜表面が所定部分だけ露出されるように前記
酸化防止膜を食刻する工程と、 前記酸化防止膜をマスクとして前記導電性膜の表面露出
部にアイソレーション絶縁膜を形成し、前記酸化防止膜
を除去する工程と、 前記アイソレーション絶縁膜をマスクとして前記導電性
膜を食刻して第１ゲート電極を形成する工程と、 前記第１ゲート電極の両側壁を含めた前記第１ゲート絶
縁膜上に第２ゲート絶縁膜を形成する工程と、 前記アイソレーション絶縁膜上を含めたその周りの前記
第２ゲート絶縁膜上の所定部分に亙って第２ゲート電極
を形成する工程と、 前記第２ゲート電極の中央部下側に位置した前記基板表
面が所定部分だけ露出されるように前記第２ゲート電
極、前記アイソレーション絶縁膜、及び前記第１ゲート
電極を選択食刻して前記第１、第２ゲート電極をそれぞ
れ左右に分離する工程とからなることを特徴とする非揮
発性半導体素子の製造方法。10. A step of sequentially forming a conductive film and an antioxidant film on a semiconductor substrate on which a first gate insulating film is formed, and said antioxidant film such that only a predetermined portion of the conductive film surface is exposed. Etching, forming an isolation insulating film on a surface exposed portion of the conductive film using the antioxidant film as a mask, and removing the antioxidant film; and using the isolation insulating film as a mask. Forming a first gate electrode by etching a conductive film; forming a second gate insulating film on the first gate insulating film including both side walls of the first gate electrode; Forming a second gate electrode over a predetermined portion of the second gate insulating film including the periphery of the second insulating film, and wherein the substrate surface located below the center of the second gate electrode is Predetermined part Selectively etching the second gate electrode, the isolation insulating film, and the first gate electrode so as to separate the first and second gate electrodes from each other. A method for manufacturing a nonvolatile semiconductor element.
層構造或いは熱酸化膜とCVD 酸化膜の積層構造で形成す
ることを特徴とする請求項１０に記載の非揮発性半導体
素子の製造方法11. The nonvolatile semiconductor device according to claim 10, wherein the second gate insulating film has a single-layer structure of a thermal oxide film or a laminated structure of a thermal oxide film and a CVD oxide film. Production method
の厚さで形成することを特徴とする請求項１０に記載の
非揮発性半導体素子の製造方法。12. The semiconductor device according to claim 1, wherein the second gate insulating film has a thickness of 200 to 400.
The method for manufacturing a nonvolatile semiconductor device according to claim 10, wherein the non-volatile semiconductor device is formed with a thickness of:
で形成することを特徴とする請求項１０記載の非揮発性
半導体素子の製造方法。13. The method according to claim 10, wherein the antioxidant film is formed to a thickness of 200 to 1500 degrees.
厚さのポリシリコンで形成することを特徴とする請求項
１０に記載の非揮発性半導体素子の製造方法。14. The method according to claim 10, wherein the first gate electrode is formed of polysilicon having a thickness of 1000 to 2000 degrees.
厚さのポリシリコン或いはポリサイドで形成することを
特徴とする請求項１０に記載の非揮発性半導体素子の製
造方法。15. The method according to claim 10, wherein the second gate electrode is formed of polysilicon or polycide having a thickness of 1000 to 2000 degrees.
厚さで形成することを特徴とする請求項１０に記載の非
揮発性半導体素子の製造方法。16. The method according to claim 10, wherein the first gate insulating film is formed to a thickness of 70 to 150 degrees.
2000Åの厚さの酸化膜で形成することを特徴とする請求
項１０に記載の非揮発性半導体素子の製造方法。17. The semiconductor device according to claim 1, wherein the isolation insulating film has a thickness of 1,000 to 1,000.
The method according to claim 10, wherein the non-volatile semiconductor device is formed of an oxide film having a thickness of 2000mm.
領域形成部を含めたその周りの所定部分に該当する領域
の前記導電性膜表面が所定部分だけ露出されるように実
施することを特徴とする請求項１０に記載の非揮発性半
導体素子の製造方法。18. The method according to claim 18, wherein the step of etching the antioxidant film is performed such that only a predetermined portion of the conductive film surface in a region corresponding to a predetermined portion around the source region forming portion is exposed. The method for manufacturing a nonvolatile semiconductor device according to claim 10.
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