JP4224148B2

JP4224148B2 - Nonvolatile semiconductor device manufacturing method

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Publication number: JP4224148B2
Application number: JP18289698A
Authority: JP
Inventors: 東浚金; 鍾元柳; 容碩崔
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1998-04-21
Filing date: 1998-06-29
Publication date: 2009-02-12
Anticipated expiration: 2018-06-29
Also published as: JPH11307655A; TW405168B; KR19990080755A; KR100276651B1

Description

【０００１】
【発明の属する技術分野】
本発明は、非揮発性半導体素子の製造方法に係るもので、詳しくは工程変更により非揮発性メモリセルの高集積化を図り得る非揮発性半導体素子の製造方法に関する。
【０００２】
【従来の技術】
非揮発性半導体素子は、電気的にデータの消去と貯蔵が可能で、電源が供給されなくてもデータの保存が可能であるという特長を有して、最近多様な分野でその使用範囲が拡大している。
【０００３】
このような非揮発性半導体素子はメモリセルアレイの構造に従って大きくNAND型とNOR 型に区分され、これらは高集積化と高速性に大別されるそれぞれの特長を有していて、その使用が次第に増加しつつある。
【０００４】
この中で、本発明と直接に関連するNOR 型非揮発性半導体素子は、一つのビットラインにシングルトランジスタからなる多数のメモリセルが並列接続され、該ビットラインに接続されるドレインと共通ソースラインに接続されるソース間に一つのセルトランジスタだけが接続されるようになって、メモリセルの電流が増大し高速動作を行い得るが、ビットラインコンタクトとソースラインの占める面積が増大してメモリ素子の高集積化が難しいという短所を有する。
【０００５】
上述のような特徴を有するNOR 型非揮発性半導体素子は、通常フローティングゲート（以下、第１ゲート電極という）とコントロールゲート（以下、第２ゲート電極という）が層間絶縁膜を介して積層される構造にメモリセルが構成され、データの貯蔵及び消去／判読と関連した一連の動作が次のような方式により行われる。
このとき、データの貯蔵と関連するプログラムはHEI(hot electron injection)或いはFNトンネル(fowler-nordheim tunnel) により行われ、データの消去と関連する一連の動作はFNトンネル方式により行われる。
【０００６】
以下、その一例として、プログラムがHEI 方式により行われる場合に対して説明する。
まず、プログラムの場合に対して説明する。ビットラインと第２ゲート電極に電圧を印加してソースとドレイン間にチャンネルを形成すると、ドレインでホットエレクトロンが発生し、該ホットエレクトロンは第２ゲート電極の電圧のためゲート絶縁膜（又はトンネリング絶縁膜）の障壁を超えて第１ゲート電極に注入される。その結果、プログラムがなって除去されたセルにデータが書き込まれる。このように第１ゲート電極にエレクトロンが充填されると、このエレクトロンのためメモリセルのしきい値電圧（以下、Vth という）が上がり、ワードラインと接続された第２ゲート電極に電源電圧が供給されてセルを読むと、高いしきい値電圧によりチャンネルが形成されなくて電流が流れないので、一つの状態を記憶させ得るようになる。
【０００７】
一方、新しい情報を貯蔵するため再び除去する場合、第２ゲート電極を接地させソースに高い電圧を印加して第１ゲート電極と基板間のゲート絶縁膜両端に強い電界を供給すると、ゲート絶縁膜の障壁が薄くなってFNトンネル方式により第１ゲート電極内に貯蔵されたエレクトロンが薄くなった絶縁膜障壁を透過して一度に基板側に抜け出る。その結果、データの消去が行われる。従って、第１ゲート電極内にエレクトロンがなくてセルのしきい値電圧が低くなるので、第２ゲート電極に電源電圧を印加してセルを読むと始めの場合とは違う別の一つの状態を記憶させることができるようになる。
即ち、データの判読は選択セルのビットラインと第２ゲート電極に適正電圧を印加してメモリセルトランジスタの電流有無を判読する方式により行われる。
【０００８】
しかし、このような構造の非揮発性半導体素子は、
（１）ビットラインにメモリセルが並列に接続されていて、メモリセルトランジスタのVth が非選択セルの第２ゲート電極に印加される電圧（例えば0V）よりも低くなると、選択セルのオン、オフに係わらずに電流が流れて全てのセルがオンセルに読まれる誤動作が発生するため、Vth を厳しく管理すべきだという難しさがあり、
（２）HEI 方式によりプログラムするときにソースからドレイン側へ過度なセル電流が流れるに従い、プログラムに必要される電圧を発生させるためには高容量のポンプを必要とする
という問題点がある。
【０００９】
これを解決するため、最近、スプリットゲート型(split gate type) といわれる非揮発性半導体素子が提案されている。図１１の断面図は、その一例として米国特許番号第5,045,488 に開示された非揮発性半導体素子のシングルトランジスタの構造を示す。
【００１０】
図１１を参照すると、スプリットゲート型構造を有する従来の非揮発性半導体素子は、半導体基板100 上のアクティブ領域に第１ゲート絶縁膜102 が形成され、該ゲート絶縁膜102 上の所定部分には左右に２つに分離されて第１ゲート電極104aが形成され、該第１ゲート電極104a上部にはアイソレーション絶縁膜110 が形成され、前記第１ゲート電極104aの２つの部分の各両側面を含めたゲート絶縁膜102 上にはデータ消去のため第２ゲート絶縁膜（又はトンネリング絶縁膜）112 が形成され、前記アイソレーション絶縁膜110 と第２ゲート絶縁膜112 上の所定部分に亙っては第２ゲート電極114aが形成され、同一平面上で所定間隔離隔して配置された第１ゲート電極104aの２つの部分は基板100 内部に形成されたソース領域116 に共通に結合され、第１ゲート電極104a下部に形成されるチャンネル領域と第２ゲート電極114a下部に形成されるチャンネル領域は基板100 上で直列に接続される構造を有するように構成されている。
【００１１】
以下、このような構造の非揮発性半導体素子の製造工程を図１２乃至図１５を参照して説明する。
第１段階として、図１２に示すように、半導体基板100 上の所定部分にフィールド酸化膜を形成して素子分離領域とアクティブ領域を定義した後、基板100 上のアクティブ領域のみに選択的に第１ゲート絶縁膜102 を形成する。
第２段階として、図１３（Ａ）に示すように、第１ゲート絶縁膜102 上にポリシリコン材質の第１導電性膜104 を形成し、その上に窒化膜材質の酸化防止膜106 を形成する。
第３段階として、図１３（Ｂ）に示すように、第１ゲート電極が形成される部分（Ａ１に該当する部分）の酸化防止膜106 表面が露出されるようにその上に感光膜パターン108 を形成し、これをマスクとして酸化防止膜106 を食刻する。
【００１２】
第４段階として、図１４（Ａ）に示すように、感光膜パターン108 を除去し、酸化防止膜106 をマスクとして酸化工程を施す。その結果、第１導電性膜104 の上部には、酸化防止膜106 により保護されない部分のみに選択的にアイソレーション絶縁膜110 が形成される。
第５段階として、図１４（Ｂ）に示すように、酸化防止膜106 を除去し、アイソレーション絶縁膜110 をマスクとして第１導電性膜104 を乾式食刻してポリシリコン材質の第１ゲート電極104aを形成し、酸化工程を施して第１ゲート電極104aの両側壁を含めた第１ゲート絶縁膜102 上に薄い厚さの第２ゲート絶縁膜（又はトンネリング絶縁膜）112 を形成する。
【００１３】
第６段階として、図１５（Ａ）に示すように、アイソレーション絶縁膜110 を含めた第２ゲート絶縁膜112 上にポリシリコン材質の第２導電性膜を形成し、その上に第２ゲート電極形成部を限定する感光膜パターン108aを形成した後、これをマスクとして第２導電性膜を乾式食刻してポリシリコン材質の第２ゲート電極114aを形成する。
第７段階として、図１５（Ｂ）に示すように、感光膜パターン108aを除去し、新たに第２ゲート電極114aを含めたアイソレーション絶縁膜110 上の所定部分及び第２ゲート絶縁膜112 上の所定部分に亙って感光膜パターン108bを形成し、これをマスクとして全面に高濃度の不純物をイオン注入して基板100 内にソース領域116 とドレイン領域（図示せず）を形成した後感光膜パターン108bを除去して、全工程を終了する。
【００１４】
上述のようにして製造された非揮発性半導体素子の場合は、、データの貯蔵と関連したプログラムが次のような方式により行われる。即ち、メモリセルのソース領域116 に高電圧を印加すると、この電圧によるカップリングにより第１ゲート電極104aに所定の電圧が誘起され、このとき第２ゲート電極114aに所定の電圧（例えば第２ゲート電極とチャンネルにより形成されるトランジスタのVth よりも高い電圧）を印加してソースとドレイン間にチャンネルを形成すると、HEI 方式により第１ゲート電極104a内にドレインで発生したエレクトロンが注入される。その結果、プログラムがなって消去されたセルにデータが記録される。
【００１５】
この場合、第２ゲート電極114aに印加される電圧を適切に調節すると、第１ゲート電極104aのエッジ近くで電界を大きくすることができるので、プログラム効果を増加させ得ると共に、ソースとドレイン間に流れる電流を小さくすることによりパワー消耗も減らして、HEI 方式によるプログラムのときに高容量のポンプが必要とされなくなる。
【００１６】
一方、消去の場合は、第２ゲート電極114aに高電圧を印加して第２ゲート電極114aと第１ゲート電極104a間の電界により第１ゲート電極104a内に貯蔵されたエレクトロンが第２ゲート絶縁膜（又はトンネリング絶縁膜）112 を通じてFNトンネル方式により第２ゲート電極114a側に抜け出るようにして、データの消去が行われる。
従って、メモリセルのデータ判読はメモリセルのドレインに接続されたビットラインと第２ゲートラインに適正電圧を印加してメモリセルトランジスタの電流の有無を判読する方式により行われる。
このとき、上述のような非揮発性メモリセルは第２ゲート電極114aによるチャンネル領域と第１ゲート電極104aによるチャンネル領域の全てが形成されなければセル電流が流れないため、メモリセルトランジスタの選択トランジスタは通常1.0VほどのVth を有するように製作され、第１ゲート電極104aはプログラムされたセルの場合は高いVth を有し、消去されたセルの場合は低いVth （場合によっては-Vth）を有するようになる。
従って、この場合、第１ゲート電極104aのトランジスタがオーバー消去（over erase)により-Vth（コントロールゲートに0Vが印加されてもチャンネルが形成される）を有しても選択トランジスタがオフされるので、選択セルのオン／オフに係わらずに電流が流れる現象を防止し、Vth を厳しく管理しなくても素子の誤動作を防止できる。
【００１７】
【発明が解決しようとする課題】
しかるに、上記のようなスプリットゲート型の非揮発性半導体素子の場合は、第１ゲート電極104aと第２ゲート電極114aからなるトランジスタのゲートがそれぞれ形成されるため、素子製造のときメモリセルの全体的なゲート長さが増加してメモリセルの高集積化を図ることができないという問題点が発生する。これを解決するためには回路設計時に第１ゲート電極104aのサイズを既存の場合よりも小さく定義しなければならないが、現在、第１ゲート電極104aがアイランドの形状を有して写真食刻工程の適用に限界があるから、ゲートラインの線幅を既に設定されているデザインルール以上に小さくすることは不可能である。
【００１８】
それどころか、上記した従来の製造方法では、図１４（Ａ）に示すアイソレーション絶縁膜成長過程で、酸化工程により図１１に示すようにバーズビークＩが発生するため、第１ゲート電極104aの幅が設定された"A1"よりも増加して"A2"の大きさになることのみならず、第２ゲート電極114aからなる選択トランジスタのゲート幅（図１１にＸで表示した部分）が第１ゲート電極104a上のバーズビークにより小さくなった部分だけ同一平面上で一層延長されて大きく形成されるため、ゲートラインの幅がデザインルールに比べて一層大きくなる。
そして、上述のようにバーズビークＩにより第１ゲート電極104aの幅がデザインルールよりも大きくなると、非揮発性メモリセルの全体的なゲート長さがＬ１からＬ２に増加して半導体素子の高集積化を図ることができないため、これに対する改善策が至急に要求されている。
【００１９】
本発明の目的は、スプリットゲート型において非揮発性メモリセルトランジスタの製造時、第１ゲート電極の全体の長さをデザインルールにより設定されたサイズよりも小さく実現できるように工程を変更することにより、非揮発性メモリセルの高集積化を図り得る非揮発性半導体素子の製造方法を提供することにある。
【００２０】
【課題を解決するための手段】
本発明の第１の非揮発性半導体素子の製造方法は、第１ゲート絶縁膜が形成された半導体基板上に導電性膜と酸化防止膜を順次形成する工程と、前記導電性膜表面が所定部分だけ露出されるように前記酸化防止膜を食刻する工程と、前記酸化防止膜をマスクとして前記導電性膜表面露出部にアイソレーション絶縁膜を形成し、前記酸化防止膜を除去する工程と、前記アイソレーション絶縁膜をマスクとして前記導電性膜を食刻して第１ゲート電極を形成する工程と、前記第１ゲート電極の両側壁を含めた前記第１ゲート絶縁膜上に第２ゲート絶縁膜を形成する工程と、前記アイソレーション絶縁膜の中央部表面が所定部分だけ露出されるように、アイソレーション絶縁膜の両エッジ部と前記第２ゲート絶縁膜上の所定部分に亙って第２ゲート電極を形成する工程と、前記アイソレーション絶縁膜の表面露出部下側に位置する前記基板表面が所定部分だけ露出されるように前記アイソレーション絶縁膜と前記第１ゲート電極を選択食刻して前記第１ゲート電極を左右に分離する工程とからなることを特徴とする。
【００２１】
本発明の第２の非揮発性半導体素子の製造方法は、第１ゲート絶縁膜が形成された半導体基板上に導電性膜と酸化防止膜を順次形成する工程と、前記導電性膜表面が所定部分だけ露出されるように前記酸化防止膜を食刻する工程と、前記酸化防止膜をマスクとして前記導電性膜の表面露出部にアイソレーション絶縁膜を形成し、前記酸化防止膜を除去する工程と、前記アイソレーション絶縁膜をマスクとして前記導電性膜を食刻して第１ゲート電極を形成する工程と、前記第１ゲート電極の両側壁を含めた前記第１ゲート絶縁膜上に第２ゲート絶縁膜を形成する工程と、前記アイソレーション絶縁膜上を含めたその周りの前記第２ゲート絶縁膜上の所定部分に亙って第２ゲート電極を形成する工程と、前記第２ゲート電極の中央部下側に位置した前記基板表面が所定部分だけ露出されるように前記第２ゲート電極、前記アイソレーション絶縁膜、及び前記第１ゲート電極を選択食刻して前記第１、第２ゲート電極をそれぞれ左右に分離する工程とからなることを特徴とする。
【００２２】
これらの方法において、前記酸化防止膜の食刻工程は、ソース領域形成部を含めたその周りの所定部分に該当する領域の前記導電性膜表面が所定部分だけ露出されるように実施される。
【００２３】
上記のような製造方法においては、ソース領域に隣接する二つの第１ゲート電極を付着させて一つの大きなアイランド形状に作った後、これを食刻工程によってソース領域形成部を中心に左右に２つに分離させる方法により第１ゲート電極形成工程が実施されるので、写真食刻工程の実施上の難しさなしに第１ゲート電極の線幅をデザインルールにより設定された大きさよりも小さく形成することができる。さらに、左右に２つに分離された第１ゲート電極の内側端部では第１ゲート電極上に置かれたアイソレーション絶縁膜にバーズビークが発生せず、第１ゲート電極の外側端部でのみアイソレーション絶縁膜にバーズビークが発生するので、バーズビークにより第１ゲート電極の長さが増加することを最小化させ得ると共に、第１ゲート電極間のスペースを減らすことが可能になって小さいメモリセルを実現できるようになる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。
本発明は、非揮発性半導体素子の第１ゲート電極の形成時、初期は第１ゲート電極をスプリット形態に製作せず一つの大きなアイランド形態に作った後、食刻工程を用いてこれをソース領域を中心として左右に２つに分離させることにより、第１ゲート電極の全体的な長さがデザインルールより増加することを防止してメモリセルの高集積化を図り得る技術であって、図１乃至図１０を参照して具体的に説明する。
【００２５】
ここで、図１は本発明の第１実施形態により製造された非揮発性半導体素子の構造を示す断面図、図２乃至図５は本発明の非揮発性半導体素子の製造方法の第１実施形態を示す工程断面図、図６は本発明の第２実施形態により製造された非揮発性半導体素子の構造を示す断面図、図７乃至図１０は本発明の非揮発性半導体素子の製造方法の第２実施形態を示す工程断面図である。
【００２６】
まず、本発明の第１実施形態を説明する。
最初に図１を参照して本発明の第１実施形態により製造された非揮発性半導体素子の構造を説明する。
図１に示すように、スプリットゲート型構造を有する本発明に係る非揮発性半導体素子は、半導体基板200 上のアクティブ領域に第１ゲート絶縁膜202 が形成され、該第１ゲート絶縁膜202 上の所定部分には基板200 内のソース領域216 を介して所定間隔だけ離隔されるように左右一対からなる第１ゲート電極204aが形成され、該第１ゲート電極204a上にはアイソレーション絶縁膜210 が形成され、前記第１ゲート電極204aの外側の側面を含めた第１ゲート絶縁膜202 上にはデータ消去のため第２ゲート絶縁膜（又はトンネリング絶縁膜）212 が形成され、アイソレーション絶縁膜210 上の所定部分と第２ゲート絶縁膜212 上の所定部分に亙っては第２ゲート電極214aが形成され、同一平面上で所定間隔だけ離隔して配置された第１ゲート電極204aの２つの部分は基板200 内部に形成されたソース領域216 に共通に結合され、第１ゲート電極204a下部に形成されるチャンネル領域と第２ゲート電極214a下部に形成されるチャンネル領域は基板200 上で直列接続される構造を有するように構成されている。このとき、前記アイソレーション絶縁膜210 はソース領域216 と隣接する側にはバーズビークＩが形成されず、その反対側の外側の端部のみにバーズビークＩが形成された構造を有する。
【００２７】
図１を参照すると、バーズビークＩが第１ゲート電極204aの上側に置かれたアイソレーション絶縁膜210 の外側の端部のみに形成されるので、第１ゲート電極204a自体の線幅Ａを減らしてメモリセルの高集積化を実現できることが確認される。
図１中、符号Ｌ１は工程進行中に初期設定された第１ゲート電極204aの全体的な長さを示し、符号Ｌ２は全工程が完了した後バーズビークＩの発生により第１ゲート電極204aの長さが増加した状態を示し、参照符号Ｘは第２ゲート電極214aからなる選択トランジスタのゲート幅を示す。
【００２８】
前記構造の非揮発性半導体素子は図２乃至図５に示した工程断面図（本発明の第１実施形態）から分かるように次の７段階を経て製造される。
第１段階として、図２に示すように、半導体基板200 上の所定部分にフィールド酸化膜を形成して素子分離領域とアクティブ領域を定義した後、基板200 上のアクティブ領域のみに選択的に70〜150 Åの厚さの第１ゲート絶縁膜202 を形成する。
【００２９】
第２段階として、図３（Ａ）に示すように、フローティングゲートとして使用される第１ゲート電極を形成するため、第１ゲート絶縁膜202 上にポリシリコン材質の第１導電性膜204 を1000〜2000Åの厚さに形成し、その上に窒化膜材質の酸化防止膜206 を形成する。このとき、酸化防止膜206 は200 〜1500Åの厚さに形成される。
【００３０】
第３段階として、図３（Ｂ）に示すように、ソース領域を中心として隣接する第１ゲート電極の２つの部分を付着させて一つの大きなアイランド形状に作るため、ソース領域形成部とその周りの所定領域に該当する部分（図中符号Ｌ１で標記された部分）の酸化防止膜206 表面が露出されるように該酸化防止膜206 上に感光膜パターン208 を形成し、これをマスクとして酸化防止膜206 を食刻する。このように第１ゲート電極形成部を限定すると、後述する第５段階で形成される第１ゲート電極の断面方向への長さが従来の図１３（Ｂ）の“Ａ１”から図３（Ｂ）の“Ｌ１”のサイズに大きくなるので、写真食刻工程の実施に制限を受けずに容易に食刻工程を実施できるという特長がある。
【００３１】
第４段階として、図４（Ａ）に示すように、感光膜パターン208 を除去し、
酸化防止膜206 をマスクとして酸化工程を施す。その結果、第１導電性膜204 上には、酸化防止膜206 により保護されない部分のみに選択的に1000〜2000Åの厚さのアイソレーション絶縁膜210 が形成される。
【００３２】
第５段階として、図４（Ｂ）に示すように、酸化防止膜206 を除去し、アイソレーション絶縁膜210 をマスクとして第１導電性膜204 を乾式食刻してポリシリコン材質の第１ゲート電極204aを形成する。このとき、第１ゲート電極204aはアイソレーション絶縁膜210 の両端に作られたバーズビークにより初期設定された図１、図３（Ｂ）のＬ１の長さよりも少し増加した図１のＬ２の長さを有するように作られる。次いで、アイソレーション絶縁膜210 上と第１ゲート電極204aの側面を含めた第１ゲート絶縁膜202 上に200 〜400 Åの厚さの第２ゲート絶縁膜（又はトンネリング絶縁膜）212 を形成する。このとき、第２ゲート絶縁膜212 は熱酸化膜の単層構造を有するように形成するが、熱酸化膜とCVD 酸化膜が積層された構造を有するように形成することもできる。また、アイソレーション絶縁膜210 は第２ゲート絶縁膜212 に比べてその厚さが格段に厚いので、ここではその上に形成される第２ゲート絶縁膜212 の厚さを図示しなかった。
【００３３】
第６段階として、図５（Ａ）に示すように、コントロールゲートと選択トランジスタのゲートとして用いられる第２ゲート電極を形成するため、アイソレーション絶縁膜210 を含めた第２ゲート絶縁膜212 上にポリシリコン或いはポリサイド材質の第２導電性膜を1000〜2000Åの厚さに形成し、その上に第２ゲート電極形成部を限定する感光膜パターン208aを形成した後、これをマスクとして第２導電性膜を乾式食刻する。その結果、アイソレーション絶縁膜210 の中央部表面が所定部分だけ露出する一方、アイソレーション絶縁膜210 の両エッジ部と第２ゲート絶縁膜212 上の所定部分に亙ってポリシリコン或いはポリサイド材質の第２ゲート電極214aが形成される。
【００３４】
第７段階として、図５（Ｂ）に示すように、感光膜パターン208aを除去し、新たに第２ゲート電極214aとアイソレーション絶縁膜210 を含めた第２ゲート絶縁膜212 上に感光膜を形成した後、アイソレーション絶縁膜210 の中央部表面が所定部分だけ露出されるように感光膜を露光現像して感光膜パターン208bを形成する。その後、高濃度の不純物イオン注入工程を施すために形成した前記感光膜パターン208bをマスクとして第１ゲート絶縁膜202 表面の所定部分が露出されるようにアイソレーション絶縁膜210 と第１ゲート電極204aを自己整合方式により食刻して第１ゲート電極204aを基板200 上で左右に２つに分離させる。次いで、前記感光膜パターン208bをマスクとして第１ゲート絶縁膜202 の表面露出部を介して高濃度の不純物をイオン注入して基板200 内にソース領域216 とドレイン領域（図示せず）を形成した後感光膜パターン208bを除去して、全工程を完了する。
【００３５】
このように工程を実施した場合は、第１ゲート電極204aの形成時写真食刻工程の制限を受けないので、メモリセルの製造時バーズビークにより第１ゲート電極204aの長さが大きくなることを考慮して工程初期段階で第１ゲート電極204aの全体的な長さを調整することが可能である。
又、図１に示すように、第１ゲート電極204a上側に置かれたアイソレーション絶縁膜210 の内側端部にバーズビークＩが発生せず、アイソレーション絶縁膜210 の外側端部のみにバーズビークＩが発生することにより、第１ゲート電極204aのそれぞれの線幅Ａと第１ゲート電極204a間のスペースを既存の場合よりも小さくすることができる。従って、第２ゲート電極214aで形成される選択トランジスタのゲート幅（図１中Ｘで表示した部分）が第１ゲート電極204aのバーズビークにより小さくなる分だけ同一平面上でより延長されても第１ゲート電極204aの線幅が従来の場合よりも小さくなるので、第１、第２ゲート電極204a、214aの全体的な長さが減り、小さいメモリセルを実現できる。
【００３６】
次に、本発明の第２実施形態を説明する。
第２実施形態による非揮発性半導体素子は、図６の断面図から分かるように、メモリセル製造工程の完了した状態でコントロールゲートと選択トランジスタのゲートの役割を担当する第２ゲート電極314aがアイソレーション絶縁膜310 上の所定部分でなく全表面に形成されることを除き基本構造は図１の第１実施形態による素子と同一であるので、ここではその基本構造に対する詳細な説明は省略する。
図６の場合もバーズビークＩが第１ゲート電極304aの上側に置かれたアイソレーション絶縁膜310 の外側端部のみに形成されるので、第１ゲート電極304a自体の線幅Ａを減らすことができて、メモリセルの高集積化を実現できることが確認される。
図６中符号Ｌ１は工程進行中に初期設定された第１ゲート電極304aの全体的な長さを示し、符号Ｌ２は全工程が完了した後バーズビークＩの発生により第１ゲート電極304aの長さが増加した状態を示し、符号Ｘは第２ゲート電極314aからなる選択トランジスタのゲート幅を示す。
【００３７】
この構造の非揮発性メモリ素子は図７乃至図１０に示す工程断面図（本発明の第２実施形態）から分かように、次の７段階を経て製造される。以下の説明では、便宜上第１実施形態と異なる工程を中心としてその製造方法を簡略に説明する。
【００３８】
第１段階として、図７に示すように、半導体基板300 上のアクティブ領域に第１ゲート絶縁膜302 を形成する。
第２段階として、図８（Ａ）に示すように、第１ゲート絶縁膜202 上にポリシリコン材質の第１導電性膜304 と窒化膜材質の酸化防止膜306 を順次形成する。
【００３９】
第３段階として、図８（Ｂ）に示すように、ソース領域を中心として隣接する第１ゲート電極の２つの部分を付着させて一つの大きなアイランド形状に作るため、ソース領域形成部とその周りの所定領域に該当する部分（図中符号Ｌ１で標記された部分）の酸化防止膜306 表面が露出されるように、該酸化防止膜306 上に感光膜パターン308 を形成し、これをマスクとして酸化防止膜306 を食刻する。
【００４０】
第４段階として、図９（Ａ）に示すように、感光膜パターン308 を除去し、酸化防止膜306 をマスクとして酸化工程を施して酸化防止膜306 により保護されない第１導電性膜304 上の部分にのみ選択的にアイソレーション絶縁膜310 を形成する。
第５段階として、図９（Ｂ）に示すように、酸化防止膜306 を除去し、アイソレーション絶縁膜310 をマスクとして第１導電性膜304 を乾式食刻してポリシリコン或いはポリサイド材質の第１ゲート電極304aを形成し、その表面と側面ならびに第１ゲート絶縁膜302 上の全面に熱酸化膜の単層構造又は熱酸化膜とCVD 酸化膜が積層された構造の第２ゲート絶縁膜（又はトンネリング絶縁膜）312 を形成する。このとき、第１ゲート電極304aはアイソレーション絶縁膜310 の両エッジ部に作られたバーズビークにより初期設定された図６、図８（Ｂ）のＬ１の長さよりも少し増加し図６のＬ２の長さを有するように製作される。
【００４１】
第６段階として、図１０（Ａ）に示すように、アイソレーション絶縁膜310 を含めた第２ゲート絶縁膜312 上にポリシリコン或いはポリサイド材質の第２導電性膜を形成し、その上に第２ゲート電極形成部を限定する感光膜パターン308aを形成した後、これをマスクとして第２導電性膜を乾式食刻する。その結果、アイソレーション絶縁膜310 を含めたその周りの第２ゲート絶縁膜312 上の所定部分に亙ってポリシリコン或いはポリサイド材質の第２ゲート電極314aが形成される。
【００４２】
第７段階として、図１０（Ｂ）に示すように、感光膜パターン308aを除去し、新たに第２ゲート電極314aを含めた第２ゲート絶縁膜312 上に感光膜を形成した後、第２ゲート電極314aの中央部表面が所定部分だけ露出されるように感光膜を露光現像して感光膜パターン308bを形成する。その後、感光膜パターン308bをマスクとしてゲート絶縁膜302 表面が所定部分だけ露出されるように第２ゲート電極314aとアイソレーション絶縁膜310 と第１ゲート電極304aを自己整合方式により食刻して、基板300 上で第１、第２ゲート電極304a、314aをそれぞれ左右に２つに分離させる。次いで、感光膜パターン308bをマスクとしてゲート絶縁膜302 表面露出部を介して高濃度の不純物をイオン注入して基板300 内にソース領域316 とドレイン領域（図示せず）を形成した後、感光膜パターン308bを除去して、全工程を終了する。
【００４３】
このように非揮発性メモリセルを製造する場合も、第１実施形態と同様に第１ゲート電極304aのそれぞれの線幅及びその全体的な長さを既存と比べて小さく形成することができるので、従来よりも小さいメモリセルを図り得る。
【００４４】
【発明の効果】
以上説明したように本発明は、
（１）工程変更を通じて第１ゲート電極の線幅を写真食刻工程で許容するサイズ以下に設定して、第１ゲート電極の全体の長さを既存よりも小さいサイズに形成できるし、
（２）２つに分離されたアイソレーション絶縁膜の外側の端部のみにバーズビークが形成されて、バーズビークにより第１ゲート電極の線幅が増加することを最小化して、
高集積されたメモリセルを図り得るという効果がある。
【図面の簡単な説明】
【図１】本発明の第１実施形態により製造された非揮発性半導体素子を示す断面図。
【図２】本発明による非揮発性半導体素子の製造方法の第１実施形態を示す工程断面図。
【図３】本発明による非揮発性半導体素子の製造方法の第１実施形態を示す工程断面図。
【図４】本発明による非揮発性半導体素子の製造方法の第１実施形態を示す工程断面図。
【図５】本発明による非揮発性半導体素子の製造方法の第１実施形態を示す工程断面図。
【図６】本発明の第２実施形態により製造された非揮発性半導体素子を示す断面図。
【図７】本発明による非揮発性半導体素子の製造方法の第２実施形態を示す工程断面図。
【図８】本発明による非揮発性半導体素子の製造方法の第２実施形態を示す工程断面図。
【図９】本発明による非揮発性半導体素子の製造方法の第２実施形態を示す工程断面図。
【図１０】本発明による非揮発性半導体素子の製造方法の第２実施形態を示す工程断面図。
【図１１】従来のスプリットゲート型非揮発性半導体素子を示す断面図。
【図１２】従来のスプリットゲート型非揮発性半導体素子の製造方法を示す工程断面図。
【図１３】従来のスプリットゲート型非揮発性半導体素子の製造方法を示す工程断面図。
【図１４】従来のスプリットゲート型非揮発性半導体素子の製造方法を示す工程断面図。
【図１５】従来のスプリットゲート型非揮発性半導体素子の製造方法を示す工程断面図。
【符号の説明】
２００半導体基板
２０２第１ゲート絶縁膜
２０４ａ第１ゲート電極
２１０アイソレーション絶縁膜
２１２第２ゲート絶縁膜
２１４ａ第２ゲート電極
２１６ソース領域[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a non-volatile semiconductor element, and more particularly to a method for manufacturing a non-volatile semiconductor element that can achieve high integration of non-volatile memory cells by changing the process.
[0002]
[Prior art]
Non-volatile semiconductor devices have the feature that data can be erased and stored electrically, and data can be stored even when power is not supplied. is doing.
[0003]
Such non-volatile semiconductor elements are roughly classified into NAND type and NOR type according to the structure of the memory cell array, and these have the respective features that are roughly classified into high integration and high speed, and their use is gradually increased. It is increasing.
[0004]
Among these, the NOR type non-volatile semiconductor device directly related to the present invention includes a plurality of memory cells composed of a single transistor connected in parallel to one bit line, and a drain and a common source line connected to the bit line. Since only one cell transistor is connected between the sources connected to each other, the current of the memory cell increases and high speed operation can be performed. However, the area occupied by the bit line contact and the source line increases, and the memory device However, it is difficult to achieve high integration.
[0005]
The NOR-type non-volatile semiconductor device having the above-described characteristics is usually formed by stacking a floating gate (hereinafter referred to as a first gate electrode) and a control gate (hereinafter referred to as a second gate electrode) via an interlayer insulating film. A memory cell is formed in the structure, and a series of operations related to data storage and erasure / reading are performed in the following manner.
At this time, a program related to data storage is performed by HEI (hot electron injection) or FN tunnel (fowler-nordheim tunnel), and a series of operations related to data erasure is performed by FN tunnel method.
[0006]
As an example, the case where the program is executed by the HEI method will be described below.
First, the case of a program will be described. When a voltage is applied to the bit line and the second gate electrode to form a channel between the source and the drain, hot electrons are generated at the drain, and the hot electrons are applied to the gate insulating film (or tunneling insulation) due to the voltage of the second gate electrode. The first gate electrode is injected beyond the barrier of the film. As a result, data is written into the removed cell by programming. Thus, when the first gate electrode is filled with electrons, the threshold voltage (hereinafter referred to as Vth) of the memory cell rises due to the electrons, and the power supply voltage is supplied to the second gate electrode connected to the word line. When the cell is read, a channel is not formed due to a high threshold voltage and no current flows, so that one state can be stored.
[0007]
On the other hand, in the case of removing again for storing new information, if the second gate electrode is grounded and a high voltage is applied to the source to supply a strong electric field across the gate insulating film between the first gate electrode and the substrate, the gate insulating film As the barrier becomes thinner, electrons stored in the first gate electrode pass through the reduced insulating film barrier by the FN tunnel method and escape to the substrate side at once. As a result, data is erased. Accordingly, since there is no electron in the first gate electrode and the threshold voltage of the cell is lowered, when the cell is read by applying the power supply voltage to the second gate electrode, another state different from the first case is obtained. It can be memorized.
That is, the data is read by a method in which an appropriate voltage is applied to the bit line and the second gate electrode of the selected cell to read the presence / absence of the current of the memory cell transistor.
[0008]
However, non-volatile semiconductor elements with such a structure
(1) When memory cells are connected in parallel to the bit line and the Vth of the memory cell transistor becomes lower than a voltage (for example, 0 V) applied to the second gate electrode of the non-selected cell, the selected cell is turned on / off. Regardless of the current, current flows and a malfunction occurs in which all cells are read as on-cell, so there is a difficulty that Vth should be strictly controlled,
(2) A high capacity pump is required to generate the voltage required for programming as excessive cell current flows from the source to the drain when programming by the HEI method.
There is a problem.
[0009]
In order to solve this problem, a nonvolatile semiconductor element called a split gate type has been proposed recently. The cross-sectional view of FIG. 11 shows the structure of a single transistor of a nonvolatile semiconductor device disclosed in US Pat. No. 5,045,488 as an example.
[0010]
Referring to FIG. 11, in a conventional nonvolatile semiconductor device having a split gate structure, a first gate insulating film 102 is formed in an active region on a semiconductor substrate 100, and a predetermined portion on the gate insulating film 102 is formed on a predetermined portion. A first gate electrode 104a is formed by being divided into two on the left and right sides, and an isolation insulating film 110 is formed on the first gate electrode 104a, and each side surface of the two portions of the first gate electrode 104a is formed on each side surface. A second gate insulating film (or tunneling insulating film) 112 is formed on the included gate insulating film 102 to erase data, and extends over a predetermined portion on the isolation insulating film 110 and the second gate insulating film 112. The second gate electrode 114a is formed, and two portions of the first gate electrode 104a arranged on the same plane and spaced apart from each other by a predetermined distance are commonly coupled to a source region 116 formed in the substrate 100, Gate power Channel region channel region and formed under the second gate electrode 114a formed on 104a lower is configured to have a structure connected in series on the substrate 100.
[0011]
Hereinafter, a manufacturing process of the non-volatile semiconductor device having such a structure will be described with reference to FIGS.
As a first step, as shown in FIG. 12, a field oxide film is formed in a predetermined portion on the semiconductor substrate 100 to define an element isolation region and an active region, and then the first region is selectively applied only to the active region on the substrate 100. One gate insulating film 102 is formed.
As a second step, as shown in FIG. 13A, a first conductive film 104 made of polysilicon is formed on the first gate insulating film 102, and an antioxidant film 106 made of nitride film is formed thereon. To do.
As a third step, as shown in FIG. 13B, a photosensitive film pattern 108 is formed thereon so that the surface of the antioxidant film 106 in the portion where the first gate electrode is formed (the portion corresponding to A1) is exposed. Then, using this as a mask, the antioxidant film 106 is etched.
[0012]
As a fourth step, as shown in FIG. 14A, the photosensitive film pattern 108 is removed, and an oxidation process is performed using the antioxidant film 106 as a mask. As a result, an isolation insulating film 110 is selectively formed only on a portion that is not protected by the antioxidant film 106 on the first conductive film 104.
As a fifth step, as shown in FIG. 14B, the antioxidant film 106 is removed, and the first conductive film 104 is dry-etched using the isolation insulating film 110 as a mask to form a first gate made of polysilicon. An electrode 104a is formed, and an oxidation process is performed to form a second gate insulating film (or tunneling insulating film) 112 having a small thickness on the first gate insulating film 102 including both side walls of the first gate electrode 104a.
[0013]
As a sixth step, as shown in FIG. 15A, a second conductive film made of polysilicon is formed on the second gate insulating film 112 including the isolation insulating film 110, and the second gate is formed thereon. After forming the photosensitive film pattern 108a for limiting the electrode forming portion, the second conductive film is dry-etched using this as a mask to form the second gate electrode 114a made of polysilicon.
As a seventh step, as shown in FIG. 15B, the photosensitive film pattern 108a is removed, and a predetermined portion on the isolation insulating film 110 including the second gate electrode 114a and the second gate insulating film 112 are newly formed. A photosensitive film pattern 108b is formed over a predetermined portion of the substrate, and a high concentration impurity is ion-implanted over the entire surface using the pattern 108b as a mask to form a source region 116 and a drain region (not shown) in the substrate 100. The film pattern 108b is removed and the whole process is completed.
[0014]
In the case of the non-volatile semiconductor device manufactured as described above, a program related to data storage is performed in the following manner. That is, when a high voltage is applied to the source region 116 of the memory cell, a predetermined voltage is induced in the first gate electrode 104a due to coupling by this voltage, and at this time, a predetermined voltage (for example, the second gate) is applied to the second gate electrode 114a. When a channel is formed between the source and the drain by applying a voltage higher than Vth of the transistor formed by the electrode and the channel, electrons generated at the drain are injected into the first gate electrode 104a by the HEI method. As a result, data is recorded in the erased cell by programming.
[0015]
In this case, if the voltage applied to the second gate electrode 114a is appropriately adjusted, the electric field can be increased near the edge of the first gate electrode 104a, so that the programming effect can be increased and the source and drain can be increased. By reducing the flowing current, the power consumption is reduced, and a high-capacity pump is not required when programming with the HEI method.
[0016]
On the other hand, in the case of erasing, a high voltage is applied to the second gate electrode 114a, and electrons stored in the first gate electrode 104a by the electric field between the second gate electrode 114a and the first gate electrode 104a are second gate insulating. Data is erased by passing through the film (or tunneling insulating film) 112 to the second gate electrode 114a side by the FN tunnel method.
Accordingly, the data reading of the memory cell is performed by a method of reading the presence / absence of the current of the memory cell transistor by applying an appropriate voltage to the bit line and the second gate line connected to the drain of the memory cell.
At this time, in the nonvolatile memory cell as described above, the cell current does not flow unless the channel region formed by the second gate electrode 114a and the channel region formed by the first gate electrode 104a are formed. Is typically fabricated to have a Vth of about 1.0V, and the first gate electrode 104a has a high Vth for programmed cells and a low Vth (in some cases -Vth) for erased cells. To have.
Therefore, in this case, the selection transistor is turned off even if the transistor of the first gate electrode 104a has -Vth (a channel is formed even if 0V is applied to the control gate) due to over erase. Therefore, it is possible to prevent a phenomenon in which a current flows regardless of ON / OFF of a selected cell, and it is possible to prevent malfunction of an element without strictly managing Vth.
[0017]
[Problems to be solved by the invention]
However, in the case of the split gate type nonvolatile semiconductor element as described above, the gates of the transistors each composed of the first gate electrode 104a and the second gate electrode 114a are formed. As a result, a problem arises in that it is impossible to achieve high integration of memory cells due to an increase in the gate length. In order to solve this, the size of the first gate electrode 104a must be defined smaller than that in the existing case at the time of circuit design. Currently, the first gate electrode 104a has the shape of an island, and the photolithography process is performed. Therefore, it is impossible to make the gate line width smaller than the design rule already set.
[0018]
On the contrary, in the above-described conventional manufacturing method, since the bird's beak I is generated as shown in FIG. 11 by the oxidation process in the process of growing the isolation insulating film shown in FIG. 14A, the width of the first gate electrode 104a is set. The gate width of the select transistor including the second gate electrode 114a (the portion indicated by X in FIG. 11) is not only increased to “A2” and increased to the size of “A2”. Since only the portion reduced by the bird's beak on 104a is further extended and formed on the same plane, the width of the gate line becomes larger than the design rule.
As described above, when the width of the first gate electrode 104a becomes larger than the design rule due to the bird's beak I, the overall gate length of the non-volatile memory cell increases from L1 to L2, and the semiconductor device is highly integrated. Therefore, there is an urgent need for improvement measures.
[0019]
The object of the present invention is to change the process so that the entire length of the first gate electrode can be realized smaller than the size set by the design rule when manufacturing the non-volatile memory cell transistor in the split gate type. Another object of the present invention is to provide a method for manufacturing a non-volatile semiconductor element capable of achieving high integration of non-volatile memory cells.
[0020]
[Means for Solving the Problems]
According to a first non-volatile semiconductor device manufacturing method of the present invention, a conductive film and an antioxidant film are sequentially formed on a semiconductor substrate on which a first gate insulating film is formed, and the surface of the conductive film is predetermined. Etching the anti-oxidation film so that only a portion is exposed; forming an isolation insulating film on the exposed surface of the conductive film using the anti-oxidation film as a mask; and removing the anti-oxidation film; Etching the conductive film using the isolation insulating film as a mask to form a first gate electrode; and a second gate on the first gate insulating film including both side walls of the first gate electrode. A step of forming an insulating film, and both edge portions of the isolation insulating film and a predetermined portion on the second gate insulating film so that only a predetermined portion of the central surface of the isolation insulating film is exposed; Second gate Forming a pole, and selectively etching the isolation insulating film and the first gate electrode so that a predetermined portion of the substrate surface located below the surface exposed portion of the isolation insulating film is exposed. And a step of separating the first gate electrode into left and right.
[0021]
The second non-volatile semiconductor device manufacturing method of the present invention includes a step of sequentially forming a conductive film and an antioxidant film on a semiconductor substrate on which a first gate insulating film is formed, and the surface of the conductive film is predetermined. Etching the antioxidant film so that only a portion is exposed; and forming an isolation insulating film on a surface exposed portion of the conductive film using the antioxidant film as a mask and removing the antioxidant film Etching the conductive film using the isolation insulating film as a mask to form a first gate electrode; and forming a second gate on the first gate insulating film including both side walls of the first gate electrode. A step of forming a gate insulating film, a step of forming a second gate electrode over a predetermined portion on the second gate insulating film around the isolation insulating film, including the isolation insulating film, and the second gate electrode Located below the center of The second gate electrode, the isolation insulating film, and the first gate electrode are selectively etched so that a predetermined portion of the substrate surface is exposed, and the first and second gate electrodes are separated into left and right, respectively. The process is characterized by comprising the steps of:
[0022]
In these methods, the etching process of the antioxidant film is performed so that only a predetermined portion of the surface of the conductive film in a region corresponding to a predetermined portion including the source region forming portion is exposed.
[0023]
In the manufacturing method as described above, two first gate electrodes adjacent to the source region are attached to form one large island shape, which is then etched in the left and right directions around the source region forming portion. Since the first gate electrode forming step is performed by the method of separating the first gate electrode, the line width of the first gate electrode is formed smaller than the size set by the design rule without difficulty in performing the photolithography process. be able to. Further, no bird's beak is generated in the isolation insulating film placed on the first gate electrode at the inner end portion of the first gate electrode separated into the left and right parts, and only the outer end portion of the first gate electrode is isolated. Since the bird's beak is generated in the insulation insulating film, the increase in the length of the first gate electrode due to the bird's beak can be minimized, and the space between the first gate electrodes can be reduced to realize a small memory cell. become able to.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below.
In the present invention, when the first gate electrode of the non-volatile semiconductor device is formed, the first gate electrode is not formed in the split form at first, but is formed into one large island form, and then the source is formed using an etching process. A technology that can prevent the overall length of the first gate electrode from increasing according to the design rule by separating the left and right sides with the region as the center, thereby achieving high integration of memory cells. A specific description will be given with reference to FIGS.
[0025]
Here, FIG. 1 is a cross-sectional view showing the structure of a nonvolatile semiconductor device manufactured according to the first embodiment of the present invention, and FIGS. 2 to 5 show the first embodiment of the method for manufacturing a nonvolatile semiconductor device of the present invention. FIG. 6 is a cross-sectional view showing the structure of a nonvolatile semiconductor device manufactured according to the second embodiment of the present invention, and FIGS. 7 to 10 are methods for manufacturing the nonvolatile semiconductor device of the present invention. It is process sectional drawing which shows 2nd Embodiment.
[0026]
First, a first embodiment of the present invention will be described.
First, the structure of a nonvolatile semiconductor device manufactured according to the first embodiment of the present invention will be described with reference to FIG.
As shown in FIG. 1, the nonvolatile semiconductor device according to the present invention having a split gate structure has a first gate insulating film 202 formed in an active region on a semiconductor substrate 200, and the first gate insulating film 202 is formed on the first gate insulating film 202. A pair of left and right first gate electrodes 204a is formed at a predetermined portion of the substrate 200 so as to be separated by a predetermined distance via a source region 216 in the substrate 200. An isolation insulating film 210 is formed on the first gate electrode 204a. A second gate insulating film (or tunneling insulating film) 212 is formed on the first gate insulating film 202 including the outer side surface of the first gate electrode 204a for data erasing, and an isolation insulating film is formed. A second gate electrode 214a is formed over a predetermined portion on 210 and a predetermined portion on the second gate insulating film 212, and the second gate electrode 204a is disposed at a predetermined interval on the same plane. One part is A channel region formed under the first gate electrode 204a and a channel region formed under the second gate electrode 214a are commonly connected to the source region 216 formed inside the plate 200 and connected in series on the substrate 200. It is comprised so that it may have a structure. At this time, the isolation insulating film 210 has a structure in which the bird's beak I is not formed on the side adjacent to the source region 216, and the bird's beak I is formed only on the outer end on the opposite side.
[0027]
Referring to FIG. 1, since the bird's beak I is formed only at the outer end of the isolation insulating film 210 placed on the upper side of the first gate electrode 204a, the line width A of the first gate electrode 204a itself is reduced. It is confirmed that high integration of memory cells can be realized.
In FIG. 1, symbol L1 indicates the overall length of the first gate electrode 204a initially set during the process, and symbol L2 indicates the length of the first gate electrode 204a due to the occurrence of bird's beak I after the completion of all the steps. The reference symbol X indicates the gate width of the selection transistor including the second gate electrode 214a.
[0028]
The nonvolatile semiconductor device having the above structure is manufactured through the following seven steps as can be seen from the process cross-sectional views (first embodiment of the present invention) shown in FIGS.
As a first step, as shown in FIG. 2, a field oxide film is formed in a predetermined portion on the semiconductor substrate 200 to define an element isolation region and an active region, and then selectively 70 only on the active region on the substrate 200. A first gate insulating film 202 having a thickness of about 150 mm is formed.
[0029]
As a second step, as shown in FIG. 3A, a first conductive film 204 made of polysilicon is formed on the first gate insulating film 202 in order to form a first gate electrode used as a floating gate. An anti-oxidation film 206 made of a nitride film is formed thereon with a thickness of ˜2000 mm. At this time, the antioxidant film 206 is formed to a thickness of 200 to 1500 mm.
[0030]
As a third step, as shown in FIG. 3 (B), two portions of the first gate electrode adjacent to each other with the source region as the center are attached to form one large island shape. A photosensitive film pattern 208 is formed on the anti-oxidation film 206 so that the surface of the anti-oxidation film 206 corresponding to the predetermined region (the part indicated by the symbol L1 in the drawing) is exposed, and is oxidized using this as a mask. The prevention film 206 is etched. When the first gate electrode forming portion is limited in this way, the length in the cross-sectional direction of the first gate electrode formed in the fifth stage described later is changed from “A1” in FIG. ) Is increased to the size of “L1”, so that the etching process can be easily performed without being limited by the execution of the photolithography process.
[0031]
As a fourth step, as shown in FIG. 4A, the photosensitive film pattern 208 is removed,
An oxidation process is performed using the antioxidant film 206 as a mask. As a result, on the first conductive film 204, an isolation insulating film 210 having a thickness of 1000 to 2000 mm is selectively formed only in a portion that is not protected by the antioxidant film 206.
[0032]
As a fifth step, as shown in FIG. 4B, the antioxidant film 206 is removed, and the first conductive film 204 is dry-etched using the isolation insulating film 210 as a mask to form a first gate made of polysilicon. The electrode 204a is formed. At this time, the first gate electrode 204a has a length L2 in FIG. 1 slightly increased from the length L1 in FIGS. 1 and 3B, which is initially set by bird's beaks formed at both ends of the isolation insulating film 210. Made to have. Next, a second gate insulating film (or tunneling insulating film) 212 having a thickness of 200 to 400 mm is formed on the isolation insulating film 210 and the first gate insulating film 202 including the side surface of the first gate electrode 204a. . At this time, the second gate insulating film 212 is formed to have a single layer structure of a thermal oxide film, but may be formed to have a structure in which a thermal oxide film and a CVD oxide film are stacked. Further, since the isolation insulating film 210 is much thicker than the second gate insulating film 212, the thickness of the second gate insulating film 212 formed thereon is not shown here.
[0033]
As a sixth step, as shown in FIG. 5A, the second gate electrode used as the control gate and the gate of the selection transistor is formed on the second gate insulating film 212 including the isolation insulating film 210. A second conductive film made of polysilicon or polycide is formed to a thickness of 1000 to 2000 mm, and a photosensitive film pattern 208a for limiting the second gate electrode formation portion is formed thereon, and then the second conductive film is used as a mask. Etch dry sex film. As a result, the surface of the central portion of the isolation insulating film 210 is exposed only in a predetermined portion, while polysilicon or polycide material is formed over both edge portions of the isolation insulating film 210 and the predetermined portion on the second gate insulating film 212. A second gate electrode 214a is formed.
[0034]
As a seventh step, as shown in FIG. 5B, the photosensitive film pattern 208a is removed, and a photosensitive film is newly formed on the second gate insulating film 212 including the second gate electrode 214a and the isolation insulating film 210. After the formation, the photosensitive film is exposed and developed so that a predetermined portion of the surface of the central portion of the isolation insulating film 210 is exposed to form a photosensitive film pattern 208b. Thereafter, the isolation insulating film 210 and the first gate electrode 204a are exposed so that a predetermined portion of the surface of the first gate insulating film 202 is exposed using the photosensitive film pattern 208b formed for performing a high concentration impurity ion implantation process as a mask. Are etched by a self-alignment method, and the first gate electrode 204a is separated into two on the left and right on the substrate 200. Next, a high concentration impurity is ion-implanted through the exposed surface of the first gate insulating film 202 using the photoresist pattern 208b as a mask to form a source region 216 and a drain region (not shown) in the substrate 200. The post-photosensitive film pattern 208b is removed to complete the entire process.
[0035]
When the process is performed in this manner, the length of the first gate electrode 204a is increased due to a bird's beak during the manufacture of the memory cell because there is no limitation on the photolithography process at the time of forming the first gate electrode 204a. Thus, the overall length of the first gate electrode 204a can be adjusted at the initial stage of the process.
Further, as shown in FIG. 1, no bird's beak I is generated at the inner end of the isolation insulating film 210 placed on the upper side of the first gate electrode 204a, and the bird's beak I is formed only at the outer end of the isolation insulating film 210. As a result, the space between each line width A of the first gate electrode 204a and the first gate electrode 204a can be made smaller than in the existing case. Accordingly, even if the gate width of the selection transistor formed by the second gate electrode 214a (the portion indicated by X in FIG. 1) is further extended on the same plane by the amount of the bird's beak of the first gate electrode 204a, the first transistor is extended. Since the line width of the gate electrode 204a is smaller than in the conventional case, the overall length of the first and second gate electrodes 204a and 214a is reduced, and a small memory cell can be realized.
[0036]
Next, a second embodiment of the present invention will be described.
As can be seen from the cross-sectional view of FIG. 6, the non-volatile semiconductor device according to the second embodiment has a second gate electrode 314 a that is responsible for the control gate and the gate of the selection transistor in a state where the memory cell manufacturing process is completed. Since the basic structure is the same as that of the element according to the first embodiment of FIG. 1 except that it is formed on the entire surface instead of a predetermined portion on the insulation insulating film 310, detailed description of the basic structure is omitted here.
Also in the case of FIG. 6, since the bird's beak I is formed only at the outer end portion of the isolation insulating film 310 placed above the first gate electrode 304a, the line width A of the first gate electrode 304a itself can be reduced. Thus, it is confirmed that high integration of memory cells can be realized.
In FIG. 6, symbol L1 indicates the overall length of the first gate electrode 304a initially set during the process, and symbol L2 indicates the length of the first gate electrode 304a due to the occurrence of bird's beak I after the completion of all the steps. The symbol X indicates the gate width of the selection transistor including the second gate electrode 314a.
[0037]
The nonvolatile memory device having this structure is manufactured through the following seven steps, as can be seen from the process cross-sectional views (second embodiment of the present invention) shown in FIGS. In the following description, the manufacturing method will be briefly described focusing on the steps different from the first embodiment for convenience.
[0038]
As a first step, as shown in FIG. 7, a first gate insulating film 302 is formed in the active region on the semiconductor substrate 300.
As a second step, as shown in FIG. 8A, a first conductive film 304 made of polysilicon and an antioxidant film 306 made of nitride are sequentially formed on the first gate insulating film 202.
[0039]
As a third stage, as shown in FIG. 8B, the source region forming portion and its surroundings are formed by attaching two portions of the first gate electrode adjacent to each other with the source region as a center to form one large island shape. A photosensitive film pattern 308 is formed on the anti-oxidation film 306 so that the surface of the anti-oxidation film 306 corresponding to the predetermined region (the part denoted by reference numeral L1 in the figure) is exposed, and this is used as a mask. The antioxidant film 306 is etched.
[0040]
As a fourth step, as shown in FIG. 9A, the photosensitive film pattern 308 is removed, and an oxidation process is performed using the antioxidant film 306 as a mask to protect the first conductive film 304 not protected by the antioxidant film 306. An isolation insulating film 310 is selectively formed only on the portion.
As a fifth step, as shown in FIG. 9B, the anti-oxidation film 306 is removed, and the first conductive film 304 is dry-etched using the isolation insulating film 310 as a mask to form a first polysilicon or polycide material. A first gate electrode 304a is formed, and a second gate insulating film (a single layer structure of a thermal oxide film or a structure in which a thermal oxide film and a CVD oxide film are laminated on the entire surface and side surfaces of the first gate insulating film 302) Alternatively, a tunneling insulating film 312 is formed. At this time, the first gate electrode 304a is slightly increased from the length of L1 in FIGS. 6 and 8B, which is initially set by bird's beaks formed on both edge portions of the isolation insulating film 310, and the length of the second gate electrode 304a in FIG. Made to have a length.
[0041]
As a sixth step, as shown in FIG. 10A, a second conductive film made of polysilicon or polycide is formed on the second gate insulating film 312 including the isolation insulating film 310, and the second conductive film is formed on the second conductive film. After forming the photosensitive film pattern 308a for limiting the two-gate electrode forming portion, the second conductive film is dry-etched using this as a mask. As a result, the second gate electrode 314a made of polysilicon or polycide material is formed over a predetermined portion on the second gate insulating film 312 in the periphery including the isolation insulating film 310.
[0042]
As a seventh step, as shown in FIG. 10B, the photosensitive film pattern 308a is removed, and a photosensitive film is newly formed on the second gate insulating film 312 including the second gate electrode 314a. A photosensitive film pattern 308b is formed by exposing and developing the photosensitive film so that only a predetermined portion of the surface of the central portion of the gate electrode 314a is exposed. Thereafter, the second gate electrode 314a, the isolation insulating film 310, and the first gate electrode 304a are etched by a self-alignment method so that a predetermined portion of the surface of the gate insulating film 302 is exposed using the photosensitive film pattern 308b as a mask. On the substrate 300, the first and second gate electrodes 304a and 314a are separated into two on the left and right. Next, a high concentration impurity is ion-implanted through the exposed surface of the gate insulating film 302 using the photosensitive film pattern 308b as a mask to form a source region 316 and a drain region (not shown) in the substrate 300, and then the photosensitive film The pattern 308b is removed and the whole process is completed.
[0043]
Even in the case of manufacturing a nonvolatile memory cell in this way, each line width and the overall length of the first gate electrode 304a can be formed smaller than the existing ones as in the first embodiment. Therefore, a memory cell smaller than the conventional one can be achieved.
[0044]
【The invention's effect】
As described above, the present invention
(1) Through the process change, the line width of the first gate electrode can be set to be smaller than the size allowed in the photolithography process, and the entire length of the first gate electrode can be formed smaller than the existing one,
(2) Minimizing the increase in the line width of the first gate electrode due to the bird's beak when the bird's beak is formed only at the outer end of the two separated insulating films;
There is an effect that a highly integrated memory cell can be achieved.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a nonvolatile semiconductor device manufactured according to a first embodiment of the present invention.
FIG. 2 is a process cross-sectional view illustrating a first embodiment of a method for manufacturing a nonvolatile semiconductor device according to the present invention.
FIG. 3 is a process cross-sectional view illustrating a first embodiment of a method for manufacturing a nonvolatile semiconductor device according to the present invention.
FIG. 4 is a process cross-sectional view illustrating a first embodiment of a method for manufacturing a nonvolatile semiconductor device according to the present invention.
FIG. 5 is a process cross-sectional view illustrating a first embodiment of a method for manufacturing a nonvolatile semiconductor device according to the present invention.
FIG. 6 is a cross-sectional view showing a nonvolatile semiconductor device manufactured according to a second embodiment of the present invention.
FIG. 7 is a process cross-sectional view illustrating a second embodiment of a method for manufacturing a nonvolatile semiconductor device according to the present invention.
FIG. 8 is a process cross-sectional view illustrating a second embodiment of a method for manufacturing a nonvolatile semiconductor device according to the present invention.
FIG. 9 is a process cross-sectional view illustrating a second embodiment of a method for manufacturing a nonvolatile semiconductor device according to the present invention.
FIG. 10 is a process cross-sectional view illustrating a second embodiment of a method for manufacturing a nonvolatile semiconductor device according to the present invention.
FIG. 11 is a cross-sectional view showing a conventional split gate nonvolatile semiconductor element.
FIG. 12 is a process cross-sectional view illustrating a conventional method for manufacturing a split gate nonvolatile semiconductor device.
FIG. 13 is a process cross-sectional view illustrating a conventional method for manufacturing a split gate nonvolatile semiconductor device.
FIG. 14 is a process cross-sectional view illustrating a conventional method for manufacturing a split gate nonvolatile semiconductor element.
FIG. 15 is a process cross-sectional view illustrating a conventional method for manufacturing a split gate nonvolatile semiconductor element.
[Explanation of symbols]
200 Semiconductor substrate
202 1st gate insulating film
204a First gate electrode
210 Isolation insulation film
212 Second gate insulating film
214a Second gate electrode
216 source region

Claims

第１ゲート絶縁膜が形成された半導体基板上に導電性膜と酸化防止膜を順次形成する工程と、
前記導電性膜表面が所定部分だけ露出されるように前記酸化防止膜を食刻する工程と、
前記酸化防止膜をマスクとして前記導電性膜表面露出部にアイソレーション絶縁膜を形成し、前記酸化防止膜を除去する工程と、
前記アイソレーション絶縁膜をマスクとして前記導電性膜を食刻して第１ゲート電極形成用のアイランド部を形成する工程と、
前記アイランド部の両側壁を含めた前記第１ゲート絶縁膜上に第２ゲート絶縁膜を形成する工程と、
前記アイソレーション絶縁膜の中央部表面が所定部分だけ露出されるように、アイソレーション絶縁膜の両エッジ部と前記第２ゲート絶縁膜上の所定部分に亙って第２ゲート電極を形成する工程と、
前記アイソレーション絶縁膜の表面露出部下側に位置する前記基板表面が所定部分だけ露出されるように前記アイソレーション絶縁膜と前記アイランド部を選択食刻して、前記アイランド部を左右の２つの第１ゲート電極に分離する工程と
からなることを特徴とする非揮発性半導体素子の製造方法。Sequentially forming a conductive film and an antioxidant film on the semiconductor substrate on which the first gate insulating film is formed;
Etching the antioxidant film such that only a predetermined portion of the conductive film surface is exposed;
Forming an isolation insulating film on the exposed surface of the conductive film using the antioxidant film as a mask, and removing the antioxidant film;
Etching the conductive film using the isolation insulating film as a mask to form an island portion for forming a first gate electrode ;
Forming a second gate insulating film on the first gate insulating film including both side walls of the island portion ;
Forming a second gate electrode across both edge portions of the isolation insulating film and a predetermined portion on the second gate insulating film such that only a predetermined portion of the surface of the central portion of the isolation insulating film is exposed; When,
The isolation insulating film and the island portion are selectively etched so that a predetermined portion of the substrate surface located below the surface exposed portion of the isolation insulating film is exposed, and the island portion is divided into two left and right second portions. A process for producing a non-volatile semiconductor element comprising the step of separating into one gate electrode .

前記第２ゲート絶縁膜は熱酸化膜の単層構造或いは熱酸化膜とCVD 酸化膜の積層構造で形成することを特徴とする請求項１に記載の非揮発性半導体素子の製造方法。 2. The method of manufacturing a nonvolatile semiconductor device according to claim 1, wherein the second gate insulating film is formed of a single layer structure of a thermal oxide film or a stacked structure of a thermal oxide film and a CVD oxide film.

前記第２ゲート絶縁膜は200〜400Åの厚さで形成することを特徴とする請求項１に記載の非揮発性半導体素子の製造方法。 The method according to claim 1, wherein the second gate insulating film is formed to a thickness of 200 to 400 mm.

前記酸化防止膜は200 〜1500Åの厚さの窒化膜で形成することを特徴とする請求項１に記載の非揮発性半導体素子の製造方法。 2. The method of manufacturing a nonvolatile semiconductor device according to claim 1, wherein the antioxidant film is formed of a nitride film having a thickness of 200 to 1500 mm.

前記第１ゲート電極は1000〜2000Åの厚さのポリシリコンで形成することを特徴とする請求項１に記載の非揮発性半導体素子の製造方法。 2. The method of claim 1, wherein the first gate electrode is formed of polysilicon having a thickness of 1000 to 2000 mm.

前記第２ゲート電極は1000〜2000Åの厚さのポリシリコン或いはポリサイドで形成することを特徴とする請求項１に記載の非揮発性半導体素子の製造方法。 The method according to claim 1, wherein the second gate electrode is formed of polysilicon or polycide having a thickness of 1000 to 2000 mm.

前記第１ゲート絶縁膜は70〜150Åの厚さで形成することを特徴とする請求項１に記載の非揮発性半導体素子の製造方法。 The method of claim 1, wherein the first gate insulating film is formed to a thickness of 70 to 150 mm.

前記アイソレーション絶縁膜は1000〜2000Åの厚さの酸化膜で形成することを特徴とする請求項１に記載の非揮発性半導体素子の製造方法。 2. The method of manufacturing a nonvolatile semiconductor device according to claim 1, wherein the isolation insulating film is formed of an oxide film having a thickness of 1000 to 2000 mm.

前記酸化防止膜の食刻工程は、ソース領域形成部を含めたその周りの所定部分に該当する領域の前記導電性膜表面が所定部分だけ露出されるように実施することを特徴とする請求項１に記載の非揮発性半導体素子の製造方法。 The etching process of the antioxidant film is performed so that only a predetermined portion of the surface of the conductive film in a region corresponding to a predetermined portion including the source region forming portion is exposed. 2. A method for producing a nonvolatile semiconductor device according to 1.