JPH11307545A - 炭化珪素半導体装置の製造方法 - Google Patents
炭化珪素半導体装置の製造方法Info
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Abstract
層を形成するに際し、拡散係数が高くでき、かつ活性化
率ができるようにする。 【解決手段】 炭化珪素半導体基板50に対して、所望
の不純物濃度よりも低い不純物濃度となる低濃度イオン
注入を行ったあと、熱処理温度にて、低濃度イオン注入
によって注入されたイオン種を活性化させるという工程
を繰り返し行うことによって所望の濃度を有する不純物
層51(例えば、ベース領域)を形成する。このよう
に、低濃度のイオン注入を行ったのち、熱処理を行う
と、一度に高濃度のイオン注入を行って不純物層を形成
する場合に比して、注入されたイオン種が拡散するとき
の拡散係数を高くすることができ、さらにイオン種の活
性化率を高くすることができる。
Description
置の製造方法に関し、特に絶縁ゲート型電界効果トラン
ジスタ、とりわけ大電力用の縦型パワーMOSFETに
関するものである。
能なパワーデバイスがハイブリッドカー(HEV)や電
気自動車(EV)用のインバータとして切望されてお
り、その有望なパワーデバイスとして炭化珪素(Si
C)を用いたものが研究・開発されている。
る場合、炭化珪素中の不純物拡散係数が小さいために、
熱拡散による不純物層形成が困難である。従って、多く
の場合、イオン注入法によって炭化珪素中に不純物をド
ーピングし、不純物層を形成する技術が一般化してい
る。
素に注入されたイオン種の活性化率が極めて低く(例え
ば窒素の場合には活性化率が10%以下、ボロンの場合
には活性化率が5%以下)、イオン注入によって形成し
た不純物層の抵抗率が高くなるという問題がある。活性
化率向上の為には、1000℃以上での高温イオン注入
法、1500℃以上での高温熱処理が有効であるとの報
告があるが、活性化率は上記の域をでないものである。
イオン種の拡散係数が2桁程度小さいため、熱拡散工程
によるデバイス作製が困難であり、例えば1μm程度の
深さの不純物層を形成するために500keV以上とい
う高エネルギーのイオン注入が必要となり、このように
高エネルギーのイオン注入を行える装置が必要になると
いう問題があった。
半導体にイオン注入によって不純物層を形成するに際
し、拡散係数が高くでき、かつ活性化率を高くすること
ができる半導体装置の製造方法を提供することを目的と
する。
め、以下の技術的手段を採用する。請求項1に記載の発
明においては、所望の不純物濃度よりも低い不純物濃度
となる低濃度イオン注入を行う工程と、熱処理温度に
て、低濃度イオン注入によって注入されたイオン種を活
性化させる熱処理工程とを有し、低濃度イオン注入工程
と熱処理工程とを繰り返し行うことによって所望の濃度
を有する不純物層を形成することを特徴としている。
のち、熱処理を行うと、一度に高濃度のイオン注入を行
って不純物層を形成する場合に比して、注入されたイオ
ン種が拡散するときの拡散係数を高くすることができ、
さらにイオン種の活性化率を高くすることができる。請
求項2に記載の発明においては、ベース領域(3a、3
b)を形成する工程は、半導体層の表層部に、所望の不
純物濃度よりも低い不純物濃度となる低濃度イオン注入
を行う工程と、熱処理温度にて、低濃度イオン注入によ
って注入されたイオン種を活性化させる熱処理工程とを
有し、低濃度イオン注入工程と熱処理工程とを繰り返し
行うことによって所望の濃度を有する不純物層を形成す
ることを特徴としている。
散係数が高く、かつ活性化率が高くできるため、接合深
さが深いベース領域を形成する工程を低濃度のイオン注
入及び熱処理で行えば、低エネルギーのイオン注入で接
合深さを深くできる。具体的には、請求項3に示すよう
に、熱処理工程は、低濃度イオン注入工程を終えた後
に、熱処理温度を所定温度に昇温する工程と、所定温度
を所定時間保持する工程と、低濃度イオン注入工程を行
う温度に降温する工程とすることができる。
温度にて注入されたイオン種を活性化させつつ、所望の
不純物濃度よりも低い不純物濃度となる低濃度イオン注
入を行う工程を有することを特徴としている。このよう
に、熱処理温度下において、低濃度のイオン注入を行う
ようにして、低濃度のイオン注入が行われるごとにその
まま熱処理が行われるようにしても請求項1と同様の効
果が得られる。
(3a、3b)を形成する工程を、熱処理温度にて注入
されたイオン種を活性化させつつ、半導体層の表層部
に、所望の不純物濃度よりも低い不純物濃度となる低濃
度イオン注入を行うようにすれば、低エネルギーのイオ
ン注入によって接合深さを深くできるため、好適であ
る。
請求項6に示すように、ドーズ量を1×1014cm-2以
下とすることができる。また、熱処理工程における熱処
理温度は、具体的には、請求項7に示すように、100
0℃以上にしている。
について説明する。本発明の一実施形態を適用した製造
したノーマリオフ型のnチャネルタイププレーナ型MO
SFETの断面図を図1に示す。本デバイスは、インバ
ータや車両用オルタネータのレクチファイヤに適用する
と好適なものである。以下、図1に基づいてプレーナ型
MOSFETの構成について説明する。
面1aとし、主表面の反対面である下面を裏面1bとし
ている。このn+ 型炭化珪素半導体基板(以下、n+ 型
半導体基板という)1の主表面1a上には、基板1より
も低いドーパント濃度を有するn- 型炭化珪素エピタキ
シャル層(以下、n- 型エピ層という)2が積層されて
いる。
びn- 型エピ層2の上面を(0001)Si面としてい
る。但し、n+ 型半導体基板1およびn- 型エピ層2の
上面を(112−0)a面としてもよい。つまり、(0
001)Si面を用いると低い表面状態密度が得られ、
(112−0)a面を用いると、低い表面状態密度で、
かつ、完全にらせん転位の無い結晶が得られる。
には、所定深さを有するp- 型ベース領域3aおよびp
- 型ベース領域3bが離間して形成されている。また、
p-型ベース領域3aの表層部における所定領域には、
ベース領域3aよりも浅いn + 型ソース領域4aが、ま
た、p- 型ベース領域3bの表層部における所定領域に
は、ベース領域3bよりも浅いn+ 型ソース領域4bが
それぞれ形成されている。
ース領域4bとの間におけるn- 型エピ層2およびp-
型ベース領域3a、3bの表面部にはn- 型SiC層5
が延設されている。つまり、p- 型ベース領域3a、3
bの表面部においてソース領域4a、4bとn- 型エピ
層2とを繋ぐようにn型SiC層5が配置されている。
このn型SiC層5は、n- 型層5aとn+ 型層5bに
よって構成されている。そして、n- 型層5aがデバイ
スの動作時にデバイス表面においてチャネル形成層とし
て機能する。また、チャネル形成層として機能しない部
分を高濃度なn + 型層5bとしているため、この部分に
おける抵抗値を低くでき、オン抵抗の低減を図ってい
る。以下、n型SiC層5を表面チャネル層という。
×1015cm-3〜1×1017cm-3程度の低濃度となっ
ており、かつ、n- 型エピ層2及びp- 型ベース領域3
a、3bのドーパント濃度以下となっている。これによ
り、低オン抵抗化が図られている。表面チャネル層5の
上面およびn+ 型ソース領域4a、4bの上面にはゲー
ト酸化膜(ゲート絶縁膜)7が備えられている。
コンゲート電極8が形成されている。このポリシリコン
ゲート電極8は、LTO(Low Temperatu
reOxide)膜よりなる絶縁膜9にて覆われてい
る。その上にはp- 型ベース領域3a、3b及びn+ 型
ソース領域4a、4bと電気的に接続されたソース電極
10が形成され、ソース電極10はn+ 型ソース領域4
a、4bおよびp- 型ベース領域3a、3bと接してい
る。また、n+ 型半導体基板1の裏面1bには、ドレイ
ン電極層11が形成されている。
部厚さが厚くなったディープベース層30a、30bが
形成されている。このディープベース層30a、30b
は、n+ 型ソース領域に重ならない部分に形成されてお
り、p- 型ベース領域3a、3bのうちディープベース
層30a、30bが形成された厚みが厚くなった部分
が、ディープベース層30aが形成されていない厚みの
薄い部分よりも不純物濃度が濃くなっている。このよう
なディープベース層30a、30bによって、ディープ
ベース層30a、30b下のn- 型エピ層2における厚
さが薄くなり(n + 型半導体基板1とディープベース層
30a、30bとの距離が短くなり)電界強度を高くす
ることができ、アバランシェブレークダウン(以下、ブ
レークダウンと略す)し易くなる。なお、ディープベー
ス層30a、30bはn+ 型ソース領域4a、4bと重
ならないように形成しているため、寄生NPNトランジ
スタを動作させにくくすることができる。
の製造工程を、図2〜図5を用いて説明する。 〔図2(a)に示す工程〕まず、n型4Hまたは6Hま
たは3C−SiC基板、すなわちn+ 型半導体基板1を
用意する。ここで、n+ 型半導体基板1はその厚さが4
00μmであり、主表面1aが(0001)Si面、又
は、(112−0)a面である。この基板1の主表面1
aに厚さ5μmのn- 型エピ層2をエピタキシャル成長
する。本例では、n- 型エピ層2は下地の基板1と同様
の結晶が得られ、n型4Hまたは6Hまたは3C−Si
C層となる。
の上の所定領域にLTO膜20を配置し、これをマスク
としてボロン(若しくはアルミニウム)をイオン注入す
ることで、p- 型ベース領域3a、3bを形成する。具
体的には、まず、温度を700℃、加速度電圧を100
keVとした上で、ドーズ量を1×1014cm-2とし
て、ボロンをイオン注入する。このイオン注入の後、基
板温度を1300℃に上昇して30分間の熱処理を行
う。そして、基板温度を700℃に降温する。
注入を行たのち、基板温度を1300℃以上に上昇させ
て30分間の熱処理を行い、その後基板温度を700℃
に降温する。そして、このようなイオン注入及び熱処理
を繰り返し、上記p- 型ベース領域3a、3bが所望の
ドーズ量となるようにする。例えば、10回の繰り返し
により1×1015cm-2となり拡散長を1μmとなるよ
うに制御することにより、1×1019cm-3の濃度でド
ーピングができる。また、加速度電圧を50keV、1
00keV、200keV、400keVと変えた上
で、上記イオン注入法を繰り返すことにより、より正確
な位置に正確な濃度の不純物層を形成できる。
- 型ベース領域3a、3bが形成される。ここで、低濃
度のイオン注入を行った後に、熱処理を行った場合につ
いて説明する。低濃度のイオン注入を行い熱処理を行っ
た場合、高濃度のイオン注入を行って熱処理を行った場
合に比して、熱拡散における拡散係数が高くなり、活性
化率も高くなることが判った。
明されていないが、本発明者らの検討によると、例えば
拡散係数が高くなる理由の1つとして、高濃度のイオン
注入を行った場合、多数の結晶欠陥が形成されるため熱
拡散係数が小さくなると考えられる。例えば、ドーズ量
を1×1014cm-2とした低濃度のイオン注入でベース
領域3a、3bを形成した場合には、ドーズ量を1×1
015cm-2とした場合に比して結晶欠陥を数桁少なくす
ることができるのである。
オン注入を行った場合には、注入されたイオン種の密度
が高すぎて、熱拡散時に近傍のイオン種が邪魔になって
拡散できないということが考えられる。この様子を図5
(a)、(b)に示す比較図に基づいて説明する。図5
(a)は炭化珪素半導体基板50に低濃度(ドーズ量:
1×1014cm-2)のイオン注入を行い、さらに130
0℃で30分間の熱処理を行うという工程を4回行った
場合を示し、(b)は炭化珪素半導体基板50に高濃度
(ドーズ量:1×1015cm-2)のイオン注入を行い、
さらに1700℃で1時間の熱処理を行った場合を示し
ている。なお、図5(a)、(b)の紙面右側に示す特
性図は炭化珪素半導体基板50の深さに対するドーパン
ト濃度を示しており、図5(a)において示されている
数字は何回目のイオン注入かを示している。
オン注入を行った後に熱処理を行った場合には、注入さ
れたイオン種が十分に熱拡散して不純物層51が広がっ
ており、高濃度のイオン注入を行った後に熱処理を行っ
た場合には、ほとんど熱拡散していず不純物層51が広
がっていない。例えば50keV程度の低エネルギーの
イオン注入を行った場合に、1300℃で30分程度の
熱処理を行ったところ、1μm程度の深さまで不純物が
熱拡散した。このように、低濃度のイオン注入を行った
のち熱処理層を行うと、広範囲領域への不純物のドーピ
ングが可能となる。
い場合には、格子置換されたイオン種が形成する不純物
準位が浅く形成される。例えば、ボロンの場合には30
0meVに形成される。このため、低濃度のイオン注入
を行った場合には活性化率が非常に向上されるといえ
る。このように、低濃度のイオン注入を行う工程及び熱
処理を行う工程を繰り返すことで、一度の高濃度のイオ
ン注入によってベース領域3a、3bを形成する場合に
比して拡散係数や活性化率を高くすることができる。
よると、低エネルギーのイオン注入によってベース領域
3a、3bを形成することができる。つまり、一度のイ
オン注入によって接合深さが深いベース領域3a、3b
を形成するためには、高エネルギーのイオン注入が行え
るイオン注入装置が必要とされ、コスト的な問題がある
がこのような問題を解消することができる。
除去した後、基板1の上面から窒素をイオン注入して、
n- 型エピ層2の表層部及びp- 型ベース領域3a、3
bの表面部(表層部)に表面チャネル層5を形成する。
このときのイオン注入条件は、温度が700℃、ドーズ
量が1×1015cm-2としている。これにより、表面チ
ャネル層5は、p- 型ベース領域3a、3bの表面部で
は補償されてn型の不純物濃度が薄いn- 型層5aとし
て形成され、n- 型エピ層2の表面部ではn型の不純物
濃度が濃いn+ 型層5bとして形成される。従って、不
純物濃度が高くなったn+ 型層5bによってオン抵抗が
低減される。
オフ型にするために、表面チャネル層5の厚み(膜厚)
は、ゲート電極8に電圧を印加していない時におけるp
- 型ベース領域3a、3bから表面チャネル層5に広が
る空乏層の伸び量と、ゲート絶縁膜7から表面チャネル
層5に広がる空乏層の伸び量との和よりも小さくなるよ
うになっている。
から表面チャネル層5に広がる空乏層の伸び量は、表面
チャネル層5とp- 型ベース領域3a、3bとのPN接
合のビルトイン電圧によって決定され、ゲート絶縁膜7
から表面チャネル層5に広がる空乏層の伸び量は、ゲー
ト絶縁膜7の電荷及びゲート電極8(金属)と表面チャ
ネル層5(半導体)との仕事関数差によって決定される
ため、これらに基づいて表面チャネル層5の膜厚を決定
している。
OSFETは、故障などによってゲート電極に電圧が印
加できないような状態となっても、電流が流れないよう
にすることができるため、ノーマリオン型のものと比べ
て安全性を確保することができる。また、図1に示すよ
うに、p- 型ベース領域3a、3bは、ソース電極10
と接触していて接地状態となっている。このため、表面
チャネル層5とp- 型ベース領域3a、3bとのPN接
合のビルトイン電圧を利用して表面チャネル層5をピン
チオフすることができる。例えば、p- 型ベース領域3
a、3bが接地されてなくてフローティング状態となっ
ている場合には、ビルトイン電圧を利用してp- 型ベー
ス領域3a、3bから空乏層を延ばすということができ
ないため、p - 型ベース領域3a、3bをソース電極1
0と接触させることは、表面チャネル層5をピンチオフ
するのに有効な構造であるといえる。
ものでp- 型ベース領域3a、3bを形成しているが、
不純物濃度を高くすることによりビルトイン電圧をより
大きく利用することができる。また、本実施形態では炭
化珪素によって縦型パワーMOSFETを製造している
が、これをシリコンを用いて製造しようとすると、p-
型ベース領域3a、3bや表面チャネル層5等の不純物
層を形成する際における熱拡散の拡散量の制御が困難で
あるため、上記構成と同様のノーマリオフ型のMOSF
ETを製造することが困難となる。このため、本実施形
態のようにSiCを用いることにより、シリコンを用い
た場合と比べて精度良く縦型パワーMOSFETを製造
することができる。
FETにするためには、上記条件を満たすように表面チ
ャネル層5の厚みを設定する必要があるが、シリコンを
用いた場合にはビルトイン電圧が低いため、表面チャネ
ル層5の厚みを薄くしたり不純物濃度を薄くして形成し
なければならず、不純物イオンの拡散量の制御が困難な
ことを考慮すると、非常に製造が困難であるといえる。
しかしながら、SiCを用いた場合にはビルトイン電圧
がシリコンの約3倍と高く、表面チャネル層5の厚みを
厚くしたり不純物濃度を濃くして形成できるため、ノー
マリオフ型の蓄積型MOSFETを製造することが容易
であるといえる。
5の上の所定領域にLTO膜21を配置し、これをマス
クとしてN+ をイオン注入し、n+ 型ソース領域4a、
4bを形成する。このときのイオン注入条件は、温度が
700℃、ドーズ量が1×1015cm-2としている。 〔図3(b)に示す工程〕そして、LTO膜21を除去
した後、フォトレジスト法を用いて表面チャネル層5の
上の所定領域にLTO膜22を配置し、これをマスクと
してRIEによりp- 型ベース領域3a、3b上の表面
チャネル層5を部分的にエッチング除去する。
膜22をマスクにしてボロンをイオン注入し、ディープ
ベース層30a、30bを形成する。このとき、上述し
たp- 型ベース領域を形成するときと同様に、まず、温
度を700℃、加速度電圧を400keVとした上で、
ドーズ量が1×1014cm-2の条件でボロンをイオン注
入したのち、基板温度を1300℃に上昇して30分間
の熱処理を行い、さらに基板温度を700℃に降温する
というイオン注入工程を繰り返して、所望の不純物濃度
になるようにディープベース層30a、30bを形成す
る。
ることにより、注入深さは0.5〜1μm程度となり、
上記繰り返しイオン注入法によって注入されたイオン種
を拡散させることで、ディープベース層30a、30b
とn- 型エピ層2との接合位置は1.5〜2μmとする
ことできる。これにより、ベース領域3a、3bの一部
が厚くなったものとなる。このディープベース層30
a、30bは、n+ 型ソース領域4a、4bに重ならな
い部分に形成されると共に、p- 型ベース領域3a、3
bのうちディープベース層30a、30bが形成された
厚みが厚くなった部分が、ディープベース層30a、3
0bが形成されていない厚みの薄い部分よりも不純物濃
度が濃く形成される。
ベース層30a、30bを、低濃度のイオン注入及び熱
処理を繰り返すことで形成することにより、ベース領域
3a、3bを形成するときと同様の効果が得られる。 〔図4(a)に示す工程〕LTO膜22を除去した後、
基板上にウェット酸化によってゲート酸化膜(ゲート絶
縁膜)7を形成する。このとき、雰囲気温度は1080
℃とする。
ンゲート電極8をLPCVDにより堆積する。このとき
の成膜温度は600℃とする。 〔図4(b)に示す工程〕引き続き、ゲート絶縁膜7の
不要部分を除去した後、LTOよりなる絶縁膜9を形成
しゲート絶縁膜7を覆う。より詳しくは、成膜温度は4
25℃であり、成膜後に1000℃のアニールを行う。
の金属スパッタリングによりソース電極10及びドレイ
ン電極11を配置する。また、成膜後に1000℃のア
ニールを行う。このようにして、図1に示す縦型パワー
MOSFETが完成する。次に、この縦型パワーMOS
FETの作用(動作)を説明する。
ードで動作するものであって、ポリシリコンゲート電極
に電圧を印加しない場合は、表面チャネル層5において
キャリアは、p- 型ベース領域3a、3bと表面チャネ
ル層5との間の静電ポテンシャルの差、及び表面チャネ
ル層5とポリシリコンゲート電極8との間の仕事関数の
差により生じた電位によって全域空乏化される。ポリシ
リコンゲート電極8に電圧を印加することにより、表面
チャネル層5とポリシリコンゲート電極8との間の仕事
関数の差と外部からの印加電圧の和により生じる電位差
を変化させる。このことにより、チャネルの状態を制御
することができる。
関数を第1の仕事関数とし、p- 型ベース領域3a、3
bの仕事関数を第2の仕事関数とし、表面チャネル層5
の仕事関数を第3の仕事関数としたとき、第1〜第3の
仕事関数の差を利用して、表面チャネル層5のn型のキ
ャリアを空乏化する様に第1〜第3の仕事関数と表面チ
ャネル層5の不純物濃度及び膜厚を設定することができ
る。
- 型ベース領域3a、3b及びポリシリコンゲート電極
8により作られた電界によって、表面チャネル層5内に
形成される。この状態からポリシリコンゲート電極8に
対して正のバイアスを供給すると、ゲート絶縁膜(Si
O2 )7と表面チャネル層5との間の界面においてn +
型ソース領域4a、4bからn- 型ドリフト領域2方向
へ延びるチャネル領域が形成され、オン状態にスイッチ
ングされる。このとき、電子は、n+ 型ソース領域4
a、4bから表面チャネル層5を経由し表面チャネル層
5からn- 型エピ層2に流れる。そして、n- 型エピ層
2(ドリフト領域)に達すると、電子は、n+ 型半導体
基板1(n+ ドレイン)へ垂直に流れる。
することにより、表面チャネル層5に蓄積型チャネルを
誘起させ、ソース電極10とドレイン電極11との間に
キャリアが流れる。 (他の実施形態)上記実施形態では、接合深さが深くな
るベース領域3a、3bやディープベース層30a、3
0bを低濃度のイオン注入及び熱処理工程を施すことに
よって形成したが、イオン注入によって不純物層を形成
する場合、例えば表面チャネル層5やソース領域4a、
4bを形成する場合にも、このような低濃度のイオン注
入及び熱処理工程によって形成することができる。
程は、基板温度を1300℃に保持したままイオン注入
を断続的に行うことによって行ってもよい。さらに、イ
オン注入速度(電流量)を低速として、イオン注入と同
時に熱処理を行っても、上記と同様の効果が得られる。
例えば、100keV電圧において、1×1014cm-2
を5分間で実施している場合では、その後のアニール時
間30分を含めて35分間の工程にて所望の濃度の不純
物層を形成することができるのであるが、この場合に対
してドーズ量を1/7程度に減少させ、3×1013cm
-2の条件にて35分間でイオン注入を行うようにして
も、同様の効果が得られる。このように、ドーズ量を減
少させイオン注入量を小さくするようにした場合、結晶
欠陥をさらに少なくすることができる。また、昇温、降
温工程を省くことができ、短時間で有効に所望の濃度の
不純物層を形成できる。
FETの断面図である。
を示す図である。
を示す図である。
を示す図である。
り、(a)は低濃度イオン注入の場合を示す図であり、
(b)は高濃度イオン注入の場合を示す図である。
…p- 型ベース領域、4a、4b…n+ 型ソース領域、
5…表面チャネル層(n- 型SiC層)、5a…n- 型
層の部分、5b…n+ 型層の部分、7…ゲート絶縁膜、
8…ゲート電極、9…絶縁膜、10…ソース電極、11
…ドレイン電極層。
Claims (7)
- 【請求項1】 炭化珪素からなる半導体層にイオン注入
することで、所望の不純物濃度を有する不純物層を形成
してなる炭化珪素半導体装置の製造方法において、 前記所望の不純物濃度よりも低い不純物濃度となる低濃
度イオン注入を行う工程と、 熱処理温度にて、前記低濃度イオン注入によって注入さ
れたイオン種を活性化させる熱処理工程とを有し、 前記低濃度イオン注入工程と前記熱処理工程とを繰り返
し行うことによって前記所望の濃度を有する不純物層を
形成することを特徴とする炭化珪素半導体装置の製造方
法。 - 【請求項2】 第1導電型の半導体基板(1)の主表面
上に、該半導体基板よりも高抵抗な炭化珪素よりなる第
1導電型の半導体層(2)を形成する工程と、 前記半導体層の表層部の所定領域に、所望の不純物濃度
を有する不純物層として、所定深さを有する第2導電型
のベース領域(3a、3b)を形成する工程と、 前記ベース領域の表層部の所定領域に、該ベース領域の
深さよりも浅い第1導電型のソース領域(4a、4b)
を形成する工程と、 前記半導体層と前記ソース領域とを繋ぐように、チャネ
ル形成領域となる表面チャネル層(5)を形成する工程
と、 前記表面チャネル層をチャネル領域として、少なくも該
表面チャネル層上にゲート絶縁膜(7)を介してゲート
電極(8)を形成する工程と、 前記ソース領域及び前記ベース領域と接触するソース電
極(10)を形成する工程と、 前記半導体基板のうち前記主表面とは反対側に形成され
たドレイン電極(11)を形成する工程と、を備えた炭
化珪素半導体装置の製造方法において、 前記ベース領域を形成する工程は、 前記半導体層の表層部に、前記所望の不純物濃度よりも
低い不純物濃度となる低濃度イオン注入を行う工程と、 熱処理温度にて、前記低濃度イオン注入によって注入さ
れたイオン種を活性化させる熱処理工程とを有し、 前記低濃度イオン注入工程と前記熱処理工程とを繰り返
し行うことによって前記所望の濃度を有する不純物層を
形成することを特徴とする炭化珪素半導体装置の製造方
法。 - 【請求項3】 前記熱処理工程は、 前記低濃度イオン注入工程を終えた後に、熱処理温度を
所定温度に昇温する工程と、 前記所定温度を所定時間保持する工程と、 前記低濃度イオン注入工程を行う温度に降温する工程と
からなることを特徴とする請求項1又は2に記載の炭化
珪素半導体装置の製造方法。 - 【請求項4】 炭化珪素からなる半導体層にイオン注入
することで、所望の不純物濃度を有する不純物層を形成
してなる炭化珪素半導体装置の製造方法において、 熱処理温度にて注入されたイオン種を活性化させつつ、
前記所望の不純物濃度よりも低い不純物濃度となる低濃
度イオン注入を行う工程を有することを特徴とする炭化
珪素半導体装置の製造方法。 - 【請求項5】 第1導電型の半導体基板(1)の主表面
上に、該半導体基板よりも高抵抗な炭化珪素よりなる第
1導電型の半導体層(2)を形成する工程と、 前記半導体層の表層部の所定領域に、所望の不純物濃度
を有する不純物層として、所定深さを有する第2導電型
のベース領域(3a、3b)を形成する工程と、 前記ベース領域の表層部の所定領域に、該ベース領域の
深さよりも浅い第1導電型のソース領域(4a、4b)
を形成する工程と、 前記半導体層と前記ソース領域とを繋ぐように、チャネ
ル形成領域となる表面チャネル層(5)を形成する工程
と、 前記表面チャネル層をチャネル領域として、少なくも該
表面チャネル層上にゲート絶縁膜(7)を介してゲート
電極(8)を形成する工程と、 前記ソース領域及び前記ベース領域と接触するソース電
極(10)を形成する工程と、 前記半導体基板のうち前記主表面とは反対側に形成され
たドレイン電極(11)を形成する工程と、を備えた炭
化珪素半導体装置の製造方法において、 前記ベース領域を形成する工程は、熱処理温度にて注入
されたイオン種を活性化させつつ、前記半導体層の表層
部に、前記所望の不純物濃度よりも低い不純物濃度とな
る低濃度イオン注入を行う工程を有することを特徴とす
る炭化珪素半導体装置の製造方法。 - 【請求項6】 前記低濃度イオン注入工程では、ドーズ
量を1×1014cm -2以下としていることを特徴とする
請求項1乃至5のいずれか1つに記載の半導体装置の製
造方法。 - 【請求項7】 前記熱処理工程では、前記熱処理温度を
1000℃以上にしているとを特徴とする請求項1乃至
6のいずれか1つに記載の半導体装置の製造方法
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JP11383398A JP3893734B2 (ja) | 1998-04-23 | 1998-04-23 | 炭化珪素半導体装置の製造方法 |
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JPH11307545A true JPH11307545A (ja) | 1999-11-05 |
JP3893734B2 JP3893734B2 (ja) | 2007-03-14 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003086529A (ja) * | 2001-09-12 | 2003-03-20 | Denso Corp | 炭化珪素半導体装置の製造方法 |
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JP2008118043A (ja) * | 2006-11-07 | 2008-05-22 | Sumitomo Electric Ind Ltd | 半導体装置の製造方法および半導体製造装置 |
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US8653535B2 (en) | 2010-09-06 | 2014-02-18 | Panasonic Corporation | Silicon carbide semiconductor device having a contact region that includes a first region and a second region, and process for production thereof |
CN111341651A (zh) * | 2020-03-11 | 2020-06-26 | 四川美阔电子科技有限公司 | 晶体管外延层制作方法 |
-
1998
- 1998-04-23 JP JP11383398A patent/JP3893734B2/ja not_active Expired - Fee Related
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