JPH11307545A - 炭化珪素半導体装置の製造方法 - Google Patents
炭化珪素半導体装置の製造方法Info
- Publication number
- JPH11307545A JPH11307545A JP11383398A JP11383398A JPH11307545A JP H11307545 A JPH11307545 A JP H11307545A JP 11383398 A JP11383398 A JP 11383398A JP 11383398 A JP11383398 A JP 11383398A JP H11307545 A JPH11307545 A JP H11307545A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- concentration
- ion implantation
- forming
- low
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 35
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims abstract description 34
- 238000000034 method Methods 0.000 title claims abstract description 19
- 238000005468 ion implantation Methods 0.000 claims abstract description 84
- 239000012535 impurity Substances 0.000 claims abstract description 64
- 238000010438 heat treatment Methods 0.000 claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 150000002500 ions Chemical class 0.000 claims abstract description 22
- 230000003213 activating effect Effects 0.000 claims abstract description 8
- 239000010410 layer Substances 0.000 claims description 134
- 238000004519 manufacturing process Methods 0.000 claims description 18
- 239000002344 surface layer Substances 0.000 claims description 8
- 238000010276 construction Methods 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 23
- 230000004913 activation Effects 0.000 abstract description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 229910052796 boron Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000013078 crystal Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 230000005684 electric field Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229910018540 Si C Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005421 electrostatic potential Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 炭化珪素半導体にイオン注入によって不純物
層を形成するに際し、拡散係数が高くでき、かつ活性化
率ができるようにする。 【解決手段】 炭化珪素半導体基板５０に対して、所望
の不純物濃度よりも低い不純物濃度となる低濃度イオン
注入を行ったあと、熱処理温度にて、低濃度イオン注入
によって注入されたイオン種を活性化させるという工程
を繰り返し行うことによって所望の濃度を有する不純物
層５１（例えば、ベース領域）を形成する。このよう
に、低濃度のイオン注入を行ったのち、熱処理を行う
と、一度に高濃度のイオン注入を行って不純物層を形成
する場合に比して、注入されたイオン種が拡散するとき
の拡散係数を高くすることができ、さらにイオン種の活
性化率を高くすることができる。
層を形成するに際し、拡散係数が高くでき、かつ活性化
率ができるようにする。 【解決手段】 炭化珪素半導体基板５０に対して、所望
の不純物濃度よりも低い不純物濃度となる低濃度イオン
注入を行ったあと、熱処理温度にて、低濃度イオン注入
によって注入されたイオン種を活性化させるという工程
を繰り返し行うことによって所望の濃度を有する不純物
層５１（例えば、ベース領域）を形成する。このよう
に、低濃度のイオン注入を行ったのち、熱処理を行う
と、一度に高濃度のイオン注入を行って不純物層を形成
する場合に比して、注入されたイオン種が拡散するとき
の拡散係数を高くすることができ、さらにイオン種の活
性化率を高くすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、炭化珪素半導体装
置の製造方法に関し、特に絶縁ゲート型電界効果トラン
ジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに
関するものである。
置の製造方法に関し、特に絶縁ゲート型電界効果トラン
ジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに
関するものである。
【０００２】
【従来の技術】近年、低いオン抵抗を有し、高温動作可
能なパワーデバイスがハイブリッドカー（ＨＥＶ）や電
気自動車（ＥＶ）用のインバータとして切望されてお
り、その有望なパワーデバイスとして炭化珪素（Ｓｉ
Ｃ）を用いたものが研究・開発されている。
能なパワーデバイスがハイブリッドカー（ＨＥＶ）や電
気自動車（ＥＶ）用のインバータとして切望されてお
り、その有望なパワーデバイスとして炭化珪素（Ｓｉ
Ｃ）を用いたものが研究・開発されている。
【０００３】炭化珪素を用いてパワーデバイスを製造す
る場合、炭化珪素中の不純物拡散係数が小さいために、
熱拡散による不純物層形成が困難である。従って、多く
の場合、イオン注入法によって炭化珪素中に不純物をド
ーピングし、不純物層を形成する技術が一般化してい
る。
る場合、炭化珪素中の不純物拡散係数が小さいために、
熱拡散による不純物層形成が困難である。従って、多く
の場合、イオン注入法によって炭化珪素中に不純物をド
ーピングし、不純物層を形成する技術が一般化してい
る。
【０００４】
【発明が解決しようとする課題】しかしながら、炭化珪
素に注入されたイオン種の活性化率が極めて低く（例え
ば窒素の場合には活性化率が１０％以下、ボロンの場合
には活性化率が５％以下）、イオン注入によって形成し
た不純物層の抵抗率が高くなるという問題がある。活性
化率向上の為には、１０００℃以上での高温イオン注入
法、１５００℃以上での高温熱処理が有効であるとの報
告があるが、活性化率は上記の域をでないものである。
素に注入されたイオン種の活性化率が極めて低く（例え
ば窒素の場合には活性化率が１０％以下、ボロンの場合
には活性化率が５％以下）、イオン注入によって形成し
た不純物層の抵抗率が高くなるという問題がある。活性
化率向上の為には、１０００℃以上での高温イオン注入
法、１５００℃以上での高温熱処理が有効であるとの報
告があるが、活性化率は上記の域をでないものである。
【０００５】また、炭化珪素の場合、シリコンに比して
イオン種の拡散係数が２桁程度小さいため、熱拡散工程
によるデバイス作製が困難であり、例えば１μｍ程度の
深さの不純物層を形成するために５００ｋｅＶ以上とい
う高エネルギーのイオン注入が必要となり、このように
高エネルギーのイオン注入を行える装置が必要になると
いう問題があった。
イオン種の拡散係数が２桁程度小さいため、熱拡散工程
によるデバイス作製が困難であり、例えば１μｍ程度の
深さの不純物層を形成するために５００ｋｅＶ以上とい
う高エネルギーのイオン注入が必要となり、このように
高エネルギーのイオン注入を行える装置が必要になると
いう問題があった。
【０００６】本発明は上記点に鑑みて成され、炭化珪素
半導体にイオン注入によって不純物層を形成するに際
し、拡散係数が高くでき、かつ活性化率を高くすること
ができる半導体装置の製造方法を提供することを目的と
する。
半導体にイオン注入によって不純物層を形成するに際
し、拡散係数が高くでき、かつ活性化率を高くすること
ができる半導体装置の製造方法を提供することを目的と
する。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、以下の技術的手段を採用する。請求項１に記載の発
明においては、所望の不純物濃度よりも低い不純物濃度
となる低濃度イオン注入を行う工程と、熱処理温度に
て、低濃度イオン注入によって注入されたイオン種を活
性化させる熱処理工程とを有し、低濃度イオン注入工程
と熱処理工程とを繰り返し行うことによって所望の濃度
を有する不純物層を形成することを特徴としている。
め、以下の技術的手段を採用する。請求項１に記載の発
明においては、所望の不純物濃度よりも低い不純物濃度
となる低濃度イオン注入を行う工程と、熱処理温度に
て、低濃度イオン注入によって注入されたイオン種を活
性化させる熱処理工程とを有し、低濃度イオン注入工程
と熱処理工程とを繰り返し行うことによって所望の濃度
を有する不純物層を形成することを特徴としている。
【０００８】このように、低濃度のイオン注入を行った
のち、熱処理を行うと、一度に高濃度のイオン注入を行
って不純物層を形成する場合に比して、注入されたイオ
ン種が拡散するときの拡散係数を高くすることができ、
さらにイオン種の活性化率を高くすることができる。請
求項２に記載の発明においては、ベース領域（３ａ、３
ｂ）を形成する工程は、半導体層の表層部に、所望の不
純物濃度よりも低い不純物濃度となる低濃度イオン注入
を行う工程と、熱処理温度にて、低濃度イオン注入によ
って注入されたイオン種を活性化させる熱処理工程とを
有し、低濃度イオン注入工程と熱処理工程とを繰り返し
行うことによって所望の濃度を有する不純物層を形成す
ることを特徴としている。
のち、熱処理を行うと、一度に高濃度のイオン注入を行
って不純物層を形成する場合に比して、注入されたイオ
ン種が拡散するときの拡散係数を高くすることができ、
さらにイオン種の活性化率を高くすることができる。請
求項２に記載の発明においては、ベース領域（３ａ、３
ｂ）を形成する工程は、半導体層の表層部に、所望の不
純物濃度よりも低い不純物濃度となる低濃度イオン注入
を行う工程と、熱処理温度にて、低濃度イオン注入によ
って注入されたイオン種を活性化させる熱処理工程とを
有し、低濃度イオン注入工程と熱処理工程とを繰り返し
行うことによって所望の濃度を有する不純物層を形成す
ることを特徴としている。
【０００９】低濃度イオン注入及び熱処理によって、拡
散係数が高く、かつ活性化率が高くできるため、接合深
さが深いベース領域を形成する工程を低濃度のイオン注
入及び熱処理で行えば、低エネルギーのイオン注入で接
合深さを深くできる。具体的には、請求項３に示すよう
に、熱処理工程は、低濃度イオン注入工程を終えた後
に、熱処理温度を所定温度に昇温する工程と、所定温度
を所定時間保持する工程と、低濃度イオン注入工程を行
う温度に降温する工程とすることができる。
散係数が高く、かつ活性化率が高くできるため、接合深
さが深いベース領域を形成する工程を低濃度のイオン注
入及び熱処理で行えば、低エネルギーのイオン注入で接
合深さを深くできる。具体的には、請求項３に示すよう
に、熱処理工程は、低濃度イオン注入工程を終えた後
に、熱処理温度を所定温度に昇温する工程と、所定温度
を所定時間保持する工程と、低濃度イオン注入工程を行
う温度に降温する工程とすることができる。
【００１０】請求項４に記載の発明においては、熱処理
温度にて注入されたイオン種を活性化させつつ、所望の
不純物濃度よりも低い不純物濃度となる低濃度イオン注
入を行う工程を有することを特徴としている。このよう
に、熱処理温度下において、低濃度のイオン注入を行う
ようにして、低濃度のイオン注入が行われるごとにその
まま熱処理が行われるようにしても請求項１と同様の効
果が得られる。
温度にて注入されたイオン種を活性化させつつ、所望の
不純物濃度よりも低い不純物濃度となる低濃度イオン注
入を行う工程を有することを特徴としている。このよう
に、熱処理温度下において、低濃度のイオン注入を行う
ようにして、低濃度のイオン注入が行われるごとにその
まま熱処理が行われるようにしても請求項１と同様の効
果が得られる。
【００１１】また、請求項５に示すように、ベース領域
（３ａ、３ｂ）を形成する工程を、熱処理温度にて注入
されたイオン種を活性化させつつ、半導体層の表層部
に、所望の不純物濃度よりも低い不純物濃度となる低濃
度イオン注入を行うようにすれば、低エネルギーのイオ
ン注入によって接合深さを深くできるため、好適であ
る。
（３ａ、３ｂ）を形成する工程を、熱処理温度にて注入
されたイオン種を活性化させつつ、半導体層の表層部
に、所望の不純物濃度よりも低い不純物濃度となる低濃
度イオン注入を行うようにすれば、低エネルギーのイオ
ン注入によって接合深さを深くできるため、好適であ
る。
【００１２】なお、低濃度イオン注入は、具体的には、
請求項６に示すように、ドーズ量を１×１０14ｃｍ-2以
下とすることができる。また、熱処理工程における熱処
理温度は、具体的には、請求項７に示すように、１００
０℃以上にしている。
請求項６に示すように、ドーズ量を１×１０14ｃｍ-2以
下とすることができる。また、熱処理工程における熱処
理温度は、具体的には、請求項７に示すように、１００
０℃以上にしている。
【００１３】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。本発明の一実施形態を適用した製造
したノーマリオフ型のｎチャネルタイププレーナ型ＭＯ
ＳＦＥＴの断面図を図１に示す。本デバイスは、インバ
ータや車両用オルタネータのレクチファイヤに適用する
と好適なものである。以下、図１に基づいてプレーナ型
ＭＯＳＦＥＴの構成について説明する。
について説明する。本発明の一実施形態を適用した製造
したノーマリオフ型のｎチャネルタイププレーナ型ＭＯ
ＳＦＥＴの断面図を図１に示す。本デバイスは、インバ
ータや車両用オルタネータのレクチファイヤに適用する
と好適なものである。以下、図１に基づいてプレーナ型
ＭＯＳＦＥＴの構成について説明する。
【００１４】ｎ+ 型炭化珪素半導体基板１は上面を主表
面１ａとし、主表面の反対面である下面を裏面１ｂとし
ている。このｎ+ 型炭化珪素半導体基板（以下、ｎ+ 型
半導体基板という）１の主表面１ａ上には、基板１より
も低いドーパント濃度を有するｎ- 型炭化珪素エピタキ
シャル層（以下、ｎ- 型エピ層という）２が積層されて
いる。
面１ａとし、主表面の反対面である下面を裏面１ｂとし
ている。このｎ+ 型炭化珪素半導体基板（以下、ｎ+ 型
半導体基板という）１の主表面１ａ上には、基板１より
も低いドーパント濃度を有するｎ- 型炭化珪素エピタキ
シャル層（以下、ｎ- 型エピ層という）２が積層されて
いる。
【００１５】本実施形態では、ｎ+ 型半導体基板１およ
びｎ- 型エピ層２の上面を（０００１）Ｓｉ面としてい
る。但し、ｎ+ 型半導体基板１およびｎ- 型エピ層２の
上面を（１１２−０）ａ面としてもよい。つまり、（０
００１）Ｓｉ面を用いると低い表面状態密度が得られ、
（１１２−０）ａ面を用いると、低い表面状態密度で、
かつ、完全にらせん転位の無い結晶が得られる。
びｎ- 型エピ層２の上面を（０００１）Ｓｉ面としてい
る。但し、ｎ+ 型半導体基板１およびｎ- 型エピ層２の
上面を（１１２−０）ａ面としてもよい。つまり、（０
００１）Ｓｉ面を用いると低い表面状態密度が得られ、
（１１２−０）ａ面を用いると、低い表面状態密度で、
かつ、完全にらせん転位の無い結晶が得られる。
【００１６】ｎ- 型エピ層２の表層部における所定領域
には、所定深さを有するｐ- 型ベース領域３ａおよびｐ
- 型ベース領域３ｂが離間して形成されている。また、
ｐ-型ベース領域３ａの表層部における所定領域には、
ベース領域３ａよりも浅いｎ + 型ソース領域４ａが、ま
た、ｐ- 型ベース領域３ｂの表層部における所定領域に
は、ベース領域３ｂよりも浅いｎ+ 型ソース領域４ｂが
それぞれ形成されている。
には、所定深さを有するｐ- 型ベース領域３ａおよびｐ
- 型ベース領域３ｂが離間して形成されている。また、
ｐ-型ベース領域３ａの表層部における所定領域には、
ベース領域３ａよりも浅いｎ + 型ソース領域４ａが、ま
た、ｐ- 型ベース領域３ｂの表層部における所定領域に
は、ベース領域３ｂよりも浅いｎ+ 型ソース領域４ｂが
それぞれ形成されている。
【００１７】さらに、ｎ+ 型ソース領域４ａとｎ+ 型ソ
ース領域４ｂとの間におけるｎ- 型エピ層２およびｐ-
型ベース領域３ａ、３ｂの表面部にはｎ- 型ＳｉＣ層５
が延設されている。つまり、ｐ- 型ベース領域３ａ、３
ｂの表面部においてソース領域４ａ、４ｂとｎ- 型エピ
層２とを繋ぐようにｎ型ＳｉＣ層５が配置されている。
このｎ型ＳｉＣ層５は、ｎ- 型層５ａとｎ+ 型層５ｂに
よって構成されている。そして、ｎ- 型層５ａがデバイ
スの動作時にデバイス表面においてチャネル形成層とし
て機能する。また、チャネル形成層として機能しない部
分を高濃度なｎ + 型層５ｂとしているため、この部分に
おける抵抗値を低くでき、オン抵抗の低減を図ってい
る。以下、ｎ型ＳｉＣ層５を表面チャネル層という。
ース領域４ｂとの間におけるｎ- 型エピ層２およびｐ-
型ベース領域３ａ、３ｂの表面部にはｎ- 型ＳｉＣ層５
が延設されている。つまり、ｐ- 型ベース領域３ａ、３
ｂの表面部においてソース領域４ａ、４ｂとｎ- 型エピ
層２とを繋ぐようにｎ型ＳｉＣ層５が配置されている。
このｎ型ＳｉＣ層５は、ｎ- 型層５ａとｎ+ 型層５ｂに
よって構成されている。そして、ｎ- 型層５ａがデバイ
スの動作時にデバイス表面においてチャネル形成層とし
て機能する。また、チャネル形成層として機能しない部
分を高濃度なｎ + 型層５ｂとしているため、この部分に
おける抵抗値を低くでき、オン抵抗の低減を図ってい
る。以下、ｎ型ＳｉＣ層５を表面チャネル層という。
【００１８】表面チャネル層５のドーパント濃度は、１
×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度となっ
ており、かつ、ｎ- 型エピ層２及びｐ- 型ベース領域３
ａ、３ｂのドーパント濃度以下となっている。これによ
り、低オン抵抗化が図られている。表面チャネル層５の
上面およびｎ+ 型ソース領域４ａ、４ｂの上面にはゲー
ト酸化膜（ゲート絶縁膜）７が備えられている。
×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度となっ
ており、かつ、ｎ- 型エピ層２及びｐ- 型ベース領域３
ａ、３ｂのドーパント濃度以下となっている。これによ
り、低オン抵抗化が図られている。表面チャネル層５の
上面およびｎ+ 型ソース領域４ａ、４ｂの上面にはゲー
ト酸化膜（ゲート絶縁膜）７が備えられている。
【００１９】さらに、ゲート絶縁膜７の上にはポリシリ
コンゲート電極８が形成されている。このポリシリコン
ゲート電極８は、ＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕ
ｒｅＯｘｉｄｅ）膜よりなる絶縁膜９にて覆われてい
る。その上にはｐ- 型ベース領域３ａ、３ｂ及びｎ+ 型
ソース領域４ａ、４ｂと電気的に接続されたソース電極
１０が形成され、ソース電極１０はｎ+ 型ソース領域４
ａ、４ｂおよびｐ- 型ベース領域３ａ、３ｂと接してい
る。また、ｎ+ 型半導体基板１の裏面１ｂには、ドレイ
ン電極層１１が形成されている。
コンゲート電極８が形成されている。このポリシリコン
ゲート電極８は、ＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕ
ｒｅＯｘｉｄｅ）膜よりなる絶縁膜９にて覆われてい
る。その上にはｐ- 型ベース領域３ａ、３ｂ及びｎ+ 型
ソース領域４ａ、４ｂと電気的に接続されたソース電極
１０が形成され、ソース電極１０はｎ+ 型ソース領域４
ａ、４ｂおよびｐ- 型ベース領域３ａ、３ｂと接してい
る。また、ｎ+ 型半導体基板１の裏面１ｂには、ドレイ
ン電極層１１が形成されている。
【００２０】なお、ベース領域３ａ、３ｂにおいて、一
部厚さが厚くなったディープベース層３０ａ、３０ｂが
形成されている。このディープベース層３０ａ、３０ｂ
は、ｎ+ 型ソース領域に重ならない部分に形成されてお
り、ｐ- 型ベース領域３ａ、３ｂのうちディープベース
層３０ａ、３０ｂが形成された厚みが厚くなった部分
が、ディープベース層３０ａが形成されていない厚みの
薄い部分よりも不純物濃度が濃くなっている。このよう
なディープベース層３０ａ、３０ｂによって、ディープ
ベース層３０ａ、３０ｂ下のｎ- 型エピ層２における厚
さが薄くなり（ｎ + 型半導体基板１とディープベース層
３０ａ、３０ｂとの距離が短くなり）電界強度を高くす
ることができ、アバランシェブレークダウン（以下、ブ
レークダウンと略す）し易くなる。なお、ディープベー
ス層３０ａ、３０ｂはｎ+ 型ソース領域４ａ、４ｂと重
ならないように形成しているため、寄生ＮＰＮトランジ
スタを動作させにくくすることができる。
部厚さが厚くなったディープベース層３０ａ、３０ｂが
形成されている。このディープベース層３０ａ、３０ｂ
は、ｎ+ 型ソース領域に重ならない部分に形成されてお
り、ｐ- 型ベース領域３ａ、３ｂのうちディープベース
層３０ａ、３０ｂが形成された厚みが厚くなった部分
が、ディープベース層３０ａが形成されていない厚みの
薄い部分よりも不純物濃度が濃くなっている。このよう
なディープベース層３０ａ、３０ｂによって、ディープ
ベース層３０ａ、３０ｂ下のｎ- 型エピ層２における厚
さが薄くなり（ｎ + 型半導体基板１とディープベース層
３０ａ、３０ｂとの距離が短くなり）電界強度を高くす
ることができ、アバランシェブレークダウン（以下、ブ
レークダウンと略す）し易くなる。なお、ディープベー
ス層３０ａ、３０ｂはｎ+ 型ソース領域４ａ、４ｂと重
ならないように形成しているため、寄生ＮＰＮトランジ
スタを動作させにくくすることができる。
【００２１】次に、図１に示す縦型パワーＭＯＳＦＥＴ
の製造工程を、図２〜図５を用いて説明する。 〔図２（ａ）に示す工程〕まず、ｎ型４Ｈまたは６Ｈま
たは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型半導体基板１を
用意する。ここで、ｎ+ 型半導体基板１はその厚さが４
００μｍであり、主表面１ａが（０００１）Ｓｉ面、又
は、（１１２−０）ａ面である。この基板１の主表面１
ａに厚さ５μｍのｎ- 型エピ層２をエピタキシャル成長
する。本例では、ｎ- 型エピ層２は下地の基板１と同様
の結晶が得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−Ｓｉ
Ｃ層となる。
の製造工程を、図２〜図５を用いて説明する。 〔図２（ａ）に示す工程〕まず、ｎ型４Ｈまたは６Ｈま
たは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型半導体基板１を
用意する。ここで、ｎ+ 型半導体基板１はその厚さが４
００μｍであり、主表面１ａが（０００１）Ｓｉ面、又
は、（１１２−０）ａ面である。この基板１の主表面１
ａに厚さ５μｍのｎ- 型エピ層２をエピタキシャル成長
する。本例では、ｎ- 型エピ層２は下地の基板１と同様
の結晶が得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−Ｓｉ
Ｃ層となる。
【００２２】〔図２（ｂ）に示す工程〕ｎ- 型エピ層２
の上の所定領域にＬＴＯ膜２０を配置し、これをマスク
としてボロン（若しくはアルミニウム）をイオン注入す
ることで、ｐ- 型ベース領域３ａ、３ｂを形成する。具
体的には、まず、温度を７００℃、加速度電圧を１００
ｋｅＶとした上で、ドーズ量を１×１０14ｃｍ-2とし
て、ボロンをイオン注入する。このイオン注入の後、基
板温度を１３００℃に上昇して３０分間の熱処理を行
う。そして、基板温度を７００℃に降温する。
の上の所定領域にＬＴＯ膜２０を配置し、これをマスク
としてボロン（若しくはアルミニウム）をイオン注入す
ることで、ｐ- 型ベース領域３ａ、３ｂを形成する。具
体的には、まず、温度を７００℃、加速度電圧を１００
ｋｅＶとした上で、ドーズ量を１×１０14ｃｍ-2とし
て、ボロンをイオン注入する。このイオン注入の後、基
板温度を１３００℃に上昇して３０分間の熱処理を行
う。そして、基板温度を７００℃に降温する。
【００２３】続いて、上記と同様に、上記条件でイオン
注入を行たのち、基板温度を１３００℃以上に上昇させ
て３０分間の熱処理を行い、その後基板温度を７００℃
に降温する。そして、このようなイオン注入及び熱処理
を繰り返し、上記ｐ- 型ベース領域３ａ、３ｂが所望の
ドーズ量となるようにする。例えば、１０回の繰り返し
により１×１０15ｃｍ-2となり拡散長を１μｍとなるよ
うに制御することにより、１×１０19ｃｍ-3の濃度でド
ーピングができる。また、加速度電圧を５０ｋｅＶ、１
００ｋｅＶ、２００ｋｅＶ、４００ｋｅＶと変えた上
で、上記イオン注入法を繰り返すことにより、より正確
な位置に正確な濃度の不純物層を形成できる。
注入を行たのち、基板温度を１３００℃以上に上昇させ
て３０分間の熱処理を行い、その後基板温度を７００℃
に降温する。そして、このようなイオン注入及び熱処理
を繰り返し、上記ｐ- 型ベース領域３ａ、３ｂが所望の
ドーズ量となるようにする。例えば、１０回の繰り返し
により１×１０15ｃｍ-2となり拡散長を１μｍとなるよ
うに制御することにより、１×１０19ｃｍ-3の濃度でド
ーピングができる。また、加速度電圧を５０ｋｅＶ、１
００ｋｅＶ、２００ｋｅＶ、４００ｋｅＶと変えた上
で、上記イオン注入法を繰り返すことにより、より正確
な位置に正確な濃度の不純物層を形成できる。
【００２４】これにより、所望の不純物濃度を有するｐ
- 型ベース領域３ａ、３ｂが形成される。ここで、低濃
度のイオン注入を行った後に、熱処理を行った場合につ
いて説明する。低濃度のイオン注入を行い熱処理を行っ
た場合、高濃度のイオン注入を行って熱処理を行った場
合に比して、熱拡散における拡散係数が高くなり、活性
化率も高くなることが判った。
- 型ベース領域３ａ、３ｂが形成される。ここで、低濃
度のイオン注入を行った後に、熱処理を行った場合につ
いて説明する。低濃度のイオン注入を行い熱処理を行っ
た場合、高濃度のイオン注入を行って熱処理を行った場
合に比して、熱拡散における拡散係数が高くなり、活性
化率も高くなることが判った。
【００２５】このような現象が生じる具体的な理由は解
明されていないが、本発明者らの検討によると、例えば
拡散係数が高くなる理由の１つとして、高濃度のイオン
注入を行った場合、多数の結晶欠陥が形成されるため熱
拡散係数が小さくなると考えられる。例えば、ドーズ量
を１×１０14ｃｍ-2とした低濃度のイオン注入でベース
領域３ａ、３ｂを形成した場合には、ドーズ量を１×１
０15ｃｍ-2とした場合に比して結晶欠陥を数桁少なくす
ることができるのである。
明されていないが、本発明者らの検討によると、例えば
拡散係数が高くなる理由の１つとして、高濃度のイオン
注入を行った場合、多数の結晶欠陥が形成されるため熱
拡散係数が小さくなると考えられる。例えば、ドーズ量
を１×１０14ｃｍ-2とした低濃度のイオン注入でベース
領域３ａ、３ｂを形成した場合には、ドーズ量を１×１
０15ｃｍ-2とした場合に比して結晶欠陥を数桁少なくす
ることができるのである。
【００２６】また、もう１つの理由として、高濃度のイ
オン注入を行った場合には、注入されたイオン種の密度
が高すぎて、熱拡散時に近傍のイオン種が邪魔になって
拡散できないということが考えられる。この様子を図５
（ａ）、（ｂ）に示す比較図に基づいて説明する。図５
（ａ）は炭化珪素半導体基板５０に低濃度（ドーズ量：
１×１０14ｃｍ-2）のイオン注入を行い、さらに１３０
０℃で３０分間の熱処理を行うという工程を４回行った
場合を示し、（ｂ）は炭化珪素半導体基板５０に高濃度
（ドーズ量：１×１０15ｃｍ-2）のイオン注入を行い、
さらに１７００℃で１時間の熱処理を行った場合を示し
ている。なお、図５（ａ）、（ｂ）の紙面右側に示す特
性図は炭化珪素半導体基板５０の深さに対するドーパン
ト濃度を示しており、図５（ａ）において示されている
数字は何回目のイオン注入かを示している。
オン注入を行った場合には、注入されたイオン種の密度
が高すぎて、熱拡散時に近傍のイオン種が邪魔になって
拡散できないということが考えられる。この様子を図５
（ａ）、（ｂ）に示す比較図に基づいて説明する。図５
（ａ）は炭化珪素半導体基板５０に低濃度（ドーズ量：
１×１０14ｃｍ-2）のイオン注入を行い、さらに１３０
０℃で３０分間の熱処理を行うという工程を４回行った
場合を示し、（ｂ）は炭化珪素半導体基板５０に高濃度
（ドーズ量：１×１０15ｃｍ-2）のイオン注入を行い、
さらに１７００℃で１時間の熱処理を行った場合を示し
ている。なお、図５（ａ）、（ｂ）の紙面右側に示す特
性図は炭化珪素半導体基板５０の深さに対するドーパン
ト濃度を示しており、図５（ａ）において示されている
数字は何回目のイオン注入かを示している。
【００２７】これらの図からも判るように、低濃度のイ
オン注入を行った後に熱処理を行った場合には、注入さ
れたイオン種が十分に熱拡散して不純物層５１が広がっ
ており、高濃度のイオン注入を行った後に熱処理を行っ
た場合には、ほとんど熱拡散していず不純物層５１が広
がっていない。例えば５０ｋｅＶ程度の低エネルギーの
イオン注入を行った場合に、１３００℃で３０分程度の
熱処理を行ったところ、１μｍ程度の深さまで不純物が
熱拡散した。このように、低濃度のイオン注入を行った
のち熱処理層を行うと、広範囲領域への不純物のドーピ
ングが可能となる。
オン注入を行った後に熱処理を行った場合には、注入さ
れたイオン種が十分に熱拡散して不純物層５１が広がっ
ており、高濃度のイオン注入を行った後に熱処理を行っ
た場合には、ほとんど熱拡散していず不純物層５１が広
がっていない。例えば５０ｋｅＶ程度の低エネルギーの
イオン注入を行った場合に、１３００℃で３０分程度の
熱処理を行ったところ、１μｍ程度の深さまで不純物が
熱拡散した。このように、低濃度のイオン注入を行った
のち熱処理層を行うと、広範囲領域への不純物のドーピ
ングが可能となる。
【００２８】また、イオン注入初期のイオン種濃度が低
い場合には、格子置換されたイオン種が形成する不純物
準位が浅く形成される。例えば、ボロンの場合には３０
０ｍｅＶに形成される。このため、低濃度のイオン注入
を行った場合には活性化率が非常に向上されるといえ
る。このように、低濃度のイオン注入を行う工程及び熱
処理を行う工程を繰り返すことで、一度の高濃度のイオ
ン注入によってベース領域３ａ、３ｂを形成する場合に
比して拡散係数や活性化率を高くすることができる。
い場合には、格子置換されたイオン種が形成する不純物
準位が浅く形成される。例えば、ボロンの場合には３０
０ｍｅＶに形成される。このため、低濃度のイオン注入
を行った場合には活性化率が非常に向上されるといえ
る。このように、低濃度のイオン注入を行う工程及び熱
処理を行う工程を繰り返すことで、一度の高濃度のイオ
ン注入によってベース領域３ａ、３ｂを形成する場合に
比して拡散係数や活性化率を高くすることができる。
【００２９】そして、このような低濃度のイオン注入に
よると、低エネルギーのイオン注入によってベース領域
３ａ、３ｂを形成することができる。つまり、一度のイ
オン注入によって接合深さが深いベース領域３ａ、３ｂ
を形成するためには、高エネルギーのイオン注入が行え
るイオン注入装置が必要とされ、コスト的な問題がある
がこのような問題を解消することができる。
よると、低エネルギーのイオン注入によってベース領域
３ａ、３ｂを形成することができる。つまり、一度のイ
オン注入によって接合深さが深いベース領域３ａ、３ｂ
を形成するためには、高エネルギーのイオン注入が行え
るイオン注入装置が必要とされ、コスト的な問題がある
がこのような問題を解消することができる。
【００３０】〔図２（ｃ）に示す工程〕ＬＴＯ膜２０を
除去した後、基板１の上面から窒素をイオン注入して、
ｎ- 型エピ層２の表層部及びｐ- 型ベース領域３ａ、３
ｂの表面部（表層部）に表面チャネル層５を形成する。
このときのイオン注入条件は、温度が７００℃、ドーズ
量が１×１０15ｃｍ-2としている。これにより、表面チ
ャネル層５は、ｐ- 型ベース領域３ａ、３ｂの表面部で
は補償されてｎ型の不純物濃度が薄いｎ- 型層５ａとし
て形成され、ｎ- 型エピ層２の表面部ではｎ型の不純物
濃度が濃いｎ+ 型層５ｂとして形成される。従って、不
純物濃度が高くなったｎ+ 型層５ｂによってオン抵抗が
低減される。
除去した後、基板１の上面から窒素をイオン注入して、
ｎ- 型エピ層２の表層部及びｐ- 型ベース領域３ａ、３
ｂの表面部（表層部）に表面チャネル層５を形成する。
このときのイオン注入条件は、温度が７００℃、ドーズ
量が１×１０15ｃｍ-2としている。これにより、表面チ
ャネル層５は、ｐ- 型ベース領域３ａ、３ｂの表面部で
は補償されてｎ型の不純物濃度が薄いｎ- 型層５ａとし
て形成され、ｎ- 型エピ層２の表面部ではｎ型の不純物
濃度が濃いｎ+ 型層５ｂとして形成される。従って、不
純物濃度が高くなったｎ+ 型層５ｂによってオン抵抗が
低減される。
【００３１】また、縦型パワーＭＯＳＦＥＴをノーマリ
オフ型にするために、表面チャネル層５の厚み（膜厚）
は、ゲート電極８に電圧を印加していない時におけるｐ
- 型ベース領域３ａ、３ｂから表面チャネル層５に広が
る空乏層の伸び量と、ゲート絶縁膜７から表面チャネル
層５に広がる空乏層の伸び量との和よりも小さくなるよ
うになっている。
オフ型にするために、表面チャネル層５の厚み（膜厚）
は、ゲート電極８に電圧を印加していない時におけるｐ
- 型ベース領域３ａ、３ｂから表面チャネル層５に広が
る空乏層の伸び量と、ゲート絶縁膜７から表面チャネル
層５に広がる空乏層の伸び量との和よりも小さくなるよ
うになっている。
【００３２】具体的には、ｐ- 型ベース領域３ａ、３ｂ
から表面チャネル層５に広がる空乏層の伸び量は、表面
チャネル層５とｐ- 型ベース領域３ａ、３ｂとのＰＮ接
合のビルトイン電圧によって決定され、ゲート絶縁膜７
から表面チャネル層５に広がる空乏層の伸び量は、ゲー
ト絶縁膜７の電荷及びゲート電極８（金属）と表面チャ
ネル層５（半導体）との仕事関数差によって決定される
ため、これらに基づいて表面チャネル層５の膜厚を決定
している。
から表面チャネル層５に広がる空乏層の伸び量は、表面
チャネル層５とｐ- 型ベース領域３ａ、３ｂとのＰＮ接
合のビルトイン電圧によって決定され、ゲート絶縁膜７
から表面チャネル層５に広がる空乏層の伸び量は、ゲー
ト絶縁膜７の電荷及びゲート電極８（金属）と表面チャ
ネル層５（半導体）との仕事関数差によって決定される
ため、これらに基づいて表面チャネル層５の膜厚を決定
している。
【００３３】このようなノーマリオフ型の縦型パワーＭ
ＯＳＦＥＴは、故障などによってゲート電極に電圧が印
加できないような状態となっても、電流が流れないよう
にすることができるため、ノーマリオン型のものと比べ
て安全性を確保することができる。また、図１に示すよ
うに、ｐ- 型ベース領域３ａ、３ｂは、ソース電極１０
と接触していて接地状態となっている。このため、表面
チャネル層５とｐ- 型ベース領域３ａ、３ｂとのＰＮ接
合のビルトイン電圧を利用して表面チャネル層５をピン
チオフすることができる。例えば、ｐ- 型ベース領域３
ａ、３ｂが接地されてなくてフローティング状態となっ
ている場合には、ビルトイン電圧を利用してｐ- 型ベー
ス領域３ａ、３ｂから空乏層を延ばすということができ
ないため、ｐ - 型ベース領域３ａ、３ｂをソース電極１
０と接触させることは、表面チャネル層５をピンチオフ
するのに有効な構造であるといえる。
ＯＳＦＥＴは、故障などによってゲート電極に電圧が印
加できないような状態となっても、電流が流れないよう
にすることができるため、ノーマリオン型のものと比べ
て安全性を確保することができる。また、図１に示すよ
うに、ｐ- 型ベース領域３ａ、３ｂは、ソース電極１０
と接触していて接地状態となっている。このため、表面
チャネル層５とｐ- 型ベース領域３ａ、３ｂとのＰＮ接
合のビルトイン電圧を利用して表面チャネル層５をピン
チオフすることができる。例えば、ｐ- 型ベース領域３
ａ、３ｂが接地されてなくてフローティング状態となっ
ている場合には、ビルトイン電圧を利用してｐ- 型ベー
ス領域３ａ、３ｂから空乏層を延ばすということができ
ないため、ｐ - 型ベース領域３ａ、３ｂをソース電極１
０と接触させることは、表面チャネル層５をピンチオフ
するのに有効な構造であるといえる。
【００３４】なお、本実施形態では、不純物濃度が低い
ものでｐ- 型ベース領域３ａ、３ｂを形成しているが、
不純物濃度を高くすることによりビルトイン電圧をより
大きく利用することができる。また、本実施形態では炭
化珪素によって縦型パワーＭＯＳＦＥＴを製造している
が、これをシリコンを用いて製造しようとすると、ｐ-
型ベース領域３ａ、３ｂや表面チャネル層５等の不純物
層を形成する際における熱拡散の拡散量の制御が困難で
あるため、上記構成と同様のノーマリオフ型のＭＯＳＦ
ＥＴを製造することが困難となる。このため、本実施形
態のようにＳｉＣを用いることにより、シリコンを用い
た場合と比べて精度良く縦型パワーＭＯＳＦＥＴを製造
することができる。
ものでｐ- 型ベース領域３ａ、３ｂを形成しているが、
不純物濃度を高くすることによりビルトイン電圧をより
大きく利用することができる。また、本実施形態では炭
化珪素によって縦型パワーＭＯＳＦＥＴを製造している
が、これをシリコンを用いて製造しようとすると、ｐ-
型ベース領域３ａ、３ｂや表面チャネル層５等の不純物
層を形成する際における熱拡散の拡散量の制御が困難で
あるため、上記構成と同様のノーマリオフ型のＭＯＳＦ
ＥＴを製造することが困難となる。このため、本実施形
態のようにＳｉＣを用いることにより、シリコンを用い
た場合と比べて精度良く縦型パワーＭＯＳＦＥＴを製造
することができる。
【００３５】また、ノーマリオフ型の縦型パワーＭＯＳ
ＦＥＴにするためには、上記条件を満たすように表面チ
ャネル層５の厚みを設定する必要があるが、シリコンを
用いた場合にはビルトイン電圧が低いため、表面チャネ
ル層５の厚みを薄くしたり不純物濃度を薄くして形成し
なければならず、不純物イオンの拡散量の制御が困難な
ことを考慮すると、非常に製造が困難であるといえる。
しかしながら、ＳｉＣを用いた場合にはビルトイン電圧
がシリコンの約３倍と高く、表面チャネル層５の厚みを
厚くしたり不純物濃度を濃くして形成できるため、ノー
マリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易
であるといえる。
ＦＥＴにするためには、上記条件を満たすように表面チ
ャネル層５の厚みを設定する必要があるが、シリコンを
用いた場合にはビルトイン電圧が低いため、表面チャネ
ル層５の厚みを薄くしたり不純物濃度を薄くして形成し
なければならず、不純物イオンの拡散量の制御が困難な
ことを考慮すると、非常に製造が困難であるといえる。
しかしながら、ＳｉＣを用いた場合にはビルトイン電圧
がシリコンの約３倍と高く、表面チャネル層５の厚みを
厚くしたり不純物濃度を濃くして形成できるため、ノー
マリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易
であるといえる。
【００３６】〔図３（ａ）に示す工程〕表面チャネル層
５の上の所定領域にＬＴＯ膜２１を配置し、これをマス
クとしてＮ+ をイオン注入し、ｎ+ 型ソース領域４ａ、
４ｂを形成する。このときのイオン注入条件は、温度が
７００℃、ドーズ量が１×１０15ｃｍ-2としている。 〔図３（ｂ）に示す工程〕そして、ＬＴＯ膜２１を除去
した後、フォトレジスト法を用いて表面チャネル層５の
上の所定領域にＬＴＯ膜２２を配置し、これをマスクと
してＲＩＥによりｐ- 型ベース領域３ａ、３ｂ上の表面
チャネル層５を部分的にエッチング除去する。
５の上の所定領域にＬＴＯ膜２１を配置し、これをマス
クとしてＮ+ をイオン注入し、ｎ+ 型ソース領域４ａ、
４ｂを形成する。このときのイオン注入条件は、温度が
７００℃、ドーズ量が１×１０15ｃｍ-2としている。 〔図３（ｂ）に示す工程〕そして、ＬＴＯ膜２１を除去
した後、フォトレジスト法を用いて表面チャネル層５の
上の所定領域にＬＴＯ膜２２を配置し、これをマスクと
してＲＩＥによりｐ- 型ベース領域３ａ、３ｂ上の表面
チャネル層５を部分的にエッチング除去する。
【００３７】〔図３（ｃ）に示す工程〕さらに、ＬＴＯ
膜２２をマスクにしてボロンをイオン注入し、ディープ
ベース層３０ａ、３０ｂを形成する。このとき、上述し
たｐ- 型ベース領域を形成するときと同様に、まず、温
度を７００℃、加速度電圧を４００ｋｅＶとした上で、
ドーズ量が１×１０14ｃｍ-2の条件でボロンをイオン注
入したのち、基板温度を１３００℃に上昇して３０分間
の熱処理を行い、さらに基板温度を７００℃に降温する
というイオン注入工程を繰り返して、所望の不純物濃度
になるようにディープベース層３０ａ、３０ｂを形成す
る。
膜２２をマスクにしてボロンをイオン注入し、ディープ
ベース層３０ａ、３０ｂを形成する。このとき、上述し
たｐ- 型ベース領域を形成するときと同様に、まず、温
度を７００℃、加速度電圧を４００ｋｅＶとした上で、
ドーズ量が１×１０14ｃｍ-2の条件でボロンをイオン注
入したのち、基板温度を１３００℃に上昇して３０分間
の熱処理を行い、さらに基板温度を７００℃に降温する
というイオン注入工程を繰り返して、所望の不純物濃度
になるようにディープベース層３０ａ、３０ｂを形成す
る。
【００３８】このとき、加速度電圧を４００ｋｅＶとす
ることにより、注入深さは０．５〜１μｍ程度となり、
上記繰り返しイオン注入法によって注入されたイオン種
を拡散させることで、ディープベース層３０ａ、３０ｂ
とｎ- 型エピ層２との接合位置は１．５〜２μｍとする
ことできる。これにより、ベース領域３ａ、３ｂの一部
が厚くなったものとなる。このディープベース層３０
ａ、３０ｂは、ｎ+ 型ソース領域４ａ、４ｂに重ならな
い部分に形成されると共に、ｐ- 型ベース領域３ａ、３
ｂのうちディープベース層３０ａ、３０ｂが形成された
厚みが厚くなった部分が、ディープベース層３０ａ、３
０ｂが形成されていない厚みの薄い部分よりも不純物濃
度が濃く形成される。
ることにより、注入深さは０．５〜１μｍ程度となり、
上記繰り返しイオン注入法によって注入されたイオン種
を拡散させることで、ディープベース層３０ａ、３０ｂ
とｎ- 型エピ層２との接合位置は１．５〜２μｍとする
ことできる。これにより、ベース領域３ａ、３ｂの一部
が厚くなったものとなる。このディープベース層３０
ａ、３０ｂは、ｎ+ 型ソース領域４ａ、４ｂに重ならな
い部分に形成されると共に、ｐ- 型ベース領域３ａ、３
ｂのうちディープベース層３０ａ、３０ｂが形成された
厚みが厚くなった部分が、ディープベース層３０ａ、３
０ｂが形成されていない厚みの薄い部分よりも不純物濃
度が濃く形成される。
【００３９】このように、接合深さが深くなるディープ
ベース層３０ａ、３０ｂを、低濃度のイオン注入及び熱
処理を繰り返すことで形成することにより、ベース領域
３ａ、３ｂを形成するときと同様の効果が得られる。 〔図４（ａ）に示す工程〕ＬＴＯ膜２２を除去した後、
基板上にウェット酸化によってゲート酸化膜（ゲート絶
縁膜）７を形成する。このとき、雰囲気温度は１０８０
℃とする。
ベース層３０ａ、３０ｂを、低濃度のイオン注入及び熱
処理を繰り返すことで形成することにより、ベース領域
３ａ、３ｂを形成するときと同様の効果が得られる。 〔図４（ａ）に示す工程〕ＬＴＯ膜２２を除去した後、
基板上にウェット酸化によってゲート酸化膜（ゲート絶
縁膜）７を形成する。このとき、雰囲気温度は１０８０
℃とする。
【００４０】その後、ゲート酸化膜７の上にポリシリコ
ンゲート電極８をＬＰＣＶＤにより堆積する。このとき
の成膜温度は６００℃とする。 〔図４（ｂ）に示す工程〕引き続き、ゲート絶縁膜７の
不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成
しゲート絶縁膜７を覆う。より詳しくは、成膜温度は４
２５℃であり、成膜後に１０００℃のアニールを行う。
ンゲート電極８をＬＰＣＶＤにより堆積する。このとき
の成膜温度は６００℃とする。 〔図４（ｂ）に示す工程〕引き続き、ゲート絶縁膜７の
不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成
しゲート絶縁膜７を覆う。より詳しくは、成膜温度は４
２５℃であり、成膜後に１０００℃のアニールを行う。
【００４１】〔図４（ｃ）に示す工程〕そして、室温で
の金属スパッタリングによりソース電極１０及びドレイ
ン電極１１を配置する。また、成膜後に１０００℃のア
ニールを行う。このようにして、図１に示す縦型パワー
ＭＯＳＦＥＴが完成する。次に、この縦型パワーＭＯＳ
ＦＥＴの作用（動作）を説明する。
の金属スパッタリングによりソース電極１０及びドレイ
ン電極１１を配置する。また、成膜後に１０００℃のア
ニールを行う。このようにして、図１に示す縦型パワー
ＭＯＳＦＥＴが完成する。次に、この縦型パワーＭＯＳ
ＦＥＴの作用（動作）を説明する。
【００４２】本ＭＯＳＦＥＴはノーマリオフ型の蓄積モ
ードで動作するものであって、ポリシリコンゲート電極
に電圧を印加しない場合は、表面チャネル層５において
キャリアは、ｐ- 型ベース領域３ａ、３ｂと表面チャネ
ル層５との間の静電ポテンシャルの差、及び表面チャネ
ル層５とポリシリコンゲート電極８との間の仕事関数の
差により生じた電位によって全域空乏化される。ポリシ
リコンゲート電極８に電圧を印加することにより、表面
チャネル層５とポリシリコンゲート電極８との間の仕事
関数の差と外部からの印加電圧の和により生じる電位差
を変化させる。このことにより、チャネルの状態を制御
することができる。
ードで動作するものであって、ポリシリコンゲート電極
に電圧を印加しない場合は、表面チャネル層５において
キャリアは、ｐ- 型ベース領域３ａ、３ｂと表面チャネ
ル層５との間の静電ポテンシャルの差、及び表面チャネ
ル層５とポリシリコンゲート電極８との間の仕事関数の
差により生じた電位によって全域空乏化される。ポリシ
リコンゲート電極８に電圧を印加することにより、表面
チャネル層５とポリシリコンゲート電極８との間の仕事
関数の差と外部からの印加電圧の和により生じる電位差
を変化させる。このことにより、チャネルの状態を制御
することができる。
【００４３】つまり、ポリシリコンゲート電極８の仕事
関数を第１の仕事関数とし、ｐ- 型ベース領域３ａ、３
ｂの仕事関数を第２の仕事関数とし、表面チャネル層５
の仕事関数を第３の仕事関数としたとき、第１〜第３の
仕事関数の差を利用して、表面チャネル層５のｎ型のキ
ャリアを空乏化する様に第１〜第３の仕事関数と表面チ
ャネル層５の不純物濃度及び膜厚を設定することができ
る。
関数を第１の仕事関数とし、ｐ- 型ベース領域３ａ、３
ｂの仕事関数を第２の仕事関数とし、表面チャネル層５
の仕事関数を第３の仕事関数としたとき、第１〜第３の
仕事関数の差を利用して、表面チャネル層５のｎ型のキ
ャリアを空乏化する様に第１〜第３の仕事関数と表面チ
ャネル層５の不純物濃度及び膜厚を設定することができ
る。
【００４４】また、オフ状態において、空乏領域は、ｐ
- 型ベース領域３ａ、３ｂ及びポリシリコンゲート電極
８により作られた電界によって、表面チャネル層５内に
形成される。この状態からポリシリコンゲート電極８に
対して正のバイアスを供給すると、ゲート絶縁膜（Ｓｉ
Ｏ2 ）７と表面チャネル層５との間の界面においてｎ +
型ソース領域４ａ、４ｂからｎ- 型ドリフト領域２方向
へ延びるチャネル領域が形成され、オン状態にスイッチ
ングされる。このとき、電子は、ｎ+ 型ソース領域４
ａ、４ｂから表面チャネル層５を経由し表面チャネル層
５からｎ- 型エピ層２に流れる。そして、ｎ- 型エピ層
２（ドリフト領域）に達すると、電子は、ｎ+ 型半導体
基板１（ｎ+ ドレイン）へ垂直に流れる。
- 型ベース領域３ａ、３ｂ及びポリシリコンゲート電極
８により作られた電界によって、表面チャネル層５内に
形成される。この状態からポリシリコンゲート電極８に
対して正のバイアスを供給すると、ゲート絶縁膜（Ｓｉ
Ｏ2 ）７と表面チャネル層５との間の界面においてｎ +
型ソース領域４ａ、４ｂからｎ- 型ドリフト領域２方向
へ延びるチャネル領域が形成され、オン状態にスイッチ
ングされる。このとき、電子は、ｎ+ 型ソース領域４
ａ、４ｂから表面チャネル層５を経由し表面チャネル層
５からｎ- 型エピ層２に流れる。そして、ｎ- 型エピ層
２（ドリフト領域）に達すると、電子は、ｎ+ 型半導体
基板１（ｎ+ ドレイン）へ垂直に流れる。
【００４５】このようにゲート電極８に正の電圧を印加
することにより、表面チャネル層５に蓄積型チャネルを
誘起させ、ソース電極１０とドレイン電極１１との間に
キャリアが流れる。 （他の実施形態）上記実施形態では、接合深さが深くな
るベース領域３ａ、３ｂやディープベース層３０ａ、３
０ｂを低濃度のイオン注入及び熱処理工程を施すことに
よって形成したが、イオン注入によって不純物層を形成
する場合、例えば表面チャネル層５やソース領域４ａ、
４ｂを形成する場合にも、このような低濃度のイオン注
入及び熱処理工程によって形成することができる。
することにより、表面チャネル層５に蓄積型チャネルを
誘起させ、ソース電極１０とドレイン電極１１との間に
キャリアが流れる。 （他の実施形態）上記実施形態では、接合深さが深くな
るベース領域３ａ、３ｂやディープベース層３０ａ、３
０ｂを低濃度のイオン注入及び熱処理工程を施すことに
よって形成したが、イオン注入によって不純物層を形成
する場合、例えば表面チャネル層５やソース領域４ａ、
４ｂを形成する場合にも、このような低濃度のイオン注
入及び熱処理工程によって形成することができる。
【００４６】また、上記低濃度イオン注入及び熱処理工
程は、基板温度を１３００℃に保持したままイオン注入
を断続的に行うことによって行ってもよい。さらに、イ
オン注入速度（電流量）を低速として、イオン注入と同
時に熱処理を行っても、上記と同様の効果が得られる。
例えば、１００ｋｅＶ電圧において、１×１０14ｃｍ-2
を５分間で実施している場合では、その後のアニール時
間３０分を含めて３５分間の工程にて所望の濃度の不純
物層を形成することができるのであるが、この場合に対
してドーズ量を１／７程度に減少させ、３×１０13ｃｍ
-2の条件にて３５分間でイオン注入を行うようにして
も、同様の効果が得られる。このように、ドーズ量を減
少させイオン注入量を小さくするようにした場合、結晶
欠陥をさらに少なくすることができる。また、昇温、降
温工程を省くことができ、短時間で有効に所望の濃度の
不純物層を形成できる。
程は、基板温度を１３００℃に保持したままイオン注入
を断続的に行うことによって行ってもよい。さらに、イ
オン注入速度（電流量）を低速として、イオン注入と同
時に熱処理を行っても、上記と同様の効果が得られる。
例えば、１００ｋｅＶ電圧において、１×１０14ｃｍ-2
を５分間で実施している場合では、その後のアニール時
間３０分を含めて３５分間の工程にて所望の濃度の不純
物層を形成することができるのであるが、この場合に対
してドーズ量を１／７程度に減少させ、３×１０13ｃｍ
-2の条件にて３５分間でイオン注入を行うようにして
も、同様の効果が得られる。このように、ドーズ量を減
少させイオン注入量を小さくするようにした場合、結晶
欠陥をさらに少なくすることができる。また、昇温、降
温工程を省くことができ、短時間で有効に所望の濃度の
不純物層を形成できる。
【図１】本発明の一実施形態における縦型パワーＭＯＳ
ＦＥＴの断面図である。
ＦＥＴの断面図である。
【図２】図１に示す縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図３】図２に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図４】図３に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図５】イオン注入における熱拡散の様子を示す図であ
り、（ａ）は低濃度イオン注入の場合を示す図であり、
（ｂ）は高濃度イオン注入の場合を示す図である。
り、（ａ）は低濃度イオン注入の場合を示す図であり、
（ｂ）は高濃度イオン注入の場合を示す図である。
１…ｎ+ 型半導体基板、２…ｎ- 型エピ層、３ａ、３ｂ
…ｐ- 型ベース領域、４ａ、４ｂ…ｎ+ 型ソース領域、
５…表面チャネル層（ｎ- 型ＳｉＣ層）、５ａ…ｎ- 型
層の部分、５ｂ…ｎ+ 型層の部分、７…ゲート絶縁膜、
８…ゲート電極、９…絶縁膜、１０…ソース電極、１１
…ドレイン電極層。
…ｐ- 型ベース領域、４ａ、４ｂ…ｎ+ 型ソース領域、
５…表面チャネル層（ｎ- 型ＳｉＣ層）、５ａ…ｎ- 型
層の部分、５ｂ…ｎ+ 型層の部分、７…ゲート絶縁膜、
８…ゲート電極、９…絶縁膜、１０…ソース電極、１１
…ドレイン電極層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６５２Ｃ
Claims (7)
- 【請求項１】 炭化珪素からなる半導体層にイオン注入
することで、所望の不純物濃度を有する不純物層を形成
してなる炭化珪素半導体装置の製造方法において、 前記所望の不純物濃度よりも低い不純物濃度となる低濃
度イオン注入を行う工程と、 熱処理温度にて、前記低濃度イオン注入によって注入さ
れたイオン種を活性化させる熱処理工程とを有し、 前記低濃度イオン注入工程と前記熱処理工程とを繰り返
し行うことによって前記所望の濃度を有する不純物層を
形成することを特徴とする炭化珪素半導体装置の製造方
法。 - 【請求項２】 第１導電型の半導体基板（１）の主表面
上に、該半導体基板よりも高抵抗な炭化珪素よりなる第
１導電型の半導体層（２）を形成する工程と、 前記半導体層の表層部の所定領域に、所望の不純物濃度
を有する不純物層として、所定深さを有する第２導電型
のベース領域（３ａ、３ｂ）を形成する工程と、 前記ベース領域の表層部の所定領域に、該ベース領域の
深さよりも浅い第１導電型のソース領域（４ａ、４ｂ）
を形成する工程と、 前記半導体層と前記ソース領域とを繋ぐように、チャネ
ル形成領域となる表面チャネル層（５）を形成する工程
と、 前記表面チャネル層をチャネル領域として、少なくも該
表面チャネル層上にゲート絶縁膜（７）を介してゲート
電極（８）を形成する工程と、 前記ソース領域及び前記ベース領域と接触するソース電
極（１０）を形成する工程と、 前記半導体基板のうち前記主表面とは反対側に形成され
たドレイン電極（１１）を形成する工程と、を備えた炭
化珪素半導体装置の製造方法において、 前記ベース領域を形成する工程は、 前記半導体層の表層部に、前記所望の不純物濃度よりも
低い不純物濃度となる低濃度イオン注入を行う工程と、 熱処理温度にて、前記低濃度イオン注入によって注入さ
れたイオン種を活性化させる熱処理工程とを有し、 前記低濃度イオン注入工程と前記熱処理工程とを繰り返
し行うことによって前記所望の濃度を有する不純物層を
形成することを特徴とする炭化珪素半導体装置の製造方
法。 - 【請求項３】 前記熱処理工程は、 前記低濃度イオン注入工程を終えた後に、熱処理温度を
所定温度に昇温する工程と、 前記所定温度を所定時間保持する工程と、 前記低濃度イオン注入工程を行う温度に降温する工程と
からなることを特徴とする請求項１又は２に記載の炭化
珪素半導体装置の製造方法。 - 【請求項４】 炭化珪素からなる半導体層にイオン注入
することで、所望の不純物濃度を有する不純物層を形成
してなる炭化珪素半導体装置の製造方法において、 熱処理温度にて注入されたイオン種を活性化させつつ、
前記所望の不純物濃度よりも低い不純物濃度となる低濃
度イオン注入を行う工程を有することを特徴とする炭化
珪素半導体装置の製造方法。 - 【請求項５】 第１導電型の半導体基板（１）の主表面
上に、該半導体基板よりも高抵抗な炭化珪素よりなる第
１導電型の半導体層（２）を形成する工程と、 前記半導体層の表層部の所定領域に、所望の不純物濃度
を有する不純物層として、所定深さを有する第２導電型
のベース領域（３ａ、３ｂ）を形成する工程と、 前記ベース領域の表層部の所定領域に、該ベース領域の
深さよりも浅い第１導電型のソース領域（４ａ、４ｂ）
を形成する工程と、 前記半導体層と前記ソース領域とを繋ぐように、チャネ
ル形成領域となる表面チャネル層（５）を形成する工程
と、 前記表面チャネル層をチャネル領域として、少なくも該
表面チャネル層上にゲート絶縁膜（７）を介してゲート
電極（８）を形成する工程と、 前記ソース領域及び前記ベース領域と接触するソース電
極（１０）を形成する工程と、 前記半導体基板のうち前記主表面とは反対側に形成され
たドレイン電極（１１）を形成する工程と、を備えた炭
化珪素半導体装置の製造方法において、 前記ベース領域を形成する工程は、熱処理温度にて注入
されたイオン種を活性化させつつ、前記半導体層の表層
部に、前記所望の不純物濃度よりも低い不純物濃度とな
る低濃度イオン注入を行う工程を有することを特徴とす
る炭化珪素半導体装置の製造方法。 - 【請求項６】 前記低濃度イオン注入工程では、ドーズ
量を１×１０14ｃｍ -2以下としていることを特徴とする
請求項１乃至５のいずれか１つに記載の半導体装置の製
造方法。 - 【請求項７】 前記熱処理工程では、前記熱処理温度を
１０００℃以上にしているとを特徴とする請求項１乃至
６のいずれか１つに記載の半導体装置の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11383398A JP3893734B2 (ja) | 1998-04-23 | 1998-04-23 | 炭化珪素半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11383398A JP3893734B2 (ja) | 1998-04-23 | 1998-04-23 | 炭化珪素半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11307545A true JPH11307545A (ja) | 1999-11-05 |
| JP3893734B2 JP3893734B2 (ja) | 2007-03-14 |
Family
ID=14622196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11383398A Expired - Fee Related JP3893734B2 (ja) | 1998-04-23 | 1998-04-23 | 炭化珪素半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3893734B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086529A (ja) * | 2001-09-12 | 2003-03-20 | Denso Corp | 炭化珪素半導体装置の製造方法 |
| JP2004247545A (ja) * | 2003-02-14 | 2004-09-02 | Nissan Motor Co Ltd | 半導体装置及びその製造方法 |
| JP2008118043A (ja) * | 2006-11-07 | 2008-05-22 | Sumitomo Electric Ind Ltd | 半導体装置の製造方法および半導体製造装置 |
| JP2010087397A (ja) * | 2008-10-02 | 2010-04-15 | Sumitomo Electric Ind Ltd | 炭化珪素半導体装置 |
| JP2010177465A (ja) * | 2009-01-29 | 2010-08-12 | Oki Semiconductor Co Ltd | 半導体装置、及びその製造方法 |
| US8653535B2 (en) | 2010-09-06 | 2014-02-18 | Panasonic Corporation | Silicon carbide semiconductor device having a contact region that includes a first region and a second region, and process for production thereof |
| CN111341651A (zh) * | 2020-03-11 | 2020-06-26 | 四川美阔电子科技有限公司 | 晶体管外延层制作方法 |
-
1998
- 1998-04-23 JP JP11383398A patent/JP3893734B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086529A (ja) * | 2001-09-12 | 2003-03-20 | Denso Corp | 炭化珪素半導体装置の製造方法 |
| JP4686945B2 (ja) * | 2001-09-12 | 2011-05-25 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
| JP2004247545A (ja) * | 2003-02-14 | 2004-09-02 | Nissan Motor Co Ltd | 半導体装置及びその製造方法 |
| JP2008118043A (ja) * | 2006-11-07 | 2008-05-22 | Sumitomo Electric Ind Ltd | 半導体装置の製造方法および半導体製造装置 |
| JP2010087397A (ja) * | 2008-10-02 | 2010-04-15 | Sumitomo Electric Ind Ltd | 炭化珪素半導体装置 |
| JP2010177465A (ja) * | 2009-01-29 | 2010-08-12 | Oki Semiconductor Co Ltd | 半導体装置、及びその製造方法 |
| US8653535B2 (en) | 2010-09-06 | 2014-02-18 | Panasonic Corporation | Silicon carbide semiconductor device having a contact region that includes a first region and a second region, and process for production thereof |
| CN111341651A (zh) * | 2020-03-11 | 2020-06-26 | 四川美阔电子科技有限公司 | 晶体管外延层制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3893734B2 (ja) | 2007-03-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4123636B2 (ja) | 炭化珪素半導体装置及びその製造方法 | |
| US20210098568A1 (en) | Power semiconductor devices having gate trenches and buried edge terminations and related methods | |
| US9142663B2 (en) | Silicon carbide devices having smooth channels | |
| JP3959856B2 (ja) | 炭化珪素半導体装置及びその製造方法 | |
| JP2662217B2 (ja) | 垂直ゲート半導体装置及びその製造方法 | |
| JP4450122B2 (ja) | 炭化珪素半導体装置 | |
| JP4192353B2 (ja) | 炭化珪素半導体装置及びその製造方法 | |
| KR100562001B1 (ko) | 전력 반도체 장치 제조 방법 | |
| US6551865B2 (en) | Silicon carbide semiconductor device and method of fabricating the same | |
| JP4595144B2 (ja) | 炭化珪素半導体装置及びその製造方法 | |
| JP2001077363A (ja) | 炭化珪素半導体装置及びその製造方法 | |
| JP2008503894A (ja) | 炭化ケイ素デバイスおよびその作製方法 | |
| JPH11266017A (ja) | 炭化珪素半導体装置及びその製造方法 | |
| JP2000106371A (ja) | 炭化珪素半導体装置の製造方法 | |
| JPH1168097A (ja) | 炭化けい素半導体装置の製造方法 | |
| JPH03145138A (ja) | Ｄｍｏｓトランジスタの形成方法 | |
| JP7182850B2 (ja) | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 | |
| JPH11274487A (ja) | 炭化珪素半導体装置の製造方法 | |
| JPH06163888A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP4568930B2 (ja) | 炭化珪素半導体装置の製造方法 | |
| JP3893734B2 (ja) | 炭化珪素半導体装置の製造方法 | |
| JP3496509B2 (ja) | 炭化珪素半導体装置の製造方法 | |
| JP2002359373A (ja) | 半導体装置及びその製造方法 | |
| JP4320810B2 (ja) | 炭化珪素半導体装置の製造方法 | |
| JP4595139B2 (ja) | 炭化珪素半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040709 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060823 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060905 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061030 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061121 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061204 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091222 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101222 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111222 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121222 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131222 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |