JPH11307418A - マスク合わせマークおよびマスク合わせ方法 - Google Patents
マスク合わせマークおよびマスク合わせ方法Info
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- JPH11307418A JPH11307418A JP10109126A JP10912698A JPH11307418A JP H11307418 A JPH11307418 A JP H11307418A JP 10109126 A JP10109126 A JP 10109126A JP 10912698 A JP10912698 A JP 10912698A JP H11307418 A JPH11307418 A JP H11307418A
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- Japan
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- mask
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- pattern
- mask layer
- layer
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】 ２つの被アライメントレイヤに対するアライ
メントレイヤの重ね合わせずれが共に最小となるように
マスク合わせの補正位置を求めるための合わせマークの
半導体基板上における面積を減少させ、また補正値を簡
単に求められるようにする。 【解決手段】 マスク合わせマークＭを、第１の被アラ
イメントレイヤにより形成したパターン１と、第２の被
アライメントレイヤにより形成したパターン２と、この
間に形成した第３のアライメントレイヤ用のレジストパ
ターン３から構成する。そして両側のパターン１，２に
対するレジストパターン３の距離、例えばｘ５，ｘ６を
測定し、ｘ５＝ｘ６となるように位置補正を行うという
簡単な方法によって、重ね合わせずれを最小にすること
ができる。このように１つのマークＭによって補正が可
能であるため、チップサイズの縮小化、および生産性の
向上を図ることができる。
メントレイヤの重ね合わせずれが共に最小となるように
マスク合わせの補正位置を求めるための合わせマークの
半導体基板上における面積を減少させ、また補正値を簡
単に求められるようにする。 【解決手段】 マスク合わせマークＭを、第１の被アラ
イメントレイヤにより形成したパターン１と、第２の被
アライメントレイヤにより形成したパターン２と、この
間に形成した第３のアライメントレイヤ用のレジストパ
ターン３から構成する。そして両側のパターン１，２に
対するレジストパターン３の距離、例えばｘ５，ｘ６を
測定し、ｘ５＝ｘ６となるように位置補正を行うという
簡単な方法によって、重ね合わせずれを最小にすること
ができる。このように１つのマークＭによって補正が可
能であるため、チップサイズの縮小化、および生産性の
向上を図ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
工程において使用され、半導体装置に形成されるべきパ
ターンのうち、相異なる第１および第２の２つのレイヤ
パターンに対して第３のレイヤパターンのマスク合わせ
を行うに際し、マスク位置の合わせずれを１つのマーク
により最小するマスク合わせマークおよびマスク合わせ
方法に関するものである。
工程において使用され、半導体装置に形成されるべきパ
ターンのうち、相異なる第１および第２の２つのレイヤ
パターンに対して第３のレイヤパターンのマスク合わせ
を行うに際し、マスク位置の合わせずれを１つのマーク
により最小するマスク合わせマークおよびマスク合わせ
方法に関するものである。
【０００２】
【従来の技術】半導体製造工程におけるマスクの合わせ
には、一般にステッパーなどのマスク合わせ装置が使用
されるが、下層の合わせマークに上層のパターンを合わ
せるとき、その下層合わせマークに対して常に一定の方
向にずれてマスク合わせが行われることが多い。すなわ
ち、そのマスク合わせ装置が、固有の系統的なずれを生
じる特性を有していることが多い。また、この種のマス
ク合わせずれはマスク合わせ装置間によっても様々に生
じるため、特に装置を複数台並べて同一パターンのマス
ク合わせをするような量産現場では、各装置間において
このようなずれをできる限り抑制することが必要であ
る。
には、一般にステッパーなどのマスク合わせ装置が使用
されるが、下層の合わせマークに上層のパターンを合わ
せるとき、その下層合わせマークに対して常に一定の方
向にずれてマスク合わせが行われることが多い。すなわ
ち、そのマスク合わせ装置が、固有の系統的なずれを生
じる特性を有していることが多い。また、この種のマス
ク合わせずれはマスク合わせ装置間によっても様々に生
じるため、特に装置を複数台並べて同一パターンのマス
ク合わせをするような量産現場では、各装置間において
このようなずれをできる限り抑制することが必要であ
る。
【０００３】このため、普通のマスク合わせの処理は、
以下のような手順で行われることが多い。すなわち、ロ
ット毎に半導体基板を１スライス先行して試験的にマス
ク合わせ処理を行い、そのスライスのマスクの合わせず
れを計測して、そのずれを補正するように残りのスライ
スのマスク合わせ処理を行っている。あるいは、同一工
程で同一設備で処理を行った前ロットの合わせずれを計
測し、その値に基づいて次ロットで補正するように処理
を行っている。
以下のような手順で行われることが多い。すなわち、ロ
ット毎に半導体基板を１スライス先行して試験的にマス
ク合わせ処理を行い、そのスライスのマスクの合わせず
れを計測して、そのずれを補正するように残りのスライ
スのマスク合わせ処理を行っている。あるいは、同一工
程で同一設備で処理を行った前ロットの合わせずれを計
測し、その値に基づいて次ロットで補正するように処理
を行っている。
【０００４】以下に、異なる２つの被アライメントレイ
ヤに対し第３のレイヤの合わせずれを計測するための従
来の技術を説明する。
ヤに対し第３のレイヤの合わせずれを計測するための従
来の技術を説明する。
【０００５】図２（ａ），（ｂ）は、被アライメント、
すなわちマスク合わせされる２つのパターンレイヤ（以
下、被アライメントレイヤという）Ａ及びＢに対して、
共に重ね合わせずれが最小となるようアライメントを行
うアライメントレイヤＣの位置を計測するための従来の
マークＭL，ＭRを説明する図であり、１は被アライメン
トレイヤＡで半導体基板５に形成されたパターン、２は
被アライメントレイヤＢで形成された薄膜パターン、３
はアライメントレイヤＣのレジストパターン、４は層間
絶縁膜である。
すなわちマスク合わせされる２つのパターンレイヤ（以
下、被アライメントレイヤという）Ａ及びＢに対して、
共に重ね合わせずれが最小となるようアライメントを行
うアライメントレイヤＣの位置を計測するための従来の
マークＭL，ＭRを説明する図であり、１は被アライメン
トレイヤＡで半導体基板５に形成されたパターン、２は
被アライメントレイヤＢで形成された薄膜パターン、３
はアライメントレイヤＣのレジストパターン、４は層間
絶縁膜である。
【０００６】図２（ａ）は平面図であって、左側が被ア
ライメントレイヤＡに対するアライメントレイヤＣの位
置を計測するマークＭL、右側が被アライメントレイヤ
Ｂに対するアライメントレイヤＣの位置を計測するマー
クＭRであり、半導体基板５上に２個並べて配置される
ものである。図２（ｂ）は図２（ａ）の各マークＭL，
ＭRの中心部であるｂ−ｂ線における断面図である。実
際には図の２つの断面は連続した１枚の半導体基板５上
に形成されるものであるが、便宜上２つに分けてある。
ライメントレイヤＡに対するアライメントレイヤＣの位
置を計測するマークＭL、右側が被アライメントレイヤ
Ｂに対するアライメントレイヤＣの位置を計測するマー
クＭRであり、半導体基板５上に２個並べて配置される
ものである。図２（ｂ）は図２（ａ）の各マークＭL，
ＭRの中心部であるｂ−ｂ線における断面図である。実
際には図の２つの断面は連続した１枚の半導体基板５上
に形成されるものであるが、便宜上２つに分けてある。
【０００７】図２（ａ），（ｂ）において、２つのマー
クＭL，ＭRは、それぞれ被アライメントレイヤＡのマス
クによって形成された凹型のパターン１の間にアライメ
ントレイヤＣの凸型のレジストパターン３が形成された
構造、および被アライメントレイヤＢのマスクによって
形成された凸型のパターン２の間にアライメントレイヤ
Ｃの凸型のレジストパターンが形成された構造となって
いる。
クＭL，ＭRは、それぞれ被アライメントレイヤＡのマス
クによって形成された凹型のパターン１の間にアライメ
ントレイヤＣの凸型のレジストパターン３が形成された
構造、および被アライメントレイヤＢのマスクによって
形成された凸型のパターン２の間にアライメントレイヤ
Ｃの凸型のレジストパターンが形成された構造となって
いる。
【０００８】図２（ａ）において、図示すようにＸ，Ｙ
軸を定義すると、被アライメントレイヤＡに対するアラ
イメントレイヤＣの重ね合わせずれ（RegXC-A，RegYC-
A）はマークＭLを用いてx1，x2，y1，y2を計測すると、
以下の式（数１）で表される。
軸を定義すると、被アライメントレイヤＡに対するアラ
イメントレイヤＣの重ね合わせずれ（RegXC-A，RegYC-
A）はマークＭLを用いてx1，x2，y1，y2を計測すると、
以下の式（数１）で表される。
【０００９】
【数１】 （RegXC-A，RegYC-A）＝（(x1-x2)/2，(y1-y2)/2） ここでRegXC-AはアライメントレイヤＣの被アライメン
トレイヤＡに対するＸ方向への合わせずれ、RegYC-Aは
アライメントレイヤＣの被アライメントレイヤＡに対す
るはＹ方向への合わせずれを表す。
トレイヤＡに対するＸ方向への合わせずれ、RegYC-Aは
アライメントレイヤＣの被アライメントレイヤＡに対す
るはＹ方向への合わせずれを表す。
【００１０】次に、被アライメントレイヤＢに対するア
ライメントレイヤＣの重ね合わせずれ（RegXC-B，RegYC
-B）は、マークＭRを用いてx3，x4，y3，y4を計測する
と、以下の式（数２）で表される。
ライメントレイヤＣの重ね合わせずれ（RegXC-B，RegYC
-B）は、マークＭRを用いてx3，x4，y3，y4を計測する
と、以下の式（数２）で表される。
【００１１】
【数２】 （RegXC-B，RegYC-B）＝（(x3-x4)/2，(y3-y4)/2） ここでRegXC-BはアライメントレイヤＣの被アライメン
トレイヤＢに対するＸ方向への合わせずれ、RegYC-Bは
アライメントレイヤＣの被アライメントレイヤＢに対す
るＹ方向への合わせずれを表す。
トレイヤＢに対するＸ方向への合わせずれ、RegYC-Bは
アライメントレイヤＣの被アライメントレイヤＢに対す
るＹ方向への合わせずれを表す。
【００１２】それぞれの重ね合わせずれより被アライメ
ントレイヤＡ，Ｂの両レイヤに対して重ね合わせずれが
最小になるアライメントレイヤＣの位置の補正値（X，
Y）を求めると以下の式（数３）ようになる。
ントレイヤＡ，Ｂの両レイヤに対して重ね合わせずれが
最小になるアライメントレイヤＣの位置の補正値（X，
Y）を求めると以下の式（数３）ようになる。
【００１３】
【数３】（X，Y）＝（−(RegXC-A＋RegXC-B)，−(RegYC
-A＋RegYC-B)） ＝（(-X1+X2-X3+X4)/2，(-Y1+Y2-Y3+Y4)/2） 前記の値を補正してアライメントレイヤＣのマスク合わ
せ処理を行うことにより、被アライメントレイヤＡ，Ｂ
に対して共に重ね合わせずれが最小になるようにするこ
とができる。
-A＋RegYC-B)） ＝（(-X1+X2-X3+X4)/2，(-Y1+Y2-Y3+Y4)/2） 前記の値を補正してアライメントレイヤＣのマスク合わ
せ処理を行うことにより、被アライメントレイヤＡ，Ｂ
に対して共に重ね合わせずれが最小になるようにするこ
とができる。
【００１４】
【発明が解決しようとする課題】しかしながら、従来の
重ね合わせが最小となる前記アライメント方法では、ア
ライメントレイヤＣにおける重ね合わせずれ測定用のマ
ークＭL，ＭRが２種類必要であり、このため、チップに
占めるマーク面積が大きくなり、しかも、合わせずれが
最小となるマスク位置の補正値の求め方が複雑であると
いう問題を有していた。
重ね合わせが最小となる前記アライメント方法では、ア
ライメントレイヤＣにおける重ね合わせずれ測定用のマ
ークＭL，ＭRが２種類必要であり、このため、チップに
占めるマーク面積が大きくなり、しかも、合わせずれが
最小となるマスク位置の補正値の求め方が複雑であると
いう問題を有していた。
【００１５】本発明は、前記従来の問題を解決するもの
であり、測定マークを１個にして面積を約１／２に縮小
し、アライメントレイヤＣのマスク位置の補正値をより
簡単な式から求めることを可能にするマスク合わせマー
クおよびマスク合わせ方法を提供することを目的とす
る。
であり、測定マークを１個にして面積を約１／２に縮小
し、アライメントレイヤＣのマスク位置の補正値をより
簡単な式から求めることを可能にするマスク合わせマー
クおよびマスク合わせ方法を提供することを目的とす
る。
【００１６】
【課題を解決するための手段】前記目的を達成するた
め、本発明のマスク合わせマークは、アライメントレイ
ヤＣのパターンと、そのアライメントレイヤＣのパター
ンに近接して設けられた異なる２個の被アライメントレ
イヤＡのパターンと、前記アライメントレイヤＣのパタ
ーンに近接して設けられた異なる２個の被アライメント
レイヤＢのパターンとから構成される。
め、本発明のマスク合わせマークは、アライメントレイ
ヤＣのパターンと、そのアライメントレイヤＣのパター
ンに近接して設けられた異なる２個の被アライメントレ
イヤＡのパターンと、前記アライメントレイヤＣのパタ
ーンに近接して設けられた異なる２個の被アライメント
レイヤＢのパターンとから構成される。
【００１７】また、本発明のマスク合わせ方法は、前記
のマスク合わせマークを用い、アライメントレイヤＣの
パターンと被アライメントレイヤＡの異なる２個のパタ
ーンのそれぞれとの基板上における距離と、前記アライ
メントレイヤＣのパターンと被アライメントレイヤＢの
異なる２個のそれぞれとのパターンとの基板上における
距離とを測定し、その測定値から、前記２つの被アライ
メントレイヤＡ，Ｂに対するアライメントレイヤＣの重
ね合わせずれを最小にするマスク合わせ位置への補正値
を求め、次のマスク合わせにおいて補正する工程を含む
ものとする。
のマスク合わせマークを用い、アライメントレイヤＣの
パターンと被アライメントレイヤＡの異なる２個のパタ
ーンのそれぞれとの基板上における距離と、前記アライ
メントレイヤＣのパターンと被アライメントレイヤＢの
異なる２個のそれぞれとのパターンとの基板上における
距離とを測定し、その測定値から、前記２つの被アライ
メントレイヤＡ，Ｂに対するアライメントレイヤＣの重
ね合わせずれを最小にするマスク合わせ位置への補正値
を求め、次のマスク合わせにおいて補正する工程を含む
ものとする。
【００１８】マスク合わせマークを以上のような構成に
することにより、従来のマークでは被アライメントレイ
ヤＡおよびＢのパターンが合計８個であったものが、４
個に減少させることができ、半導体基板上におけるマー
ク占有面積が約半分になるという利点がある。ここで１
つのアライメントレイヤに対して平面上における合わせ
ずれ量を特定するためには、２個の距離を測定できれば
十分である。そして、被アライメントレイヤＡとＢのパ
ターンが、アライメントレイヤＣのパターンに近接して
いることによって、従来と同様にして、アライメントレ
イヤＡとＢの両方に対するアライメントレイヤＣの合わ
せずれを測定することができる。
することにより、従来のマークでは被アライメントレイ
ヤＡおよびＢのパターンが合計８個であったものが、４
個に減少させることができ、半導体基板上におけるマー
ク占有面積が約半分になるという利点がある。ここで１
つのアライメントレイヤに対して平面上における合わせ
ずれ量を特定するためには、２個の距離を測定できれば
十分である。そして、被アライメントレイヤＡとＢのパ
ターンが、アライメントレイヤＣのパターンに近接して
いることによって、従来と同様にして、アライメントレ
イヤＡとＢの両方に対するアライメントレイヤＣの合わ
せずれを測定することができる。
【００１９】またマーク，マスク合わせ方法を以上のよ
うな構成にすることによって、４個の距離測定値から直
ちにマスク合わせの補正値を求めることができ、従来よ
りも計算が簡単になる。
うな構成にすることによって、４個の距離測定値から直
ちにマスク合わせの補正値を求めることができ、従来よ
りも計算が簡単になる。
【００２０】
【発明の実施の形態】以下、本発明の一実施形態につい
て図１を参照しながら説明する。
て図１を参照しながら説明する。
【００２１】図１（ａ）は本発明の一実施形態における
被アライメントレイヤＡとＢに対するアライメントレイ
ヤＣのパターンを最適位置にマスク合わせするマークＭ
の平面図、図１（ｂ）は図１（ａ）のマークＭの中心部
であるａ−ａ線における断面図を示すものである。
被アライメントレイヤＡとＢに対するアライメントレイ
ヤＣのパターンを最適位置にマスク合わせするマークＭ
の平面図、図１（ｂ）は図１（ａ）のマークＭの中心部
であるａ−ａ線における断面図を示すものである。
【００２２】図１（ａ），（ｂ）において、１は、半導
体基板５に形成された素子分離領域形成用の被アライメ
ントレイヤＡからなるマークパターンであり、半導体基
板５の表面に溝を形成した後、絶縁物が埋め込まれて形
成されたものであって、平面上ではＸ方向とそれに垂直
なＹ方向に延在した線状に、それぞれ１本ずつ配置され
ている。２はゲート電極形成用導電膜により形成された
被アライメントレイヤＢからなるマークパターンであ
り、マークパターン１と同じくＸ方向，Ｙ方向にそれぞ
れ１本ずつ配置されている。３はコンタクトホール形成
用のアライメントレイヤＣからなるレジストで形成され
たレジストパターンである。また、４は、半導体基板５
の回路素子が形成された領域であり、ゲート電極の上の
層間絶縁膜となっている層である。
体基板５に形成された素子分離領域形成用の被アライメ
ントレイヤＡからなるマークパターンであり、半導体基
板５の表面に溝を形成した後、絶縁物が埋め込まれて形
成されたものであって、平面上ではＸ方向とそれに垂直
なＹ方向に延在した線状に、それぞれ１本ずつ配置され
ている。２はゲート電極形成用導電膜により形成された
被アライメントレイヤＢからなるマークパターンであ
り、マークパターン１と同じくＸ方向，Ｙ方向にそれぞ
れ１本ずつ配置されている。３はコンタクトホール形成
用のアライメントレイヤＣからなるレジストで形成され
たレジストパターンである。また、４は、半導体基板５
の回路素子が形成された領域であり、ゲート電極の上の
層間絶縁膜となっている層である。
【００２３】マスク合わせマークＭの製造方法を説明す
る。
る。
【００２４】まず、被アライメントレイヤＡのマスクを
用いて半導体基板５の表面に、図１に示すように、凹型
のマークパターン１を形成する。次に凹型のマークパタ
ーン１を絶縁膜で埋め込み平坦化することによって、半
導体基板５の回路形成領域では素子分離領域が形成され
る。次に被アライメントレイヤＢのマスクを用いて半導
体基板５の表面上に形成した導電膜、例えばポリシリコ
ンまたは金属シリサイド／ポリシリコン構造からなり、
かつ回路領域ではゲート電極となる凸状のパターン２を
形成する。次に不純物を含まない酸化膜とＢＰＳＧ膜と
の積層構造を有する層間絶縁膜４を堆積して平坦化を行
う。
用いて半導体基板５の表面に、図１に示すように、凹型
のマークパターン１を形成する。次に凹型のマークパタ
ーン１を絶縁膜で埋め込み平坦化することによって、半
導体基板５の回路形成領域では素子分離領域が形成され
る。次に被アライメントレイヤＢのマスクを用いて半導
体基板５の表面上に形成した導電膜、例えばポリシリコ
ンまたは金属シリサイド／ポリシリコン構造からなり、
かつ回路領域ではゲート電極となる凸状のパターン２を
形成する。次に不純物を含まない酸化膜とＢＰＳＧ膜と
の積層構造を有する層間絶縁膜４を堆積して平坦化を行
う。
【００２５】その後、アライメントレイヤＣのレジスト
パターン３を被アライメントレイヤＡとＢのパターン
１，２間に形成する。このようにするとレジストパター
ン３の左右あるいは上下に互に異なるアライメントレイ
ヤＡ，Ｂのパターンが形成されることになる。
パターン３を被アライメントレイヤＡとＢのパターン
１，２間に形成する。このようにするとレジストパター
ン３の左右あるいは上下に互に異なるアライメントレイ
ヤＡ，Ｂのパターンが形成されることになる。
【００２６】前記パターンにおいて、被アライメントレ
イヤＡ，Ｂのそれぞれの線状パターン１および２の中心
位置と、アライメントレイヤＣのレジストパターンの中
心位置を基準位置として、それらの距離を計測する。
イヤＡ，Ｂのそれぞれの線状パターン１および２の中心
位置と、アライメントレイヤＣのレジストパターンの中
心位置を基準位置として、それらの距離を計測する。
【００２７】以下、マスク合わせ方法について説明す
る。
る。
【００２８】図１（ａ）において、図示すようにＸ，Ｙ
軸を定義すると、被アライメントレイヤＡと被アライメ
ントレイヤＢの平均位置に対するアライメントレイヤＣ
の重ね合わせずれ（RegXC-AB，RegYC-AB）はマークＭを
用いてx5，x6，y5，y6を計測すると、以下の式（数４）
で表される。
軸を定義すると、被アライメントレイヤＡと被アライメ
ントレイヤＢの平均位置に対するアライメントレイヤＣ
の重ね合わせずれ（RegXC-AB，RegYC-AB）はマークＭを
用いてx5，x6，y5，y6を計測すると、以下の式（数４）
で表される。
【００２９】
【数４】 （RegXC-AB，RegYC-AB）＝（(x5-x6)/2，(y5-y6)/2） ここでRegXC-ABはアライメントレイヤＣの被アライメン
トレイヤＡとＢの平均位置に対するＸ方向への合わせず
れ、RegYC-ABはアライメントレイヤＣの被アライメント
レイヤＡとＢの平均位置に対するＹ方向への合わせずれ
を表す。
トレイヤＡとＢの平均位置に対するＸ方向への合わせず
れ、RegYC-ABはアライメントレイヤＣの被アライメント
レイヤＡとＢの平均位置に対するＹ方向への合わせずれ
を表す。
【００３０】前記重ね合わせずれより、被アライメント
レイヤＡ，Ｂの両レイヤに対して重ね合わせずれが最小
になるアライメントレイヤＣの位置の補正値（X，Y）を
求めると以下の式（数５）のようになる。
レイヤＡ，Ｂの両レイヤに対して重ね合わせずれが最小
になるアライメントレイヤＣの位置の補正値（X，Y）を
求めると以下の式（数５）のようになる。
【００３１】
【数５】（X，Y）＝（−RegXC-AB，−RegYC-AB） ＝（(-X5+X6)/2，(-Y5+Y6)/2） 要するに、重ね合わせずれを抑制するためには（RegXC-
AB，RegYC-AB）が（０，０）、すなわちｘ５＝ｘ６，ｙ
５＝ｙ６となるように補正する。
AB，RegYC-AB）が（０，０）、すなわちｘ５＝ｘ６，ｙ
５＝ｙ６となるように補正する。
【００３２】前記の値を、ロット毎に半導体基板の１ス
ライスについて先行して求め、そのずれを補正して残り
のスライスのマスク合わせ処理を行うことにより、被ア
ライメントレイヤＡ，Ｂに対して共に重ね合わせずれが
最小となるようにすることができる。この方法は、１台
のマスク合わせ装置固有の合わせずれ、ロット毎の合わ
せずれの補正だけでなく、複数のマスク合わせ装置それ
ぞれの間における異なる合わせずれ量を最小化する場合
にも用いることができる。
ライスについて先行して求め、そのずれを補正して残り
のスライスのマスク合わせ処理を行うことにより、被ア
ライメントレイヤＡ，Ｂに対して共に重ね合わせずれが
最小となるようにすることができる。この方法は、１台
のマスク合わせ装置固有の合わせずれ、ロット毎の合わ
せずれの補正だけでなく、複数のマスク合わせ装置それ
ぞれの間における異なる合わせずれ量を最小化する場合
にも用いることができる。
【００３３】本実施形態に示すように、１つの測定マー
クＭ内に、Ｘ方向およびＹ方向それぞれに異なる２つの
パターン１，２を設けるように構成することによって、
測定値の数が従来より少なくなる。従来では、１つの方
向で１回に測定される２つの距離は、左右，上下のどち
らをとってもレジストパターン３に対する距離はパター
ン１または２の１種類であった。しかし、本実施形態に
おいてはマークＭに２つのパターン１，２を設けたこと
によって、前記２つの距離としてパターン１または２ま
での距離の両方を含むようにすることができる。したが
って、より簡単な式で容易に補正量を計算することがで
きる。また、測定マークＭが１個のみとなるから、半導
体基板５上における占有面積が約半分となる。
クＭ内に、Ｘ方向およびＹ方向それぞれに異なる２つの
パターン１，２を設けるように構成することによって、
測定値の数が従来より少なくなる。従来では、１つの方
向で１回に測定される２つの距離は、左右，上下のどち
らをとってもレジストパターン３に対する距離はパター
ン１または２の１種類であった。しかし、本実施形態に
おいてはマークＭに２つのパターン１，２を設けたこと
によって、前記２つの距離としてパターン１または２ま
での距離の両方を含むようにすることができる。したが
って、より簡単な式で容易に補正量を計算することがで
きる。また、測定マークＭが１個のみとなるから、半導
体基板５上における占有面積が約半分となる。
【００３４】なお、本実施形態においては、被アライメ
ントレイヤＡ，Ｂとして直線状のパターンを、またアラ
イメントレイヤＣとして四角形のパターンを用いたが、
１つの被アライメントレイヤに対してアライメントレイ
ヤＣと２個の異なる距離が測定することができるパター
ンであれば、これ以外のものであってもよい。
ントレイヤＡ，Ｂとして直線状のパターンを、またアラ
イメントレイヤＣとして四角形のパターンを用いたが、
１つの被アライメントレイヤに対してアライメントレイ
ヤＣと２個の異なる距離が測定することができるパター
ンであれば、これ以外のものであってもよい。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
２つの被アライメントレイヤにより形成されたパターン
の間に、第３のアライメントレイヤのパターンを持つ重
ね合わせ測定パターンを用いることによって、２つのレ
イヤに対するマスクの合わせずれを１つのマークで、し
かもより少ない数の測定値によって容易に算出すること
が可能になり、チップ面積の縮小化、および生産性の向
上を図ることができる。
２つの被アライメントレイヤにより形成されたパターン
の間に、第３のアライメントレイヤのパターンを持つ重
ね合わせ測定パターンを用いることによって、２つのレ
イヤに対するマスクの合わせずれを１つのマークで、し
かもより少ない数の測定値によって容易に算出すること
が可能になり、チップ面積の縮小化、および生産性の向
上を図ることができる。
【図１】本発明の一実施形態を説明するための半導体基
板におけるマスク合わせマーク部分を示すものであり、
（ａ）は平面図、（ｂ）は（ａ）におけるａ−ａ線断面
図
板におけるマスク合わせマーク部分を示すものであり、
（ａ）は平面図、（ｂ）は（ａ）におけるａ−ａ線断面
図
【図２】従来の半導体基板におけるマスク合わせマーク
部分を示すものであり、（ａ）は平面図、（ｂ）は
（ａ）におけるｂ−ｂ線断面図
部分を示すものであり、（ａ）は平面図、（ｂ）は
（ａ）におけるｂ−ｂ線断面図
１ 被アライメントレイヤＡにより形成されたパターン ２ 被アライメントレイヤＢにより形成されたパターン ３ アライメントレイヤＣにより形成されたパターン
（レジストパターン） ４ 層間絶縁膜 ５ 半導体基板
（レジストパターン） ４ 層間絶縁膜 ５ 半導体基板
Claims (3)
- 【請求項１】 相異なる第１のマスクレイヤおよび第２
のマスクレイヤにより形成されたパターンに対して、第
３のマスクレイヤのパターンを重ね合わせするためのマ
スク合わせマークにおいて、前記第３のマスクレイヤの
合わせパターンに近接して設けられ、前記第１のマスク
レイヤに属する２個の異なる合わせパターンと、前記第
３のマスクレイヤの合わせパターンに近接して設けら
れ、前記第２のマスクレイヤに属する２個の異なる合わ
せパターンとから構成されたことを特徴とするマスク合
わせマーク。 - 【請求項２】 前記第１のマスクレイヤおよび第２のマ
スクレイヤはそれぞれ、２個の異なる合わせパターンの
両方が直線状形状で、かつ互いにほぼ直角方向に延在さ
れたものであり、前記第３のマスクレイヤは、合わせパ
ターンが四角形状で、その辺が前記第１のマスクレイヤ
に属する２個の異なる合わせパターン、および前記第２
のマスクレイヤに属する２個の異なる合わせパターンと
ほぼ並行になるように配置されたものであることを特徴
とするマスク合わせマーク。 - 【請求項３】 基板に転写された請求項１または２記載
のマスク合わせマークを用いたマスク合わせ方法におい
て、第１のマスクレイヤに属する２個の異なる合わせパ
ターンのそれぞれと第３のマスクレイヤの合わせパター
ンとの距離、および前記第２のマスクレイヤに属する２
個の異なる合わせパターンのそれぞれと前記第３のマス
クレイヤの合わせパターンとの距離とを測定し、前記距
離の測定値に基づき前記第１のマスクレイヤおよび第２
のマスクレイヤにより形成されたパターンに対する第３
のマスクレイヤのパターンの重ね合わせずれを最小にす
るマスク合わせ位置への補正値を求め、この補正値に基
づき次のマスク合わせ工程において補正を行う工程を含
むことを特徴とするマスク合わせ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10109126A JPH11307418A (ja) | 1998-04-20 | 1998-04-20 | マスク合わせマークおよびマスク合わせ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10109126A JPH11307418A (ja) | 1998-04-20 | 1998-04-20 | マスク合わせマークおよびマスク合わせ方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11307418A true JPH11307418A (ja) | 1999-11-05 |
Family
ID=14502238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10109126A Pending JPH11307418A (ja) | 1998-04-20 | 1998-04-20 | マスク合わせマークおよびマスク合わせ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11307418A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100457223B1 (ko) * | 2001-12-29 | 2004-11-16 | 동부전자 주식회사 | 정렬 마크로 이용 가능한 중첩도 측정 패턴 형성방법 |
| KR100689709B1 (ko) | 2005-08-10 | 2007-03-08 | 삼성전자주식회사 | 반도체 디바이스 제조를 위한 오버레이 마크 및 이를이용한 오버레이 측정방법 |
| JP2008166681A (ja) * | 2006-12-28 | 2008-07-17 | Hynix Semiconductor Inc | 半導体素子のオーバーレイバーニアとその製造方法 |
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| US10451412B2 (en) | 2016-04-22 | 2019-10-22 | Kla-Tencor Corporation | Apparatus and methods for detecting overlay errors using scatterometry |
-
1998
- 1998-04-20 JP JP10109126A patent/JPH11307418A/ja active Pending
Cited By (11)
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