JPH113068A - 表示装置 - Google Patents
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- JPH113068A JPH113068A JP16805397A JP16805397A JPH113068A JP H113068 A JPH113068 A JP H113068A JP 16805397 A JP16805397 A JP 16805397A JP 16805397 A JP16805397 A JP 16805397A JP H113068 A JPH113068 A JP H113068A
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Abstract
(57)【要約】 （修正有）
【課題】 データ転送方式を改善して書き込み時間の短
縮化を図る。 【解決手段】 ＬＣＤパネル２は、行状の走査線Ｘと、
列状の信号線Ｙと、両者の交差部に配される行列状の画
素ＰＸＬとを有し、Ｖシフトレジスタ２１が各走査線Ｘ
に接続され、順次一行分の画素ＰＸＬを選択する。又、
ＨＳＷがＮ本の信号線の組毎に設けられ、一組分の信号
電圧ＯＵＴ１〜ＯＵＴＮを同時に一組の信号線Ｙに印加
し、Ｈシフトレジスタ２２は組毎に設けたＨＳＷを順次
開閉して選択された一行分の画素ＰＸＬに信号電圧を書
き込む。ドライバ１は外部から入力される画像データを
順次転送するシフトレジスタ１１と、一組分の画像デー
タをシフトレジスタ１１から取り込むラッチメモリ１２
と、取り込んだ一組分の画像データを一組分の信号電圧
ＯＵＴ１〜ＯＵＴＮに変換してＬＣＤパネル２に供給す
る電圧発生器１３とを有し、ＬＣＤパネル２が一組分の
信号電圧ＯＵＴ１〜ＯＵＴＮを書く時、ドライバ１は次
の一組分の画像データの転送を行う。
縮化を図る。 【解決手段】 ＬＣＤパネル２は、行状の走査線Ｘと、
列状の信号線Ｙと、両者の交差部に配される行列状の画
素ＰＸＬとを有し、Ｖシフトレジスタ２１が各走査線Ｘ
に接続され、順次一行分の画素ＰＸＬを選択する。又、
ＨＳＷがＮ本の信号線の組毎に設けられ、一組分の信号
電圧ＯＵＴ１〜ＯＵＴＮを同時に一組の信号線Ｙに印加
し、Ｈシフトレジスタ２２は組毎に設けたＨＳＷを順次
開閉して選択された一行分の画素ＰＸＬに信号電圧を書
き込む。ドライバ１は外部から入力される画像データを
順次転送するシフトレジスタ１１と、一組分の画像デー
タをシフトレジスタ１１から取り込むラッチメモリ１２
と、取り込んだ一組分の画像データを一組分の信号電圧
ＯＵＴ１〜ＯＵＴＮに変換してＬＣＤパネル２に供給す
る電圧発生器１３とを有し、ＬＣＤパネル２が一組分の
信号電圧ＯＵＴ１〜ＯＵＴＮを書く時、ドライバ１は次
の一組分の画像データの転送を行う。
Description
【０００１】
【発明の属する技術分野】本発明はデジタルの画像デー
タをアナログの信号電圧に変換するドライバと、信号電
圧により動作して画像を映し出すパネルとからなる表示
装置に関する。
タをアナログの信号電圧に変換するドライバと、信号電
圧により動作して画像を映し出すパネルとからなる表示
装置に関する。
【０００２】
【従来の技術】表示装置に用いるパネルとしては、例え
ばアクティブマトリクス型の液晶ディスプレイ（ＬＣ
Ｄ）が広く用いられている。アクティブマトリクス型の
ＬＣＤパネルは上下一対の基板の間に電気光学物質とし
て液晶を保持したフラット構造となっている。一方の基
板にはマトリックス状に配列した画素電極とこれをスイ
ッチング駆動する薄膜トランジスタが集積形成されてい
る。他方の基板には対向電極が全面的に形成されてい
る。薄膜トランジスタは大別すると多結晶シリコンを活
性層とした薄膜トランジスタ（ｐｏｌｙ−Ｓｉ ＴＦ
Ｔ）と、非晶質シリコンを活性層とした薄膜トランジス
タ（α−Ｓｉ ＴＦＴ）とがある。ｐｏｌｙ−Ｓｉ Ｔ
ＦＴは比較的高性能であり、画素駆動用のスイッチング
素子に加え周辺の走査回路を同一基板上に内蔵すること
ができる。一方、α−Ｓｉ ＴＦＴは比較的低性能であ
る為、周辺の走査回路を内蔵することはできず、一般に
外付け型となっている。
ばアクティブマトリクス型の液晶ディスプレイ（ＬＣ
Ｄ）が広く用いられている。アクティブマトリクス型の
ＬＣＤパネルは上下一対の基板の間に電気光学物質とし
て液晶を保持したフラット構造となっている。一方の基
板にはマトリックス状に配列した画素電極とこれをスイ
ッチング駆動する薄膜トランジスタが集積形成されてい
る。他方の基板には対向電極が全面的に形成されてい
る。薄膜トランジスタは大別すると多結晶シリコンを活
性層とした薄膜トランジスタ（ｐｏｌｙ−Ｓｉ ＴＦ
Ｔ）と、非晶質シリコンを活性層とした薄膜トランジス
タ（α−Ｓｉ ＴＦＴ）とがある。ｐｏｌｙ−Ｓｉ Ｔ
ＦＴは比較的高性能であり、画素駆動用のスイッチング
素子に加え周辺の走査回路を同一基板上に内蔵すること
ができる。一方、α−Ｓｉ ＴＦＴは比較的低性能であ
る為、周辺の走査回路を内蔵することはできず、一般に
外付け型となっている。
【０００３】
【発明が解決しようとする課題】近年、ＬＣＤパネルの
高精細化が進んでおり、例えばＸＧＡ規格ではマトリッ
クス状の画素が水平方向に１０２４個配列し、垂直方向
に７６８個配列している。フルカラー表示を行う場合に
は水平方向の画素数が１０２４×３＝３０７２個に増加
する。この様に画素の高精細化及び高密度化が進むと、
従来の内蔵型ＬＣＤパネルでは特に水平走査回路の転送
速度が追い付かなくなり、ＸＧＡ規格の画像を表示する
ことが困難である。ＸＧＡ規格の画像を表示する場合、
一水平期間（１Ｈ）に割り当てられる有効時間は約１０
μｓであり、３０７２本の信号線に信号電圧をサンプリ
ングする為には、信号線１本当りの選択時間が約１０ｎ
ｓとなる。この様な短時間で信号電圧を画素に充分書き
込むことは不可能であり、高画質の表示はできない。
又、α−Ｓｉ ＴＦＴを用いたＬＣＤパネルでは、信号
電圧を供給するドライバの他周辺の走査回路も外付けと
なる。これらは一般にＬＳＩチップで供給される。前述
した様に、ＸＧＡ規格でフルカラー表示を行う場合、３
０７２本の信号線と７６８本の走査線が必要である。こ
の為、合計で約３８００本のパネル側配線に対してＬＳ
Ｉチップを接続しなければならない。実装上の観点から
歩留りの低下が問題となり、且つ多数のＬＳＩチップが
必要となる為コストアップの要因になる。
高精細化が進んでおり、例えばＸＧＡ規格ではマトリッ
クス状の画素が水平方向に１０２４個配列し、垂直方向
に７６８個配列している。フルカラー表示を行う場合に
は水平方向の画素数が１０２４×３＝３０７２個に増加
する。この様に画素の高精細化及び高密度化が進むと、
従来の内蔵型ＬＣＤパネルでは特に水平走査回路の転送
速度が追い付かなくなり、ＸＧＡ規格の画像を表示する
ことが困難である。ＸＧＡ規格の画像を表示する場合、
一水平期間（１Ｈ）に割り当てられる有効時間は約１０
μｓであり、３０７２本の信号線に信号電圧をサンプリ
ングする為には、信号線１本当りの選択時間が約１０ｎ
ｓとなる。この様な短時間で信号電圧を画素に充分書き
込むことは不可能であり、高画質の表示はできない。
又、α−Ｓｉ ＴＦＴを用いたＬＣＤパネルでは、信号
電圧を供給するドライバの他周辺の走査回路も外付けと
なる。これらは一般にＬＳＩチップで供給される。前述
した様に、ＸＧＡ規格でフルカラー表示を行う場合、３
０７２本の信号線と７６８本の走査線が必要である。こ
の為、合計で約３８００本のパネル側配線に対してＬＳ
Ｉチップを接続しなければならない。実装上の観点から
歩留りの低下が問題となり、且つ多数のＬＳＩチップが
必要となる為コストアップの要因になる。
【０００４】
【課題を解決する為の手段】上述した従来の技術の課題
を解決する為に以下の手段を講じた。本発明に係る表示
装置は基本的な構成として、デジタルの画像データをア
ナログの信号電圧に変換するドライバと、該信号電圧に
より動作して画像を映し出すパネルとを備えている。本
発明の第一側面によれば、前記パネルは、行状の走査線
と、列状の信号線と、両者の交差部に配される行列状の
画素と、該走査線に接続され順次一行分の画素を選択す
る垂直走査回路と、所定本数の信号線の組毎に設けられ
一組分の信号電圧を同時に一組の信号線に印加するスイ
ッチと、組毎に設けたスイッチを順次開閉して選択され
た一行分の画素に信号電圧を書き込む水平走査回路とを
有する。前記ドライバは、外部から入力される画像デー
タを順次転送するシフトレジスタと、該シフトレジスタ
から一組分の画像データを一括して取り込むラッチメモ
リと、取り込んだ一組分の画像データを一組分の信号電
圧に変換して該パネルに供給するデジタル／アナログコ
ンバータとを有する。係る構成により、前記パネルが一
組分の信号電圧を書き込んでいる時、前記ドライバは次
の一組分の画像データの転送を行う。
を解決する為に以下の手段を講じた。本発明に係る表示
装置は基本的な構成として、デジタルの画像データをア
ナログの信号電圧に変換するドライバと、該信号電圧に
より動作して画像を映し出すパネルとを備えている。本
発明の第一側面によれば、前記パネルは、行状の走査線
と、列状の信号線と、両者の交差部に配される行列状の
画素と、該走査線に接続され順次一行分の画素を選択す
る垂直走査回路と、所定本数の信号線の組毎に設けられ
一組分の信号電圧を同時に一組の信号線に印加するスイ
ッチと、組毎に設けたスイッチを順次開閉して選択され
た一行分の画素に信号電圧を書き込む水平走査回路とを
有する。前記ドライバは、外部から入力される画像デー
タを順次転送するシフトレジスタと、該シフトレジスタ
から一組分の画像データを一括して取り込むラッチメモ
リと、取り込んだ一組分の画像データを一組分の信号電
圧に変換して該パネルに供給するデジタル／アナログコ
ンバータとを有する。係る構成により、前記パネルが一
組分の信号電圧を書き込んでいる時、前記ドライバは次
の一組分の画像データの転送を行う。
【０００５】本発明の第二側面によれば、前記パネル
は、行状の走査線と、列状の信号線と、両者の交差部に
配される行列状の画素と、該走査線に接続して一行づつ
画素を選択する垂直走査回路と、所定個数の信号電圧を
一定本数おきに配された所定本数の信号線に分配可能な
スイッチ群と、該スイッチ群の開閉走査を一定回数繰り
返して該所定個数と該一定回数との積で決まる複数個の
画素に信号電圧を書き込みさらにこの書き込みを選択さ
れた全画素に対して行う水平走査回路とを有する。前記
ドライバは、外部から入力される画像データを順次転送
するシフトレジスタと、該シフトレジスタから該複数個
分の画像データを一括して取り込みこれらを一定個数お
きで所定個数づつに区切り一定回数に分けて読み出すシ
リアル／パラレルコンバータと、読み出された所定個数
の画像データをそれぞれ信号電圧に変換して一定回数繰
り返し該パネルに供給するデジタル／アナログコンバー
タとを有する。係る構成により、前記パネルが該所定個
数と該一定回数との積で決まる複数個の画素に信号電圧
を書き込んでいる時、前記ドライバは次の複数個分の画
素に割り当てるべき画像データの転送を行う。
は、行状の走査線と、列状の信号線と、両者の交差部に
配される行列状の画素と、該走査線に接続して一行づつ
画素を選択する垂直走査回路と、所定個数の信号電圧を
一定本数おきに配された所定本数の信号線に分配可能な
スイッチ群と、該スイッチ群の開閉走査を一定回数繰り
返して該所定個数と該一定回数との積で決まる複数個の
画素に信号電圧を書き込みさらにこの書き込みを選択さ
れた全画素に対して行う水平走査回路とを有する。前記
ドライバは、外部から入力される画像データを順次転送
するシフトレジスタと、該シフトレジスタから該複数個
分の画像データを一括して取り込みこれらを一定個数お
きで所定個数づつに区切り一定回数に分けて読み出すシ
リアル／パラレルコンバータと、読み出された所定個数
の画像データをそれぞれ信号電圧に変換して一定回数繰
り返し該パネルに供給するデジタル／アナログコンバー
タとを有する。係る構成により、前記パネルが該所定個
数と該一定回数との積で決まる複数個の画素に信号電圧
を書き込んでいる時、前記ドライバは次の複数個分の画
素に割り当てるべき画像データの転送を行う。
【０００６】本発明の第一側面に係る表示装置は、それ
ぞれＮ段のシフトレジスタ、ラッチメモリ、デジタル／
アナログコンバータ、出力バッファ等を備えたドライバ
を用いている。一水平期間（１Ｈ）にＮ段シフトレジス
タをＭ回転送させる。このシフトレジスタの一回のデー
タ転送が終了した時点で、Ｎ個の画像データを一組とし
てラッチメモリに取り込む。この取り込まれた一組の画
像データに基づき、パネル駆動用の信号電圧を生成し、
これによりパネルを駆動する。次の一組のデータをＮ段
シフトレジスタで転送している間に、上述した信号電圧
をパネルに印加し画像を映し出す。Ｎ段のデータ転送を
Ｍ回繰り返すことにより、一行分がＮ×Ｍ個の画素に１
Ｈで信号電圧を書き込むことができる。この様に、一回
につきＮ個の信号電圧を同時に書き込むことが可能であ
り、充分な書き込み時間を確保し高画質な表示を実現し
ている。又、パネルにおける信号書き込み周波数が低下
するので低消費電力化が可能になる。
ぞれＮ段のシフトレジスタ、ラッチメモリ、デジタル／
アナログコンバータ、出力バッファ等を備えたドライバ
を用いている。一水平期間（１Ｈ）にＮ段シフトレジス
タをＭ回転送させる。このシフトレジスタの一回のデー
タ転送が終了した時点で、Ｎ個の画像データを一組とし
てラッチメモリに取り込む。この取り込まれた一組の画
像データに基づき、パネル駆動用の信号電圧を生成し、
これによりパネルを駆動する。次の一組のデータをＮ段
シフトレジスタで転送している間に、上述した信号電圧
をパネルに印加し画像を映し出す。Ｎ段のデータ転送を
Ｍ回繰り返すことにより、一行分がＮ×Ｍ個の画素に１
Ｈで信号電圧を書き込むことができる。この様に、一回
につきＮ個の信号電圧を同時に書き込むことが可能であ
り、充分な書き込み時間を確保し高画質な表示を実現し
ている。又、パネルにおける信号書き込み周波数が低下
するので低消費電力化が可能になる。
【０００７】本発明の第二側面に係る表示装置は、ｍ段
シフトレジスタ、ｎ×θ＝ｍ段のラッチメモリ、シリア
ル／パラレルコンバータ、θ段のデジタル／アナログコ
ンバータ及び出力バッファを有するドライバを用いてパ
ネルを駆動している。シリアル／パラレルコンバータは
ｍ＝ｎ×θ個の画像データを取り込んだ後、シリアルデ
ータをｎ個おきにθ個のパラレルデータに区切ってｎ回
に分けて読み出す。一方、パネルはブロック毎にｎ段の
水平走査回路を有するとともに、θ個の信号電圧の各々
を、ｎ個のスイッチによりｎ本の信号線に分割する。こ
のｎ個のスイッチはｎ段の水平走査回路により制御でき
る。これにより、θ個の信号電圧をｎ回に分けて、ｎ×
θ＝ｍ個の画素に書き込む。この走査を複数ブロックに
ついて繰り返し一行分の画素に信号電圧を書き込む。係
る構成により、θ個の信号電圧を同時に画素に書き込む
ことが可能となり充分な書き込み時間が確保できる。
シフトレジスタ、ｎ×θ＝ｍ段のラッチメモリ、シリア
ル／パラレルコンバータ、θ段のデジタル／アナログコ
ンバータ及び出力バッファを有するドライバを用いてパ
ネルを駆動している。シリアル／パラレルコンバータは
ｍ＝ｎ×θ個の画像データを取り込んだ後、シリアルデ
ータをｎ個おきにθ個のパラレルデータに区切ってｎ回
に分けて読み出す。一方、パネルはブロック毎にｎ段の
水平走査回路を有するとともに、θ個の信号電圧の各々
を、ｎ個のスイッチによりｎ本の信号線に分割する。こ
のｎ個のスイッチはｎ段の水平走査回路により制御でき
る。これにより、θ個の信号電圧をｎ回に分けて、ｎ×
θ＝ｍ個の画素に書き込む。この走査を複数ブロックに
ついて繰り返し一行分の画素に信号電圧を書き込む。係
る構成により、θ個の信号電圧を同時に画素に書き込む
ことが可能となり充分な書き込み時間が確保できる。
【０００８】
【発明の実施の形態】以下図面を参照して本発明の実施
の形態を詳細に説明する。図１は本発明に係る表示装置
の第１実施形態を示す模式的なブロック図である。図示
する様に、本表示装置はドライバ１とＬＣＤパネル２と
から構成されている。ＬＣＤパネル２はアクティブマト
リクス型であり、画面部には互いに交差する走査線Ｘと
信号線Ｙが配列されている。行状の走査線Ｘと列状の信
号線Ｙとの交差部には画素ＰＸＬが形成されている。画
素ＰＸＬは液晶容量ＬＣと補助容量ＣＳと薄膜トランジ
スタＴｒとからなる。液晶容量ＬＣは画素電極とこれに
対面する対向電極ＣＯＭとで構成されており、両電極の
間には電気光学物質として液晶が保持されている。液晶
容量ＬＣは薄膜トランジスタＴｒによって駆動される。
薄膜トランジスタＴｒのドレイン電極は対応する液晶容
量ＬＣ及び補助容量ＣＳに接続され、ソース電極は対応
する信号線Ｙに接続され、ゲート電極は対応する走査線
Ｘに接続されている。各走査線Ｘは垂直走査回路を構成
するＶシフトレジスタ２１に接続されており、線順次で
選択走査される。選択された走査線Ｘに接続する一行分
の薄膜トランジスタＴｒは導通状態におかれる。この結
果、一行分の画素ＰＸＬに含まれる液晶容量ＬＣはそれ
ぞれ対応する信号線Ｙに電気接続されることになる。な
お、Ｖシフトレジスタ２１は外部から入力される垂直ク
ロックＶＣＫ１，ＶＣＫ２に応じて動作し、同じく外部
から供給される垂直スタートパルスＶＳＴを順次転送す
ることで、各走査線Ｘを逐次選択するようになってい
る。なお、ＶＣＫ１とＶＣＫ２は互いに反対極性であ
る。
の形態を詳細に説明する。図１は本発明に係る表示装置
の第１実施形態を示す模式的なブロック図である。図示
する様に、本表示装置はドライバ１とＬＣＤパネル２と
から構成されている。ＬＣＤパネル２はアクティブマト
リクス型であり、画面部には互いに交差する走査線Ｘと
信号線Ｙが配列されている。行状の走査線Ｘと列状の信
号線Ｙとの交差部には画素ＰＸＬが形成されている。画
素ＰＸＬは液晶容量ＬＣと補助容量ＣＳと薄膜トランジ
スタＴｒとからなる。液晶容量ＬＣは画素電極とこれに
対面する対向電極ＣＯＭとで構成されており、両電極の
間には電気光学物質として液晶が保持されている。液晶
容量ＬＣは薄膜トランジスタＴｒによって駆動される。
薄膜トランジスタＴｒのドレイン電極は対応する液晶容
量ＬＣ及び補助容量ＣＳに接続され、ソース電極は対応
する信号線Ｙに接続され、ゲート電極は対応する走査線
Ｘに接続されている。各走査線Ｘは垂直走査回路を構成
するＶシフトレジスタ２１に接続されており、線順次で
選択走査される。選択された走査線Ｘに接続する一行分
の薄膜トランジスタＴｒは導通状態におかれる。この結
果、一行分の画素ＰＸＬに含まれる液晶容量ＬＣはそれ
ぞれ対応する信号線Ｙに電気接続されることになる。な
お、Ｖシフトレジスタ２１は外部から入力される垂直ク
ロックＶＣＫ１，ＶＣＫ２に応じて動作し、同じく外部
から供給される垂直スタートパルスＶＳＴを順次転送す
ることで、各走査線Ｘを逐次選択するようになってい
る。なお、ＶＣＫ１とＶＣＫ２は互いに反対極性であ
る。
【０００９】ＬＣＤパネル２の周辺上部にはＭ個のスイ
ッチＨＳＷ１，ＨＳＷ２，・・・，ＨＳＷＭが形成され
ている。各ＨＳＷは所定本数（Ｎ本）の信号線Ｙの組毎
に設けられており、ドライバ１から供給された一組分の
信号電圧ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴＮを同時
に一組の信号線Ｙに印加する。さらに、水平走査回路を
構成するＨシフトレジスタ２２がＬＣＤパネル２の周辺
上部に配されており、組毎に設けたスイッチＨＳＷ１，
ＨＳＷ２，・・・，ＨＳＷＭを順次開閉して、選択され
た一行分の画素ＰＸＬ（Ｎ×Ｍ個）に信号電圧ＯＵＴ
１，ＯＵＴ２，・・・，ＯＵＴＮを書き込む。個々のＨ
ＳＷはＮ個の信号電圧ＯＵＴ１〜ＯＵＴＮを一回でＮ本
の信号線Ｙに印加することができる。
ッチＨＳＷ１，ＨＳＷ２，・・・，ＨＳＷＭが形成され
ている。各ＨＳＷは所定本数（Ｎ本）の信号線Ｙの組毎
に設けられており、ドライバ１から供給された一組分の
信号電圧ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴＮを同時
に一組の信号線Ｙに印加する。さらに、水平走査回路を
構成するＨシフトレジスタ２２がＬＣＤパネル２の周辺
上部に配されており、組毎に設けたスイッチＨＳＷ１，
ＨＳＷ２，・・・，ＨＳＷＭを順次開閉して、選択され
た一行分の画素ＰＸＬ（Ｎ×Ｍ個）に信号電圧ＯＵＴ
１，ＯＵＴ２，・・・，ＯＵＴＮを書き込む。個々のＨ
ＳＷはＮ個の信号電圧ＯＵＴ１〜ＯＵＴＮを一回でＮ本
の信号線Ｙに印加することができる。
【００１０】一方、ドライバ１はＮ段シフトレジスタ１
１とＮ段ラッチメモリ１２とＮ段電圧発生器１３とＮ段
出力バッファ１４とを備えている。Ｎ段シフトレジスタ
１１は外部から入力されるデジタル画像データを所定の
シフトクロックに従って順次転送する。Ｎ段ラッチメモ
リ１２はラッチパルスに応答して動作し、Ｎ段シフトレ
ジスタ１１から一括して一組分の画像データ（Ｎ個）を
取り込む。Ｎ段電圧発生器１３はデジタル／アナログコ
ンバータ（ＤＡＣ）であり、ラッチメモリ１２が取り込
んだ一組分のデジタル画像データを一組分のアナログ信
号電圧ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴＮに変換す
る。ＤＡＣは外部から供給される基準電圧を用いて信号
電圧を生成する。生成されたＮ個の信号電圧ＯＵＴ１，
ＯＵＴ２，・・・，ＯＵＴＮはＮ段出力バッファ１４を
介してＬＣＤパネル２側に供給される。
１とＮ段ラッチメモリ１２とＮ段電圧発生器１３とＮ段
出力バッファ１４とを備えている。Ｎ段シフトレジスタ
１１は外部から入力されるデジタル画像データを所定の
シフトクロックに従って順次転送する。Ｎ段ラッチメモ
リ１２はラッチパルスに応答して動作し、Ｎ段シフトレ
ジスタ１１から一括して一組分の画像データ（Ｎ個）を
取り込む。Ｎ段電圧発生器１３はデジタル／アナログコ
ンバータ（ＤＡＣ）であり、ラッチメモリ１２が取り込
んだ一組分のデジタル画像データを一組分のアナログ信
号電圧ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴＮに変換す
る。ＤＡＣは外部から供給される基準電圧を用いて信号
電圧を生成する。生成されたＮ個の信号電圧ＯＵＴ１，
ＯＵＴ２，・・・，ＯＵＴＮはＮ段出力バッファ１４を
介してＬＣＤパネル２側に供給される。
【００１１】図２は、図１に示した電圧発生器（デジタ
ル／アナログコンバータ）１３の動作説明に供する表図
である。本例では、４ビット（Ｄ０，Ｄ１，Ｄ２，Ｄ
３）を１バイトとするデジタル画像データに応じて、１
６階調の基準電圧Ｖ０〜Ｖ１５の何れかを選択して、信
号電圧ＯＵＴを生成する。ただし、実際の表示装置では
６ビットもしくは８ビットを１バイトとするデジタル画
像データが用いられることが多い。６ビットのデジタル
画像データは６４階調表現が可能であり、８ビットのデ
ジタル画像データは２５６階調の画像表現が可能であ
る。ある画素ＰＸＬに割り当てられたデジタル画像デー
タ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）が（１，１，１，１）の
値を取る時、当該画素ＰＸＬには最高位の基準電圧Ｖ０
が印加される。ＬＣＤパネル２が仮にノーマリホワイト
モードでモノクロ表示を行う場合、当該画素ＰＸＬは最
高位の基準電圧Ｖ０の印加によって黒色を呈する。又、
デジタル画像データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）が
（０，０，０，０）の値を取る時、画素ＰＸＬには最低
位の基準電圧Ｖ１５が信号電圧として印加され、白色を
呈する。デジタルデータ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）の
値が（１，０，０，０）である場合には、ほぼ中間の基
準電圧Ｖ７が信号電圧として印加され、画素ＰＸＬはほ
ぼ中間の灰色を呈する。一般に、ＬＣＤパネル２は多ビ
ット構成のデジタルデータの値に応じて黒色から白色に
掛けて多階調に分かれた明度を画素ＰＸＬに付与する。
ル／アナログコンバータ）１３の動作説明に供する表図
である。本例では、４ビット（Ｄ０，Ｄ１，Ｄ２，Ｄ
３）を１バイトとするデジタル画像データに応じて、１
６階調の基準電圧Ｖ０〜Ｖ１５の何れかを選択して、信
号電圧ＯＵＴを生成する。ただし、実際の表示装置では
６ビットもしくは８ビットを１バイトとするデジタル画
像データが用いられることが多い。６ビットのデジタル
画像データは６４階調表現が可能であり、８ビットのデ
ジタル画像データは２５６階調の画像表現が可能であ
る。ある画素ＰＸＬに割り当てられたデジタル画像デー
タ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）が（１，１，１，１）の
値を取る時、当該画素ＰＸＬには最高位の基準電圧Ｖ０
が印加される。ＬＣＤパネル２が仮にノーマリホワイト
モードでモノクロ表示を行う場合、当該画素ＰＸＬは最
高位の基準電圧Ｖ０の印加によって黒色を呈する。又、
デジタル画像データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）が
（０，０，０，０）の値を取る時、画素ＰＸＬには最低
位の基準電圧Ｖ１５が信号電圧として印加され、白色を
呈する。デジタルデータ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）の
値が（１，０，０，０）である場合には、ほぼ中間の基
準電圧Ｖ７が信号電圧として印加され、画素ＰＸＬはほ
ぼ中間の灰色を呈する。一般に、ＬＣＤパネル２は多ビ
ット構成のデジタルデータの値に応じて黒色から白色に
掛けて多階調に分かれた明度を画素ＰＸＬに付与する。
【００１２】図３は、図１に示した表示装置に外部から
入力される各種の信号を示すタイミングチャートであ
る。ＬＣＤパネル２側のＨシフトレジスタ２２には１Ｈ
毎に水平スタートパルスＨＳＴが入力される。又、ＨＳ
Ｔを順次転送する為に水平クロックＨＣＫも供給され
る。ＨＣＫは１Ｈに付きＭ個のパルスを含む。一方ドラ
イバ１側のＮ段シフトレジスタ１１にはシフトクロック
が入力される。又、Ｎ段ラッチメモリ１２にはラッチパ
ルスが入力される。このラッチパルスは前述したＨＣＫ
と同相であり、且つ隣り合うラッチパルスの期間に、丁
度Ｎ個分のデータシフトクロックが含まれるようになっ
ている。
入力される各種の信号を示すタイミングチャートであ
る。ＬＣＤパネル２側のＨシフトレジスタ２２には１Ｈ
毎に水平スタートパルスＨＳＴが入力される。又、ＨＳ
Ｔを順次転送する為に水平クロックＨＣＫも供給され
る。ＨＣＫは１Ｈに付きＭ個のパルスを含む。一方ドラ
イバ１側のＮ段シフトレジスタ１１にはシフトクロック
が入力される。又、Ｎ段ラッチメモリ１２にはラッチパ
ルスが入力される。このラッチパルスは前述したＨＣＫ
と同相であり、且つ隣り合うラッチパルスの期間に、丁
度Ｎ個分のデータシフトクロックが含まれるようになっ
ている。
【００１３】以下、図３のタイミングチャートを参照し
ながら、図１に示した表示装置の動作を詳細に説明す
る。ドライバ１はＮ段シフトレジスタ１１及びＮ段ラッ
チメモリ１２を有している。ラッチされたデジタル画像
データはＮ段電圧発生器１３により処理され、その値に
従って重み付けもしくは階調化されたアナログ信号電圧
に変換する。このアナログ信号電圧ＯＵＴ１，ＯＵＴ
２，・・・，ＯＵＴＮはＮ段出力バッファ１４からＬＣ
Ｄパネル２側に出力される。例えば、ＸＧＡ規格の表示
を行う場合、シフトレジスタ１１は１Ｈに付き１０２４
×３＝３０７２バイトのデジタル画像データを転送す
る。ここで、Ｎ＝３８４に設定すると、Ｍ＝８となる。
外部から入力されるデジタル画像データはＮ段シフトレ
ジスタ１１により３８４バイト分が転送されると、Ｎ段
ラッチメモリ１２によりラッチされる。ラッチされたデ
ジタル画像データはＮ段電圧発生器１３によりアナログ
信号電圧に変換され、出力バッファ１４を介してＬＣＤ
パネル２側に入力される。ドライバ１側のシフトレジス
タ１１は３８４バイトのデジタルデータがラッチされた
後は、次の３８４バイト分のデジタルデータを転送して
いる。
ながら、図１に示した表示装置の動作を詳細に説明す
る。ドライバ１はＮ段シフトレジスタ１１及びＮ段ラッ
チメモリ１２を有している。ラッチされたデジタル画像
データはＮ段電圧発生器１３により処理され、その値に
従って重み付けもしくは階調化されたアナログ信号電圧
に変換する。このアナログ信号電圧ＯＵＴ１，ＯＵＴ
２，・・・，ＯＵＴＮはＮ段出力バッファ１４からＬＣ
Ｄパネル２側に出力される。例えば、ＸＧＡ規格の表示
を行う場合、シフトレジスタ１１は１Ｈに付き１０２４
×３＝３０７２バイトのデジタル画像データを転送す
る。ここで、Ｎ＝３８４に設定すると、Ｍ＝８となる。
外部から入力されるデジタル画像データはＮ段シフトレ
ジスタ１１により３８４バイト分が転送されると、Ｎ段
ラッチメモリ１２によりラッチされる。ラッチされたデ
ジタル画像データはＮ段電圧発生器１３によりアナログ
信号電圧に変換され、出力バッファ１４を介してＬＣＤ
パネル２側に入力される。ドライバ１側のシフトレジス
タ１１は３８４バイトのデジタルデータがラッチされた
後は、次の３８４バイト分のデジタルデータを転送して
いる。
【００１４】一方ＬＣＤパネル２は最初の３８４個の信
号電圧ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴＮが入力さ
れた時、ＨＳＷ１をオン状態とし、信号電圧ＯＵＴ１〜
ＯＵＴＮを対応する３８４本の信号線Ｙに印加する。こ
のＨＳＷ１のオン時間は、次の３８４バイト分のデジタ
ルデータを転送するまでの間持続する。次の３８４バイ
ト分のデジタルデータがドライバ１のシフトレジスタ１
１で転送されたら、ラッチメモリ１２が再びこの３８４
バイト分のデジタルデータを取り込む。この時点でＨＳ
Ｗ１はオフ状態に移行し、これに代わってＨＳＷ２がオ
ン状態となる。これにより次の３８４個の信号電圧ＯＵ
Ｔ１〜ＯＵＴＮが対応する３８４本の信号線Ｙに書き込
まれる。このようにして８回ＨＳＷ１〜ＨＳＷＭの開閉
動作（オンオフ動作）を繰り返すことにより、合計３０
７２バイトの画像データが各画素ＰＸＬに書き込まれ
る。ＸＧＡ規格の場合、９５ＭＨｚのシフトクロックで
データ転送が行われる。この場合、３８４バイトのデー
タを転送する時間は約１．３μｓとなる。この間、ＬＣ
Ｄパネル２は信号線Ｙに対する書き込みができる。従来
だと、約１０ｎｓの時間しか確保できなかったのに対
し、本発明では充分な書き込み時間を確保可能となり、
高画質な表示が実現できる。さらに、ＬＣＤパネル２に
おける信号書き込み周波数が下がるので、低消費電力化
が可能になる。加えて、本発明ではワンチップのドライ
バ１でＬＣＤパネル２を駆動できる為、従来の様に数千
本の配線に渡ってＩＣチップとＬＣＤパネルとの電気接
続を行う必要がなく、実装上の信頼性が向上する。
号電圧ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴＮが入力さ
れた時、ＨＳＷ１をオン状態とし、信号電圧ＯＵＴ１〜
ＯＵＴＮを対応する３８４本の信号線Ｙに印加する。こ
のＨＳＷ１のオン時間は、次の３８４バイト分のデジタ
ルデータを転送するまでの間持続する。次の３８４バイ
ト分のデジタルデータがドライバ１のシフトレジスタ１
１で転送されたら、ラッチメモリ１２が再びこの３８４
バイト分のデジタルデータを取り込む。この時点でＨＳ
Ｗ１はオフ状態に移行し、これに代わってＨＳＷ２がオ
ン状態となる。これにより次の３８４個の信号電圧ＯＵ
Ｔ１〜ＯＵＴＮが対応する３８４本の信号線Ｙに書き込
まれる。このようにして８回ＨＳＷ１〜ＨＳＷＭの開閉
動作（オンオフ動作）を繰り返すことにより、合計３０
７２バイトの画像データが各画素ＰＸＬに書き込まれ
る。ＸＧＡ規格の場合、９５ＭＨｚのシフトクロックで
データ転送が行われる。この場合、３８４バイトのデー
タを転送する時間は約１．３μｓとなる。この間、ＬＣ
Ｄパネル２は信号線Ｙに対する書き込みができる。従来
だと、約１０ｎｓの時間しか確保できなかったのに対
し、本発明では充分な書き込み時間を確保可能となり、
高画質な表示が実現できる。さらに、ＬＣＤパネル２に
おける信号書き込み周波数が下がるので、低消費電力化
が可能になる。加えて、本発明ではワンチップのドライ
バ１でＬＣＤパネル２を駆動できる為、従来の様に数千
本の配線に渡ってＩＣチップとＬＣＤパネルとの電気接
続を行う必要がなく、実装上の信頼性が向上する。
【００１５】図４は、本発明に係る表示装置の第２実施
形態を示すブロック図である。図示する様に、本表示装
置はデジタルの画像データをアナログの信号電圧ＯＵＴ
１〜ＯＵＴθに変換するドライバ１と、θ個の信号電圧
ＯＵＴ１〜ＯＵＴθにより動作して画像を映し出すＬＣ
Ｄパネル２とから構成されている。ドライバ１はデジタ
ル画像データをアナログ信号電圧に変換してＬＣＤパネ
ル２の画素に書き込ませ画像の表示を行う。ドライバ１
はｍ段シフトレジスタ１１と、シリアル／パラレルコン
バータ１５と、θ段電圧発生器１３と、θ段出力バッフ
ァ１４とを備えている。ｍ段シフトレジスタ１１はシフ
トクロック１に応じて動作し、外部から入力されるデジ
タル画像データを順次転送する。シリアル／パラレルコ
ンバータ１５は複数個（ｍ個）の画素ＰＸＬに割り当て
るべき画像データを一括して取り込み、これらを一定個
数（ｎ個）おきに所定個数（θ個）づつ区切り一定回数
（ｎ回）に分けて読み出す。具体的には、シリアル／パ
ラレルコンバータ１５は外部から供給されるラッチパル
スに応じてｍバイトのデジタルデータを一括して取り込
み、さらに外部から供給されるシフトクロック２に応じ
てｍバイトのデジタルデータをθバイトづつ並べ替え且
つ一定回数ｎに分けて読み出す。第１回目では、１バイ
ト目、ｎ＋１バイト目、２ｎ＋１バイト目、・・・、ｎ
（θ−１）＋１バイト目の合計θバイトが読み出され
て、後段の電圧発生器１３側に送られる。２回目（ｎ＝
２）では、２バイト目、ｎ＋２バイト目、２ｎ＋２バイ
ト目、・・・の合計θバイトが読み出され、電圧発生器
１３に送られる。最後のｎ回目では、ｎバイト目、２ｎ
バイト目、３ｎバイト目、・・・、ｎ×θバイト目の合
計θバイトが一括して読み出され、電圧発生器１３側に
送られる。この様に、シリアル／パラレルコンバータ１
５は一括でラッチされたｍバイトのシリアルデータ配列
を組み替えて、θ×ｎのパラレルデータ配列としてい
る。θ段電圧発生器１３はデジタル／アナログコンバー
タとして機能し、シリアル／パラレルコンバータ１５か
ら読み出された所定個数（θ個）の画像データをそれぞ
れ信号電圧ＯＵＴ１〜ＯＵＴθに変換する。これらの信
号電圧ＯＵＴ１〜ＯＵＴθはθ段出力バッファ１４を介
して一定回数（ｎ回）繰り返しＬＣＤパネル２側に供給
される。
形態を示すブロック図である。図示する様に、本表示装
置はデジタルの画像データをアナログの信号電圧ＯＵＴ
１〜ＯＵＴθに変換するドライバ１と、θ個の信号電圧
ＯＵＴ１〜ＯＵＴθにより動作して画像を映し出すＬＣ
Ｄパネル２とから構成されている。ドライバ１はデジタ
ル画像データをアナログ信号電圧に変換してＬＣＤパネ
ル２の画素に書き込ませ画像の表示を行う。ドライバ１
はｍ段シフトレジスタ１１と、シリアル／パラレルコン
バータ１５と、θ段電圧発生器１３と、θ段出力バッフ
ァ１４とを備えている。ｍ段シフトレジスタ１１はシフ
トクロック１に応じて動作し、外部から入力されるデジ
タル画像データを順次転送する。シリアル／パラレルコ
ンバータ１５は複数個（ｍ個）の画素ＰＸＬに割り当て
るべき画像データを一括して取り込み、これらを一定個
数（ｎ個）おきに所定個数（θ個）づつ区切り一定回数
（ｎ回）に分けて読み出す。具体的には、シリアル／パ
ラレルコンバータ１５は外部から供給されるラッチパル
スに応じてｍバイトのデジタルデータを一括して取り込
み、さらに外部から供給されるシフトクロック２に応じ
てｍバイトのデジタルデータをθバイトづつ並べ替え且
つ一定回数ｎに分けて読み出す。第１回目では、１バイ
ト目、ｎ＋１バイト目、２ｎ＋１バイト目、・・・、ｎ
（θ−１）＋１バイト目の合計θバイトが読み出され
て、後段の電圧発生器１３側に送られる。２回目（ｎ＝
２）では、２バイト目、ｎ＋２バイト目、２ｎ＋２バイ
ト目、・・・の合計θバイトが読み出され、電圧発生器
１３に送られる。最後のｎ回目では、ｎバイト目、２ｎ
バイト目、３ｎバイト目、・・・、ｎ×θバイト目の合
計θバイトが一括して読み出され、電圧発生器１３側に
送られる。この様に、シリアル／パラレルコンバータ１
５は一括でラッチされたｍバイトのシリアルデータ配列
を組み替えて、θ×ｎのパラレルデータ配列としてい
る。θ段電圧発生器１３はデジタル／アナログコンバー
タとして機能し、シリアル／パラレルコンバータ１５か
ら読み出された所定個数（θ個）の画像データをそれぞ
れ信号電圧ＯＵＴ１〜ＯＵＴθに変換する。これらの信
号電圧ＯＵＴ１〜ＯＵＴθはθ段出力バッファ１４を介
して一定回数（ｎ回）繰り返しＬＣＤパネル２側に供給
される。
【００１６】図５は、図４に示したＬＣＤパネル２の具
体的な構成を示す模式的な回路図である。図１に示した
先の実施形態に係るＬＣＤパネルと対応する部分には対
応する参照番号を付して理解を容易にしている。図５に
示す様に、本ＬＣＤパネルは行状の走査線Ｘと、複数本
（ｍ本）づつのブロックに分かれた列状の信号線Ｙと、
走査線Ｘ及び信号線Ｙの交差部に配される行列状の画素
ＰＸＬとを備えている。なお、図ではｍ本の信号線Ｙを
含む１ブロックのみが示されている。さらに、ＬＣＤパ
ネルの周辺左側部には走査線Ｘに接続してＶシフトレジ
スタ２１が配されており、一行づつ画素ＰＸＬを選択す
る。さらに、ＬＣＤパネル１の周辺上部には１ブロック
内で所定個数（θ個）の信号電圧ＯＵＴ１，ＯＵＴ２，
・・・，ＯＵＴθを一定本数（ｎ本）おきに配された所
定本数（θ本）の信号線Ｙに同時に分配可能なスイッチ
群ＳＷが配されている。個々のスイッチＳＷはＧ１，Ｇ
２，・・・，Ｇθで表わされるθ個のグループに分かれ
ている。第１のグループＧ１にはＳＷ１，ＳＷ２，ＳＷ
３，・・・，ＳＷｎの合計ｎ個のスイッチＳＷが含まれ
る。同様に、２番目のグループＧ２にもＳＷ１〜ＳＷｎ
のスイッチが含まれる。以下同様に、最後のグループＧ
θにもＳＷ１，ＳＷ２，ＳＷ３，・・・，ＳＷｎが含ま
れている。Ｇ１の各ＳＷにはＯＵＴ１が供給され、Ｇ２
の各ＳＷにはＯＵＴ２が供給され、Ｇθの各ＳＷにはＯ
ＵＴθが供給される。まず最初に、各グループＧ１〜Ｇ
θに属するＳＷ１が一斉に導通状態となり、ＯＵＴ１〜
ＯＵＴθがそれぞれサンプリングされる。この結果、Ｏ
ＵＴ１〜ＯＵＴθはｎ本おきに配列した信号線Ｙに一斉
に書き込まれることになる。次の回には、Ｇ１〜Ｇθに
属する全てのＳＷ２が導通状態となり、やはり、ｎ本お
きに配列した信号線ＹにＯＵＴ１〜ＯＵＴθが一斉にサ
ンプリングされることになる。さらに、ＬＣＤパネルの
周辺上部にはＨシフトレジスタ２２が設けられており、
上述したスイッチＳＷの開閉走査を一定回数（ｎ回）繰
り返して、信号電圧の所定個数（θ個）と一定回数（ｎ
回）との積に等しい複数本（ｍ本）の信号線Ｙを介して
複数個（ｍ個）の画素ＰＸＬに信号電圧ＯＵＴ１〜ＯＵ
Ｔθを書き込む。さらに、この書き込みをブロック毎に
繰り返して選択された全画素ＰＸＬに信号電圧ＯＵＴ１
〜ＯＵＴθを書き込む。
体的な構成を示す模式的な回路図である。図１に示した
先の実施形態に係るＬＣＤパネルと対応する部分には対
応する参照番号を付して理解を容易にしている。図５に
示す様に、本ＬＣＤパネルは行状の走査線Ｘと、複数本
（ｍ本）づつのブロックに分かれた列状の信号線Ｙと、
走査線Ｘ及び信号線Ｙの交差部に配される行列状の画素
ＰＸＬとを備えている。なお、図ではｍ本の信号線Ｙを
含む１ブロックのみが示されている。さらに、ＬＣＤパ
ネルの周辺左側部には走査線Ｘに接続してＶシフトレジ
スタ２１が配されており、一行づつ画素ＰＸＬを選択す
る。さらに、ＬＣＤパネル１の周辺上部には１ブロック
内で所定個数（θ個）の信号電圧ＯＵＴ１，ＯＵＴ２，
・・・，ＯＵＴθを一定本数（ｎ本）おきに配された所
定本数（θ本）の信号線Ｙに同時に分配可能なスイッチ
群ＳＷが配されている。個々のスイッチＳＷはＧ１，Ｇ
２，・・・，Ｇθで表わされるθ個のグループに分かれ
ている。第１のグループＧ１にはＳＷ１，ＳＷ２，ＳＷ
３，・・・，ＳＷｎの合計ｎ個のスイッチＳＷが含まれ
る。同様に、２番目のグループＧ２にもＳＷ１〜ＳＷｎ
のスイッチが含まれる。以下同様に、最後のグループＧ
θにもＳＷ１，ＳＷ２，ＳＷ３，・・・，ＳＷｎが含ま
れている。Ｇ１の各ＳＷにはＯＵＴ１が供給され、Ｇ２
の各ＳＷにはＯＵＴ２が供給され、Ｇθの各ＳＷにはＯ
ＵＴθが供給される。まず最初に、各グループＧ１〜Ｇ
θに属するＳＷ１が一斉に導通状態となり、ＯＵＴ１〜
ＯＵＴθがそれぞれサンプリングされる。この結果、Ｏ
ＵＴ１〜ＯＵＴθはｎ本おきに配列した信号線Ｙに一斉
に書き込まれることになる。次の回には、Ｇ１〜Ｇθに
属する全てのＳＷ２が導通状態となり、やはり、ｎ本お
きに配列した信号線ＹにＯＵＴ１〜ＯＵＴθが一斉にサ
ンプリングされることになる。さらに、ＬＣＤパネルの
周辺上部にはＨシフトレジスタ２２が設けられており、
上述したスイッチＳＷの開閉走査を一定回数（ｎ回）繰
り返して、信号電圧の所定個数（θ個）と一定回数（ｎ
回）との積に等しい複数本（ｍ本）の信号線Ｙを介して
複数個（ｍ個）の画素ＰＸＬに信号電圧ＯＵＴ１〜ＯＵ
Ｔθを書き込む。さらに、この書き込みをブロック毎に
繰り返して選択された全画素ＰＸＬに信号電圧ＯＵＴ１
〜ＯＵＴθを書き込む。
【００１７】図６は、図４及び図５に示した表示装置に
外部から供給される各種の制御信号を示すタイミングチ
ャートである。図示する様に、一水平期間（１Ｈ）は水
平同期信号ＨＳＹＮＣによって規定される。ＬＣＤパネ
ル側のＨシフトレジスタ２２には水平スタートパルスＨ
ＳＴが入力される。Ｈシフトレジスタ２２は各ブロック
毎に設けられているので、１Ｈ内にブロック数に応じた
ＨＳＴのパルスが外部から入力される。Ｈシフトレジス
タ２２はＨＣＫに応じてＨＳＴを順次転送し、ＳＷの開
閉走査を行う。一方、ドライバ１側のｍ段シフトレジス
タ１１には外部からシフトクロック１が入力される。こ
れは、ＨＳＴの一周期にｍ個含まれる。又、シリアル／
パラレルコンバータ１５にはＨＳＴと同相のラッチパル
スが入力される。さらに、シリアル／パラレルコンバー
タ１５にはＨＣＫと同相のシフトクロック２が入力され
る。シフトクロック２はｍバイトのデジタルデータをθ
バイトづつｎ回に分ける為に用いられる。
外部から供給される各種の制御信号を示すタイミングチ
ャートである。図示する様に、一水平期間（１Ｈ）は水
平同期信号ＨＳＹＮＣによって規定される。ＬＣＤパネ
ル側のＨシフトレジスタ２２には水平スタートパルスＨ
ＳＴが入力される。Ｈシフトレジスタ２２は各ブロック
毎に設けられているので、１Ｈ内にブロック数に応じた
ＨＳＴのパルスが外部から入力される。Ｈシフトレジス
タ２２はＨＣＫに応じてＨＳＴを順次転送し、ＳＷの開
閉走査を行う。一方、ドライバ１側のｍ段シフトレジス
タ１１には外部からシフトクロック１が入力される。こ
れは、ＨＳＴの一周期にｍ個含まれる。又、シリアル／
パラレルコンバータ１５にはＨＳＴと同相のラッチパル
スが入力される。さらに、シリアル／パラレルコンバー
タ１５にはＨＣＫと同相のシフトクロック２が入力され
る。シフトクロック２はｍバイトのデジタルデータをθ
バイトづつｎ回に分ける為に用いられる。
【００１８】以下図６のタイミングチャートを参照しな
がら、図４及び図５に示した表示装置の動作を詳細に説
明する。例えば、ＸＧＡ規格でフルカラー表示を行う場
合、３０７２バイトのデータが１Ｈの期間に転送され
る。ここで、ｍ＝７６８、ｎ＝１２、θ＝６４と設定す
る。即ち、ｍ＝ｎ×θである。又、３０７２÷７６８＝
４がブロック数となる。外部から入力された画像データ
は７６８バイト分がシフトレジスタ１１で転送された
ら、シリアル／パラレルコンバータ１５によりラッチさ
れる。さらに、シリアル／パラレル変換を行い、ｎ＝１
２個おきに並べ替えられたθ＝６４バイトのパラレルデ
ータが得られる。なお、シフトレジスタ１１は上述した
ラッチ後は次のデータの転送を行っている。６４バイト
のパラレルデータが次の７６８個のデータ転送を行って
いる間に、シフトクロック２によって１２回出力され
る。ＬＣＤパネル２は６４バイトのパラレルデータに対
応した信号電圧ＯＵＴ１〜ＯＵＴ６４を入力し、ＨＣＫ
に同期してＳＷを切り換える。即ち、１２段のＨシフト
レジスタ２２によって１２個一組のＳＷを６４グループ
一つとして動作させる。この動作を４ブロック分繰り返
すことにより３０７２バイトのデジタルデータが全てＬ
ＣＤパネルの信号線Ｙに書き込まれる。９５ＭＨｚのク
ロックでデータ転送が行われるＸＧＡ規格の場合、７６
８バイトのデータを転送する時間は約２．７μｓであ
る。この間に、６４バイトのデータを１２回に分けて書
き込み動作させるので、一回の書き込み時間は約２２０
ｎｓとなる。従来の書き込み期間が約１０ｎｓしかなか
ったのに対し、２０倍以上の時間となり充分書き込むこ
とが可能である。本実施形態では、ドライバ１はＬＣＤ
パネル２の各ブロックに対して共通に用いることができ
る。
がら、図４及び図５に示した表示装置の動作を詳細に説
明する。例えば、ＸＧＡ規格でフルカラー表示を行う場
合、３０７２バイトのデータが１Ｈの期間に転送され
る。ここで、ｍ＝７６８、ｎ＝１２、θ＝６４と設定す
る。即ち、ｍ＝ｎ×θである。又、３０７２÷７６８＝
４がブロック数となる。外部から入力された画像データ
は７６８バイト分がシフトレジスタ１１で転送された
ら、シリアル／パラレルコンバータ１５によりラッチさ
れる。さらに、シリアル／パラレル変換を行い、ｎ＝１
２個おきに並べ替えられたθ＝６４バイトのパラレルデ
ータが得られる。なお、シフトレジスタ１１は上述した
ラッチ後は次のデータの転送を行っている。６４バイト
のパラレルデータが次の７６８個のデータ転送を行って
いる間に、シフトクロック２によって１２回出力され
る。ＬＣＤパネル２は６４バイトのパラレルデータに対
応した信号電圧ＯＵＴ１〜ＯＵＴ６４を入力し、ＨＣＫ
に同期してＳＷを切り換える。即ち、１２段のＨシフト
レジスタ２２によって１２個一組のＳＷを６４グループ
一つとして動作させる。この動作を４ブロック分繰り返
すことにより３０７２バイトのデジタルデータが全てＬ
ＣＤパネルの信号線Ｙに書き込まれる。９５ＭＨｚのク
ロックでデータ転送が行われるＸＧＡ規格の場合、７６
８バイトのデータを転送する時間は約２．７μｓであ
る。この間に、６４バイトのデータを１２回に分けて書
き込み動作させるので、一回の書き込み時間は約２２０
ｎｓとなる。従来の書き込み期間が約１０ｎｓしかなか
ったのに対し、２０倍以上の時間となり充分書き込むこ
とが可能である。本実施形態では、ドライバ１はＬＣＤ
パネル２の各ブロックに対して共通に用いることができ
る。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
ドライバ１個でＬＣＤパネルを駆動できる為、従来の様
に数千本に渡る配線の接続作業を行う必要がなく、実装
上の信頼性が改善可能である。又、一括して信号電圧を
信号線に書き込む様にしているので、充分な書き込み時
間が確保でき高画質な表示を実現できる。又、ＬＣＤパ
ネル内において信号線への書き込み周波数が低減化する
ので、低消費電力化が可能になる。
ドライバ１個でＬＣＤパネルを駆動できる為、従来の様
に数千本に渡る配線の接続作業を行う必要がなく、実装
上の信頼性が改善可能である。又、一括して信号電圧を
信号線に書き込む様にしているので、充分な書き込み時
間が確保でき高画質な表示を実現できる。又、ＬＣＤパ
ネル内において信号線への書き込み周波数が低減化する
ので、低消費電力化が可能になる。
【図１】本発明に係る表示装置の第１実施形態を示すブ
ロック図である。
ロック図である。
【図２】図１に示した表示装置のドライバに組み込まれ
る電圧発生器の動作説明に供する表図である。
る電圧発生器の動作説明に供する表図である。
【図３】図１に示した表示装置の動作説明に供するタイ
ミングチャートである。
ミングチャートである。
【図４】本発明に係る表示装置の第２実施形態を示すブ
ロック図である。
ロック図である。
【図５】図４に示した表示装置に含まれるＬＣＤパネル
の具体的な構成を示す回路図である。
の具体的な構成を示す回路図である。
【図６】図４及び図５に示した表示装置の動作説明に供
するタイミングチャートである。
するタイミングチャートである。
１・・・ドライバ、２・・・ＬＣＤパネル、１１・・・
シフトレジスタ、１２・・・ラッチメモリ、１３・・・
電圧発生器、１４・・・出力バッファ、１５・・・シリ
アル／パラレルコンバータ、２１・・・Ｖシフトレジス
タ、２２・・・Ｈシフトレジスタ、Ｘ・・・走査線、Ｙ
・・・信号線、ＰＸＬ・・・画素
シフトレジスタ、１２・・・ラッチメモリ、１３・・・
電圧発生器、１４・・・出力バッファ、１５・・・シリ
アル／パラレルコンバータ、２１・・・Ｖシフトレジス
タ、２２・・・Ｈシフトレジスタ、Ｘ・・・走査線、Ｙ
・・・信号線、ＰＸＬ・・・画素
Claims (4)
- 【請求項１】 デジタルの画像データをアナログの信号
電圧に変換するドライバと、該信号電圧により動作して
画像を映し出すパネルとからなる表示装置であって、 前記パネルは、行状の走査線と、列状の信号線と、両者
の交差部に配される行列状の画素と、該走査線に接続さ
れ順次一行分の画素を選択する垂直走査回路と、所定本
数の信号線の組毎に設けられ一組分の信号電圧を同時に
一組の信号線に印加するスイッチと、組毎に設けたスイ
ッチを順次開閉して選択された一行分の画素に信号電圧
を書き込む水平走査回路とを有し、 前記ドライバは、外部から入力される画像データを順次
転送するシフトレジスタと、該シフトレジスタから一組
分の画像データを一括して取り込むラッチメモリと、取
り込んだ一組分の画像データを一組分の信号電圧に変換
して該パネルに供給するデジタル／アナログコンバータ
とを有し、 前記パネルが一組分の信号電圧を書き込んでいる時前記
ドライバは次の一組分の画像データの転送を行なうこと
を特徴とする表示装置。 - 【請求項２】 デジタルの画像データをアナログの信号
電圧に変換するドライバと、該信号電圧により動作して
画像を映し出すパネルとからなる表示装置であって、 前記パネルは、行状の走査線と、列状の信号線と、両者
の交差部に配される行列状の画素と、該走査線に接続し
て一行づつ画素を選択する垂直走査回路と、所定個数の
信号電圧を一定本数おきに配された所定本数の信号線に
分配可能なスイッチ群と、該スイッチ群の開閉走査を一
定回数繰り返して該所定個数と該一定回数との積で決ま
る複数個の画素に信号電圧を書き込みさらにこの書き込
みを選択された全画素に対して行なう水平走査回路とを
有し、 前記ドライバは、外部から入力される画像データを順次
転送するシフトレジスタと、該シフトレジスタから該複
数個分の画像データを一括して取り込みこれらを一定個
数おきに所定個数づつ並べ替えて一定回数に分けて読み
出すシリアル／パラレルコンバータと、読み出された所
定個数の画像データをそれぞれ信号電圧に変換して一定
回数繰り返し該パネルに供給するデジタル／アナログコ
ンバータとを有し、 前記パネルが該所定個数と該一定回数との積で決まる複
数個の画素に信号電圧を書き込んでいる時前記ドライバ
は次の複数個分の画素に割り当てるべき画像データの転
送を行なうことを特徴とする表示装置。 - 【請求項３】 デジタルの画像データをアナログの信号
電圧に変換してパネルの画素に書き込ませ画像の表示を
行なうドライバであって、 外部から入力される画像データを順次転送するシフトレ
ジスタと、複数個分の画素に割り当てるべき画像データ
を一括して取り込みこれを一定個数おきに所定個数づつ
並べ替えて一定回数に分けて読み出すシリアル／パラレ
ルコンバータと、 読み出された所定個数の画像データをそれぞれ信号電圧
に変換して一定回数繰り返し該パネルに供給するデジタ
ル／アナログコンバータとを有し、 該パネルが該所定個数と該一定回数との積に等しい複数
個の画素に信号電圧を書き込んでいる時に次の複数個の
画素に割り当てるべき画像データの転送を行なうことを
特徴とするドライバ。 - 【請求項４】 行状の走査線と、 複数本づつのブロックに分かれた列状の信号線と、 走査線及び信号線の交差部に配される行列状の画素と、 該走査線に接続して一行づつ画素を選択する垂直走査回
路と、 各ブロック内で所定個数の信号電圧を一定本数おきに配
された所定本数の信号線に同時に分配可能なスイッチ群
と、 該スイッチ群の開閉走査を一定回数繰り返して、該所定
個数と該一定回数との積に等しい該複数本の信号線を介
して複数個の画素に信号電圧を書き込み、さらにこの書
き込みをブロック毎に繰り返して選択された全画素に信
号電圧を書き込む水平走査回路とを有するパネル。
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|---|---|---|---|
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