JPH11298914A - Yc separator - Google Patents

Abstract

PROBLEM TO BE SOLVED: To obtain a yc separator, in which jitters are hardly visible even when a horizontal synchronizing signal and a clock are asynchronous with each other. SOLUTION: This YC separator is provided with an A/D converter 2 that converts a received composite video signal into a digital signal, a horizontal delay device 3a that delays the digital video signal by a horizontal scanning period of time, a clock source 5 that specifies the operating cycle of the A/D converter 2 and the horizontal delay device 3a, a horizontal synchronization signal generating means 6 that generates a horizontal synchronizing signal HS asynchronously with a clock CL, a difference detection means 8 that obtains the difference between the horizontal synchronizing signal HS and the clock CL, an interpolation means 9 that applies linear interpolation on the difference based on an output slope of a horizontal delay device 3a, a linear coupling means 4 that subtracts plural digital video signals in clouding the interpolated digital video signal, and a subtractor 24 that subtracts an output of the means 4 from the output of the device 3a.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は、色搬送波信号位
相変化およびジッタの改良に用いるＮＴＳＣ複合映像信
号のＹＣ分離装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a YC separation apparatus for NTSC composite video signals used for improving the phase change and jitter of a chrominance carrier signal.

【０００２】[0002]

【従来の技術】図１０は映像の垂直方向非相関ノイズを
低減する従来のＹＣ分離装置を示す図である。図におい
て、１は映像信号源、２はＡ／Ｄ変換器、３ａは水平遅
延器（１Ｈ）、４は線形結合手段で、１／２乗数器４
１，４２と減算器４３で構成される。５はクロック源、
６は水平同期信号発生手段、７ａ，７ｂはＤ／Ａ変換
器、２３は補償遅延回路、２４は減算器、５０はＹＣ分
離器である。2. Description of the Related Art FIG. 10 is a diagram showing a conventional YC separation apparatus for reducing vertical non-correlation noise of an image. In the figure, 1 is a video signal source, 2 is an A / D converter, 3a is a horizontal delay unit (1H), 4 is a linear combination means, and a 1/2 multiplier 4
1 and 42 and a subtractor 43. 5 is a clock source,
Reference numeral 6 denotes a horizontal synchronizing signal generator, 7a and 7b denote D / A converters, 23 denotes a compensation delay circuit, 24 denotes a subtractor, and 50 denotes a YC separator.

【０００３】次に動作について説明する。映像信号源１
において発生した映像信号ｖはＡ／Ｄ変換器２によりデ
ジタル信号Ｖに変換される。デジタル信号Ｖ(n,m) は、
水平遅延器（１Ｈ）３ａおよび線形結合手段４に与えら
れる。水平遅延器３ａにより１ライン分遅延された信号
Ｖ(n-1,m) もまた線形結合手段４に与えられる。線形結
合手段４に与えられた１ライン差のある２入力信号は、
それぞれ乗数器４１，４２で１／２倍され、減算器４３
で減算される。また、ＮＴＳＣ搬送色信号は１ラインご
とに色相が反転するので、１ライン差信号を減算するこ
とで色信号は残り、輝度信号はキャンセルされる。線形
結合手段４の出力Ｃは、減算器２４で補償遅延回路２３
で遅延された信号Ｖから減算され、この結果信号Ｙが出
力される。信号Ｙ，ＣはそれぞれＤ／Ａ変換器７ａ，７
ｂによりアナログ信号ｙ，ｃに変換される。なお、Ａ／
Ｄ変換器２、水平遅延器３ａ、Ｄ／Ａ変換器７ａ，７ｂ
は、クロック源５により生成されたクロックＣＬに同期
した信号を出力する。また水平遅延器３ａは、水平同期
信号発生手段６により生成された水平同期信号ＨＳにも
制御される。Next, the operation will be described. Video signal source 1
Is converted into a digital signal V by the A / D converter 2. The digital signal V (n, m) is
It is provided to the horizontal delay (1H) 3a and the linear combination means 4. The signal V (n-1, m) delayed by one line by the horizontal delay unit 3a is also supplied to the linear combination unit 4. The two input signals with one line difference provided to the linear combination means 4 are as follows:
Each is multiplied by で in multipliers 41 and 42 and subtracted by 43
Is subtracted. Further, since the hue of the NTSC carrier color signal is inverted for each line, the color signal remains by subtracting the one-line difference signal, and the luminance signal is canceled. The output C of the linear combination means 4 is supplied to a subtractor 24 by a compensation delay circuit 23.
Is subtracted from the signal V delayed by the above, and a signal Y is output as a result. The signals Y and C are respectively supplied to D / A converters 7a and 7
b is converted into analog signals y and c. A /
D converter 2, horizontal delay 3a, D / A converters 7a, 7b
Outputs a signal synchronized with the clock CL generated by the clock source 5. The horizontal delay 3a is also controlled by the horizontal synchronization signal HS generated by the horizontal synchronization signal generator 6.

【０００４】次に、従来のＹＣ分離装置において、色ジ
ッタが発生する原因について説明する。図１１は、図１
０に示したＹＣ分離装置のサンプリングの状況を示して
いる。ここでは、画面水平方向にレベルがある時間をも
って立ち上がる場合の、サンプル画素のレベルｖ、水平
同期信号ＨＳ、クロックＣＬについて、(n-1) ラインと
ｎラインにおいて解説する。Next, the cause of the occurrence of color jitter in the conventional YC separation device will be described. FIG.
0 shows a sampling state of the YC separation device shown in FIG. Here, the level v of the sample pixel, the horizontal synchronizing signal HS, and the clock CL in the case where the level rises in the horizontal direction of the screen at a certain time will be described on the (n-1) line and the n line.

【０００５】水平同期信号ＨＳとクロックＣＬが非同期
の場合、例えば同色つまり同位相であるはずの(n-1) ラ
イン，ｍ画素目（つまりＨＳの立ち上がりからｍ画素
目）のサンプルＶ(n-1,m) と、ｎライン，ｍ画素目のサ
ンプルＶ(n,m) の位相が異なるという状態が起こりう
る。このとき、図１０の線形結合手段４によってこれら
を合成すると、本来抽出されるべきＣ信号の位相とは異
なったものとなる。またＶ(n,m) からＣ(n,m) を差し引
いたＹ(n,m) も、垂直方向に同じ値であった場合でもラ
イン上下で値が変化することとなる。さらに、ライン上
下だけでなく、何ライン離れていても同様に位相が異な
る。この立ち上がりがずれる現象は、上記のようにＨＳ
とＣＬが非同期のためであり、つまりランダムに起こる
ことから、特にＹ信号ではジッタとして視認されること
となり、Ｃ信号の場合は色相ムラになる。When the horizontal synchronizing signal HS and the clock CL are asynchronous, for example, the sample V (n−n) of the m-th pixel (that is, the m-th pixel from the rising edge of HS) of the (n−1) th line, which should have the same color, ie, the same phase 1, m) and the sample V (n, m) of the n-th line and the m-th pixel have different phases. At this time, when these are combined by the linear combination means 4 in FIG. 10, the phase of the C signal which should be extracted is different from the original. Also, Y (n, m), which is obtained by subtracting C (n, m) from V (n, m), changes its value up and down the line even if it has the same value in the vertical direction. Further, the phase is similarly different regardless of how many lines apart, not just above and below the line. The phenomenon of this rising shift is caused by the HS
And CL are asynchronous, that is, occur randomly, so that the Y signal is visually recognized as jitter, and the C signal is uneven in hue.

【０００６】[0006]

【発明が解決しようとする課題】従来のＹＣ分離装置
は、以上のように構成されていたので、水平同期信号Ｈ
ＳとクロックＣＬが非同期の場合にジッタが発生すると
いう問題点があった。Since the conventional YC separation device is configured as described above, the horizontal synchronizing signal H
There is a problem that jitter occurs when S and the clock CL are asynchronous.

【０００７】この発明は上述のような課題を解決するた
めになされたもので、水平同期信号とクロックが非同期
の場合でも、ジッタが視認されにくいＹＣ分離装置を得
ることを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and has as its object to provide a YC separation device in which jitter is hardly visually recognized even when a horizontal synchronization signal and a clock are asynchronous.

【０００８】[0008]

【課題を解決するための手段】この発明に係るＹＣ分離
装置は、入力された複合映像信号をデジタル信号にする
Ａ／Ｄ変換器と、このデジタル映像信号を水平走査期間
遅延する水平遅延器と、上記Ａ／Ｄ変換器と水平遅延器
の動作周期を規定するクロック源と、このクロック源よ
り発生するクロックとは非同期の上記水平遅延器の書き
込みアドレスを初期化するための水平同期信号を発生す
る水平同期信号発生手段と、上記水平同期信号とクロッ
クの階差を求める階差検知手段と、上記水平遅延器の出
力の傾斜から上記階差分を直線補間する補間手段と、こ
の補間されたデジタル映像信号を含む複数のデジタル映
像信号を減算する線形結合手段と、この線形結合手段の
出力と上記水平遅延器の出力との差をとる減算器とを備
えたものである。A YC separation device according to the present invention comprises an A / D converter for converting an input composite video signal into a digital signal, a horizontal delay unit for delaying the digital video signal in a horizontal scanning period. A clock source for defining the operation cycle of the A / D converter and the horizontal delay unit, and a horizontal synchronizing signal for initializing a write address of the horizontal delay unit which is asynchronous with a clock generated from the clock source. Horizontal synchronizing signal generating means, a difference detecting means for calculating a difference between the horizontal synchronizing signal and the clock, an interpolating means for linearly interpolating the difference from the slope of the output of the horizontal delay unit, and the interpolated digital signal. It comprises linear combination means for subtracting a plurality of digital video signals including a video signal, and a subtractor for obtaining a difference between an output of the linear combination means and an output of the horizontal delay unit.

【０００９】また、階差検知手段が、水平同期信号とク
ロックの時間差を検知する時間差検知手段と、検知され
た時間差出力を水平走査期間記憶するメモリと、上記時
間差信号と上記メモリ出力の差を導出する減算器とを備
えたものである。Further, the difference detecting means detects a time difference between the horizontal synchronizing signal and the clock, a memory for storing the detected time difference output in a horizontal scanning period, and a difference between the time difference signal and the memory output. And a subtracter for deriving.

【００１０】また、補間手段が、水平走査期間遅延され
たデジタル映像信号の１クロック期間前の値を記憶する
１クロック遅延器と、この１クロック遅延器の入力と出
力の差を導出する減算器と、この減算器の出力に１／ｔ
（ｔは１クロック期間）を乗ずる乗数器と、この乗数器
の出力に階差を乗ずる乗算器と、この乗算器の出力を水
平走査の整数倍期間遅延されたデジタル映像信号に加算
する加算器とを備えたものである。The interpolating means includes a one-clock delay unit for storing a value of the digital video signal one clock period before the horizontal scanning period delayed, and a subtractor for deriving a difference between an input and an output of the one-clock delay unit. And the output of this subtractor is 1 / t
(T is one clock period), a multiplier for multiplying the output of the multiplier by a difference, and an adder for adding the output of the multiplier to a digital video signal delayed for an integral multiple of horizontal scanning. It is provided with.

【００１１】また、乗算器が、ＲＯＭテーブルで構成さ
れたものである。The multiplier is constituted by a ROM table.

【００１２】また、映像信号が複合映像信号であり、水
平同期信号を上記複合映像信号から同期分離して得るよ
うに構成されたものである。Further, the video signal is a composite video signal, and the horizontal synchronizing signal is synchronously separated from the composite video signal to be obtained.

【００１３】また、水平遅延器が、１フィールド期間に
水平期間の２分の１を加えた期間だけ遅延させる機能を
備えたものである。Further, the horizontal delay unit has a function of delaying by a period obtained by adding one half of the horizontal period to one field period.

【００１４】また、水平遅延器が、１フレーム期間だけ
遅延させる機能を備えたものである。The horizontal delay device has a function of delaying by one frame period.

【００１５】また、１水平期間だけ遅延させる機能を有
する水平遅延器を備えたＹＣ分離器と、１フィールド期
間に水平期間の２分の１を加えた期間だけ遅延させる機
能を有する水平遅延器を備えたＹＣ分離器と、１フレー
ム期間だけ遅延させる機能を有する水平遅延器を備えた
ＹＣ分離器と、上記各ＹＣ分離器内の水平遅延器の出力
から垂直方向への信号の非相関を検出する非相関検出回
路と、この非相関検出回路の検出結果に従って上記各Ｙ
Ｃ分離器の出力を切り替えて出力するスイッチ回路とを
備えたものである。A YC separator having a horizontal delay unit having a function of delaying by one horizontal period and a horizontal delay unit having a function of delaying by a period obtained by adding one half of the horizontal period to one field period are provided. YC separator provided with a horizontal delay unit having a function of delaying by one frame period, and detecting a decorrelation of a signal in the vertical direction from an output of the horizontal delay unit in each of the YC separators A non-correlation detection circuit, and each of the above Y according to the detection result of the non-correlation detection circuit.
And a switch circuit for switching and outputting the output of the C separator.

【００１６】[0016]

【発明の実施の形態】この発明の実施の形態であるＹＣ
分離装置においては、Ａ／Ｄ変換器と、水平遅延器と、
クロック源と、水平同期信号発生手段と、階差検知手段
と、補間手段と、線形結合手段と、補償遅延回路と、減
算器とを有し、階差検知手段で水平同期信号とクロック
の階差｛Ｄ(n)-Ｄ(n-1)｝を求め、補間手段で水平遅延
器の出力の傾斜｛Ｖ(n-1,m)-Ｖ(n,m)｝／ｔから上記階
差分を直線補間し、時間ずれに対応した振幅補正をする
ことでジッタを低減するように働く。特に以上の数式処
理をソフトウェアで容易に実現することができる。DESCRIPTION OF THE PREFERRED EMBODIMENTS YC according to an embodiment of the present invention
In the separation device, an A / D converter, a horizontal delay device,
A clock source, a horizontal synchronizing signal generating means, a difference detecting means, an interpolating means, a linear combining means, a compensation delay circuit, and a subtractor; The difference {D (n) -D (n-1)} is obtained, and the above-mentioned difference is obtained from the slope {V (n-1, m) -V (n, m)} / t of the output of the horizontal delay unit by interpolation means. Is linearly interpolated to correct the amplitude corresponding to the time lag, thereby reducing jitter. In particular, the above mathematical processing can be easily realized by software.

【００１７】また、階差検知手段を、時間差検知手段
と、時間差出力を水平走査期間記憶するメモリと、上記
時間差信号と上記メモリ出力の差を導出する減算器とで
構成したので、回路構成が簡単になる。Further, the difference detecting means is constituted by the time difference detecting means, the memory for storing the time difference output in the horizontal scanning period, and the subtracter for deriving the difference between the time difference signal and the memory output. It's easy.

【００１８】また、補間手段を、１クロック遅延器と、
１クロック遅延器の入出力の差を導出する減算器と、こ
の減算器の出力に１／ｔを乗ずる乗数器と、この乗数器
の出力に階差を乗ずる乗算器と、この乗算器の出力を１
水平走査期間遅延されたデジタル映像信号に加算する加
算器とで構成したので、回路構成が簡単になる。Further, the interpolation means includes a one-clock delay unit,
A subtracter for deriving the difference between the input and output of the one-clock delay unit, a multiplier for multiplying the output of the subtractor by 1 / t, a multiplier for multiplying the output of the multiplier by a difference, and an output of the multiplier 1
The circuit configuration is simplified because it is configured with the adder that adds the digital video signal delayed in the horizontal scanning period.

【００１９】また、補間手段の乗算器をＲＯＭテーブル
で構成したので、高速かつ安価になる。Further, since the multiplier of the interpolating means is constituted by a ROM table, the speed and the cost are reduced.

【００２０】また、水平同期信号を、入力された複合映
像信号から同期分離して得ている。Further, the horizontal synchronizing signal is obtained by synchronizing and separating from the input composite video signal.

【００２１】また、１フィールド期間に水平期間の２分
の１を加えた分だけ遅延させる機能を有する水平遅延器
を設けたので、注目ラインの１ライン下の信号で垂直非
相関ノイズを低減するように働く。Further, since a horizontal delay unit having a function of delaying by adding one half of the horizontal period to one field period is provided, vertical uncorrelated noise is reduced by a signal one line below the line of interest. Work like that.

【００２２】また、１フレーム期間だけ遅延させる機能
を有する水平遅延器を設けたので、１フレーム間の非相
関ノイズを低減するように働く。Further, since a horizontal delay unit having a function of delaying by one frame period is provided, it works to reduce uncorrelated noise between one frame.

【００２３】また、１水平期間だけ遅延させる機能を有
する水平遅延器を備えたＹＣ分離器と、１フィールド期
間に水平期間の２分の１を加えた分だけ遅延させる機能
を有する水平遅延器を備えたＹＣ分離器と、１フレーム
期間だけ遅延させる機能を有する水平遅延器を備えたＹ
Ｃ分離器と、上記各ＹＣ分離器内の水平遅延器の出力か
ら垂直方向の信号の非相関を検出する非相関検出回路
と、この非相関検出回路の検出結果に従って上記各ＹＣ
分離器の出力を切り替えて出力するスイッチ回路とを設
けたので、上記各ＹＣ分離器のうち最もノイズの少ない
出力を得るように働く。A YC separator having a horizontal delay unit having a function of delaying by one horizontal period, and a horizontal delay unit having a function of delaying by adding one half of the horizontal period to one field period are provided. Provided with a YC separator and a horizontal delay unit having a function of delaying by one frame period.
A C separator, a decorrelation detecting circuit for detecting decorrelation of a signal in the vertical direction from the output of the horizontal delay unit in each of the YC separators, and the YC converter according to the detection result of the decorrelation detecting circuit.
Since a switch circuit for switching and outputting the output of the separator is provided, it works to obtain the output with the least noise among the above YC separators.

【００２４】以下、この発明をその実施の形態を示す図
面に基づいて具体的に説明する。 実施の形態１．図１は、この発明の実施の形態１である
ＹＣ分離装置を示すブロック図である。図において１は
映像信号源、２はＡ／Ｄ変換器、３ａは水平遅延器（１
Ｈ）、４は線形結合手段で、乗数器４１，４２と減算器
４３で構成されている。５はクロック源、６は水平同期
信号発生手段、７ａ，７ｂはＤ／Ａ変換器、８は階差検
知手段、９は補間手段、２３は補償遅延回路、２４は減
算器、５０はＹＣ分離器で、ＹＣ分離器５０は、Ａ／Ｄ
変換器２，水平遅延器３ａ，線形結合手段４，階差検知
手段８および補間手段９で構成されている。Hereinafter, the present invention will be described in detail with reference to the drawings showing the embodiments. Embodiment 1 FIG. FIG. 1 is a block diagram showing a YC separation device according to Embodiment 1 of the present invention. In the figure, 1 is a video signal source, 2 is an A / D converter, 3a is a horizontal delay unit (1
H), 4 is a linear combination means, which is composed of multipliers 41 and 42 and a subtractor 43. 5 is a clock source, 6 is a horizontal synchronizing signal generating means, 7a and 7b are D / A converters, 8 is a difference detecting means, 9 is an interpolating means, 23 is a compensation delay circuit, 24 is a subtractor, and 50 is YC separation. The YC separator 50 is an A / D
It comprises a converter 2, a horizontal delay unit 3a, a linear combination unit 4, a difference detection unit 8, and an interpolation unit 9.

【００２５】次に、動作について説明する。映像信号源
１において発生した映像信号ｖは、Ａ／Ｄ変換器２によ
りデジタル信号Ｖに変換される。デジタル信号Ｖは、水
平遅延器３ａ、線形結合手段４および補償遅延回路２３
に与えられる。水平遅延器３ａにより１ライン（１Ｈ）
分遅延された信号Ｖ(n-1,m) は補間手段９に与えられ
る。階差検出手段８では、クロック源５により生成され
たクロックＣＬと水平同期信号発生手段６により生成さ
れた水平同期信号ＨＳを入力として階差｛Ｄ(n)-Ｄ(n-
1)｝を検出して出力する。Next, the operation will be described. The video signal v generated in the video signal source 1 is converted into a digital signal V by the A / D converter 2. The digital signal V is supplied to the horizontal delay unit 3a, the linear combination unit 4, and the compensation delay circuit 23.
Given to. One line (1H) by horizontal delay 3a
The signal V (n-1, m) delayed by the minute is supplied to the interpolation means 9. The difference detecting means 8 receives the clock CL generated by the clock source 5 and the horizontal synchronizing signal HS generated by the horizontal synchronizing signal generating means 6 and receives the difference ΔD (n) -D (n-
1)｝ is detected and output.

【００２６】補間手段９は、水平遅延器３ａから入力さ
れた信号Ｖの傾斜｛Ｖ(n-1,m)-Ｖ(n,m)｝／ｔを検知
し、階差検出手段８の出力｛Ｄ(n)-Ｄ(n-1)｝との積を
Ｖ(n-1,m) に加算している。補間手段９の出力Ｖ’(n-
1,m) は線形結合手段４に与えられる。線形結合手段４
に与えられた１ライン差のある２つの入力信号は、それ
ぞれ乗数器４１，４２で１／２倍され、減算器４３によ
って減算され、信号Ｃを出力する。線形結合手段４の出
力Ｃは補償遅延回路２３の出力と減算器２４により減算
され、Ｙ信号を出力する。Ｙ、Ｃ信号はそれぞれＤ／Ａ
変換器７ａ，７ｂによりアナログ信号ｙ，ｃに変換され
る。Ａ／Ｄ変換器２、水平遅延器３ａおよびＤ／Ａ変換
器７ａ，７ｂは、それぞれクロック源５により生成され
たクロックＣＬに同期した信号を出力する。また水平遅
延器３ａは、水平同期信号発生手段６により生成された
水平同期信号ＨＳにも制御される。The interpolation means 9 detects the gradient {V (n-1, m) -V (n, m)} / t of the signal V input from the horizontal delay unit 3a, and outputs the output of the difference detection means 8. The product of {D (n) -D (n-1)} is added to V (n-1, m). The output V ′ (n−
1, m) is given to the linear combination means 4. Linear combination means 4
The two input signals having a one-line difference given by are multiplied by 1/2 in multipliers 41 and 42, respectively, are subtracted by a subtractor 43, and output a signal C. The output C of the linear combination means 4 is subtracted from the output of the compensation delay circuit 23 by the subtractor 24 to output a Y signal. Y and C signals are D / A
The signals are converted into analog signals y and c by the converters 7a and 7b. The A / D converter 2, the horizontal delay unit 3a, and the D / A converters 7a and 7b each output a signal synchronized with the clock CL generated by the clock source 5. The horizontal delay 3a is also controlled by the horizontal synchronization signal HS generated by the horizontal synchronization signal generator 6.

【００２７】図２はこの実施の形態１の階差検知手段８
の構成を示すブロック図である。図において、１０は水
平同期信号ＨＳとクロックＣＬの時間差Ｄ(n) を検知す
る時間差検知手段、１１は時間差検知手段１０の出力Ｄ
(n) を水平走査期間記憶するメモリ、１２は時間差検知
手段１０の出力Ｄ(n) とメモリ１１の出力Ｄ(n-1) の差
である階差Ｄ(n)-Ｄ(n-1) を導出する減算器である。FIG. 2 shows the difference detecting means 8 according to the first embodiment.
FIG. 3 is a block diagram showing the configuration of FIG. In the figure, 10 is a time difference detecting means for detecting a time difference D (n) between the horizontal synchronization signal HS and the clock CL, and 11 is an output D of the time difference detecting means 10.
(n) is stored in the horizontal scanning period, and 12 is a difference D (n) -D (n-1) which is a difference between the output D (n) of the time difference detecting means 10 and the output D (n-1) of the memory 11. ).

【００２８】時間差検知手段１０にはクロックＣＬと水
平同期信号ＨＳが入力され、時間差検知手段１０の出力
は減算器１２の一方の入力およびメモリ１１に与えら
れ、メモリ１１の出力は減算器１２の他方の入力に与え
られる。The clock CL and the horizontal synchronizing signal HS are input to the time difference detecting means 10, the output of the time difference detecting means 10 is given to one input of a subtractor 12 and the memory 11, and the output of the memory 11 is It is provided to the other input.

【００２９】次に、階差検知手段８の動作について説明
する。時間差検知手段１０は、クロックＣＬと水平同期
信号ＨＳ間の時間差を求める。減算器１２は、時間差検
知手段１０の出力Ｄ(n) から１水平走査期間前の時間差
検知手段１０の出力であるメモリ１１の出力Ｄ(n-1) を
減算することで、ＣＬとＨＳの時間差のライン間におけ
る差である階差Ｄ(n)-Ｄ(n-1) を検知することができ
る。Next, the operation of the difference detecting means 8 will be described. The time difference detecting means 10 obtains a time difference between the clock CL and the horizontal synchronization signal HS. The subtracter 12 subtracts the output D (n-1) of the memory 11 which is the output of the time difference detecting means 10 one horizontal scanning period before, from the output D (n) of the time difference detecting means 10 to obtain the CL and HS. The difference D (n) -D (n-1), which is the difference between the lines of the time difference, can be detected.

【００３０】図３は、この実施の形態１の補間手段９の
構成を示すブロック図である。図において、１３は１水
平走査期間遅延されたデジタル映像信号の１クロック期
間前の値Ｖ(n-1,m-1) を記憶する１クロック遅延器、１
４は１クロック遅延器１３の入力と出力の差を導出する
減算器、１５は減算器１４の出力に１／ｔ（ｔは１クロ
ック期間）を乗ずる乗数器、１６は乗数器１５の出力に
階差Ｄ(n)-Ｄ(n-1) を乗ずる乗算器、１７は乗算器１６
の出力を上記１水平走査期間遅延されたデジタル映像信
号Ｖ(n-1,m) に加算する加算器である。FIG. 3 is a block diagram showing the structure of the interpolation means 9 according to the first embodiment. In the figure, reference numeral 13 denotes a one-clock delay unit for storing a value V (n-1, m-1) one clock period before the digital video signal delayed by one horizontal scanning period;
4 is a subtractor for deriving the difference between the input and output of the one-clock delay unit 13, 15 is a multiplier for multiplying the output of the subtractor 14 by 1 / t (t is one clock period), and 16 is the output of the multiplier 15 A multiplier for multiplying the difference D (n) -D (n-1);
Is added to the digital video signal V (n-1, m) delayed by one horizontal scanning period.

【００３１】入力信号Ｖ(n-1,m) は、減算器１４の一方
の入力と加算器１７の一方の入力と１クロック遅延器１
３に与えられる。１クロック遅延器１３の出力Ｖ(n-1,m
-1)は、減算器１４の他方の入力に与えられ、減算器１
４の出力は乗数器１５により(1/t) 倍された後、乗算器
１６の一方の入力に与えられる。また、補間手段９の他
方の入力信号Ｄ(n)-Ｄ(n-1) は、乗算器１６の他方の入
力に与えられる。乗算器１６の出力は加算器１７の他方
の入力に与えられ、加算器１７の出力は補間手段９の出
力Ｖ’(n-1,m) となる。The input signal V (n-1, m) is supplied to one input of a subtractor 14, one input of an adder 17, and one clock delay 1
3 given. The output V of one clock delay unit 13 (n-1, m
-1) is given to the other input of the subtractor 14 and the subtractor 1
The output of 4 is multiplied by (1 / t) by a multiplier 15 and then applied to one input of a multiplier 16. The other input signal D (n) -D (n-1) of the interpolation means 9 is given to the other input of the multiplier 16. The output of the multiplier 16 is given to the other input of the adder 17, and the output of the adder 17 becomes the output V '(n-1, m) of the interpolation means 9.

【００３２】次に、補間手段９の動作について説明す
る。減算器１４では、２つの入力信号Ｖ(n-1,m) とＶ(n
-1,m-1) を減算し、Ｖ(n-1,m)-Ｖ(n-1,m-1) を出力す
る。これを入力とする乗数器１５は、｛Ｖ(n-1,m)-Ｖ(n
-1,m-1) ｝／ｔを出力する。乗算器１６は、信号レベル
の傾斜｛Ｖ(n-1,m)-Ｖ(n-1,m-1)｝／ｔと階差Ｄ(n)-Ｄ
(n-1) を乗ずることで時間ずれに対応した振幅値を求
め、加算器１７で入力信号Ｖ(n-1,m) にこの振幅値を加
算することで補正をしている。Next, the operation of the interpolation means 9 will be described. In the subtractor 14, two input signals V (n-1, m) and V (n
-1, m-1) and outputs V (n-1, m) -V (n-1, m-1). The multiplier 15 which receives this as input is ｛V (n-1, m) -V (n
-1, m-1)｝ / t is output. The multiplier 16 calculates the signal level gradient {V (n-1, m) -V (n-1, m-1)} / t and the difference D (n) -D
By multiplying by (n-1), an amplitude value corresponding to the time lag is obtained, and the adder 17 adds the amplitude value to the input signal V (n-1, m) to perform correction.

【００３３】この実施の形態１によれば、線形結合手段
４に入力される階差検出手段８の出力が時間ずれに対応
した振幅補正がなされているため、線形結合手段４によ
り線形結合された信号Ｃの色搬送信号の位相変化および
ジッタ成分が低減する。According to the first embodiment, since the output of the difference detecting means 8 input to the linear combination means 4 is subjected to amplitude correction corresponding to the time lag, the linear combination is performed by the linear combination means 4. The phase change and the jitter component of the color carrier signal of the signal C are reduced.

【００３４】実施の形態２．図４は、この発明の実施の
形態２であるＹＣ分離装置内の補間手段９を示すブロッ
ク図である。図において、図３と同一符号はそれぞれ同
一部分または相当部分を示しており、１６ａは乗数器１
５の出力に階差Ｄ(n)-Ｄ(n-1) を乗ずる乗算テーブルを
持ったＲＯＭである。Embodiment 2 FIG. 4 is a block diagram showing the interpolation means 9 in the YC separation device according to the second embodiment of the present invention. In the figure, the same reference numerals as those in FIG. 3 indicate the same or corresponding parts, respectively.
5 is a ROM having a multiplication table for multiplying the output of 5 by the difference D (n) -D (n-1).

【００３５】この実施の形態２は、実施の形態１におけ
る乗算器１６を乗算テーブルを持ったＲＯＭ１６ａで実
現したものである。デジタル回路で乗算器を構成する場
合、乗算器は１クロック期間に例えば８ビット乗算を完
了する必要があり、高価となるが、乗算器として、番地
を乗数器１５の出力と階差に割り当て、ＲＯＭ値を乗算
出力とすることで、高速かつ安価な補間手段９が実現で
きる。In the second embodiment, the multiplier 16 in the first embodiment is realized by a ROM 16a having a multiplication table. When a multiplier is constituted by a digital circuit, the multiplier needs to complete 8-bit multiplication in one clock period, for example, and is expensive. However, as a multiplier, addresses are assigned to the output of the multiplier 15 and the difference, By using the ROM value as the multiplication output, the high-speed and inexpensive interpolation means 9 can be realized.

【００３６】実施の形態３．図５は、この発明の実施の
形態３である同期分離手段を備えたＹＣ分離装置を示す
ブロック図で、ｙ信号生成系は図示を省略している。図
において、１は映像信号源、５はクロック源、７ｂはＤ
／Ａ変換器、１８は同期分離手段、５０はＹＣ分離器で
ある。Embodiment 3 FIG. 5 is a block diagram showing a YC separation device provided with a synchronization separation unit according to a third embodiment of the present invention, and the y signal generation system is not shown. In the figure, 1 is a video signal source, 5 is a clock source, 7b is D
A / A converter, 18 is a synchronization separation means, and 50 is a YC separator.

【００３７】この実施の形態３は、実施の形態１のＹＣ
分離装置に同期分離手段１８を設け、クロック源５を省
略したものである。これにより、複合映像信号を入力と
した場合、同期分離手段１８により複合映像信号から同
期信号ＨＳを分離して供給することで、ＹＣ分離器５０
を動作させることができる。The third embodiment is different from the first embodiment in that the YC
The synchronization device is provided with a synchronization separation unit 18 and the clock source 5 is omitted. Accordingly, when a composite video signal is input, the synchronization signal HS is separated from the composite video signal by the synchronization separation unit 18 and supplied to the YC separator 50.
Can be operated.

【００３８】実施の形態４．図６は、この発明の実施の
形態４であるＹＣ分離装置を示すブロック図で、図１と
同一符号はそれぞれ同一部分または相当部分を示してい
る。図において、３ｂは１フィールド期間に１水平期間
の２分の１を加えた分（２６３Ｈ）だけ遅延させる水平
遅延器、５０ａはＹＣ分離器である。また、階差検知手
段８のメモリ１１は、２６３水平期間の遅延を与えるも
のとする。Embodiment 4 FIG. FIG. 6 is a block diagram showing a YC separation apparatus according to Embodiment 4 of the present invention. The same reference numerals as those in FIG. 1 denote the same or corresponding parts. In the figure, reference numeral 3b denotes a horizontal delay unit for delaying by one half of one horizontal period to one field period (263H), and 50a denotes a YC separator. In addition, the memory 11 of the difference detecting means 8 gives a delay of 263 horizontal periods.

【００３９】次に、ＮＴＳＣ信号を入力とした場合の動
作について説明する。水平遅延器３ｂで水平期間の２６
３倍遅延させることで、１フィールド期間に水平期間の
２分の１を加えた分だけ遅延させることになる。これに
より、搬送色信号は反転し、ＹＣ分離される。そして注
目ラインの１ライン下の信号で垂直非相関がある場合で
も、非相関のある画素同士を用いないでフィルタ動作を
行うことができるので、ノイズの低減が実現できる。Next, the operation when an NTSC signal is input will be described. The horizontal delay 26 is used for the horizontal period by the horizontal delay unit 3b.
By delaying three times, the delay is made by adding one half of the horizontal period to one field period. As a result, the carrier color signal is inverted and YC separated. Then, even when there is a vertical decorrelation in the signal one line below the line of interest, the filter operation can be performed without using the decorrelated pixels, so that noise can be reduced.

【００４０】実施の形態５．図７は、この発明の実施の
形態５のＹＣ分離装置を示すブロック図で、図１と同一
符号はそれぞれ同一部分または相当部分を示している。
図において、３ｃは１フレーム期間（５２５Ｈ）だけ遅
延させる水平遅延器、５０ｂはＹＣ分離器である。ま
た、階差検知手段８のメモリ１１は、５２５水平期間の
遅延を与えるものとする。Embodiment 5 FIG. 7 is a block diagram showing a YC separation apparatus according to Embodiment 5 of the present invention. The same reference numerals as those in FIG. 1 denote the same or corresponding parts.
In the figure, 3c is a horizontal delay unit for delaying by one frame period (525H), and 50b is a YC separator. In addition, the memory 11 of the difference detecting means 8 gives a delay of 525 horizontal periods.

【００４１】次に、ＮＴＳＣ信号を入力とした場合の動
作について説明する。水平遅延器３ｃで水平期間の５２
５倍遅延させることで、１フレーム期間だけ遅延させる
ことになる。これにより、搬送色信号は反転し、ＹＣ分
離される。そして注目ラインの１ライン上あるいは１ラ
イン下の信号で垂直非相関がある場合でも、非相関のあ
る画素同士を用いないでフィルタ動作を行うことができ
るので、ノイズの低減が実現できる。Next, the operation when the NTSC signal is input will be described. 52 of the horizontal period by the horizontal delay unit 3c
By delaying five times, it is delayed by one frame period. As a result, the carrier color signal is inverted and YC separated. Even when there is a vertical decorrelation in a signal one line above or one line below the line of interest, a filter operation can be performed without using pixels having a decorrelation, so that noise can be reduced.

【００４２】実施の形態６．図８は、この発明の実施の
形態６のＹＣ分離装置を示すブロック図である。図にお
いて、１は映像信号源、５はクロック源、６は水平同期
信号発生手段、７ａ，７ｂはＤ／Ａ変換器、２１はスイ
ッチ回路、２２は非相関検出回路、２３は補償遅延回
路、２４は減算器、５０は図１に示した１水平期間だけ
遅延させる機能を有する水平遅延器３ａを備えたＹＣ分
離器、５０ａは図６に示した１フィールド期間に水平期
間の２分の１を加えた分だけ遅延させる機能を有する水
平遅延器３ｂを備えたＹＣ分離器、５０ｂは図７に示し
た１フレーム期間だけ遅延させる機能を有する水平遅延
器３ｃを備えたＹＣ分離器である。Embodiment 6 FIG. FIG. 8 is a block diagram showing a YC separation device according to Embodiment 6 of the present invention. In the figure, 1 is a video signal source, 5 is a clock source, 6 is a horizontal synchronizing signal generating means, 7a and 7b are D / A converters, 21 is a switch circuit, 22 is a decorrelation detection circuit, 23 is a compensation delay circuit, Numeral 24 denotes a subtractor, 50 denotes a YC separator having a horizontal delay unit 3a having a function of delaying by one horizontal period shown in FIG. 1, and 50a denotes a half of the horizontal period in one field period shown in FIG. The YC separator 50b is provided with a horizontal delay unit 3b having a function of delaying by an amount corresponding to the addition of the horizontal delay unit 3b. The YC separator 50b is provided with a horizontal delay unit 3c having a function of delaying by one frame period shown in FIG.

【００４３】図９は、図８のＹＣ分離装置における非相
関検出回路２２の構成を示すブロック図である。図にお
いて、２２１ａ、２２１ｂ、２２１ｃは減算器、２２２
は判定回路である。FIG. 9 is a block diagram showing the configuration of the decorrelation detection circuit 22 in the YC separation device of FIG. In the figure, 221a, 221b and 221c are subtractors, 222
Is a judgment circuit.

【００４４】次に、ＮＴＳＣ信号を入力とした場合の動
作について説明する。入力信号が垂直方向に非相関の場
合、または非相関でない場合、よりノイズの少ないｃ信
号を得るには、注目サンプルＶ(n,m) と線形結合を行う
サンプルを最適なものにする必要がある。この実施の形
態６においては、１ライン遅延したサンプルＶ(n-1,m)
と、１フィールド期間に水平期間の２分の１を加えた遅
延数、つまり２６３ライン遅延したサンプルＶ(n-263,
m) と、１フレーム期間、つまり５２５ライン遅延した
サンプルＶ(n-525,m) のそれぞれについて、クロックＣ
Ｌと水平同期信号ＨＳの階差を補間し、入力信号Ｖ(n,
m) と線形結合を行った信号をスイッチ回路２１に入力
する。Next, the operation when the NTSC signal is input will be described. When the input signal is vertically uncorrelated or non-correlated, to obtain a c-signal with less noise, it is necessary to optimize the sample that performs linear combination with the target sample V (n, m). is there. In the sixth embodiment, sample V (n-1, m) delayed by one line
And the number of delays obtained by adding one half of the horizontal period to one field period, that is, a sample V (n-263,
m) and one frame period, i.e., 525 lines delayed sample V (n-525, m).
L and the horizontal synchronizing signal HS are interpolated, and the input signal V (n,
m) is input to the switch circuit 21.

【００４５】非相関検出回路２２には、上記４つのサン
プルが入力され、サンプルＶ(n-1,m) 、サンプルＶ(n-2
63,m) 、およびＶ(n-525,m) は、それぞれＶ(n,m) とそ
れぞれ減算器２２１ａ，２２１ｂ，２２１ｃによって差
分がとられ、それぞれの差分信号は判定回路２２２に送
られ、判定回路において差分の大小から最も非相関の小
さい、つまり相関の強いサンプルが検出され、スイッチ
回路２１にこの相関の強いサンプルを選択する判定信号
が出力される。スイッチ回路２１では、３つの入力のう
ち、非相関検出回路２２の結果に従って最も相関の強い
１つの信号を選択して出力する。スイッチ回路２１の出
力は色信号出力Ｃとして出力され、補償遅延回路２３に
よって遅延されたデジタル信号から信号Ｃを減算するこ
とで信号Ｙが得られる。信号Ｙ，ＣはそれぞれＤ／Ａ変
換器７ａ，７ｂでアナログ信号ｙ，ｃに変換される。The above-mentioned four samples are input to the decorrelation detecting circuit 22, and the sample V (n-1, m) and the sample V (n-2)
63, m) and V (n-525, m) are respectively subtracted from V (n, m) by subtracters 221a, 221b and 221c, and the respective difference signals are sent to the determination circuit 222. The determination circuit detects the sample with the smallest decorrelation, that is, the sample with the highest correlation, from the magnitude of the difference. The switch circuit 21 selects and outputs one of the three inputs having the highest correlation according to the result of the decorrelation detection circuit 22. The output of the switch circuit 21 is output as a color signal output C, and the signal Y is obtained by subtracting the signal C from the digital signal delayed by the compensation delay circuit 23. The signals Y and C are converted into analog signals y and c by D / A converters 7a and 7b, respectively.

【００４６】以上の動作により、この実施の形態６のＹ
Ｃ分離装置は、ＹＣ分離器５０，５０ａ，５０ｂのう
ち、最も非相関ノイズの少ない出力を得ることができ
る。By the above operation, Y in the sixth embodiment is changed.
The C separator can obtain an output with the least decorrelation noise among the YC separators 50, 50a, and 50b.

【００４７】[0047]

【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。Since the present invention is configured as described above, it has the following effects.

【００４８】この発明に係るＹＣ分離装置は、水平同期
信号とクロックの階差を求める階差検知手段と、水平遅
延器出力の傾斜から上記階差分を１水平期間遅延したデ
ジタル映像信号に直線補間する補間手段と、この補間さ
れたデジタル映像信号を含む複数のデジタル映像信号を
減算する線形結合手段を備えたので、クロックと水平同
期信号が非同期のとき発生するジッタを低減したＹＣ分
離機能が実現でき、一般にＳ／Ｎ比が３ｄＢ向上する効
果が得られる。The YC separating apparatus according to the present invention comprises a difference detecting means for calculating a difference between a horizontal synchronizing signal and a clock, and a linear interpolation into a digital video signal obtained by delaying the above-mentioned difference by one horizontal period from the inclination of the output of the horizontal delay unit. And a linear combination means for subtracting a plurality of digital video signals including the interpolated digital video signal, thereby realizing a YC separation function that reduces jitter generated when the clock and the horizontal synchronization signal are asynchronous. Thus, the effect of improving the S / N ratio by 3 dB is generally obtained.

【００４９】また、階差検知手段を、水平同期信号とク
ロックの時間差を検知する時間差検知手段と、時間差出
力を水平走査期間記憶するメモリと、上記時間差信号と
上記メモリ出力の差を導出する減算器とで構成したの
で、回路構成が簡易となる。Further, the difference detecting means includes a time difference detecting means for detecting a time difference between the horizontal synchronizing signal and the clock, a memory for storing a time difference output in a horizontal scanning period, and a subtraction for deriving a difference between the time difference signal and the memory output. The circuit configuration can be simplified because the circuit configuration is made up of the above-mentioned components.

【００５０】また、補間手段を、１クロック遅延器と、
１クロック遅延器の入力と出力の差を導出する減算器
と、減算器の出力に１／ｔを乗ずる乗算器と、乗算器の
出力に階差を乗ずる乗算器と、乗算器の出力を水平走査
期間遅延されたデジタル映像信号に加算する加算器とで
構成したので、回路構成が簡易となる。Further, the interpolation means includes a one-clock delay unit,
A subtracter for deriving the difference between the input and the output of the one-clock delay unit, a multiplier for multiplying the output of the subtracter by 1 / t, a multiplier for multiplying the output of the multiplier by a difference, and horizontalizing the output of the multiplier The circuit configuration is simplified because it is configured with the adder that adds the digital video signal delayed in the scanning period.

【００５１】また、乗算器としてＲＯＭテーブルを用い
たので、構成が簡単になる。Since the ROM table is used as the multiplier, the configuration is simplified.

【００５２】また、複合映像信号を入力とするＹＣ分離
装置に同期分離手段を設けたので、、水平同期信号発生
手段を設ける必要がない。Also, since the YC separation device which receives the composite video signal is provided with the synchronization separation means, there is no need to provide a horizontal synchronization signal generation means.

【００５３】また、１フィールド期間から水平期間の２
分の１を加えた２６３Ｈの水平遅延器を設けたので、フ
レーム画面における１ライン下の信号で垂直方向非相関
ノイズ低減を実現でき、１ライン遅延器を用いた場合と
は独立に、さらにＳ／Ｎを３ｄＢ向上させ、かつジッタ
を低減できる効果がある。[0053] In addition, from one field period to two horizontal periods.
Since the horizontal delay unit of 263H to which 1/1 has been added is provided, the reduction of the decorrelation noise in the vertical direction can be realized by the signal one line below in the frame screen. / N can be improved by 3 dB and jitter can be reduced.

【００５４】また、１フレーム期間（５２５Ｈ）だけ遅
延させる水平遅延器を設けたので、１フレーム間の非相
関ノイズの低減が実現でき、１ライン遅延器を用いた場
合とは独立に、さらに３ｄＢ向上させ、かつジッタを低
減できる効果がある。Further, since a horizontal delay unit for delaying by one frame period (525H) is provided, reduction of uncorrelated noise between one frame can be realized, and a further 3 dB is obtained independently of the case where a one-line delay unit is used. This has the effect of improving jitter and reducing jitter.

【００５５】また、１水平期間だけ遅延させる機能を有
する水平遅延器を備えたＹＣ分離器と、１フィールド期
間に水平期間の２分の１を加えた分だけ遅延させる機能
を有する水平遅延器を備えたＹＣ分離器と、１フレーム
期間だけ遅延させる機能を有する水平遅延器を備えたＹ
Ｃ分離器と、それぞれの水平遅延器の出力から垂直方向
への信号の非相関を検出する非相関検出回路と、それぞ
れのＹＣ分離器の出力を上記非相関検出回路の検出結果
に従って最も相関の強い信号を出力するスイッチ回路を
設けたので、上記各ＹＣ分離器のうち最もノイズの少な
い出力を得ることができる効果がある。A YC separator having a horizontal delay unit having a function of delaying by one horizontal period and a horizontal delay unit having a function of delaying by one half of the horizontal period to one field period are provided. Provided with a YC separator and a horizontal delay unit having a function of delaying by one frame period.
A C-separator, a decorrelation detecting circuit for detecting decorrelation of a signal in the vertical direction from the output of each horizontal delay device, and the output of each YC separator in accordance with the detection result of the decorrelation circuit. Since the switch circuit that outputs a strong signal is provided, there is an effect that an output with the least noise can be obtained among the YC separators.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 この発明の実施の形態１を示すＹＣ分離装置
のブロック図である。FIG. 1 is a block diagram of a YC separation device according to a first embodiment of the present invention.

【図２】 実施の形態１の階差検知手段を示すブロック
図である。FIG. 2 is a block diagram illustrating a difference detecting unit according to the first embodiment;

【図３】 実施の形態１の補間手段を示すブロック図で
ある。FIG. 3 is a block diagram illustrating an interpolation unit according to the first embodiment;

【図４】 この発明の実施の形態２の補間手段を示すブ
ロック図である。FIG. 4 is a block diagram illustrating an interpolation unit according to a second embodiment of the present invention.

【図５】 この発明の実施の形態３を示すＹＣ分離装置
のブロック図である。FIG. 5 is a block diagram of a YC separation device according to a third embodiment of the present invention.

【図６】 この発明の実施の形態４を示すＹＣ分離装置
のブロック図である。FIG. 6 is a block diagram of a YC separation device according to a fourth embodiment of the present invention.

【図７】 この発明の実施の形態５を示すＹＣ分離装置
のブロック図である。FIG. 7 is a block diagram of a YC separation device according to a fifth embodiment of the present invention.

【図８】 この発明の実施の形態６を示すＹＣ分離装置
のブロック図である。FIG. 8 is a block diagram of a YC separation device according to a sixth embodiment of the present invention.

【図９】 実施の形態６の非相関検出回路を示すブロッ
ク図である。FIG. 9 is a block diagram illustrating a decorrelation detection circuit according to a sixth embodiment.

【図１０】 従来のＹＣ分離装置を示すブロック図であ
る。FIG. 10 is a block diagram showing a conventional YC separation device.

【図１１】 サンプリングの状態を示す概念図である。FIG. 11 is a conceptual diagram showing a state of sampling.

【符号の説明】[Explanation of symbols]

１ 映像信号源、２ Ａ／Ｄ変換器、３ａ，３ｂ，３ｃ
水平遅延器、４ 線形結合手段、５ クロック源、６
水平同期信号源、７ａ，７ｂ Ｄ／Ａ変換器、８ 階
差検知手段、９ 補間手段、１０ 時間差検知手段、１
１ メモリ、１２，１４，２４，４３，２２１ａ〜２２
１ｃ 減算器、１３ １クロック遅延器、１５，４１，
４２ 乗数器、１６ 乗算器、１６ａ ＲＯＭ、１７
加算器、１８ 同期分離手段、２１ スイッチ回路、２
２ 非相関検出回路、２３ 補償遅延回路、５０，５０
ａ，５０ｂ ＹＣ分離器、２２２ 判定回路。1 video signal source, 2 A / D converter, 3a, 3b, 3c
Horizontal delay, 4 linear combination means, 5 clock source, 6
Horizontal synchronization signal source, 7a, 7b D / A converter, 8th difference detecting means, 9 interpolation means, 10 time difference detecting means, 1
1 memory, 12, 14, 24, 43, 221a to 22
1c subtractor, 13 1 clock delayer, 15, 41,
42 multiplier, 16 multiplier, 16a ROM, 17
Adder, 18 sync separation means, 21 switch circuit, 2
2 decorrelation detection circuit, 23 compensation delay circuit, 50, 50
a, 50b YC separator, 222 decision circuit.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小島 正典 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 ──────────────────────────────────────────────────の Continued on the front page (72) Inventor Masanori Kojima 2-3-2 Marunouchi, Chiyoda-ku, Tokyo Mitsubishi Electric Corporation

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】 入力された複合映像信号をデジタル信号
にするＡ／Ｄ変換器と、このデジタル映像信号を水平走
査期間遅延する水平遅延器と、上記Ａ／Ｄ変換器と水平
遅延器の動作周期を規定するクロック源と、このクロッ
ク源より発生するクロックとは非同期の上記水平遅延器
の書き込みアドレスを初期化するための水平同期信号を
発生する水平同期信号発生手段と、上記水平同期信号と
クロックの階差を求める階差検知手段と、上記水平遅延
器の出力の傾斜から上記階差分を直線補間する補間手段
と、この補間されたデジタル映像信号を含む複数のデジ
タル映像信号を減算する線形結合手段と、この線形結合
手段の出力と上記Ａ／Ｄ変換器の出力との差をとる減算
器とを備えたＹＣ分離装置。An A / D converter for converting an input composite video signal into a digital signal, a horizontal delay unit for delaying the digital video signal in a horizontal scanning period, and operations of the A / D converter and the horizontal delay unit A clock source that defines a period, horizontal synchronization signal generation means for generating a horizontal synchronization signal for initializing a write address of the horizontal delay unit that is asynchronous with a clock generated from the clock source, A difference detecting means for calculating a difference between clocks; an interpolating means for linearly interpolating the difference from the slope of the output of the horizontal delay unit; and a linear means for subtracting a plurality of digital video signals including the interpolated digital video signal. A YC separation apparatus comprising: coupling means; and a subtractor for obtaining a difference between an output of the linear coupling means and an output of the A / D converter. 【請求項２】 階差検知手段が、水平同期信号とクロッ
クの時間差を検知する時間差検知手段と、検知された時
間差信号を水平遅延器と同じ期間記憶するメモリと、上
記時間差信号と上記メモリ出力の差を導出する減算器と
を備えている請求項１記載のＹＣ分離装置。2. A time difference detecting means for detecting a time difference between a horizontal synchronizing signal and a clock, a memory for storing the detected time difference signal for the same period as a horizontal delay unit, and the time difference signal and the memory output. 2. A YC separation apparatus according to claim 1, further comprising a subtractor for deriving a difference between the two. 【請求項３】 補間手段が、水平走査期間遅延されたデ
ジタル映像信号の１クロック期間前の値を記憶する１ク
ロック遅延器と、この１クロック遅延器の入力と出力の
差を導出する減算器と、この減算器の出力に１／ｔ（ｔ
は１クロック期間）を乗ずる乗数器と、この乗数器の出
力に階差を乗ずる乗算器と、この乗算器の出力を水平走
査の整数倍期間遅延されたデジタル映像信号に加算する
加算器とを備えている請求項１記載のＹＣ分離装置。3. A one-clock delay unit for storing a value of a digital video signal delayed by one horizontal period during one clock period, and a subtractor for deriving a difference between an input and an output of the one-clock delay unit. And 1 / t (t
Is multiplied by one clock period), a multiplier that multiplies the output of the multiplier by a difference, and an adder that adds the output of the multiplier to a digital video signal delayed by an integral multiple of horizontal scanning. The YC separation device according to claim 1, further comprising: 【請求項４】 乗算器が、ＲＯＭテーブルで構成されて
いる請求項３記載のＹＣ分離装置。4. The YC separation device according to claim 3, wherein the multiplier comprises a ROM table. 【請求項５】 映像信号が複合映像信号であり、水平同
期信号を上記複合映像信号から同期分離して得るように
構成されている請求項１記載のＹＣ分離装置。5. The YC separation apparatus according to claim 1, wherein the video signal is a composite video signal, and the horizontal synchronizing signal is obtained by synchronizing and separating from the composite video signal. 【請求項６】 水平遅延器が、１フィールド期間に水平
期間の２分の１を加えた期間だけ遅延させる機能を備え
ている請求項１記載のＹＣ分離装置。6. The YC separation device according to claim 1, wherein the horizontal delay device has a function of delaying by a period obtained by adding one half of the horizontal period to one field period. 【請求項７】 水平遅延器が、１フレーム期間だけ遅延
させる機能を備えている請求項１記載のＹＣ分離装置。7. The YC separation device according to claim 1, wherein the horizontal delay device has a function of delaying by one frame period. 【請求項８】 １水平期間だけ遅延させる機能を有する
水平遅延器を備えたＹＣ分離器と、１フィールド期間に
水平期間の２分の１を加えた期間だけ遅延させる機能を
有する水平遅延器を備えたＹＣ分離器と、１フレーム期
間だけ遅延させる機能を有する水平遅延器を備えたＹＣ
分離器と、上記各ＹＣ分離器内の水平遅延器の出力から
垂直方向への信号の非相関を検出する非相関検出回路
と、この非相関検出回路の検出結果に従って上記各ＹＣ
分離器の出力を切り替えて出力するスイッチ回路とを備
えた請求項１記載のＹＣ分離装置。8. A YC separator having a horizontal delay unit having a function of delaying by one horizontal period, and a horizontal delay unit having a function of delaying by a period obtained by adding one half of the horizontal period to one field period. With YC separator and YC with horizontal delay having the function of delaying by one frame period
A decorrelator, a decorrelation detection circuit for detecting decorrelation of a signal in the vertical direction from the output of the horizontal delay unit in each of the YC separators, and
2. The YC separation apparatus according to claim 1, further comprising: a switch circuit that switches and outputs an output of the separator.