JPH11288925A - Dry etching method - Google Patents
Dry etching methodInfo
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- JPH11288925A JPH11288925A JP10866398A JP10866398A JPH11288925A JP H11288925 A JPH11288925 A JP H11288925A JP 10866398 A JP10866398 A JP 10866398A JP 10866398 A JP10866398 A JP 10866398A JP H11288925 A JPH11288925 A JP H11288925A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
プロセスに用いられるドライエッチング方法に関し、特
に、多結晶（ポリ）シリコン層と金属シリサイド層の積
層構造膜である、所謂、ポリサイド膜のドライエッチン
グ方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dry etching method used in a manufacturing process of a semiconductor device, and more particularly to a so-called polycide film having a multilayer structure of a polycrystalline (poly) silicon layer and a metal silicide layer. It relates to an etching method.
【０００２】[0002]
【従来の技術】図３及び図４に、ポリシリコン層の上に
金属シリサイド層、特に、タングステンシリサイド（Ｗ
Ｓｉ）層を積層した構造のゲート電極配線形成時の従来
のドライエッチング方法を示す。2. Description of the Related Art FIGS. 3 and 4 show a metal silicide layer, in particular, a tungsten silicide (W) layer on a polysilicon layer.
A conventional dry etching method at the time of forming a gate electrode wiring having a structure in which Si) layers are stacked will be described.
【０００３】まず、図３（ａ）に示すように、シリコン
半導体基板１上にゲート酸化膜２を形成した後、その上
にポリシリコン層３及びＷＳｉ層４を順次形成する。そ
して、ＷＳｉ層４の上に、ゲート電極配線のパターンに
フォトレジスト５を形成する。First, as shown in FIG. 3A, after a gate oxide film 2 is formed on a silicon semiconductor substrate 1, a polysilicon layer 3 and a WSi layer 4 are sequentially formed thereon. Then, a photoresist 5 is formed on the WSi layer 4 in a pattern of a gate electrode wiring.
【０００４】次に、フォトレジスト５をエッチングマス
クとして用いて、ＷＳｉ層４及びポリシリコン層３を順
次ドライエッチングするが、この時使用されるエッチン
グ装置には、通常、ウェハ（基板）をクランプによりホ
ールドした状態で、ウェハと下部電極との間に冷却用の
ヘリウム（Ｈｅ）ガスを流す機能が備わっている。ま
た、微細な電極パターンの垂直形状を確保する必要が有
るためと、下地の極薄酸化膜に対する高い選択比を確保
する必要が有るために、反応ガスとして、フッ素（Ｆ）
系のガスに臭素（Ｂｒ）系のガスを混合したものが一般
に使用される。Next, the WSi layer 4 and the polysilicon layer 3 are successively dry-etched using the photoresist 5 as an etching mask, and an etching apparatus used at this time usually includes a wafer (substrate) clamped by a clamp. A function of flowing a helium (He) gas for cooling between the wafer and the lower electrode in the held state is provided. Further, since it is necessary to secure the vertical shape of the fine electrode pattern and to secure a high selectivity to the underlying ultra-thin oxide film, fluorine (F) is used as a reactive gas.
A mixture of a bromine (Br) gas and a system gas is generally used.
【０００５】そこで、まず、図３（ｂ）に示すように、
ＷＳｉ層４のエッチングステップを行うが、従来、この
ステップでは、ＷＳｉ層４のパターン４ａの側面垂直形
状を確保するために、Ｈｅガスによる冷却は行わない。
また、フォトレジスト５とＷＳｉ層４のパターン４ａの
側面には、フォトレジスト５からの炭素（Ｃ）等と反応
ガスからのＢｒとが結合して出来たポリマーからなる側
壁保護膜６が形成され（例えば、特開平３−１２７８２
６号公報参照。）、この側壁保護膜６により、ＷＳｉ層
パターン４ａの側面垂直形状がより高い精度で確保され
る。Therefore, first, as shown in FIG.
Although the etching step of the WSi layer 4 is performed, conventionally, in this step, cooling by He gas is not performed in order to secure the side surface vertical shape of the pattern 4a of the WSi layer 4.
On the side surfaces of the photoresist 5 and the pattern 4a of the WSi layer 4, a sidewall protective film 6 made of a polymer formed by combining carbon (C) or the like from the photoresist 5 and Br from a reaction gas is formed. (For example, Japanese Patent Application Laid-Open No. 3-12782
See No. 6 publication. The sidewall protective film 6 ensures the vertical shape of the side surface of the WSi layer pattern 4a with higher accuracy.
【０００６】次に、図３（ｃ）に示すように、ポリシリ
コン層３のエッチングステップを行うが、このステップ
では、特に、ＷＳｉ層パターン４ａのオーバーエッチン
グを防止する目的で、基板（ウェハ）１をＨｅガスによ
り冷却しながら（符号８で示す。）エッチングを行う。
なお、３ａは、ポリシリコン層３のエッチング後のパタ
ーンである。Next, as shown in FIG. 3C, an etching step of the polysilicon layer 3 is performed. In this step, in particular, in order to prevent over-etching of the WSi layer pattern 4a, a substrate (wafer) is formed. Etching is performed while cooling 1 with He gas (indicated by reference numeral 8).
3a is a pattern after etching the polysilicon layer 3.
【０００７】以上のドライエッチング工程終了後、不要
となったフォトレジスト５を除去するが、このフォトレ
ジスト５の除去のためには、通常、酸素（Ｏ2 ）プラズ
マによるアッシング、及び、その後、硫酸と過酸化水素
水（硫酸過水）による洗浄が行われる。ところが、この
方法では、図４（ａ）に示すように、側壁保護膜である
ポリマー６が残ってしまう。ポリマー６は導電性を示す
ことが多く、残り方によって２本のワ−ドラインやビッ
トラインに渡って残った場合、微小な電流が流れる恐れ
がある。また、側壁にある場合でも、ゲ−トとソ−ス又
はドレインとの間で微小な電流が流れることになり、こ
のままでは電気的リークの原因となる。After the above-described dry etching step is completed, the unnecessary photoresist 5 is removed. In order to remove the photoresist 5, usually, ashing by oxygen (O 2 ) plasma and then sulfuric acid are performed. Then, cleaning with hydrogen peroxide solution (sulfuric acid / hydrogen peroxide) is performed. However, in this method, as shown in FIG. 4A, the polymer 6 serving as the sidewall protective film remains. In many cases, the polymer 6 exhibits conductivity. If the polymer 6 remains over two word lines or bit lines depending on the remaining portion, a minute current may flow. In addition, even if it is on the side wall, a very small current flows between the gate and the source or drain, and if it is left as it is, it causes electrical leakage.
【０００８】そこで、この硫酸過水による洗浄後、ポリ
マー６を除去するために、更に、別の薬液での処理が必
要となる。有効な薬液としては、フッ酸系のものか、或
いは、アンモニア水と過酸化水素水の混合薬液（アンモ
ニア過水）が挙げられるが、特に、本例のようなゲート
電極加工の場合、下地のゲート酸化膜が非常に薄いため
に、アンモニア過水を使用することになる。Therefore, after the washing with sulfuric acid / hydrogen peroxide, another treatment with a chemical solution is required in order to remove the polymer 6. Examples of effective chemicals include hydrofluoric acid-based chemicals and mixed chemicals of ammonia water and hydrogen peroxide water (ammonia perhydrogen). Since the gate oxide film is very thin, ammonia peroxide is used.
【０００９】[0009]
【発明が解決しようとする課題】ところが、そのアンモ
ニア過水による処理を行うと、ＷＳｉ層パターン４ａも
アンモニア過水によりエッチングされてしまい、図４
（ｂ）に示すように、ＷＳｉ層パターン４ａが、上に行
くほど幅狭の形状となって、ＣＤ（Critical Dimensio
n）ロス及び形状悪化を生じ、トランジスタ特性に悪影
響を及ぼすという問題が有った。However, when the treatment with the ammonia-hydrogen mixture is performed, the WSi layer pattern 4a is also etched by the ammonia-hydrogen mixture.
As shown in (b), the WSi layer pattern 4a has a narrower shape as going upward, and the CD (Critical Dimensio
n) There is a problem that loss and shape deterioration occur, which adversely affects transistor characteristics.
【００１０】そこで、本発明の目的は、ドライエッチン
グ時の側壁保護膜除去のためにアンモニア過水を用いた
場合でも、金属シリサイド層パターンのＣＤロス及び形
状悪化を生じないドライエッチング方法を提供すること
である。Accordingly, an object of the present invention is to provide a dry etching method which does not cause CD loss and shape deterioration of a metal silicide layer pattern even when ammonia peroxide is used for removing a sidewall protective film during dry etching. That is.
【００１１】[0011]
【課題を解決するための手段】上述した課題を解決すべ
く、本発明では、半導体基板上の下地絶縁膜の上に多結
晶シリコン層及びその上に金属シリサイド層を順次形成
する工程と、前記金属シリサイド層の上にレジスト膜を
所定パターンに形成する工程と、前記レジスト膜をエッ
チングマスクとして用いて、前記金属シリサイド層及び
前記多結晶シリコン層を順次ドライエッチングする工程
とを有するドライエッチング方法において、少なくとも
前記金属シリサイド層のドライエッチングを、前記半導
体基板を冷却しながら行う。In order to solve the above-mentioned problems, the present invention provides a method of forming a polycrystalline silicon layer on a base insulating film on a semiconductor substrate and a metal silicide layer thereon, Forming a resist film in a predetermined pattern on the metal silicide layer; and using the resist film as an etching mask, sequentially dry-etching the metal silicide layer and the polycrystalline silicon layer. The dry etching of at least the metal silicide layer is performed while cooling the semiconductor substrate.
【００１２】本発明の一態様では、前記金属シリサイド
層として、タングステンシリサイド層を形成する。In one embodiment of the present invention, a tungsten silicide layer is formed as the metal silicide layer.
【００１３】本発明の一態様では、前記金属シリサイド
層及び前記多結晶シリコン層のドライエッチングを、臭
素を含むガスにより行う。In one embodiment of the present invention, the metal silicide layer and the polycrystalline silicon layer are dry-etched with a gas containing bromine.
【００１４】本発明の一態様では、前記金属シリサイド
層のドライエッチングにより、前記金属シリサイド層
を、前記半導体基板から遠い程幅広になる逆テーパー状
断面に加工する。In one embodiment of the present invention, the metal silicide layer is processed into an inversely tapered cross section which becomes wider as the distance from the semiconductor substrate increases by dry etching of the metal silicide layer.
【００１５】本発明の一態様では、前記レジスト膜除去
後、アンモニア水と過酸化水素水による後処理を行う。In one embodiment of the present invention, after the removal of the resist film, a post-treatment with aqueous ammonia and aqueous hydrogen peroxide is performed.
【００１６】本発明の一態様では、前記後処理により、
前記金属シリサイド層を、前記半導体基板に対し実質的
に垂直な側面を有する断面形状に加工する。In one embodiment of the present invention, the post-processing includes:
The metal silicide layer is processed into a cross-sectional shape having a side surface substantially perpendicular to the semiconductor substrate.
【００１７】[0017]
【発明の実施の形態】以下、本発明を好ましい実施の形
態に従い説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described according to preferred embodiments.
【００１８】なお、以下に説明する実施の形態におい
て、上述した従来技術と対応する部位には、上述した従
来技術と同一の符号を付す。In the embodiments described below, portions corresponding to the above-described conventional technology are denoted by the same reference numerals as those in the above-described conventional technology.
【００１９】図１及び図２に、上述した従来技術と同様
のゲート電極配線を形成する場合の本発明の実施の形態
を示す。FIGS. 1 and 2 show an embodiment of the present invention in the case of forming a gate electrode wiring similar to the above-mentioned prior art.
【００２０】まず、図１（ａ）に示すように、シリコン
半導体基板１上に、例えば、ドライ酸化法、塩酸（ＨＣ
ｌ）酸化法等により、例えば、百数十Å程度の厚さのゲ
ート酸化膜２を形成する。次に、その上にポリシリコン
層３及びＷＳｉ層４を順次形成し、更に、ＷＳｉ層４の
上に、ゲート電極配線のパターンにフォトレジスト５を
形成する。First, as shown in FIG. 1A, a dry oxidation method, hydrochloric acid (HC)
1) A gate oxide film 2 having a thickness of, for example, about one hundred and several tens of degrees is formed by an oxidation method or the like. Next, a polysilicon layer 3 and a WSi layer 4 are sequentially formed thereon, and a photoresist 5 is formed on the WSi layer 4 in a pattern of a gate electrode wiring.
【００２１】次に、図１（ｂ）に示すように、フォトレ
ジスト５をエッチングマスクとして用いて、まず、ＷＳ
ｉ層４を、フッ素（Ｆ）系のガスに臭素（Ｂｒ）系のガ
スを混合した反応ガスを用いて、平行平板型エッチャ−
によりドライエッチングするが、この時、従来技術とは
異なり、基板（ウェハ）１をＨｅガスにより冷却しなが
ら（符号７で示す。）エッチングを行う。この結果、図
示の如く、ＷＳｉ層４のパターン４ａは、上に行くほど
幅広の逆テーパー状断面で、多少ＣＤゲインに加工され
る。Next, as shown in FIG. 1B, using the photoresist 5 as an etching mask,
The i-layer 4 is made of a parallel plate type etcher by using a reaction gas obtained by mixing a bromine (Br) gas with a fluorine (F) gas.
At this time, unlike the prior art, the etching is performed while cooling the substrate (wafer) 1 with He gas (indicated by reference numeral 7). As a result, as shown in the figure, the pattern 4a of the WSi layer 4 is processed to have a somewhat CD gain with an inversely tapered cross section that is wider as going upward.
【００２２】次に、図１（ｃ）に示すように、ポリシリ
コン層３のドライエッチングを、やはり、基板（ウェ
ハ）１をＨｅガスにより冷却しながら（符号８で示
す。）行う。Next, as shown in FIG. 1C, dry etching of the polysilicon layer 3 is performed while the substrate (wafer) 1 is cooled by He gas (indicated by reference numeral 8).
【００２３】次に、図２（ａ）に示すように、不要とな
ったフォトレジスト５を、酸素（Ｏ2 ）プラズマによる
アッシング、及び、その後の硫酸過水による洗浄により
除去する。この時、図示の如く、ドライエッチング時の
側壁保護膜であったポリマー６が残る。Next, as shown in FIG. 2A, the unnecessary photoresist 5 is removed by ashing with oxygen (O 2 ) plasma and subsequent washing with sulfuric acid and hydrogen peroxide. At this time, as shown in the figure, the polymer 6 which was the side wall protective film at the time of dry etching remains.
【００２４】そこで、次に、図２（ｂ）に示すように、
アンモニア過水による後処理を行って、ポリマー６を除
去する。Then, next, as shown in FIG.
The polymer 6 is removed by performing a post-treatment with ammonia peroxide.
【００２５】この時、この実施の形態では、ＷＳｉ層パ
ターン４ａを予め逆テーパー状断面に形成してあったた
め、このアンモニア過水によるエッチングで、ＷＳｉ層
パターン４ａの側面が、シリコン半導体基板１の主面に
対し実質的に垂直に形成される。At this time, in this embodiment, the WSi layer pattern 4a was previously formed in an inversely tapered cross section, so that the side surface of the WSi layer pattern 4a It is formed substantially perpendicular to the main surface.
【００２６】このように、この実施の形態では、ＷＳｉ
層４のドライエッチング時、得られるＷＳｉ層パターン
４ａを意図的に逆テーパー状断面に形成し、その後のア
ンモニア過水によるエッチングで、ＷＳｉ層パターン４
ａの側面が、シリコン半導体基板１の主面に対し実質的
に垂直に形成されるようにする。従って、従来のような
ＣＤロス及び形状悪化が生じず、トランジスタ特性への
悪影響が防止される。As described above, in this embodiment, the WSi
At the time of dry etching of the layer 4, the obtained WSi layer pattern 4 a is intentionally formed in a reverse tapered cross section, and the WSi layer pattern 4
The side surface a is formed so as to be substantially perpendicular to the main surface of the silicon semiconductor substrate 1. Therefore, the conventional CD loss and shape deterioration do not occur, and the adverse effect on the transistor characteristics is prevented.
【００２７】しかも、ＷＳｉ層４のドライエッチング時
にＨｅガスによる冷却７を行うだけで、ＷＳｉ層パター
ン４ａの良好な逆テーパー状断面が得られるので、非常
に簡便である。In addition, a good reverse tapered cross section of the WSi layer pattern 4a can be obtained only by performing cooling 7 using He gas during the dry etching of the WSi layer 4, which is very simple.
【００２８】なお、この実施の形態では、ゲート電極配
線を形成する場合について説明したが、本発明は、ゲー
ト電極配線以外の各種配線形成時のドライエッチング方
法、更には、配線以外の各種ドライエッチング方法に適
用が可能である。In this embodiment, the case where the gate electrode wiring is formed has been described. However, the present invention provides a dry etching method for forming various wirings other than the gate electrode wiring, and further, various dry etching methods other than the wiring. Applicable to the method.
【００２９】[0029]
【発明の効果】本発明のドライエッチング方法によれ
ば、最終的に良好な形状を有するポリサイド構造を得る
ことができる。According to the dry etching method of the present invention, a polycide structure having a good shape can be finally obtained.
【図１】本発明の実施の形態によるドライエッチング方
法を工程順に示す概略断面図である。FIG. 1 is a schematic sectional view showing a dry etching method according to an embodiment of the present invention in the order of steps.
【図２】本発明の実施の形態によるドライエッチング方
法を工程順に示す概略断面図である。FIG. 2 is a schematic cross-sectional view showing a dry etching method according to an embodiment of the present invention in the order of steps.
【図３】従来のドライエッチング方法を工程順に示す概
略断面図である。FIG. 3 is a schematic sectional view showing a conventional dry etching method in the order of steps.
【図４】従来のドライエッチング方法を工程順に示す概
略断面図である。FIG. 4 is a schematic sectional view showing a conventional dry etching method in the order of steps.
１ シリコン半導体基板 ２ ゲート酸化膜 ３ ポリシリコン層 ３ａ ポリシリコン層パターン ４ ＷＳｉ層 ４ａ ＷＳｉ層パターン ５ フォトレジスト ６ 側壁保護膜（ポリマー） ７，８ 冷却 DESCRIPTION OF SYMBOLS 1 Silicon semiconductor substrate 2 Gate oxide film 3 Polysilicon layer 3a Polysilicon layer pattern 4 WSi layer 4a WSi layer pattern 5 Photoresist 6 Side wall protective film (polymer) 7,8 Cooling
Claims (6)
シリコン層及びその上に金属シリサイド層を順次形成す
る工程と、前記金属シリサイド層の上にレジスト膜を所
定パターンに形成する工程と、前記レジスト膜をエッチ
ングマスクとして用いて、前記金属シリサイド層及び前
記多結晶シリコン層を順次ドライエッチングする工程と
を有するドライエッチング方法において、 少なくとも前記金属シリサイド層のドライエッチング
を、前記半導体基板を冷却しながら行うことを特徴とす
るドライエッチング方法。A step of sequentially forming a polycrystalline silicon layer and a metal silicide layer thereon on a base insulating film on a semiconductor substrate; and a step of forming a resist film in a predetermined pattern on the metal silicide layer. Using the resist film as an etching mask to sequentially dry-etch the metal silicide layer and the polycrystalline silicon layer, wherein at least the dry etching of the metal silicide layer is performed by cooling the semiconductor substrate. A dry etching method characterized in that the method is performed while performing.
テンシリサイド層を形成することを特徴とする請求項１
に記載のドライエッチング方法。2. The method according to claim 1, wherein a tungsten silicide layer is formed as the metal silicide layer.
3. The dry etching method according to 1.
リコン層のドライエッチングを、臭素を含むガスにより
行うことを特徴とする請求項２に記載のドライエッチン
グ方法。3. The dry etching method according to claim 2, wherein the dry etching of the metal silicide layer and the polycrystalline silicon layer is performed using a gas containing bromine.
グにより、前記金属シリサイド層を、前記半導体基板か
ら遠い程幅広になる逆テーパー状断面に加工することを
特徴とする請求項３に記載のドライエッチング方法。4. The dry etching method according to claim 3, wherein the metal silicide layer is processed into an inversely tapered cross section that becomes wider as the distance from the semiconductor substrate increases by dry etching the metal silicide layer. .
過酸化水素水による後処理を行うことを特徴とする請求
項４に記載のドライエッチング方法。5. The dry etching method according to claim 4, wherein after the removal of the resist film, a post-treatment with ammonia water and hydrogen peroxide solution is performed.
層を、前記半導体基板に対し実質的に垂直な側面を有す
る断面形状に加工することを特徴とする請求項５に記載
のドライエッチング方法。6. The dry etching method according to claim 5, wherein the metal silicide layer is processed into a cross-sectional shape having a side surface substantially perpendicular to the semiconductor substrate by the post-processing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10866398A JPH11288925A (en) | 1998-04-03 | 1998-04-03 | Dry etching method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10866398A JPH11288925A (en) | 1998-04-03 | 1998-04-03 | Dry etching method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11288925A true JPH11288925A (en) | 1999-10-19 |
Family
ID=14490534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10866398A Pending JPH11288925A (en) | 1998-04-03 | 1998-04-03 | Dry etching method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11288925A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104217999B (en) * | 2013-05-30 | 2016-12-28 | 上海华虹宏力半导体制造有限公司 | The manufacture method of cmos device |
-
1998
- 1998-04-03 JP JP10866398A patent/JPH11288925A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104217999B (en) * | 2013-05-30 | 2016-12-28 | 上海华虹宏力半导体制造有限公司 | The manufacture method of cmos device |
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